KR20090072406A - 3차원 메모리 장치 및 그것의 프로그램 방법 - Google Patents

3차원 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명에 따른 3차원 메모리 장치의 프로그램 방법은: 비선택된 층들의 스트링 채널들을 프리챠지하는 단계; 상기 프리챠지된 스트링 채널들을 셧오프하는 단계; 및 선택된 층을 프로그램하는 단계를 포함한다.
3차원 메모리, 프로그램, 디스터번스

Description

3차원 메모리 장치 및 그것의 프로그램 방법{TREE DEMENTIONAL MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}
본 발명은 3차원 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 제조 기술의 발전과 더불어, 고밀도 메모리에 대한 요구가 계속되어 오고 있다. 이러한 요구를 충족시키기 위해서 다양한 방법들이 제안되어 오고 있다. 그러한 방법들 중 하나는 3차원 어레이 구조(Three-Dimentional Array Structure)를 갖는 메모리 장치(이하, "3차원 메모리 장치"라 칭함)를 제공하는 것이다. 3차원 메모리 장치를 구현하기 위한 기술들이 미국특허 제5835396호(1998.12.7)에 "THREE - DIMENTIONAL READ - ONLY MEMORY"라는 제목으로, 미국특허 제6034882호(2000.3.7)에 "VERTICALLY STACKED FIELD PROGRAMMABLE NONVOLATILE MEMORY AND METHOD OF FABRICATION"라는 제목으로, 그리고 미국특허 제7002825호(2006.2.21)에 "WORD LINE ARRANGEMENT HAVING SEGMENTED WORD LINES"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
3차원 메모리 장치는 복수의 반도체 물질층들에 각각 형성되는 메모리 셀 어레이들을 포함한다. 반도체 물질층들은 잘 알려진 실리콘 기판과 실리콘 기판 상에 순차적으로 적층된 기판들을 포함할 것이다. 적층된 기판들은, 예를 들면, 에피택시얼 공정 기술을 이용하여 형성될 수 있다.
본 발명의 목적은 프로그램 동작시 프로그램 디스터번스를 줄일 수 있는 3차원 메모리 장치 및 그것의 프로그램 방법을 제공하는데 있다.
본 발명에 따른 3차원 메모리 장치의 프로그램 방법은: 비선택된 층들의 스트링 채널들을 프리챠지하는 단계; 상기 프리챠지된 스트링 채널들을 셧오프하는 단계; 및 선택된 층을 프로그램하는 단계를 포함한다.
실시예에 있어서, 상기 3차원 메모리 장치는 복수의 층들에 각각 형성된 스트링들을 포함하되, 상기 스트링들은 비트라인을 공유하는 것을 특징으로 한다.
실시예에 있어서, 상기 각 스트링은 접지 선택 라인을 갖고, 상기 스트링들의 접지 선택 라인들은 서로 전기적으로 분리되는 것을 특징으로 한다.
실시예에 있어서, 상기 스트링들은 공통 소스 라인을 공유하는 것을 특징으로 한다.
실시예에 있어서, 프로그램 동작시 상기 공통 소스 라인으로 전원전압이 인가되는 것을 특징으로 한다.
실시예에 있어서, 상기 선택된 층을 프로그램하는 단계는, 상기 선택된 층의 스트링 선택 라인으로 전원전압을 인가하는 단계; 및 상기 선택된 층의 접지 선택 라인으로 접지전압을 인가하는 단계를 포함한다.
실시예에 있어서, 상기 비선택된 층들의 스트링 채널들을 프리챠지하는 단계 는, 상기 비선택된 층들의 스트링 선택 라인들로 접지전압을 각각 인가하는 단계; 및 상기 비선택된 층들의 접지 선택 라인들로 상기 전원전압을 각각 인가하는 단계를 포함한다.
실시예에 있어서, 상기 비선택된 층들의 스트링 채널들의 전압들이 상기 전원전압과 상기 접지 선택 트랜지스터들의 문턱전압과의 차이만큼 프리챠지될 때, 상기 비선택된 층들의 스트링 채널들은 셧오프되는 것을 특징으로 한다.
실시예에 있어서, 상기 복수의 스트링들은 분리된 공통 소스 라인들을 각각 갖는 것을 특징으로 한다.
실시예에 있어서, 상기 선택된 층을 프로그램하는 단계는, 상기 선택된 층의 스트링 선택 라인 및 공통 소스 라인으로 전원전압을 인가하는 단계; 및 상기 선택된 층의 접지 선택 라인으로 접지전압을 인가하는 단계를 포함한다.
실시예에 있어서, 상기 비선택된 층들의 스트링 채널들을 프리챠지하는 단계는, 상기 비선택된 층들의 스트링 선택 라인들로 접지전압을 각각 인가하는 단계; 및 상기 비선택된 층들의 접지 선택 라인들로 상기 전원전압보다 큰 전압을 각각 인가하는 단계를 포함한다.
실시예에 있어서, 상기 비선택된 층들의 스트링 채널들의 전압들이 상기 전원전압보다 큰 전압과 상기 접지 선택 트랜지스터들의 문턱전압과의 차이만큼 프리챠지될 때, 상기 비선택된 층들의 스트링 채널들은 셧오프되는 것을 특징으로 한다.
실시예에 있어서, 상기 복수의 스트링들은 워드라인들을 공유하는 것을 특징 으로 한다.
본 발명에 따른 3차원 메모리 장치는: 복수의 층들에 각각 형성되고, 워드라인들을 공유하는 복수의 스트링들; 및 상기 복수의 스트링들이 공유하는 비트라인을 포함하되, 상기 복수의 스트링들 각각은, 상기 비트라인과 스트링 채널을 연결하는 제 1 선택 트랜지스터; 및 상기 스트링 채널과 공통 소스 라인을 연결하는 제 2 선택 트랜지스터를 포함한다.
실시에에 있어서, 프로그램 동작시, 비선택된 층들의 스트링 채널들은 소정의 전압으로 프리챠지된 후 셧오프되는 것을 특징으로 한다.
본 발명에 따른 또 다른 3차원 메모리 장치는: 복수의 층들에 각각 형성되고, 워드라인들을 공유하는 복수의 스트링들; 및 상기 복수의 스트링들이 공유하는 비트라인을 포함하되, 상기 복수의 스트링들 각각은, 상기 비트라인과 스트링 채널을 연결하는 제 1 선택 트랜지스터; 및 상기 스트링 채널과 대응하는 공통 소스 라인을 연결하는 제 2 선택 트랜지스터를 포함하되, 상기 스트링들에 각각 대응하는 공통 소스 라인들을 서로 전기적으로 분리되는 것을 특징으로 한다.
실시예에 있어서, 프로그램 동작시, 비선택된 층들의 스트링 채널들은 소정의 전압으로 프리챠지된 후 셧오프되는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 3차원 메모리 장치는 프로그램 동작시 비선택된 층의 스트링 채널들을 프리챠지한 뒤 셧오프함으로 프로그램 디스터번스를 줄일 수 있게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 3차원 메모리 장치는 프로그램 동작시 비선택된 층들의 스트링들이 프리챠지된 후에 셧오프되도록 구현된다. 즉, 프로그램 동작시 비선택된 층들의 스트링들이 종래의 채널 전압보다 높은 채널 전압 조건에서 셀프 부스팅 동작이 수행된다. 이로써, 비선택된 층들의 선택된 워드라인에 연결된 메모리 셀들에서는 프로그램 디스터번스는 감소된다.
(제 1 실시예)
도 1은 본 발명에 따른 3차원 메모리 장치(100)의 단면을 보여주는 도면이다. 도 1을 참조하면, 3차원 메모리 장치(100)는 제 1 층(110)에 형성된 제 1 메모리 어레이(111), 제 2 층(120)에 형성된 제 2 메모리 어레이(121) 및 제 3 층에 형성된 제 3 메모리 어레이(131)를 포함한다. 각 층의 메모리 어레이들(111,121,131)은 비트라인들을 공유하도록 구현된다. 도 1에는 적층된 3개의 메모리 어레이만 도시되어 있지만, 본 발명의 3차원 메모리 장치는 적층된 3개의 메모리 어레이를 포함한다고 국한될 필요가 없다는 것은 당업자에게 자명하다.
여기서, 메모리 어레이들(111,121,131)은 플래시 메모리 어레이, 읽기 전용 메모리(Read Only Memory) 어레이, 스태틱 랜덤 액세스 메모리(Static Random Access Memory) 어레이, 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide- Nitride-Oxide-Silicon:SONOS) 메모리 어레이, 또는 그와 같은 것일 수 있다. 아래에서는 설명의 편의를 위하여 메모리 어레이를 낸드 플래시 어레이라고 한정하여 설명하도록 하겠다.
제 1 메모리 어레이(111)는 실리콘 또는 그와 같은 것으로 이루어진 기판(101) 위에 형성된다. 제 2 및 제 3 메모리 어레이들(121,131)은 각 층의 메모리 물질층들(103,105) 위에 각각 형성된다. 특히, 메모리 물질층들(103,105)은 기판(102) 상에 겹쳐있다/적층되어 있다. 각 층의 메모리 물질층들(103,105)은 서로 분리하도록 산화막과 같은 절연층(102)이 연속적인 메모리 물질층(103,105) 사이에 형성된다. 여기서 절연층(102)은 BSG(borosilicate glass), PSG(phosphosilicate glass), 그리고 BPSG(borophosphosilicate glass)와 같은 벌크 절연막(bulk dielectric layers)을 포함할 것이다.
기판(101)과 메모리 물질층(103) 사이 혹은 메모리 물질층(103) 및 메모리 물질층(105) 사이에는 각각 메모리 셀들의 낸드 스트링들이 형성되어 있다. 도 1에서는 기판(101)과 메모리 물질층(103) 사이 혹은 메모리 물질층(103) 및 메모리 물질층(105) 사이에 각각 단지 하나의 낸드 스트링만이 도시되어 있다. 아래에서는 제 1 메모리 어레이(111)에 형성된 스트링을 제 1 낸드 스트링, 제 2 메모리 어레이(121)에 형성된 스트링을 제 2 낸드 스트링, 제 3 메모리 어레이(131)에 형성된 스트링을 제 3 낸드 스트링이라고 하겠다.
도 1을 다시 참조하면, 3차원 메모리 장치(100)는 하나의 비트라인에 연결된 복수의 낸드 스트링들을 포함한다. 낸드 스트링들은 각각 스트링 선택 라인 들(SSL1,SSL2,SSL3,...) 및 접지 선택 라인들(GSL1,GSL2,GSL3,...)을 갖는다. 또한 낸드 스트링들은 공통 소스 라인(CSL)을 공유하고 있다. 본 발명의 3차원 메모리 장치(100)는 프로그램 동작시 비선택된 낸드 스트링들로 소정의 전압을 인가한다. 즉, 프로그램 동작시 비선택된 낸드 스트링들은 소정의 전압으로 프리챠지 시킨다. 이후, 비선택된 낸드 스트링들은 셧오프된다. 이로써, 비선택된 낸드 스트링들에서 선택된 워드라인에 연결된 메모리 셀들에서는 셀프-부스팅(self-boosting) 효과에 따라 프로그램이 금지된다.
본 발명의 3차원 메모리 장치(100)에서는 프로그램 동작시 먼저 비선택된 낸드 스트링들이 소정의 전압으로 프리챠지된 뒤에 셧오프된다. 비선택된 낸드 스트링 소정의 전압으로 프리챠지시킴으로 셀프-부스팅이 수행되기 시작할 때의 비선택된 낸드 스트링들의 채널 전압이 종래의 것보다 높아지게 된다. 이로써, 비선택된 낸드 스트링들의 높아진 채널 전압만큼 프로그램 디스터번스가 줄어들게 된다.
도 2는 도 1에 도시된 3차원 메모리 장치(100)의 낸드 스트링 구조에 대한 회로도이다. 도 2을 참조하면, 3차원 메모리 장치(100)는 복수의 낸드 스트링들(111a,121a,131a,...)을 포함하고 있다. 각 낸드 스트링들(111a,121a,131a,...)은 워드라인들(WL0~WLm-1), 메인 비트라인(Main BL) 및 공통 소스 라인(CSL)을 공유한다. 또한, 낸드 스트링들(111a,121a,131a,...)은 각각 스트링 선택 라인들(SSL1,SSL2,SSL3,...) 및 접지 선택 라인들(GSL1,GSL2,GSL3,...)을 포함한다.
도 3은 도 2에 도시된 제 1 낸드 스트링(111a) 선택시 프로그램, 읽기, 및 소거 동작시 인가되는 전압들을 보여주는 표이다. 도 2 및 도 3을 참조하면, 3차원 메모리 장치(100)의 프로그램, 읽기, 및 소거 동작시 인가되는 전압들은 아래와 같다.
프로그램 동작시, 선택된 워드라인(Selected WL)으로 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드라인(Unselected WL)으로 패스 전압(Vpass)이 인가되고, 선택된 비트라인(Selected BL)으로 OV(혹은 0.5V)이 인가되고, 비선택된 비트라인(Unselected BL)으로 전원전압(Vcc,예를 들어 2.2V)이 인가되고, 제 1 낸드 스트링(111a)의 스트링 선택 라인(SSL1)으로 전원전압(Vcc)이 인가되고, 나머지 낸드 스트링들(121a,131a,...)의 스트링 선택 라인들(SSL2,SSL3,...)으로 0V가 인가되고, 제 1 낸드 스트링(111a)의 접지 선택 라인(GSL1)으로 0V가 인가되고, 나머지 낸드 스트링들(121a,131a)의 접지 선택 라인들(GSL2,GSL3,...)으로 전원전압(Vcc)이상의 전압이 인가되고, 공통 소스 라인(CSL)으로 전원전압(Vcc) 이상의 전압이 인가되고, 각 낸드 스트링들(111a,121a,131a)이 형성된 웰들로는 0V가 인가된다.
본 발명의 3차원 메모리 장치(100)에서는 프로그램 동작시 비선택된 낸드 스트링들(121a,131a,...)의 접지 선택 라인들(GSL2,GSL3,...) 및 공통 소스 라인(CSL)으로 전원전압 이상의 동일한 전압을 인가함으로 비선택된 낸드 스트링들(121a,131a,...)의 채널이 공통 소스 라인(CSL)으로부터 셧오프(Shut-off)되게 한다. 이때 비선택된 낸드 스트링들(121a,131a,...)의 채널 전압은 전원전압 이상의 전압에서 문턱전압 만큼 뺀 전압이다. 이로써, 선택된 워드라인(Selected WL)으로 프로그램 전압(Vpgm)이 인가되더라도 비선택된 낸드 스트링들(121a,131a,...)의 채널들은 셀프 부스팅 동작에 따라 프로그램 동작이 방지될 것이다. 자세한 설명은 도 4에서 하도록 하겠다.
읽기 동작시, 선택된 워드라인(Selected WL)으로 읽기 전압(Vr)이 인가되고, 비선택된 워드라인(Unselected WL)으로 읽기 패스 전압(Vread)이 인가되고, 선택된 비트라인(Selected BL)으로 충전전압(Vpc, 예를 들어, 1.0V)이 인가되고, 비선택된 비트라인(Unselected BL)으로 0V가 인가되고, 선택된 낸드 스트링(111a)의 스트링 선택 라인(SSL1) 및 접지 선택 라인(GSL1)으로 읽기 패스 전압(Vread)이 각각 인가되고, 비선택된 낸드 스트링들(121a,131a,...)의 스트링 선택 라인들(SSL2,SSL3,...) 및 접지 선택 라인들(GSL2,GSL3,...)로 0V가 인가되고, 공통 소스 라인(CSL)으로 0V가 인가되고, 각 낸드 스트링들(111a,121a,131a,...)이 형성된 웰들로는 0V가 인가된다.
소거 동작시, 선택된 워드라인(Selected WL)으로 소거 전압(Ve, 예를 들어 0.3V)이 인가되고, 각 낸드 스트링들(111a,121a,131a,...)이 형성된 웰들로는 웰 소거전압(Vers, 예를 들어 18V)이 인가된다. 이때, 그 외의 라인들(Unselected WL, Selected BL, Unselected BL, SSL1,SSL2,SSL3,...,GSL1,GSL2,GSL3,...)로는 플로팅(Floating)시킨다.
도 4는 본 발명에 따른 3차원 메모리 장치(100)의 프로그램 동작시 타이밍에 대한 실시예이다. 도 4를 참조하면, 3차원 메모리 장치(100)의 프로그램 동작은 아래와 같이 진행된다. 아래에서는 설명의 편의를 위하여, 제 1 층(110)에 프로그램이 진행된다고 가정하겠다.
구간(t1~t2)에서는 프로그램 명령에 응답하여 페이지 버퍼(도시되지 않음)의 셋업, 고전압 발생회로(도시되지 않음)의 활성화, 및 외부로부터 프로그램될 데이터가 페이지 버퍼에 로딩된다. 공통 소스 라인(CSL)으로 전원전압(Vcc)가 인가된다. 이때 공통 소스 라인(CSL)으로 인가된 전원전압(Vcc)은 프로그램이 완료될 때까지 유지된다.
구간(t2~t3)에서는 전압들을 인가하여 프로그램될 제 1 층(110)이 선택되고, 비선택된 층들(120,130,...)들이 비선택되도록 한다. 구체적으로, 제 1 층(110)의 스트링 선택 라인(SSL1)으로 전원전압(Vcc)이 인가되고, 제 1 층(110)의 접지 선택 라인(GSL1)에는 0V가 인가되고, 비선택된 층들(120,130,...)의 스트링 선택 라인들(SSL2,3,...)으로 0V가 인가되고, 비선택된 층들(120,130,...)의 접지 선택 라인들(GSL2,3,...)으로 전원전압(Vcc)이 인가된다. 여기서, 각 선택 라인들(SSL1,2,3,...,GSL1,2,3,...)로 인가된 전압들은 프로그램 동작이 완료될 때까지(t6) 유지된다. 이때, 접지 선택 라인들(GSL2,GSL3,...)에 입력된 전원전압(Vcc)에 의하여 비선택된 층의 채널들은 셧오프된다. 따라서, 셧오프된 각 채널들의 전압은 전원전압(Vcc)에서 접지 선택 트랜지스터의 문턱전압(Vth)만큼 낮아진 전압(Vcc-Vth)이 된다. 즉, 셧오프된 비선택된 층들(120,130,...)의 채널들은 Vcc-Vth 전압으로 프리챠지된다.
또한, 구간(t2~t3)에서는 비트라인들(도시되지 않음)이 셋업된다. 에를 들어, 프로그램될 메모리 셀이 연결된 비트라인으로는 0V가 인가되고, 프로그램되지 않을 메모리 셀이 연결된 비트라인으로는 전원전압(Vcc)이 인가된다. 일반적으로 프로그램될 메모리 셀이 연결된 비트라인을 선택된 비트라인(Selected BL)이라고 하고, 프로그램되지 않을 메모리 셀이 연결된 비트라인을 비선택된 비트라인(Unselected BL)이라고 부른다.
구간(t3~t4)에서는 모든 워드라인들(Selected WL, Unselected WL)으로 패스 전압(Vpass)이 인가된다. 여기서 비선택된 워드라인(Unselected)로 인가된 패스 전압(Vpass)은 프로그램 동작이 완료될 때까지 유지된다. 이때, 비선택된 층들의 채널들에서는 셀프 부스팅 효과에 따라 채널 전압이 증가된다. 여기서 증가된 채널 전압을 전압(Vj)라고 하겠다.
구간(t4~t5)에서는 선택된 워드라인(Selected WL)으로 프로그램 전압(Vpgm)이 인가된다. 이로써, 선택된 층(110)의 선택된 워드라인(Selected WL)에 연결된 메모리 셀들이 프로그램된다. 이때 비선택된 층들(120,130,...)의 채널들은 구간(t3~t4)에서 어느 정도 상승한 상태를 유지한다. 이러한 이유로, 비선택된 층들(120,130,...)의 선택된 워드라인(Selected WL)에 연결된 메모리 셀들은 프로그램이 방지된다.
구간(t5~t6)에서는 선택된 워드라인(Selected WL)으로 인가된 프로그램 전압(Vpgm)을 방전하는 프로그램 리커버리 동작이 수행된다.
구간(t6~)에서는 패스 전압(Vpass) 리커버리 동작, 비트라인 리커버리 동작이 수행된다. 이후에 프로그램이 제대로 되었는 지 판별하는 검증 읽기 동작이 수행된다. 이로써 프로그램 동작이 완료된다.
본 발명에 따른 3차원 메모리 장치(100)에서는 프로그램 동작시 비선택된 층들의 채널을 소정의 전압(Vcc-Vth)로 프리챠지시킨 후 셧오프되도록 구현된다. 이 로써, 프로그램 디스터번스가 감소된다.
(제 2 실시예)
도 5는 본 발명에 따른 3차원 메모리 장치(200)의 다른 실시예를 보여주는 단면도이다. 도 1에 도시된 3차원 메모리 장치(100)와 비교할 때, 도 5에 도시된 3차원 메모리 장치(200)는 공통 소스 라인들(CSL1,CSL2,CSL3,...)이 각 층별(210,220,230,...)로 분리된다. 그 외에 구성들에 대한 설명은 도 1에 도시된 3차원 메모리 장치(100)와 동일하기 때문에 여기서는 생락하겠다.
도 6은 도 5에 도시된 3차원 메모리 장치(200)의 낸드 스트링 구조에 대한 회로도이다. 도 6을 참조하면, 3차원 메모리 장치(200)는 복수의 낸드 스트링들(211a,221a,231a,...)을 포함하고 있다. 각 낸드 스트링들(211a,221a,231a,...)은 워드라인들(WL0~WLm-1) 및 메인 비트라인(Main BL)을 공유한다. 또한, 낸드 스트링들(111a,121a,131a,...)은 각각 스트링 선택 라인들(SSL1,SSL2,SSL3,...), 접지 선택 라인들(GSL1,GSL2,GSL3,...) 및 공통 소스 라인들(CSL1,CSL2,CSL3,...)을 포함한다.
도 7은 도 6에 도시된 제 1 낸드 스트링(211a) 선택시 프로그램, 읽기, 및 소거 동작시 인가되는 전압들을 보여주는 표이다. 도 6 및 도 7을 참조하면, 3차원 메모리 장치(200)의 프로그램, 읽기, 및 소거 동작시 인가되는 전압들은 아래와 같다.
프로그램 동작시, 선택된 워드라인(Selected WL)으로 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드라인(Unselected WL)으로 패스 전압(Vpass)이 인가되고, 선택된 비트라인(Selected BL)으로 OV(혹은 0.5V)이 인가되고, 비선택된 비트라인(Unselected BL)으로 전원전압(Vcc,예를 들어 2.2V)이 인가되고, 제 1 낸드 스트링(211a)의 스트링 선택 라인(SSL1)으로 전원전압(Vcc)이 인가되고, 나머지 낸드 스트링들(221a,231a,...)의 스트링 선택 라인들(SSL2,SSL3,...)으로 0V가 인가되고, 제 1 낸드 스트링(211a)의 접지 선택 라인(GSL1)으로 0V가 인가되고, 나머지 낸드 스트링들(221a,231a,...)의 접지 선택 라인들(GSL2,GSL3,...)으로 전원전압(Vcc)이상의 전압(예를 들어, 5V)이 인가되고, 제 1 낸드 스트링(211a)의 공통 소스 라인(CSL1)으로 전원전압(Vcc) 미만의 전압(예를 들어 1.5V)이 인가되고, 나머지 낸드 스트링들(221a,231a,...)의 공통 소스 라인들(CSL2,CSL3,...)로 전원전압(Vcc) 이상의 전압(예를 들어, 5V)이 인가되고, 각 낸드 스트링들(211a,221a,231a)이 형성된 웰들로는 0V가 인가된다.
본 발명의 3차원 메모리 장치(100)에서는 프로그램 동작시 비선택된 낸드 스트링들(221a,231a,...)의 접지 선택 라인들(GSL2,GSL3,...) 및 공통 소스 라인들(CSL2,CSL3,...)로 각각 전원전압 이상의 동일한 전압을 인가함으로 비선택된 낸드 스트링들의 채널들이 공통 소스 라인들(CSL2,CSL3,...)로부터 셧오프(Shut-off)게 한다. 이때 비선택된 스트링들의 채널들은 전원전압 이상의 전압에서 접지 선택 트랜지스터의 문턱전압 만큼 낮아진 전압으로 프리챠지된다. 이로써, 선택된 워드라인(Selected WL)으로 프로그램 전압(Vpgm)이 인가되더라도 비선택된 낸드 스트링들(221a,231a,...)의 채널들은 셀프-부스팅 동작에 따라 프로그램 동작이 방지될 것이다.
도 1의 3차원 메모리 장치(100)와 비교하여 공통 소스 라인들(CSL1,CSL2,CSL3,...)이 각 층별로 분리된 3차원 메모리 장치(200)는 프로그램 동작시 셀프 부스팅 효과를 증대시킬 수 있다. 이는 셧오프될 때 비선택된 스트링들의 채널 전압을 상승시킬 수 있기 때문이다. 셧오프시 비선택된 스트링들의 채널 전압이 높아지면 높아질 수록 그 만큼 셀프-부스팅 효과는 증대된다. 자세한 설명은 도 8에서 하도록 하겠다.
읽기 동작시, 선택된 워드라인(Selected WL)으로 읽기 전압(Vr)이 인가되고, 비선택된 워드라인(Unselected WL)으로 읽기 패스 전압(Vread)이 인가되고, 선택된 비트라인(Selected BL)으로 충전전압(Vpc)이 인가되고, 비선택된 비트라인(Unselected BL)으로 0V가 인가되고, 선택된 낸드 스트링(211a)의 스트링 선택 라인(SSL1) 및 접지 선택 라인(GSL1)으로 읽기 패스 전압(Vread)이 각각 인가되고, 비선택된 낸드 스트링들(221a,231a,...)의 스트링 선택 라인들(SSL2,SSL3,...) 및접지 선택 라인들(GSL2,GSL3,...)로 0V가 인가되고, 공통 소스 라인들(CSL1,CSL2,CSL3,...)으로 0V가 인가되고, 각 낸드 스트링들(211a,221a,231a,...)이 형성된 웰들로는 0V가 인가된다.
소거 동작시, 선택된 워드라인(Selected WL)으로 소거 전압(Ve, 예를 들어 0.3V)이 인가되고, 각 낸드 스트링들(211a,221a,231a,...)이 형성된 웰들로는 웰 소거전압(Vers, 예를 들어 18V)이 인가된다. 이때, 그 외의 라인들(Unselected WL, Selected BL, Unselected BL, SSL1,SSL2,SSL3,..., GSL1,GSL2,GSL3,..., CSL1,CSL2,CSL3,...)은 플로팅(Floating)된다.
도 8은 도 5에 도시된 3차원 메모리 장치(200)의 프로그램 동작시 타이밍에 대한 실시예이다. 도 5 내지 도 8을 참조하면, 3차원 메모리 장치(200)의 프로그램 동작은 아래와 같이 진행된다. 아래에서는 설명의 편의를 위하여, 제 1 층(210)에 프로그램이 진행된다고 가정하겠다.
구간(t1~t2)에서는 프로그램 명령에 응답하여 페이지 버퍼(도시되지 않음)의 셋업, 고전압 발생회로(도시되지 않음)의 활성화, 및 외부로부터 프로그램될 데이터가 페이지 버퍼에 로딩된다. 제 1 층(210)의 공통 소스 라인(CSL1)으로 전원전압(Vcc)이 인가된다. 이때 공통 소스 라인(CSL1)으로 인가된 전원전압(Vcc)은 프로그램이 완료될 때까지 유지된다. 한편, 비선택된 층들(220,230,...)의 공통 소스 라인들(CSL2,CSL3,...)로는 0V가 인가된다.
구간(t2~t3)에서는 전압들을 인가하여 프로그램되도록 제 1 층(210)이 선택되고, 비선택된 층들(220,230,...)이 비선택되도록 한다. 구체적으로, 선택된 제 1 층(210)의 스트링 선택 라인(SSL1)으로 전원전압(Vcc)이 인가되고, 선택된 제 1 층(210)의 접지 선택 라인(GSL1)으로 0V가 인가되고, 비선택된 층들(220,230,...)의 스트링 선택 라인들(SSL2,SSL3,...)으로 0V가 인가되고, 비선택된 층들(220,230,...)의 접지 선택 라인들(GSL2,GSL3,...)으로 전원전압(Vcc) 이상의 전압(예를 들어, 5V)이 인가되고, 선택된 제 1 층(210)의 공통 소스 라인(CSL1)으로 전원전압(Vcc)이 인가되고, 비선택된 층들(220,230,...)로 전원전압(Vcc) 이상의 전압(예를 들어 5V)가 인가된다. 여기서, 각 선택 라인들(SSL1,SSL2,SSL3,... ,GSL1,GSL2,GSL3,...)및 공통 소스 라인들(CSL2,CSL3,...)로 인가된 전압들은 동 일하며, 프로그램 동작이 완료될 때까지(t6) 유지된다.
이때, 접지 선택 라인들(GSL2,GSL3,...) 및 공통 소스 라인들(CSL2,CSL3,...)로 인가된 전원전압(Vcc) 이상의 전압(예를 들어, 5V)에 의하여 비선택된 층의 채널들은 셧오프된다. 따라서, 셧오프된 각 채널들의 전압들은 전원전압(Vcc)에서 접지 선택 트랜지스터의 문턱전압(Vth)만큼 낮아진 전압(5V-Vth)이 된다. 즉, 셧오프된 각 채널들의 전압은 5V-Vth로 프리챠지된다.
본 발명의 3차원 메모리 장치(200)에서는 도 1에 도시된 3차원 메모리 장치(100)과 비교하여, 셧오프되는 채널 전압이 증가된다. 결과적으로 이러한 특징은 증가한 채널 전압만큼 프로그램 디스터번스를 감소시키는 효과를 유발할 것이다.
또한, 구간(t2~t3)에서는 비트라인들(도시되지 않음)이 셋업된다. 에를 들어, 프로그램될 메모리 셀이 연결된 비트라인으로는 0V가 인가되고, 프로그램되지 않을 메모리 셀이 연결된 비트라인으로는 전원전압(Vcc)이 인가된다.
구간(t3~t4)에서는 모든 워드라인들(Selected WL, Unselected WL)으로 패스 전압(Vpass)이 인가된다. 여기서 비선택된 워드라인(Unselected)로 인가된 패스 전압(Vpass)은 프로그램 동작이 완료될 때까지 유지된다. 이때, 비선택된 층들의 채널들에서는 셀프 부스팅 효과에 따라 채널 전압이 증가된다. 여기서 증가된 채널 전압을 전압(Vk)라고 하겠다. 프로그램 전압(Vpgm) 인가시 셀프 부스팅되는 채널 전압(Vj)은 도 4에 도시된 채널 전압(Vj)보다 클 것이다. 이로써, 프로그램 동작시 도 5에 도시된 3차원 메모리 장치(200)가 도 1에 도시된 3차원 메모리 장치(100)보다 더 프로그램 디스터번스를 감소시킬 수 있게 된다.
구간(t4~t5)에서는 선택된 워드라인(Selected WL)으로 프로그램 전압(Vpgm)이 인가된다. 이로써, 선택된 제 1 층(210)의 선택된 워드라인(Selected WL)에 연결된 메모리 셀들이 프로그램된다. 이때 비선택된 층들(220,230,...)의 채널들은 구간(t3~t4)에서 어느 정도 상승한 상태를 유지한다. 이러한 이유로, 비선택된 층들(220,230,...)의 선택된 워드라인(Selected WL)에 연결된 메모리 셀들은 프로그램이 방지된다.
구간(t5~t6)에서는 선택된 워드라인(Selected WL)으로 인가된 프로그램 전압(Vpgm)을 방전하는 프로그램 리커버리 동작이 수행된다.
구간(t6~)에서는 패스 전압(Vpass) 리커버리 동작, 비트라인 리커버리 동작이 수행된다. 이후에 프로그램이 제대로 되었는 지 판별하는 검증 읽기 동작이 수행된다. 이로써 프로그램 동작이 완료된다.
도 9는 본 발명에 따른 3차원 메모리 장치를 갖는 메모리 시스템(10)을 보여주는 블록도이다. 도 9을 참조하면, 메모리 시스템(10)은 버스(11)에 전기적으로 연결된 중앙처리장치(12), 에스램(14), 메모리 제어기(16) 및 3차원 메모리 장치(18)를 포함한다. 여기서 3차원 메모리 장치(18)는 도 1 및 도 5에 도시된 것들과 실질적으로 동일하게 구성될 것이다. 3차원 메모리 장치(18)에는 중앙처리장치(12)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(16)를 통해 저장될 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(10)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기와 3차원 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리 장치를 사용하는 SSD(Solid State Drive/Disk)로 구성될 수도 있다.
본 발명에 따른 3차원 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 3차원 메모리 장치 그리고/또는 메모리 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 3차원 메모리 장치의 단면을 보여주는 도면이다.
도 2는 도 1에 도시된 3차원 메모리 장치의 낸드 스트링 구조에 대한 회로도이다.
도 3은 도 2에 도시된 제 1 낸드 스트링 선택시 프로그램, 읽기, 및 소거 동작시 인가되는 전압들을 보여주는 표이다.
도 4는 도 1에 도시된 3차원 메모리 장치의 프로그램 동작시 타이밍에 대한 실시예이다.
도 5은 본 발명에 따른 또 다른 3차원 메모리 장치의 단면을 보여주는 도면이다.
도 6는 도 5에 도시된 3차원 메모리 장치의 낸드 스트링 구조에 대한 회로도이다.
도 7은 도 6에 도시된 제 1 낸드 스트링 선택시 프로그램, 읽기, 및 소거 동작시 인가되는 전압들을 보여주는 표이다.
도 8는 도 5에 도시된 3차원 메모리 장치의 프로그램 동작시 타이밍에 대한 실시예이다.
도 9는 본 발명에 따른 3차원 메모리 장치를 갖는 메모리 시스템을 보여주는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
100,200: 3차원 메모리 장치
110,120,130,210,220,230: 메모리 어레이
111a,121a,131a,211a,221a,231a: 낸드 스트링

Claims (17)

  1. 3차원 메모리 장치의 프로그램 방법에 있어서:
    비선택된 층들의 스트링 채널들을 프리챠지하는 단계;
    상기 프리챠지된 스트링 채널들을 셧오프하는 단계; 및
    선택된 층을 프로그램하는 단계를 포함하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 3차원 메모리 장치는 복수의 층들에 각각 형성된 스트링들을 포함하되, 상기 스트링들은 비트라인을 공유하는 것을 특징으로 하는 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 각 스트링은 접지 선택 라인을 갖고, 상기 스트링들의 접지 선택 라인들은 서로 전기적으로 분리되는 것을 특징으로 하는 프로그램 방법.
  4. 제 3 항에 있어서,
    상기 스트링들은 공통 소스 라인을 공유하는 것을 특징으로 하는 프로그램 방법.
  5. 제 4 항에 있어서,
    프로그램 동작시 상기 공통 소스 라인으로 전원전압이 인가되는 것을 특징으로 하는 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 선택된 층을 프로그램하는 단계는,
    상기 선택된 층의 스트링 선택 라인으로 전원전압을 인가하는 단계; 및
    상기 선택된 층의 접지 선택 라인으로 접지전압을 인가하는 단계를 포함하는 프로그램 방법.
  7. 제 5 항에 있어서,
    상기 비선택된 층들의 스트링 채널들을 프리챠지하는 단계는,
    상기 비선택된 층들의 스트링 선택 라인들로 접지전압을 각각 인가하는 단계; 및
    상기 비선택된 층들의 접지 선택 라인들로 상기 전원전압을 각각 인가하는 단계를 포함하는 프로그램 방법.
  8. 제 7 항에 있어서,
    상기 비선택된 층들의 스트링 채널들의 전압들이 상기 전원전압과 상기 접지 선택 트랜지스터들의 문턱전압과의 차이만큼 프리챠지될 때, 상기 비선택된 층들의 스트링 채널들은 셧오프되는 것을 특징으로 하는 프로그램 방법.
  9. 제 3 항에 있어서,
    상기 복수의 스트링들은 분리된 공통 소스 라인들을 각각 갖는 것을 특징으로 하는 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 선택된 층을 프로그램하는 단계는,
    상기 선택된 층의 스트링 선택 라인 및 공통 소스 라인으로 전원전압을 인가하는 단계; 및
    상기 선택된 층의 접지 선택 라인으로 접지전압을 인가하는 단계를 포함하는 프로그램 방법.
  11. 제 9 항에 있어서,
    상기 비선택된 층들의 스트링 채널들을 프리챠지하는 단계는,
    상기 비선택된 층들의 스트링 선택 라인들로 접지전압을 각각 인가하는 단계; 및
    상기 비선택된 층들의 접지 선택 라인들로 상기 전원전압보다 큰 전압을 각각 인가하는 단계를 포함하는 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 비선택된 층들의 스트링 채널들의 전압들이 상기 전원전압보다 큰 전압과 상기 접지 선택 트랜지스터들의 문턱전압과의 차이만큼 프리챠지될 때, 상기 비선택된 층들의 스트링 채널들은 셧오프되는 것을 특징으로 하는 프로그램 방법.
  13. 제 2 항에 있어서,
    상기 복수의 스트링들은 워드라인들을 공유하는 것을 특징으로 하는 프로그램 방법.
  14. 복수의 층들에 각각 형성되고, 워드라인들을 공유하는 복수의 스트링들; 및
    상기 복수의 스트링들이 공유하는 비트라인을 포함하되,
    상기 복수의 스트링들 각각은,
    상기 비트라인과 스트링 채널을 연결하는 제 1 선택 트랜지스터; 및
    상기 스트링 채널과 공통 소스 라인을 연결하는 제 2 선택 트랜지스터를 포함하는 3차원 메모리 장치.
  15. 제 14 항에 있어서,
    프로그램 동작시, 비선택된 층들의 스트링 채널들은 소정의 전압으로 프리챠지된 후 셧오프되는 것을 특징으로 하는 3차원 메모리 장치.
  16. 복수의 층들에 각각 형성되고, 워드라인들을 공유하는 복수의 스트링들; 및
    상기 복수의 스트링들이 공유하는 비트라인을 포함하되,
    상기 복수의 스트링들 각각은,
    상기 비트라인과 스트링 채널을 연결하는 제 1 선택 트랜지스터; 및
    상기 스트링 채널과 대응하는 공통 소스 라인을 연결하는 제 2 선택 트랜지스터를 포함하되,
    상기 스트링들에 각각 대응하는 공통 소스 라인들을 서로 전기적으로 분리되는 것을 특징으로 하는 3차원 메모리 장치.
  17. 제 16 항에 있어서,
    프로그램 동작시, 비선택된 층들의 스트링 채널들은 소정의 전압으로 프리챠지된 후 셧오프되는 것을 특징으로 하는 3차원 메모리 장치.
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