KR20110095104A

KR20110095104A - 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템

Info

Publication number: KR20110095104A
Application number: KR1020100075065A
Authority: KR
Inventors: 한진만; 심선일; 김한수; 장재훈; 손병근
Original assignee: 삼성전자주식회사
Priority date: 2010-02-17
Filing date: 2010-08-03
Publication date: 2011-08-24
Also published as: KR101692520B1

Abstract

본 발명은 기판 및 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 갖는 메모리 블록들을 구비한 불휘발성 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은 선택된 메모리 블록의 서브 블록들 중 선택된 서브 블록으로부터 데이터를 읽는 단계, 그리고 선택된 서브 블록의 읽기에 응답하여 선택된 메모리 블록의 각 서브 블록을 선택적으로 리프레시하는 단계로 구성된다. 선택된 메모리 블록의 각 서브 블록은 독립적으로 소거된다.

Description

불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE, OPERATING METHOD THEREOF AND MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 3차원 구조를 갖는 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.

최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.

본 발명의 목적은 향상된 동작 속도 및 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 메모리 시스템을 제공하는 데에 있다.

기판 및 상기 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 갖는 메모리 블록들을 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법은, 선택된 메모리 블록의 서브 블록들 중 선택된 서브 블록으로부터 데이터를 읽고; 그리고 상기 선택된 서브 블록의 읽기에 응답하여 상기 선택된 메모리 블록의 각 서브 블록을 선택적으로 리프레시하는 것을 포함하고, 상기 선택된 메모리 블록의 각 서브 블록은 독립적으로 소거된다.

실시 예로서, 상기 선택된 서브 블록의 읽기에 응답하여, 상기 선택된 메모리 블록의 각 서브 블록을 선택적으로 리프레시하는 것은 상기 선택된 메모리 블록의 서브 블록들 중 특정 서브 블록에 데이터가 기입된 후 상기 선택된 메모리 블록에서 수행된 읽기 횟수가 기준값에 도달하면, 상기 특정 서브 블록을 리프레시하는 것을 포함한다.

실시 예로서, 상기 선택된 서브 블록의 읽기에 응답하여, 상기 선택된 메모리 블록의 각 서브 블록을 선택적으로 리프레시하는 것은 상기 선택된 메모리 블록의 서브 블록들 중 특정 서브 블록의 데이터를 백업하고; 그리고 상기 특정 서브 블록을 소거하는 것을 포함한다.

실시 예로서, 상기 특정 서브 블록을 소거하는 것은 상기 선택된 메모리 블록의 워드 라인들 중 상기 특정 서브 블록에 대응하는 워드 라인들에 워드 라인 소거 전압을 인가하고; 상기 선택된 메모리 블록의 나머지 워드 라인들을 플로팅하고; 그리고 상기 기판에 소거 전압을 인가하는 것을 포함한다.

실시 예로서, 상기 특정 서브 블록을 소거하는 것은 상기 특정 서브 블록 및 상기 특정 서브 블록과 인접한 적어도 하나의 서브 블록 사이에 제공되는 적어도 하나의 더미 워드 라인에 중간 전압을 인가하는 것을 더 포함한다.

실시 예로서, 상기 특정 서브 블록을 소거하는 것은 상기 선택된 메모리 블록의 워드 라인들 중 상기 특정 서브 블록에 대응하는 워드 라인들에 워드 라인 소거 전압을 인가하고; 상기 선택된 메모리 블록의 나머지 워드 라인들에 워드 라인 소거 금지 전압을 인가하고; 그리고 상기 기판에 소거 전압을 인가하는 것을 포함한다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기판 및 상기 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 갖는 메모리 블록들을 포함하는 메모리 셀 어레이; 워드 라인들을 통해 상기 메모리 블록들에 연결되는 디코더; 그리고 비트 라인들을 통해 상기 메모리 블록들에 연결되는 읽기 및 쓰기 회로를 포함하고, 각 메모리 블록은 상기 기판과 교차하는 방향을 따라 복수의 서브 블록들로 분할되고, 각 서브 블록은 독립적으로 소거된다.

실시 예로서, 각 서브 블록 내의 메모리 셀들은 상기 기판과 교차하는 방향을 따라 제 1 거리 만큼 이격되어 제공되고, 상기 기판과 교차하는 방향을 따라 인접한 서브 블록들의 경계면에 제공되는 메모리 셀들은 상기 기판과 교차하는 방향을 따라 상기 제 1 거리 보다 긴 제 2 거리 만큼 이격되어 제공된다.

실시 예로서, 각 서브 블록에서, 상기 기판과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들은 각각 제 1 크기를 갖고, 나머지 메모리 셀들은 각각 상기 제 1 크기보다 작은 제 2 크기를 갖는다.

본 발명의 실시 예에 따른 메모리 시스템은 기판 및 상기 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 갖는 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 각 메모리 블록은 상기 기판과 교차하는 방향을 따라 복수의 서브 블록들로 분할되고, 각 서브 블록은 독립적으로 소거되고, 상기 컨트롤러는 상기 메모리 블록들 중 선택된 메모리 블록의 읽기 횟수에 따라 상기 선택된 메모리 블록의 각 서브 블록을 선택적으로 리프레시하도록 구성된다.

실시 예로서, 상기 선택된 메모리 블록의 서브 블록들 중 특정 서브 블록이 리프레시될 때, 상기 컨트롤러는 상기 특정 서브 블록의 데이터를 읽고, 상기 읽어진 데이터를 상기 메모리 블록들의 서브 블록들 중 하나에 기입하도록 구성된다.

실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성한다.

본 발명의 실시 예에 의하면, 메모리 블록은 복수의 서브 블록들로 구성되며, 서브 블록 단위로 소거가 수행된다. 머지(merge)의 단위가 감소하므로, 향상된 동작 속도를 갖는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 메모리 시스템이 제공된다.

본 발명의 다른 실시 예에 의하면, 서브 블록에 데이터가 기입된 후 메모리 블록의 읽기 횟수에 따라 서브 블록이 리프레시된다. 동일 메모리 블록 내의 다른 서브 블록의 읽기 횟수가 고려되므로, 향상된 신뢰성을 갖는 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템이 제공된다.

본 발명의 다른 실시 예에 의하면, 인접한 서브 블록들의 경계면에 더미 메모리 셀이 제공된다. 더미 메모리 셀에 연결된 더미 워드 라인에 중간 전압이 인가되므로, 서브 블록들 사이의 커플링이 감소된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템이 제공된다.

본 발명의 다른 실시 예에 의하면, 인접한 서브 블록들의 경계면에 제공되는 메모리 셀들 사이의 거리는 각 서브 블록 내의 메모리 셀들 사이의 거리보다 길다. 서브 블록들 사이의 커플링이 감소되므로, 향상된 신뢰성을 갖는 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템이 제공된다.

본 발명의 다른 실시 예에 의하면, 서브 블록의 외곽에 제공되는 메모리 셀의 크기는 서브 블록의 내부에 제공되는 메모리 셀의 크기보다 크다. 서브 블록의 외곽에 제공되는 메모리 셀 및 채널 사이의 커플링이 강화되므로, 향상된 신뢰성을 갖는 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템이 제공된다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 보여주는 블록도이다.
도 4는 도 3의 메모리 블록들 중 하나의 제 1 실시 예를 보여주는 사시도이다.
도 5는 도 4의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 6은 도 5의 트랜지스터 구조를 보여주는 단면도이다.
도 7은 도 4 내지 도 6을 참조하여 설명된 메모리 블록의 제 1 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 8은 도 7의 메모리 블록의 메모리 셀들이 서브 블록들을 구성하는 실시 예를 보여주는 회로도이다.
도 9는 소거 동작 시에 도 8의 메모리 블록에 인가되는 전압 조건들의 제 1 실시 예를 보여주는 테이블이다.
도 10은 도 9의 전압 조건에 따른 도 8의 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 11은 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 12는 소거 동작 시에, 더미 워드 라인 전압을 가변하며 측정된 메모리 셀들의 문턱 전압을 보여주는 그래프이다.
도 13은 소거 동작 시에 도 8의 메모리 블록에 인가되는 전압 조건의 제 2 실시 예를 보여주는 테이블이다.
도 14는 도 13의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 15는 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 16은 도 8의 메모리 블록의 메모리 셀들의 문턱 전압 산포의 제 1 실시 예를 보여주는 다이어그램이다.
도 17은 도 8의 메모리 블록의 메모리 셀들의 문턱 전압 산포의 제 2 실시 예를 보여주는 다이어그램이다.
도 18은 본 발명의 실시 예에 따른 리프레시 방법을 보여주는 순서도이다.
도 19는 도 1의 컨트롤러에서 구동되는 플래시 변환 계층을 보여주는 블록도이다.
도 20은 도 19의 리프레시 부의 동작 방법을 보여주는 순서도이다.
도 21은 도 3의 메모리 블록들 중 하나의 제 2 실시 예를 보여주는 사시도이다.
도 22는 도 21의 메모리 블록의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 23은 도 21 및 도 22를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 24는 소거 동작 시에 도 23의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 25는 도 24의 전압 조건에 따른 도 23의 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 26은 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 27은 도 3의 메모리 블록들 중 하나의 제 3 실시 예를 보여주는 사시도이다.
도 28은 도 27의 메모리 블록의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 29는 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 30은 도 3의 메모리 블록들 중 하나의 제 4 실시 예를 보여주는 사시도이다.
도 31은 도 30의 메모리 블록의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 32는 도 4 내지 도 6을 참조하여 설명된 메모리 블록의 제 2 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 33은 도 4 내지 도 6을 참조하여 설명된 메모리 블록의 제 3 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 34는 도 4 내지 도 6을 참조하여 설명된 메모리 블록의 제 4 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 35는 도 4 내지 도 6을 참조하여 설명된 메모리 블록의 제 5 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 36은 도 4 내지 도 6을 참조하여 설명된 메모리 블록의 제 6 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 37은 도 4 내지 도 6을 참조하여 설명된 메모리 블록의 제 7 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 38은 도 4 내지 도 6을 참조하여 설명된 메모리 블록의 제 8 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 39는 도 3의 메모리 블록들 중 하나의 제 5 실시 예를 보여주는 사시도이다.
도 40은 도 39의 메모리 블록의 Ⅴ-Ⅴ' 선에 따른 단면도이다.
도 41은 도 3의 메모리 블록들 중 하나의 제 6 실시 예를 보여주는 사시도이다.
도 42는 도 3의 메모리 블록들 중 하나의 제 7 실시 예를 보여주는 사시도이다.
도 43은 도 3의 메모리 블록들 중 하나의 제 8 실시 예를 보여주는 사시도이다.
도 44는 도 43의 메모리 블록의 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 45는 도 43 및 도 44의 메모리 블록의 소거 동작 시의 전압 조건들의 제 1 실시 예를 보여주는 테이블이다.
도 46은 도 45의 전압 조건들에 따른 도 43 및 도 44의 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 47은 도 43 및 도 44의 메모리 블록의 서브 블록들 사이에 더미 메모리 셀들이 제공되지 않는 경우의 전압 조건을 보여주는 테이블이다.
도 48은 도 47의 전압 조건에 따른 전압 변화를 보여주는 타이밍도이다.
도 49는 도 3의 메모리 블록들 중 하나의 제 9 실시 예를 보여주는 사시도이다.
도 50은 도 49의 메모리 블록의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 51은 도 3의 메모리 블록들 중 하나의 제 10 실시 예를 보여주는 사시도이다.
도 52는 도 51의 메모리 블록의 Ⅷ-Ⅷ' 선에 따른 단면도이다.
도 53은 도 3의 메모리 블록들 중 하나의 제 11 실시 예를 보여주는 사시도이다.
도 54는 도 53의 메모리 블록의 Ⅸ-Ⅸ' 선에 따른 단면도이다.
도 55은 도 3의 메모리 블록들 중 하나의 제 12 실시 예를 보여주는 사시도이다.
도 56은 도 55의 메모리 블록의 Ⅹ-Ⅹ' 선에 따른 단면도이다.
도 57은 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 58은 도 57을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(100) 및 컨트롤러(500)를 포함한다.

불휘발성 메모리 장치(100)는 데이터를 저장하도록 구성된다. 불휘발성 메모리 장치는 도 2를 참조하여 더 상세하게 설명된다.

컨트롤러(500)는 호스트(Host) 및 불휘발성 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(500)는 불휘발성 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(500)는 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(500)는 불휘발성 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(500)는 불휘발성 메모리 장치(100)를 제어하는 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(500)는 내부 버스(510), 프로세서(520), 램(530, RAM, Random Access Memory), 호스트 인터페이스(540), 오류 정정 블록(550), 그리고 메모리 인터페이스(560)를 포함한다.

내부 버스(510)는 컨트롤러(500)의 구성 요소들 사이에 채널을 제공한다.

프로세서(520)는 컨트롤러(500)의 제반 동작을 제어하도록 구성된다. 예를 들면, 프로세서(520)는 컨트롤러(500)에서 구동되는 펌웨어, 코드 등을 구동하도록 구성된다. 예를 들면, 프로세서(520)는 불휘발성 메모리 장치(100)를 제어하는 펌웨어, 코드 등을 구동하도록 구성된다.

램(530)은 프로세서(520)의 동작 메모리, 불휘발성 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.

호스트 인터페이스(540)는 호스트(Host) 및 컨트롤러(500) 사이의 데이터 교환을 수행하는 프로토콜을 포함한다. 예시적으로, 호스트 인터페이스(540)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.

오류 정정 블록(550)은 오류 정정 코드(ECC, error correcting code)를 포함한다. 오류 정정 블록(550)은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다.

메모리 인터페이스(560)는 불휘발성 메모리 장치(200)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

컨트롤러(500) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(500) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성한다. 예를 들면, 컨트롤러(500) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성한다.

컨트롤러(500) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성한다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터(data center)의 스토리지(storage), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적으로, 불휘발성 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장된다.

도 2는 도 1의 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 2를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140), 그리고 제어 로직(150)을 포함한다.

메모리 셀 어레이(110)는 워드 라인들(WL) 및 선택 라인들(SL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예를 들면, 메모리 셀 어레이(100)는 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들로 구성된다.

어드레스 디코더(120)는 워드 라인들(WL) 및 선택 라인들(SL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 워드 라인들(WL) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택한다. 어드레스 디코더(120)는 선택 라인들(SL) 중 디코딩된 행 어드레스에 대응하는 선택 라인을 선택한다.

예시적으로, 어드레스 디코더(120)가 더미 워드 라인들(DWL, 미도시)을 통해 메모리 셀 어레이(110)에 추가적으로 연결될 때, 어드레스 디코더(120)는 더미 워드 라인들(DWL, 미도시) 중 디코딩된 행 어드레스에 대응하는 더미 워드 라인을 더 선택할 수 있다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전달한다.

예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.

읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신한다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.

예시적으로, 읽기 및 쓰기 회로(130)는 데이터 입출력 회로(140)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(140)에 전달한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(230)는 카피-백(copy-back) 동작을 수행한다.

예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.

데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 데이터 입출력 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 데이터 입출력 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(140)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 전달하도록 구성된다. 데이터 입출력 회로(140)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예시적으로, 데이터 입출력 회로(140)는 데이터 버퍼와 같은 구성 요소를 포함할 수 있다.

제어 로직(150)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 데이터 입출력 회로(140)에 연결된다. 제어 로직(150)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.

제어 로직(150)은 전압 생성기(151)를 포함한다. 예를 들면, 전압 생성기(151)는 고전압을 생성하도록 구성될 것이다. 예시적으로, 전압 생성기(151)에 의해 생성된 전압은 어드레스 디코더(120)를 통해 워드 라인들(WL)에 전달될 수 있다. 어드레스 디코더(120) 및 메모리 셀 어레이(110) 사이에 더미 워드 라인들(DWL, 미도시)이 추가적으로 제공될 때, 전압 생성기(151)에 의해 생성된 전압은 더미 워드 라인들(DWL, 미도시)에 더 전달될 수 있다.

전압 생성기(151)에 의해 생성된 전압은 메모리 셀 어레이(110)에 전달될 수 있다. 예를 들면, 전압 생성기(151)에 의해 생성된 전압은 메모리 셀 어레이(110)의 기판에 전달될 수 있다.

도 3은 도 2의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.

각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 메모리 블록들(BLK1~BLKz)은 도 4를 참조하여 더 상세하게 설명된다.

예시적으로, 메모리 블록들(BLK1~BLKz)은 도 2에 도시된 어드레스 디코더(120)에 의해 선택된다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 디코딩된 행 어드레스에 대응하는 메모리 블록(BLK)을 선택하도록 구성된다.

도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)의 제 1 실시 예를 보여주는 사시도이다. 도 5는 도 4의 메모리 블록(BLKi)의 Ⅰ-Ⅰ' 선에 따른 단면도이다. 도 4 및 도 5를 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.

우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입(예를 들면, 제 1 도전형(conductive type))을 갖는 웰(well) 일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p 웰 일 것이다. 예를 들면, 기판(111)은 n 웰 내에 제공되는 포켓 p 웰 일 것이다. 이하에서, 기판(111)은 p 타입 웰(또는 p 타입 포켓 웰) 인 것으로 가정한다. 그러나, 기판(111)의 도전형은 p 타입인 것으로 한정되지 않는다.

기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입(예를 들면, 제 2 도전형(conductive type))을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n 타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)의 도전형은 n 타입으로 한정되지 않는다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 것이다.

예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.

각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 2 방향을 따라 마지막 절연 물질(112)의 제 2 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.

예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.

절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다.

제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.

복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 이하에서, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 한정되지 않는다.

예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다. 예시적으로, 각 드레인(320)은 대응하는 필라(113)의 표면층(114)의 일부까지 연장될 수 있다.

드레인들(320) 상에, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 특정 거리만큼 이격되어 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

이하에서, 제 1 도전 물질들(211~291, 212~292, 213~293)의 높이가 정의된다. 제 1 도전 물질들(211~291, 212~292, 213~293)은 기판(111)으로부터 순차적으로 제 1 내지 제 9 높이를 갖는 것으로 정의된다. 즉, 기판(111)과 인접한 제 1 도전 물질들(211~213)은 제 1 높이를 갖는다. 제 2 도전 물질들(331~333)과 인접한 제 1 도전 물질들(291~293)은 제 9 높이를 갖는다. 제 1 도전 물질들(211~291, 212~292, 213~293) 중 특정 도전 물질의 기판(111)으로부터의 순서가 증가할수록, 제 1 도전 물질의 높이는 증가한다.

도 4 및 도 5에서, 각 필라(113)는 절연막(116) 및 복수의 제 1 도전 물질들(211~291, 212~292, 213~293)과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 물질들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 6을 참조하여 더 상세하게 설명된다.

도 6은 도 5의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 4 내지 도 6을 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.

필라(113)의 p 타입 실리콘을 포함하는 표면층(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.

제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.

제 1 도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 제 1 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.

제 1 도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(233), 블로킹 절연막으로 동작하는 제 3 서브 절연막(119), 전하 저장막으로 동작하는 제 2 서브 절연막(118), 터널링 절연막으로 동작하는 제 1 서브 절연막(117), 그리고 바디로 동작하는 p 타입 실리콘을 포함하는 표면층(114)은 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p 타입 실리콘을 포함하는 표면층(114)은 제 2 방향의 바디로 동작하는 것으로 정의된다.

메모리 블록(BLKi)에서, 하나의 필라(113)는 하나의 낸드 스트링(NS)에 대응한다. 메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.

각 낸드 스트링(NS)은 제 2 방향을 따라 적층되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.

게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 제 1 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인(WL)들, 그리고 적어도 두 개의 선택 라인들(SL, 예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.

제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.

제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인(CSL)으로 동작한다.

요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.

도 4 내지 도 6에서, 제 1 도전 물질들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 도전 물질들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 도전 물질들은 메모리 셀들을 형성하는 적어도 8 개의 층 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다. 제 1 도전 물질들은 메모리 셀들을 구성하는 적어도 16 개의 층 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다. 또한, 제 1 도전 물질들은 메모리 셀들을 형성하는 복수의 층 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다. 예를 들면, 제 1 도전 물질들은 더미 메모리 셀들을 형성하는 층에도 제공될 수 있다.

도 4 내지 도 6에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수 만큼, 제 1 방향으로 신장되는 제 1 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인(CSL)으로 동작하는 도핑 영역들(311~314)의 수 또한 조절될 것이다.

도 4 내지 도 6에서, 제 1 방향으로 신장된 하나의 제 1 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 제 1 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 하나의 제 1 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 제 1 도전 물질에 연결되는 낸드 스트링들(NS)의 수 만큼, 제 3 방향으로 신장되는 제 2 도전 물질들(331~333)의 수 또한 조절될 것이다.

도 4 내지 도 6에 도시된 바와 같이, 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 기판(111)과 가까울수록 감소할 수 있다. 예를 들면, 공정 상의 특성 또는 오차에 의해, 필라(113)의 제 1 및 제 3 방향에 따른 단면적이 가변될 수 있다.

예시적으로, 필라(113)는 식각에 의해 형성된 홀에 실리콘 물질 및 절연 물질과 같은 물질들이 제공되어 형성된다. 식각되는 깊이가 증가할수록, 식각에 의해 형성되는 홀의 제 1 및 제 3 방향에 따른 면적은 감소할 수 있다. 즉, 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 기판(111)에 가까울수록 감소할 수 있다.

도 7은 도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLKi)의 제 1 실시 예에 따른 등가 회로(BLKi_1)를 보여주는 회로도이다. 도 4 내지 도 7을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 1 내지 제 3 비트 라인들(BL1~BL3)은 제 3 방향으로 신장된 제 2 도전 물질들(331~333)에 각각 대응할 것이다.

각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.

이하에서, 행 및 열 단위로 낸드 스트링들(NS)이 정의된다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.

하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.

각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)의 높이는 1인 것으로 정의된다. 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 2인 것으로 정의된다. 스트링 선택 트랜지스터(SST)의 높이는 9로 정의된다. 스트링 선택 트랜지스터(SST)와 인접한 메모리 셀(MC6)의 높이는 8로 정의된다.

메모리 셀(MC)의 접지 선택 트랜지스터(GST)로부터의 순서가 증가할수록, 메모리 셀(MC)의 높이는 증가한다. 즉, 제 1 내지 제 3 메모리 셀들(MC1~MC3)은 각각 제 2 내지 제 4 높이를 갖는 것으로 정의된다. 더미 메모리 셀(DMC)은 제 5 높이를 갖는 것으로 정의된다. 제 4 내지 제 6 메모리 셀들(MC4~MC6)은 각각 제 6 내지 제 8 높이를 갖는 것으로 정의된다.

동일한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 제 1 높이를 갖는 제 1 도전 물질들(211~213)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 것이다.

동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 즉, 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다.

제 2 높이를 갖는 제 1 도전 물질들(221~223)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 높이를 갖는 제 1 도전 물질들(231~233)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 높이를 갖는 제 1 도전 물질들(241~243)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 높이를 갖는 제 1 도전 물질들(251~253)이 공통으로 연결되어 더미 워드 라인(DWL)을 형성한다. 제 6 높이를 갖는 제 1 도전 물질들(261~263)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 7 높이를 갖는 제 1 도전 물질들(271~273)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 8 높이를 갖는 제 1 도전 물질들(281~283)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다.

동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다. 제 1 내지 제 3 스트링 선택 라인들(SSL1~SSL3)은 각각 제 9 높이를 갖는 제 1 도전 물질들(291~293)에 대응할 것이다.

이하에서, 제 1 스트링 선택 트랜지스터들(SST1)은 제 1 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들(SST)로 정의된다. 제 2 스트링 선택 트랜지스터들(SST2)은 제 2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST)로 정의된다. 제 3 스트링 선택 트랜지스터들(SST3)은 제 3 스트링 선택 라인(SSL3)에 연결된 스트링 선택 트랜지스터들(SST)로 정의된다.

공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 4 도핑 영역들(311~314)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 것이다.

도 7에 도시된 바와 같이, 동일 높이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인(WL)이 선택될 때, 선택된 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다.

상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택 및 비선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 대응하는 비트 라인으로부터 전기적으로 분리되고 그리고 선택 행의 낸드 스트링들(NS)이 대응하는 비트 라인에 전기적으로 연결될 수 있다.

즉, 스트링 선택 라인들(SSL1~SSL3)을 선택 및 비선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)의 열이 선택될 수 있다.

예시적으로, 프로그램 및 읽기 동작 시에, 스트링 선택 라인들(SSL1~SSL3) 중 하나가 선택될 것이다. 즉, 프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 행 단위로 수행될 것이다.

예시적으로, 프로그램 및 읽기 동작 시에, 선택 행의 선택 워드 라인에 선택 전압이 인가되고, 비선택 워드 라인들 및 더미 워드 라인(DWL)에 비선택 전압이 인가될 것이다. 예를 들면, 선택 전압은 프로그램 전압(Vpgm) 또는 선택 읽기 전압(Vrd)일 것이다. 예를 들면, 비선택 전압은 패스 전압(Vpass) 또는 비선택 읽기 전압(Vread)일 것이다. 즉,프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 선택된 행의 워드 라인 단위로 수행될 것이다.

예시적으로, 제 1 도전 물질들(211~291, 212~292, 213~293) 중 선택 라인들로 동작하는 제 1 도전 물질들과 워드 라인들로 동작하는 제 1 도전 물질들 사이에 제공되는 절연 물질들(112)의 두께는 다른 절연 물질들(112)의 두께보다 클 수 있다.

도 4 내지 도 7에서, 제 1 높이를 갖는 제 1 도전 물질들(211, 212, 213)이 접지 선택 라인(GSL)으로 동작하고 그리고 제 9 높이를 갖는 제 1 도전 물질들(291, 292, 293)이 스트링 선택 라인들(SSL1, SSL2, SSL3)로 동작한다.

이때, 제 1 높이를 갖는 제 1 도전 물질들(211, 212, 213) 및 제 2 높이를 갖는 제 2 도전 물질들(221, 222, 223) 사이에 제공되는 절연 물질들(112)의 두께는 제 2 높이를 갖는 제 1 도전 물질들(221, 222, 223) 및 제 8 높이를 갖는 도전 물질들(281, 282, 283) 사이에 제공되는 절연 물질들(112)의 두께보다 클 수 있다.

또한, 제 8 높이를 갖는 제 1 도전 물질들(281, 282, 283) 및 제 9 높이를 갖는 제 1 도전 물질들(291, 292, 293) 사이에 제공되는 절연 물질들(112)의 두께는 제 2 높이를 갖는 제 2 도전 물질들(221, 222, 223) 및 제 8 높이를 갖는 도전 물질들(281, 282, 283) 사이에 제공되는 절연 물질들(112)의 두께보다 클 수 있다.

도 8은 도 7의 메모리 블록(BLKi_1)의 메모리 셀들(MC)이 서브 블록들을 구성하는 실시 예를 보여주는 회로도이다. 도 8을 참조하면, 메모리 블록(BLKi_1)에서, 더미 메모리 셀들(DMC) 및 접지 선택 트랜지스터들(GST) 사이에 제공되는 제 1 내지 제 3 메모리 셀들(MC1~MC3)은 제 1 서브 블록을 구성한다. 더미 메모리 셀들(DMC) 및 스트링 선택 트랜지스터들(SST) 사이에 제공되는 제 4 내지 제 6 메모리 셀들(MC4~MC6)은 제 2 서브 블록을 구성한다.

예시적으로, 소거 동작은 서브 블록 단위로 수행될 것이다. 예를 들면, 각 서브 블록은 독립적으로 소거될 것이다. 예를 들면, 제 1 서브 블록이 소거되는 동안 제 2 서브 블록은 소거 금지될 수 있다. 제 2 서브 블록이 소거되는 동안 제 1 서브 블록은 소거 금지될 수 있다. 즉, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC6) 중 일부(예를 들면, MC1~MC3)가 소거되는 동안 나머지 일부(예를 들면, MC4~MC6)는 소거 금지될 수 있다.

도 9는 소거 동작 시에 도 8의 메모리 블록(BLKi_1)에 인가되는 전압 조건들의 제 1 실시 예를 보여주는 테이블이다. 도 8 및 도 9를 참조하면, 소거 동작 시에 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 비선택된 서브 블록의 워드 라인들(WL)은 플로팅된다. 선택된 서브 블록의 워드 라인들(WL)에 워드 라인 소거 전압(Vwe)이 인가된다. 더미 워드 라인(DWL)에 제 1 더미 워드 라인 전압(Vdwl1)이 인가된다. 접지 선택 라인(GSL)은 플로팅된다. 그리고, 기판(111)에 소거 전압(Vers)이 인가된다.

예시적으로, 제 1 서브 블록이 선택된 것으로 가정한다. 소거 동작 시에, 선택된 제 1 서브 블록의 워드 라인들(WL1~WL3)에 워드 라인 소거 전압(Vwe)이 인가될 것이다. 그리고, 소거 동작 시에, 비선택된 제 2 서브 블록의 워드 라인들(WL4~WL6)은 플로팅될 것이다.

도 10은 도 9의 전압 조건에 따른 메모리 블록(BLKi_1)의 전압 변화를 보여주는 타이밍도이다. 도 11은 메모리 블록(BLKi_1)의 하나의 낸드 스트링의 단면도이다. 이하에서, 도 11에 도시된 하나의 낸드 스트링(NS)의 단면도를 참조하여, 메모리 블록(BLKi_1)의 소거 동작이 설명된다. 예시적으로, 제 1 서브 블록이 소거되며, 제 2 서브 블록은 소거 금지되는 것으로 가정된다.

도 8 내지 도 11을 참조하면, 제 1 시간(t1)에 기판(111)에 소거 전압(Vers)이 인가된다. 예시적으로, 소거 전압(Vers)은 고전압일 것이다.

기판(111)은 제 2 방향의 바디로 동작하는 표면층(114)과 동일한 타입으로 도핑되어 있다. 따라서, 소거 전압(Vers)은 낸드 스트링(NS)의 표면층(114)에 전달된다.

제 1 높이를 갖는 제 1 도전 물질(211)은 접지 선택 라인(GSL)으로 동작하며, 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 접지 선택 라인(GSL)은 플로팅된다. 제 1 도전 물질(211)은 표면층(114)으로부터 커플링의 영향을 받는다. 따라서, 표면층(114)의 전압이 소거 전압(Vers)으로 상승함에 따라, 접지 선택 라인(GSL)으로 동작하는 제 1 도전 물질(211)의 전압이 상승한다. 예시적으로, 접지 선택 라인(GSL)의 전압은 접지 선택 라인 전압(Vgsl)으로 상승할 것이다.

제 2 방향의 바디로 동작하는 표면층(114)의 전압은 소거 전압(Vers)이고, 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(211)의 전압은 접지 선택 라인 전압(Vgsl)이다. 예시적으로, 소거 전압(Vers) 및 접지 선택 라인 전압(Vgsl)의 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 접지 선택 트랜지스터(GST)는 소거 금지될 것이다.

제 2 내지 제 4 높이를 갖는 제 1 도전 물질들(221~241)은 각각 제 1 내지 제 3 워드 라인들(WL1~WL3)로 동작하며, 제 1 내지 제 3 메모리 셀들(MC1~MC3)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 선택된 워드 라인들에 워드 라인 소거 전압(Vwe)이 인가된다. 따라서, 제 1 내지 제 3 워드 라인들(WL1~WL3)에 워드 라인 소거 전압(Vwe)이 인가된다. 예시적으로, 워드 라인 소거 전압(Vwe)은 저전압일 것이다. 예를 들면, 워드 라인 소거 전압(Vwe)은 접지 전압일 것이다.

제 2 방향의 바디로 동작하는 표면층(114)의 전압은 소거 전압(Vers)이고, 제 1 내지 제 3 메모리 셀들(MC1~MC3)의 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질들(221~241)의 전압은 워드 라인 소거 전압(Vwe)이다. 예시적으로, 소거 전압(Vers) 및 워드 라인 소거 전압(Vwe)의 차이는 Fowler-Nordheim을 유발할 것이다. 예를 들면, Fowler-Nordheim이 발생되도록 소거 전압(Vers) 및 워드 라인 소거 전압(Vwe)의 레벨이 설정될 것이다. 따라서, 선택된 제 1 서브 블록의 제 1 내지 제 3 메모리 셀들(MC1~MC3)은 소거될 것이다.

제 6 내지 제 8 높이를 갖는 제 1 도전 물질들(261~281)은 각각 제 4 내지 제 6 워드 라인들(WL4~WL6)로 동작하며, 제 4 내지 제 6 메모리 셀들(MC4~MC6)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 비선택된 워드 라인들은 플로팅된다. 제 1 도전 물질들(261~281)은 표면층(114)으로부터 커플링의 영향을 받는다. 따라서, 표면층(114)의 전압이 소거 전압(Vers)으로 상승함에 따라, 제 4 내지 제 6 워드 라인들(WL4~WL6)로 동작하는 제 1 도전 물질들(261~281)의 전압이 상승한다. 예시적으로, 제 4 내지 제 6 워드 라인들(WL4~WL6)의 전압은 비선택 워드 라인 전압(Vuwl)으로 상승할 것이다.

제 2 방향의 바디로 동작하는 표면층(114)의 전압은 소거 전압(Vers)이고, 제 4 내지 제 6 메모리 셀들(MC4~MC6)의 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질들(261~281)의 전압은 비선택 워드 라인 전압(Vuwl)이다. 예시적으로, 소거 전압(Vers) 및 비선택 워드 라인 전압(Vuwl)의 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 비선택된 제 2 서브 블록의 제 4 내지 제 6 메모리 셀들(MC4~MC6)은 소거 금지될 것이다.

제 9 높이를 갖는 제 1 도전 물질(291)은 스트링 선택 라인(SSL)으로 동작하며, 스트링 선택 트랜지스터(SST)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 스트링 선택 라인(SSL)은 플로팅된다. 제 1 도전 물질(291)은 표면층(114)으로부터 커플링의 영향을 받는다. 따라서, 표면층(114)의 전압이 소거 전압(Vers)으로 상승함에 따라, 스트링 선택 라인(SSL)으로 동작하는 제 1 도전 물질(291)의 전압이 상승한다. 예시적으로, 스트링 선택 라인(SSL)의 전압은 스트링 선택 라인 전압(Vssl)으로 상승할 것이다.

제 2 방향의 바디로 동작하는 표면층(114)의 전압은 소거 전압(Vers)이고, 스트링 선택 트랜지스터(SST)의 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(291)의 전압은 스트링 선택 라인 전압(Vssl)이다. 예시적으로, 소거 전압(Vers) 및 스트링 선택 라인 전압(Vssl)의 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 금지될 것이다.

제 5 높이를 갖는 제 1 도전 물질(251)은 더미 워드 라인(DWL)으로 동작하며, 더미 메모리 셀(DMC)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 더미 워드 라인(DWL)에 제 1 더미 워드 라인 전압(Vdwl1)이 인가된다. 예시적으로, 표면층(114) 및 더미 메모리 셀(DMC)의 게이트(또는 제어 게이트) 사이의 전압 차이에 의해 Fowler-Nordheim이 발생되지 않도록, 제 1 더미 워드 라인 전압(Vdwl1)의 레벨이 설정된다. 즉, 더미 메모리 셀(DMC)은 소거 금지된다.

한편, 선택된 서브 블록의 워드 라인들(예를 들면, WL1~WL3)에 워드 라인 소거 전압(Vwe)이 인가될 때, 비선택된 서브 블록의 워드 라인들(예를 들면, WL4~WL6)의 전압은 커플링에 의해 비선택 워드 라인 전압(Vuwl)으로 상승한다. 이때, 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 선택된 서브 블록의 워드 라인들(WL1~WL3)에 인가된 워드 라인 소거 전압(Vwe)으로부터 커플링의 영향을 받을 수 있다. 즉, 선택된 서브 블록의 워드 라인들(WL1~WL3)으로부터의 커플링의 영향에 의해, 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압 상승폭이 저하될 수 있다.

마찬가지로, 선택된 서브 블록의 워드 라인들(WL1~WL3)은 비선택된 서브 블록의 워드 라인들(WL4~WL6)로부터 커플링의 영향을 받을 수 있다. 즉, 비선택된 서브 블록의 워드 라인들(WL4~WL6)로부터의 커플링의 영향에 의해, 선택된 서브 블록의 워드 라인들(WL1~WL3)의 전압이 상승할 수 있다.

더미 워드 라인(DWL)은 제 1 및 제 2 서브 블록들의 사이에 제공된다. 예시적으로, 제 1 더미 워드 라인 전압(Vdwl1)은 워드 라인 소거 전압(Vwe) 및 소거 전압(Vers) 사이의 레벨을 갖도록 설정된다. 더 상세하게는, 제 1 더미 워드 라인 전압(Vdwl1)은 워드 라인 소거 전압(Vwe) 및 비선택 워드 라인 전압(Vuwl) 사이의 레벨을 갖도록 설정된다. 이때, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6) 사이의 전계(electric field)는 더미 워드 라인(DWL)의 제 1 더미 워드 라인 전압(Vdwl1)에 의해 완화된다.

따라서, 선택된 서브 블록의 워드 라인들(WL1~WL3)로부터의 커플링에 의해 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압 상승 폭이 감소하는 것이 방지된다. 그리고, 비선택된 서브 블록의 워드 라인들(WL4~WL6)로부터의 커플링에 의해 선택된 서브 블록의 워드 라인들(WL1~WL3)의 전압이 상승하는 것이 방지된다. 또한, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6) 사이의 전계(electric field)에 의해 핫 캐리어(hot carrier)가 발생되는 것이 방지된다.

상술한 실시 예에서, 소거 전압(Vers), 워드 라인 소거 전압(Vwe), 그리고 제 1 더미 워드 라인 전압(Vdwl1)은 제 1 시간에 인가되는 것으로 설명되었다. 그러나, 소거 전압(Vers), 워드 라인 소거 전압(Vwe), 그리고 제 1 더미 워드 라인 전압(Vdwl1)은 미리 설정된 순서에 따라 순차적으로 인가될 수 있다.

도 12는 소거 동작 시에, 제 1 더미 워드 라인 전압(Vdwl1)을 가변하며 측정된 메모리 셀들(MC)의 문턱 전압을 보여주는 그래프이다. 도 12에서, 가로 축은 소거 횟수를 나타내며, 세로 축은 메모리 셀들(MC1)의 문턱 전압을 나타낸다.

예시적으로, 제 1 서브 블록에 대해 소거 동작이 수행되는 것으로 가정된다. 도 12에 도시된 문턱 전압들은 선택된 제 1 서브 블록의 메모리 셀들의 문턱 전압 변화를 나타낸다.

제 1 및 제 2 문턱 전압 라인들(Vth1, Vth2)은 제 1 더미 워드 라인 전압(Vdwl1)이 8V로 설정된 때의 메모리 셀들(MC)의 문턱 전압들의 소거 횟수에 따른 변화를 나타낸다. 예시적으로, 제 1 문턱 전압 라인(Vth1)은 더미 메모리 셀(DMC)과 인접한 메모리 셀(MC3)의 문턱 전압 변화를 나타낸다. 제 2 문턱 전압 라인(Vth2)은 제 1 서브 블록 내부의 메모리 셀들(MC1, MC2)을 나타낸다.

제 3 및 제 4 문턱 전압 라인들(Vth3, Vth4)은 제 1 더미 워드 라인 전압(Vdwl1)이 12V로 설정된 때의 메모리 셀들(MC)의 문턱 전압들의 소거 횟수에 따른 변화를 나타낸다. 예시적으로, 제 3 문턱 전압 라인(Vth3)은 더미 메모리 셀(DMC)과 인접한 메모리 셀(MC3)의 문턱 전압 변화를 나타낸다. 제 4 문턱 전압 라인(Vth4)은 제 1 서브 블록 내부의 메모리 셀들(MC1, MC2)을 나타낸다.

제 1 더미 워드 라인 전압(Vdwl1)이 12V로 설정된 때에, 더미 워드 라인(DWL)에 인접한 메모리 셀(MC3)의 문턱 전압과 제 1 서브 블록 내부의 메모리 셀들(MC1, MC2)의 문턱 전압들 사이의 차이는 제 1 서브 블록의 소거 횟수가 증가할수록 증가한다. 즉, 제 1 서브 블록의 소거 횟수가 증가할수록, 메모리 셀들(MC1~MC3)의 소거 상태의 문턱 전압 산포가 증가한다.

제 1 더미 워드 라인 전압(Vdwl1)이 8V로 설정된 때에, 더미 워드 라인(DWL)에 인접한 메모리 셀(MC3)의 문턱 전압과 서브 블록 내부의 메모리 셀들(MC1, MC2)의 문턱 전압들 사이의 차이는 제 1 서브 블록의 소거 횟수가 증가하여도 메모리 셀들(MC1~MC3) 사이의 문턱 전압들의 차이는 기준값 이하로 유지된다. 즉, 제 1 서브 블록의 소거 횟수가 증가하여도, 메모리 셀들(MC1~MC3)의 소거 상태의 문턱 전압 산포는 유지된다.

도 13은 소거 동작 시에 도 8의 메모리 블록(BLKi_1)에 인가되는 전압 조건의 제 2 실시 예를 보여주는 테이블이다. 도 8 및 도 13을 참조하면, 소거 동작 시에 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 비선택된 서브 블록의 워드 라인들(WL)에 워드 라인 소거 금지 전압(Vwei)이 인가된다. 선택된 서브 블록의 워드 라인들(WL)에 워드 라인 소거 전압(Vwe)이 인가된다. 더미 워드 라인(DWL)에 제 2 더미 워드 라인 전압(Vdwl2)이 인가된다. 접지 선택 라인(GSL)은 플로팅된다. 그리고, 기판(111)에 소거 전압(Vers)이 인가된다.

예시적으로, 제 1 서브 블록이 선택된 것으로 가정한다. 소거 동작 시에, 선택된 제 1 서브 블록의 워드 라인들(WL1~WL3)에 워드 라인 소거 전압(Vwe)이 인가될 것이다. 그리고, 소거 동작 시에, 비선택된 제 2 서브 블록의 워드 라인들(WL4~WL6)에 워드 라인 소거 금지 전압(Vwei)이 인가될 것이다.

도 14는 도 13의 전압 조건에 따른 메모리 블록(BLKi_1)의 전압 변화를 보여주는 타이밍도이다. 도 15는 메모리 블록(BLKi_1)의 하나의 낸드 스트링의 단면도이다. 이하에서, 도 15에 도시된 하나의 낸드 스트링(NS)의 단면도를 참조하여, 메모리 블록(BLKi_1)의 소거 동작이 설명된다. 예시적으로, 제 1 서브 블록이 소거되며, 제 2 서브 블록은 소거 금지되는 것으로 가정된다.

비선택된 서브 블록의 워드 라인들(WL4~WL6)에 워드 라인 소거 금지 전압(Vwwei)이 인가되고, 더미 워드 라인(DWL)에 제 2 더미 워드 라인 전압(Vdwl2)이 인가되는 것을 제외하면, 전압 조건 및 전압 변화는 도 9 내지 도 11을 참조하어 설명된 전압 조건 및 전압 변화와 동일하다. 따라서, 중복되는 설명은 생략된다.

도 13 내지 도 15를 참조하면, 제 1 시간(t1)에 기판(111)에 소거 전압(Vers)이 인가된다. 예시적으로, 소거 전압(Vers)은 고전압일 것이다.

제 6 내지 제 8 높이를 갖는 제 1 도전 물질들(261~281)은 각각 제 4 내지 제 6 워드 라인들(WL4~WL6)로 동작하며, 제 4 내지 제 6 메모리 셀들(MC4~MC6)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 비선택된 워드 라인들에 워드 라인 소거 금지 전압(Vwei)이 인가된다.

제 2 방향의 바디로 동작하는 표면층(114)의 전압은 소거 전압(Vers)이고, 제 4 내지 제 6 메모리 셀들(MC4~MC6)의 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질들(261~281)의 전압은 워드 라인 소거 금지 전압(Vwei)이다. 예시적으로, 워드 라인 소거 금지 전압(Vwei) 및 소거 전압(Vers)의 전압 차이에 의해 Fowler-Nordheim 터널링이 발생되지 않도록 워드 라인 소거 금지 전압(Vwei)이 설정될 것이다. 예를 들면, 워드 라인 소거 금지 전압(Vwei)은 고전압일 것이다. 따라서, 비선택된 제 2 서브 블록의 제 4 내지 제 6 메모리 셀들(MC4~MC6)은 소거 금지될 것이다.

제 5 높이를 갖는 제 1 도전 물질(251)은 더미 워드 라인(DWL)으로 동작하며, 더미 메모리 셀(DMC)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 더미 워드 라인(DWL)에 제 2 더미 워드 라인 전압(Vdwl2)이 인가된다. 예시적으로, 표면층(114) 및 더미 메모리 셀(DMC)의 게이트(또는 제어 게이트) 사이의 전압 차이에 의해 Fowler-Nordheim이 발생되지 않도록, 제 2 더미 워드 라인 전압(Vdwl2)의 레벨이 설정된다. 즉, 더미 메모리 셀(DMC)은 소거 금지된다.

더미 워드 라인(DWL)은 제 1 및 제 2 서브 블록들의 사이에 제공된다. 예시적으로, 제 2 더미 워드 라인 전압(Vdwl2)은 워드 라인 소거 전압(Vwe) 및 워드 라인 소거 금지 전압(Vwei) 사이의 레벨을 갖도록 설정된다.이때, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6) 사이의 전계(electric field)는 더미 워드 라인(DWL)의 더미 워드 라인 전압(Vdwl)에 의해 완화된다.

상술한 실시 예에서, 소거 전압(Vers), 워드 라인 소거 전압(Vwe), 워드 라인 소거 금지 전압(Vwei), 그리고 제 1 더미 워드 라인 전압(Vdwl1)은 제 1 시간에 인가되는 것으로 설명되었다. 그러나, 소거 전압(Vers), 워드 라인 소거 전압(Vwe), 워드 라인 소거 금지 전압(Vwei), 그리고 제 1 더미 워드 라인 전압(Vdwl1)은 미리 설정된 순서에 따라 순차적으로 인가될 수 있다.

상술한 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100, 도 1 및 도 2 참조)는 서브 블록 단위로 소거 동작을 수행한다. 즉, 소거 동작의 단위가 메모리 블록(BLK)에서 서브 블록으로 감소한다. 소거 동작의 단위가 감소하면, 머지(merge), 가비지 컬렉션(garbage collection), 리프레시(refresh) 등과 같은 배경(background) 동작 시에 요구되는 시간이 감소된다. 따라서, 불휘발성 메모리 장치(100)의 동작 속도가 향상된다. 또한, 불휘발성 메모리 장치(100)를 포함하는 메모리 시스템(1000)의 동작 속도가 향상된다.

상술한 바와 같이, 서브 블록들 사이에 더미 메모리 셀(DMC)이 제공된다. 예시적으로, 소거 동작 시에, 더미 메모리 셀(DMC)에 워드 라인 소거 전압(Vwe) 및 비선택 워드 라인 전압(Vuwl) 사이의 레벨을 갖는 제 1 더미 워드 라인 전압(Vdwl1)이 인가된다. 다른 예로서, 소거 동작 시에, 더미 메모리 셀(DMC)에 워드 라인 소거 전압(Vwe) 워드 라인 소거 금지 전압(Vwei) 사이의 레벨을 갖는 제 2 더미 워드 라인 전압(Vdwl2)이 인가된다. 따라서, 서브 블록들 사이의 전계가 완화되므로 불휘발성 메모리 장치(100) 및 불휘발성 메모리 장치(100)를 포함하는 메모리 시스템(1000)의 신뢰성이 향상된다.

도 16은 도 8의 메모리 블록(BLKi_1)의 메모리 셀들(MC)의 문턱 전압 산포의 제 1 실시 예를 보여주는 다이어그램이다. 도 16에서, 가로 축은 메모리 셀들(MC)의 문턱 전압을 나타내며, 세로 축은 메모리 셀들의 수를 나타낸다. 예시적으로, 셀 당 1 비트를 저장하는 메모리 셀들(MC)의 문턱 전압 산포가 도시되어 있다. 도 8 및 도 16을 참조하면, 메모리 셀들(MC)은 소거 상태(E) 및 프로그램 상태(P) 중 하나를 갖는다.

읽기 동작 시에, 선택된 워드 라인에 선택 읽기 전압(Vr)이 인가된다. 선택 읽기 전압(Vr)은 소거 상태(E)의 메모리 셀들의 문턱 전압들 및 프로그램 상태(P)의 메모리 셀들의 문턱 전압들 사이의 레벨을 갖는다. 즉, 선택된 워드 라인에 연결된 메모리 셀들(MC) 중 소거 상태(E)의 메모리 셀들은 턴-오프 되고, 프로그램 상태(P)의 메모리 셀들은 턴-온 된다.

읽기 동작 시에, 비선택된 워드 라인들에 제 1 비선택 읽기 전압(Vread1)이 인가된다. 제 1 비선택 읽기 전압(Vread1)은 메모리 셀들(MC)의 문턱 전압들 보다 높은 레벨을 갖는다. 예를 들면, 제 1 비선택 읽기 전압(Vread1)은 고전압일 것이다. 즉, 비선택된 워드 라인에 연결된 메모리 셀들(MC)은 턴-온 된다.

읽기 동작 시에, 더미 워드 라인(DWL)에 턴-온 전압이 인가된다. 턴-온 전압은 더미 셀들(DMC)을 턴-온 하는 전압일 것이다. 예를 들면, 턴-온 전압은 제 1 비선택 읽기 전압(Vread1)일 수 있다.

도 17은 도 8의 메모리 블록(BLKi_1)의 메모리 셀들(MC)의 문턱 전압 산포의 제 2 실시 예를 보여주는 다이어그램이다. 도 17에서, 가로 축은 메모리 셀들(MC)의 문턱 전압을 나타내며, 세로 축은 메모리 셀들의 수를 나타낸다. 예시적으로, 셀 당 2 비트를 저장하는 메모리 셀들(MC)의 문턱 전압 산포가 도시되어 있다. 도 8 및 도 17을 참조하면, 메모리 셀들(MC)은 소거 상태(E) 및 제 1 내지 제 3 프로그램 상태들(P1~P3) 중 하나를 갖는다.

읽기 동작 시에, 선택된 워드 라인에 제 1 내지 제 3 선택 읽기 전압들(Vr1~Vr3) 중 적어도 두 개가 순차적으로 인가될 것이다. 선택된 워드 라인에 제 1 내지 제 3 선택 읽기 전압들(Vr1~Vr3) 중 하나가 인가될 때마다, 비선택된 워드 라인에 제 2 비선택 읽기 전압(Vread2)이 인가되고, 더미 워드 라인(DWL)에 턴-온 전압이 인가될 것이다. 예를 들면, 턴-온 전압은 제 2 비선택 읽기 전압(Vread2)일 수 있다.

도 16 및 도 17을 참조하여 설명된 바와 마찬가지로, 읽기 동작 시에 비선택된 워드 라인들에 제 1 비선택 읽기 전압(Vread1) 또는 제 2 비선택 읽기 전압(Vread2)이 인가된다. 제 1 및 제 2 비선택 읽기 전압들(Vread1, Vread2)은 메모리 셀들(MC)의 문턱 전압보다 높은 레벨을 갖는다. 예를 들면, 제 1 및 제 2 비선택 읽기 전압들(Vread1, Vread2)은 고전압일 것이다.

읽기 동작 시에, 제 1 또는 제 2 비선택 읽기 전압(Vread1, Vread2)에 의해, 비선택된 워드 라인들에 연결된 메모리 셀들(MC)의 문턱 전압이 변화할 수 있다. 예를 들면, 비선택된 워드 라인들에 연결된 메모리 셀들(MC)의 문턱 전압이 상승할 수 있다. 즉, 읽기 교란(read disturb)이 발생할 수 있다. 읽기 교란이 발생하면, 메모리 셀들(MC)에 저장된 데이터가 소실될 수 있다.

하나의 메모리 셀에 저장되는 비트 수가 증가할수록, 메모리 셀이 가질 수 있는 문턱 전압 또한 상승한다. 즉, 하나의 메모리 셀에 저장되는 비트 수가 증가할수록, 비선택 읽기 전압 또한 상승한다. 따라서, 하나의 메모리 셀에 저장되는 비트 수가 증가할수록, 읽기 교란은 증가할 수 있다.

도 8에 도시된 바와 같이, 제 1 및 제 2 서브 블록들은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)을 공유한다. 더 상세하게는, 각 낸드 스트링(NS)의 메모리 셀들(MC) 중 일부는 제 1 서브 블록에 할당되고, 나머지 일부는 제 2 서브 블록에 할당된다.

제 1 서브 블록에서 읽기 동작이 수행되는 경우, 제 1 서브 블록의 선택된 워드 라인에 선택 읽기 전압(Vr, Vr1, Vr2, 또는 Vr3)이 인가되고 비선택된 워드 라인들에 비선택 읽기 전압(Vread1 또는 Vread2)이 인가된다. 제 2 서브 블록의 워드 라인들에 비선택 읽기 전압(Vread1 또는 Vread2)이 인가된다.

마찬가지로, 제 2 서브 블록에서 읽기 동작이 수행되는 경우, 제 2 서브 블록의 선택된 워드 라인에 선택 읽기 전압(Vr, Vr1, Vr2, 또는 Vr3)이 인가되고 비선택된 워드 라인들에 비선택 읽기 전압(Vread1 또는 Vread2)이 인가될 것이다. 제 1 서브 블록의 워드 라인들에 비선택 읽기 전압(Vread1 또는 Vread2)이 인가될 것이다.

즉, 메모리 블록(BLKi_1)의 서브 블록들 중 하나에서 읽기 동작이 수행될 때, 읽기 동작이 수행되는 서브 블록뿐 아니라, 메모리 블록(BLKi_1)의 모든 서브 블록들에서 읽기 교란이 발생할 수 있다.

이와 같은 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 메모리 시스템(1000, 도 1 참조)은 메모리 블록(BLKi_1)의 서브 블록들에서 수행되는 읽기에 기반하여, 메모리 블록(BLKi_1)의 특정 서브 블록을 리프레시(refresh)하도록 구성된다.

도 18은 본 발명의 실시 예에 따른 리프레시 방법을 보여주는 순서도이다. 도 1, 도 8, 그리고 도 18을 참조하면, S110 단계에서, 메모리 블록의 서브 블록들 중 하나로부터 데이터가 읽어진다. 예를 들면, 선택된 메모리 블록(BLKi_1)의 제 1 및 제 2 서브 블록들 중 하나로부터 데이터가 읽어질 것이다.

예시적으로, 호스트(host)로부터의 읽기 요청에 응답하여 데이터가 읽어질 것이다. 예를 들면, 컨트롤러(500)는 불휘발성 메모리 장치(100)의 선택된 메모리 블록(BLKi_1)의 제 1 및 제 2 서브 블록들 중 호스트(host)로부터의 읽기 요청에 대응하는 서브 블록으로부터 데이터를 읽을 것이다.

예시적으로, 컨트롤러(500)는 예약된 작업 일정에 따라 불휘발성 메모리 장치(100)의 선택된 메모리 블록(BLKi_1)의 제 1 및 제 2 서브 블록들 중 하나로부터 데이터를 읽을 것이다. 예를 들면, 컨트롤러(500)는 머지(merge), 가비지 컬렉션(garbage collection), 리프레시(refresh) 등과 같은 배경 동작 시에 불휘발성 메모리 장치(100)의 선택된 메모리 블록(BLKi_1)의 제 1 및 제 2 서브 블록들 중 하나로부터 데이터를 읽을 것이다.

S120 단계에서, 읽기에 응답하여 메모리 블록의 각 서브 블록이 선택적으로 리프레시 된다. 예를 들면, S110 단계에서 수행된 읽기에 응답하여, 선택된 메모리 블록(BLKi_1)의 각 서브 블록이 선택적으로 리프레시될 것이다.

즉, 선택된 메모리 블록(BLKi_1)의 서브 블록들 중 하나로부터 데이터가 읽어지면, 선택된 메모리 블록(BLKi_1)의 각 서브 블록의 리프레시 여부가 판별된다. 선택된 메모리 블록(BLKi_1)의 서브 블록들 중 읽기 교란이 기준값에 도달한 서브 블록들은 리프레시될 것이다. 예를 들면, 리프레시의 수행 여부는 읽기 횟수에 기반하여 판별될 것이다. 즉, 선택된 메모리 블록(BLKi_1)의 서브 블록들 중 읽기 횟수가 기준값에 도달한 서브 블록들은 리프레시될 것이다.

리프레시(refresh)는 특정 서브 블록에 저장된 데이터를 백업하는 동작을 포함할 것이다. 예를 들면, 리프레시(refresh)는 특정 서브 블록에 저장된 데이터를 읽고, 읽어진 데이터를 동일 메모리 블록(BLKi_1) 또는 다른 메모리 블록의 서브 블록에 기입하는 동작을 포함할 것이다. 예시적으로, 리프레시(refresh)는 백업된 데이터가 저장되어 있던 특정 서브 블록을 소거 또는 무효화하는 동작을 추가적으로 포함할 수 있다.

도 19는 도 1의 컨트롤러(500)에서 구동되는 플래시 변환 계층(600)을 보여주는 블록도이다. 예시적으로, 플래시 변환 계층(600)은 컨트롤러(500)의 프로세서(520)에 의해 구동될 것이다.

예시적으로, 플래시 변환 계층(600)은 불휘발성 메모리 장치(100)에 저장될 것이다. 파워-온 시에, 컨트롤러(500)는 불휘발성 메모리 장치(100)로부터 플래시 변환 계층(600)을 읽을 것이다. 읽어진 플래시 변환 계층(600)은 프로세서(520)에 의해 구동될 것이다.

예시적으로, 플래시 변환 계층(600)은 컨트롤러(500)에 저장될 수 있다. 예를 들면, 컨트롤러(500)는 플래시 변환 계층(600)을 저장하는 불휘발성 메모리(미도시)를 더 포함할 수 있다.

도 1 및 도 18을 참조하면, 플래시 변환 계층(600)은 호스트(host) 및 불휘발성 메모리 장치(100) 사이의 인터페이싱을 수행할 것이다. 예를 들면, 플래시 변환 계층(600)은 호스트(host)로부터 수신되는 논리 주소(LBA)를 불휘발성 메모리 장치(100)에서 사용되는 물리 주소(PBA)로 변환할 것이다.

플래시 변환 계층(600)은 불휘발성 메모리 장치(100)의 배경 동작들(background operations)을 수행할 것이다. 예를 들면, 플래시 변환 계층(600)은 머지(merge), 가비지 컬렉션(garbage collection), 마모도 관리(wear-leveling), 리프레시(refresh) 등과 같은 동작들을 수행할 것이다.

플래시 변환 계층(600)은 매핑 테이블(610), 읽기 사이클 테이블(620), 그리고 리프레시 부(630)를 포함한다. 매핑 테이블(610)은 논리 주소(LBA) 및 물리 주소(PBA) 사이의 사상 정보를 저장하도록 구성된다.

읽기 사이클 테이블(620)은 불휘발성 메모리 장치(100)의 메모리 블록들(BLK1~BLKz)의 각 서브 블록의 읽기 횟수를 저장하도록 구성된다.

리프레시 부(630)는 읽기 사이클 테이블(620)에 저장된 각 서브 블록의 읽기 횟수에 기반하여, 불휘발성 메모리 장치(100)의 각 서브 블록을 선택적으로 리프레시하도록 구성된다.

도 20은 도 19의 리프레시 부(630)의 동작 방법을 보여주는 순서도이다. 예시적으로, 선택된 메모리 블록(BLKi_1)의 제 1 및 제 2 서브 블록들의 읽기 횟수는 각각 표 1과 같은 것으로 가정한다. 즉, 읽기 사이클 테이블(620)에 저장된 선택된 메모리 블록(BLKi_1)의 서브 블록들의 읽기 횟수는 표 1과 같은 것으로 가정한다.

서브 블록	읽기 횟수
제 1 서브 블록	a
제 2 서브 블록	b

도 19 및 도 20을 참조하면, S210 단계에서, 선택된 메모리 블록(BLKi_1)의서브 블록들 중 하나로부터 읽기가 검출된다. 예를 들면, 선택된 메모리 블록(BLKi_1)의 선택된 서브 블록에서 읽기가 수행될 때, 리프레시 부(630)가 호출될 것이다. 즉, 선택된 서브 블록에서 읽기가 수행될 때 리프레시 부(630)가 활성화 되므로, 리프레시 부(630)는 선택된 서브 블록으로부터 읽기가 검출될 때 활성화되는 것으로 이해될 수 있다. 예시적으로, 선택된 서브 블록에서 읽기가 수행될 때, 선택된 서브 블록의 주소가 리프레시 부(630)에 전달될 것이다.

S220 단계에서, 선택된 메모리 블록(BLKi_1)의 서브 블록들의 읽기 횟수가 카운트 업 된다. 예를 들면, 선택된 메모리 블록(BLKi_1)의 제 1 서브 블록 또는 제 2 서브 블록에서 데이터가 읽어진 경우, 리프레시 부(620)는 제 1 서브 블록 및 제 2 서브 블록 모두의 읽기 횟수를 카운트 업 한다. 이때, 읽기 사이클 테이블(620)에 저장된 선택된 메모리 블록(BLKi_1)의 서브 블록들의 읽기 횟수는 표 2와 같다.

서브 블록	읽기 횟수
제 1 서브 블록	a+1
제 2 서브 블록	b+1

S230 단계에서, 기준값에 도달한 읽기 횟수를 갖는 서브 블록이 존재하는지 판별된다. 예를 들면, 리프레시 부(620)는 선택된 메모리 블록(BLKi_1)의 서브 블록들 중 기준값에 도달한 읽기 횟수를 갖는 서브 블록이 존재하는지 판별한다. 기준값에 도달한 읽기 횟수를 갖는 서브 블록이 존재하지 않으면, 리프레시 부(630)의 동작은 종료된다. 기준값에 도달한 읽기 횟수를 갖는 서브 블록이 존재하면, S240 단계가 수행된다.

S240 단계에서, 기준값에 도달한 읽기 횟수를 갖는 서브 블록이 리프레시 된다. 예를 들면, 리프레시 부(620)는 기준값에 도달한 읽기 횟수를 갖는 서브 블록을 리프레시할 것이다. 선택된 메모리 블록(BLKi_1)에서 기준값에 도달한 읽기 횟수를 갖는 서브 블록이 둘 이상 존재할 경우, 리프레시 부(620)는 기준값에 도달한 읽기 횟수를 갖는 둘 이상의 서브 블록들을 리프레시 할 것이다.

예시적으로, 리프레시 부(620)의 제어 하에, 리프레시 될 서브 블록으로부터 데이터가 읽어질 것이다. 읽어진 데이터는 램(530)에 저장될 것이다. 이후에, 리프레시 부(620)의 제어 하에, 램(530)에 저장된 데이터가 불휘발성 메모리 장치(100)의 자유 서브 블록에 기입될 것이다. 예를 들면, 읽어진 데이터는 선택된 메모리 블록(BLKi_1)의 자유 서브 블록, 또는 선택된 메모리 블록(BLKi_1) 외의 메모리 블록의 자유 서브 블록에 기입될 것이다.

예시적으로, 리프레시는 리프레시 부(620)의 제어 하에 불휘발성 메모리 장치(100) 내에서 수행될 수 있다. 리프레시 부(620)의 제어 하에, 읽기 및 쓰기 회로(130, 도 2 참조)는 리프레시 될 서브 블록으로부터 읽기 단위에 대응하는 양의 데이터를 읽을 것이다. 이후에, 읽기 및 쓰기 회로(130)는 읽어진 데이터를 자유 서브 블록에 기입할 것이다. 리프레시 될 서브 블록의 모든 데이터가 자유 서브 블록에 기입될 때까지, 읽기 및 쓰기 회로(130)는 읽기 및 쓰기 동작을 반복할 것이다. 즉, 리프레시는 카피-백 동작에 기반하여 수행될 수 있다.

예시적으로, 선택된 메모리 블록(BLKi_1)의 선택된 서브 블록의 읽기에 의해 선택된 메모리 블록(BLKi_1)의 특정 서브 블록의 읽기 사이클이 기준값에 도달한 경우, 리프레시 부(620)는 선택된 서브 블록의 읽기에 연속하여 특정 서브 블록의 리프레시를 수행할 것이다.

예시적으로, 선택된 메모리 블록(BLKi_1)의 선택된 서브 블록의 읽기에 의해 선택된 메모리 블록(BLKi_1)의 특정 서브 블록의 읽기 사이클이 기준값에 도달한 경우, 리프레시 부(620)는 특정 서브 블록의 리프레시를 예약할 것이다. 메모리 시스템(1000)이 유휴(idle) 상태일 때, 리프레시 부(620)는 특정 서브 블록의 리프레시를 수행할 것이다. 특정 서브 블록의 리프레시가 예약된 상태에서 특정 서브 블록에 대응하는 메모리 블록(BLKi_1)의 서브 블록의 읽기가 요청된 경우, 리프레시 부(620)는 읽기가 수행되기 전에 특정 서브 블록의 리프레시를 수행할 수 있다.

S250 단계에서, 리프레시된 서브 블록의 읽기 횟수가 리셋된다. 예시적으로, 선택된 메모리 블록(BLKi_1)의 제 1 서브 블록이 리프레시된 것으로 가정한다. 이때, 읽기 사이클 테이블(620)에 저장된 선택된 메모리 블록(BLKi_1)의 서브 블록들의 읽기 횟수는 표 3과 같다.

서브 블록	읽기 횟수
제 1 서브 블록	0
제 2 서브 블록	b+1

예시적으로, 제 1 서브 블록이 리프레시된 후에 제 1 서브 블록은 무효화될 수 있다. 예를 들면, 매핑 테이블(610)에서, 제 1 서브 블록은 무효 데이터 블록으로 설정될 수 있다.

예시적으로, 제 1 서브 블록이 리프레시된 후에 제 1 서브 블록은 소거될 수 있다. 예를 들면, 제 1 서브 블록의 리프레시에 연속하여 제 1 서브 블록의 소거가 수행될 수 있다.

예시적으로, 제 1 서브 블록이 리프레시된 후에 제 1 서브 블록의 소거가 예약될 수 있다. 예를 들면, 메모리 시스템(1000)이 유휴(idle) 상태일 때, 제 1 서브 블록이 소거될 수 있다.

요약하면, 메모리 블록(BLKi_1)의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKi_1)의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKi_1)의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKi_1)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다. 메모리 블록(BLKi_1)의 서브 블록들의 읽기에 의한 읽기 교란이 보상되므로, 불휘발성 메모리 장치(100) 및 불휘발성 메모리 장치(100)를 포함하는 메모리 시스템(1000)의 신뢰성이 향상된다.

상술한 실시 예에서, 메모리 셀들(MC)은 셀당 1 비트 또는 셀당 2 비트를 저장하는 것으로 설명되었다. 그러나, 메모리 셀들(MC)은 셀당 1 비트 또는 셀당 2 비트를 저장하는 것으로 한정되지 않는다. 메모리 셀들(MC)은 셀 당 적어도 3 비트를 저장할 수 있다.

상술한 실시 예에서, 메모리 블록(BLKi_1)은 제 1 및 제 2 서브 블록들을 포함하는 것으로 설명되었다. 그러나, 메모리 블록(BLKi_1)은 두 개의 서브 블록들을 포함하는 것으로 한정되지 않는다. 예를 들면, 메모리 블록(BLKi_1)은 셋 이상의 서브 블록들로 구성될 수 있다. 복수의 서브 블록들이 제공될 때, 메모리 블록(BLKi_1)은 서브 블록들 사이에 배치되는 적어도 하나의 더미 워드 라인(DWL) 및 더미 메모리 셀(DMC)을 포함할 것이다.

도 21은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 2 실시 예를 보여주는 사시도이다. 도 22는 도 21의 메모리 블록(BLKj)의 Ⅱ-Ⅱ' 선에 따른 단면도이다.

도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLKi)과 비교하면, 제 1 내지 제 8 높이들에 각각 대응하는 제 1 도전 물질들(211'~281', 212'~282', 213'~283')이 제공된다. 제 4 높이를 갖는 제 1 도전 물질들(241', 242', 243') 및 제 5 높이를 갖는 제 1 도전 물질들(251', 252', 253') 사이에, 절연 물질들(112) 보다 큰 두께를 갖는 절연 물질들(112')이 제공된다.

도 23은 도 21 및 도 22를 참조하여 설명된 메모리 블록(BLKj)의 등가 회로를 보여주는 회로도이다. 도 21 내지 도 23을 참조하면, 제 1 높이를 갖는 도전 물질들(211', 212', 213')은 공통으로 연결되어 접지 선택 라인(GSL)을 형성한다.

제 2 내지 제 7 높이들에 각각 대응하는 제 1 도전 물질들(221'~271', 222'~272', 223'~273')은 제 1 내지 제 6 워드 라인들(WL1~WL6)을 형성한다. 제 8 높이를 갖는 제 1 도전 물질들(281', 282', 283')은 각각 제 1 내지 제 3 스트링 선택 라인들(SSL1, SSL2, SSL3)을 형성한다.

높이가 변화된 것을 제외하면, 제 1 도전 물질들(211'~281', 212'~282', 213'~283')은 도 4 내지 도 6을 참조하여 설명된 바와 같이 접지 선택 라인(GSL), 워드 라인들(WL1~WL6), 그리고 스트링 선택 라인들(SSL1, SSL2, SSL3)을 형성한다. 따라서, 상세한 설명은 생략된다.

제 1 내지 제 3 메모리 셀들(MC1~MC3)은 제 1 서브 블록을 형성하고, 제 4 내지 제 6 메모리 셀들(MC4~MC6)은 제 2 서브 블록을 형성한다.

도 24는 소거 동작 시에 도 23의 메모리 블록(BLKj_1)에 인가되는 전압 조건들을 보여주는 테이블이다. 도 23 및 도 24를 참조하면, 소거 동작 시에 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 비선택된 서브 블록의 워드 라인들(WL)은 플로팅된다. 선택된 서브 블록의 워드 라인들(WL)에 워드 라인 소거 전압(Vwe)이 인가된다. 그리고, 기판(111)에 소거 전압(Vers)이 인가된다.

도 25는 도 24의 전압 조건에 따른 도 23의 메모리 블록(BLKj_1)의 전압 변화를 보여주는 타이밍도이다. 도 26은 메모리 블록(BLKj_1)의 하나의 낸드 스트링의 단면도이다. 이하에서, 도 26에 도시된 하나의 낸드 스트링(NS)의 단면도를 참조하여, 메모리 블록(BLKj_1)의 소거 동작이 설명된다. 예시적으로, 제 1 서브 블록이 소거되며, 제 2 서브 블록은 소거 금지되는 것으로 가정된다.

도 23 내지 도 26을 참조하면, 제 1 시간(t1)에 기판(111)에 소거 전압(Vers)이 인가된다. 예시적으로, 소거 전압(Vers)은 고전압일 것이다.

도 9 내지 도 11을 참조하여 설명된 바와 마찬가지로, 제 1 시간(t1)에, 접지 선택 라인(GSL)은 플로팅된다. 따라서, 접지 선택 트랜지스터(GST)는 소거 금지될 것이다.

제 1 시간(t1)에, 선택된 워드 라인들에 워드 라인 소거 전압(Vwe)이 인가된다. 따라서, 선택된 제 1 서브 블록의 제 1 내지 제 3 메모리 셀들(MC1~MC3)은 소거될 것이다.

제 1 시간(t1)에, 비선택된 워드 라인들은 플로팅된다. 따라서, 비선택된 제 2 서브 블록의 제 4 내지 제 6 메모리 셀들(MC4~MC6)은 소거 금지될 것이다.

제 1 시간(t1)에, 스트링 선택 라인(SSL)은 플로팅된다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 금지될 것이다.

한편, 선택된 서브 블록의 워드 라인들(예를 들면, WL1~WL3)에 워드 라인 소거 전압(Vwe)이 인가될 때, 비선택된 서브 블록의 워드 라인들(예를 들면, WL4~WL6)의 전압은 커플링에 의해 비선택 워드 라인 전압(Vuwl)으로 상승한다. 이때, 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 선택된 서브 블록의 워드 라인들(WL1~WL3)에 인가된 워드 라인 소거 전압(Vwe)으로부터 커플링의 영향을 받을 수 있다. 즉, 선택된 서브 블록의 워드 라인들(WL1~WL3)으로부터의 커플링의 영향에 의해, 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압 상승폭이 저하될 수 있다. 또한, 비선택된 서브 블록의 워드 라인들(WL4~WL6)로부터의 커플링에 의해 선택된 서브 블록의 워드 라인들(WL1~WL3)의 전압이 상승할 수 있다.

제 1 서브 블록 및 제 2 서브 블록 사이에, 절연 물질(112')이 제공된다. 제 1 및 제 2 서브 블록들 사이의 절연 물질(112')의 두께는 각 서브 블록 내의 워드 라인들(WL) 사이의 절연 물질들(112)의 두께보다 크다. 즉, 각 서브 블록 내의 메모리 셀들(MC) 사이의 제 2 방향에 따른 거리가 제 1 거리로 가정될 때, 기판과 교차하는 방향(즉, 제 2 방향)을 따라 인접한 서브 블록들의 경계면에 제공되는 메모리 셀들은 기판과 교차하는 방향을 따라 제 1 거리 보다 긴 제 2 거리 만큼 이격되어 제공된다.

제 2 거리가 증가할수록, 서브 블록들 사이의 커플링의 영향은 감소한다. 따라서, 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압 상승폭이 저하되는 것이 방지될 수 있다. 그리고, 선택된 서브 블록의 워드 라인들(WL1~WL3)의 전압이 상승하는 것이 방지된다. 또한, 제 2 거리가 증가할수록, 서브 블록들 사이의 전계가 분산된다. 따라서, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6) 사이의 전계(electric field)에 의해 핫 캐리어(hot carrier)가 발생되는 것이 방지된다.

상술한 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100, 도 1 및 도 2 참조)는 서브 블록 단위로 소거 동작을 수행한다. 따라서, 불휘발성 메모리 장치(100)의 동작 속도가 향상된다. 또한, 불휘발성 메모리 장치(100)를 포함하는 메모리 시스템(1000)의 동작 속도가 향상된다.

상술한 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 메모리 블록(BLKj_1)에서, 서브 블록들 사이의 절연 물질(112')의 두께는 각 서브 블록 내의 절연 물질의 두께보다 크다. 따라서, 불휘발성 메모리 장치(100) 및 불휘발성 메모리 장치(100)를 포함하는 메모리 시스템(1000)의 신뢰성이 향상된다.

상술한 실시 예에서, 소거 전압(Vers) 및 워드 라인 소거 전압(Vwe)은 제 1 시간에 인가되는 것으로 설명되었다. 그러나, 소거 전압(Vers) 및 워드 라인 소거 전압(Vwe)은 미리 설정된 순서에 따라 순차적으로 인가될 수 있다.

상술한 실시 예에서, 비선택된 워드 라인들(예를 들면, WL4~WL6)은 플로팅 되는 것으로 설명되었다. 그러나, 도 13 내지 도 15에 도시된 바와 마찬가지로, 비선택된 워드 라인들(예를 들면, WL4~WL6)에 워드 라인 소거 금지 전압(Vwei)이 인가될 수 있다.

도 27은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 3 실시 예를 보여주는 사시도이다. 도 28은 도 27의 메모리 블록(BLKm)의 Ⅲ-Ⅲ' 선에 따른 단면도이다.

도 21 내지 도 26을 참조하여 설명된 메모리 블록(BLKj)과 비교하면, 제 1 서브 블록에서 제 2 높이를 갖는 제 1 도전 물질들(221'', 222'', 223'') 및 제 4 높이를 갖는 제 1 도전 물질들(241'', 242'', 243'')의 두께는 나머지 제 1 도전 물질들의 두께보다 크다. 또한, 제 2 서브 블록에서 제 5 높이를 갖는 제 1 도전 물질들(251'', 252'', 253'') 및 제 7 높이를 갖는 제 1 도전 물질들(271'', 272'', 273'')의 두께는 나머지 제 1 도전 물질들의 두께보다 크다.

메모리 블록(BLKm)의 등가 회로는 도 23에 도시된 등가 회로(BLKj_1)와 동일하다. 소거 동작 시에 메모리 블록(BLKm)에 인가되는 전압 조건들은 도 24에 도시된 전압 조건들과 동일하다. 또한, 소거 동작 시에 메모리 블록(BLKm)의 전압 변화는 도 25에 도시된 전압 변화와 동일하다.

도 29는 메모리 블록(BLKm)의 하나의 낸드 스트링(NS)의 단면도이다. 이하에서, 도 24, 도 25, 그리고 도 29를 참조하여 메모리 블록(BLKm)의 소거 동작이 설명된다. 예시적으로, 제 1 서브 블록이 소거되며 제 2 서브 블록이 소거 금지되는 것으로 가정된다.

소거 동작 시에, 제 1 내지 제 3 메모리 셀들(MC1~MC3)에 연결된 제 1 내지 제 3 워드 라인들(WL1~WL3)에 워드 라인 소거 전압(Vwe)이 인가된다. 제 2 방향의 바디로 동작하는 표면층(114)에 소거 전압(Vers)이 인가된다. 제 1 내지 제 3 메모리 셀들(MC1~MC3) 및 표면층(114) 사이에 형성되는 전계에 의해, 제 1 내지 제 3 메모리 셀들(MC1~MC3)이 소거된다.

제 2 메모리 셀(MC2)의 상부에 제 3 메모리 셀(MC3)이 제공되며, 하부에 제 메모리 셀(MC1)이 제공된다. 제 1 및 제 3 메모리 셀들(MC1, MC3)과 표면층(114) 사이에서 생성되는 전계(①, ③)의 영향에 따라, 제 2 메모리 셀(MC2)과 표면층(114)의 사이에서 생성되는 전계(②)는 집중된다.

반면, 제 1 메모리 셀(MC1)의 하부에 플로팅 상태인 접지 선택 트랜지스터(GST)이 제공된다. 따라서, 제 1 메모리 셀(MC1) 및 표면층(114) 사이의 전계(①)는 접지 선택 트랜지스터(GST) 방향으로 분산된다. 따라서, 제 1 메모리 셀(MC1)의 소거 효율은 제 2 메모리 셀(MC2) 보다 낮을 수 있다.

제 3 메모리 셀(MC3)의 상부에 플로팅 상태인 제 4 메모리 셀(MC4)이 제공된다. 따라서, 제 3 메모리 셀(MC3) 및 표면층(114) 사이의 전계(③)는 제 4 메모리 셀(MC4) 방향으로 분산된다. 따라서, 제 3 메모리 셀(MC3)의 소거 효율은 제 2 메모리 셀(MC2) 보다 낮을 수 있다.

본 발명의 실시 예들에 의하면, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC3)은 각각 제 1 크기를 갖고, 나머지 메모리 셀(MC2)은 제 1 크기보다 작은 제 2 크기를 갖는다. 예를 들면, 각 서브 블록의 외곽에 제공되는 메모리 셀들(MC1, MC3)의 두께는 각 서브 블록 내부에 제공되는 메모리 셀(MC2)의 두께 보다 크다.

제 2 높이를 갖는 제 1 도전 물질(221'')의 두께가 증가되면, 제 2 높이를 갖는 제 1 도전 물질(221'') 및 표면층(114) 사이의 커플링 비(coupling ratio)가 증가한다. 따라서, 제 1 메모리 셀(MC1)의 소거 효율이 향상된다.

마찬가지로, 제 4 높이를 갖는 제 1 도전 물질(241'')의 두께가 증가되면, 제 4 높이를 갖는 제 1 도전 물질(241'') 및 표면층(114) 사이의 커플링 비(coupling ratio)가 증가한다. 따라서, 제 3 메모리 셀(MC3)의 소거 효율이 향상된다.

마찬가지로, 제 2 서브 블록에서, 기판과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC4, MC6)은 제 1 크기를 갖고, 나머지 메모리 셀(MC5)은 제 1 크기보다 작은 제 2 크기를 갖는다. 따라서, 제 4 및 제 6 메모리 셀들(MC4, MC6)의 소거 효율이 향상된다.

즉, 각 서브 블록의 외곽에 제공되는 메모리 셀들(MC1, MC3)의 크기를 증가시킴으로써, 각 서브 블록의 메모리 셀들(MC1, MC2, MC3)의 소거 속도가 평준화된다. 따라서, 메모리 셀들(MC1, MC2, MC3)의 소거 상태의 문턱 전압 산포가 감소되므로, 불휘발성 메모리 장치(100) 및 그것을 포함하는 메모리 시스템(1000)의 신뢰성이 향상된다.

도 30은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 4 실시 예를 보여주는 사시도이다. 도 31은 도 30의 메모리 블록의 Ⅳ-Ⅳ' 선에 따른 단면도이다. 도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLKi)과 비교하면, 메모리 블록(BLKn)의 제 1 서브 블록에서 제 2 높이를 갖는 제 1 도전 물질들(221'', 222'', 223'') 및 제 4 높이를 갖는 제 1 도전 물질들(241'', 242'', 243'')의 두께는 나머지 제 1 도전 물질들의 두께보다 크다. 또한, 제 2 서브 블록에서 제 5 높이를 갖는 제 1 도전 물질들(251'', 252'', 253'') 및 제 7 높이를 갖는 제 1 도전 물질들(271'', 272'', 273'')의 두께는 나머지 제 1 도전 물질들의 두께보다 크다.

메모리 블록(BLKn)의 등가 회로는 도 8에 도시된 등가 회로(BLKi_1)와 동일하다. 소거 동작 시에 메모리 블록(BLKn)에 인가되는 전압 조건들은 도 9 또는 도 13에 도시된 전압 조건과 동일하다. 또한, 소거 동작 시에 메모리 블록(BLKn)의 전압 변화는 도 10 또는 도 14에 도시된 전압 변화와 동일하다.

도 27 내지 도 29를 참조하여 설명된 바와 마찬가지로, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC3)은 각각 제 1 크기를 갖고, 나머지 메모리 셀(MC2)은 제 1 크기보다 작은 제 2 크기를 갖는다. 예를 들면, 각 서브 블록의 외곽에 제공되는 메모리 셀들(MC1, MC3)의 두께는 각 서브 블록 내부에 제공되는 메모리 셀(MC2)의 두께보다 크다.

도 32는 도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLKi)의 제 2 실시 예에 따른 등가 회로(BLKi_2)를 보여주는 회로도이다. 도 8을 참조하여 설명된 등가 회로와 비교하면, 메모리 블록(BLKi_2)의 각 낸드 스트링(NS)에 측면 트랜지스터(LTR)가 추가적으로 제공된다.

각 낸드 스트링(NS)에서, 측면 트랜지스터(LTR)는 접지 선택 트랜지스터(GST) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터(LTR)의 게이트(또는 제어 게이트)는 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)와 함께 접지 선택 라인(GSL)에 연결된다.

도 4 내지 도 7을 참조하여 설명된 바와 같이, 제 1 높이를 갖는 제 1 도전 물질들(211, 212, 213)은 각각 제 1 내지 제 3 접지 선택 라인들(GSL1~GSL3)에 대응한다.

제 1 높이를 갖는 제 1 도전 물질들(211, 212, 213)에 특정 전압이 인가되면, 제 1 도전 물질들(211, 212, 213)에 인접한 표면층(114)의 영역에 채널이 형성된다. 즉, 접지 선택 트랜지스터들(GST)에 채널이 형성된다. 또한, 제 1 도전 물질들(211, 212, 213)에 특정 전압이 인가되면, 제 1 도전 물질들(211, 212, 213)에 인접한 기판(111)의 영역에 채널이 형성된다.

제 1 도핑 영역(311)은 제 1 도전 물질(211)의 전압에 의해 기판(111)에 생성된 채널과 연결된다. 제 1 도전 물질(211)의 전압에 의해 기판(111)에 생성된 채널은 제 1 도전 물질(211)의 전압에 의해 제 2 방향의 바디로 동작하는 표면층(114)에 생성된 채널과 연결된다.

마찬가지로, 제 1 도전 물질들(211, 212, 213)의 전압에 의해 기판(111)에 채널이 형성된다. 제 1 내지 제 4 도핑 영역들(311~314)은 제 1 도전 물질들(211, 212, 213)의 전압에 의해 기판(111)에 생성된 채널을 통해 제 2 방향의 바디로 동작하는 표면층들(114)에 각각 연결된다.

도 4 내지 도 7을 참조하여 설명된 바와 같이, 제 1 내지 제 4 도핑 영역들(311~314)은 공통으로 연결되어 공통 소스 라인(CSL)을 형성한다. 공통 소스 라인(CSL) 및 메모리 셀들(MC1~MC6)의 채널은 접지 선택 라인(GSL)의 전압에 의해 형성되는 기판(111)에 수직한 채널 및 기판(111)에 평행한 채널을 통해 전기적으로 연결된다.

즉, 공통 소스 라인(CSL) 및 제 1 메모리 셀들(MC1) 사이에, 접지 선택 라인(GSL)에 의해 구동되며 기판에 수직한 트랜지스터 및 기판과 평행한 트랜지스터가 제공되는 것으로 이해될 수 있다. 기판에 수직한 트랜지스터는 접지 선택 트랜지스터(GST)로 이해될 수 있으며, 기판에 평행한 트랜지스터는 측면 트랜지스터(LTR)로 이해될 수 있다.

예시적으로, 도 21 내지 도 26을 참조하여 설명된 바와 같이, 서브 블록들 사이에 더미 메모리 셀들(DMC)이 제공되는 대신, 서브 블록들 사이의 절연 물질(112')의 두께가 다른 절연 물질들(112)의 두께보다 크게 형성될 수 있다.

예시적으로, 도 27 내지 도 29를 참조하여 설명된 바와 같이, 더미 메모리 셀들(DMC)이 제공되지 않으며, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC3, MC4, MC6)은 각각 제 1 크기를 갖고, 그리고 나머지 메모리 셀들(MC2, MC4)은 제 1 크기보다 작은 제 2 크기를 가질 수 있다.

예시적으로, 도 30 및 도 31을 참조하여 설명된 바와 같이, 더미 메모리 셀들(DMC)이 제공되며, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC3, MC4, MC6)은 각각 제 1 크기를 갖고, 그리고 나머지 메모리 셀들(MC2, MC4)은 제 1 크기보다 작은 제 2 크기를 가질 수 있다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKi_2)의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKi_2)의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKi_2)의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKi_2)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

도 33은 도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLKi)의 제 3 실시 예에 따른 등가 회로(BLKi_3)를 보여주는 회로도이다. 도 8의 메모리 블록(BLKi_1)과 비교하면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC4) 및 공통 소스 라인(CSL) 사이에 두 개의 접지 선택 트랜지스터들(GST1, GST2)이 제공될 수 있다. 동일한 높이의 접지 선택 트랜지스터(GST1 또는 GST2)에 대응하는 접지 선택 라인들(GSL1, GSL2)은 공통으로 연결될 수 있다. 또한, 동일한 낸드 스트링(NS)에 대응하는 접지 선택 라인들(GSL1, GSL2)은 공통으로 연결될 수 있다.

예시적으로, 제 1 서브 블록 및 제 2 서브 블록의 메모리 셀들의 수를 평준화하기 위하여, 더미 워드 라인들(DWL1, DWL2) 및 더미 메모리 셀들(DMC1, DMC2)의 수가 조절되어 있다. 그리고, 제 1 서브 블록의 메모리 셀들(MC1, MC2)의 수 및 제 2 서브 블록의 메모리 셀들(MC3, MC4)의 수가 조절되어 있다. 그러나, 더미 워드 라인들(DWL1, DWL2) 및 더미 메모리 셀들(DMC1, DMC2)의 수는 도 33에 도시된 바와 같이 한정되지 않는다. 또한, 제 1 서브 블록의 메모리 셀들(MC1, MC2)의 수 및 제 2 서브 블록의 메모리 셀들(MC3, MC4)의 수는 도 33에 도시된 바와 같이 한정되지 않는다.

예시적으로, 도 21 내지 도 26을 참조하여 설명된 바와 같이, 서브 블록들 사이에 더미 메모리 셀들(DMC1, DMC2)이 제공되는 대신, 서브 블록들 사이의 절연 물질(112')의 두께가 다른 절연 물질들(112)의 두께보다 크게 형성될 수 있다.

예시적으로, 도 27 내지 도 29를 참조하여 설명된 바와 같이, 더미 메모리 셀들(DMC1, DMC2)이 제공되지 않으며, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC2, MC3, MC4)은 각각 제 1 크기를 갖고, 그리고 나머지 메모리 셀들(미도시)은 제 1 크기보다 작은 제 2 크기를 가질 수 있다.

예시적으로, 도 30 및 도 31을 참조하여 설명된 바와 같이, 더미 메모리 셀들(DMC1, DMC2)이 제공되며, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC2, MC3, MC4)은 각각 제 1 크기를 갖고, 그리고 나머지 메모리 셀들(미도시)은 제 1 크기보다 작은 제 2 크기를 가질 수 있다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKi_3)의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKi_3)의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKi_3)의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKi_3)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

도 34는 도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLKi)의 제 4 실시 예에 따른 등가 회로(BLKi_4)를 보여주는 회로도이다. 도 33의 메모리 블록(BLKi_3)과 비교하면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC4) 및 비트 라인(BL) 사이에 두 개의 스트링 선택 트랜지스터들(SSTa, SSTb)이 제공될 수 있다.

동일한 행의 낸드 스트링들에서, 동일한 높이의 스트링 선택 트랜지스터들(SSTa 또는 SSTb)은 하나의 스트링 선택 라인(SSL)을 공유할 것이다. 예를 들면, 제 1 행의 낸드 스트링들(NS11~NS13)에서, 제 a 스트링 선택 트랜지스터들(SSTa)은 제 1a 스트링 선택 라인(SSL1a)을 공유한다. 제 b 스트링 선택 트랜지스터들(SSTb)은 제 1b 스트링 선택 라인(SSL1b)을 공유한다.

제 2 행의 낸드 스트링들(NS21~NS23)에서, 제 a 스트링 선택 트랜지스터들(SSTa)은 제 2a 스트링 선택 라인(SSL2a)을 공유한다. 제 b 스트링 선택 트랜지스터들(SSTb)은 제 2b 스트링 선택 라인(SSL2b)을 공유한다.

제 3 행의 낸드 스트링들(NS31~NS33)에서, 제 a 스트링 선택 트랜지스터들(SSTa)은 제 3a 스트링 선택 라인(SSL3a)을 공유한다. 제 b 스트링 선택 트랜지스터들(SSTb)은 제 3b 스트링 선택 라인(SSL3b)을 공유한다.

도 33을 참조하여 설명된 바와 같이, 서브 블록들의 사이에 제공되는 더미 워드 라인(DWL) 및 더미 메모리 셀들(DMC)의 수, 제 1 서브 블록의 메모리 셀들(MC1, MC2)의 수, 그리고 제 2 서브 블록의 메모리 셀들(MC3, MC4)의 수는 한정되지 않는다.

예시적으로, 도 27 내지 도 29를 참조하여 설명된 바와 같이, 더미 메모리 셀들(DMC)이 제공되지 않으며, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC2, MC3, MC4)은 각각 제 1 크기를 갖고, 그리고 나머지 메모리 셀들(미도시)은 제 1 크기보다 작은 제 2 크기를 가질 수 있다.

예시적으로, 도 30 및 도 31을 참조하여 설명된 바와 같이, 더미 메모리 셀들(DMC)이 제공되며, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC2, MC3, MC4)은 각각 제 1 크기를 갖고, 그리고 나머지 메모리 셀들(미도시)은 제 1 크기보다 작은 제 2 크기를 가질 수 있다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKi_4)의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKi_4)의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKi_4)의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKi_4)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

도 35는 도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLKi)의 제 5 실시 예에 따른 등가 회로(BLKi_5)를 보여주는 회로도이다. 도 34의 메모리 블록(BLKi_4)과 비교하면, 동일한 행의 낸드 스트링들(NS)에 대응하는 스트링 선택 라인들(SSL)은 공통으로 연결된다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKi_5)의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKi_5)의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKi_5)의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKi_5)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

도 36은 도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLKi)의 제 6 실시 예에 따른 등가 회로(BLKi_6)를 보여주는 회로도이다. 도 8의 메모리 블록(BLKi_1)과 비교하면, 각 낸드 스트링(NS)에서 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC1~MC4) 사이에 더미 메모리 셀(DMC3)이 제공된다. 더미 메모리 셀들(DMC3)은 더미 워드 라인들(DWL3)에 공통으로 연결된다. 즉, 스트링 선택 라인들(SSL1~SSL3) 및 워드 라인들(WL1~WL4) 사이에 더미 워드 라인(DWL3)이 제공된다.

도 33을 참조하여 설명된 바와 같이, 서브 블록들의 사이에 제공되는 더미 워드 라인들(DWL1, DWL2) 및 더미 메모리 셀들(DMC1, DMC2)의 수, 제 1 서브 블록의 메모리 셀들(MC1, MC2)의 수, 그리고 제 2 서브 블록의 메모리 셀들(MC3, MC4)의 수는 한정되지 않는다. 마찬가지로, 메모리 셀들(MC1~MC4) 및 스트링 선택 트랜지스터들(SST) 사이에 제공되는 더미 메모리 셀들(DMC3)의 수는 한정되지 않는다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKi_6)의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKi_6)의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKi_6)의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKi_6)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

도 37은 도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLKi)의 제 7 실시 예에 따른 등가 회로(BLKi_7)를 보여주는 회로도이다. 도 8의 메모리 블록(BLKi_1)과 비교하면, 각 낸드 스트링에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC1~MC6) 사이에 더미 메모리 셀(DMC1)이 제공된다. 더미 메모리 셀들(DMC1)은 더미 워드 라인(DWL1)에 공통으로 연결된다. 즉, 접지 선택 라인(GSL) 및 워드 라인들(WL1~WL4) 사이에 더미 워드 라인(DWL1)이 제공된다.

도 33을 참조하여 설명된 바와 같이, 서브 블록들의 사이에 제공되는 더미 워드 라인들(DWL2, DWL3) 및 더미 메모리 셀들(DMC2, DMC3)의 수, 제 1 서브 블록의 메모리 셀들(MC1, MC2)의 수, 그리고 제 2 서브 블록의 메모리 셀들(MC3, MC4)의 수는 한정되지 않는다. 마찬가지로, 메모리 셀들(MC1~MC4) 및 접지 선택 트랜지스터들(GST) 사이에 제공되는 더미 메모리 셀들(DMC1)의 수는 한정되지 않는다.

예시적으로, 도 21 내지 도 26을 참조하여 설명된 바와 같이, 서브 블록들 사이에 더미 메모리 셀들(DMC2, DMC3)이 제공되는 대신, 서브 블록들 사이의 절연 물질(112')의 두께가 다른 절연 물질들(112)의 두께보다 크게 형성될 수 있다.

예시적으로, 도 27 내지 도 29를 참조하여 설명된 바와 같이, 더미 메모리 셀들(DMC2, DMC3)이 제공되지 않으며, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC2, MC3, MC4)은 각각 제 1 크기를 갖고, 그리고 나머지 메모리 셀들(미도시)은 제 1 크기보다 작은 제 2 크기를 가질 수 있다.

예시적으로, 도 30 및 도 31을 참조하여 설명된 바와 같이, 더미 메모리 셀들(DMC2, DMC3)이 제공되며, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC2, MC3, MC4)은 각각 제 1 크기를 갖고, 그리고 나머지 메모리 셀들(미도시)은 제 1 크기보다 작은 제 2 크기를 가질 수 있다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKi_7)의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKi_7)의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKi_7)의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKi_7)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

도 38은 도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLKi)의 제 8 실시 예에 따른 등가 회로(BLKi_8)를 보여주는 회로도이다. 도 8의 메모리 블록(BLKi)과 비교하면, 각 낸드 스트링에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC1~MC4) 사이에 더미 메모리 셀(DMC1)이 제공된다. 더미 메모리 셀들(DMC1)은 더미 워드 라인(DWL1)에 공통으로 연결된다. 즉, 접지 선택 라인(GSL) 및 워드 라인들(WL1~WL4) 사이에 더미 워드 라인(DWL1)이 제공된다.

각 낸드 스트링에서 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC1~MC4) 사이에 더미 메모리 셀(DMC3)이 제공된다. 더미 메모리 셀들(DMC3)은 더미 워드 라인(DWL3)에 공통으로 연결된다. 즉, 스트링 선택 라인들(SSL1~SSL3) 및 워드 라인들(WL1~WL6) 사이에 더미 워드 라인(DWL3)이 제공된다.

도 33을 참조하여 설명된 바와 같이, 서브 블록들의 사이에 제공되는 더미 워드 라인들(DWL2, DWL3) 및 더미 메모리 셀들(DMC2, DMC3)의 수, 제 1 서브 블록의 메모리 셀들(MC1, MC2)의 수, 그리고 제 2 서브 블록의 메모리 셀들(MC3, MC4)의 수는 한정되지 않는다. 마찬가지로, 메모리 셀들(MC1~MC4) 및 접지 선택 트랜지스터들(GST) 사이에 제공되는 더미 메모리 셀들(DMC1)의 수는 한정되지 않는다. 그리고, 메모리 셀들(MC1~MC4) 및 스트링 선택 트랜지스터들(SST) 사이에 제공되는 더미 메모리 셀들(DMC3)의 수는 한정되지 않는다.

예시적으로, 도 21 내지 도 26을 참조하여 설명된 바와 같이, 서브 블록들 사이에 더미 메모리 셀들(DMC2)이 제공되는 대신, 서브 블록들 사이의 절연 물질(112')의 두께가 다른 절연 물질들(112)의 두께보다 크게 형성될 수 있다.

예시적으로, 도 27 내지 도 29를 참조하여 설명된 바와 같이, 더미 메모리 셀들(DMC2)이 제공되지 않으며, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC2, MC3, MC4)은 각각 제 1 크기를 갖고, 그리고 나머지 메모리 셀들(미도시)은 제 1 크기보다 작은 제 2 크기를 가질 수 있다.

예시적으로, 도 30 및 도 31을 참조하여 설명된 바와 같이, 더미 메모리 셀들(DMC2)이 제공되며, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC2, MC3, MC4)은 각각 제 1 크기를 갖고, 그리고 나머지 메모리 셀들(미도시)은 제 1 크기보다 작은 제 2 크기를 가질 수 있다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKi_8)의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKi_8)의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKi_8)의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKi_8)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

도 39는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 5 실시 예를 보여주는 사시도이다. 도 40은 도 39의 메모리 블록(BLKo)의 Ⅴ-Ⅴ' 선에 따른 단면도이다. 도 4 내지 도 6을 참조하여 설명된 메모리 블록(BLKi)과 비교하면, 메모리 블록(BLKo)에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 메모리 블록(BLKi)의 필라(113)가 제 1 및 제 2 서브 필라들(113a, 113b)로 대체되는 것을 제외하면, 메모리 블록(BLKo)은 메모리 블록(BLKi)과 동일한 구조를 갖는다. 따라서, 중복되는 설명은 생략된다.

도 39 및 도 40을 참조하면, 기판(111) 상에 제 1 서브 필라(113a)가 제공된다. 예시적으로, 제 1 서브 필라(113a)의 표면층(114a)은 p 타입을 갖는 실리콘 물질을 포함한다. 제 1 서브 필라(113a)의 표면층(114a)은 제 2 방향의 바디로 동작한다. 제 1 서브 필라(113a)의 내부층(115a)은 절연 물질로 구성된다.

제 1 서브 필라(113a) 상에 제 2 서브 필라(113b)가 제공된다. 예시적으로, 제 2 서브 필라(113b)의 표면층(114b)은 p 타입을 갖는 실리콘 물질을 포함한다. 제 2 서브 필라(113b)의 표면층(114b)은 제 2 방향의 바디로 동작한다. 제 2 서브 필라(113b)의 내부층(115b)은 절연 물질로 구성된다.

예시적으로, 제 1 서브 필라(113a)의 표면층(114a) 및 제 2 서브 필라(113b)의 표면층(114b)은 연결된다. 예를 들면, 도 39 및 도 40에 도시된 바와 같이, 제 1 서브 필라(113a)의 표면층(114a) 및 제 2 서브 필라(113b)의 표면층(114b)은 p 타입을 갖는 실리콘 패드(SIP)를 통해 연결될 것이다.

실리콘 패드(SIP)가 제공되는 영역에서, 제 1 서브 필라(113a)의 표면층(114a) 및 제 2 서브 필라(113b)의 표면층(114b)은 불규칙적인 형태로 연결된다. 따라서, 실리콘 패드(SIP)가 제공되는 영역에서, 채널의 형성이 불안정할 수 있다. 즉, 실리콘 패드(SIP)에 대응하는 높이의 메모리 셀들(MC)은 정상적으로 데이터를 저장하거나, 소거되거나, 또는 읽어질 수 없다.

이와 같은 문제를 방지하기 위하여, 실리콘 패드(SIP)에 대응하는 높이, 즉 제 5 높이를 갖는 제 1 도전 물질들(251, 252, 253)은 더미 워드 라인(DWL) 및 더미 메모리 셀(DMC)을 형성한다. 즉, 메모리 블록(BLKo)은 실리콘 패드(SIP)에 대응하는 높이를 기준으로 서브 블록들로 분할될 것이다.

예시적으로, 메모리 블록(BLKo)의 등가 회로는 도 8에 도시된 등가 회로(BLKi_1)와 같이 나타날 수 있다. 예시적으로, 메모리 블록(BLKo)의 등가 회로는 도 32 내지 도 38에 도시된 등가 회로들(BLKi_2~BLKi_8)과 같이 나타날 수 있다. 즉, 메모리 블록(BLKo)의 각 낸드 스트링은 측면 트랜지스터(LTR)를 포함할 수 있다. 메모리 블록(BLKo)의 서브 블록들 사이에 적어도 하나의 더미 메모리 셀들(DMC)이 제공될 수 있다. 메모리 블록(BLKo)의 서브 블록들 사이에 제공되는 더미 메모리 셀들(DMC)의 수는 가변될 수 있다.

각 낸드 스트링에서, 적어도 두 개의 스트링 선택 트랜지스터들(SST)이 제공될 수 있다. 각 낸드 스트링에서, 적어도 두 개의 접지 선택 트랜지스터들(GST)이 제공될 수 있다. 각 낸드 스트링에서, 메모리 셀들(MC) 및 스트링 선택 트랜지스터(SST) 사이에 적어도 하나의 더미 메모리 셀(DMC)이 제공될 수 있다. 각 낸드 스트링에서, 메모리 셀들(MC) 및 접지 선택 트랜지스터(GST) 사이에 적어도 하나의 더미 메모리 셀(DMC)이 제공될 수 있다.

예시적으로, 도 30 및 도 31을 참조하여 설명된 바와 같이, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC3, MC4, MC6)은 각각 제 1 크기를 갖고, 그리고 나머지 메모리 셀들(MC2, MC5)은 제 1 크기보다 작은 제 2 크기를 가질 수 있다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKo)의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKo)의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKo)의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKo)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

예시적으로, 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것으로 설명되었다. 그러나, 필라는 적어도 두 개의 서브 필라들을 포함할 수 있다.

도 41은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 6 실시 예(BLKi')를 보여주는 사시도이다. 메모리 블록(BLKi')의 Ⅰ-Ⅰ' 선에 따른 단면도는 도 4에 도시된 단면도와 동일하다.

도 4의 메모리 블록(BLKi)과 비교하면, 메모리 블록(BLKi')에서, 필라들(113')은 사각 기둥의 형태로 제공될 것이다. 또한, 제 1 방향을 따라 특정 거리 만큼 이격되어 배치된 필라들(113') 사이에, 절연 물질들(101)이 제공된다. 예시적으로, 절연 물질들(101)은 제 2 방향을 따라 신장되어 기판(111)에 접촉될 것이다.

도 4를 참조하여 설명된 제 1 도전 물질들(211~291, 212~292, 213~293)은 절연 물질들(101)이 제공되는 영역에서 1 부분들(211a~291a, 212a~292a, 213a~293a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)로 분리된다.

제 1 및 제 2 도핑 영역들(311, 312) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(211b~291b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성한다.

제 2 및 제 3 도핑 영역들(312, 313) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(212a~292a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(212b~292b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성한다.

제 3 및 제 4 도핑 영역들(313, 314) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(213a~293a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(213b~293b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성한다.

즉, 절연 물질(101)을 이용하여 각 필라(113')의 양 측면에 제공되는 제 1 도전 물질들의 제 1 및 제 2 부분들(211a~291a, 211b~291b)을 분리함으로써, 각 필라(113')는 두 개의 낸드 스트링(NS)을 형성할 수 있다.

도 4 내지 도 8을 참조하여 설명된 바와 같이, 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SST)에 대응할 것이다. 동일한 높이의 워드 라인들(WL)은 공통으로 연결될 것이다.

예시적으로, 메모리 블록(BLKi')의 등가 회로는 낸드 스트링들(NS)의 행의 수를 제외하면 도 8에 도시된 등가 회로(BLKi_1)와 같이 나타날 수 있다. 예를 들면, 메모리 블록(BLKi')의 등가 회로의 낸드 스트링들(NS)의 행의 수는 도 8에 도시된 등가 회로(BLKi_1)의 낸드 스트링들(NS)의 행의 수의 2배일 것이다.

예시적으로, 메모리 블록(BLKi')의 등가 회로는 낸드 스트링들(NS)의 행의 수를 제외하면 도 32 내지 도 38에 도시된 등가 회로들(BLKi_2~BLKi_8)과 같이 나타날 수 있다. 예를 들면, 메모리 블록(BLKi')의 등가 회로의 낸드 스트링들(NS)의 행의 수는 도 32 내지 도 38에 도시된 등가 회로들(BLKi_2~BLKi_8)의 낸드 스트링들(NS)의 행의 수의 2배일 것이다.

메모리 블록(BLKi')의 각 낸드 스트링은 측면 트랜지스터(LTR)를 포함할 수 있다. 메모리 블록(BLKi')의 서브 블록들 사이에 적어도 하나의 더미 메모리 셀들(DMC)이 제공될 수 있다. 메모리 블록(BLKi')의 서브 블록들 사이에 제공되는 더미 메모리 셀들(DMC)의 수는 가변될 수 있다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKi')의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKi')의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKi')의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKo)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

도 42는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 7 실시 예를 보여주는 사시도이다. 메모리 블록(BLKo')의 Ⅴ-Ⅴ' 선에 따른 단면도는 도 40에 도시된 단면도와 동일하다. 메모리 블록(BLKo')의 하나의 필라가 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것을 제외하면, 메모리 블록(BLKo')은 도 41을 참조하여 설명된 메모리 블록(BLKj)과 동일하다.

도 39 및 도 40을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKo')에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 사각 기둥 형태의 구조를 갖는 것을 제외하면, 제 1 서브 필라들(113a) 및 제 2 서브 필라들(113b)는 도 39 및 도 40을 참조하여 설명된 바와 동일하게 구성된다.

도 41을 참조하여 설명된 바와 마찬가지로, 하나의 필라(113')는 두 개의 낸드 스트링(NS)을 형성한다. 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SST)에 대응한다. 동일한 높이의 워드 라인들(WL)은 공통으로 연결될 것이다.

예시적으로, 메모리 블록(BLKo')의 등가 회로는 낸드 스트링들(NS)의 행의 수를 제외하면 도 8에 도시된 등가 회로(BLKi_1)와 같이 나타날 수 있다. 예를 들면, 메모리 블록(BLKo')의 등가 회로의 낸드 스트링들(NS)의 행의 수는 도 8에 도시된 등가 회로(BLKi_1)의 낸드 스트링들(NS)의 행의 수의 2배일 것이다.

예시적으로, 메모리 블록(BLKo')의 등가 회로는 낸드 스트링들(NS)의 행의 수를 제외하면 도 32 내지 도 38에 도시된 등가 회로들(BLKi_2~BLKi_8)과 같이 나타날 수 있다. 예를 들면, 메모리 블록(BLKo')의 등가 회로의 낸드 스트링들(NS)의 행의 수는 도 32 내지 도38에 도시된 등가 회로들(BLKi_2~BLKi_8)의 낸드 스트링들(NS)의 행의 수의 2배일 것이다.

메모리 블록(BLKo')의 각 낸드 스트링은 측면 트랜지스터(LTR)를 포함할 수 있다. 메모리 블록(BLKo')의 서브 블록들 사이에 적어도 하나의 더미 메모리 셀들(DMC)이 제공될 수 있다. 메모리 블록(BLKo')의 서브 블록들 사이에 제공되는 더미 메모리 셀들(DMC)의 수는 가변될 수 있다.

예시적으로, 도 39 및 도 40을 참조하여 설명된 바와 같이, 실리콘 패드(SIP)에 대응하는 높이, 즉 제 5 높이를 갖는 제 1 도전 물질들(251, 252, 253)이 더미 워드 라인(DWL) 및 더미 메모리 셀(DMC)을 형성할 수 있다. 즉, 메모리 블록(BLKo')은 실리콘 패드(SIP)에 대응하는 높이를 기준으로 서브 블록들로 분할될 수 있다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKo')의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKo')의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKo')의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKo)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

도 43은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 8 실시 예(BLKp)를 보여주는 사시도이다. 도 44는 도 43의 메모리 블록(BLKp)의 Ⅵ-Ⅵ' 선에 따른 단면도이다. 공통 소스 라인(CSL)을 형성하는 n 타입 도핑 영역(315)이 플레이트(plate) 형태로 제공되는 것을 제외하면, 메모리 블록(BLKp)은 도 4 내지 도 8을 참조하여 설명된 메모리 블록(BLKi)과 동일하게 구성된다. 예시적으로, n 타입 도핑 영역(315)은 n 타입 웰로서 제공될 수 있다.

도 4 내지 도 8을 참조하여 설명된 바와 같이, 제 1 도전 물질들(211~291, 212~292, 213~293)은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SST)에 대응할 것이다. 동일한 높이의 워드 라인들(WL)은 공통으로 연결될 것이다.

도 45는 도 43 및 도 44의 메모리 블록(BLKp)의 소거 동작 시의 전압 조건들의 제 1 실시 예를 보여주는 테이블이다. 도 43 내지 도 44를 참조하면, 소거 동작 시에 스트링 선택 라인(SSL)은 플로팅된다. 비선택된 서브 블록의 워드 라인들(WL)은 플로팅된다. 선택된 서브 블록의 워드 라인들(WL)은 플로팅된 후에 제 2 워드 라인 소거 전압(Vwe2)으로 구동된다. 더미 워드 라인(DWL)에 제 3 더미 워드 라인 전압(Vdwl3)이 인가된다. 접지 선택 라인(GSL)은 접지 전압(Vss)으로 구동된 후에 플로팅된다. 그리고, 기판(111)은 프리 전압(Vpre)으로 구동된 후에 제 2 소거 전압(Vers2)으로 구동된다.

도 46은 도 45의 전압 조건들에 따른 도 43 및 도 44의 메모리 블록(BLKp)의 전압 변화를 보여주는 타이밍도이다. 예시적으로, 메모리 블록(BLKp)의 등가 회로는 도 8에 도시된 등가 회로(BLKi_1)와 같이 나타날 수 있다. 이하에서, 도 8의 등가 회로(BLKi_1) 및 도 43 내지 도 46을 참조하여, 메모리 블록(BLKp)의 소거 동작이 설명된다. 예시적으로, 제 1 서브 블록이 소거되고, 제 2 서브 블록은 소거 금지되는 것으로 가정된다.

제 1 시간(t1)에 기판(111)에 프리 전압(Vpre)이 인가된다. 예시적으로, 기판(111)은 p 타입 실리콘 물질을 포함하고, 도핑 영역(315)은 n 타입 실리콘 물질을 포함한다. 기판(111) 및 도핑 영역(315)이 순 바이어스 조건을 형성하므로, 프리 전압(Vpre)은 기판(111)을 통해 도핑 영역(315)에 전달된다. 예를 들면, 프리 전압(Vpre)은 고전압일 것이다.

제 1 시간(t1)에, 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가되어 있다. 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)에 접지 전압이 인가되고 소스에 프리 전압(Vpre)이 인가된다. 프리 전압(Vpre)이 고전압이므로, 접지 선택 트랜지스터(GST)에서 열 전자가 발생한다. 예를 들면, 접지 선택 트랜지스터(GST)에서 게이트 유도 드레인 누설(GIDL, gate induced drain leakage)에 의해 열 전자가 발생할 것이다. 발생된 열 전자는 도핑 영역(315)으로부터 제 2 방향의 바디로 동작하는 표면층(114)으로 전달된다. 따라서, 표면층(114)의 전압은 상승한다.

제 1 시간(t1)에, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅되어 있다. 따라서, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압은 표면층(114)의 전압 상승에 따른 커플링에 의해 상승한다.

제 1 시간(t1)에, 더미 워드 라인(DWL)에 제 3 더미 워드 라인 전압(Vdwl3)이 인가된다.

1 시간(t1)에, 스트링 선택 라인(SSL)은 플로팅되어 있다. 따라서, 스트링 선택 라인(SSL)의 전압은 표면층(114)의 전압 상승에 따른 커플링에 의해 상승한다.

제 2 시간(t2)에, 기판(111)에 제 2 소거 전압(Vers2)이 인가된다. 제 2 소거 전압(Vers2)은 도핑 영역(315)에 전달된다. 제 2 소거 전압(Vers2) 및 접지 선택 라인(GSL)의 전압 사이의 차이로 인해, 접지 선택 트랜지스터(GST)에서 열 전자가 발생할 것이다. 예를 들면, 접지 선택 트랜지스터(GST)에서 게이트 유도 드레인 누설(GIDL)에 의해 열 전자가 발생할 것이다. 발생된 열 전자가 표면층(114)에 주입되어, 표면층(114)의 전압이 상승할 것이다.

제 2 시간(t2)에, 접지 선택 라인(GSL)은 플로팅된다. 따라서, 표면층(114)의 전압 상승에 따른 커플링에 의해, 접지 선택 라인(GSL)의 전압은 상승할 것이다. 예를 들면, 접지 선택 라인(GSL)의 전압은 제 2 접지 선택 라인 전압(Vgsl2) 까지 상승할 것이다.

제 2 시간(t2)에, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅되어 있다. 따라서, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압은 표면층(114)의 전압 상승에 따른 커플링에 의해 상승한다. 예를 들면, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압은 워드 라인 전압(Vwl) 까지 상승할 것이다.

제 2 시간(t2)에, 스트링 선택 라인(SSL)은 플로팅되어 있다. 따라서, 스트링 선택 라인(SSL)의 전압은 표면층(114)의 전압 상승에 따른 커플링에 의해 상승한다. 예를 들면, 스트링 선택 라인(SSL)의 전압은 제 2 스트링 선택 라인 전압(Vssl2) 까지 상승할 것이다.

제 3 시간(t3)에, 선택된 서브 블록의 워드 라인들(WL1~WL3)에 제 2 워드 라인 소거 전압(Vwe2)이 인가된다. 예를 들면, 제 2 워드 라인 소거 전압(Vwe2)은 저전압이다. 예를 들면, 제 2 워드 라인 소거 전압(Vwe2)은 접지 전압(Vss)이다. 이때, 표면층(114)의 전압은 고전압이다. 따라서, 선택된 서브 블록의 메모리 셀들에서 Fowler-Nordheim 커플링이 발생한다. F-N 터널링에 의해, 선택된 서브 블록의 메모리 셀들(MC1~MC3)은 소거된다.

제 3 시간(t3)에, 비선택 서브 블록의 워드 라인들(WL4~WL6)의 전압은 워드 라인 전압(Vwl)의 레벨을 갖는다. 예시적으로, 워드 라인 전압(Vwl)은 표면층(114)의 전압 상승에 따른 커플링에 의해 생성된 전압일 것이다. 예를 들면, 워드 라인 전압(Vwl)은 고전압일 것이다. 예시적으로, 워드 라인 전압(Vwl)은 비선택 서브 블록의 메모리 셀들(MC4~MC6)에서 F-N 터널링이 발생하는 것을 방지할 것이다. 따라서, 비선택 서브 블록의 메모리 셀들(MC4~MC6)은 소거 금지된다.

제 3 시간(t3)에, 접지 선택 라인(GSL)의 전압은 제 2 접지 선택 라인 전압(Vgsl2)의 레벨을 갖는다. 예시적으로, 제 2 접지 선택 라인 전압(Vgsl2)은 표면층(114)의 전압 상승에 따른 커플링에 의해 생성된 전압일 것이다. 예를 들면, 제 2 접지 선택 라인 전압(Vgsl2)은 고전압일 것이다. 예시적으로, 접지 선택 트랜지스터(GST)에서 F-N 터널링이 발생되지 않도록, 제 2 접지 선택 라인 전압(Vgsl2)의 레벨이 설정된다. 예를 들면, 접지 선택 라인(GSL)이 플로팅되는 시점을 조절함으로써, 제 2 접지 선택 라인 전압(Vgsl2)의 레벨이 조절될 수 있다. 따라서, 접지 선택 트랜지스터(GST)는 소거 방지된다.

제 3 시간(t3)에, 스트링 선택 라인(SSL)의 전압은 제 2 스트링 선택 라인 전압(Vssl2)의 레벨을 갖는다. 예시적으로, 제 2 스트링 선택 라인 전압(Vssl2)은 표면층(114)의 전압 상승에 따른 커플링에 의해 생성된 전압일 것이다. 예를 들면, 제 2 스트링 선택 라인 전압(Vssl2)은 고전압일 것이다. 예시적으로, 제 2 스트링 선택 라인 전압(Vssl2)은 스트링 선택 트랜지스터(SST)에서 F-N 터널링이 발생하는 것을 방지할 것이다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 방지된다.

제 2 시간 내지 제 3 시간(t2~t3)에서, 더미 워드 라인(DWL)의 전압은 제 3 더미 워드 라인 전압(Vdwl3)으로 유지된다. 예시적으로, 제 3 더미 워드 라인 전압(Vdwl3)의 레벨은 더미 메모리 셀(DMC)에서 F-N 터널링이 방지되도록 설정될 것이다. 따라서, 더미 메모리 셀(DMC)은 소거 방지된다.

예시적으로, 제 3 더미 워드 라인 전압(Vdwl3)의 레벨은 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6) 사이의 커플링의 영향을 방지 또는 감소하도록 설정될 것이다.

예를 들면, 제 3 시간(t3)에 선택된 서브 블록의 워드 라인들(WL1~WL3)의 전압은 워드 라인 전압(Vwl)으로부터 제 2 워드 라인 소거 전압(Vwe)으로 낮아진다. 이때, 선택된 서브 블록의 워드 라인들(WL1~WL3)의 전압의 하락에 따른 커플링의 영향이 비선택된 서브 블록의 워드 라인들(WL4~WL6)에 전달되는 것을 방지 또는 감소하도록, 제 3 더미 워드 라인 전압(Vdwl3)이 설정될 수 있다. 또한, 비선택 서브 블록의 워드 라인들(WL4~WL6)의 전압이 유지됨에 따른 커플링의 영향이 선택된 서브 블록의 워드 라인들(WL1~WL3)에 전달되는 것을 방지 또는 감소하도록, 제 3 더미 워드 라인 전압(Vdwl3)이 설정될 수 있다.

예시적으로, 제 3 더미 워드 라인 전압(Vdwl3)은 제 2 소거 전압(Vers2) 및 제 2 워드 라인 소거 전압(Vwe2) 사이의 레벨을 가질 수 있다. 예를 들면, 제 3 더미 워드 라인 전압(Vdwl3)은 워드 라인 전압(Vwl) 및 제 2 워드 라인 소거 전압(Vwe2) 사이의 레벨을 가질 수 있다.

상술한 실시 예에서, 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅되는 것으로 설명되었다. 그러나, 비선택된 서브 블록의 워드 라인들(WL4~WL6)에 제 2 워드 라인 소거 금지 전압(Vwei2)이 인가될 수 있다. 예를 들면, 제 1 시간(t1)에, 비선택 서브 블록의 워드 라인들에 미리 설정된 전압이 인가될 것이다. 미리 설정된 전압은 제 2 워드 라인 소거 전압(Vwei2) 보다 낮은 레벨을 가질 것이다. 그리고, 제 2 시간(t2)에, 비선택된 서브 블록의 워드 라인들(WL4~WL6)에 제 2 워드 라인 소거 금지 전압(Vwei2)이 인가될 것이다.

예시적으로, 제 2 워드 라인 소거 금지 전압(Vwei2) 및 제 2 소거 전압(Vers2) 사이의 전압 차이에 의해 Fowler-Nordheim 터널링이 발생되지 않도록, 제 2 워드 라인 소거 금지 전압(Vwei2)의 레벨이 설정될 수 있다.

예시적으로, 메모리 블록(BLKp)의 등가 회로는 도 8에 도시된 등가 회로(BLKi_1)와 같이 나타날 수 있다. 예시적으로, 메모리 블록(BLKp)의 등가 회로는 도 32 내지 도 38에 도시된 등가 회로들(BLKi_2~BLKi_8)과 같이 나타날 수 있다. 즉, 메모리 블록(BLKp)의 각 낸드 스트링은 측면 트랜지스터(LTR)를 포함할 수 있다. 메모리 블록(BLKp)의 서브 블록들 사이에 적어도 하나의 더미 메모리 셀들(DMC)이 제공될 수 있다. 메모리 블록(BLKp)의 서브 블록들 사이에 제공되는 더미 메모리 셀들(DMC)의 수는 가변될 수 있다.

서브 블록들 사이에 더미 메모리 셀들(DMC)이 제공되지 않는 경우, 메모리 블록(BLKo)의 소거 동작 시의 전압 조건 및 전압 변화는 각각 도 47 및 도 48에 도시된 바와 같다.

도 47은 도 43 및 도 44의 메모리 블록(BLKp)의 서브 블록들 사이에 더미 메모리 셀들(DMC)이 제공되지 않는 경우의 전압 조건을 보여주는 테이블이다. 더미 워드 라인(DWL)의 전압 조건이 제거된 것을 제외하면, 도 47에 도시된 전압 조건은 도 45에 도시된 전압 조건과 동일하다.

도 48은 도 47의 전압 조건에 따른 전압 변화를 보여주는 타이밍도이다. 더미 워드 라인(DWL)의 전압 변화가 제거된 것을 제외하면, 도 48에 도시된 전압 변화는 도 46에 도시된 전압 변화와 동일하다.

예시적으로, 도 46에 도시된 전압 변화에서 더미 워드 라인(DWL)에 의해 서브 블록들 사이의 커플링의 영향이 방지 또는 감소되는 반면, 도 48에 도시된 전압 변화에서 서브 블록들 사이에 제공되는 절연 물질(112')에 의해 서브 블록들 사이의 커플링의 영향이 방지 또는 감소된다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKp)의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKp)의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKp)의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKp)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

도 49는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 9 실시 예를 보여주는 사시도이다. 도 50은 도 49의 메모리 블록(BLKq)의 Ⅶ-Ⅶ' 선에 따른 단면도이다. 메모리 블록(BLKq)의 하나의 필라가 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것을 제외하면, 메모리 블록(BLKq)은 도 43 및 도 44를 참조하여 설명된 메모리 블록(BLKp)과 동일하다.

도 39 및 도 40을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKq)에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 제 1 서브 필라들(113a) 및 제 2 서브 필라들(113b)는 도 39 및 도 40을 참조하여 설명된 바와 동일하게 구성될 것이다.

도 43 및 도 44를 참조하여 설명된 바와 마찬가지로, 공통 소스 라인(CSL)을 형성하는 n 타입 도핑 영역(315)이 플레이트(plate) 형태로 제공된다.

예시적으로, 메모리 블록(BLKq)의 소거 동작은 도 45 내지 도 48을 참조하여 설명된 방법에 따라 수행될 것이다.

예시적으로, 메모리 블록(BLKq)의 등가 회로는 도 8에 도시된 등가 회로(BLKi_1)와 같이 나타날 수 있다. 예시적으로, 메모리 블록(BLKq)의 등가 회로는 도 32 내지 도 38에 도시된 등가 회로들(BLKi_2~BLKi_8)과 같이 나타날 수 있다. 즉, 메모리 블록(BLKq)의 각 낸드 스트링은 측면 트랜지스터(LTR)를 포함할 수 있다. 메모리 블록(BLKq)의 서브 블록들 사이에 적어도 하나의 더미 메모리 셀들(DMC)이 제공될 수 있다. 메모리 블록(BLKq)의 서브 블록들 사이에 제공되는 더미 메모리 셀들(DMC)의 수는 가변될 수 있다.

예시적으로, 도 39 및 도 40을 참조하여 설명된 바와 같이, 실리콘 패드(SIP)에 대응하는 높이, 즉 제 5 높이를 갖는 제 1 도전 물질들(251, 252, 253)이 더미 워드 라인(DWL) 및 더미 메모리 셀(DMC)을 형성할 수 있다. 즉, 메모리 블록(BLKq)은 실리콘 패드(SIP)에 대응하는 높이를 기준으로 서브 블록들로 분할될 수 있다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKq)의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKq)의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKq)의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKq)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

도 51은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 10 실시 예를 보여주는 사시도이다. 도 52는 도 51의 메모리 블록(BLKr)의 Ⅷ-Ⅷ' 선에 따른 단면도이다. 도 51 및 도 52를 참조하면, 공통 소스 라인(CSL)을 형성하는 n 타입 도핑 영역(315)은 도 43 및 도 44를 참조하여 설명된 바와 같이 플레이트(plate) 형태로 제공된다.

도 4 내지 도 8을 참조하여 설명된 메모리 블록(BLKi)과 비교하면, 접지 선택 라인(GSL)을 형성하는 제 1 높이를 갖는 제 1 도전 물질(211p)은 플레이트 형태로 제공된다. 제 1 내지 제 7 워드 라인들(WL1~WL7)을 형성하는 제 2 내지 제 8 높이들을 갖는 제 1 도전 물질들(221p~281p)은 플레이트(plate) 형태로 제공된다. 스트링 선택 라인(SSL)을 형성하는 제 9 높이를 갖는 제 1 도전 물질들(291p, 292p, 293p)은 제 1 방향을 따라 신장되며, 제 2 방향을 따라 특정 거리만큼 이격되어 제공된다.

각 필라(113')의 표면층(116')은 절연막을 포함한다. 필라(113')의 표면층(116')은 도 6을 참조하여 설명된 절연막(116)과 마찬가지로 데이터를 저장하도록 구성된다. 예를 들면, 표면층(116')은 터널링 절연막, 전하 저장막, 그리고 블로킹 절연막을 포함할 것이다. 필라(113')의 중간층(114')은 p 타입 실리콘을 포함한다. 필라(113')의 중간층(114')은 제 2 방향의 바디로 동작한다. 필라(113')의 내부층(115')은 절연 물질을 포함한다.

예시적으로, 메모리 블록(BLKr)의 소거 동작은 도 45 내지 도 48을 참조하여 설명된 방법에 따라 수행될 것이다.

예시적으로, 메모리 블록(BLKr)의 등가 회로는 도 8에 도시된 등가 회로(BLKi_1)와 같이 나타날 수 있다. 예시적으로, 메모리 블록(BLKr)의 등가 회로는 도 32 내지 도 38에 도시된 등가 회로들(BLKi_2~BLKi_8)과 같이 나타날 수 있다. 즉, 메모리 블록(BLKr)의 각 낸드 스트링은 측면 트랜지스터(LTR)를 포함할 수 있다. 메모리 블록(BLKr)의 서브 블록들 사이에 적어도 하나의 더미 메모리 셀들(DMC)이 제공될 수 있다. 메모리 블록(BLKr)의 서브 블록들 사이에 제공되는 더미 메모리 셀들(DMC)의 수는 가변될 수 있다.

예시적으로, 도 30 및 도 31을 참조하여 설명된 바와 같이, 서브 블록들 사이에 더미 메모리 셀들(DMC)이 제공되며, 각 서브 블록에서 기판(111)과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들(MC1, MC3, MC4, MC6)은 각각 제 1 크기를 갖고, 그리고 나머지 메모리 셀들(MC2, MC5)은 제 1 크기보다 작은 제 2 크기를 가질 수 있다.

도 53은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 11 실시 예를 보여주는 사시도이다. 도 54는 도 53의 메모리 블록(BLKs)의 Ⅸ-Ⅸ' 선에 따른 단면도이다. 메모리 블록(BLKs)의 하나의 필라가 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것을 제외하면, 메모리 블록(BLKs)은 도 51 및 도 52를 참조하여 설명된 메모리 블록(BLKr)과 동일하다.

도 39 및 도 40을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKs)에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 제 1 서브 필라들(113a) 및 제 2 서브 필라들(113b)는 도 39 및 도 40을 참조하여 설명된 바와 동일하게 구성될 것이다.

예시적으로, 메모리 블록(BLKs)의 등가 회로는 도 8에 도시된 등가 회로(BLKi_1)와 같이 나타날 수 있다. 예시적으로, 메모리 블록(BLKs)의 등가 회로는 도 32 내지 도 38에 도시된 등가 회로들(BLKi_2~BLKi_8)과 같이 나타날 수 있다. 즉, 메모리 블록(BLKs)의 각 낸드 스트링은 측면 트랜지스터(LTR)를 포함할 수 있다. 메모리 블록(BLKs)의 서브 블록들 사이에 적어도 하나의 더미 메모리 셀들(DMC)이 제공될 수 있다. 메모리 블록(BLKs)의 서브 블록들 사이에 제공되는 더미 메모리 셀들(DMC)의 수는 가변될 수 있다.

예시적으로, 도 39 및 도 40을 참조하여 설명된 바와 같이, 실리콘 패드(SIP)에 대응하는 높이, 즉 제 5 높이를 갖는 제 1 도전 물질들(251p, 252p, 253p)이 더미 워드 라인(DWL) 및 더미 메모리 셀(DMC)을 형성할 수 있다. 즉, 메모리 블록(BLKs)은 실리콘 패드(SIP)에 대응하는 높이를 기준으로 서브 블록들로 분할될 수 있다.

예시적으로, 도 18 내지 도 20을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKs)의 서브 블록들 중 선택된 서브 블록에서 읽기가 수행될 때, 메모리 블록(BLKs)의 각 서브 블록이 선택적으로 리프레시된다. 예를 들면, 메모리 블록(BLKs)의 특정 서브 블록에 데이터가 기입된 후 메모리 블록(BLKs)의 서브 블록들에서 수행된 읽기 횟수가 기준값에 도달할 때, 특정 서브 블록은 리프레시 된다.

예시적으로, 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것으로 설명되었다. 그러나, 필라는 적어도 두 개의 서브 블라들을 포함할 수 있다.

도 55는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나의 제 12 실시 예를 보여주는 사시도이다. 도 56은 도 55의 메모리 블록(BLKt)의 Ⅹ-Ⅹ' 선에 따른 단면도이다. 도 55 및 도 56을 참조하면, 기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)이 제공된다. 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 제 1 방향을 따라 특정 거리만큼 이격되어 제공되며, 제 2 방향을 따라 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)을 관통하는 제 1 상부 필라들(UP1)이 제공된다.

기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)이 제공된다. 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)로부터 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.

제 1 방향을 따라 특정 거리만큼 이격되어 배치되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)을 관통하는 제 1 하부 필라들(DP1)이 제공된다. 그리고, 제 1 방향을 따라 특정 거리만큼 이격되어 제공되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)을 관통하는 제 2 하부 필라들(DP2)이 제공된다. 예시적으로, 제 1 하부 필라들(DP1) 및 제 2 하부 필라들(DP2)은 제 2 방향을 따라 평행하게 배치될 수 있다. 제 1 하부 필라들(DP1) 및 제 2 하부 필라들(DP2)은 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.

기판(111) 상에, 제 1 방향을 따라 신장되는 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)이 제공된다. 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)로부터 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 제 1 방향을 따라 특정 거리만큼 이격되어 배치되며, 제 2 방향을 따라 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)을 관통하는 제 2 상부 필라들(UP2)이 제공된다.

제 1 및 제 2 하부 필라들(DP1, DP2)의 상부에 제 1 방향으로 신장되는 공통 소스 라인(CSL)이 제공된다. 예시적으로, 공통 소스 라인(CSL)은 n 타입 실리콘 물질을 포함할 것이다. 예시적으로, 공통 소스 라인(CSL)이 n 타입 또는 p 타입과 같은 도전형(conductive type)을 갖지 않는 도전 물질로 구성될 때, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2) 사이에 n 타입 소스들이 추가적으로 제공될 수 있다. 예를 들면, 제 1 및 제 2 하부 필라들(DP1, DP2)의 영역 중 공통 소스 라인(CSL)과 인접한 영역이 n 타입으로 도핑되어 소스로 동작할 수 있다. 예시적으로, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2)은 콘택 플러그들을 통해 각각 연결될 수 있다. 예를 들면, 콘택 플러그들이 n 타입으로 도핑되어 소스로 동작할 수 있다.

제 1 및 제 2 상부 필라들(UP1, UP2) 상부에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 n 타입 실리콘 물질을 포함할 것이다. 드레인들(320)의 상부에 제 3 방향을 따라 신장되는 복수의 비트 라인들(BL1~BL3)이 제공된다. 예를 들면, 비트 라인들(BL1~BL3)은 제 1 방향을 따라 특정 거리만큼 이격되어 제공될 것이다. 예시적으로, 비트 라인들(BL1~BL3)은 금속으로 구성될 것이다. 예시적으로, 비트 라인들(BL1~BL3) 및 드레인들(320)은 콘택 플러그들(미도시)을 통해 연결될 수 있다.

제 1 및 제 2 상부 필라들(UP1, UP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 제 1 및 제 2 하부 필라들(DP1, DP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 도 51 및 도 52를 참조하여 설명된 바와 마찬가지로, 제 1 및 제 2 상부 필라들(UP1, UP2)과 제 1 및 제 2 하부 필라들(DP1, DP2)의 표면층(116'')은 블로킹 절연막, 전하 저장막, 그리고 터널링 절연막을 포함할 것이다.

예시적으로, 터널 절연막은 열산화막을 포함할 것이다. 전하 저장막은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다. 블로킹 절연막은은 단일층 또는 다층으로 형성될 수 있다. 블로킹 절연막은 터널 절연막 및 전하 저장막 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 예시적으로, 터널 절연막, 전하 저장막, 그리고 블로킹 절연막은 ONO (oxide-nitride-oxide)를 구성할 수 있다.

제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 p 타입 실리콘 물질을 포함할 것이다. 제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 제 2 방향의 바디로 동작한다.

제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)은 제 1 파이프라인 컨택들(PC1)을 통해 연결된다. 예시적으로, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')은 제 1 파이프라인 컨택들(PC1)의 표면층들을 통해 각각 연결된다. 제 1 파이프라인 컨택들(PC1)의 표면층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')과 동일한 물질들로 구성될 것이다.

예시적으로, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')은 제 1 파이프라인 컨택들(PC1)의 내부층들을 통해 각각 연결된다. 제 1 파이프라인 컨택들(PC1)의 내부층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')과 동일한 물질들로 구성될 것이다.

즉, 제 1 상부 필라들(UP1) 및 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)은 제 1 상부 스트링들을 형성하고, 제 1 하부 필라들(DP1) 및 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 1 하부 스트링들을 형성한다. 제 1 상부 스트링들 및 제 1 하부 스트링들은 각각 제 1 파이프라인 콘택들(PC1)을 통해 연결된다. 제 1 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL1~BL3)이 연결된다. 제 1 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 1 상부 스트링들 및 제 1 하부 스트링들은 비트 라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결된 복수의 스트링들을 형성한다.

마찬가지로, 제 2 상부 필라들(UP2) 및 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 2 상부 스트링들을 형성하고, 제 2 하부 필라들(DP2) 및 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 2 하부 스트링들을 형성한다. 제 2 상부 스트링들 및 제 2 하부 스트링들은 제 2 파이프라인 콘택들(PC2)을 통해 연결된다. 제 2 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL1~BL3)이 연결된다. 제 2 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 2 상부 스트링들 및 제 2 하부 스트링들은 비트 라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결되는 복수의 스트링들을 형성한다.

예시적으로, 하나의 스트링에 8 개의 트랜지스터들이 제공되고, 제 1 내지 제 3 비트 라인들(BL1~BL3) 각각에 두 개의 스트링들이 연결되는 것을 제외하면, 메모리 블록(BLKt)의 등가 회로는 도 8에 도시된 등가 회로(BLKi_1)와 마찬가지로 나타날 것이다. 또한, 하나의 스트링에 8 개의 트랜지스터들이 제공되고, 제 1 내지 제 3 비트 라인들(BL1~BL3) 각각에 두 개의 스트링들이 연결되는 것을 제외하면, 메모리 블록(BLKt)의 등가 회로는 도 32 내지 도 38에 도시된 등가 회로들(BLKi_2~BLKi_8)과 같이 나타날 수 있다.

즉, 메모리 블록(BLKo)의 각 낸드 스트링은 측면 트랜지스터(LTR)를 포함할 수 있다. 메모리 블록(BLKo)의 서브 블록들 사이에 적어도 하나의 더미 메모리 셀들(DMC)이 제공될 수 있다. 메모리 블록(BLKo)의 서브 블록들 사이에 제공되는 더미 메모리 셀들(DMC)의 수는 가변될 수 있다. 각 낸드 스트링에서, 적어도 두 개의 스트링 선택 트랜지스터들(SST)이 제공될 수 있다. 각 낸드 스트링에서, 적어도 두 개의 접지 선택 트랜지스터들(GST)이 제공될 수 있다. 각 낸드 스트링에서, 메모리 셀들(MC) 및 스트링 선택 트랜지스터(SST) 사이에 적어도 하나의 더미 메모리 셀(DMC)이 제공될 수 있다. 각 낸드 스트링에서, 메모리 셀들(MC) 및 접지 선택 트랜지스터(GST) 사이에 적어도 하나의 더미 메모리 셀(DMC)이 제공될 수 있다.

예시적으로, 제 1 및 제 2 파이프라인 컨택들(PC1, PC2) 내의 내부층들(114'')에 각각 채널들을 형성하기 위하여, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)이 각각 제공될 수 있다. 예시적으로, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)은 제 1 및 제 2 파이프라인 컨택들(PC1, PC2)의 표면상에 제공될 것이다.

예를 들면, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)은 도 8에 도시된 더미 메모리 셀들(DMC)에 대응할 것이다. 즉, 메모리 블록(BLKt)은 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)을 기준으로 서브 블록들로 분할될 수 있다. 예시적으로, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시) 각각은 적어도 두 개의 더미 메모리 셀들(DMC)에 대응할 수 있다.

예시적으로, 인접한 하부 필라들(DP1,DP2)에서 하부 워드 라인들(DW1~DW4)이 공유되는 것으로 설명되었다. 그러나, 상부 필라들(UP1, 또는 UP2)에 인접한 상부 필라들이 제 3 방향을 따라 추가될 때, 제 3 방향을 따라 인접한 상부 필라들은 상부 워드 라인들(UW1~UW4 또는 UW5~UW8)을 공유하도록 구성될 수 있다. 예시적으로, 제 3 방향을 따라 인접한 상부 워드 라인들(UW1~UW4 또는 UW5~UW8) 중 가장 높은 높이를 갖는 워드 라인들(UW4, UW8)은 특정 거리만큼 이격될 수 있다.

상술된 실시 예들에서, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 형성하는 제 1 도전 물질들의 두께는 서브 블록 내부의 메모리 셀(MC)을 형성하는 제 1 도전 물질들의 두께와 같은 것으로 도시되었다. 그러나, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 형성하는 제 1 도전 물질들의 두께는 서브 블록 내부의 메모리 셀(MC)을 형성하는 제 1 도전 물질들의 두께보다 클 수 있다.

상술된 실시 예들에서, 스트링 선택 트랜지스터(SST)를 형성하는 제 1 도전 물질들 및 메모리 셀들(MC)을 형성하는 제 1 도전 물질들 사이의 절연 물질(112)의 두께는 서브 블록 내부의 절연 물질(112)의 두께와 같은 것으로 도시되었다. 그러나, 스트링 선택 트랜지스터(SST)를 형성하는 제 1 도전 물질들 및 메모리 셀들(MC)을 형성하는 제 1 도전 물질들 사이의 절연 물질(112)의 두께는 서브 블록 내부의 절연 물질(112)의 두께보다 클 수 있다.

상술된 실시 예들에서, 접지 선택 트랜지스터(GST)를 형성하는 제 1 도전 물질들 및 메모리 셀들(MC)을 형성하는 제 1 도전 물질들 사이의 절연 물질(112)의 두께는 서브 블록 내부의 절연 물질(112)의 두께와 같은 것으로 도시되었다. 그러나, 접지 선택 트랜지스터(GST)를 형성하는 제 1 도전 물질들 및 메모리 셀들(MC)을 형성하는 제 1 도전 물질들 사이의 절연 물질(112)의 두께는 서브 블록 내부의 절연 물질(112)의 두께보다 클 수 있다.

도 57은 도 1의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 57을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 도 17에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1 내지 도 56을 참조하여 설명된 불휘발성 메모리 장치(100)와 동일하게 구성된다.

예시적으로, 컨트롤러(2200)는 불휘발성 메모리 장치(2100)를 제어하도록 구성될 것이다. 예를 들면, 컨트롤러(2200)는 불휘발성 메모리 장치(2100)의 리프레시 동작을 제어하도록 구성될 것이다. 컨트롤러(2200)는 도 18 내지 도 20을 참조하여 설명된 바와 같이 불휘발성 메모리 장치(2100)의 리프레시 동작을 제어할 것이다.

컨트롤러(2200)는 복수의 채널들을 통해 복수의 불휘발성 메모리 칩들과 통신한다. 따라서, 특정 채널에 연결된 하나의 불휘발성 메모리 칩에서 리프레시가 수행될 때, 다른 채널에 연결된 불휘발성 메모리 칩들은 동작 대기(standby) 상태를 유지할 것이다. 즉, 하나의 채널에 연결된 불휘발성 메모리 칩에서 리프레시가 수행되는 동안, 다른 채널에 연결된 불휘발성 메모리 칩에서 쓰기, 읽기, 소거 등과 같은 동작이 수행될 수 있다.

도 58은 도 57을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 58을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다. 메모리 시스템(2000)은 컨트롤러(2200) 및 불휘발성 메모리 장치(2100)를 포함한다.

도 58에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 불휘발성 메모리 장치(2100)의 리프레시 동작은 중앙 처리 장치(3100)의 제어 하에 수행될 것이다.

도 58에서, 도 57를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 1을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.

예시적으로, 컴퓨팅 시스템(3000)은 도 1 및 도 57을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

1000, 2000 ; 메모리 시스템
3000 ; 컴퓨팅 시스템
100, 2100 ; 불휘발성 메모리 장치
500, 2200 ; 컨트롤러
110 ; 메모리 셀 어레이
BLK1~BLKz ; 메모리 블록
111 ; 기판
112, 112' ; 절연 물질들
113, 113a, 113b, UP, DP ; 필라
116, 116' ; 절연막
211~291, 212~292, 213~293 ; 제 1 도전 물질들
311, 312, 313, 314, 315 ; 도핑 영역
320 ; 드레인
331, 332, 333 ; 제 2 도전 물질들

Claims

기판 및 상기 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 갖는 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
선택된 메모리 블록의 서브 블록들 중 선택된 서브 블록으로부터 데이터를 읽고; 그리고
상기 선택된 서브 블록의 읽기에 응답하여 상기 선택된 메모리 블록의 각 서브 블록을 선택적으로 리프레시하는 것을 포함하고,
상기 선택된 메모리 블록의 각 서브 블록은 독립적으로 소거되는 동작 방법.
제 1 항에 있어서,
상기 선택된 서브 블록의 읽기에 응답하여, 상기 선택된 메모리 블록의 각 서브 블록을 선택적으로 리프레시하는 것은
상기 선택된 메모리 블록의 서브 블록들 중 특정 서브 블록에 데이터가 기입된 후 상기 선택된 메모리 블록에서 수행된 읽기 횟수가 기준값에 도달하면, 상기 특정 서브 블록을 리프레시하는 것을 포함하는 동작 방법.
제 1 항에 있어서,
상기 선택된 서브 블록의 읽기에 응답하여, 상기 선택된 메모리 블록의 각 서브 블록을 선택적으로 리프레시하는 것은
상기 선택된 메모리 블록의 서브 블록들 중 특정 서브 블록의 데이터를 백업하고; 그리고
상기 특정 서브 블록을 소거하는 것을 포함하는 동작 방법.
제 3 항에 있어서,
상기 특정 서브 블록을 소거하는 것은
상기 선택된 메모리 블록의 워드 라인들 중 상기 특정 서브 블록에 대응하는 워드 라인들에 워드 라인 소거 전압을 인가하고;
상기 선택된 메모리 블록의 나머지 워드 라인들을 플로팅하고; 그리고
상기 기판에 소거 전압을 인가하는 것을 포함하는 동작 방법.
제 4 항에 있어서,
상기 특정 서브 블록을 소거하는 것은
상기 특정 서브 블록 및 상기 특정 서브 블록과 인접한 적어도 하나의 서브 블록 사이에 제공되는 적어도 하나의 더미 워드 라인에 중간 전압을 인가하는 것을 더 포함하는 동작 방법.
제 3 항에 있어서,
상기 특정 서브 블록을 소거하는 것은
상기 선택된 메모리 블록의 워드 라인들 중 상기 특정 서브 블록에 대응하는 워드 라인들에 워드 라인 소거 전압을 인가하고;
상기 선택된 메모리 블록의 나머지 워드 라인들에 워드 라인 소거 금지 전압을 인가하고; 그리고
상기 기판에 소거 전압을 인가하는 것을 포함하는 동작 방법.
기판 및 상기 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 갖는 메모리 블록들을 포함하는 메모리 셀 어레이;
워드 라인들을 통해 상기 메모리 블록들에 연결되는 디코더; 그리고
비트 라인들을 통해 상기 메모리 블록들에 연결되는 읽기 및 쓰기 회로를 포함하고,
각 메모리 블록은 상기 기판과 교차하는 방향을 따라 복수의 서브 블록들로 분할되고,
각 서브 블록은 독립적으로 소거되는 불휘발성 메모리 장치.
제 7 항에 있어서,
각 서브 블록 내의 메모리 셀들은 상기 기판과 교차하는 방향을 따라 제 1 거리 만큼 이격되어 제공되고,
상기 기판과 교차하는 방향을 따라 인접한 서브 블록들의 경계면에 제공되는 메모리 셀들은 상기 기판과 교차하는 방향을 따라 상기 제 1 거리 보다 긴 제 2 거리 만큼 이격되어 제공되는 불휘발성 메모리 장치.
제 7 항에 있어서,
각 서브 블록에서, 상기 기판과 교차하는 방향을 따라 첫번째 및 마지막 메모리 셀들은 각각 제 1 크기를 갖고, 나머지 메모리 셀들은 각각 상기 제 1 크기보다 작은 제 2 크기를 갖는 불휘발성 메모리 장치.
기판 및 상기 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 갖는 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고
상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
각 메모리 블록은 상기 기판과 교차하는 방향을 따라 복수의 서브 블록들로 분할되고,
각 서브 블록은 독립적으로 소거되고,
상기 컨트롤러는 상기 메모리 블록들 중 선택된 메모리 블록의 읽기 횟수에 따라 상기 선택된 메모리 블록의 각 서브 블록을 선택적으로 리프레시하도록 구성되는 메모리 시스템.
제 10 항에 있어서,
상기 선택된 메모리 블록의 서브 블록들 중 특정 서브 블록이 리프레시될 때, 상기 컨트롤러는 상기 특정 서브 블록의 데이터를 읽고, 상기 읽어진 데이터를 상기 메모리 블록들의 서브 블록들 중 하나에 기입하도록 구성되는 메모리 시스템.
제 10 항에 있어서,
상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성하는 메모리 시스템.