KR101742790B1 - 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 비휘발성 메모리 장치의 소거 방법에 관한 것이다. 본 발명의 소거 방법은 접지 선택 라인에 접지 전압을 인가하는 단계, 스트링 선택 라인들에 접지 전압을 인가하는 단계, 워드 라인들에 워드 라인 소거 전압을 인가하는 단계, 기판에 소거 전압을 인가하는 단계, 소거 전압의 인가에 응답하여 접지 선택 라인의 전압을 제어하는 단계, 그리고 소거 전압의 인가에 응답하여 스트링 선택 라인들의 전압들을 제어하는 단계로 구성된다.

Description

비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE, ERASING METHOD THEREOF AND MEMORYB SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.
기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함하는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 소거 방법은, 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들에 연결된 접지 선택 라인에 접지 전압을 인가하는 단계; 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 접지 전압을 인가하는 단계; 상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들에 워드 라인 소거 전압을 인가하는 단계; 상기 기판에 소거 전압을 인가하는 단계; 상기 소거 전압의 인가에 응답하여 상기 접지 선택 라인의 전압을 제어하는 단계; 그리고 상기 소거 전압의 인가에 응답하여 상기 스트링 선택 라인들의 전압들을 제어하는 단계를 포함한다.
실시 예로서, 상기 접지 선택 라인의 전압을 제어하는 단계는 상기 기판의 전압 및 상기 접지 선택 라인의 전압 사이의 전압 차이를 특정 범위 내로 유지하는 단계를 포함한다.
실시 예로서, 상기 접지 선택 라인의 전압을 제어하는 단계는 상기 접지 선택 라인에 접지 선택 라인 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 접지 선택 라인의 전압 상승 기울기는 상기 기판의 전압 상승 기울기보다 작게 제어된다.
실시 예로서, 상기 접지 선택 라인의 전압을 제어하는 단계는 상기 소거 전압이 인가된 후 지연 시간이 경과한 후에, 상기 접지 선택 라인에 상기 접지 선택 라인 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 접지 선택 라인의 전압을 제어하는 단계는 상기 소거 전압이 인가된 후 지연 시간이 경과한 후에, 상기 접지 선택 라인을 플로팅하는 단계를 포함한다.
실시 예로서, 상기 접지 선택 라인의 전압을 제어하는 단계는 상기 기판의 전압이 목표 전압에 도달할 때, 상기 접지 선택 라인에 접지 선택 라인 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 스트링 선택 라인들의 전압들을 제어하는 단계는 상기 기판의 전압 및 상기 스트링 선택 라인들의 전압들 사이의 전압 차이를 특정 범위 내로 유지하는 단계를 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함하는 메모리 셀 어레이; 접지 선택 라인, 워드 라인들, 그리고 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 어드레스 디코더; 비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 읽기 및 쓰기 회로; 그리고 소거 동작 시에, 상기 기판에 소거 전압을 공급하고, 상기 어드레스 디코더를 통해 상기 워드 라인들에 워드 라인 소거 전압을 공급하고, 그리고 상기 소거 전압의 인가에 응답하여 상기 접지 선택 라인의 전압 및 상기 스트링 선택 라인들의 전압들을 접지 전압(VSS)으로부터 제어하도록 구성되는 전압 발생 회로를 포함한다.
실시 예로서, 상기 전압 발생 회로는 상기 기판의 전압 및 상기 접지 선택 라인의 전압 사이의 전압 차이를 특정 범위 내로 유지하도록 구성된다.
실시 예로서, 상기 전압 발생 회로는 상기 소거 전압의 인가에 응답하여 상기 접지 선택 라인에 접지 선택 라인 전압을 인가하되, 상기 접지 선택 라인의 전압 상승 기울기를 상기 기판의 전압 상승 기울기보다 작도록 제어한다.
실시 예로서, 상기 전압 발생 회로는 상기 소거 전압을 인가함과 동시에 상기 접지 선택 라인 전압을 인가하도록 구성된다.
실시 예로서, 상기 전압 발생 회로는 소거 활성 신호에 응답하여 상기 기판에 공급되는 상기 소거 전압을 발생하도록 구성되는 소거 전압 발생기; 상기 소거 활성 신호를 특정 시간 지연하여 출력하도록 구성되는 지연기; 그리고 상기 지연기의 출력 신호에 응답하여 상기 접지 선택 라인에 공급되는 접지 선택 라인 전압을 발생하도록 구성되는 접지 선택 라인 구동기를 포함한다.
실시 예로서, 상기 전압 발생 회로는 소거 활성 신호에 응답하여 상기 기판에 공급되는 상기 소거 전압을 발생하도록 구성되는 소거 전압 발생기; 상기 소거 활성 신호를 특정 시간 지연하여 출력하도록 구성되는 지연기; 그리고 상기 지연기의 출력 신호에 응답하여 상기 접지 선택 라인 전압을 플로팅하도록 구성되는 접지 선택 라인 구동기를 포함한다.
실시 예로서, 상기 기판의 전압 레벨이 목표 전압 레벨에 도달할 때 선택 활성 신호를 활성화하도록 구성되는 기판 모니터 회로를 더 포함하고, 상기 전압 발생 회로는 소거 활성 신호에 응답하여 상기 기판에 공급되는 상기 소거 전압을 발생하도록 구성되는 소거 전압 발생기; 상기 소거 활성 신호 및 상기 선택 활성 신호를 수신하여 논리곱 연산을 수행하는 게이트 회로; 그리고 상기 게이트 회로의 출력 신호에 응답하여 상기 접지 선택 라인에 공급되는 접지 선택 라인 전압을 발생하도록 구성되는 접지 선택 라인 구동기를 더 포함한다.
실시 예로서, 상기 전압 발생 회로는 상기 기판의 전압 및 상기 스트링 선택 라인들의 전압들 사이의 전압 차이를 특정 범위 내로 유지하도록 구성된다.
실시 예로서, 상기 메모리 셀 어레이는 상기 기판과 수직한 방향으로 교대로 적층된 도전 물질들 및 절연 물질들을 포함하는 복수의 구조물들; 그리고 상기 기판과 수직한 방향으로 상기 구조물을 관통하여 상기 기판과 접촉하는 복수의 필라들을 포함하고, 상기 복수의 구조물들 및 상기 복수의 필라들은 상기 복수의 셀 스트링들을 구성한다.
실시 예로서, 상기 메모리 셀 어레이는 상기 기판 중 복수의 구조물들 사이의 부분에 제공되는 복수의 도핑 영역들을 더 포함하고, 상기 복수의 도핑 영역들은 상기 복수의 셀 스트링들에 공통으로 연결되는 공통 소스 라인을 구성한다.
본 발명의 실시 예에 따른 메모리 시스템은 비휘발성 메모리 장치; 그리고 상기 비휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 비휘발성 메모리 장치는 기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함하는 메모리 셀 어레이; 접지 선택 라인, 워드 라인들, 그리고 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 어드레스 디코더; 비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 읽기 및 쓰기 회로; 그리고 소거 동작 시에, 상기 기판에 소거 전압을 공급하고, 상기 어드레스 디코더를 통해 상기 워드 라인들에 워드 라인 소거 전압을 공급하고, 그리고 상기 소거 전압의 인가에 응답하여 상기 접지 선택 라인의 전압 및 상기 스트링 선택 라인들의 전압들을 접지 전압(VSS)으로부터 제어하도록 구성되는 전압 발생 회로를 포함한다.
실시 예로서, 상기 비휘발성 메모리 장치 및 상기 컨트롤러는 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성한다.
본 발명에 의하면, 소거 동작 시에 접지 선택 트랜지스터들 및 스트링 선택 트랜지스터들이 턴-온 되는 것이 방지된다. 즉, 접지 선택 트랜지스터들 및 스트링 선택 트랜지스터들이 소거 또는 프로그램되는 것이 방지되며, 메모리 셀들이 정상적으로 소거될 수 있다. 따라서, 향상된 신뢰성을 갖는 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템이 제공된다.
도 1은 본 발명의 제 1 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 1 실시 예에 따른 평면도이다.
도 4는 도 3의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 사시단면도이다.
도 5는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 1 예이다.
도 6은 도 5의 셀 트랜지스터들 중 하나를 보여주는 확대도이다.
도 7은 도 3 내지 도 6을 참조하여 설명된 메모리 블록의 제 1 예에 따른 등가 회로를 보여주는 회로도이다.
도 8은 도 1의 비휘발성 메모리 장치의 소거 동작 시의 전압 조건의 실시 예를 보여주는 테이블이다.
도 9는 접지 선택 트랜지스터들에 채널들이 제공된 때의 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 10은 본 발명의 실시 예들에 따른 소거 방법을 보여주는 순서도이다.
도 11은 도 10의 소거 방법에서 접지 선택 라인의 전압을 제어하는 단계 및 스트링 선택 라인들의 전압들을 제어하는 단계의 제 1 예를 보여주는 순서도이다.
도 12는 도 10 및 도 11의 소거 방법에 따른 전압 변화를 보여주는 타이밍도이다.
도 13은 본 발명의 제 2 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 14는 도 10의 소거 방법에서 접지 선택 라인의 전압을 제어하는 단계 및 스트링 선택 라인들의 전압들을 제어하는 단계의 제 2 예를 보여주는 순서도이다.
도 15는 도 10 및 도 14의 소거 방법에 따른 전압 변화를 보여주는 타이밍도이다.
도 16은 도 13의 전압 발생 회로를 보여주는 블록도이다.
도 17은 도 10의 소거 방법에서 접지 선택 라인의 전압을 제어하는 단계 및 스트링 선택 라인들의 전압들을 제어하는 단계의 제 3 예를 보여주는 순서도이다.
도 18은 도 10 및 도 17의 소거 방법에 따른 전압 변화를 보여주는 타이밍도이다.
도 19는 본 발명의 제 3 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 20은 도 10의 소거 방법에서 접지 선택 라인의 전압을 제어하는 단계 및 스트링 선택 라인들의 전압들을 제어하는 단계의 제 4 예를 보여주는 순서도이다.
도 21은 도 10 및 도 20의 소거 방법에 따른 전압 변화를 보여주는 타이밍도이다.
도 22는 도 19의 전압 모니터 회로를 보여주는 블록도이다.
도 23은 도 22의 업-트림기를 보여주는 회로도이다.
도 24는 도 19의 전압 발생 회로를 보여주는 블록도이다.
도 25는 도 3 내지 도 6의 메모리 블록의 제 2 예에 따른 등가 회로를 보여주는 회로도이다.
도 26은 도 3 내지 도 6의 메모리 블록의 제 3 예에 따른 등가 회로를 보여주는 회로도이다.
도 27은 도 3 내지 도 6의 메모리 블록의 제 4 예에 따른 등가 회로를 보여주는 회로도이다.
도 28은 도 3 내지 도 6의 메모리 블록의 제 5 예에 따른 등가 회로를 보여주는 회로도이다.
도 29는 도 3 내지 도 6의 메모리 블록의 제 6 예에 따른 등가 회로를 보여주는 회로도이다.
도 30은 도 3 내지 도 6의 메모리 블록의 제 7 예에 따른 등가 회로를 보여주는 회로도이다.
도 31은 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 2 예이다.
도 32는 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 2 실시 예에 따른 평면도이다.
도 33은 도 32의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 사시단면도이다.
도 34는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 35는 도 34의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 36은 도 35를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제 1 실시 예에 따른 비휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 발생 회로(140), 그리고 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀 그룹들을 포함한다. 예를 들면, 메모리 셀 어레이(110)는 기판 상에 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 수직한 방향으로 적층되어 3차원 구조를 형성한다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들을 포함한다.
어드레스 디코더(120)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 워드 라인들(WL) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택하도록 구성된다. 어드레스 디코더(120)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 중 디코딩된 행 어드레스에 대응하는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 선택하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(DCA)를 읽기 및 쓰기 회로(130)에 전달한다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 외부와 데이터(DATA)를 교환하도록 구성된다. 읽기 및 쓰기 회로(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신한다. 디코딩된 열 어드레스(DCA)에 응답하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 외부로 출력한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 즉, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행한다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 전압 발생 회로(140)는 비휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 발생하도록 구성된다. 예시적으로, 전압 발생 회로(140)는 소거 인에이블 신호(Een)에 응답하여 메모리 셀 어레이(110)에 소거 전압(Vers)을 공급하도록 구성된다. 전압 발생 회로(140)는 소거 인에이블 신호(Een)에 응답하여 어드레스 디코더(120)를 통해 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)을 구동하도록 구성된다.
제어 로직(150)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 전압 발생 회로(140)에 연결된다. 제어 로직(150)은 비휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 소거 동작 시에, 제어 로직(150)은 전압 발생 회로(140)에 소거 인에이블 신호(Een)를 제공하도록 구성된다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 워드 라인들(WL), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)에 연결된다.
예시적으로, 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(120)에 의해 선택된다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스(ADDR)에 대응하는 메모리 블록을 선택하도록 구성된다.
각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 셀 스트링들이 특정 거리만큼 이격되어 제공될 수 있다. 각 셀 스트링은 비트 라인(BL), 스트링 선택 라인(SSL), 복수의 워드 라인들(WL), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)에 연결된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 보여주는 제 1 실시 예에 따른 평면도이다. 예시적으로, 메모리 블록(BLKa)의 도전층들의 평면도가 도 3에 도시되어 있다. 도 4는 도 3의 메모리 블록(BLKa)의 Ⅰ-Ⅰ' 선에 따른 사시단면도이다. 도 5는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 1 예이다.
도 3 내지 도 5를 참조하면, 메모리 블록(BLKa)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~313)이 제공된다. 복수의 도핑 영역들(311~313)은 기판(111) 상에서 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 도 3 내지 도 5에 도시된 복수의 도핑 영역들(311~313)은 순차적으로 제 1 도핑 영역(311), 제 2 도핑 영역(312), 그리고 제 3 도핑 영역(313)으로 정의된다.
제 1 내지 제 3 도핑 영역들(311~313)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 가질 수 있다. 이하에서, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 한정되지 않는다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 2 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL11, PL12, PL21, PL22)이 제공된다. 예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 수 있다.
예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 다층으로 구성될 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22)은 채널막들(114) 및 내부 물질들(115)을 포함할 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22) 각각에서, 내부 물질 및 내부 물질을 둘러싸는 채널막이 제공될 수 있다.
채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 채널막들(114)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a) 및 복수의 필라들(PL11, PL12, PL21, PL22)의 노출된 표면들 상에 정보 저장막들(116)이 제공된다. 예시적으로, 정보 저장막들(116)의 두께는 절연 물질들(112, 112a) 사이의 거리의 1/2 보다 작을 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막들(116)의 노출된 표면들 상에 도전 물질들(CM1~CM8)이 제공된다. 더 상세하게는, 절연 물질들(112, 112a) 중 상층의 절연 물질의 하부면에 제공된 정보 저장막과 하층의 절연 물질의 상부면에 제공된 정보 저장막 사이에, 제 1 방향을 따라 신장되는 도전 물질들(CM1~CM8)이 제공된다.
도핑 영역들(311~313) 상에서, 도전 물질들(CM1~CM8) 및 절연 물질들(112, 112a)은 워드 라인 컷(WL cut)에 의해 분리될 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막은 제거될 수 있다. 예시적으로, 절연 물질들(112, 112a)의 측면들 중 필라들(PL11, PL12, PL21, PL22)과 대향하는 측면에 제공되는 정보 저장막은 제거될 수 있다.
복수의 필라들(PL11, PL12, PL21, PL22) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(320)은 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)의 상부로 확장될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL1, BL2)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL1, BL2)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
이하에서, 메모리 블록(BLKa)의 필라들(PL11, PL12, PL21, PL22)의 행들 및 열들이 정의된다. 예시적으로, 도전 물질들(CM1~CM8)의 분리 여부에 따라, 필라들(PL11, PL12, PL21, PL22)의 행들이 정의된다. 도 3 내지 도 5에서, 도전 물질들(CM1~CM8)은 제 2 도핑 영역(312)을 중심으로 분리되어 있다.
제 1 도핑 영역(311) 및 제 2 도핑 영역(312) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL11, PL12)이 제 1 행의 필라들로 정의된다. 제 2 도핑 영역(312) 및 제 3 도핑 영역(313) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL21, PL22)이 제 2 행의 필라들로 정의된다.
비트 라인들(BL1, BL2)에 따라, 필라들(PL11, PL12, PL21, PL22)의 열들이 정의된다. 제 1 비트 라인(BL1)과 드레인(320)을 통해 연결된 필라들(PL11, PL21)이 제 1 열의 필라들로 정의된다. 제 2 비트 라인(BL2)과 드레인(320)을 통해 연결된 필라들(PL12, PL22)이 제 2 열의 필라들로 정의된다.
이하에서, 도전 물질들(CM1~CM8)의 높이들이 정의된다. 도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라, 제 1 내지 제 8 높이를 갖는 것으로 정의된다. 기판(111)과 가장 인접한 제 1 도전 물질들(CM1)은 제 1 높이를 갖는다. 비트 라인들(BL1, BL2)과 가장 인접한 제 8 도전 물질들(CM8)은 제 8 높이를 갖는다.
필라들(PL11, PL12, PL21, PL22) 각각은 인접한 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다. 즉, 필라들(PL11, PL12, PL21, PL22)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다.
셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 셀 트랜지스터들(CT)은 도 6을 참조하여 더 상세하게 설명된다.
도 6은 도 5의 셀 트랜지스터들(CT) 중 하나를 보여주는 확대도이다. 예시적으로, 제 1 행 제 1 열의 필라(PL11)에 대응하는 복수의 셀 트랜지스터들(CT) 중 제 5 높이를 갖는 셀 트랜지스터가 도시되어 있다.
도 3 내지 도 6을 참조하면, 셀 트랜지스터는 제 5 도전 물질(CM5), 제 5 도전 물질(CM5)에 인접한 필라(PL11)의 부분, 그리고 제 5 도전 물질(CM5)과 필라(PL11) 사이에 제공되는 정보 저장막으로 구성된다.
정보 저장막들(116)은 도전 물질들(CM1~CM8) 및 필라(PL11, PL12, PL21, PL22)의 사이로부터 도전 물질들(CM1~CM8)의 상면들 및 하면들로 신장된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
셀 트랜지스터들(CT)에서, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들(CT)에서 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성되어 있다. 따라서, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)은 수직 바디로 동작하는 것으로 정의된다. 또한, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)에 형성되는 채널들은 수직 채널들인 것으로 정의된다.
필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 터널링 절연막들로 동작한다. 예를 들면, 필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(117)은 실리콘 산화막을 포함할 수 있다.
제 2 서브 절연막들(118)은 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다. 제 2 서브 절연막들(118)은 실리콘 질화막을 포함할 수 있다.
도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
복수의 도전 물질들(CM1~CM8)은 게이트들(또는 제어 게이트들)로 동작한다.
즉, 게이트(또는 제어 게이트)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 셀 트랜지스터들(CT)로 동작한다. 예시적으로, 셀 트랜지스터들(CT)은 전하 포획형 셀 트랜지스터들일 수 있다.
셀 트랜지스터들(CT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(CT) 중 상부에 제공되는 적어도 하나의 셀 트랜지스터는 스트링 선택 트랜지스터(SST)로 사용될 수 있다. 셀 트랜지스터들(CT) 중 하부에 제공되는 적어도 하나의 셀 트랜지스터는 접지 선택 트랜지스터(GST)로 사용될 수 있다. 나머지 셀 트랜지스터들은 메모리 셀 및 더미 메모리 셀로 사용될 수 있다.
도전 물질들(CM1~CM8)은 행 방향(제 1 방향)을 따라 신장되어 복수의 필라들(PL11, PL12 또는 PL21, PL22)에 결합된다. 즉, 도전 물질들(CM1~CM8)은 동일한 행의 필라들(PL11, PL12 또는 PL21, PL22)의 셀 트랜지스터들(CT)을 서로 연결하는 도전 라인들을 구성한다.
예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인(WL), 또는 더미 워드 라인(DWL)으로 사용될 수 있다.
도 7은 도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLKa)의 제 1 예에 따른 등가 회로(BLKa1)를 보여주는 회로도이다. 도 3 내지 도 7을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 제공된다. 셀 스트링들(CS11, CS21, CS12, CS22)은 필라들(PL11, PL21, PL12, PL22)에 각각 대응한다.
제 1 행 제 1 열의 필라(PL11)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 1 열의 셀 스트링(CS11)을 구성한다. 제 1 행 제 2 열의 필라(PL12)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 2 열의 셀 스트링(CS12)을 구성한다. 제 2 행 제 1 열의 필라(PL21)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 1 열의 셀 스트링(CS21)을 구성한다. 제 2 행 제 2 열의 필라(PL22)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 2 열의 셀 스트링(CS22)을 구성한다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 1 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST)로 동작한다. 동일한 행의 셀 스트링들은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 셀 스트링들은 접지 선택 라인(GSL)을 공유한다. 예시적으로, 제 1 도전 물질들(CM1)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 수 있다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 2 내지 제 6 높이의 셀 트랜지스터들은 제 1 내지 제 6 메모리 셀들(MC1~MC6)로 동작한다. 제 1 내지 제 6 메모리 셀들(MC1~MC6)은 제 1 내지 제 6 워드 라인들(WL1~WL6)에 각각 연결된다. 동일한 높이를 가지며 동일한 행에 대응하는 메모리 셀들은 워드 라인을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 메모리 셀들은 워드 라인을 공유한다. 즉, 동일한 높이의 메모리 셀들(MC)은 워드 라인을 공유한다.
예시적으로, 제 2 도전 물질들(CM2)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 도전 물질들(CM3)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 도전 물질들(CM4)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 도전 물질들(CM5)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 도전 물질들(CM6)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 7 도전 물질들(CM7)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 8 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SST)로 동작한다. 스트링 선택 트랜지스터들(SST)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 연결된다. 동일한 행의 셀 스트링들은 스트링 선택 라인을 공유한다. 상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 각각 제 8 도전 물질들(CM8)에 대응한다. 즉, 필라들(PL11, PL12, PL21, PL22), 즉 셀 스트링들(CS11, CS12, CS21, CS22)의 행들은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 의해 정의되는 것으로 이해될 수 있다.
이하에서, 제 1 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들은 제 1 스트링 선택 트랜지스터들(SST1)로 정의된다. 제 2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST)은 제 2 스트링 선택 트랜지스터들(SST2)로 정의된다.
공통 소스 라인(CSL)은 셀 스트링들(CS11, CS12, CS21, CS22)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
도 7에 도시된 바와 같이, 동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인이 선택될 때, 선택된 워드 라인에 연결된 모든 셀 스트링들(CS11, CS12, CS21, CS22)이 선택된다.
상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결되어 있다. 따라서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 동일한 워드 라인에 연결된 셀 스트링들(CS11, CS12, CS21, CS22) 중 비선택된 행의 셀 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)이 비트 라인들(BL1, BL2)로부터 전기적으로 분리된다. 그리고, 선택된 행의 셀 스트링들(예를 들면, CS21 및 CS22, 또는 CS11 및 CS12)이 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.
즉, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)의 행들이 선택될 수 있다. 그리고, 비트 라인들(BL1, BL2)을 선택함으로써, 선택된 행의 셀 스트링들의 열들이 선택될 수 있다.
예시적으로, 워드 라인들(WL1~WL6) 중 적어도 하나는 더미 워드 라인으로 사용될 수 있다. 예를 들면, 스트링 선택 라인들(SSL1, SSL2)과 인접한 높이를 갖는 워드 라인, 접지 선택 라인(GSL)과 인접한 높이를 갖는 워드 라인, 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL) 사이의 높이를 갖는 워드 라인 중 적어도 하나가 더미 워드 라인으로 사용될 수 있다.
예시적으로, 도전 물질들(CM1~CM8) 중 적어도 두 개의 높이들에 대응하는 도전 물질들이 스트링 선택 라인들을 구성할 수 있다. 예를 들면, 제 7 도전 물질들(CM7) 및 제 8 도전 물질들(CM8)이 스트링 선택 라인들을 구성할 수 있다. 이때, 동일한 행에 제공되는 제 7 및 제 8 도전 물질들(CM7, CM8)은 공통으로 연결될 수 있다.
예시적으로, 도전 물질들(CM1~CM8) 중 적어도 두 개의 높이들에 대응하는 도전 물질들이 접지 선택 라인을 구성할 수 있다. 예를 들면, 제 1 도전 물질들(CM1) 및 제 2 도전 물질들(CM2)이 접지 선택 라인을 구성할 수 있다. 이때, 제 1 및 제 2 도전 물질들(CM7, CM8)은 공통으로 연결될 수 있다.
예시적으로, 제 1 도전 물질들(CM1)은 각각 전기적으로 분리된 두 개의 접지 선택 라인들을 구성할 수 있다.
도 8은 도 1의 비휘발성 메모리 장치(100)의 소거 동작 시의 전압 조건의 실시 예를 보여주는 테이블이다. 예시적으로, 소거 동작은 메모리 블록 단위로 수행될 수 있다. 예시적으로, 도 3 내지 도 7을 참조하여 설명된 메모리 블록(BLKa)을 참조하여, 소거 동작이 설명된다.
소거 동작 시에, 스트링 선택 라인들(SSL1~SSL2)은 플로팅된다. 워드 라인들(WL1~WL6)에 워드 라인 소거 전압(Vwe)이 인가된다. 예를 들면, 워드 라인 소거 전압(Vwe)은 접지 전압(Vss)일 수 있다. 접지 선택 라인(GSL)은 플로팅된다. 그리고, 기판(111)에 소거 전압(Vers)이 인가된다.
기판(111) 및 채널막들(114)은 동일한 도전형을 갖는다. 따라서, 기판(111)에 인가되는 소거 전압(Vers)은 채널막들(114)로 전달된다. 예시적으로, 소거 전압(Vers)은 고전압일 것이다.
접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1~SSL2)은 플로팅 상태이다. 따라서, 채널막들(114)의 전압이 변화할 때, 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1~SSL2)은 커플링의 영향을 받는다. 즉, 채널막들(114)의 전압이 소거 전압(Vers)으로 상승할 때, 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1~SSL2)의 전압 또한 상승한다. 따라서, 접지 선택 트랜지스터들(GST) 및 스트링 선택 트랜지스터들(SST1, SST2)은 소거 방지된다.
워드 라인들(WL1~WL6)에 워드 라인 소거 전압(Vwe)이 인가된다. 예시적으로, 워드 라인 소거 전압(Vwe)은 저전압이다. 예를 들면, 워드 라인 소거 전압(Vwe)은 접지 전압(Vss)일 수 있다. 채널막들(114) 및 워드 라인들(WL1~WL6) 사이의 전압 차이에 의해, 메모리 셀들(MC1~MC6)에서 Fowler-Nordheim 터널링이 발생한다. 따라서, 메모리 셀들(MC1~MC6)은 소거된다.
접지 선택 라인(GSL)이 플로팅 상태이면, 접지 선택 트랜지스터들(GST)은 준-온(quasi-on) 상태일 수 있다. 즉, 기판(111)에 소거 전압(Vers)이 인가될 때, 접지 선택 트랜지스터들(GST)에 대응하는 채널막들(114)의 부분에 채널들이 제공될 수 있다. 접지 선택 트랜지스터들(GST)에 채널들이 제공된 때의 Ⅰ-Ⅰ' 선에 따른 단면도가 도 9에 도시되어 있다.
도 9를 참조하면, 기판(111) 및 채널막들(114)은 P 도전형을 갖는 반면, 접지 선택 트랜지스터들(GST)에 형성된 채널들(IC)은 N 도전형을 갖는다. 따라서, 기판(111)에 공급되는 소거 전압(Vers)은 접지 선택 트랜지스터들(GST)에 의해 차단되며, 메모리 셀들(MC1~MC6)에 대응하는 채널막들(114)의 부분으로 전달되지 않는다.
이때, 메모리 셀들(MC1~MC6)은 소거되지 않을 수 있다. 또한, 메모리 셀들(MC1~MC6)에 대응하는 채널막들(114)의 부분과 기판(111) 사이의 전압 차이에 의해, 접지 선택 트랜지스터들(GST)과 제 1 메모리 셀들(MC1) 사이에서 게이트 유도 드레인 누설(GIDL, Gate Induced Drain Leakage)이 발생할 수 있다. GIDL이 발생하면, 접지 선택 트랜지스터들(GST)이 프로그램될 수 있다.
다른 예로서, 기판(111)의 전압이 접지 선택 라인(GSL)에 대응하는 채널막들(114)의 부분들에 전달되기 전에, 접지 선택 라인(GSL)의 전압이 기판(111)으로부터의 커플링의 영향에 의해 상승할 수 있다. 이때, 접지 선택 라인(GSL)의 전압에 의해, 접지 선택 트랜지스터들(GST)에 채널들(IC)이 형성될 수 있다. 이 때에도, 메모리 셀들(MC1~MC6)은 소거되지 않을 수 있으며, GIDL에 의해 접지 선택 트랜지스터들(GST)이 프로그램될 수 있다.
접지 선택 라인(GSL)의 로딩(loading)이 증가할 때, 접지 선택 라인(GSL)의 전압이 기판(111) 및 채널막들(114)로부터의 커플링의 영향에 의해 증가하는 정도가 감소한다. 접지 선택 라인(GSL)의 전압이 감소하면, 접지 선택 라인(GSL)의 전압 및 채널막들(114) 사이의 전압 차이에 의해 접지 선택 트랜지스터들(GST)이 소거될 수 있다.
즉, 소거 동작 시에 접지 선택 라인(GSL)을 플로팅 상태로 유지하면, 접지 선택 트랜지스터들(GST)이 프로그램되거나 소거될 수 있다. 이와 같은 현상은 스트링 선택 트랜지스터들(SST1, SST2)에서도 동일하게 발생할 수 있다. 즉, 소거 동작 시에 스트링 선택 트랜지스터들(SST1, SST2)을 플로팅 상태로 유지하면, 스트링 선택 트랜지스터들(SST1, SST2)이 프로그램되거나 소거될 수 있다.
이와 같은 문제를 방지하기 위하여, 본 발명의 실시 예에 따른 소거 방법은 접지 선택 라인(GSL)을 제어한다. 또한, 본 발명의 실시 예에 따른 소거 방법은 스트링 선택 라인들(SSL1, SSL2)을 추가적으로 제어할 수 있다.
이하에서, 속 동작 시에 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)을 제어하는 실시 예를 참조하여 본 발명의 기술적 사상이 설명된다. 그러나, 본 발명의 기술적 사상은 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)을 제어하는 것으로 한정되지 않는다. 예를 들면, 본 발명의 기술적 사상은 접지 선택 라인(GSL)만을 제어하는 것으로, 또는 스트링 선택 라인들(SSL1, SSL2) 중 적어도 하나만을 제어하는 것으로 응용될 수 있으며, 이는 본 발명의 기술적 사상에 포함된다.
도 10은 본 발명의 실시 예들에 따른 소거 방법을 보여주는 순서도이다. 도 10을 참조하면, 도 1, 도 3 내지 도 7, 그리고 도 10을 참조하면, S110 단계에서 접지 선택 라인(GST) 및 스트링 선택 라인들(SSL1, SSL2)에 접지 전압(VSS)이 인가된다. S120 단계에서, 워드 라인들(WL1~WL6)에 워드 라인 소거 전압(Vwe)이 인가된다. S130 단계에서, 기판(111)에 소거 전압(Vers)이 인가된다. S140 단계에서, 소거 전압(Vers)의 인가에 응답하여 접지 선택 라인(GSL)의 전압이 제어된다. 그리고, S150 단계에서, 소거 전압(Vers)의 인가에 응답하여 스트링 선택 라인(SSL)의 전압이 제어된다.
예시적으로, 접지 선택 라인(GSL)의 로딩은 기판(111)의 로딩보다 작을 수 있다. 이때, 접지 선택 라인(GSL) 및 기판(111)에 동시에 전압이 인가되어도, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압 보다 더 빠르게 상승할 수 있다. 접지 선택 라인(GSL)의 전압이 기판(111)의 전압 보다 특정 레벨 이상 높아지면, 접지 선택 트랜지스터들(GST)에서 Fowler-Nordheim 터널링이 발생할 수 있다. 즉, 접지 선택 트랜지스터들(GST)이 프로그램될 수 있다. 이와 같은 현상은 스트링 선택 트랜지스터들(SST1, SST2)에서도 동일하게 발생할 수 있다. 즉, 스트링 선택 트랜지스터들(SST1, SST2)이 프로그램될 수 있다.
본 발명의 실시 예에 따른 소거 방법은 접지 선택 트랜지스터들(GST) 및 스트링 선택 트랜지스터들(SST1, SST2)이 프로그램, 소거, 준-온 및 턴-온 되지 않도록 접지 선택 라인들(GSL) 및 스트링 선택 라인들(SSL1, SSL2)의 전압들을 제어한다. 예시적으로, 기판(111)과 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2) 사이의 전압 차이가 특정 범위 내로 유지된다. 예를 들면, 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)의 전압들은 기판(111)의 전압의 1/2 레벨을 기준으로 특정 범위 내로 제어될 수 있다.
도 11은 도 10의 소거 방법에서 접지 선택 라인(GSL)의 전압을 제어하는 단계 및 스트링 선택 라인들(SSL1, SSL2)의 전압들을 제어하는 단계의 제 1 예를 보여주는 순서도이다. 도 1, 도 3 내지 도 7, 그리고 도 11을 참조하면, S210 단계에서, 기판(111)의 전압 상승 기울기보다 낮은 전압 상승 기울기를 갖는 제 1 접지 선택 라인 전압(VGSL1)이 접지 선택 라인(GSL)에 인가된다.
S220 단계에서, 기판(111)의 전압 상승 기울기보다 낮은 전압 상승 기울기를 갖는 제 1 스트링 선택 라인 전압(VSSL1)이 스트링 선택 라인들(SSL1, SSL2)에 인가된다.
도 12는 도 10 및 도 11의 소거 방법에 따른 전압 변화를 보여주는 타이밍도이다. 도 12를 참조하면, 제 1 시간(t1)에 스트링 선택 라인들(SSL1, SSL2)에 제 1 스트링 선택 라인 전압(VSSL1)이 인가된다. 워드 라인들(WL1~WL6)에 워드 라인 소거 전압(Vwe)이 인가된다. 접지 선택 라인(GSL)에 제 1 접지 선택 라인 전압(VGSL1)이 인가된다. 기판(111)에 소거 전압(Vers)이 인가된다.
예시적으로, 스트링 선택 라인들(SSL1, SSL2)의 전압 상승 기울기가 기판(111)의 전압 상승 기울기보다 작아지도록, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 제어된다.
스트링 선택 트랜지스터들(SST1, SST2)이 프로그램되지 않도록, 스트링 선택 라인들(SSL1, SSL2)의 전압들, 더 상세하게는 스트링 선택 라인들(SSL1, SSL2)의 전압 상승 기울기들이 제어된다. 예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 높아지지 않도록, 스트링 선택 라인들(SSL1, SSL2)의 전압 상승 기울기들이 제어될 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)이 소거되지 않도록, 스트링 선택 라인들(SSL1, SSL2)의 전압들, 더 상세하게는 스트링 선택 라인들(SSL1, SSL2)의 전압 상승 기울기들이 제어된다. 예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 특정 레벨 이상 낮아지지 않도록, 스트링 선택 라인들(SSL1, SSL2)의 전압 상승 기울기들이 제어될 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)이 준-온 또는 턴-온 되지 않도록, 스트링 선택 라인들(SSL1, SSL2)의 전압들, 더 상세하게는 스트링 선택 라인들(SSL1, SSL2)의 전압 상승 기울기들이 제어된다.
예시적으로, 접지 선택 라인(GSL)의 전압 상승 기울기가 기판(111)의 전압 상승 기울기보다 작아지도록, 접지 선택 라인(GSL)의 전압들이 제어된다.
접지 선택 트랜지스터들(GST)이 프로그램되지 않도록, 접지 선택 라인(GSL)의 전압, 더 상세하게는 접지 선택 라인(GSL)의 전압 상승 기울기가 제어된다. 예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 높아지지 않도록, 접지 선택 라인(GSL)의 전압 상승 기울기가 제어될 수 있다.
접지 선택 트랜지스터들(GST)이 소거되지 않도록, 접지 선택 라인(GSL)의 전압, 더 상세하게는 접지 선택 라인(GSL)의 전압 상승 기울기가 제어된다. 예를 들면, 접지 선택 라인(GSL)의 전압들이 기판(111)의 전압보다 특정 레벨 이상 낮아지지 않도록, 접지 선택 라인(GSL)의 전압 상승 기울기가 제어될 수 있다.
접지 선택 트랜지스터들(GST)이 준-온 또는 턴-온 되지 않도록, 접지 선택 라인(GSL)의 전압, 더 상세하게는 접지 선택 라인(GSL)의 전압 상승 기울기가 제어된다.
제 3 시간(t3)에, 스트링 선택 라인들(SSL1, SSL2)의 전압은 제 1 스트링 선택 라인 전압(VSSL1)에 도달한다. 접지 선택 라인(GSL)의 전압은 제 1 접지 선택 라인 전압(VGSL1)에 도달한다. 기판(111)의 전압은 소거 전압(Vers)에 도달한다. 예시적으로,
제 1 스트링 선택 라인 전압(VSSL1)과 소거 전압(Vers) 사이의 전압 차이로 인해 스트링 선택 트랜지스터들(SST1, SST2)이 소거되지 않도록, 제 1 스트링 선택 라인 전압(VSSL1)이 제어된다. 예를 들면, 제 1 스트링 선택 라인 전압(VSSL1)은 소거 전압(Vers)의 1/2 레벨을 기준으로 특정 범위 내의 레벨을 갖도록 제어된다.
제 1 접지 선택 라인 전압(VGSL1)과 소거 전압(Vers) 사이의 전압 차이로 인해 접지 선택 트랜지스터들(GST)이 소거되지 않도록, 제 2 접지 선택 라인 전압(VGSL1)이 제어된다. 예를 들면, 제 1 접지 선택 라인 전압(VGSL1)은 소거 전압(Vers)의 1/2 레벨을 기준으로 특정 범위 내의 레벨을 갖도록 제어된다.
워드 라인 소거 전압(Vwe)과 소거 전압(Vers) 사이의 전압 차이로 인해, 메모리 셀들(MC1~MC6)은 소거된다.
제 4 시간(t4)에, 스트링 선택 라인들(SSL1, SSL2)의 전압들은 제 1 스트링 선택 라인 전압(VSSL1)으로부터 감소한다. 접지 선택 라인(GSL)의 전압은 제 1 접지 선택 라인 전압(VGSL1)으로부터 감소한다. 기판(111)의 전압은 소거 전압(Vers)으로부터 감소한다.
제 5 시간(t5)에, 스트링 선택 라인들(SSL1, SSL2), 접지 선택 라인(GSL), 그리고 기판(111)의 전압은 접지 전압(VSS)으로 낮아진다.
예시적으로, 스트링 선택 라인들(SSL1,SSL2)의 전압 하강 기울기가 기판(111)의 전압 하강 기울기보다 작아지도록, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 제어된다.
스트링 선택 트랜지스터들(SST1, SST2)이 프로그램되지 않도록, 스트링 선택 라인들(SSL1, SSL2)의 전압들, 더 상세하게는 스트링 선택 라인들(SSL1, SSL2)의 전압 하강 기울기들이 제어된다. 예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 높아지지 않도록, 스트링 선택 라인들(SSL1, SSL2)의 전압 하강 기울기가 제어될 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)이 소거되지 않도록, 스트링 선택 라인들(SSL1, SSL2)의 전압들, 더 상세하게는 스트링 선택 라인들(SSL1, SSL2)의 전압 하강 기울기들이 제어된다. 예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 특정 레벨 이상 낮아지지 않도록, 스트링 선택 라인들(SSL1, SSL2)의 전압 하강 기울기들이 제어될 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)이 준-온 또는 턴-온 되지 않도록, 스트링 선택 라인들(SSL1, SSL2)의 전압들, 더 상세하게는 스트링 선택 라인들(SSL1, SSL2)의 전압 하강 기울기들이 제어된다.
접지 선택 라인(GSL)의 전압 하강 기울기가 기판(111)의 전압 하강 기울기보다 작아지도록, 접지 선택 라인(GSL)의 전압이 제어된다.
접지 선택 트랜지스터들(GST)이 프로그램되지 않도록, 접지 선택 라인(GSL)의 전압, 더 상세하게는 접지 선택 라인(GSL)의 전압 하강 기울기가 제어된다. 예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 높아지지 않도록, 접지 선택 라인(GSL)의 전압 하강 기울기가 제어될 수 있다.
접지 선택 트랜지스터들(GST)이 소거되지 않도록, 접지 선택 라인(GSL)의 전압, 더 상세하게는 접지 선택 라인(GSL)의 전압 하강 기울기가 제어된다. 예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 특정 레벨 이상 낮아지지 않도록, 접지 선택 라인(GSL)의 전압 하강 기울기가 제어될 수 있다.
접지 선택 트랜지스터들(GST)이 준-온 또는 턴-온 되지 않도록, 접지 선택 라인(GSL)의 전압, 더 상세하게는 접지 선택 라인(GSL)의 전압 하강 기울기가 제어된다.
상술된 바와 같이, 기판(111)에 소거 전압(Vers)이 인가되는 것에 응답하여 접지 선택 라인(GSL)의 전압 상승 기울기 및 전압 하강 기울기가 기판(111)의 전압 상승 기울기 및 전압 하강 기울기보다 작게 제어된다. 접지 선택 라인(GSL)과 기판(111) 사이의 전압 차이는 특정 범위 내로 유지된다.
예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 높아지는 것이 방지된다. 따라서, 접지 선택 트랜지스터들(GST)이 프로그램되는 것이 방지된다. 또한, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 특정 레벨 이상 낮아지는 것이 방지된다. 따라서, 접지 선택 트랜지스터들(GST)이 소거되는 것이 방지된다. 또한, 채널막들(114)에 기판(111)의 전압이 전달되기 전에 접지 선택 트랜지스터들(GST)이 준-온 되거나 턴-온 되는 것이 방지된다. 따라서, 접지 선택 트랜지스터들(GST)이 GIDL에 의해 열화 및 프로그램되는 것이 방지된다.
마찬가지로, 기판(111)에 소거 전압(Vers)이 인가되는 것에 응답하여 스트링 선택 라인들(SSL1, SSL2)의 전압 상승 기울기 및 전압 하강 기울기가 기판(111)의 전압 상승 기울기 및 전압 하강 기울기보다 작게 제어된다. 스트링 선택 라인들(SSL1, SSL2)과 기판 사이의 전압 차이는 특정 범위 내로 유지된다.
예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 높아지는 것이 방지된다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)이 프로그램되는 것이 방지된다. 또한, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 특정 레벨 이상 낮아지는 것이 방지된다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)이 소거되는 것이 방지된다. 또한, 채널막들(114)에 기판(111)의 전압이 전달되기 전에 스트링 선택 트랜지스터들(SST1, SST2)이 준-온 되거나 턴-온 되는 것이 방지된다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)이 GIDL에 의해 열화 및 프로그램되는 것이 방지된다.
도 13은 본 발명의 제 2 실시 예에 따른 비휘발성 메모리 장치(100a)를 보여주는 블록도이다. 도 13을 참조하면, 비휘발성 메모리 장치(100a)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 발생 회로(140a), 그리고 제어 로직(150)을 포함한다.
전압 발생 회로(140a)를 제외하면, 비휘발성 메모리 장치(100a)는 도 1을 참조하여 설명된 비휘발성 메모리 장치(100)와 동일한 구조를 갖는다. 따라서, 중복되는 구성 요소들에 대한 설명은 생략된다.
전압 발생 회로(140a)는 비휘발성 메모리 장치(100a)에서 요구되는 다양한 전압들을 발생하도록 구성된다. 예시적으로, 전압 발생 회로(140a)는 소거 인에이블 신호(Een)에 응답하여 메모리 셀 어레이(110)에 소거 전압(Vers)을 공급하도록 구성된다. 소거 전압(Vers)의 인가에 응답하여, 전압 발생 회로(140a)는 어드레스 디코더(120)를 통해 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)을 구동하도록 구성된다.
전압 발생 회로(140a)는 지연기(141)를 포함한다. 지연기(141)는 소거 인에이블(Een) 신호가 수신된 후 특정 시간이 경과한 후에, 내부 신호를 발생한다. 내부 신호에 응답하여, 전압 발생 회로(140a)는 어드레스 디코더(120)를 통해 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)을 구동하도록 구성된다. 즉, 전압 발생 회로(140a)는 소거 전압(Vers)이 인가된 후 특정 시간이 경과한 후에, 어드레스 디코더(120)를 통해 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)을 구동하도록 구성된다.
도 14는 도 10의 소거 방법에서 접지 선택 라인(GSL)의 전압을 제어하는 단계 및 스트링 선택 라인들(SSL1, SSL2)의 전압들을 제어하는 단계의 제 2 예를 보여주는 순서도이다. 도 3 내지 도 7, 도 11, 도 13, 그리고 도 14를 참조하면, S310 단계에서 지연 시간 후에 접지 선택 라인(GSL)에 제 2 접지 선택 라인 전압(VGSL2)이 인가된다. S320 단계에서, 지연 시간(DT) 후에 제 2 스트링 선택 라인 전압(VSSL2)이 인가된다. 지연 시간(DT)은 지연기(141)에 의해 특정된 시간일 수 있다.
도 15는 도 10 및 도 14의 소거 방법에 따른 전압 변화를 보여주는 타이밍도이다. 도 3 내지 도 7, 도 10, 도 13 내지 도 15를 참조하면, 제 1 시간(t1)에 워드 라인들(WL1~WL6)에 워드 라인 소거 전압(Vwe)이 인가된다. 기판(111)에 소거 전압(Vers)이 인가된다. 스트링 선택 라인들(SSL1, SSL2)의 전압들은 접지 전압(VSS)으로 유지된다. 접지 선택 라인(GSL)의 전압은 접지 전압(VSS)으로 유지된다.
지연 시간(DT) 후에 제 2 시간(t2)에, 스트링 선택 라인들(SSL1, SSL2)에 제 2 스트링 선택 라인 전압(VSSL2)이 인가된다. 접지 선택 라인(GSL)에 제 2 접지 선택 라인 전압(VGSL2)이 인가된다.
스트링 선택 트랜지스터들(SST1, SST2)이 프로그램되지 않도록, 지연 시간(DT)이 제어된다. 예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 높아지지 않도록, 지연 시간(DT)이 제어될 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)이 소거되지 않도록, 지연 시간(DT)이 제어된다. 예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 특정 레벨 이상 낮아지지 않도록, 지연 시간(DT)이 제어될 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)이 준-온 또는 턴-온 되지 않도록, 지연 시간(DT)이 제어된다.
접지 선택 트랜지스터들(GST)이 프로그램되지 않도록, 지연 시간(DT)이 제어된다. 예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 높아지지 않도록, 지연 시간(DT)이 제어될 수 있다.
접지 선택 트랜지스터들(GST)이 소거되지 않도록, 지연 시간(DT)이 제어된다. 예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 특정 레벨 이상 낮아지지 않도록, 지연 시간(DT)이 제어될 수 있다.
접지 선택 트랜지스터들(GST)이 준-온 또는 턴-온 되지 않도록, 지연 시간(DT)이 제어된다.
제 3 시간(t3)에, 스트링 선택 라인들(SSL1, SSL2)의 전압들은 제 2 스트링 선택 라인 전압(VSSL2)에 도달한다. 접지 선택 라인(GSL)의 전압은 제 2 접지 선택 라인 전압(VGSL2)에 도달한다. 기판(111)의 전압은 소거 전압(Vers)에 도달한다.
스트링 선택 라인들(SSL1, SSL2)과 기판(111) 사이의 전압 차이로 인해 스트링 선택 트랜지스터들(SST1, SST2)이 소거되지 않도록, 제 2 스트링 선택 라인 전압(VSSL2)이 제어된다. 예를 들면, 제 2 스트링 선택 라인 전압(VSSL2)은 소거 전압(Vers)의 1/2 레벨을 기준으로 특정 범위 내의 레벨을 갖도록 제어된다.
접지 선택 라인(GSL)과 기판(111) 사이의 전압 차이로 인해 접지 선택 트랜지스터들(GST)이 소거되지 않도록, 제 2 접지 선택 라인 전압(VGSL2)이 제어된다. 예를 들면, 제 2 접지 선택 라인 전압(VGSL2)은 소거 전압(Vers)의 1/2 레벨을 기준으로 특정 범위 내의 레벨을 갖도록 제어된다.
워드 라인들(WL1~WL6)과 기판(111) 사이의 전압 차이로 인해, 메모리 셀들(MC1~MC6)은 소거된다.
제 4 시간(t4)에, 스트링 선택 라인들(SSL1, SSL2)의 전압들은 제 2 스트링 선택 라인 전압(VGSL2)으로부터 감소한다. 접지 선택 라인(GSL)의 전압은 제 2 접지 선택 라인 전압(VGSL2)으로부터 감소한다. 기판(111)의 전압은 소거 전압(Vers)으로부터 감소한다.
예시적으로, 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)의 전압이 접지 전압(VSS)으로 낮아진 후에, 제 5 시간(t5)에 기판(111)의 전압이 접지 전압(VSS)으로 낮아질 수 있다.
상술된 바와 같이, 기판(111)에 소거 전압(Vers)이 인가된 후 지연 시간(DT) 후에, 스트링 선택 라인들(SSL1, SSL2)에 제 2 스트링 선택 라인 전압(VSSL2)이 공급된다. 스트링 선택 라인들(SSL1, SSL2)과 기판(111) 사이의 전압 차이는 특정 범위 내로 유지된다.
예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 높아지는 것이 방지된다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)이 프로그램되는 것이 방지된다. 또한, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 특정 레벨 이상 낮아지는 것이 방지된다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)이 소거되는 것이 방지된다. 또한, 채널막들(114)에 기판(111)의 전압이 전달되기 전에 스트링 선택 트랜지스터들(SST1, SST2)이 준-온 되거나 턴-온 되는 것이 방지된다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)이 GIDL에 의해 열화 및 프로그램되는 것이 방지된다.
마찬가지로, 기판(111)에 소거 전압(Vers)이 인가된 후 지연 시간(DT) 후에, 접지 선택 라인(GSL)에 제 2 접지 선택 라인 전압(VGSL2)이 공급된다. 접지 선택 라인(GSL)과 기판(111) 사이의 전압 차이는 특정 범위 내로 유지된다.
예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 높아지는 것이 방지된다. 따라서, 접지 선택 트랜지스터들(GST)이 프로그램되는 것이 방지된다. 또한, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 특정 레벨 이상 낮아지는 것이 방지된다. 따라서, 접지 선택 트랜지스터들(GST)이 소거되는 것이 방지된다. 또한, 채널막들(114)에 기판(111)의 전압이 전달되기 전에 접지 선택 트랜지스터들(GST)이 준-온 되거나 턴-온 되는 것이 방지된다. 따라서, 접지 선택 트랜지스터들(GST)이 GIDL에 의해 열화 및 프로그램되는 것이 방지된다.
도 16은 도 13의 전압 발생 회로(140a)를 보여주는 블록도이다. 도 13 및 도 16을 참조하면, 전압 발생 회로(140a)는 지연 회로(141), 소거 전압 발생기(142), 접지 선택 라인 구동기(143), 그리고 스트링 선택 라인 구동기(144)를 포함한다.
지연 회로(141) 및 소거 전압 발생기(142)는 소거 인에이블(Een) 신호를 수신하도록 구성된다. 지연 회로(141)는 소거 인에이블 신호(Een)가 수신된 후 지연 시간(DT)이 경과한 후에, 내부 신호(IS)를 활성화하도록 구성된다.
소거 전압 발생기(142)는 소거 인에이블 신호(Een)에 응답하여 소거 전압(Vers)을 발생하도록 구성된다. 소거 전압(Vers)은 메모리 셀 어레이(110)의 기판(111)에 공급된다.
접지 선택 라인 구동기(143)는 내부 신호(IS)에 응답하여 제 2 접지 선택 라인 전압(VGSL2)을 발생하도록 구성된다. 제 2 접지 선택 라인 전압(VGSL2)은 어드레스 디코더(120)를 통해 선택된 메모리 블록(BLKa)의 접지 선택 라인(GSL)에 공급된다.
스트링 선택 라인 구동기(144)는 내부 신호(IS)에 응답하여 제 2 스트링 선택 라인 전압(VSSL2)을 발생하도록 구성된다. 제 2 스트링 선택 라인 전압(VSSL2)은 어드레스 디코더(120)를 통해 선택된 메모리 블록(BLKa)의 스트링 선택 라인들(SSL1, SSL2)에 공급된다.
도 17은 도 10의 소거 방법에서 접지 선택 라인(GSL)의 전압을 제어하는 단계 및 스트링 선택 라인들(SSL1, SSL2)의 전압들을 제어하는 단계의 제 3 예를 보여주는 순서도이다. 도 3 내지 도 7, 도 10, 도 13, 그리고 도 16을 참조하면, S410 단계에서, 지연 시간(DT) 후에 접지 선택 라인(GSL)이 플로팅된다. 예시적으로, 전압 발생 회로(140a)는 소거 인에이블 신호(Een)에 응답하여 소거 전압(Vers)을 발생한 후 지연 시간(DT)이 경과한 후에, 접지 선택 라인(GSL)을 플로팅하도록 구성된다.
S420 단계에서, 지연 시간(DT) 후에 스트링 선택 라인들(SSL1, SSL2)이 플로팅된다. 예시적으로, 전압 발생 회로(140a)는 소거 인에이블 신호(Een)에 응답하여 소거 전압(Vers)을 발생한 후 지연 시간(DT)이 경과한 후에, 스트링 선택 라인들(SSL1, SSL2)을 플로팅하도록 구성된다.
도 18은 도 10 및 도 17의 소거 방법에 따른 전압 변화를 보여주는 타이밍도이다. 도 3 내지 도 7, 도 10, 도 13, 그리고 도 17 및 도 18을 참조하면, 제 1 시간(t1)에 워드 라인들(WL1~WL6)에 워드 라인 소거 전압(Vwe)이 인가된다. 기판(111)에 소거 전압(Vers)이 인가된다. 스트링 선택 라인들(SSL1, SSL2)의 전압들은 접지 전압(VSS)으로 유지된다. 접지 선택 라인(GSL)의 전압은 접지 전압(VSS)으로 유지된다.
지연 시간(DT) 후에 제 2 시간(t2)에, 스트링 선택 라인들(SSL1, SSL2)이 플로팅된다. 접지 선택 라인(GSL)이 플로팅된다.
스트링 선택 트랜지스터들(SST1, SST2)이 프로그램되지 않도록, 지연 시간(DT)이 제어된다. 예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 높아지지 않도록, 지연 시간(DT)이 제어될 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)이 소거되지 않도록, 지연 시간(DT)이 제어된다. 예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 특정 레벨 이상 낮아지지 않도록, 지연 시간(DT)이 제어될 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)이 준-온 또는 턴-온 되지 않도록, 지연 시간(DT)이 제어된다.
접지 선택 트랜지스터들(GST)이 프로그램되지 않도록, 지연 시간(DT)이 제어된다. 예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 높아지지 않도록, 지연 시간(DT)이 제어될 수 있다.
접지 선택 트랜지스터들(GST)이 소거되지 않도록, 지연 시간(DT)이 제어된다. 예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 특정 레벨 이상 낮아지지 않도록, 지연 시간(DT)이 제어될 수 있다.
접지 선택 트랜지스터들(GST)이 준-온 또는 턴-온 되지 않도록, 지연 시간(DT)이 제어된다.
제 3 시간(t3)에, 스트링 선택 라인들(SSL1, SSL2)의 전압들은 제 1 스트링 선택 라인 플로팅 전압(VSF1)에 도달한다. 접지 선택 라인(GSL)의 전압은 제 1 접지 선택 라인 플로팅 전압(VGF1)에 도달한다. 기판(111)의 전압은 소거 전압(Vers)에 도달한다.
스트링 선택 라인들(SSL1, SSL2)과 기판(111) 사이의 전압 차이로 인해 스트링 선택 트랜지스터들(SST1, SST2)이 소거되지 않도록, 지연 시간(DT)이 제어된다. 예를 들면, 제 1 스트링 선택 라인 플로팅 전압(VSF1)이 소거 전압(Vers)의 1/2 레벨을 기준으로 특정 범위 내의 레벨을 갖도록, 지연 시간(DT)이 제어될 수 있다. 지연 시간(DT)은 커플링 효과에 의한 스트링 선택 라인들(SSL1, SSL2)의 전압 상승 기울기에 따라 제어될 수 있다.
접지 선택 라인(GSL)과 기판(111) 사이의 전압 차이로 인해 접지 선택 트랜지스터들(GST)이 소거되지 않도록, 지연 시간(DT)이 제어된다. 예를 들면, 제 1 접지 선택 라인 플로팅 전압(VGF1)이 소거 전압(Vers)의 1/2 레벨을 기준으로 특정 범위 내의 레벨을 갖도록, 지연 시간(DT)이 제어될 수 있다. 지연 시간(DT)은 커플링 효과에 의한 접지 선택 라인(GSL)의 전압 상승 기울기에 따라 제어될 수 있다.
워드 라인들(WL1~WL6)과 기판(111) 사이의 전압 차이로 인해, 메모리 셀들(MC1~MC6)은 소거된다.
제 4 시간(t4)에, 스트링 선택 라인들(SSL1, SSL2)의 전압들은 제 1 스트링 선택 라인 플로팅 전압(VSF1)으로부터 감소한다. 접지 선택 라인(GSL)의 전압은 제 1 접지 선택 라인 플로팅 전압(VGF1)으로부터 감소한다. 기판(111)의 전압은 소거 전압(Vers)으로부터 감소한다.
예시적으로, 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)의 전압들이 접지 전압(VSS)으로 낮아진 후에, 제 5 시간(t5)에 기판(111)의 전압이 접지 전압(VSS)으로 낮아질 수 있다.
상술된 바와 같이, 기판(111)에 소거 전압(Vers)이 인가된 후 지연 시간(DT) 후에, 스트링 선택 라인들(SSL1, SSL2)이 플로팅된다. 스트링 선택 라인들(SSL1, SSL2)과 기판(111) 사이의 전압 차이는 특정 범위 내로 유지된다.
예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 높아지는 것이 방지된다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)이 프로그램되는 것이 방지된다. 또한, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 특정 레벨 이상 낮아지는 것이 방지된다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)이 소거되는 것이 방지된다. 또한, 채널막들(114)에 기판(111)의 전압이 전달되기 전에 스트링 선택 트랜지스터들(SST1, SST2)이 준-온 되거나 턴-온 되는 것이 방지된다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)이 GIDL에 의해 열화 및 프로그램되는 것이 방지된다.
마찬가지로, 기판(111)에 소거 전압(Vers)이 인가된 후 지연 시간(DT) 후에, 접지 선택 라인(GSL)이 플로팅된다. 접지 선택 라인(GSL)과 기판(111) 사이의 전압 차이는 특정 범위 내로 유지된다.
예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 높아지는 것이 방지된다. 따라서, 접지 선택 트랜지스터들(GST)이 프로그램되는 것이 방지된다. 또한, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 특정 레벨 이상 낮아지는 것이 방지된다. 따라서, 접지 선택 트랜지스터들(GST)이 소거되는 것이 방지된다. 또한, 채널막들(114)에 기판(111)의 전압이 전달되기 전에 접지 선택 트랜지스터들(GST)이 준-온 되거나 턴-온 되는 것이 방지된다. 따라서, 접지 선택 트랜지스터들(GST)이 GIDL에 의해 열화 및 프로그램되는 것이 방지된다.
내부 신호(IS)에 응답하여 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)을 플로팅하는 것을 제외하면, 전압 발생 회로(140a)는 도 16을 참조하여 설명된 바와 동일한 구조를 갖는다.
도 19는 본 발명의 제 3 실시 예에 따른 비휘발성 메모리 장치(100b)를 보여주는 블록도이다. 도 19를 참조하면, 비휘발성 메모리 장치(100b)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 발생 회로(140b), 제어 로직(150), 그리고 기판 모니터 회로(160)를 포함한다.
전압 발생 회로(140b)가 변형되고 기판 모니터 회로(160)가 추가되는 것을 제외하면, 비휘발성 메모리 장치(100b)는 도 1을 참조하여 설명된 비휘발성 메모리장치(100)와 동일한 구조를 갖는다. 따라서, 중복되는 구성 요소들에 대한 상세한 설명은 생략된다.
전압 발생 회로(140b)는 소거 인에이블 신호(Een)에 응답하여 메모리 셀 어레이(100b)의 기판(111)에 소거 전압(Vers)을 공급하도록 구성된다. 전압 발생 회로(140b)는 선택 신호(SE)에 응답하여 어드레스 디코더(120)를 통해 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)의 전압들을 제어하도록 구성된다.
기판 모니터 회로(160)는 메모리 셀 어레이(110)의 기판(111)의 전압을 모니터하도록 구성된다. 기판(111)의 전압 레벨이 목표 전압(Vtar)의 레벨에 도달하면, 기판 모니터 회로(160)는 선택 신호(SE)를 활성화하도록 구성된다.
도 20은 도 10의 소거 방법에서 접지 선택 라인(GSL)의 전압을 제어하는 단계 및 스트링 선택 라인들(SSL1, SSL2)의 전압들을 제어하는 단계의 제 4 예를 보여주는 순서도이다. 도 3 내지 도 7, 도 10, 도 19, 그리고 도 20을 참조하면, S510 단계에서, 기판(111)의 전압이 목표 전압(Vtar)에 도달할 때, 접지 선택 라인(GSL)에 제 3 접지 선택 라인 전압(VGSL3)이 인가된다. S520 단계에서, 기판(111)의 전압이 목표 전압(Vtar)에 도달할 때, 스트링 선택 라인들(SSL1, SSL2)에 제 3 스트링 선택 라인 전압(VSSL3)이 인가된다.
도 21은 도 10 및 도 20의 소거 방법에 따른 전압 변화를 보여주는 타이밍도이다. 도 3 내지 도 7, 도 10, 도 19 내지 도 21을 참조하면, 제 1 시간(t1)에 워드 라인들(WL1~WL6)에 워드 라인 소거 전압(Vwe)이 인가된다. 기판(111)에 소거 전압(Vers)이 인가된다. 스트링 선택 라인들(SSL1, SSL2)의 전압들은 접지 전압(VSS)으로 유지된다. 접지 선택 라인(GSL)의 전압은 접지 전압(VSS)으로 유지된다.
제 2 시간(t2)에, 기판(111)의 전압이 목표 전압(Vtar)에 도달한다. 이때, 기판 모니터 회로(160)는 선택 신호(SE)를 활성화한다. 선택 신호(SE)에 응답하여, 전압 발생 회로(140b)는 어드레스 디코더(120)를 통해 스트링 선택 라인들(SSL1, SSL2)에 제 3 스트링 선택 라인 전압(VSSL3)을 공급한다. 또한, 전압 발생 회로(140b)는 어드레스 디코더(120)를 통해 접지 선택 라인(GSL)에 제 3 접지 선택 라인 전압(VGSL3)을 공급한다.
스트링 선택 트랜지스터들(SST1, SST2)이 프로그램되지 않도록, 제 3 접지 선택 라인 전압(VSSL3) 및 목표 전압(Vtar)이 제어된다. 예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 높아지지 않도록, 제 3 접지 선택 라인 전압(VSSL3) 및 목표 전압(Vtar)이 제어될 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)이 소거되지 않도록, 제 3 접지 선택 라인 전압(VSSL3) 및 목표 전압(Vtar)이 제어된다. 예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 특정 레벨 이상 낮아지지 않도록, 제 3 접지 선택 라인 전압(VSSL3) 및 목표 전압(Vtar)이 제어될 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)이 준-온 또는 턴-온 되지 않도록, 제 3 접지 선택 라인 전압(VSSL3) 및 목표 전압(Vtar)이 제어된다.
접지 선택 트랜지스터들(GST)이 프로그램되지 않도록, 제 3 접지 선택 라인 전압(VGSL3) 및 목표 전압(Vtar)이 제어된다. 예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 높아지지 않도록, 제 3 접지 선택 라인 전압(VGSL3) 및 목표 전압(Vtar)이 제어될 수 있다.
접지 선택 트랜지스터들(GST)이 소거되지 않도록, 제 3 접지 선택 라인 전압(VGSL3) 및 목표 전압(Vtar)이 제어된다. 예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 특정 레벨 이상 낮아지지 않도록, 제 3 접지 선택 라인 전압(VGSL3) 및 목표 전압(Vtar)이 제어될 수 있다.
접지 선택 트랜지스터들(GST)이 준-온 또는 턴-온 되지 않도록, 제 3 접지 선택 라인 전압(VGSL3) 및 목표 전압(Vtar)이 제어된다.
제 3 시간(t3)에, 스트링 선택 라인들(SSL1, SSL2)의 전압들은 제 3 스트링 선택 라인 전압(VSSL3)에 도달한다. 접지 선택 라인(GSL)의 전압은 제 3 접지 선택 라인 전압(VGSL3)에 도달한다. 기판(111)의 전압은 소거 전압(Vers)에 도달한다.
스트링 선택 라인들(SSL1, SSL2)과 기판(111) 사이의 전압 차이로 인해 스트링 선택 트랜지스터들(SST1, SST2)이 소거되지 않도록, 제 3 접지 선택 라인 전압(VSSL3)이 제어된다. 예를 들면, 제 3 접지 선택 라인 전압(VSSL3)은 소거 전압(Vers)의 1/2 레벨을 기준으로 특정 범위 내의 레벨을 갖도록 제어될 수 있다.
접지 선택 라인(GSL)과 기판(111) 사이의 전압 차이로 인해 접지 선택 트랜지스터들(GST)이 소거되지 않도록, 제 3 접지 선택 라인 전압(VGSL3)이 제어된다. 예를 들면, 제 3 접지 선택 라인 전압(VGSL3)은 소거 전압(Vers)의 1/2 레벨을 기준으로 특정 범위 내의 레벨을 갖도록 제어될 수 있다.
워드 라인들(WL1~WL6)과 기판(111) 사이의 전압 차이로 인해, 메모리 셀들(MC1~MC6)은 소거된다.
제 4 시간(t4)에, 스트링 선택 라인들(SSL1, SSL2)의 전압들은 제 1 스트링 선택 라인 플로팅 전압(VSF1)으로부터 감소한다. 접지 선택 라인(GSL)의 전압은 제 1 접지 선택 라인 플로팅 전압(VGF1)으로부터 감소한다. 기판(111)의 전압은 소거 전압(Vers)으로부터 감소한다.
예시적으로, 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)의 전압들이 접지 전압(VSS)으로 낮아진 후에, 제 5 시간(t5)에 기판(111)의 전압이 접지 전압(VSS)으로 낮아질 수 있다.
상술된 바와 같이, 기판(111)의 전압이 목표 전압(Vtar)에 도달할 때, 스트링 선택 라인들(SSL1, SSL2)에 제 3 스트링 선택 라인 전압(VSSL3)이 인가된다. 스트링 선택 라인들(SSL1, SSL2)과 기판(111) 사이의 전압 차이는 특정 범위 내로 유지된다.
예를 들면, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 높아지는 것이 방지된다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)이 프로그램되는 것이 방지된다. 또한, 스트링 선택 라인들(SSL1, SSL2)의 전압들이 기판(111)의 전압보다 특정 레벨 이상 낮아지는 것이 방지된다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)이 소거되는 것이 방지된다. 또한, 채널막들(114)에 기판(111)의 전압이 전달되기 전에 스트링 선택 트랜지스터들(SST1, SST2)이 준-온 되거나 턴-온 되는 것이 방지된다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)이 GIDL에 의해 열화 및 프로그램되는 것이 방지된다.
마찬가지로, 기판(111)의 전압이 목표 전압(Vtar)에 도달할 때, 접지 선택 라인(GSL)에 제 3 접지 선택 라인 전압(VGSL3)이 인가된다. 접지 선택 라인(GSL)과 기판(111) 사이의 전압 차이는 특정 범위 내로 유지된다.
예를 들면, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 높아지는 것이 방지된다. 따라서, 접지 선택 트랜지스터들(GST)이 프로그램되는 것이 방지된다. 또한, 접지 선택 라인(GSL)의 전압이 기판(111)의 전압보다 특정 레벨 이상 낮아지는 것이 방지된다. 따라서, 접지 선택 트랜지스터들(GST)이 소거되는 것이 방지된다. 또한, 채널막들(114)에 기판(111)의 전압이 전달되기 전에 접지 선택 트랜지스터들(GST)이 준-온 되거나 턴-온 되는 것이 방지된다. 따라서, 접지 선택 트랜지스터들(GST)이 GIDL에 의해 열화 및 프로그램되는 것이 방지된다.
도 22는 도 19의 기판 모니터 회로(160)를 보여주는 블록도이다. 도 22를 참조하면, 기판 모니터 회로(130)는 업-트림기(161), 다운-트림기(163), 그리고 비교기(165)를 포함한다.
업-트림기(161)에 기판 전압(Vsub)이 제공된다. 다운-트림기(163)는 접지 단자에 연결된다. 업-트림기(161) 및 다운-트림기(163) 사이의 중간 노드(C)는 비교기(165)에 연결된다. 업-트림기(161) 및 다운-트림기(163)는 기판 전압(Vsub)을 분배할 것이다. 예를 들면, 업-트림기(161) 및 다운-트림기(163)는 저항값을 갖도록 구성될 것이다. 즉,업-트림기(161) 및 다운-트림기(163)에 의해 분배된 전압이 비교기(135)에 제공된다.
예시적으로, 업-트림기(161) 및 다운 트림기(163)는 가변 가능한 저항값을 갖도록 구성된다. 예를 들면, 업-트림기(161)는 제 1 코드 신호(CODE1)에 응답하여 저항값을 조절하도록 구성된다. 다운-트림기(163)는 제 2 코드 신호(CODE2)에 응답하여 저항값을 조절하도록 구성된다.
비교기(165)는 중간 노드(C)의 전압 및 목표 전압(Vtar)을 비교한다. 비교 결과에 따라, 비교기(165)는 선택 신호(SE)를 활성화 또는 비활성화 한다. 선택 신호(SE)는 전압 발생 회로(140b)에 전달된다. 전압 발생 회로(140b)는 선택 신호(SE)에 응답하여 선택된 메모리 블록(BLKa)의 접지 선택 라인(GSL)에 제 3 접지 선택 라인 전압(VGSL3)을 공급한다. 전압 발생 회로(140b)는 선택 신호(SE)에 응답하여 선택된 메모리 블록(BLKa)의 스트링 선택 라인들(SSL1, SSL2)에 제 3 스트링 선택 라인 전압(VSSL3)을 공급한다. 즉, 업-트림기(161) 및 다운-트림기(163)의 분배비 및 기준 전압(Vref)의 레벨에 따라, 목표 전압(Vtar)의 레벨이 설정될 수 있다.
업-트림기(161) 및 다운-트림기(163)의 분배비는 코드 신호들(CODE1, CODE2)에 따라 제어된다. 따라서, 코드 신호들(CODE1, CODE2)에 기반하여 목표 전압(Vtar)의 레벨이 가변될 수 있다.
도 22에서, 비교기(165)의 출력이 선택 신호(SE)로 제공되는 것으로 도시되어 있다. 그러나, 비교기(165)의 출력을 조절하여 선택 신호(SE)로 출력하는 로직 블록이 추가적으로 제공될 수 있다.
도 23은 도 22의 업-트림기(161)를 보여주는 회로도이다. 도 23을 참조하면, 업-트림기(161)는 제 1 내지 제 n 저항들(R1~Rn) 그리고 제 1 내지 제 n 스위치들(T1~Tn)을 포함한다. 예시적으로, 제 1 내지 제 n 스위치들(T1~Tn)은 트랜지스터들인 것으로 도시되어 있다. 그러나, 제 1 내지 제 n 스위치들(T1~Tn)은 트랜지스터들로 한정되지 않는다.
제 1 내지 제 n 저항들(R1~Rn)은 직렬 연결된다. 제 1 내지 제 n 저항들(R1~Rn) 그리고 제 1 내지 제 n 트랜지스터들(T1~Tn)은 각각 병렬 연결된다. 제 1 내지 제 n 트랜지스터들(T1~Tn)은 제 1 코드 신호(CODE1)에 응답하여 동작한다. 예시적으로, 제 1 트랜지스터(T1)가 턴-온 되면, 제 1 저항(R1)을 우회하는 경로가 제 1 트랜지스터(T1)에 의해 제공된다. 따라서, 업-트림기(131)의 저항값은 감소한다. 제 1 트랜지스터(T1)가 턴-오프 되면, 제 1 저항(R1)을 우회하는 경로는 제공되지 않는다. 따라서, 제 1 저항(R1)의 저항값은 업-트림기(131)의 저항값에 반영된다.
제 2 코드 신호(CODE2)가 제공되는 것을 제외하면, 도 22의 다운-트림기(163)는 업-트림기(161)와 동일한 구조를 갖는다. 따라서, 다운-트림기(163)에 대한 상세한 설명은 생략된다.
상술된 바와 같이, 제 1 코드 신호(CODE1)를 제어함으로써, 업-트림기(161)의 저항값이 조절될 수 있다. 또한, 제 2 코드 신호(CODE2)를 제어함으로써, 다운-트림기(163)의 저항값이 조절될 수 있다. 따라서, 제 1 코드 신호(CODE1) 및 제 2 코드 신호(CODE2)를 제어함으로써 목표 전압(Vtar)의 레벨이 가변될 수 있다.
도 24는 도 19의 전압 발생 회로(140b)를 보여주는 블록도이다. 도 19 및 도 24를 참조하면, 전압 발생 회로(140b)는 소거 전압 발생기(142), 접지 선택 라인 구동기(143), 스트링 선택 라인 구동기(144), 그리고 게이트 회로(145)를 포함한다.
소거 전압 발생기(142)는 소거 인에이블 신호(Een)에 응답하여 동작한다. 소거 인에이블 신호(Een)에 응답하여, 소거 전압 발생기(142)는 소거 전압(Vers)을 발생하도록 구성된다. 소거 전압(Vers)은 메모리 셀 어레이(110)의 기판(111)에 공급된다.
게이트 회로(145)는 소거 인에이블 신호(Een) 및 선택 신호(SE)에 응답하여 동작한다. 소거 인에이블 신호(Een) 및 선택 신호(SE)가 모두 활성 상태일 때, 게이트 회로(145)는 내부 신호(IS)를 활성화하도록 구성된다. 내부 신호(IS)는 접지 선택 라인 구동기(143) 및 스트링 선택 라인 구동기(144)에 제공된다.
접지 선택 라인 구동기(143)는 내부 신호(IS)에 응답하여 제 3 접지 선택 라인 전압(VGSL3)을 발생하도록 구성된다. 제 3 접지 선택 라인 전압(VGSL3)은 어드레스 디코더(120)를 통해 접지 선택 라인(GSL)에 공급된다.
스트링 선택 라인 구동기(144)는 내부 신호(IS)에 응답하여 제 3 스트링 선택 라인 전압(VSSL3)을 발생하도록 구성된다. 제 3 스트링 선택 라인 전압(VSSL3)은 어드레스 디코더(120)를 통해 스트링 선택 라인들(SSL1,SSL2)에 공급된다.
상술된 바와 같이, 본 발명의 실시 예에 따른 소거 방법에 의하면, 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)에 접지 전압(VSS)이 공급된다. 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)에 접지 전압(VSS)이 공급됨으로써, 접지 선택 트랜지스터들(GST) 및 스트링 선택 트랜지스터들(SST1, SST2)이 준-온 및 턴-온 되는 것이 방지된다.
또한, 본 발명의 실시 예에 따른 소거 방법에 의하면, 소거 전압(Vers)의 인가에 응답하여 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)의 전압들은 접지 전압(VSS)으로부터 제어된다. 예시적으로, 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)의 전압들과 기판(111)의 전압 사이의 차이가 특정 범위 내로 유지된다. 따라서, 접지 선택 트랜지스터들(GST) 및 스트링 선택 트랜지스터들(SST1, SST2)이 프로그램 및 소거되는 것이 방지된다.
도 25는 도 3 내지 도 6의 메모리 블록(BLKa)의 제 2 예에 따른 등가 회로(BLKa2)를 보여주는 회로도이다. 도 3 내지 도 6, 그리고 도 25를 참조하면, 메모리 블록(BLKa2)는 제 2 방향을 따라 복수의 서브 블록들로 분할된다. 그리고, 서브 블록들의 사이에, 더미 메모리 셀들(DMC1, DMC2) 및 더미 메모리 셀들(DMC1, DMC2)에 연결된 더미 워드 라인들(DWL1, DWL2)이 제공된다.
예시적으로, 등가 회로(BLKa2)의 메모리 셀들(MC1~MC4)은 하나의 메모리 블록을 구성할 수 있다. 소거 동작 시에, 더미 워드 라인들(DWL1, DWL2)에 더미 워드 라인 전압(VDWL)이 공급되거나 더미 워드 라인들(DWL1, DWL2)이 플로팅되는 것을 제외하면, 등가 회로(BLKa2)의 소거 방법은 도 7의 등가 회로(BLKa1)를 참조하여 설명된 소거 방법과 동일하다. 더미 워드 라인 전압(VDWL)은 더미 메모리 셀들(DMC1, DMC2)의 소거를 방지하는 전압이다. 더미 워드 라인 전압(VDWL)은 워드 라인 소거 전압(Vwe)보다 높고 소거 전압(Vers)보다 낮은 중간 전압일 수 있다.
다른 예로서, 등가 회로(BLKa2)의 메모리 셀들(MC1~MC4)은 더미 메모리 셀들(DMC1, DMC2)을 기준으로 서브 메모리 블록들로 분할될 수 있다.
제 2 및 제 3 도전 물질들(CM2, CM3)은 제 1 및 제 2 메모리 셀들(MC1, MC2)과 제 1 및 제 2 워드 라인들(WL1, WL2)을 형성하며, 제 1 서브 블록을 구성한다. 제 4 및 제 5 도전 물질들(CM4, CM5)은 더미 메모리 셀들(DMC1, DMC2) 및 더미 워드 라인들(DWL1, DWL2)을 형성한다. 제 6 및 제 7 도전 물질들(CM6, CM7)은 제 3 및 제 4 메모리 셀들(MC3, MC4)과 제 3 및 제 4 워드 라인들(WL3, WL4)을 형성하며, 제 2 서브 블록을 구성한다.
메모리 블록(BLKa2)은 서브 블록 단위로 소거된다. 도 10 내지 도 24를 참조하여 설명된 바와 같이, 선택된 서브 블록의 워드 라인들에 워드 라인 소거 전압(Vwe)이 인가된다. 비선택된 서브 블록의 워드 라인들은 프로그램 금지된다. 예를 들면, 비선택된 서브 블록의 워드 라인들은 플로팅될 수 있다. 비선택된 서브 블록의 워드 라인들에 중간 전압이 인가될 수 있다. 중간 전압은 소거 전압(Vers)과 워드 라인 소거 전압(Vwe) 사이의 레벨을 가질 수 있다.
서브 블록 단위로 소거되는 것을 제외하면, 메모리 블록(BLKa2)은 도 10 내지 도 24를 참조하여 설명된 바와 같이 소거된다. 소거 동작 시에, 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)에 접지 전압(VSS)이 인가된다. 기판(111)에 소거 전압(Vers)이 인가되는 것에 응답하여, 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL1, SSL2)의 전압들은 접지 전압(VSS)으로부터 제어된다.
예시적으로, 메모리 블록(BLKa2)은 두 개의 서브 블록들로 분할되는 것으로 설명된다. 그러나, 서브 블록들의 수는 한정되지 않는다. 또한, 메모리 블록(BKLa2)의 서브 블록들 사이에 두 개의 더미 워드 라인들(DWL1, DWL2)이 제공되는 것으로 설명된다. 그러나, 서브 블록들 사이에 제공되는 더미 워드 라인들(DWL1, DWL2)의 수는 한정되지 않는다.
도 26은 도 3 내지 도 6의 메모리 블록(BLKa)의 제 3 예에 따른 등가 회로(BLKa3)를 보여주는 회로도이다. 도 3 내지 도 6, 그리고 도 26을 참조하면, 동일한 행의 셀 스트링들은 접지 선택 라인을 공유한다. 상이한 행의 셀 스트링들은 상이한 접지 선택 라인들에 각각 연결된다. 즉, 접지 선택 트랜지스터들(GST)은 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)에 연결된다.
복수의 접지 선택 라인들(GSL1, GSL2)이 제공되는 것을 제외하면, 메모리 블록(BLKa2)은 도 10 내지 도 24를 참조하여 설명된 바와 같이 소거된다. 소거 동작 시에, 접지 선택 라인들(GSL1, GSL2) 및 스트링 선택 라인들(SSL1, SSL2)에 접지 전압(VSS)이 인가된다. 기판(111)에 소거 전압(Vers)이 인가되는 것에 응답하여, 접지 선택 라인들(GSL1, GSL2) 및 스트링 선택 라인들(SSL1, SSL2)의 전압들은 접지 전압(VSS)으로부터 제어된다.
도 27은 도 3 내지 도 6의 메모리 블록(BLKa)의 제 4 예에 따른 등가 회로(BLKa4)를 보여주는 회로도이다. 도 7의 등가 회로(BLKa1)와 비교하면, 메모리 블록(BLKa4)의 각 셀 스트링에 측면 트랜지스터들(LTR)이 추가적으로 제공된다.
도 3 내지 도 6, 그리고 도 27을 참조하면, 각 셀 스트링에서, 측면 트랜지스터들(LTR)은 접지 선택 트랜지스터(GST) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터들(LTR)의 게이트들(또는 제어 게이트들)은 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)와 함께 접지 선택 라인(GSL)에 연결된다.
제 1 도전 물질들(CM1)은 각각 제 1 및 제 2 접지 선택 라인들(GSL1, GSL2)에 대응한다. 제 1 도전 물질들(CM1)에 특정 전압이 인가되면, 제 1 도전 물질들(CM1)에 인접한 채널막들(114)의 부분에 채널들이 형성된다. 즉, 접지 선택 트랜지스터들(GST)에 채널이 형성된다. 또한, 제 1 도전 물질들(CM1)에 특정 전압이 인가되면, 제 1 도전 물질들(CM1)에 인접한 기판(111)의 부분에 채널들이 형성된다.
제 1 내지 제 3 도핑 영역들(311~313)은 공통으로 연결되어 공통 소스 라인(CSL)을 형성한다. 공통 소스 라인(CSL) 및 메모리 셀들(MC1~MC6)의 채널들은 접지 선택 라인(GSL)의 전압에 의해 기판(111)에 생성된 채널들(예를 들면, 수평 채널들) 및 채널막들(114)에 생성된 채널들(예를 들면, 수직 채널들)을 통해 전기적으로 연결된다.
즉, 공통 소스 라인(CSL) 및 제 1 메모리 셀들(MC1) 사이에, 접지 선택 라인(GSL)에 의해 구동되며 기판에 수직한 트랜지스터 및 기판과 평행한 트랜지스터들이 제공되는 것으로 이해될 수 있다. 기판에 수직한 트랜지스터는 접지 선택 트랜지스터(GST)로 이해될 수 있으며, 기판에 평행한 트랜지스터들은 측면 트랜지스터들(LTR)로 이해될 수 있다.
도 28은 도 3 내지 도 6의 메모리 블록(BLKa)의 제 5 예에 따른 등가 회로(BLKa5)를 보여주는 회로도이다. 도 7의 등가 회로(BLKa1)와 비교하면, 각 셀 스트링에서, 메모리 셀들(MC1~MC4) 및 공통 소스 라인(CSL) 사이에 두 개의 접지 선택 트랜지스터들(GSTa, GSTb)이 제공된다. 또한, 메모리 셀들(MC1~MC4) 및 비트 라인들(BL1, BL2) 사이에 두 개의 스트링 선택 트랜지스터들(SSTa, SSTb)이 제공된다.
제 1 도전 물질들(CM1)은 제 a 접지 선택 트랜지스터들(GSTa)을 형성하고, 제 2 도전 물질들(CM2)은 제 b 접지 선택 트랜지스터들(GSTb)을 형성한다. 동일한 행의 셀 스트링들에서, 접지 선택 트랜지스터들(GSTa, GSTb)은 하나의 접지 선택 라인(GSL)을 공유한다. 상이한 행들의 셀 스트링들에서, 접지 선택 트랜지스터들(GSTa, GST)은 하나의 접지 선택 라인(GSL)을 공유한다. 즉, 접지 선택 트랜지스터들(GSTa, GSTb)은 하나의 접지 선택 라인(GSL)에 공통으로 연결된다.
제 7 도전 물질들(CM7)은 제 a 스트링 선택 트랜지스터들(SSTa)을 형성하고, 제 8 도전 물질들(CM8)은 제 b 스트링 선택 트랜지스터들(SSTb)을 형성한다. 동일한 행의 셀 스트링들에서, 동일한 높이의 스트링 선택 트랜지스터들(SSTa 또는 SSTb)은 하나의 스트링 선택 라인을 공유한다. 상이한 높이의 스트링 선택 트랜지스터들(SSTa, SSTb)은 각각 상이한 스트링 선택 라인들에 연결된다.
제 1 행의 셀 스트링들(CS11~CS12)에서, 제 a 스트링 선택 트랜지스터들(SSTa)은 제 1a 스트링 선택 라인(SSL1a)을 공유한다. 제 b 스트링 선택 트랜지스터들(SSTb)은 제 1b 스트링 선택 라인(SSL1b)을 공유한다. 제 2 행의 셀 스트링들(CS21~CS22)에서, 제 a 스트링 선택 트랜지스터들(SST1)은 제 2a 스트링 선택 라인(SSL2a)을 공유한다. 제 b 스트링 선택 트랜지스터들(SSTb)은 제 2b 스트링 선택 라인(SSL2b)을 공유한다.
예시적으로, 각 셀 스트링에서 두 개의 접지 선택 트랜지스터들(GSTa, GSTb)이 제공되는 것으로 설명되었다. 즉, 제 1 및 제 2 도전 물질들(CM1, CM2)이 접지 선택 트랜지스터들(GSTa, GSTb)을 형성하는 것으로 설명되었다. 그러나, 각 셀 스트링에 제공되는 접지 선택 트랜지스터들의 수는 한정되지 않는다. 예를 들면, 각 셀 스트링에서, 적어도 하나의 접지 선택 트랜지스터가 제공될 수 있다.
예시적으로, 각 셀 스트링에서 두 개의 스트링 선택 트랜지스터들(SSTa, SSTb)이 제공되는 것으로 설명되었다. 즉, 제 7 및 제 8 도전 물질들(CM7, CM8)이 스트링 선택 트랜지스터들(SSTa, SSTb)을 형성하는 것으로 설명되었다. 그러나, 각 셀 스트링에 제공되는 스트링 선택 트랜지스터들의 수는 한정되지 않는다. 예를 들면, 각 셀 스트링에서, 적어도 하나의 스트링 선택 트랜지스터가 제공될 수 있다.
도 29는 도 3 내지 도 6의 메모리 블록(BLKa)의 제 6 예에 따른 등가 회로(BLKa6)를 보여주는 회로도이다. 도 28 등가 회로(BLKa5)와 비교하면, 동일한 행의 셀 스트링들에서, 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인을 공유한다.
제 1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 제 1 스트링 선택 라인(SSL1)에 공통으로 연결된다. 제 2 행의 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 제 2 스트링 선택 라인(SSL2)에 공통으로 연결된다.
도 28을 참조하여 설명된 바와 같이, 각 셀 스트링에 제공되는 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 수는 한정되지 않는다.
도 30은 도 3 내지 도 6의 메모리 블록(BLKa)의 제 7 예에 따른 등가 회로(BLKa7)를 보여주는 회로도이다. 도 7의 등가 회로(BLKa1)와 비교하면, 메모리 셀들(MC1~MC4) 및 접지 선택 트랜지스터들(GST) 사이에 제 1 더미 메모리 셀들(DMC1)이 제공된다. 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드 라인(DWL1)에 공통으로 연결된다. 제 1 도전 물질들(CM1)이 공통으로 연결되어, 제 1 더미 워드 라인(DWL1)을 구성한다.
메모리 셀들(MC1~MC4) 및 스트링 선택 트랜지스터들(SST1, SST2) 사이에, 제 2 더미 메모리 셀들(DMC2)이 제공된다. 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드 라인(DWL2)에 공통으로 연결된다. 제 8 도전 물질들(CM8)이 공통으로 연결되어, 제 2 더미 워드 라인(DWL2)을 구성한다.
예시적으로, 각 셀 스트링에서 두 개의 더미 메모리 셀들(DMC1, DMC2)이 제공되는 것으로 설명되었다. 즉, 제 1 및 제 8 도전 물질들(CM1, CM8)이 더미 메모리 셀들(DMC1, DMC2)을 형성하는 것으로 설명되었다. 그러나, 각 셀 스트링에 제공되는 더미 메모리 셀들의 수는 한정되지 않는다. 예를 들면, 각 셀 스트링에서, 접지 선택 트랜지스터와 인접한 적어도 하나의 더미 메모리 셀이 제공될 수 있다. 또한, 각 셀 스트링에서, 스트링 선택 트랜지스터와 인접한 적어도 하나의 더미 메모리 셀이 제공될 수 있다.
도 31은 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 2 예이다. 도 3, 도 4, 그리고 도 31을 참조하면, 필라들(PL11, PL12, PL21, PL22)은 하부 필라들(PL11a, PL12a, PL21a, PL22a) 및 상부 필라들(PL11b, PL12b, PL21b, PL22b)을 포함한다.
기판(111) 상에 하부 필라들(PL11a, PL12a, PL21a, PL22a)이 제공된다. 하부 필라들(PL11a, PL12a, PL21a, PL22a)은 하부 채널막들(114a) 및 하부 내부물질들(115a)을 포함한다. 하부 채널막들(114a)은 기판(111)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a)은 제 2 방향의 바디로 동작한다. 하부 내부 물질들(115a)은 절연 물질을 포함한다.
하부 필라들(PL11a, PL12a, PL21a, PL22a) 상에 상부 필라들(PL11b, PL12b, PL21b, PL22b)이 제공된다. 상부 필라들(PL11b, PL12b, PL21b, PL22b)은 상부 채널막들(114b) 및 상부 내부 물질들(115b)을 포함한다. 상부 채널막들(114b)은 기판과 동일한 도전형을 갖는 반도체 물질(111) 또는 진성 반도체를 포함한다. 상부 채널막들(114b)은 제 2 방향의 바디로 동작한다. 상부 내부 물질들(115b)은 절연 물질을 포함한다.
하부 채널막들(114a) 및 상부 채널막들(114b)은 서로 연결되어 제 2 방향의 바디로 동작한다. 예시적으로, 하부 필라들(PL11a, PL12a, PL21a, PL22a)의 상부에 반도체 패드(SP)가 제공될 수 있다. 반도체 패드(SP)는 기판(111)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a) 및 상부 채널막들(114b)은 반도체 패드(SP)를 통해 결합될 수 있다.
메모리 블록(BLKa)의 등가 회로는 도 7의 등가 회로(BLKa1)와 동일하다. 따라서, 메모리 블록(BLKa)은 도 7의 등가 회로(BLKa1)를 참조하여 설명된 방법에 따라 동작한다.
예시적으로, 제 1 내지 제 8 높이를 갖는 도전 물질들(CM1~CM8) 중 반도체 패드(SP)와 인접한 도전 물질들은 더미 워드 라인 및 더미 메모리 셀을 구성할 수 있다. 예를 들면, 반도체 패드(SP)와 인접한 제 4 도전 물질들(CM4), 제 5 도전 물질들(CM5), 또는 제 4 및 제 5 도전 물질들(CM4, CM5)은 더미 워드 라인들 및 더미 메모리 셀들을 구성할 수 있다.
이때, 메모리 블록(BLKa)의 등가 회로는 도 25를 참조하여 설명된 등가 회로(BLKa2)와 동일하다. 따라서, 메모리 블록(BLKa)은 도 25의 등가 회로(BLKa2)를 참조하여 설명된 방법에 따라 동작한다.
도 32는 도 2의 메모리 블록(BLK1~BLKz)들 중 하나의 메모리 블록(BLKb)의 일부를 보여주는 제 2 실시 예에 따른 평면도이다. 예시적으로, 메모리 블록(BLKb)의 도전층들의 평면도가 도 32에 도시되어 있다. 도 33은 도 32의 메모리 블록(BLKb)의 Ⅰ-Ⅰ' 선에 따른 사시단면도이다. 도 32 및 도 33에 도시된 메모리 블록(BLKb)의 Ⅰ-Ⅰ' 선에 따른 단면도는 도 5와 동일하다. 따라서, 도 5, 도 32 그리고 도 33을 참조하여 메모리 블록(BLKb)이 설명된다.
도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 메모리 블록(BLKb)의 필라들(PL11, PL12, PL21, PL22)은 사각 기둥의 형태로 제공된다. 동일한 행의 필라들(PL11 및 PL12, 또는 PL21 및 PL22) 사이에, 절연 물질들(IM)이 제공된다. 절연 물질들(IM)은 제 2 방향으로 신장되어 기판(111)과 접촉한다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에서, 도전 물질들(CM1~CM8)은 필라들(PL11, PL12) 및 절연 물질들(IM)에 의해 두 부분들로 분리된다. 필라들(PL11, PL12) 및 제 1 도핑 영역(311) 사이의 도전 물질들(CM1~CM8)은 필라들(PL11, PL12)과 함께 한 행의 셀 스트링들을 구성한다. 필라들(PL11, PL12) 및 제 2 도핑 영역(312) 사이의 도전 물질들(CM1~CM8)은 필라들(PL11, PL12)과 함께 다른 한 행의 셀 스트링들을 구성한다.
제 2 및 제 3 도핑 영역들(312, 313) 사이에서, 도전 물질들(CM1~CM8)은 필라들(PL21, PL22) 및 절연 물질들(IM)에 의해 두 부분들로 분리된다. 필라들(PL21, PL22) 및 제 2 도핑 영역(312) 사이의 도전 물질들(CM1~CM8)은 필라들(PL21, PL22)과 함께 한 행의 셀 스트링들을 구성한다. 필라들(PL21, PL22) 및 제 3 도핑 영역(313) 사이의 도전 물질들(CM1~CM8)은 필라들(PL21, PL22)과 함께 다른 한 행의 셀 스트링들을 구성한다.
즉, 한 행의 필라들은 분리된 도전 물질들과 함께 두 행의 셀 스트링들을 구성한다. 셀 스트링들의 행들의 수가 두 배로 증가되는 것을 제외하면, 메모리 블록(BLKb)의 등가 회로는 도 7, 그리고 도 25 내지 도 30을 참조하여 설명된 등가 회로들(BLKa1~BLKa7) 중 하나에 대응할 수 있다. 즉, 메모리 블록(BLKb)은 도 7, 그리고 도 25 내지 도 30의 등가 회로들(BLKa1~BLKa7) 중 하나를 참조하여 설명된 방법에 따라 동작한다.
예시적으로, 도 32 및 도 33에 도시된 메모리 블록(BLKb)의 Ⅰ-Ⅰ' 선에 따른 단면도는 도 31과 동일할 수 있다. 즉, 사각 기둥의 형태로 제공되는 필라들(PL11, PL12, PL21, PL22)은 하부 필라들(PL11a, PL12a, PL21a, PL22a) 및 상부 필라들(PL11b, PL12b, PL21b, PL22b)을 포함할 수 있다. 이때, 메모리 블록(BLKb)의 등가 회로는, 셀 스트링들의 행들의 수가 두 배로 증가되는 것을 제외하면, 도 25를 참조하여 설명된 등가 회로(BLKa2)에 대응할 수 있다. 즉, 메모리 블록(BLKb)은 도 25의 등가 회로(BLKa2)를 참조하여 설명된 방법에 따라 동작한다.
도 34는 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 34를 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
비휘발성 메모리 장치(1100)는 본 발명의 제 1 내지 제 3 실시 예에 따른 비휘발성 메모리 장치들(100, 100b, 100c) 중 하나와 동일한 구조를 가지며 동일하게 동작한다. 즉, 비휘발성 메모리 장치(1100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 비휘발성 메모리 장치(1100)는 소거 전압(Vers)이 인가되는 것에 응답하여 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)의 전압들을 제어하도록 구성된다.
컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(1200)로부터 제공되는 제어 신호(CTRL) 및 어드레스(ADDR)에 응답하여, 비휘발성 메모리 장치(1100)는 읽기, 쓰기, 그리고 소거 동작을 수행하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 35는 도 34의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 35를 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
비휘발성 메모리 칩들 각각은 본 발명의 제 1 내지 제 3 실시 예에 따른 비휘발성 메모리 장치들(100, 100a, 100b)과 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 비휘발성 메모리 칩들 각각은 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 비휘발성 메모리 칩들 각각은 소거 전압(Vers)이 인가되는 것에 응답하여 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL)의 전압들을 제어하도록 구성된다.
도 35에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있다.
도 36은 도 35를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 36을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 36에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 36에서, 도 35를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 34를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 34 및 도 35를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 100b; 비휘발성 메모리 장치
110; 메모리 셀 어레이
120; 어드레스 디코더 130; 읽기 및 쓰기 회로
140, 140a, 140b; 전압 발생 회로
150; 제어 로직 160; 기판 모니터 회로
161; 업-트림기 163; 다운-트림기
165; 비교기 BLK1~BKLz; 메모리 블록들
111; 기판 PL11, PL12, PL21, PL22; 필라들
PL11a, PL12a, PL21a, PL22a; 하부 필라들
PL11b, PL12b, PL21b, PL22b; 상부 필라들
112, 112a; 절연 물질들 114; 채널막들
114a; 하부 채널막들 114b; 상부 채널막들
115; 내부 물질들 115a; 하부 내부 물질들
115b; 상부 내부 물질들 CL1~CL8; 도전 물질들
116; 정보 저장막 117; 제 1 서브 절연막
118; 제 2 서브 절연막 119; 제 3 서브 절연막
311~313; 도핑 영역들 320; 드레인들
BL1, BL2; 비트 라인들 WL cut; 워드 라인 컷
CT; 셀 트랜지스터 CS11, CS12, CS21, CS22; 셀 스트링
IM; 절연 물질들

Claims (20)

  1. 기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 접지 선택 트랜지스터, 복수의 셀 트랜지스터들, 그리고 스트링 선택 트랜지스터를 포함하는 비휘발성 메모리 장치의 소거 방법에 있어서:
    상기 복수의 셀 스트링들의 접지 선택 트랜지스터들에 연결된 접지 선택 라인에 접지 전압을 인가하는 단계;
    상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 접지 전압을 인가하는 단계;
    상기 복수의 셀 스트링들의 메모리 셀들에 연결된 워드 라인들에 워드 라인 소거 전압을 인가하는 단계;
    상기 기판에 소거 전압을 인가하는 단계;
    상기 소거 전압의 인가에 응답하여 상기 접지 선택 라인의 전압을 제어하는 단계; 그리고
    상기 소거 전압의 인가에 응답하여 상기 스트링 선택 라인들의 전압들을 제어하는 단계를 포함하고,
    상기 접지 선택 트랜지스터들은 공통 소스 라인에 공통으로 연결되는 소거 방법.
  2. 제 1 항에 있어서,
    상기 접지 선택 라인의 전압을 제어하는 단계는
    상기 기판의 전압 및 상기 접지 선택 라인의 전압 사이의 전압 차이를 특정 범위 내로 유지하는 단계를 포함하는 소거 방법.
  3. 제 1 항에 있어서,
    상기 접지 선택 라인의 전압을 제어하는 단계는
    상기 접지 선택 라인에 접지 선택 라인 전압을 인가하는 단계를 포함하고,
    상기 접지 선택 라인의 전압 상승 기울기는 상기 기판의 전압 상승 기울기보다 작게 제어되는 소거 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 접지 선택 라인의 전압을 제어하는 단계는
    상기 소거 전압이 인가된 후 지연 시간이 경과한 후에, 상기 접지 선택 라인에 상기 접지 선택 라인 전압을 인가하는 단계를 포함하는 소거 방법.
  6. 제 1 항에 있어서,
    상기 접지 선택 라인의 전압을 제어하는 단계는
    상기 소거 전압이 인가된 후 지연 시간이 경과한 후에, 상기 접지 선택 라인을 플로팅하는 단계를 포함하는 소거 방법.
  7. 제 1 항에 있어서,
    상기 접지 선택 라인의 전압을 제어하는 단계는
    상기 기판의 전압이 목표 전압에 도달할 때, 상기 접지 선택 라인에 접지 선택 라인 전압을 인가하는 단계를 포함하는 소거 방법.
  8. 제 1 항에 있어서,
    상기 스트링 선택 라인들의 전압들을 제어하는 단계는
    상기 기판의 전압 및 상기 스트링 선택 라인들의 전압들 사이의 전압 차이를 특정 범위 내로 유지하는 단계를 포함하는 소거 방법.
  9. 기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 접지 선택 트랜지스터, 복수의 셀 트랜지스터들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    접지 선택 라인, 워드 라인들, 그리고 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 어드레스 디코더;
    비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 읽기 및 쓰기 회로; 그리고
    소거 동작 시에, 상기 기판에 소거 전압을 공급하고, 상기 어드레스 디코더를 통해 상기 워드 라인들에 워드 라인 소거 전압을 공급하고, 그리고 상기 소거 전압의 인가에 응답하여 상기 접지 선택 라인의 전압 및 상기 스트링 선택 라인들의 전압들을 접지 전압(VSS)으로부터 제어하도록 구성되는 전압 발생 회로를 포함하고,
    상기 전압 발생 회로는 상기 소거 전압의 인가에 응답하여 상기 접지 선택 라인에 접지 선택 라인 전압을 인가하되, 상기 접지 선택 라인의 전압 상승 기울기를 상기 기판의 전압 상승 기울기보다 작도록 제어하고,
    상기 복수의 셀 스트링들의 접지 선택 트랜지스터들은 상기 접지 선택 라인에 연결되고, 그리고 공통 소스 라인에 공통으로 연결되는 비휘발성 메모리 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 접지 선택 트랜지스터, 복수의 셀 트랜지스터들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    접지 선택 라인, 워드 라인들, 그리고 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 어드레스 디코더;
    비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 읽기 및 쓰기 회로; 그리고
    소거 동작 시에, 상기 기판에 소거 전압을 공급하고, 상기 어드레스 디코더를 통해 상기 워드 라인들에 워드 라인 소거 전압을 공급하고, 그리고 상기 소거 전압의 인가에 응답하여 상기 접지 선택 라인의 전압 및 상기 스트링 선택 라인들의 전압들을 접지 전압(VSS)으로부터 제어하도록 구성되는 전압 발생 회로를 포함하고,
    상기 전압 발생 회로는
    소거 활성 신호에 응답하여 상기 기판에 공급되는 상기 소거 전압을 발생하도록 구성되는 소거 전압 발생기;
    상기 소거 활성 신호를 특정 시간 지연하여 출력하도록 구성되는 지연기; 그리고
    상기 지연기의 출력 신호에 응답하여 상기 접지 선택 라인 전압을 플로팅하도록 구성되는 접지 선택 라인 구동기를 포함하고,
    상기 복수의 셀 스트링들의 접지 선택 트랜지스터들은 상기 접지 선택 라인에 연결되고, 그리고 공통 소스 라인에 공통으로 연결되는 비휘발성 메모리 장치.
  15. 기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 접지 선택 트랜지스터, 복수의 셀 트랜지스터들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    접지 선택 라인, 워드 라인들, 그리고 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 어드레스 디코더;
    비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 읽기 및 쓰기 회로; 그리고
    소거 동작 시에, 상기 기판에 소거 전압을 공급하고, 상기 어드레스 디코더를 통해 상기 워드 라인들에 워드 라인 소거 전압을 공급하고, 그리고 상기 소거 전압의 인가에 응답하여 상기 접지 선택 라인의 전압 및 상기 스트링 선택 라인들의 전압들을 접지 전압(VSS)으로부터 제어하도록 구성되는 전압 발생 회로를 포함하고,
    상기 기판의 전압 레벨이 목표 전압 레벨에 도달할 때 선택 활성 신호를 활성화하도록 구성되는 기판 모니터 회로를 더 포함하고,
    상기 전압 발생 회로는
    소거 활성 신호에 응답하여 상기 기판에 공급되는 상기 소거 전압을 발생하도록 구성되는 소거 전압 발생기;
    상기 소거 활성 신호 및 상기 선택 활성 신호를 수신하여 논리곱 연산을 수행하는 게이트 회로; 그리고
    상기 게이트 회로의 출력 신호에 응답하여 상기 접지 선택 라인에 공급되는 접지 선택 라인 전압을 발생하도록 구성되는 접지 선택 라인 구동기를 더 포함하고,
    상기 복수의 셀 스트링들의 접지 선택 트랜지스터들은 상기 접지 선택 라인에 연결되고, 그리고 공통 소스 라인에 공통으로 연결되는 비휘발성 메모리 장치.
  16. 삭제
  17. 삭제
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