JP2020135913A - 半導体記憶装置 - Google Patents

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Abstract

【課題】誤読出しを抑制する。
【解決手段】一実施形態の半導体記憶装置は、メモリセルと制御回路とを備える。制御回路は、メモリセルに記憶された第１データに基づいて第１ノードに第１電圧を充電し、第１電圧を生成した後にメモリセルに第２データを書き込み、第２データに基づいて第２ノードに第２電圧を充電し、第１電圧及び第２電圧に基づいて、第１データが第２データと異なるか否かを判定するように構成され、第１ノードに電気的に接続された第１端と第１ノードと第２ノードとの間の第３ノードに電気的に接続された第２端とを含む第１スイッチング素子と、第１ノードに電気的に接続された第１端及び第２端を含み第１スイッチング素子と同じサイズを有する第２スイッチング素子と、第２ノードに電気的に接続された第１端と第３ノードに電気的に接続された第２端とを含む第３スイッチング素子と、を含む。
【選択図】図７

Description

実施形態は、半導体記憶装置に関する。
抵抗変化素子を記憶素子として用いた半導体記憶装置が知られている。例えば、磁気抵抗効果素子を抵抗変化素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
特開２０１８−１６３７１３号公報
誤読出しを抑制する。
実施形態の半導体記憶装置は、メモリセルと、制御回路と、を備える。上記制御回路は、上記メモリセルに記憶された第１データに基づいて第１ノードに第１電圧を充電し、上記第１電圧を生成した後に上記メモリセルに第２データを書き込み、上記第２データに基づいて第２ノードに第２電圧を充電し、上記第１電圧及び上記第２電圧に基づいて、上記第１データが上記第２データと異なるか否かを判定するように構成され、上記第１ノードに電気的に接続された第１端と、上記第１ノードと上記第２ノードとの間の第３ノードに電気的に接続された第２端と、を含む第１スイッチング素子と、上記第１ノードに電気的に接続された第１端及び第２端を含み、上記第１スイッチング素子と同じサイズを有する第２スイッチング素子と、上記第２ノードに電気的に接続された第１端と、上記第３ノードに電気的に接続された第２端と、を含む第３スイッチング素子と、を含む。
第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態に係る半導体記憶装置の磁気抵抗効果素子の構成を説明するための断面図。 第１実施形態に係る半導体記憶装置のカラム選択回路の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置のプリアンプの構成を説明するための回路図。 第１実施形態に係る半導体記憶装置のセンスアンプの構成を説明するための回路図。 第１実施形態に係る半導体記憶装置における読出し動作を説明するためのフローチャート。 第１実施形態に係る半導体記憶装置における読出し動作を説明するためのタイミングチャート。 比較例に係る半導体記憶装置における読出し動作を説明するためのタイミングチャート。 第２実施形態に係る半導体記憶装置における読出し動作を説明するためのフローチャート。 第２実施形態に係る半導体記憶装置における読出し動作を説明するためのタイミングチャート。 第３実施形態に係る半導体記憶装置のプリアンプの構成を説明するための回路図。 第３実施形態に係る半導体記憶装置における読出し動作を説明するためのタイミングチャート。 第４実施形態に係る半導体記憶装置の構成を説明するためのブロック図。 第４実施形態に係る半導体記憶装置のプリアンプの構成を説明するための回路図。 第４実施形態に係る半導体記憶装置における読出し動作を説明するためのフローチャート。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される、配列を意味するインデックス等を含む。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistive effect）を有する素子（ＭＴＪ素子、又はmagnetoresistive effect elementとも言う。）を抵抗変化素子として用いた、磁気記憶装置である。
１．１ 構成
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
１．１．１ 半導体記憶装置の構成
図１は、第１実施形態に係る半導体記憶装置の構成を示すブロック図である。図１に示すように、半導体記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備えている。
メモリセルアレイ１０は、各々が行（row）、及び列（column）の組に対応付けられた複数のメモリセルＭＣを備えている。具体的には、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。
ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択状態に設定する。以下において、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。
カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列を選択状態に設定する。以下において、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。
書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。
読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読出し回路１５は、例えば、プリアンプ及びセンスアンプ（図示せず）を含む。プリアンプ及びセンスアンプの構成の詳細については、後述する。
電圧生成回路１６は、半導体記憶装置１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。
入出力回路１７は、半導体記憶装置１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、半導体記憶装置１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、半導体記憶装置１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、半導体記憶装置１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを半導体記憶装置１の外部に出力する。
制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、半導体記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
１．１．２ メモリセルアレイの構成
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。図２では、ワード線ＷＬ、ビット線ＢＬ及びメモリセルＭＣが、インデックス（“＜＞”）を含む添え字によって分類されて示されている。
図２に示すように、メモリセルＭＣは、メモリセルアレイ１０内でマトリクス状に配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞））のうちの１本と、複数のワード線ＷＬ（ＷＬ＜０＞、ＷＬ＜１＞、…、ＷＬ＜Ｍ＞）のうちの１本と、の組に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。メモリセルＭＣ＜ｉ、ｊ＞は、直列に接続されたスイッチング素子ＳＥＬ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪ＜ｉ、ｊ＞を含む。
スイッチング素子ＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するセレクタとしての機能を有する。より具体的には、例えば、或るメモリセルＭＣ内のスイッチング素子ＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈを下回る場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔｈを上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、スイッチング素子ＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。
スイッチング素子ＳＥＬは、例えば２端子間素子であってもよい。２端子間に印加する電圧が閾値未満の場合、そのスイッチング素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチング素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチング素子は、電圧がどちらの極性でもこの機能を有していてもよい。例えば、このスイッチング素子には、テルル（Ｔｅ）、セレン（Ｓｅ）及び硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチング素子は他にも、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）、チタン（Ｔｉ）、及びビスマス（Ｂｉ）からなる群より選択された少なくとも１種以上の元素を含んでもよい。より具体的には、このスイッチング素子は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、チタン（Ｔｉ）、ヒ素（Ａｓ）、インジウム（Ｉｎ）、及びビスマス（Ｂｉ）から選択される少なくとも２つの元素を含んでいてもよい。更に、このスイッチング素子は他にも、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、及びタングステン（Ｗ）から選択された少なくとも１種の元素の酸化物を含んでいてもよい。
磁気抵抗効果素子ＭＴＪは、スイッチング素子ＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。
次に、メモリセルアレイ１０の断面構造について図３及び図４を用いて説明する。図３及び図４は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図の一例を示す。図３及び図４はそれぞれ、メモリセルアレイ１０を互いに交差する異なる方向から見た断面図である。
図３及び図４に示すように、メモリセルアレイ１０は、半導体基板２０上に設けられている。以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、ワード線ＷＬに沿う方向をＸ方向とし、ビット線ＢＬに沿う方向をＹ方向とする。すなわち、図３及び図４はそれぞれ、メモリセルアレイ１０を、Ｙ方向及びＸ方向から見た断面図である。
半導体基板２０の上面上には、例えば、複数の導電体２１が設けられる。複数の導電体２１は、導電性を有し、ワード線ＷＬとして機能する。複数の導電体２１は、例えば、Ｙ方向に沿って並んで設けられ、各々がＸ方向に沿って延びる。なお、図３及び図４では、複数の導電体２１が半導体基板２０上に設けられる場合について説明したが、これに限られない。例えば、複数の導電体２１は、半導体基板２０に接することなく、上方に離れて設けられてもよい。
１つの導電体２１の上面上には、各々が磁気抵抗効果素子ＭＴＪとして機能する複数の素子２２が設けられる。１つの導電体２１の上面上に設けられる複数の素子２２は、例えば、Ｘ方向に沿って並んで設けられる。すなわち、１つの導電体２１の上面には、Ｘ方向に沿って並ぶ複数の素子２２が共通して接続される。なお、素子２２の構成の詳細については、後述する。
複数の素子２２の各々の上面上には、スイッチング素子ＳＥＬとして機能する素子２３が設けられる。複数の素子２３の各々の上面は、複数の導電体２４のいずれか１つに接続される。複数の導電体２４は、導電性を有し、ビット線ＢＬとして機能する。複数の導電体２４は、例えば、Ｘ方向に沿って並んで設けられ、各々がＹ方向に沿って延びる。すなわち、１つの導電体２４の下面には、Ｙ方向に沿って並ぶ複数の素子２３が共通して接続される。
なお、図３及び図４では、導電体２１、素子２２、素子２３、及び導電体２４は、互いに接するように設けられる場合について説明したが、これに限られない。例えば、導電体２１、素子２２、素子２３、及び導電体２４の各々は、導電性のコンタクトプラグ（図示せず）を介して接続されていてもよい。
以上のように構成されることにより、メモリセルアレイ１０は、対応するビット線ＢＬとワード線ＷＬとの間にメモリセルＭＣが設けられるクロスポイント構造を有する。なお、図３及び図４では、ビット線ＢＬに対して１本のワード線ＷＬが対応付けられる場合について説明したが、これに限られない。例えば、ビット線ＢＬの上方に更なるメモリセルＭＣ及びワード線ＷＬが積層されることにより、メモリセルアレイ１０は、積層型のクロスポイント構造を有していてもよい。また、ワード線ＷＬとビット線ＢＬの上下関係は、図３及び図４に示した例によらず、任意に設計可能である。
１．１．３ 磁気抵抗効果素子の構成
次に、第１実施形態に係る半導体記憶装置の磁気抵抗効果素子の構成について図５を用いて説明する。図５は、第１実施形態に係る半導体記憶装置の磁気抵抗効果素子の構成を示す断面図である。図５では、例えば、図３及び図４に示された素子２２をＺ方向に垂直な平面（例えば、ＸＺ平面）に沿って切った断面の一例が示される。
図５に示すように、素子２２（磁気抵抗効果素子ＭＴＪ）は、記憶層ＳＬ（Storage layer）として機能する強磁性体２２１、トンネルバリア層ＴＢ（Tunnel barrier layer）として機能する非磁性体２２２、及び参照層ＲＬ（Reference layer）として機能する強磁性体２２３を含む。
磁気抵抗効果素子ＭＴＪは、例えば、ワード線ＷＬ側からビット線ＢＬ側に向けて（Ｚ軸方向に）、強磁性体２２３、非磁性体２２２、及び強磁性体２２１の順に、複数の材料が積層される。磁気抵抗効果素子ＭＴＪは、例えば、磁気抵抗効果素子ＭＴＪを構成する磁性体の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化型のＭＴＪ素子として機能する。
強磁性体２２１は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体２２１は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体２２１は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方（ｂｃｃ：Body‐centered cubic）系の結晶構造を有し得る。
非磁性体２２２は、非磁性の絶縁膜であり、例えば酸化マグネシウム（ＭｇＯ）を含む。非磁性体２２２は、強磁性体２２１と強磁性体２２３との間に設けられる。これにより、強磁性体２２１、非磁性体２２２、及び強磁性体２２３は、磁気トンネル接合を構成する。
強磁性体２２３は、強磁性を有し、膜面に垂直な方向に磁化容易軸方向を有する。強磁性体２２３は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体２２３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。強磁性体２２３の磁化方向は、固定されており、図５の例では、非磁性体２２２が設けられる面に対して反対の面を向いている。なお、「磁化方向が固定されている」とは、強磁性体２２１の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。
半導体記憶装置１は、例えば、以上のように構成された磁気抵抗効果素子ＭＴＪに直接書込み電流を流し、この書込み電流によって記憶層ＳＬ及び参照層ＲＬにスピントルクを注入し、記憶層ＳＬの磁化方向及び参照層ＲＬの磁化方向を制御する。このような書込み方式は、スピン注入書込み方式とも呼ばれる。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。
磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ１の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書込み電流Ｉｗ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
また、磁気抵抗効果素子ＭＴＪに、図５における矢印Ａ２の方向、即ち参照層ＲＬから記憶層ＳＬに向かう方向に、書込み電流Ｉｗ０より大きい書込み電流Ｉｗ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti‐Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。以降の説明では、上述したデータの規定の仕方に沿って説明する。
なお、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
１．１．４ 読出し回路の構成
次に、第１実施形態に係る半導体記憶装置の読出し回路の構成について説明する。
図６は、第１実施形態に係る半導体記憶装置の読出し回路の構成を説明するためのブロック図である。図６に示すように、読出し回路１５は、プリアンプ１１０及びセンスアンプ１２０を含む。
プリアンプ１１０及びセンスアンプ１２０は、例えば、ビット線ＢＬに対応づけられて設けられる。すなわち、プリアンプ１１０及びセンスアンプ１２０の組は、ビット線ＢＬ毎に設けられる。
プリアンプ１１０は、対応するビット線ＢＬを介してメモリセルＭＣに接続される。プリアンプ１１０、及び対応するセンスアンプ１２０は、ノードＶＳＭＰＬ及びＶＥＶＡＬを介して接続される。センスアンプ１２０は、プリアンプ１１０からノードＶＳＭＰＬ及びＶＥＶＡＬに供給される電圧をセンスし、メモリセルＭＣからデータを読み出す。読み出されたデータは、ノードＮ４及びＮ５を介して、信号ＤＯ及びＤＯＢとして読出し回路１５の外部に出力される。
以下に、プリアンプ１１０及びセンスアンプ１２０の回路構成の一例を示す。
１．１．４．１ プリアンプの構成
まず、プリアンプ１１０の構成について説明する。
図７は、第１実施形態に係る半導体記憶装置のプリアンプの構成を説明するための回路図である。図７に示すように、プリアンプ１１０は、トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６ａ，Ｔ６ｂ，Ｔ７ａ、Ｔ７ｂ，Ｔ８ａ，及びＴ８ｂ、並びにキャパシタＣ１及びＣ２を含む。トランジスタＴ１，Ｔ２，Ｔ５，Ｔ６ａ，Ｔ７ａ，及びＴ８ａは、例えば、ｎ型の極性を有し、トランジスタＴ３，Ｔ４，Ｔ６ｂ，Ｔ７ｂ，及びＴ８ｂは、例えば、ｐ型の極性を有する。
トランジスタＴ１は、ビット線ＢＬに接続された第１端と、トランジスタＴ２の第１端に接続された第２端と、信号ＲＥＮが供給されるゲートと、を含む。信号ＲＥＮは、例えば、メモリセルＭＣからデータを読み出す読出し動作の開始及び終了を指示する信号である。トランジスタＴ２は、ノードＮ１に接続された第２端と、信号ＶＣＬＭＰが供給されるゲートと、を含む。信号ＶＣＬＭＰは、例えば、トランジスタＴ２を介してメモリセルＭＣに印加される電圧を所定の大きさに調整（クランプ）するための信号である。
トランジスタＴ３は、ノードＮ１に接続された第１端及びゲートと、電圧ＶＤＤが供給される第２端と、を含む。電圧ＶＤＤは、例えば、読出し回路１５を駆動するために電圧生成回路１６から供給される電源電圧である。トランジスタＴ４は、電圧ＶＤＤが供給される第１端と、ノードＮ２に接続された第２端と、ノードＮ１に接続されたゲートと、を含む。トランジスタＴ３及びＴ４は、カレントミラー回路として機能し、読出し動作の際にメモリセルＭＣに流れる電流に対応する電流をノードＮ２に流すように構成される。
トランジスタＴ５は、ノードＮ２に接続された第１端と、接地された第２端と、ノードＶＳＭＰＬに接続されたゲートと、を含む。
トランジスタＴ６ａは、ノードＮ２に接続された第１端と、ノードＶＳＭＰＬに接続された第２端と、信号ＳＭａが供給されるゲートと、を含む。トランジスタＴ６ｂは、ノードＮ２に接続された第１端と、ノードＶＳＭＰＬに接続された第２端と、信号ＳＭａの反転信号である信号ＳＭｂが供給されるゲートと、を含む。これにより、トランジスタＴ６ａ及びＴ６ｂは、例えば、同時にオン状態になるか、又は同時にオフ状態になるように制御可能に構成される。
トランジスタＴ７ａは、ノードＶＳＭＰＬに接続された第１端及び第２端と、信号ＤＳＭａが供給されるゲートと、を含む。トランジスタＴ７ｂは、ノードＶＳＭＰＬに接続された第１端及び第２端と、信号ＤＳＭａの反転信号である信号ＤＳＭｂが供給されるゲートと、を含む。これにより、トランジスタＴ７ａ及びＴ７ｂは、例えば、同時にオン状態になるか、又は同時にオフ状態になるように制御可能に構成される。
なお、トランジスタＴ７ａ及びＴ７ｂは、トランジスタＴ６ａ及びＴ６ｂと同等のサイズを有するように構成される。これにより、トランジスタＴ７ａ及びＴ７ｂのスイッチング特性と、トランジスタＴ６ａ及びＴ６ｂのスイッチング特性が同等になる。なお、トランジスタの「サイズ」とは、例えば、トランジスタのゲート幅及びゲート長の割合によって定義される。
キャパシタＣ１は、ノードＶＳＭＰＬに接続された第１端と、接地された第２端と、を含む。
トランジスタＴ８ａは、ノードＮ２に接続された第１端と、ノードＶＥＶＡＬに接続された第２端と、信号ＥＶａが供給されるゲートと、を含む。トランジスタＴ８ｂは、ノードＮ２に接続された第１端と、ノードＶＥＶＡＬに接続された第２端と、信号ＥＶａの反転信号である信号ＥＶｂが供給されるゲートと、を含む。これにより、トランジスタＴ８ａ及びＴ８ｂは、例えば、同時にオン状態になるか、又は同時にオフ状態になるように制御可能に構成される。
キャパシタＣ２は、ノードＶＥＶＡＬに接続された第１端と、接地された第２端と、を含む。
以上のように構成することにより、プリアンプ１１０は、メモリセルＭＣに流れる電流に基づいて、ノードＶＳＭＰＬ及びＶＥＶＡＬを充電することができる。
１．１．４．２ センスアンプの構成
次に、センスアンプ１２０の構成について説明する。
図８は、第１実施形態に係る半導体記憶装置のセンスアンプの構成を説明するための回路図である。図８に示すように、センスアンプ１２０は、トランジスタＴ９，Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６，Ｔ１７，Ｔ１８，Ｔ１９，Ｔ２０，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５，及びＴ２６を含む。トランジスタＴ１５〜Ｔ２６は、例えば、ｎ型の極性を有し、トランジスタＴ９〜Ｔ１４は、例えば、ｐ型の極性を有する。
トランジスタＴ９は、電圧ＶＤＤが供給される第１端と、ノードＮ３に接続された第２端と、信号ＬＡＴＮＢが供給されるゲートと、を含む。信号ＬＡＴＮＢは、例えば、後述する信号ＬＡＴＮの反転信号である。
トランジスタＴ１０は、ノードＮ３に接続された第１端と、ノードＮ４に接続された第２端と、ノードＮ５に接続されたゲートと、を含む。トランジスタＴ１１は、ノードＮ３に接続された第１端と、ノードＮ５に接続された第２端と、ノードＮ４に接続されたゲートと、を含む。
トランジスタＴ１２は、ノードＮ４に接続された第１端と、ノードＮ５に接続された第２端と、信号ＳＥＮが供給されるゲートと、を含む。信号ＳＥＮは、例えば、ノードＶＳＭＰＬ及びＶＥＶＡＬに供給される電圧をセンスするセンス処理の開始を指示する信号の１つである。
トランジスタＴ１３は、電圧ＶＤＤが供給される第１端と、ノードＮ４に接続された第２端と、信号ＳＥＮが供給されるゲートと、を含む。トランジスタＴ１４は、電圧ＶＤＤが供給される第１端と、ノードＮ５に接続された第２端と、信号ＳＥＮが供給されるゲートと、を含む。
トランジスタＴ１５は、ノードＮ４に接続された第１端と、ノードＮ６に接続された第２端と、ノードＮ５に接続されたゲートと、を含む。トランジスタＴ１６は、ノードＮ６に接続された第１端と、ノードＮ８に接続された第２端と、信号ＳＥＮ２が供給されるゲートと、を含む。信号ＳＥＮ２は、例えば、信号ＳＥＮと共に、センス処理の開始を指示する信号の１つである。トランジスタＴ１７は、ノードＮ６に接続された第１端と、接地された第２端と、信号ＬＡＴＮが供給されるゲートと、を含む。信号ＬＡＴＮは、例えば、センス処理の終了を指示する信号の１つである。
トランジスタＴ１８は、ノードＮ５に接続された第１端と、ノードＮ７に接続された第２端と、ノードＮ４に接続されたゲートと、を含む。トランジスタＴ１９は、ノードＮ７に接続された第１端と、ノードＮ９に接続された第２端と、信号ＳＥＮ２が供給されるゲートと、を含むトランジスタＴ２０は、ノードＮ７に接続された第１端と、接地された第２端と、信号ＬＡＴＮが供給されるゲートと、を含む。
トランジスタＴ２１は、ノードＮ８に接続された第１端と、接地された第２端と、ノードＶＳＭＰＬに接続されたゲートと、を含む。トランジスタＴ２２は、ノードＮ８に接続された第１端と、トランジスタＴ２３の第１端に接続された第２端と、信号ＳＨＦＴＤＯが供給されるゲートと、を含む。信号ＳＨＦＴＤＯは、例えば、センスアンプ１２０がノードＶＳＭＰＬの電圧をバイアスさせてセンスするか否かを指示する信号である。トランジスタＴ２３は、接地された第２端と、信号ＶＳＨＦＴが供給されるゲートと、を含む。信号ＶＳＨＦＴは、例えば、ノードＶＳＭＰＬ又はＶＥＶＡＬの電圧のバイアス量を指示する信号である。
トランジスタＴ２４は、ノードＮ９に接続された第１端と、接地された第２端と、ノードＶＥＶＡＬに接続されたゲートと、を含む。トランジスタＴ２５は、ノードＮ９に接続された第１端と、トランジスタＴ２６の第１端に接続された第２端と、信号ＳＨＦＴＤＯの反転信号である信号ＳＨＦＴＤＯＢが供給されるゲートと、を含む。信号ＳＨＦＴＤＯＢは、例えば、センスアンプ１２０がノードＶＥＶＡＬの電圧をバイアスさせてセンスするか否かを指示する信号である。トランジスタＴ２６は、接地された第２端と、信号ＶＳＨＦＴが供給されるゲートと、を含む。
以上のように構成することにより、センスアンプ１２０は、ノードＶＳＭＰＬ及びＶＥＶＡＬに供給される電圧の大小関係を比較し、当該比較結果をノードＮ４及びＮ５からそれぞれ信号ＤＯ及びＤＯＢとして出力することができる。なお、信号ＤＯＢは、信号ＤＯの反転信号である。
１．２ 動作
次に、第１実施形態に係る半導体記憶装置における動作について説明する。以下では、メモリセルＭＣに記憶されるデータの読出し動作について主に説明する。
１．２．１ フローチャート
図９は、第１実施形態に係る半導体記憶装置における読出し動作を説明するためのフローチャートである。図９では、あるメモリセルＭＣに記憶されるデータを読み出す際に実行される各種処理が示される。
図９に示すように、ステップＳＴ１０において、制御回路１８は、プリアンプ１１０を制御し、第１セルアクセス処理を実行する。第１セルアクセス処理は、読出し対象のメモリセルＭＣにアクセスし、当該メモリセルＭＣに記憶されたデータに基づく電圧をノードＶＳＭＰＬに充電する処理を含む。なお、制御回路１８は、ノードＶＳＭＰＬの充電の完了に際して、ノードＶＳＭＰＬに発生するノイズが除去されるようにプリアンプ１１０を制御する。ノードＶＳＭＰＬに発生するノイズは、主に、ノードＶＳＭＰＬの充電を制御するトランジスタのオンオフを切り替えることによって発生する。以下の説明では、このようなノードＶＳＭＰＬに発生するノイズを「スイッチノイズ」とも呼ぶ。
続いて、ステップＳＴ２０において、制御回路１８は、書込み回路１４を制御し、リセット書込み処理を実行する。リセット書込み処理は、読出し対象のメモリセルＭＣに対して所定のデータを書き込むことにより、メモリセルＭＣに記憶されたデータをリセットする処理を含む。リセット書込み処理によってメモリセルＭＣに書き込まれるデータは、例えば、データ“０”が適用可能であるが、データ“１”が書き込まれてもよい。
続いて、ステップＳＴ３０において、制御回路１８は、プリアンプ１１０を制御し、第２セルアクセス処理を実行する。第２セルアクセス処理は、読出し対象のメモリセルＭＣにアクセスし、当該メモリセルＭＣに記憶されたデータに基づく電圧をノードＶＥＶＡＬに充電する処理を含む。すなわち、第２セルアクセス処理において、制御回路１８は、ステップＳＴ２０においてメモリセルＭＣに書き込まれた所定のデータに基づく電圧を、ノードＶＥＶＡＬに充電する。
続いて、ステップＳＴ４０において、制御回路１８は、センスアンプ１２０を制御し、センス処理を実行する。センス処理は、ステップＳＴ１０においてノードＶＳＭＰＬに充電された電圧と、ステップＳＴ３０においてノードＶＥＶＡＬに充電された電圧と、を比較する処理である。これにより、センスアンプ１２０は、読出し対象のメモリセルＭＣに記憶されていたデータがステップＳＴ２０において書き込まれた所定のデータと異なるデータであるか否かを判定する。
以上のように動作することにより、半導体記憶装置１は、読出し対象のメモリセルＭＣからデータを読み出すことができる。
１．２．２ タイミングチャート
図１０は、第１実施形態に係る半導体記憶装置における読出し動作を説明するためのタイミングチャートである。図１０では、図９において示された各種処理においてプリアンプ１１０及びセンスアンプ１２０に供給される各種信号と、ノードＶＳＭＰＬ及びＶＥＶＡＬに充電される電圧と、の関係が例示される。なお、図１０では、リセット書込み処理において読出し対象のメモリセルＭＣに、所定のデータとしてデータ“０”が書き込まれる場合が一例として示される。
図１０に示すように、時刻ｔ０から時刻ｔ２において、スイッチノイズの除去を伴う第１セルアクセス処理が実行される。具体的には、時刻ｔ０において、プリアンプ１１０は、信号ＲＥＮを“Ｌ”レベルから“Ｈ”レベルにしてトランジスタＴ１をオン状態にする。これにより、読出し対象のメモリセルＭＣに所定の電圧が印加され、記憶されたデータに応じた電流が流れる。このため、カレントミラー回路を介してノードＮ２に、メモリセルＭＣに流れる電流に対応する電流が流れる。この際、プリアンプ１１０は、信号ＳＭａ及びＳＭｂをそれぞれ“Ｈ”及び“Ｌ”レベルにして、トランジスタＴ６ａ及びＴ６ｂをオン状態にすると共に、信号ＤＳＭａ及びＤＳＭｂをそれぞれ“Ｌ”及び“Ｈ”レベルにして、トランジスタＴ７ａ及びＴ７ｂをオフ状態にする。これにより、ノードＶＳＭＰＬの電圧は、電圧ＶＳＳから電圧Ｖ０に上昇する。電圧ＶＳＳは、接地電圧であり、例えば０Ｖである。電圧Ｖ０は、例えば、トランジスタＴ５をオン状態にする大きさに設定される。
なお、図１０では図示を省略しているが、ノードＶＳＭＰＬに充電される電圧Ｖ０は、読出し対象のメモリセルＭＣに記憶されているデータに応じて僅かに異なる。例えば、読出し対象のメモリセルＭＣにデータ“０”が記憶されている場合にノードＶＳＭＰＬに充電される電圧をＶ０とした場合、データ“１”が記憶されている場合にノードＶＳＭＰＬに充電される電圧は、電圧Ｖ０よりも差δ（＞０）だけ低い。
ノードＶＳＭＰＬの電圧が安定した後、時刻ｔ２において、プリアンプ１１０は、信号ＳＭａ及びＳＭｂをそれぞれ“Ｌ”及び“Ｈ”レベルにして、トランジスタＴ６ａ及びＴ６ｂをオフ状態にすると共に、信号ＤＳＭａ及びＤＳＭｂをそれぞれ“Ｈ”及び“Ｌ”レベルにして、トランジスタＴ７ａ及びＴ７ｂをオン状態にする。これにより、ノードＶＳＭＰＬの充電が停止する。プリアンプ１１０は、信号ＲＥＮを“Ｈ”レベルから“Ｌ”レベルにしてトランジスタＴ１をオフ状態にする。これにより、メモリセルＭＣへの読出し電流が停止し、第１セルアクセス処理が終了する。
なお、トランジスタＴ６ａ及びＴ６ｂがオン状態からオフ状態に切り替わる際、ノードＶＳＭＰＬには、スイッチノイズが発生する。当該スイッチノイズは、上述した差δに対して無視できない程度に大きい。一方、上述の通り、トランジスタＴ７ａ及びＴ７ｂは、トランジスタＴ６ａ及びＴ６ｂと同等のスイッチング特性を有する。このため、トランジスタＴ７ａ及びＴ７ｂがオフ状態からオン状態に切り替わる際、ノードＶＳＭＰＬには、トランジスタＴ６ａ及びＴ６ｂがオン状態からオフ状態に切り替わることによって発生したスイッチノイズと大きさが同じかつ極性が逆のスイッチノイズが発生する。したがって、トランジスタＴ６ａ及びＴ６ｂがオン状態からオフ状態に切り替わる際に発生するスイッチノイズを、トランジスタＴ７ａ及びＴ７ｂがオフ状態からオン状態に切り替わる際に発生するスイッチノイズによって相殺することができる。結果として、プリアンプ１１０は、スイッチノイズの影響を抑制しつつ、ノードＶＳＭＰＬを電圧Ｖ０に充電することができる。
続いて、時刻ｔ２から時刻ｔ４において、リセット書込み処理が実行される。具体的には、時刻ｔ２において、書込み回路１４は、信号ＷＲＩＴＥ０を“Ｌ”レベルから“Ｈ”レベルにすることにより、読出し対象のメモリセルＭＣに記憶されているデータを所定のデータ（例えばデータ“０”）で上書きする。これにより、読出し対象のメモリセルＭＣに記憶されていたデータは一時的に失われる。
なお、リセット書込み処理中は、ノードＶＥＶＡＬはフローティング状態となる。このため、ノードＶＥＶＡＬは、例えば、電圧ＶＳＳ付近まで低下し得る。
時刻ｔ４において、書込み回路１４は、信号ＷＲＩＴＥ０を“Ｈ”レベルから“Ｌ”レベルにする。これにより、リセット書込み処理を終了する。
続いて、時刻ｔ４から時刻ｔ６において、第２セルアクセス処理が実行される。具体的には、時刻ｔ４において、プリアンプ１１０は、信号ＲＥＮを“Ｌ”レベルから“Ｈ”レベルにすることにより、トランジスタＴ１を再度オン状態にする。これにより、読出し対象のメモリセルＭＣには、所定の電圧が印加され、データ“０”に応じた電流が流れる。この際、プリアンプ１１０は、信号ＥＶａ及びＥＶｂをそれぞれ“Ｈ”及び“Ｌ”レベルにして、トランジスタＴ８ａ及びＴ８ｂをオン状態にする。これにより、ノードＮ２を介してノードＶＥＶＡＬが充電される。ノードＶＥＶＡＬの電圧は、時刻ｔ５において飽和する。
なお、第２セルアクセス処理の際、ノードＶＳＭＰＬに充電された電圧Ｖ０（又はＶ０−δ）により、トランジスタＴ５がオン状態となっている。これにより、ノードＮ２を流れる電流は、トランジスタＴ８ａ及びＴ８ｂに流れる電流と、トランジスタＴ５に流れる電流と、に分流される。上述の通り、ノードＶＳＭＰＬの電圧は、読出し対象のメモリセルＭＣに記憶されたデータに応じて、電圧Ｖ０から微少な差δだけ異なる。この差δによって、トランジスタＴ５を流れる電流の大きさが変化する。このため、読出し対象のメモリセルＭＣに記憶されたデータに応じて、ノードＮ２からトランジスタＴ８ａ及びＴ８ｂに流れる電流が変化し、結果的に、充電後のノードＶＥＶＡＬの電圧が変化する。
より具体的には、読出し対象のメモリセルＭＣに記憶されたデータと、リセット書込み処理によって上書きされたデータとが同じ場合（図１０の例では、読出し対象のメモリセルＭＣにデータ“０”が記憶されていた場合）、ノードＶＥＶＡＬは充電されて電圧Ｖ０となる。一方、読出し対象のメモリセルＭＣに記憶されたデータと、リセット書込み処理によって上書きされたデータとが異なる場合（図１０の例では、読出し対象のメモリセルＭＣにデータ“１”が記憶されていた場合）、ノードＶＥＶＡＬは充電されて電圧Ｖ０より大きい電圧Ｖ１になる。電圧Ｖ１と電圧Ｖ０との差は、差δに対して有意に大きい。
ノードＶＥＶＡＬの電圧が安定した後、時刻ｔ６において、プリアンプ１１０は、信号ＥＶａ及びＥＶｂをそれぞれ“Ｌ”レベル及び“Ｈ”レベルにして、トランジスタＴ８ａ及びＴ８ｂをオフ状態にする。これにより、ノードＶＥＶＡＬの充電が停止する。プリアンプ１１０は、信号ＲＥＮを“Ｈ”レベルから“Ｌ”レベルにしてトランジスタＴ１をオフ状態にする。これにより、メモリセルＭＣへの読出し電流が停止し、第２セルアクセス処理が終了する。
続いて、時刻ｔ６から時刻ｔ８において、センス処理が実行される。具体的には、時刻ｔ６において、センスアンプ１２０は、信号ＳＥＮ２及びＳＥＮをそれぞれ“Ｈ”レベル及び“Ｌ”レベルにしてトランジスタＴ１２〜Ｔ１９をオン状態にすると共に、信号ＬＡＴＮ及びＬＡＴＮＢをそれぞれ“Ｌ”レベル及び“Ｈ”レベルにしてトランジスタＴ９〜Ｔ１１，Ｔ１７，及びＴ２０をオフ状態にする。これにより、トランジスタＴ１６は、ノードＮ８に、ノードＶＳＭＰＬの電圧に対応する電流ＩＳＭＰＬを流し、トランジスタＴ１９は、ノードＮ９に、ノードＶＥＶＡＬの電圧に対応する電流ＩＥＶＡＬを流す。
時刻ｔ７において、センスアンプ１２０は、信号ＳＥＮを“Ｈ”レベルにして、トランジスタＴ１２〜Ｔ１４をオフ状態にする。これにより、トランジスタＴ１３及びＴ１４からの電流供給が絶たれる。このため、ノードＮ４の電位は、電流ＩＳＭＰＬに基づいて決定され、ノードＮ５の電位は、電流ＩＥＶＡＬに基づいて決定される。したがって、ノードＮ４とノードＮ５との間に電位差が発生し、センスアンプ１２０は、互いに反転する信号ＤＯ及びＤＯＢを出力することができる。
なお、センスアンプ１２０は、信号ＶＳＨＦＴ、ＳＨＦＴＤＯ、及びＳＨＦＴＤＯＢによって、電流ＩＳＭＰＬ又は電流ＩＥＶＡＬのいずれか一方をシフトできるように構成される。これにより、センスアンプ１２０は、電流ＩＳＭＰＬの大きさと電流ＩＥＶＡＬの大きさとを互いに異ならせることができ、より確実に信号ＤＯ及びＤＯＢを確定することができる。
信号ＤＯ及びＤＯＢが確定した後、時刻ｔ８において、センスアンプ１２０は、信号ＬＡＴＮ及びＬＡＴＮＢをそれぞれ“Ｈ”レベル及び“Ｌ”レベルにして、電流ＩＳＭＰＬ及びＩＥＶＡＬを停止させる。これにより、センス処理が終了する。
以上により、メモリセルＭＣからの読出し動作が終了する。
１．３ 本実施形態に係る効果
第１実施形態によれば、誤読出しを抑制することができる。本効果について以下に説明する。
プリアンプ１１０において、ノードＶＳＭＰＬは、トランジスタＴ５のゲートと、トランジスタＴ６ａ及びＴ６ｂの各々の第２端と、トランジスタＴ７ａ及びＴ７ｂの各々の第１端及び第２端と、キャパシタＣ１の第１端と、に共通接続される。トランジスタＴ６ａ及びＴ６ｂと、トランジスタＴ７ａ及びＴ７ｂとは、スイッチング特性が同等になるように、サイズが調整されて構成される。これにより、第１メモリセルアクセス処理において、トランジスタＴ６ａ及びＴ６ｂをオン状態からオフ状態に切り替える際にノードＶＳＭＰＬに発生するスイッチノイズを、トランジスタＴ７ａ及びＴ７ｂをオフ状態からオン状態に切り替えることによって相殺することができる。
図１１は、比較例に係る半導体記憶装置における読出し動作を説明するためのタイミングチャートである。比較例に係る半導体記憶装置における読出し動作では、図１０において説明された時刻ｔ２におけるトランジスタＴ７ａ及びＴ７ｂのオフ状態からオン状態への切り替えが実行されない。
より具体的には、図１１に示すように、時刻ｔ２において、比較例に係るプリアンプは、信号ＳＭａ及びＳＭｂをそれぞれ“Ｌ”及び“Ｈ”レベルにして、トランジスタＴ６ａ及びＴ６ｂをオフ状態にする。これにより、ノードＶＳＭＰＬの充電が停止する。この際、ノードＶＳＭＰＬの電圧は、スイッチノイズの発生によって、電圧Ｖ０から電圧（Ｖ０−Δ）に変化する。図１１の例では、Δ＞０の場合が図示される。スイッチノイズΔは、例えば、メモリセルＭＣに記憶されたデータの違いに伴ってノードＶＳＭＰＬに生じる電圧の差δに対して無視できない程度に大きい。
続いて、リセット書込み処理が実行された後、時刻ｔ４から時刻ｔ６において第２セルアクセス処理が実行される。上述の通り、充電されたノードＶＥＶＡＬの電圧は、ノードＶＳＭＰＬに生じる電圧の差δによって変化するように構成されている。しかしながら、比較例では、ノードＶＥＶＡＬの電圧は、スイッチノイズΔに起因して、差δによって期待される変化量を超えて変化する。図１１の例では、ノードＶＥＶＡＬは、メモリセルＭＣにデータ”０”が書き込まれていた場合（データがリセット書込み処理で変化しない場合）に電圧Ｖ０’（＞Ｖ０）となり、データ”１”が書き込まれていた場合（データがリセット書込み処理で変化する場合）には図１０の場合とほぼ変わらない電圧Ｖ１となる。この場合、メモリセルＭＣのデータに応じて生じるノードＶＥＶＡＬの電圧差が小さくなる（Ｖ１−Ｖ０＞Ｖ１−Ｖ０’）。メモリセルＭＣのデータに応じて生じるノードＶＥＶＡＬの電圧差が小さくなると、メモリセルＭＣのデータを正しく判定するための感度（マージン）が低下するため、好ましくない。
第１実施形態によれば、時刻ｔ２において、プリアンプ１１０は、トランジスタＴ６ａ及びＴ６ｂをオフ状態に切り替えた以降に、トランジスタＴ７ａ及びＴ７ｂをオフ状態に切り替える。これにより、トランジスタＴ６ａ及びＴ６ｂのスイッチングに起因して発生したスイッチノイズΔを相殺することができる。これにより、第２セルアクセス処理の際に、スイッチノイズΔに起因してノードＶＥＶＡＬの電圧が意図せず変動することを抑制することができ、ひいては、データの誤読出しを抑制することができる。
２． 第２実施形態
第１実施形態では、トランジスタＴ６ａ及びＴ６ｂをオフ状態にすると同時にトランジスタＴ７ａ及びＴ７ｂをオン状態にすることにより、スイッチノイズΔが発生しないようにする場合について説明したが、これに限られない。例えば、トランジスタＴ７ａ及びＴ７ｂは、トランジスタＴ６ａ及びＴ６ｂと異なるタイミングで切り替えられてもよい。以下の説明では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
２．１ 読出し動作のフローチャート
第２実施形態に係る半導体記憶装置における読出し動作について、図１２に示すフローチャートを用いて説明する。図１２は、第１実施形態における図９に対応し、図９におけるステップＳＴ１０及びＳＴ３０に代えて、ステップＳＴ１０Ａ及びＳＴ３０Ａが実行される。
図１２に示すように、ステップＳＴ１０Ａにおいて、制御回路１８は、プリアンプ１１０を制御し、第１セルアクセス処理を実行する。なお、ステップＳＴ１０Ａでは、第１セルアクセス処理に際して、プリアンプ１１０は、スイッチノイズΔの除去を行わない。
続いて、ステップＳＴ２０において、制御回路１８は、書込み回路１４を制御し、リセット書込み処理を実行する。
続いて、ステップＳＴ３０Ａにおいて、制御回路１８は、プリアンプ１１０を制御し、第２セルアクセス処理を実行する。なお、第２セルアクセス処理に際して、プリアンプ１１０は、スイッチノイズΔを除去する。
続いて、ステップＳＴ４０において、制御回路１８は、センスアンプ１２０を制御し、センス処理を実行する。
以上のように動作することにより、半導体記憶装置１は、読出し対象のメモリセルＭＣからデータを読み出す。
２．２ 読出し動作のタイミングチャート
次に、第２実施形態に係る半導体記憶装置における読出し動作について、図１３に示すタイミングチャートを用いて説明する。図１３は、第１実施形態における図１０に対応する。
図１３に示すように、第１セルアクセス処理においてノードＶＳＭＰＬの電圧がＶ０まで上昇した後、時刻ｔ２において、プリアンプ１１０は、信号ＳＭａ及びＳＭｂをそれぞれ“Ｌ”及び“Ｈ”レベルにして、トランジスタＴ６ａ及びＴ６ｂをオフ状態にする。これにより、ノードＶＳＭＰＬの充電が停止する。そして、プリアンプ１１０は、信号ＲＥＮを“Ｈ”レベルから“Ｌ”レベルにしてトランジスタＴ１をオフ状態にする。これにより、メモリセルＭＣへの読出し電流が停止し、第１セルアクセス処理が終了する。
なお、時刻ｔ２において、トランジスタＴ７ａ及びＴ７ｂは、引き続きオフ状態に維持されるため、ノードＶＳＭＰＬにはスイッチノイズΔが発生する。図１３の例では、ノードＶＳＭＰＬの電圧はＶ０−Δ（＜Ｖ０）となる場合が示される。
続いて、リセット書込み処理が実行された後、第２セルアクセス処理が実行される。具体的には、時刻ｔ４において、プリアンプ１１０は、信号ＲＥＮを“Ｌ”レベルから“Ｈ”レベルしてトランジスタＴ１を再度オン状態にすると共に、信号ＥＶａ及びＥＶｂをそれぞれ“Ｈ”及び“Ｌ”レベルにしてトランジスタＴ８ａ及びＴ８ｂをオン状態にする。これにより、ノードＮ２を介してノードＶＥＶＡＬが充電される。
時刻ｔ５’において、プリアンプ１１０は、信号ＤＳＭａ及びＤＳＭｂをそれぞれ“Ｈ”レベル及び“Ｌ”レベルにして、トランジスタＴ７ａ及びＴ７ｂをオン状態にする。これにより、ノードＶＳＭＰＬのスイッチノイズΔが除去され、ノードＶＳＭＰＬは電圧Ｖ０になる。
ノードＶＥＶＡＬは、時刻ｔ５’以降において電圧Ｖ０又はＶ１に飽和する。なお、上述の通り、図１３の例では、ノードＶＳＭＰＬの電圧Ｖ０−Δは、電圧Ｖ０よりも低い。このため、ノードＶＥＶＡＬの充電の際にトランジスタＴ８ａ及びＴ８ｂを介して流れる電流量が増加し、ノードＶＥＶＡＬの充電速度が速くなる。したがって、時刻ｔ５’＜ｔ５となり、ノードＶＥＶＡＬの電圧が飽和するまでの時間を、第１セルアクセス処理の終了時にスイッチノイズΔを相殺する場合よりも短くすることができる。
時刻ｔ６以降のセンス処理については、図１０の場合と同等であるため、説明を省略する。
以上により、メモリセルＭＣからの読出し動作が終了する。
２．３ 本実施形態に係る効果
第２実施形態によれば、トランジスタＴ７ａ及びＴ７ｂは、リセット書込み処理の終了後、ノードＶＥＶＡＬの電圧が電圧Ｖ０又はＶ１まで充電される時刻ｔ５’（＜ｔ５）までに、オン状態に切り替えられる。これにより、ノードＶＳＭＰＬが受けたスイッチノイズΔによって電圧Ｖ０よりも低くなる場合にノードＶＥＶＡＬの充電速度が大きくなることを利用し、第２セルアクセス処理に要する時間を短縮することができる。
また、ノードＶＥＶＡＬの電圧が所望の値まで充電された後、トランジスタＴ７ａ及びＴ７ｂは、オン状態に切り替えられる。このため、図１１に示したようなセンスマージンの減少を伴うことなく、ノードＶＥＶＡＬを充電することができる。
３． 第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第３実施形態は、第２セルアクセス処理前にスイッチノイズを除去する点では第１実施形態と共通である。しかしながら、第３実施形態は、ノードＶＥＶＡＬに発生するスイッチノイズの値をより小さくしつつ、最終的に相殺し得る構成を有する点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
３．１ プリアンプの構成
図１４は、第３実施形態に係る半導体記憶装置のプリアンプの構成を説明するための回路図である。図１３は、第１実施形態における図７に対応する。
図１３に示すように、プリアンプ１１０は、トランジスタＴ６ｃ及びＴ６ｄを更に含み、トランジスタＴ７ａ及びＴ７ｂに代えて、トランジスタＴ７ｃ及びＴ７ｄを含む。トランジスタＴ６ｃ及びＴ７ｃは、例えば、ｎ型の極性を有し、トランジスタＴ６ｄ及びＴ７ｄは、例えば、ｐ型の極性を有する。
トランジスタＴ６ｃ及びＴ６ｄは、ノードＮ２とノードＶＳＭＰＬとの間において、トランジスタＴ６ａ及びＴ６ｂに並列に接続される。すなわち、トランジスタＴ６ｃは、ノードＮ２に接続された第１端と、ノードＶＳＭＰＬに接続された第２端と、信号ＳＭｃが供給されるゲートと、を含む。トランジスタＴ６ｄは、ノードＮ２に接続された第１端と、ノードＶＳＭＰＬに接続された第２端と、信号ＳＭｃの反転信号である信号ＳＭｄが供給されるゲートと、を含む。これにより、トランジスタＴ６ｃ及びＴ６ｄは、例えば、同時にオン状態になるか、又は同時にオフ状態になるように制御可能に構成される。
なお、トランジスタＴ６ｃ及びＴ６ｄは、トランジスタＴ６ａ及びＴ６ｂよりも小さいサイズを有するように構成される。このため、トランジスタＴ６ｃ及びＴ６ｄのスイッチングに起因するスイッチノイズは、トランジスタＴ６ａ及びＴ６ｂのスイッチングに起因するスイッチノイズΔよりも小さい。
トランジスタＴ７ｃは、ノードＶＳＭＰＬに接続された第１端及び第２端と、信号ＤＳＭｃが供給されるゲートと、を含む。トランジスタＴ７ｄは、ノードＶＳＭＰＬに接続された第１端及び第２端と、信号ＤＳＭｃの反転信号である信号ＤＳＭｄが供給されるゲートと、を含む。これにより、トランジスタＴ７ｃ及びＴ７ｄは、例えば、同時にオン状態になるか、又は同時にオフ状態になるように制御可能に構成される。
なお、トランジスタＴ７ｃ及びＴ７ｄは、トランジスタＴ６ｃ及びＴ６ｄと同等のサイズを有するように構成される。これにより、トランジスタＴ７ｃ及びＴ７ｄのスイッチング特性と、トランジスタＴ６ｃ及びＴ６ｄのスイッチング特性が同等になる。
３．２ 読出し動作のタイミングチャート
次に、第３実施形態に係る半導体記憶装置における読出し動作について、図１５に示すタイミングチャートを用いて説明する。図１５は、第１実施形態における図１０に対応する。
図１５に示すように、第１セルアクセス処理においてノードＶＳＭＰＬの電圧がＶ０まで上昇した後、時刻ｔ１において、プリアンプ１１０は、信号ＳＭａ及びＳＭｂをそれぞれ“Ｌ”及び“Ｈ”レベルにして、トランジスタＴ６ａ及びＴ６ｂをオフ状態にする。これにより、ノードＶＳＭＰＬにはトランジスタＴ６ａ及びＴ６ｂのスイッチングに起因する比較的大きなスイッチノイズΔが発生する。しかしながら、トランジスタＴ６ｃ及びＴ６ｄは依然としてオン状態であり、ノードＶＳＭＰＬは引き続き弱く充電される。このため、スイッチノイズΔの影響は徐々に緩和され、ノードＶＳＭＰＬの電圧は、徐々に電圧Ｖ０に戻る。
ノードＶＳＭＰＬの電圧が安定した後、時刻ｔ２において、プリアンプ１１０は、信号ＳＭｃ及びＳＭｄをそれぞれ“Ｌ”及び“Ｈ”レベルにして、トランジスタＴ６ｃ及びＴ６ｄをオフ状態にすると共に、信号ＤＳＭｃ及びＤＳＭｄをそれぞれ“Ｈ”及び“Ｌ”レベルにして、トランジスタＴ７ｃ及びＴ７ｄをオン状態にする。これにより、ノードＶＳＭＰＬの充電が停止する。プリアンプ１１０は、信号ＲＥＮを“Ｈ”レベルから“Ｌ”レベルにしてトランジスタＴ１をオフ状態にする。これにより、メモリセルＭＣへの読出し電流が停止し、スイッチノイズの除去を伴う第１セルアクセス処理が終了する。
なお、トランジスタＴ６ｃ及びＴ６ｄがオン状態からオフ状態に切り替わる際、ノードＶＳＭＰＬには、トランジスタＴ６ｃ及びＴ６ｄのスイッチングに起因する比較的小さなスイッチノイズΔ’（＜Δ）が発生する。一方、上述の通り、トランジスタＴ７ｃ及びＴ７ｄは、トランジスタＴ６ｃ及びＴ６ｄと同等のスイッチング特性を有する。このため、トランジスタＴ７ｃ及びＴ７ｄがオフ状態からオン状態に切り替わる際、ノードＶＳＭＰＬには、スイッチノイズΔ’と大きさが同じかつ極性が逆のスイッチノイズ−Δ’が発生する。したがって、トランジスタＴ６ｃ及びＴ６ｄのスイッチングに起因するスイッチノイズΔ’を、トランジスタＴ７ａ及びＴ７ｂのスイッチングに起因するスイッチノイズ−Δ’によって相殺することができる。結果として、プリアンプ１１０は、スイッチノイズの影響を抑制しつつ、ノードＶＳＭＰＬを電圧Ｖ０に充電することができる。
時刻ｔ２以降のリセット書込み処理、第２セルアクセス処理、及びセンス処理は、図１０の場合と同等であるため、説明を省略する。
以上により、メモリセルＭＣからの読出し動作が終了する。
３．３ 本実施形態に係る効果
第３実施形態によれば、プリアンプ１１０は、互いにサイズの異なるトランジスタ（トランジスタＴ６ａ及びＴ６ｂの組、並びにトランジスタＴ６ｃ及びＴ６ｄの組）によって形成される２つの電流経路によってノードＶＳＭＰＬを充電可能に構成される。そして、ノードＶＳＭＰＬには、上述の小さいサイズのトランジスタＴ６ｃ及びＴ６ｄと同等のサイズを有するトランジスタＴ７ｃ及びＴ７ｄが接続される。これにより、ノードＶＳＭＰＬに発生し得るスイッチノイズの大きさを低減しつつ、当該スイッチノイズをノードＶＳＭＰＬから除去できる。
補足すると、スイッチノイズは、図１１等で説明したように、ノードＶＳＭＰＬの電圧を低下させるとは限らない。例えば、プリアンプ１１０の製造プロセスや温度変動、及び電圧ＶＤＤの変動等によって、ノードＶＳＭＰＬの電圧を上昇させるようなスイッチノイズが発生し得る。このような場合では、スイッチノイズを利用してノードＶＥＶＡＬの充電時間を短縮させるよりも、直ちにスイッチノイズの影響を除去することが望ましい場合がある。また、スイッチノイズを相殺するために形成されるトランジスタのスイッチング特性には、ばらつきが生じ得る。このため、スイッチノイズが大きい場合、ノードＶＳＭＰＬからスイッチノイズの影響を除去しきれない場合がある。
第３実施形態によれば、プリアンプ１１０は、ノードＶＳＭＰＬの充電後、サイズの大きいトランジスタＴ６ａ及びＴ６ｂをオフ状態にしつつ、トランジスタＴ６ｃ及びＴ６ｄをオン状態のまま維持する。これにより、ノードＶＳＭＰＬには一時的にトランジスタＴ６ａ及びＴ６ｂのスイッチングに起因するスイッチノイズΔが印加されるが、トランジスタＴ６ｃ及びＴ６ｄを介した充電によって、当該スイッチノイズΔの影響を緩和することができる。
また、プリアンプ１１０は、ノードＶＳＭＰＬの電圧が安定した後、トランジスタＴ６ｃ及びＴ６ｄをオフ状態にする。これにより、ノードＶＳＭＰＬに印加されるスイッチノイズΔ’は、スイッチノイズΔよりも小さくなる。このため、仮に、トランジスタＴ７ｃ及びＴ７ｄをオン状態にしてもスイッチノイズΔ’の影響を完全に除去できなかったとしても、ノードＶＳＭＰＬに残留するスイッチノイズの影響を低減することができる。したがって、データの誤読出しを抑制することができる。
４． 第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。第４実施形態では、第２実施形態で説明した読出し動作と、第３実施形態で説明した読出し動作と、を状況に応じて使い分けることが可能な構成を有する。以下の説明では、第２実施形態及び第３実施形態と同等の構成及び動作については説明を省略し、第２実施形態及び第３実施形態と異なる構成及び動作について主に説明する。
４．１ 半導体記憶装置の構成
図１６は、第４実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。図１６に示すように、半導体記憶装置１は、モニタ回路１９を更に備える。
モニタ回路１９は、半導体記憶装置１内の動作状況をモニタし、ノードＶＳＭＰＬに印加されるスイッチノイズを除去するタイミングを判断するためのモニタ情報を取得する。モニタ回路１９は、モニタ情報を制御回路１８に送出する。
モニタ回路１９のモニタ項目には、例えば、プリアンプ１１０内のＰＶＴ変動要因、すなわち、製造ばらつき、温度、又は電圧等が含まれ得る。より具体的には、例えば、モニタ回路１９が製造ばらつきをモニタする場合、モニタ回路１９は、プリアンプ１１０内に形成されたｐ型トランジスタ及びｎ型トランジスタのどちらのカップリング容量が大きいか、をモニタし得る。また、例えば、モニタ回路１９が温度をモニタする場合、モニタ回路１９は、プリアンプ１１０内のトランジスタの動作温度をモニタし得る。また、例えば、モニタ回路１９が電圧をモニタする場合、モニタ回路１９は、ノードＮ２の電圧が電圧ＶＤＤ／２以上であるか、ＶＤＤ／２未満であるか、をモニタし得る。
なお、上述の例に限らず、モニタ回路１９は、ノードＶＳＭＰＬに印加されるスイッチノイズの適切な除去タイミングを判定し得る項目をモニタし、当該モニタ情報を取得可能な任意の構成が適用可能である。
制御回路１８は、モニタ回路１９からのモニタ情報を受けると、当該モニタ情報に基づいて、どのタイミングでスイッチノイズを除去することが有利であるか（言い換えると、スイッチノイズの発生と除去のタイミングをずらすことが有効であるか）を判定する。制御回路１８は、判定の結果、ノードＶＳＭＰＬからスイッチノイズを除去するタイミング（例えば、第２セルアクセス処理の前に除去するか、第２セルアクセス処理中に除去するか）を決定し、読出し動作に適用する。
４．２ プリアンプの構成
図１７は、第４実施形態に係る半導体記憶装置のプリアンプの構成を説明するための回路図である。
図１７に示すように、プリアンプ１１０は、第１実施形態の図７で説明したトランジスタＴ６ａ，Ｔ６ｂ，Ｔ７ａ，及びＴ７ｂに加えて、第３実施形態の図１４で説明したトランジスタＴ６ｃ，Ｔ６ｄ，Ｔ７ｃ，及びＴ７ｄを含む。
すなわち、トランジスタＴ６ａ及びＴ６ｂと、トランジスタＴ７ａ及びＴ７ｂとは、互いに同等のサイズを有し、同等のスイッチング特性を有するように構成される。トランジスタＴ６ｃ及びＴ６ｄと、トランジスタＴ７ｃ及びＴ７ｄとは、互いに同等のサイズを有し、同等のスイッチング特性を有するように構成される。
４．３ 読出し動作のフローチャート
次に、第４実施形態に係る半導体記憶装置における読出し動作ついて、図１８に示すフローチャートを用いて説明する。
図１８に示すように、ステップＳＴ２において、モニタ回路１９は、プリアンプ１１０のＰＶＴばらつきをモニタし、モニタ情報を取得する。モニタ回路１９は、モニタ情報を制御回路１８に送出する。
ステップＳＴ４において、制御回路１８は、モニタ情報に基づき、スイッチノイズの発生と除去のタイミングをずらすことが有効か否かを判定する。スイッチノイズの発生と除去のタイミングをずらすことが有効か否かは、例えば、ノードＶＳＭＰＬにスイッチノイズが印加されたことによって、ノードＶＥＶＡＬへの充電速度が速くなり、ノードＶＥＶＡＬの充電に要する時間が短縮できるか、と読み替えてもよい。より具体的には、例えば、制御回路１８は、モニタ回路１９からノードＮ２の電圧に関するモニタ情報に基づき、ノードＮ２がＶＤＤ／２未満であればスイッチノイズの発生と除去のタイミングをずらすことが有効であると判定し、ＶＤＤ／２以上であれば有効でない、と判定し得る。
スイッチノイズの発生と除去のタイミングをずらすことが有効であると判定された場合（ステップＳＴ４；ｙｅｓ）、制御回路１８は、第２セルアクセス中にスイッチノイズを除去するようにプリアンプ１１０を制御しつつ、読出し動作を実行する。すなわち、制御回路１８は、ステップＳＴ１０においてスイッチノイズの除去を伴わない第１セルアクセス処理を実行する。制御回路１８は、ステップＳＴ２０において、リセット書込み処理を実行する。制御回路１８は、ステップＳＴ３０において、スイッチノイズの除去を伴う第２セルアクセス処理を実行する。そして、制御回路１８は、ステップＳＴ４０において、センス処理を実行する。
このような一連のステップＳＴ１０，ＳＴ２０，ＳＴ３０，及びＳＴ４０は、例えば、第２実施形態の図１３で説明した処理に対応する。これにより、ノードＶＳＭＰＬのスイッチノイズによってノードＶＥＶＡＬが飽和するまでの時間を短縮させつつ、最終的にスイッチノイズを除去することでノードＶＥＶＡＬを適切な値に充電することができる。
一方、スイッチノイズの発生と除去のタイミングをずらすことが有効でない、と判定された場合（ステップＳＴ４；ｎｏ）、制御回路１８は、第２セルアクセスより前にスイッチノイズを除去するようにプリアンプ１１０を制御しつつ、読出し動作を実行する。なお、「スイッチノイズの発生と除去のタイミングをずらすことが有効でない」は、「スイッチノイズ除去のタイミングを発生のタイミングと合わせた方が有効である」と読み換えてもよい。この場合、制御回路１８は、ステップＳＴ１０Ａにおいてスイッチノイズの除去を伴う第１セルアクセス処理を実行する。制御回路１８は、ステップＳＴ２０において、リセット書込み処理を実行する。制御回路１８は、ステップＳＴ３０Ａにおいて、スイッチノイズの除去を伴わない第２セルアクセス処理を実行する。そして、制御回路１８は、ステップＳＴ４０において、センス処理を実行する。
このような一連のステップＳＴ１０Ａ，ＳＴ２０，ＳＴ３０Ａ，及びＳＴ４０は、例えば、第３実施形態の図１５で説明した処理に対応する。これにより、第２セルアクセス処理に先立ち、ノードＶＳＭＰＬからスイッチノイズを除去することができる。
４．４ 本実施形態に係る効果
第４実施形態によれば、モニタ回路１９は、プリアンプ１１０の製造ばらつき、温度、及び電圧に関するモニタ情報を取得する。これにより、制御回路１８は、ノードＶＳＭＰＬに印加されるスイッチノイズがノードＶＥＶＡＬに与える影響を事前に予測するための情報を得ることができる。このため、制御回路１８は、プリアンプ１１０の動作状況に応じて、読出し動作におけるスイッチノイズの除去タイミングを適切に切り替えることができる。
具体的には、制御回路１８は、モニタ情報に基づき、スイッチノイズの除去タイミングを判定する。制御回路１８は、スイッチノイズの除去タイミングを発生タイミングからずらすことが有効であると判定した場合、ノードＶＥＶＡＬの充電が開始された後に、ノードＶＳＭＰＬからスイッチノイズを除去する。これにより、ノードＶＳＭＰＬに印加されるスイッチノイズを利用することによってノードＶＥＶＡＬの充電速度を速めることができ、第２実施形態と同様の効果を得ることができる。
また、制御回路１８は、スイッチノイズの除去タイミングを発生タイミングからずらすことが有効でないと判定した場合、ノードＶＥＶＡＬの充電が開始される前に、ノードＶＳＭＰＬからスイッチノイズを除去する。スイッチノイズの除去に際しては、ノードＶＳＭＰＬの充電が完了した後、充電経路に互いに並列に設けられたサイズの異なるトランジスタを、サイズの大きい順にオフ状態にしていく。これにより、ノードＶＳＭＰＬに印加されるスイッチノイズの大きさを抑制することができ、第３実施形態と同様の効果を得ることができる。
５．その他
なお、上述の第１乃至第４実施形態に限らず、種々の変形が適用可能である。
例えば、上述の各実施形態で述べたメモリセルＭＣは、磁気抵抗効果素子ＭＴＪと、２端子スイッチであるスイッチング素子ＳＥＬとによって構成される場合について説明したが、これに限られない。例えば、メモリセルＭＣは、磁気抵抗効果素子ＭＴＪと、３端子スイッチであるスイッチング素子ＳＥＬ（例えば、選択トランジスタ）とによって構成されていてもよい。
なお、上述の各実施形態では、抵抗変化素子として磁気抵抗効果素子を用いてデータを記憶するＭＲＡＭを例に説明したが、これに限らない。
例えば、ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。
また、揮発性メモリ、不揮発性メモリを問わず、電流または電圧の印加にともなう抵抗変化によりデータを記憶、もしくは、抵抗変化にともなう抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる素子を有する半導体記憶装置に適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…デコード回路、１４…書込み回路、１５…読出し回路、１６…電圧生成回路、１７…入出力回路、１８制御回路、１９…モニタ回路、２０…半導体基板、２１，２４…導電体、２２，２３…素子、１１０…プリアンプ、１２０…センスアンプ、２２１，２２３…強磁性体、２２２…非磁性体。

Claims (12)

  1. メモリセルと、制御回路と、
    を備え、
    前記制御回路は、
    前記メモリセルに記憶された第１データに基づいて第１ノードに第１電圧を充電し、
    前記第１電圧を生成した後に前記メモリセルに第２データを書き込み、
    前記第２データに基づいて第２ノードに第２電圧を充電し、
    前記第１電圧及び前記第２電圧に基づいて、前記第１データが前記第２データと異なるか否かを判定する
    ように構成され、
    前記第１ノードに電気的に接続された第１端と、前記第１ノードと前記第２ノードとの間の第３ノードに電気的に接続された第２端と、を含む第１スイッチング素子と、
    前記第１ノードに電気的に接続された第１端及び第２端を含み、前記第１スイッチング素子と同じサイズを有する第２スイッチング素子と、
    前記第２ノードに電気的に接続された第１端と、前記第３ノードに電気的に接続された第２端と、を含む第３スイッチング素子と、
    を含む、半導体記憶装置。
  2. 前記制御回路は、前記第１スイッチング素子をオフ状態に切り替えた以降に、前記第２スイッチング素子をオン状態に切り替えるように構成された、
    請求項１記載の半導体記憶装置。
  3. 前記制御回路は、前記第３スイッチング素子をオン状態に切り替える前に、前記第２スイッチング素子をオン状態に切り替えるように構成された、
    請求項２記載の半導体記憶装置。
  4. 前記制御回路は、前記第３スイッチング素子をオン状態に切り替えた後に、前記第２スイッチング素子をオン状態に切り替えるように構成された、
    請求項２記載の半導体記憶装置。
  5. 前記制御回路は、前記第１ノードと前記第３ノードとの間に前記第１スイッチング素子に対して並列に接続された第４スイッチング素子を更に含み、
    前記第１スイッチング素子及び前記第２スイッチング素子は、前記第４スイッチング素子よりも小さいサイズを有する、
    請求項１記載の半導体記憶装置。
  6. 前記制御回路は、
    前記第４スイッチング素子をオフ状態に切り替えた後に、前記第１スイッチング素子をオフ状態に切り替え、
    前記第１スイッチング素子をオフ状態に切り替えた以降に、前記第２スイッチング素子をオン状態に切り替える
    ように構成された、
    請求項５記載の半導体記憶装置。
  7. 前記制御回路は、
    前記第１ノードと前記第３ノードとの間に前記第１スイッチング素子に対して並列に接続された第４スイッチング素子と、
    前記第１ノードに電気的に接続された第１端及び第２端を含み、前記第４スイッチング素子と同じサイズを有する第５スイッチング素子と、
    を更に含み、
    前記第１スイッチング素子及び前記第２スイッチング素子は、前記第４スイッチング素子及び前記第５スイッチング素子よりも小さいサイズを有する、
    請求項１記載の半導体記憶装置。
  8. 前記制御回路の動作状況をモニタするモニタ回路を更に備え、
    前記制御回路は、
    前記モニタ回路からの情報が条件を満たす場合、
    前記第４スイッチング素子をオフ状態に切り替えた後に、前記第１スイッチング素子をオフ状態に切り替え、
    前記第１スイッチング素子をオフ状態に切り替えた以降かつ前記第３スイッチング素子をオン状態に切り替える前に、前記第２スイッチング素子をオン状態に切り替える
    ように構成され、
    前記情報が前記条件を満たさない場合、
    前記第１スイッチング素子をオフ状態に切り替える前に、前記第４スイッチング素子をオフ状態に切り替え、
    前記第１スイッチング素子をオフ状態に切り替えた以降かつ前記第３スイッチング素子をオン状態に切り替えた後に、前記第２スイッチング素子をオン状態に切り替える
    ように構成された、
    請求項７記載の半導体記憶装置。
  9. 前記動作状況は、前記第３ノードの電圧を含み、
    前記条件を満たすことは、前記第３ノードの電圧が所定の値以上であることを含む、
    請求項８記載の半導体記憶装置。
  10. 前記制御回路は、前記第３ノードに電気的に接続された第１端と、接地された第２端と、前記第１ノードに電気的に接続されたゲートと、を含む第６スイッチング素子を更に含む、
    請求項１記載の半導体記憶装置。
  11. 前記メモリセルは、抵抗変化素子を含む、
    請求項１記載の半導体記憶装置。
  12. 前記抵抗変化素子は、磁気抵抗効果素子である、
    請求項１１記載の半導体記憶装置。
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