CN116612791A - 感应放大器电路、其控制方法以及其制备方法 - Google Patents

Abstract

本公开提供了感应放大器电路、其控制方法以及其制备方法，感应放大器电路中包括：感应放大器，所述感应放大器电连接半导体存储器的储存单元；预放大器，所述预放大器位于所述感应放大器和所述储存单元之间，所述预放大器用于对由所述储存单元进入所述感应放大器的电信号进行预放大。进而通过在感应放大器以及储存单元之间设置预放大器，使得半导体存储器中的储存的电信号可以经过预放大器以及感应放大器两级放大之后输出，避免了感应放大器信号的感应裕度较小时，无法实现对储存单元输出的电信号准确接收以及输出的问题。

Description

感应放大器电路、其控制方法以及其制备方法

技术领域

本公开涉及存储器技术，尤其涉及一种感应放大器电路、其控制方法以及其制备方法。

背景技术

目前，随着半导体存储器的尺寸小型化是半导体器件发展的趋势，然而半导体存储器不断缩小也会带来一些负面影响。

例如，当半导体存储器中存储区域的尺寸不断缩小时，此时，存储区域中的存储器件提供给半导体存储器中的感应放大器的感应电压差也越来越小，导致感应放大器的感应裕度减小甚至消失出错，进而使得从半导体存储器中所获取的数据不准确。

发明内容

本公开提供一种感应放大器电路、其控制方法以及其制备方法，用以解决相关技术中在对半导体存储器进行缩放时，感应放大器在小尺寸时容易出现阈值电压失配的现象，并且半导体存储器中的储存单元在小尺寸时，所提供给感应放大器的电压差变小，导致感应放大器的感应裕度减小甚至消失出错的问题。

第一方面，本公开提供一种感应放大器电路，包括：

感应放大器，所述感应放大器电连接半导体存储器的储存单元；

预放大器，所述预放大器位于所述感应放大器和所述储存单元之间，所述预放大器用于对由所述储存单元进入所述感应放大器的电信号进行预放大。

在一种可能的实现方式中，所述感应放大器电连接所述储存单元对应的位线以及与所述位线的参考位线。

在一种可能的实现方式中，所述预放大器包括：

第一晶体管，所述第一晶体管的基极连接所述储存单元；所述第一晶体管的发射极连接第一参考电压源；

第二晶体管，所述第二晶体管的基极与所述第一晶体管的集电极连接，所述第二晶体管的发射极连接第二参考电压源，所述第二晶体管的集电极连接所述感应放大器。

在一种可能的实现方式中，所述第一晶体管为PNP型晶体管，第二晶体管为NPN型晶体管；或者，所述第一晶体管为NPN型晶体管，第二晶体管为PNP型晶体管。

第二方面，本公开提供一种感应放大器电路的控制方法，应用于第一方面所述的感应放大器电路，所述方法包括：

当所述储存单元被选中时：调节所述感应放大器与所述储存单元的电连接线悬浮至第一电压，其中，所述第一电压相对于所述感应放大器的预置电压存在压差；所述第一电压和第一叠加电压作用下所述预放大器停止工作，其中，所述第一叠加电压为所述第一电压叠加第一储存信号后的电压；第二叠加电压用于控制所述预放大器开始工作，以使所述预放大器对由所述储存单元进入所述感应放大器的电信号进行预放大，其中，所述第二叠加电压为所述第一电压叠加第二储存信号后的电压；

当所述储存单元未被选中时：保持所述感应放大器与所述储存单元的电连接线在预置电压。

在一种可能的实现方式中，所述感应放大器电连接所述储存单元的对应的位线以及与参考位线；

所述调节所述感应放大器与所述储存单元的电连接线悬浮至第一电压，其中，所述第一电压相对于所述感应放大器的预置电压存在压差，包括：

调节所述感应放大器电连接所述储存单元的位线悬浮至第一电压，所述第一电压相对于所述参考位线的预置电压，存在压差。

在一种可能的实现方式中，所述预放大器包括：第一晶体管，所述第一晶体管的基极连接所述储存单元；所述第一晶体管的发射极连接第一参考电压源；第二晶体管，所述第二晶体管的基极与所述第一晶体管的集电极连接，所述第二晶体管的发射极连接第二参考电压源，所述第二晶体管的集电极连接所述感应放大器；

所述调节所述感应放大器与所述储存单元的电连接线悬浮至第一电压，包括：

在读取阶段：当所述储存单元被选中时，悬浮设置所述电连接线处于第一电压；以及，调节所述第一参考电压源的电压，以配合所述第一叠加电压反向偏置所述第一晶体管，或配合所述第二叠加电压正向偏置所述第一晶体管；调节所述第一参考电压源的电压并调节所述第二参考电压源的电压，以使所述第一参考电压源的电压配合所述第一叠加电压或第二叠加电压反向偏置所述第一晶体管，并且所述第二参考电压源的电压配合所述第一叠加电压反向偏置第二晶体管或配合所述第二叠加电压正向偏置所述第二晶体管；

在写入阶段：当所述储存单元所在列被选中时，调节所述第一参考电压源的电压，以配合电连接线上的写入信号反向偏置所述第一晶体管。

在一种可能的实现方式中，所述第一晶体管为PNP型晶体管，所述第二晶体管为NPN型晶体管，所述第一电压相对于所述预置电压存在正向压差；或者，

所述第一晶体管为NPN型晶体管，所述第二晶体管为PNP型晶体管，所述第一电压相对于所述预置电压存在负向压差。

在一种可能的实现方式中，相同时刻下所述第一参考电压源和所述第二参考电压源电位保持相等。

在一种可能的实现方式中，所述储存单元包括：电容和开关管；其中，所述电容的一端连接至第二电压，所述电容的另一端与所述开关管的一端连接，所述开关管的控制端与所述储存单元对应的字线连接，所述开关管的另一端通过所述储存单元所在列对应的位线，连接至该列对应的感应放大器以及预放大器；

所述方法还包括：

所述第一电压相对于所述预置电压存在正向压差时，所述第二电压大于电容的第一信号和电容的第二信号对应的电位的平均值，或者，

所述第一电压相对于所述预置电压存在负向压差时，所述第二电压小于电容的第一信号和电容的第二信号对应的电位的平均值。

第三方面，本公开提供一种感应放大器电路的制备方法，所述方法包括：

形成多个阵列排布的半导体存储器的储存单元；

形成感应放大器，其中，感应放大器与储存单元电连接；

形成预放大器，其中，所述预放大器位于所述感应放大器以及所述储存单元之间，所述预放大器用于对由所述储存单元进入所述感应放大器的电信号进行预放大。

在一种可能的实现方式中，所述形成多个阵列排布的半导体存储器的储存单元，包括：

形成多个位线以及多个位线对应的多个位线引出区，所述多个位线和多个位线引出区沿第一方向延伸，且所述多个位线与各列储存单元对应连接；

在所述多个位线上形成多个阵列排布的储存单元；

所述形成感应放大器包括：

形成多个感应放大器；其中，各列储存单元与所述多个感应放大器一一对应；

所述形成预放大器，包括：在多个位线引出区上形成多个预放大器，所述位线引出区与所述预放大器一一对应；其中，所述预放大器的输入端连接至对应列的位线和所述预放大器的输出端，所述预放大器的输出端与所述位线连接；所述位线与对应的感应放大器的一端连接，所述感应放大器的另一端与所述位线的参考位线连接。

在一种可能的实现方式中，在多个位线引出区上形成多个预放大器，包括：

在多个位线引出区上形成多个由第一晶体管以及第二晶体管构成的预放大器；其中，第一晶体管的基极连接所述储存单元；所述第一晶体管的发射极连接第一参考电压源；所述第二晶体管的基极与所述第一晶体管的集电极连接，所述第二晶体管的发射极连接第二参考电压源，所述第二晶体管的集电极连接所述感应放大器。

在一种可能的实现方式中，所述形成多个位线以及多个位线对应的多个位线引出区，包括：

在第一导电类型的半导体基底上形成具有第一导电类型的第一阱和具有第二导电类型的第二阱；

在第一阱上形成所述多个位线，在所述第二阱上形成所述位线引出区；

执行以下步骤，形成位于所述位线引出区内的预放大器：在所述位线引出区内，形成具有第四掺杂区和具有第二导向类型的第一掺杂区、以及位于第一掺杂区内的对称的第二掺杂区以及第三掺杂区；其中，第一掺杂区、第二掺杂区、第三掺杂区以及第四掺杂区隔离设置；第二掺杂区、第三掺杂区、第四掺杂区具有第一导电类型；对应所述第二掺杂区形成第一导电插塞，对应第三掺杂区形成第二导电插塞，对应所述位线引出区的第一预定表面区域形成第三导电插塞，对应所述位线引出区的第二预定表面区域形成第四导电插塞；

对应所述位线引出区对应的位线上的第三预定表面区域形成第五导电插塞；

由第二阱作为发射极，所述位线引出区作为基极，所述第一掺杂区作为发射集，构成第一晶体管；由第一掺杂区作为基极，第二掺杂区作为发射极，第三掺杂区作为集电极，构成第二晶体管。

在一种可能的实现方式中，若所述第一导电类型为N型，第二导电类型为P型，则所述第一晶体管为PNP型晶体管，第二晶体管为NPN型晶体管；或者，若所述第一导电类型为P型，第二导电类型为N型所述第一晶体管为NPN型晶体管，第二晶体管为PNP型晶体管。

在一种可能的实现方式中，所述方法还包括：

形成三个间隔的金属层，其中，第一金属层覆盖在所述第五导电插塞以及所述第一导电插塞上；第二金属层覆盖在所述第一导电插塞上；第三金属层覆盖在所述第二导电插塞以及所述第四导电插塞上。

本公开提供的感应放大器电路中包括：感应放大器，所述感应放大器电连接半导体存储器的储存单元；预放大器，所述预放大器位于所述感应放大器和所述储存单元之间，所述预放大器用于对由所述储存单元进入所述感应放大器的电信号进行预放大。进而通过在感应放大器以及储存单元之间设置预放大器，使得半导体存储器中的储存的电信号可以经过预放大器以及感应放大器两级放大之后输出，避免了感应放大器信号的感应裕度较小时，无法实现对储存单元输出的电信号准确接收以及输出的问题。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。

图1为本公开实施例提供的一种感应放大器电路的结构示意图；

图2为本公开实施例提供的第二种感应放大器电路的结构示意图；

图3为本公开实施例提供的第三种感应放大器电路的结构示意图；

图4为本公开实施例提供的一种感应放大器电路的控制方法的流程示意图；

图5为本公开实施例提供的第二种感应放大器电路的控制放大的流程示意图；

图6为本公开实施提供的一种感应放大器电路的制备方法的流程示意图；

图7A为本公开实施例提供的一种第一阱刻蚀后的截面示意图；

图7B为本公开实施例提供的一种第一阱刻蚀后的俯视图；

图8A为本公开实施例提供的一种第二阱刻蚀后的截面示意图；

图8B为本公开实施例提供的一种第二阱刻蚀后的俯视图；

图9A为本公开实施例提供的又一种第一阱刻蚀后的截面示意图；

图9B为本公开实施例提供的又一种第一阱刻蚀后的俯视图；

图10为本公开实施例提供的一种半导体存储器的结构示意图。

附图标记说明：

110：储存单元；111：电容；112：开关管；

120：预放大器；121：第一晶体管；122：第二晶体管；

130：感应放大器；

200：半导体基底；210：第一阱；220：第二阱；230：位线；240：位线引出区；

300：凸起；310：第一子凸起；320：第二子凸起；330：柱状结构；

401：第一掺杂区；402：第二掺杂区；403：第三掺杂区；404：第四掺杂区；

501：第一导电插塞；502：第二导电插塞；503：第三导电插塞；504：第四导电插塞；

505：第五导电插塞；

601：第一金属层；602：第二金属层；603：第三金属层；

700；辅助栅极。

通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与本公开的一些方面相一致的装置和方法的例子。

目前，随着半导体存储器的尺寸小型化是半导体器件发展的趋势，然而半导体存储器不断缩小也会带来一些负面影响，如存储电荷量减小，晶体管间阈值电压失配度增大。

本公开提供的感应放大器电路及感应放大器电路的控制方法，其可以利用垂直存储器结构位线为含硅衬底的特性(但不限于垂直存储器结构)，在位线引出的区域制作预放大器，在感应放大器之前进行预放大，以达到弥合感应放大器失配过大的问题，以及减小器件区域器件制作的挑战，从而改善这些负面影响。下面以具体地实施例对本公开的技术方案以及本公开的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本公开的实施例进行描述。

图1为本公开实施例提供的一种感应放大器电路的结构示意图，如图1所示，该感应放大器电路中包括：感应放大器130，感应放大器130电连接半导体存储器的储存单元110；预放大器120，预放大器120位于感应放大器130和储存单元110之间，预放大器120用于对由储存单元110进入感应放大器130的电信号进行预放大。

示例性地，半导体存储器中通常包括有多个阵列排布的储存单元110，其中，各储存单元110用于储存各自的数据信息。并且，本实施例中的感应放大器130电连接至半导体存储器中的储存单元110。此外，在感应放大器130以及储存单元110之间还连接有预放大器120，即预放大器120的一端连接至储存单元110一端，预放大器120的另一端连接至感应放大器130的一端。并且，感应放大器130的一端还与储存单元110的一端连接。

储存单元110中的电信号可以经预放大器120对该电信号进行预放大，并将预放大后的信号输出至感应放大器130中，使得储存单元110中的电信号经过两级放大后输出。

在向储存单元110写入数据时，可以通过感应放大器130一端与储存单元110一端之间的电连接线传输待写入的电信号。

本实施例中，通过在感应放大器130以及储存单元110之间设置预放大器120，使得半导体存储器中的储存的电信号可以经过预放大器120以及感应放大器130两级放大之后输出，避免了在对存储器进行缩放时，感应放大器在极小尺寸的情况下阈值电压失配会急剧增大，并且储存单元110区域的缩放使得储存的电信号越来越小，致使感应放大器的感应裕度非常小甚至消失出错的问题。

在一些实施例中，感应放大器130电连接储存单元110对应的位线以及参考位线，其中，参考位线可以为与储存单元110对应的位线相邻的位线。

示例性地，通常在半导体存储器中阵列排布有多个储存单元110，例如多个电容111，每一行储存单元110连接至同一字线，每一列储存单元110连接至同一位线。字线和位线可用于接收外部的控制信号，进而使得字线与位线相交处的储存单元110中的电信号可以通过该储存单元110对应的位线输出。具体地，半导体存储器中的每一储存单元110都可以对应一个感应放大器130或者每一列储存单元110可以对应一个感应放大器130。在具体连接时，感应放大器130可分别连接至与该感应放大器130对应的储存单元110的位线以及参考位线。在实际应用过程中，感应放大器130可以通过比较与其连接的位线与参考位线上的电压，进而确定输出的数据。

此外，在上述连接感应放大器130连接的基础上，预放大器120的一端也通过储存单元110对应的位线连接至该储存单元110，预放大器120的另一端也通过该储存单元110对应的位线连接感应放大器130一端。

在设计预放大器120时，在一种可能的实现方式中，预放大器120中包括有两个晶体管，即第一晶体管121以及第二晶体管122。图2为本公开实施例提供的第二种感应放大器电路的结构示意图。其中，第一晶体管121的基极电连接至与该预放大器120对应的储存单元110。第一晶体管121的发射极连接至第一参考电压源。第二晶体管122的基极连接至第一晶体管121的集电极连接，第二晶体管122的发射极连接第二参考电压源，第二晶体管122的集电极连接与该预放大器120对应的感应放大器130。当需要获取储存单元110中的所存储的电信号时，可以通过调节第一参考电压源以及第二参考电压源(即第一晶体管121发射极的电压以及第二晶体管122发射极的电压)，使得第一晶体管121和第二晶体管122可以依据流入各自基极处的电信号以及各自发射极处的电压确定第一晶体管121以及第二晶体管122的偏置状态。当储存单元110中的电信号进入该预放大器120时，可以依次经过第一晶体管121以及第二晶体管122放大后，此时储存单元110中电容111的电荷量已经过两次放大到达位线，位线上会产生显著的电压变化，因而，该放大后的电信号在进入感应放大器130，将产生非常大的感应裕度，感应放大器130在比较放大后输出该储存单元110存储的数据。

此外，在上述预放大器120中第一晶体管121与第二晶体管122的极性相反。具体的，例如，第一晶体管121为PNP型晶体管，第二晶体管122为NPN型晶体管,或者，第一晶体管121为NPN型晶体管，第二晶体管122为PNP型晶体管，由此，第一晶体管121和/或第二晶体管122构成这样的双极结型晶体管，对单极性电荷进行放大。例如，图3为本公开实施例提供的第三种感应放大器电路的结构示意图。图中，储存单元110中包括一个电容111以及开关管112(由字线WL输入的信号控制)。预放大器120中的第一晶体管121为PNP型，第二晶体管122为NPN型。此外，感应放大器130的一端连接至储存单元110对应的位线，另一端连接至参考位线。

在一种可能的实施方式中，预放大器120中可以包括偶数个晶体管，且相邻晶体管之间的极性不同，即晶体管数量不限于为两个，还可以为更多数量的偶数个晶体管，例如4个、6个。

此外，当预放大器120由两个极性不同的晶体管组成，此时，该预放大器120仅可以对单一极性的电信号起到放大作用。示例性地，预放大器120仅可以放大储存单元110中所储存的电信号的极性为正极性的电信号或者负极性的电信号中的任一种信号。

当预放大器120的第一晶体管121为PNP型晶体管，第二晶体管122为NPN型晶体管时，此时，该预放大器120仅用于对流入的负电荷进行放大，若储存单元110预先存储的电信号为正极性电信号时，此时预放大器120中的第一晶体管121基于第一参考电压源以及第一晶体管121基极处的电信号处于反向偏置状态，即不导通状态。

当预放大器120的第一晶体管121为NPN型晶体管，第二晶体管122为PNP型晶体管时，此时，该预放大器120仅用于对流入的正电荷进行放大，若储存单元110预先存储的电信号为负极性电信号时，此时预放大器120中的第一晶体管121基于第一参考电压源以及第一晶体管121基极处的电信号处于反向偏置状态，即不导通状态。

在一种可能的实现方式中，为了避免预放大器120仅可实现对单一极性的电荷进行放大，因此，可以通过设置感应放大器130连接的位线与参考位线之间的电压差。即，当预放大器120可用于对负极性电信号进行放大时，可以将感应放大器130连接的位线以及参考位线之间的电压差设置为正向电压差，进而当正极性电信号无法进入预放大器120时，可以直接通过位线至感应放大器130的一端，使得感应放大器130基于预设的正向压差即可输出该正极性电信号表征的数据。而当负极性电信号通过预放大器120放大后输出至感应放大器130时，且该放大后的信号可以抵消预设的正向压差，即使得感应放大器130连接位线以及参考位线之间的电压差从正向压差变为负向压差，进而使得感应放大器130依据上述压差输出负极性电信号对应的数据。

此外，若预放大器120可用于对正极性的电信号进行放大，则可以将感应放大器130连接的位线以及参考位线之间的电压差设置为负向电压差。

本实施例中，采用预放大器120以及在感应放大器130侧设置电压差结合的方法，避免了感应放大器130感应裕度较小时，无法实现对储存单元110输出的电信号准确接收以及输出的问题。

图4为本公开实施例提供的一种感应放大器电路的控制方法的流程示意图，该方法应用于如图1所示的感应放大器电路，该方法包括以下步骤：

S101、当储存单元被选中时：调节感应放大器与储存单元的电连接线悬浮至第一电压，其中，第一电压相对于感应放大器的预置电压存在压差；第一电压和第一叠加电压用于控制预放大器停止工作，其中，第一叠加电压为第一电压叠加第一储存信号后的电压；第二叠加电压用于控制预放大器开始工作，以使预放大器对由储存单元进入感应放大器的电信号进行预放大，其中，第二叠加电压为第一电压叠加第二储存信号后的电压。

S102、当储存单元未被选中时：保持感应放大器与储存单元的电连接线至感应放大器的预置电压。

示例性地，基于图2所示的感应放大器电路，若感应放大器电路中的预放大器120可用于单一极性的电信号进行放大时，则当需要从储存单元110中获取存储的数据时(即当储存单元110被选中时)，此时，需要调节感应放大器130与储存单元110的电连接线悬浮至第一电压，以使该连接线与感应放大器130的预置电压之间存在电压差。本实施例中，储存单元110中储存的电信号可以为第一储存信号或者第二储存信号中的任一种信号，其中第一储存信号与第二储存信号为两种极性不同的信号。此外，预放大器120在第一电压的作用下处于停止工作的状态，并且即使在储存单元110中存储的第一储存信号以及第一电压信号的叠加信号的作用下，该预放大器120也处于停止工作的状态，储存单元110中储存的第一储存信号无法进入预放大器120。若储存单元110中存储的信号为第二储存信号时，此时预放大器120在第二储存信号以及第一电压的叠加后构成第二叠加电压的作用下，该预放大器120开始工作，此时储存单元110中储存的第二储存信号可以通过进入预放大器120，以使预放大器120对由储存单元110进入感应放大器130的电信号进行预放大。

在上述感应放大器电路实际工作时的控制过程如下，当确定需要读取的储存单元110时，首先将该储存单元110与感应放大器130的连接线的电位悬浮至第一电压，以使该连接线与感应放大器130之间存在电压差，并且此时预放大器120与感应放大器130连接处的电压也悬浮至第一电压。之后，通过控制该储存单元110的字线以使该储存单元110中的储存的信号流出。当储存的信号流至预放大器120的一端时，此时，若该储存信号为第一储存信号，则预放大器120停止工作，由于该电连接线与感应放大器130的预置电压之间本身存在电压差，进而使得感应放大器130输出该储存信号对应的数据。若该储存信号为第二储存信号，则此时预放大器120开始工作，对储存的信号进行放大，并将放大后的信号传输至感应放大器130，放大后的信号可抵消感应放大器130的电连接线与预置电压之间的电压差，并且，改变原先电压差的正负，以使感应放大器130基于改变后的电压差输出储存单元110储存的数据。

此外，在向该储存单元110回写信号时，此时可以在字线选通的状态下，通过感应放大器130以及储存单元110之间的电连接线输入需要储存的信号至储存单元110中。

当未选中该储存单元110时，也就是既不读也不写时(例如，在读数据之前的预充电阶段或者写数据前的预充电阶段)，此时保持该储存单元110与感应放大器130的电连接线的电压至感应放大器130的预置电压。

本实施例中，通过在依据储存单元110是否被选中来控制感应放大器130与储存单元110的电连接线上的电压，以实现储存单元110中储存的电信号在读取过程中，若无法通过预放大器120进行放大，则可以感应放大器130则直接依据感应放大器130侧的电压差实现储存的电信号的准确输出。

在一种可能的实施方式中，在实际电路中，感应放大器130与储存单元110之间的电连接线为储存单元110的对应的位线，并且该感应放大器130还连接至该位线的参考位线。

此时，在上述实施例中的调节感应放大器130与储存单元110的电连接线悬浮至第一电压，也就是调节感应放大器130电连接储存单元110的位线悬浮至第一电压，并且感应放大器130的预置电压即为感应放大器130连接的参考位线上的预置电压。

在一种可能的实施方式中，感应放大器电路中的预放大器120包括：第一晶体管121，第一晶体管121的基极连接储存单元110；第一晶体管121的发射极连接第一参考电压源；第二晶体管122，第二晶体管122的基极与第一晶体管121的集电极连接，第二晶体管122的发射极连接第二参考电压源，第二晶体管122的集电极连接感应放大器130。

具体地，当需要调节感应放大器130与储存单元110的电连接线悬浮至第一电压时(即执行步骤S101时)，可具体包括以下两个阶段：

在读取阶段的控制过程如图5所示，图5为本公开实施例提供的第二种感应放大器电路的控制放大的流程示意图。具体包括以下步骤：

S201、当储存单元被选中时，悬浮设置电连接线处于第一电压。

S202、调节第一晶体管的发射极所连接的第一参考电压源的电压，以配合第一叠加电压反向偏置第一晶体管，或配合第二叠加电压正向偏置第一晶体管；其中，第一叠加电压为第一电压叠加第一储存信号后的电压；第二叠加电压为第一电压叠加第二储存信号后的电压。

S203、当第一晶体管完成动作后(放大或截止)，调节第一参考电压源的电压，并调节第二参考电压源的电压，以使第一参考电压源的电压配合当前电连接线上的电压反向偏置第一晶体管，并且第二参考电压源的电压配合第一叠加电压反向偏置第二晶体管或配合第二叠加电压正向偏置第二晶体管。

示例性地，当预放大器120中包括第一晶体管121以及第二晶体管122时，若需要读取储存单元110中的储存的数据时，此时首先需要悬浮设置感应放大器130以及储存单元110之间的电连接线至第一电压，并且需要调节第一晶体管121上的发射极连接的第一参考电压源的电压，进而使得第一晶体管121在发射极在当前第一参考电压源的电压下，若第一晶体管121基极处的电压为第一电压或者第一叠加电压时，此时第一晶体管121均处于关闭状态(即反向偏置状态)，并且，若第一晶体管121基极处的电压为第二叠加电压时，此时第二叠加电压小于第一参考电压源的电压以使得第一晶体管121导通(即处于正向偏置状态)。在一些示例中，在执行步骤S202时，也会同时调节第二晶体管发射极处所连接的第二参考电压源的电压，使得调节后的第一参考电压源与第二参考电压源的电位相同，进而避免发生闩锁效应。

当第一晶体管121完成动作(放大或截止)后，此处第一晶体管121的放大动作为第一晶体管121处于正向偏置状态时，对进入第一晶体管121的电信号进行放大的动作，第一晶体管121的截止动作为第一晶体管121在经过步骤S202调节后处于反向偏置状态。再次调节第一晶体管121的发射极处的第一参考电压源的电压并且调节第二晶体管122发射极处的第二参考电压源的电压，进而，第一晶体管121在当前第一参考电压源的电压的作用下反向偏置，而第二晶体管122的状态有两种情况：一种为：当在第二晶体管122基极处的信号为第一晶体管121导通放大输出的信号时，此时，第二晶体管121基于该放大输出的信号以及当前第二参考电压源的电压处于导通状态，以使第二晶体管122继续对从其基极处输入的信号进行放大后输出。另一种为：当第二晶体管122基极处的电压在第一晶体管121截止情况下保持初始电压时，此时第二晶体管122在当前第二参考电压源的电压的作用下使得第二晶体管122截止，不改变与第二晶体管122发射极连接的电连接线上的电压。

即，当需要读取储存单元110中存储的数据时，此时，首先需要调节储存单元110与感应放大器130电连接线上的电压悬浮至第一电压以使感应放大器130处存在电压差。之后，再选通字线以使储存单元110中储存的信号可以流出，并且调节第一晶体管121以及第二晶体管122各自发射极处的电压，以使得储存单元110中储存的一种极性的信号从由第一晶体管121以及第二晶体管122组成的预放大器120流入感应放大器130。而当储存单元110中储存的另一种极性的信号无法进入第一晶体管121以及第二晶体管122组成的预放大器120。

在写入阶段：当感应放大器130所在列被选中时，调节第一参考电压源的电压，以配合电连接线上的写入信号反向偏置第一晶体管121。

示例性地，当储存单元110中的数据被读出之后，还需要向该储存单元110中再次写入数据，当该感应放大器130所在列被选中(即需要向该感应放大器130对应的储存单元110中写数据时)，此时，该感应放大器130处于开启状态，并且待写入数据的储存单元110对应的字线仍处于选通状态，此时调节感应放大器电路中的第一晶体管121发射极处的第一参考电压源的电压，进而使得可以通过感应放大器130与储存单元110之间的电连接线，向储存单元110中再次写入需要写入的数据，并且在写入数据的过程中，第一晶体管121基于写入数据对应的信号的电压以及第一晶体管121发射极处的电压处于反向偏置状态以确保在向储存单元110中写入数据时，此时写入的信号不会进入预放大器120。

本实施例中，当预放大器120由两个晶体管组成时，在读取储存单元110阶段还需要通过控制第一晶体管121以及第二晶体管122各自发射极处的电压以使得各个晶体管可以依据各自基极以及发射极处的信号电压实现晶体管的导通与关断。

在一些示例中，第一晶体管121为PNP型晶体管，第二晶体管122为NPN型晶体管，第一电压相对于预置电压存在正向压差；或者，第一晶体管121为NPN型晶体管，第二晶体管122为PNP型晶体管，第一电压相对于预置电压存在负向压差。

示例性地，以第一晶体管121为PNP型晶体管，第二晶体管122为NPN型晶体管为例进行说明。此时，由第一晶体管121以及第二晶体管122组成的预放大器120可用于对负极性电信号起到放大作用。并且，此时可以调节感应放大器130与预置电压之间的压差为正向压差，若储存单元110中储存的电信号为负极性的电信号，则此时可以通过预放大器120进行放大后的负极性电信号输出至感应放大器130，由于感应放大器130侧预先存在有正向压差，即感应放大器130与储存单元110连接线上的第一电压高于感应放大器130预置的电压，当该放大后的负极性电信号进入感应放大器130时，此时，该放大后的负极性的电信号拉低了感应放大器130与储存单元110连接线上第一电压的电压值，并且使得拉低后的第一电压的电压值小于感应放大器130的预置电压，进而在感应放大器130的作用下输出负极性电信号对应的数据。若储存单元110中预先存储的信号为正极性的信号，则此时，由于预放大器120中的第一晶体管121基于该正极性的电信号以及第一晶体管121发射极处的第一参考电压源的电压无法开启，由于感应放大器130上设置有正向电压差，即使储存单元110中的正极性的电信号未经过放大，信号值较小，感应放大器130也可以依据设置正向电压差输出该正极性的电信号对应的数据。

具体地，通过一个具体示例来说明当第一晶体管121为PNP型晶体管且第二晶体管122为NPN型晶体管时感应器放大器电路的控制过程，假设储存单元110对应的高存储电位为1V，低存储电位为0V。表1示出了当感应放大电路中的储存单元110储存信号为负极性的电信号时，在读取该电信号时感应放大电路的电压状态变化情况。

表1为读负极性电信号时感应放大电路中的电压状态

在表1中，将读信号的过程分为了阶段1-阶段4这4个阶段。表格中电容下极板表征储存单元110中的电容111下极板(即与开关管112连接的极板)上的电压。On/Off分别表征晶体管处于导通/关断。本实施例中，当电容下极板中储存的为0V的电压信号时，此时储存单元110储存的信号为负极性的电信号。

当确定需要从储存单元110中读储存的信号时，首先在阶段1，将该储存单元110对应的位线(即储存单元110与感应放大器130连接的电连接线)上的电压设置为第一电压0.7V，而感应放大器130的预置电压设置为0.5V。并且，在此时，设置第一晶体管121的发射极处的第一参考电压源设置为0.7V以及第二晶体管122的发射极处的第二参考电压源设置为0.7V。保持字线电位为-0.7V以使得字线连接的开关管112关断。需要说明的是，此时第二晶体管122基极的电压在0V附近悬浮(表格中用floating表征悬浮，因第二晶体管发射极初始状态为0V，第二晶体管122基极的电压被拉至0V)，而使第二晶体管处于反向偏置状态。因为位线和第一晶体管发射极的电位相同，第一晶体管也处于反向偏置状态。

在阶段2，断开位线的偏压使位线上的电压变为悬浮状态，即悬浮至0.7V。将字线的电压设置为2.9V以使得与字线连接的开关管112导通，进而电容111上的负极性的电信号进入位线，引起位线电势下降而小于0.7V。第一晶体管基于其发射极处的电压以及流入第一晶体管121基极处的电压，使得第一晶体管处于正向偏置状态(即导通状态)。在第一晶体管导通后，电流从第一晶体管发射极流入，一部分将第一晶体管基极处接收到的负极性的电信号中和使电容下极板电压上升，另一部分经过第一晶体管121放大，并从第一晶体管121的集电极输出一个放大后的信号，且该放大后的信号的电荷极性与第一晶体管121基极处输入的电荷极性相反。放大的信号进入第二晶体管基极，以使得第二晶体管基极处的电压上升，但此时因为第二晶体管发射极电压为0.7V，所以第二晶体管仍处于反向偏置状态(即关断状态)。

在阶段3，将第一晶体管121发射极处的第一参考电压源设置为0V，并且将第二晶体管122发射极处的第二参考电压源置为0V。此时，第一晶体管121基于第一晶体管121发射极电压的调整，由正向偏置状态变化为反向偏置状态。第二晶体管122由于第二晶体管122基极的电压大于调整后第二晶体管122发射极处的电压，由反向偏置状态变化为正向偏置状态。并且，由于第二晶体管122导通且第二晶体管122的发射极处的电压为0V，此时，与第二晶体管122集电极连接的位线上的电压会由于第二晶体管122的导通而下降，同样的，由于该位线与第一晶体管121的基极处连接，第一晶体管121基极通过开关管112与电容111的下极板连接，因此，下极板的电压也被拉低。

在阶段4，感应放大器130开始工作，通过比较位线与感应放大器130预置电压，将位线上的电压被拉低0V，同时与该位线通过开关管112连接的储存单元110中的电容111下极板电容下极板也被拉低0V。

表2示出了当感应放大电路中的储存单元110储存信号为正极性的电信号时，在读取该电信号时感应放大电路的电压状态变化情况。当需要读取的电信号为正极性的电信号时，此时，假设电容111下极板电容下极板上的电压为1V。

表2为读正极性电信号时感应放大电路中的电压状态

表2中在阶段1时，与上述读取负极性的电信号时感应放大电路中的电压状态过程一致，此处不再赘述。

在阶段2，断开位线的偏压使位线上的电压变为悬浮状态，即悬浮至0.7V。将字线的电压设置为2.9V以使得与字线连接的开关管112导通，进而电容111上的正极性的电信号进入位线，引起位线电压上升而大于0.7V。第一晶体管121基于其发射极处的电压以及流入第一晶体管121基极处的电压，处于反向偏置状态。第二晶体管122基极处的电压在0V附近悬浮，第二晶体管122处于反向偏置状态。

在阶段3，将第一晶体管121发射极处的第一参考电压源设置为0V，并且将第二晶体管122发射极处的第二参考电压源置为0V。此时，第一晶体管121与第二晶体管122仍处于反向偏置状态。

在阶段4，感应放大器130开始工作，通过比较位线与感应放大器130预置电压，将位线上的电压被拉高至1V。

当向储存单元110中写入数据时，表3示出了在写数据时，感应放大电路的电压状态变化情况。

表3写数据时感应放大电路的电压状态变化

具体的，在写数据时，需调节第一晶体管121的发射极处的第一参考电压源为0V，以使当该储存单元110通过该感应放大器130写入数据时，第一晶体管121基于写入的数据以及当前第一参考电压源的电压(0V)始终处于反向偏置状态。同样地，可以设置第二晶体管122发射极处的电压为0V，以使第二晶体管122处于反向偏置状态。并且控制感应放大器130处于开启状态，并且调节字线上的电压，以使得字线控制的开关管112导通。若储存单元110中储存的电信号为正极性的电荷时，可以将感应放大器130与储存单元110之间的电连接线上的电压也就是位线电压设置为1V，若为负极性的电信号时，可以将该电连接线上的电压设置为0V，以使感应放大器130依据位线上的电压以及预置电压向储存单元110中写入数据。

并且，当储存单元110未被选中时，即在读或者写时还未通过字线和位线选定储存单元110时，此时可以对储存单元110所处的位线进行预充电操作。具体地，在预充电阶段时，感应放大器电路的电压状态变化入表4所示。

表4、预充电阶段时感应放大电路的电压变化

如表4所示，无论储存单元110中的电容111下极板的电压为0V/1V，即无论储存单元110储存信号的极性，此时，将第一晶体管121发射极处的第一参考电压源以及第二晶体管122发射极处的第二参考电压源设置为0V，第一晶体管121处于反向偏置状态。并且控制感应放大器130的预置电压与位线上的电压为相同的电压值0.5V。在该阶段，第二晶体管122基极处的电压可能为0V或大于0V，但都会被第二晶体管122的发射极拉至0V，而使第二晶体管122处于反向偏置状态。

在一种可能的实现方式中，在上述感应放大器电路的控制方式中，还可以设置相同时刻下的第一参考电压源和第二参考电压源的电位相等，即第一晶体管121发射极处的电压以及第二晶体管122发射极处的电压相同，进而避免两个极性不同的第一晶体管121以及第二晶体管122均为导通的情况下产生的闩锁效应，进而导致预放大器120失效。

在一种可能的实现方式中，当储存单元110与感应放大器130通过储存单元110所在列的位线连接在一起时，储存单元110中可以包括：电容111和开关管112；其中，电容111的一端连接至第二电压，电容111的另一端与开关管112的一端连接，开关管112的控制端与储存单元110对应的字线连接，开关管112的另一端通过储存单元110所在列对应的位线，连接至该列对应的感应放大器130以及预放大器120(具体地，可以参见图3所示的结构示意图)。

并且，在上述任一感应放大器电路的控制方法的基础上，本实施例中还进一步的控制了电容111一端所连接的第二电压的大小。在相关技术中，储存单元110中的电容111的电荷量为电容111值与两极板之间电压值的乘积。在设计存储器中电容111两极板之间的电压差值时，通过将电容111的一个极板设置例如为0.5V，电容111的另一个极板设置例如为0V或者1V进而改变储存单元110中电容111的电荷量。电容111所储存的正极性电荷以及负极性电荷量之间的大小相同仅极性不同。而本实施例中，当第一电压相对于预置电压存在正向压差时，也就是当第一晶体管121为PNP型晶体管，第二晶体管122为NPN型晶体管，此时控制电容111一端的第二电压大于电容111的第一信号和电容111的第二信号对应的电位的平均值。举例来说，当电容111的另一个极板上的电压为0V或者1V时，此时将电容111另一个极板上第二电压设置为大于0.5V的数值，进而当电容111的另一端为0V时，此时携带的负极性电荷量为0.7V的电压差对应的电荷量，当电容111的另一端为1V时此时携带的正极性电荷量为0.3V的电压差对应的电荷量，通过上述电容111的第二电压的控制，增加了储存单元110储存负极性信号时的电荷量，由于此时第一晶体管121以及第二晶体管122组成的预放大器120可用于对负极性的电信号进行放大，进而通过上述第二电压的控制提前增大负极性信号的大小，提高了预放大器120的感应裕度。

此外，第一电压相对于预置电压存在负向压差时，也就是在第一晶体管121为NPN型晶体管，第二晶体管122为PNP型晶体管，此时控制第二电压小于电容111的第一信号和电容111的第二信号对应的电位的平均值。进而，通过控制第二电压的大小，增加了储存单元110储存正极性的电信号时的电荷量大小，由于此时第一晶体管121以及第二晶体管122组成的预放大器120可用于对正极性的电信号进行放大，进而通过上述第二电压的控制提前增大正极性信号的大小，提高了预放大器120的感应裕度。

图6为本公开实施提供的一种感应放大器电路的制备方法的流程示意图，该方法包括以下步骤：

S301、形成多个阵列排布的半导体存储器的储存单元；

S302、形成感应放大器，其中，感应放大器与储存单元电连接；

S303、形成预放大器，其中，预放大器位于感应放大器以及储存单元之间，预放大器可用于对由储存单元进入感应放大器的电信号进行预放大。

示例性地，本实施例中在制作感应放大器电路时，首先在预先选取的基底上形成多个阵列排布的半导体存储器中的储存单元110。之后，在形成感应放大器130，并且将感应放大器130与储存单元110电连接在一起。在设计感应放大器130时，可以每一列储存单元110都对应设置一个感应放大器130，即各列储存单元110与多个感应放大器130之间一一对应。一些示例中，感应放大器130与储存单元110之间通过储存单元110所在列对应的位线230连接。

在形成感应放大器130之后，再形成预放大器120，并且预放大器120位于感应放大器130与储存单元110之间，以使得预放大器120可用于对由储存单元110进入感应放大器130的电信号进行预放大。

在一种可能的实现方式中，在形成多个阵列排布的半导体存储器的储存单元110即在执行步骤S301时具体的，可以通过以下步骤具体实现：

1)形成多个位线以及多个位线对应的多个位线引出区，多个位线和多个位线引出区沿第一方向延伸，且多个位线与各列储存单元对应连接；

2)在多个位线上形成多个阵列排布的储存单元。

示例性地，在形成多个储存单元110时，首先在半导体基底200上形成多个位线230以及与多个位线230对应的位线引出区240，之后多个位线230上对应的形成多个阵列排布的储存单元110。

一个示例中，在形成位线230以及位线引出区240时，可以在半导体基底200上的位线230方向刻蚀线条，刻蚀深度可以为1500～5000A，例如2000A、3000A，并将刻蚀出的线条从中间断开，进而形成位线230以及该位线230对应的引出区。

并且在上述步骤的基础上，多个预放大器120是在多个位线230对应的位线引出区240上形成的，并且位线引出区240与预放大器120一一对应。其中，预放大器120的输入端分别与储存单元110对应列的位线230以及预放大器120的输出端连接，预放大器120的输出端与位线230连接；此外，半导体存储器中的位线230与该列储存单元110对应的感应放大器130的一端连接，感应放大器130的另一端与该位线230的参考位线230连接。

在一种可能的实现方式中，预放大器120由第一晶体管121以及第二晶体管122组成，因此当需要在多个位线引出区240上形成多个预放大器120，具体包括：

在多个位线引出区240上形成多个由第一晶体管121以及第二晶体管122构成的预放大器120；其中，第一晶体管121的基极连接储存单元110；具体地，可以将第一晶体管121的基极作为预放大器120的输入端通过储存单元110对应列的位线230连接至储存单元110；第一晶体管121的发射极连接第一参考电压源；第二晶体管122的基极与第一晶体管121的集电极连接，第二晶体管122的发射极连接第二参考电压源，第二晶体管122的集电极连接感应放大器130；具体地，第二晶体管122的集电极可作为预放大器120的输出端通过位线230连接至感应放大器130。

在一些实施例中，在上述实现方式的基础上，本实施例中的提供的预放大器120是基于埋入式位线230形成的。因此，形成多个位线230以及多个位线230对应的多个位线引出区240可具体包括如下步骤：

在第一导电类型的半导体基底200上形成具有第一导电类型的第一阱210和具有第二导电类型的第二阱220；

在第一阱210上形成多个位线230，在第二阱220上形成位线引出区240。

示例性地，在本实施例中，在形成多个位线230以及多个位线引出区240时，首先可以在预先选取的第一导电类型的半导体基底200上，通过掺杂以形成两个导电类型不同的阱，并且在不同的阱上形成位线230以及位线引出区240。半导体基底200可以由硅或者硅碳化合物的半导体材料制成，进一步地，为硅，从而可以在硅衬底上形成第一阱210，并在硅衬底的引出端通过连线连接到第二阱220，并在第二阱220上制作本公开实施例的预放大器结构。举例来说，如下为本公开提供的一种制备过程。首先在第一导电类型的半导体基底200上通过注入不同导电类型粒子形成具有第一导电类型的第一阱210以及具有第二导电类型的第二阱220，后续在第一阱210以及第二阱220上分别形成位线230以及位线引出区240。之后，在第一阱210以及第二阱220上沿着位线230的方向刻蚀线条，刻蚀后在阱上形成了多个鳍状的凸起300，并且每个凸起300被分为两部分，即第一子凸起310和第二子凸起320，其中第一子凸起310位于第一阱210，第二子凸起320位于第二阱220上，后续可在第一子凸起310上制作字线和/或储存单元110，在第二子凸起320上制作预放大器120。如图7A为本公开实施例提供的一种第一阱210刻蚀后的截面示意图。图7B为本公开实施例提供的一种第一阱210刻蚀后的俯视图。图7B中的切割线即为图7A截面的切割线。图8A为本公开实施例提供的一种第二阱220刻蚀后的截面示意图。图8B为本公开实施例提供的一种第二阱220刻蚀后的俯视图。图8B中的切割线即为图8A截面的切割线。

之后，再沿着字线的方向，继续对上述第一阱210以及第二阱220上的鳍状的凸起300进行刻蚀，且刻蚀深度浅于刻蚀鳍状凸起300时的深度，进而刻蚀后，原先的凸起300被刻蚀为多个阵列排布的柱状体。例如，在沿位线230方向刻蚀时刻蚀深度可选择3000A，在沿字线方向刻蚀时，刻蚀深度可选择1000A～5000A，例如1500A、2000A、3000A，以使得字线刻蚀深度浅于位线230方向的刻蚀深度。并且，在第一阱210上的柱状体底部与第一阱210表面之间注入导电粒子以形成埋入式的位线230。在第二阱220上的柱状体底部与第二阱220表面之间中注入导电粒子以形成位线230对应的位线引出区240，进而形成如图9A所示的结构，图9A为本公开实施例提供的又一种第一阱210刻蚀后的截面示意图。图9B为本公开实施例提供的又一种第一阱210刻蚀后的俯视图。图9B中的切割线即为图9A截面的切割线。上述位线引出区240与埋入式位线230的形成过程仅为一种示例，此处不做具体限定。并且，上述图中所形成的位线230以及位线引出区240之间的对应关系为一一对应关系。

在形成位线引出区240后执行以下步骤，形成位于位线引出区240内的预放大器120：在位线引出区240内，形成第四掺杂区404和具有第二导向类型的第一掺杂区401、以及位于第一掺杂区401内的对称的第二掺杂区402以及第三掺杂区403；其中，第一掺杂区401、第二掺杂区402、第三掺杂区403以及第四掺杂区404隔离设置；第二掺杂区402、第三掺杂区403、第四掺杂区404具有第一导电类型；对应第二掺杂区402形成第一导电插塞501，对应第三掺杂区403形成第二导电插塞502，对应位线引出区240的第一预定表面区域形成第三导电插塞503，对应位线引出区240的第二预定表面区域形成第四导电插塞504；

对应位线引出区240对应的位线230上的第三预定表面区域形成第五导电插塞505；

由第二阱220作为发射极，位线引出区240作为基极，第一掺杂区401作为集电极，构成第一晶体管121；由第一掺杂区401作为基极，第二掺杂区402作为发射极，第三掺杂区403作为集电极，构成第二晶体管122。

示例性地，图10为本公开实施例提供的一种半导体存储器的结构示意图。如图10所示，当虚拟放大器由两个晶体管构成时，此时，在位线引出区240内形成隔离设置的第一掺杂区401、第二掺杂区402、第三掺杂区403以及第四掺杂区404，并且，图中，在位线引出区240中形成了两个第四掺杂区404。其中，第二掺杂区402以及第三掺杂区403对称式的设置在第一掺杂区401中，并且第二掺杂区402、第三掺杂区403、第四掺杂区404具有第一导电类型，第一掺杂区401具有第二导电类型。进而，可以将第二阱220作为第一晶体管121的发射极，位线引出区240作为第一晶体管121的基极，第一掺杂区401作为第一晶体管121的集电极。之后，将第一掺杂区401作为第二晶体管122的基极，第二掺杂区402作为第二晶体管122的发射极，第三掺杂区403作为第二晶体管122的集电极，构成第二晶体管122，进而在第二掺杂区402中形成预放大器120。

之后，在第二掺杂区402、第三掺杂区403、位线引出区240的第一预定表面区域(即，图中左侧的第四掺杂区404表面)、位线引出区240的第二预定表面区域(即，图中右侧的第四掺杂区404表面)分别形成第一导电插塞501，第二导电插塞502，第三导电插塞503，第四导电插塞504。并且，在位线230上的预定区域中形成第五导电插塞505。其中，第一导电插塞501用于连接第一参考电压源，第二导电插塞502作为预放大器120的输出端与感应放大器130连接，第三导电插塞503与第一阱210上的位线230连接，第四导电插塞504与感应放大器130连接。

在一些示例中，基于上述制备放大，若第一导电类型为N型，第二导电类型为P型，则第一晶体管121为PNP型晶体管，第二晶体管122为NPN型晶体管；或者，若第一导电类型为P型，第二导电类型为N型第一晶体管121为NPN型晶体管，第二晶体管122为PNP型晶体管。

在一些示例中，在连接导电插塞时，可以通过在导电插塞上形成金属层来实现连接，具体的，在图10所示的结构中，还包括形成的三个间隔的金属层，其中，第一金属层601覆盖在第五导电插塞505以及第一导电插塞501上；第二金属层602覆盖在第一导电插塞501上；第三金属层603覆盖在第二导电插塞502以及第四导电插塞504上，进而实现导电插塞之间的连接。在一些示例中，第三导电插塞503与第四导电插塞504上的金属层可用于与感应放大器130连接。

在一些示例中，图10结构中还包括有辅助栅极(Dummy Gate)700，当第二晶体管122为NPN晶体管时，该辅助栅极700可作为掩膜以形成NPN晶体管。此外，在位线引出区240的引出端可依次通过第四掺杂区404、第三导电插塞503、第一金属层601、第五导电插塞505连接到位线230上，并在第二阱220上的位线引出区240中制作预放大器120。第二阱220作为第一晶体管121的集电极连接第一参考电压源，第二掺杂区402作为第二晶体管122的发射极接第二参考电压源，第三掺杂区403作为第二晶体管122的集电极依次通过第二导电插塞502、第三金属层603连接至感应放大器130所连接的位线。当第一晶体管121为PNP型，第二晶体管为NPN型时，第二晶体管可以利用DUMMY MOS管寄生BJT形成，此时字线选通的开关管112为可以为PMOS管。若第一晶体管121为NPN型，第二晶体管为PNP型时，则字线选通的开关管112可为NMOS管。

在一些示例中，在图10所示的结构的基础上，可继续在第一阱210上的柱状结构330上形成储存单元110中的开关管112以及电容111，此处的具体形成过程可参见相关技术中的描述，此处不再赘述。

此外，在一种可能的情况下，多个预放大器120对应的第一导电插塞501均连接在一起，进而第二金属层602覆盖在多个第一导电插塞501上以使多个第一导电插塞501连接在一起。

在一种可能的情况下，在形成导电插塞时，可采用如下步骤：首先形成位于位线230和位线引出区240上的介质层；对应第二掺杂区402、第三掺杂区403、第一预定表面区域、第二预定表面区域以及第三预定表面区域，对介质层进行刻蚀，形成对应第二掺杂区402的第一接触孔，对应第三掺杂区403形成第二接触孔，对应位线引出区240的第一预定表面区域的第三接触孔，对应位线引出区240的第二预定表面区域的第四接触孔，以及对应位线引出区240对应的位线230上的第三预定表面区域形成第五接触孔；

向第一接触孔，第二接触孔，第三接触孔，第四接触孔，第五接触孔内填充导电介质，以形成第一导电插塞501，第二导电插塞502，第三导电插塞503，第四导电插塞504以及第五导电插塞505。在实际应用中，填充的导电介质可以选用钨。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求书指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求书来限制。

Claims (16)

1.一种感应放大器电路，其特征在于，包括：

感应放大器，所述感应放大器电连接半导体存储器的储存单元；

预放大器，所述预放大器位于所述感应放大器和所述储存单元之间，所述预放大器用于对由所述储存单元进入所述感应放大器的电信号进行预放大。

2.根据权利要求1所述的感应放大器电路，其特征在于，所述感应放大器电连接所述储存单元对应的位线以及与参考位线。

3.根据权利要求1所述的感应放大器电路，其特征在于，所述预放大器包括：

第一晶体管，所述第一晶体管的基极连接所述储存单元；所述第一晶体管的发射极连接第一参考电压源；

第二晶体管，所述第二晶体管的基极与所述第一晶体管的集电极连接，所述第二晶体管的发射极连接第二参考电压源，所述第二晶体管的集电极连接所述感应放大器。

4.根据权利要求3所述的感应放大器电路，其特征在于，所述第一晶体管为PNP型晶体管，第二晶体管为NPN型晶体管；或者，所述第一晶体管为NPN型晶体管，第二晶体管为PNP型晶体管。

5.一种感应放大器电路的控制方法，其特征在于，应用于如权利要求1所述的感应放大器电路，所述方法包括：

当所述储存单元被选中时：调节所述感应放大器与所述储存单元的电连接线悬浮至第一电压，其中，所述第一电压相对于所述感应放大器的预置电压存在压差；所述第一电压和第一叠加电压作用下所述预放大器停止工作，其中，所述第一叠加电压为所述第一电压叠加第一储存信号后的电压；第二叠加电压用于控制所述预放大器开始工作，以使所述预放大器对由所述储存单元进入所述感应放大器的电信号进行预放大，其中，所述第二叠加电压为所述第一电压叠加第二储存信号后的电压；

当所述储存单元未被选中时：保持所述感应放大器与所述储存单元的电连接线在预置电压。

6.根据权利要求5所述的感应放大器电路的控制方法，其特征在于，所述感应放大器电连接所述储存单元的对应的位线以及与所述位线的参考位线；

所述调节所述感应放大器与所述储存单元的电连接线悬浮至第一电压，其中，所述第一电压相对于所述感应放大器的预置电压存在压差，包括：

调节所述感应放大器电连接所述储存单元的位线悬浮至第一电压，所述第一电压相对于所述参考位线的预置电压，存在压差。

7.根据权利要求6所述的感应放大器电路的控制方法，其特征在于，所述预放大器包括：第一晶体管，所述第一晶体管的基极连接所述储存单元；所述第一晶体管的发射极连接第一参考电压源；第二晶体管，所述第二晶体管的基极与所述第一晶体管的集电极连接，所述第二晶体管的发射极连接第二参考电压源，所述第二晶体管的集电极连接所述感应放大器；

所述调节所述感应放大器与所述储存单元的电连接线悬浮至第一电压，包括：

在读取阶段：当所述储存单元被选中时，悬浮设置所述电连接线处于第一电压；以及，调节所述第一参考电压源的电压，以配合所述第一叠加电压反向偏置所述第一晶体管，或配合所述第二叠加电压正向偏置所述第一晶体管；调节所述第一参考电压源的电压并调节所述第二参考电压源的电压，以使所述第一参考电压源的电压配合所述第一叠加电压或第二叠加电压反向偏置所述第一晶体管，并且所述第二参考电压源的电压配合第一叠加电压反向偏置第二晶体管或配合所述第二叠加电压正向偏置所述第二晶体管；

在写入阶段：当所述储存单元所在列被选中时，调节所述第一参考电压源的电压，以配合电连接线上的写入信号反向偏置所述第一晶体管。

8.根据权利要求7所述的感应放大器电路的控制方法，其特征在于，所述第一晶体管为PNP型晶体管，所述第二晶体管为NPN型晶体管，所述第一电压相对于所述预置电压存在正向压差；或者，

所述第一晶体管为NPN型晶体管，所述第二晶体管为PNP型晶体管，所述第一电压相对于所述预置电压存在负向压差。

9.根据权利要求7所述的感应放大器电路的控制方法，其特征在于，相同时刻下所述第一参考电压源和所述第二参考电压源电位保持相等。

10.根据权利要求5所述的感应放大器电路的控制方法，其特征在于，所述储存单元包括：电容和开关管；其中，所述电容的一端连接至第二电压，所述电容的另一端与所述开关管的一端连接，所述开关管的控制端与所述储存单元对应的字线连接，所述开关管的另一端通过所述储存单元所在列对应的位线，连接至该列对应的感应放大器以及预放大器；

所述方法还包括：

所述第一电压相对于所述预置电压存在正向压差时，所述第二电压大于电容的第一信号和电容的第二信号对应的电位的平均值，或者，

所述第一电压相对于所述预置电压存在负向压差时，所述第二电压小于电容的第一信号和电容的第二信号对应的电位的平均值。

11.一种感应放大器电路的制备方法，其特征在于，所述方法包括：

形成多个阵列排布的半导体存储器的储存单元；

形成感应放大器，其中，感应放大器与储存单元电连接；

形成预放大器，其中，所述预放大器位于所述感应放大器以及所述储存单元之间，所述预放大器用于对由所述储存单元进入所述感应放大器的电信号进行预放大。

12.根据权利要求11所述的方法，其特征在于，所述形成多个阵列排布的半导体存储器的储存单元，包括：

形成多个位线以及多个位线对应的多个位线引出区，所述多个位线和多个位线引出区沿第一方向延伸，且所述多个位线与各列储存单元对应连接；

在所述多个位线上形成多个阵列排布的储存单元；

所述形成感应放大器包括：

形成多个感应放大器；其中，各列储存单元与所述多个感应放大器一一对应；

所述形成预放大器，包括：在多个位线引出区上形成多个预放大器，所述位线引出区与所述预放大器一一对应；其中，所述预放大器的输入端连接至对应列的位线和所述预放大器的输出端，所述预放大器的输出端与所述位线连接；所述位线与对应的感应放大器的一端连接，所述感应放大器的另一端与所述位线的参考位线连接。

13.根据权利要求12所述的方法，其特征在于，在多个位线引出区上形成多个预放大器，包括：

在多个位线引出区上形成多个由第一晶体管以及第二晶体管构成的预放大器；其中，第一晶体管的基极连接所述储存单元；所述第一晶体管的发射极连接第一参考电压源；所述第二晶体管的基极与所述第一晶体管的集电极连接，所述第二晶体管的发射极连接第二参考电压源，所述第二晶体管的集电极连接所述感应放大器。

14.根据权利要求13所述的方法，其特征在于，所述形成多个位线以及多个位线对应的多个位线引出区，包括：

在第一导电类型的半导体基底上形成具有第一导电类型的第一阱和具有第二导电类型的第二阱；

在第一阱上形成所述多个位线，在所述第二阱上形成所述位线引出区；

执行以下步骤，形成位于所述位线引出区内的预放大器：在所述位线引出区内，形成具有第四掺杂区和具有第二导向类型的第一掺杂区、以及位于第一掺杂区内的对称的第二掺杂区以及第三掺杂区；其中，第一掺杂区、第二掺杂区、第三掺杂区以及第四掺杂区隔离设置；第二掺杂区、第三掺杂区、第四掺杂区具有第一导电类型；对应所述第二掺杂区形成第一导电插塞，对应第三掺杂区形成第二导电插塞，对应所述位线引出区的第一预定表面区域形成第三导电插塞，对应所述位线引出区的第二预定表面区域形成第四导电插塞；

对应所述位线引出区对应的位线上的第三预定表面区域形成第五导电插塞；

由第二阱作为发射极，所述位线引出区作为基极，所述第一掺杂区作为发射集，构成第一晶体管；由第一掺杂区作为基极，第二掺杂区作为发射极，第三掺杂区作为集电极，构成第二晶体管。

15.根据权利要求14所述的方法，其特征在于，若所述第一导电类型为N型，第二导电类型为P型，则所述第一晶体管为PNP型晶体管，第二晶体管为NPN型晶体管；或者，若所述第一导电类型为P型，第二导电类型为N型所述第一晶体管为NPN型晶体管，第二晶体管为PNP型晶体管。

16.根据权利要求14所述的方法，其特征在于，所述方法还包括：

形成三个间隔的金属层，其中，第一金属层覆盖在所述第五导电插塞以及所述第一导电插塞上；第二金属层覆盖在所述第一导电插塞上；第三金属层覆盖在所述第二导电插塞以及所述第四导电插塞上。