WO2017154382A1 - 記憶装置、情報処理装置、および、記憶装置の制御方法 - Google Patents

記憶装置、情報処理装置、および、記憶装置の制御方法 Download PDF

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鈴木　哲広
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Definitions

  • the present technology relates to a storage device, an information processing device, and a storage device control method.
  • the present invention relates to a storage device including a cell having a variable resistance value, an information processing device, and a control method for the storage device.
  • ReRAM Resistive RAM
  • PCRAM Phase-Change RAM
  • MRAM Magneticoresistive RAM
  • MRAM using an MTJ (Magnetic Tunnel) Junction) element has attracted attention because it is compact, high-speed and the number of rewrites is almost infinite.
  • This MRAM has a variable resistance value, and data can be rewritten by changing the resistance value.
  • an induction magnetic field writing method or a spin injection method is used for rewriting the MRAM.
  • an increase in current can be suppressed, so that a spin injection method is suitable.
  • this spin injection method data is rewritten by supplying a write current larger than a certain inversion threshold perpendicular to the surface of the MTJ element. The value of data to be written is determined by the direction of the write current.
  • the read circuit when reading data, supplies a read current smaller than the inversion threshold to the memory cell.
  • the read circuit compares the cell voltage of the memory cell to which the read current is supplied with a predetermined reference voltage, and outputs the comparison result as a read data value.
  • this reference voltage is generated by a plurality of reference cells having the same configuration as the memory cell (see, for example, Patent Document 1).
  • the combined resistance of the plurality of reference cells is initialized so as to be the average of the resistance values of the memory cells in the high resistance state and the low resistance state.
  • the combined resistance of the reference cell may change from the initial value.
  • the resistance value of the reference cell changes.
  • the reference voltage changes due to the change in the resistance value, and data different from the data actually written in the memory cell is read out.
  • this problem is likely to occur when an MRAM is used for a cache memory or the like where non-volatility is not important.
  • the present technology has been created in view of such a situation, and aims to accurately read data in a storage device including a cell having a variable resistance value.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology is that when an initialization signal exceeding a predetermined inversion threshold is input, the resistance value changes to a predetermined initial value.
  • a reference-side read signal having a predetermined value not exceeding the predetermined inversion threshold is input to the reference cell circuit after the initialization signal is input to the reference cell circuit.
  • a reference-side signal source; a cell-side signal source that inputs the cell-side read signal of the predetermined value to the memory cell after the initialization signal is input; and a reference-cell circuit that receives the reference-side read signal.
  • Comparing the output reference signal with the cell signal output from the memory cell to which the cell-side read current is input Storage apparatus comprising a comparison unit for acquiring result as the read data, and a control method thereof. As a result, the reference side read signal is input after the initialization signal is input to the reference cell circuit.
  • the reference cell circuit includes a plurality of reference cells, and a combined resistance of the resistance values of the plurality of reference cells is changed to the initial value by the initialization signal. Good. As a result, the combined resistance is initialized.
  • the reference cell circuit includes a plurality of first reference cells connected in parallel between the reference-side read signal source and a connection point, and between the connection point and the ground terminal.
  • a plurality of second reference cells connected in parallel, and the respective resistance values of the first reference cell and the second reference cell are initialized to different values when the initialization signal is input. Also good. This brings about the effect that a reference cell circuit in which a plurality of first reference cells connected in parallel and a plurality of second reference cells connected in parallel are connected in series is initialized.
  • the reference cell circuit includes a plurality of circuit blocks connected in parallel between the reference-side signal source and a ground terminal, and each of the plurality of circuit blocks is connected in series.
  • the first aspect further includes a memory cell array in which a predetermined number of the memory cells are arranged in a two-dimensional lattice, and the reference-side signal source includes the predetermined number of the memory cells arranged in a predetermined direction.
  • the initialization signal may be input every time reading is designated for. This brings about the effect that the reference cell circuit is initialized each time reading is specified for a predetermined number of memory cells arranged in a predetermined direction.
  • the initialization signal, the reference side read signal, and the cell side read signal may be current signals, and the reference signal and the cell signal may be voltage signals. This brings about the effect that initialization and reading are performed by the current signal.
  • the initialization signal, the reference side read signal, and the cell side read signal may be voltage signals, and the reference signal and the cell signal may be current signals. This brings about the effect that initialization and reading are performed by the current signal.
  • the reference cell circuit and the memory cell may be MTJ elements.
  • the reference side read signal is input after the initialization signal is input to the MTJ element.
  • a memory control unit that instructs reading to a memory cell, and a reference cell circuit in which a resistance value changes to a predetermined initial value when an initialization signal exceeding a predetermined inversion threshold is input.
  • a reference-side signal source that inputs a reference-side read signal having a predetermined value that does not exceed the predetermined inversion threshold after the initialization signal is input to the reference cell circuit when the reading is instructed.
  • a cell-side signal source for inputting the cell-side read signal of the predetermined value to the memory cell after the initialization signal is input, and a reference signal output from the reference cell circuit to which the reference-side read signal is input Is compared with the cell signal output from the memory cell to which the cell-side read current is input, and the comparison result is read.
  • An information processing apparatus having a comparing portion for obtaining a over data.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a memory cell array according to the first embodiment of the present technology.
  • FIG. It is a sectional view showing an example of 1 composition of MTJ element in a 1st embodiment of this art. It is a figure showing an example of the characteristic of the memory cell in a 1st embodiment of this art.
  • 3 is a circuit diagram illustrating a configuration example of a reference cell circuit, a read determination circuit, a reference-side current source circuit, and a cell-side current source circuit according to the first embodiment of the present technology.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a reference cell circuit according to the first embodiment of the present technology.
  • FIG. It is a figure showing an example of control of a reference cell and a reading judging circuit in a 1st embodiment of this art. It is a figure which shows an example of control of the reference cell in a comparative example. It is a figure showing an example of control which separated initialization current and reference side read current in a 1st embodiment of this art.
  • 3 is a flowchart illustrating an example of an operation of the storage device according to the first embodiment of the present technology. It is a circuit diagram showing an example of 1 composition of a reference cell circuit in the 1st modification of a 1st embodiment of this art.
  • FIG. 6 is a circuit diagram illustrating a configuration example of a reference cell circuit and a read determination circuit according to a second embodiment of the present technology.
  • FIG. 1 is a block diagram showing a configuration example of the information processing apparatus according to the first embodiment in the first embodiment.
  • This information processing apparatus includes a memory control unit 100 and a storage device 200.
  • the storage device 200 is used as a storage or a cache memory in the information processing apparatus.
  • the storage device 200 includes a reference-side current source circuit 210, a cell-side current source circuit 220, a read determination circuit 230, a write control circuit 241, a read control circuit 242, and a reference cell circuit 250.
  • the storage device 200 includes a write line decoder 243, a selection line decoder 244, and a memory cell array 300.
  • the memory control unit 100 controls the storage device 200.
  • the memory control unit 100 supplies write data and a write command designating a write address to the write control circuit 241 when writing data to the storage device 200. Then, the memory control unit 100 receives a status indicating the state of the storage device 200 from the write control circuit 241. Further, the memory control unit 100 supplies a read command designating a read address to the read control circuit 242 when reading data from the storage device 200. Then, the memory control unit 100 receives the read data and the status from the read control circuit 242.
  • the write control circuit 241 performs control to write write data to the write address according to the write command.
  • the write control circuit 241 controls the cell-side current source circuit 220 to supply a current larger than the inversion threshold Th as the write current I write .
  • the inversion threshold Th is a current value when the resistance value of the memory cell changes.
  • the direction of the write current I write is determined by the value of the write data.
  • the write control circuit 241 separates the write address into a column address and a row address, supplies a control signal indicating the column address to the selection line decoder 244, and supplies a control signal indicating the row address to the write line decoder 243. . Further, the write control circuit 241 generates a status and supplies it to the memory control unit 100.
  • the read control circuit 242 controls to read the read data from the read address according to the read command.
  • the read control circuit 242 controls the reference-side current source circuit 210 to supply a current larger than the inversion threshold Th as the initialization current Iini .
  • the resistance value of the reference cell circuit 250 is initialized to an initial value. For example, if the resistance of the memory cell in the low resistance state is R 0 and the resistance of the memory cell in the high resistance state is R 1 , the resistance value of the reference cell circuit 250 is initialized to (R 0 + R 1 ) / 2.
  • the read control circuit 242 controls the reference side current source circuit 210 to supply a current equal to or lower than the inversion threshold Th as the reference side read current Iread1 . Further, when the reference side read current Iread1 is supplied, the read control circuit 242 controls the cell side current source circuit 220 to supply a current having the same value as the reference side read current Iread1 as the cell side read current Iread2 .
  • the read control circuit 242 separates the read address into a column address and a row address, supplies a control signal indicating the column address to the selection line decoder 244, and supplies a control signal indicating the row address to the write line decoder 243. .
  • the read control circuit 242 controls the read determination circuit 230 to output read data, and supplies the status and read data to the memory control unit 100.
  • Reference side current source circuit 210 under control of the read control circuit 242, and inputs the initialization current I ini and reference side read current I read1 turn to the reference cell circuit 250.
  • the reference-side current source circuit 210 is an example of a reference-side read signal source described in the claims.
  • the reference cell circuit 250 is a circuit whose resistance value changes when an initialization signal is input.
  • the resistance value of the reference cell circuit 250 is initialized to (R 0 + R 1 ) / 2 when an initialization signal is input. Further, when the reference-side read current I read1 is input, the reference cell circuit 250 outputs a reference voltage V ref represented by the following expression to the read determination circuit 230.
  • V ref I read1 ⁇ (R 0 + R 1 ) / 2
  • the cell side current source circuit 220 inputs the write current I write or the cell side read current I read2 to the write line decoder 243 under the control of the write control circuit 241 or the read control circuit 242.
  • a plurality of memory cells are arranged in a two-dimensional lattice.
  • a set of memory cells arranged along one of two orthogonal directions is referred to as a “line”.
  • a set of memory cells arranged in one of the two directions of the lines is called “row”, and a set of memory cells arranged in the other direction is called “column”.
  • the selection line decoder 244 selects an access destination column under the control of the write control circuit 241 and the read control circuit 242.
  • the write line decoder 243 supplies the current (the write current I write and the cell read current I read2 ) from the cell side current source circuit 220 to the access destination row under the control of the write control circuit 241 and the read control circuit 242. Is.
  • the resistance value of the memory cell to which the write current I write is input changes to either the low resistance R 0 or the high resistance R 1 .
  • the memory cell to which the cell-side read current I read2 is input generates a voltage corresponding to the resistance value as the cell voltage V cell and outputs the cell voltage V cell to the read determination circuit 230 via the write line decoder 243.
  • the read determination circuit 230 compares the reference voltage V ref from the reference cell circuit 250 with the cell voltage V cell from the memory cell.
  • the read determination circuit 230 acquires the comparison result as read data and supplies it to the read control circuit 242.
  • the read determination circuit 230 is an example of a comparison unit described in the claims.
  • FIG. 2 is a circuit diagram showing a configuration example of the memory cell array 300 according to the first embodiment.
  • the memory cell array 300 includes a plurality of memory cells 310 arranged in a two-dimensional lattice pattern. Each memory cell 310 includes an MTJ element 320 and a transistor 330. In the memory cell array 300, a selection line is wired for each column, and a pair of write lines is wired for each row.
  • One end of the MTJ element 320 is connected to the write line decoder 243 via the write line, and the other end is connected to the transistor 330.
  • the gate of the transistor 330 is connected to the selection line decoder 244 via a selection line, one of the source and drain is connected to the MTJ element 320, and the other is connected to the write line decoder 243 via a write line.
  • the transistor 330 for example, an N-type MOS (Metal-Oxide-Semiconductor) transistor is used.
  • the selection line decoder 244 sets the selection line corresponding to the writing destination column to the high level and sets all other selection lines to the low level.
  • the write line decoder 243 supplies the write current I write from one of the pair of write lines corresponding to the write destination row to the other through the write line.
  • the direction of the write current I write is determined by the value of the write data.
  • the selection line decoder 244 sets the selection line corresponding to the column to be read to high level, and sets all other selection lines to low level.
  • the write line decoder 243 supplies the cell-side read current Iread2 from one of the pair of write lines corresponding to the row to be read to the other via the write line. By these controls, a cell voltage V cell corresponding to the resistance value of the read-out memory cell is generated between the pair of write lines corresponding to the row address.
  • FIG. 3 is a cross-sectional view illustrating a configuration example of the MTJ element 320 according to the first embodiment.
  • an electrode layer 325, a pinned magnetic layer 324, a tunnel barrier layer 323, a free magnetic layer 322, and an electrode layer 321 are stacked in this order on a substrate on which the transistor 330 is formed.
  • the electrode layer 321 is connected to the write line decoder 243 through a write signal line, and the electrode layer 325 is connected to the transistor 330.
  • An element composed of the free magnetic layer 322, the tunnel barrier layer 323, and the pinned magnetic layer 324 is also called a TMR (Tunnel Magneto Resistance) element.
  • the stacking order is not limited to the order of the electrode layer 325, the pinned magnetic layer 324, the tunnel barrier layer 323, the free magnetic layer 322, and the electrode layer 321, but may be reversed.
  • the free magnetic layer 322 is a ferromagnetic layer whose magnetization direction changes
  • the fixed magnetic layer 324 is a ferromagnetic layer whose magnetization direction is fixed.
  • the magnetization of the pinned magnetic layer 324 can be fixed by using, for example, a material having a large coercive force as the pinned magnetic layer 324.
  • the magnetization of the pinned magnetic layer 324 can also be pinned by making the antiferromagnetic layer adjacent to the pinned magnetic layer 324.
  • the magnetization direction of the free magnetic layer 322 changes along the easy axis of the magnetization in the same direction as the magnetization direction of the pinned magnetic layer 324 or in the opposite direction.
  • a state in which the free magnetic layer 322 is magnetized in the same direction as the pinned magnetic layer 324 is hereinafter referred to as a “parallel state”, and a state in which the free magnetic layer 322 is magnetized in the opposite direction to the pinned magnetic layer 324 is hereinafter referred to as “antiparallel. This is called “state”.
  • the magnetic anisotropy of the free magnetic layer 322 is any one of crystal magnetic anisotropy, strain-induced anisotropy depending on the material, and shape magnetic anisotropy depending on the planar shape, or these Determined by the combination of
  • the direction of magnetic anisotropy of the free magnetic layer 322 and the direction of magnetization of the pinned magnetic layer 324 are perpendicular to each layer. These directions may be parallel to the respective layers.
  • the free magnetic layer 322 and the pinned magnetic layer 324 are single layers, a laminated magnetic film coupled ferromagnetically or antiferromagnetically via a nonmagnetic metal may be used.
  • a metal such as aluminum (Al), copper (Cu), or tantalum (Ta) is used.
  • a ferromagnetic film or a laminated magnetic film is used.
  • the ferromagnetic film cobalt iron boron (CoFeB), cobalt iron (CoFe), nickel iron (NiFe), nickel iron cobalt (NiFeCo), or the like is used.
  • the laminated magnetic film cobalt (Co) / platinum (Pt) Alternatively, cobalt (Co) / nickel (Ni) or the like is used.
  • an insulating film such as an aluminum oxide film or magnesium oxide (MgO) is used.
  • this MTJ element 320 data is written by a spin injection method.
  • a current is directly input to the MTJ element, and the free magnetic layer 322 is inverted.
  • the magnetization direction of the free magnetic layer is determined by the direction in which current flows.
  • current flows from the free magnetic layer 322 to the pinned magnetic layer 324 electrons flow from the pinned magnetic layer 324 to the free magnetic layer 322.
  • electrons passing through the pinned magnetic layer 324 have a spin in the same direction as the magnetization direction of the pinned magnetic layer 324 due to the interaction with the magnetization of the pinned magnetic layer 324.
  • the spin-polarized conduction electrons interact with the magnetization of the free magnetic layer 322 when passing through the free magnetic layer 322, and torque is generated in the magnetization of the free magnetic layer 322. When this torque is sufficiently large, the magnetization of the free magnetic layer 322 is reversed.
  • the current required for this inversion corresponds to the inversion threshold Th described above.
  • the inversion threshold Th depends on the current density. Therefore, the inversion threshold Th decreases with the miniaturization of the memory cell. Therefore, the spin injection method is advantageous for increasing the capacity of the MRAM.
  • FIG. 4 is a diagram illustrating an example of the characteristics of the memory cell 310 in the first embodiment.
  • the magnetization state of the MTJ element 320 in the memory cell 310 can be divided into a parallel state in which the magnetization directions of the free magnetic layer 322 and the pinned magnetic layer 324 are the same and an antiparallel state in which their directions are different.
  • Each of these states is assigned a different logic value. For example, a logical value “1” is assigned to the antiparallel state, and a logical value “0” is assigned to the parallel state.
  • the resistance value of the MTJ element 320 in the antiparallel state is higher than that in the parallel state.
  • the resistance change rate between the parallel state and the anti-equilibrium state is several tens to several hundreds percent (%).
  • the logical value held by the MTJ element 320 can be rewritten. For example, when rewriting to “1” (antiparallel state), a current is supplied in the direction from the pinned magnetic layer 324 to the free magnetic layer 322. On the other hand, when rewriting to “0” (parallel state), a current is supplied in the direction from the free magnetic layer 322 to the pinned magnetic layer 324.
  • FIG. 5 is a circuit diagram showing a configuration example of the reference cell circuit 250, the read determination circuit 230, the reference side current source circuit 210, and the cell side current source circuit 220 according to the first embodiment.
  • the reference cell circuit 250 includes high resistance cells 260 and 270 and low resistance cells 280 and 290 as reference cells.
  • the high resistance cell 260 includes a transistor 261 and an MTJ element 262, and the high resistance cell 270 includes a transistor 271 and an MTJ element 272.
  • the low resistance cell 280 includes a transistor 281 and an MTJ element 282, and the low resistance cell 290 includes a transistor 291 and an MTJ element 292.
  • the MTJ elements 262, 272, 282 and 292 are manufactured by the same process as the MTJ element 320 of the memory cell.
  • the reference side current source circuit 210 includes a reference side current source 211
  • the cell side current source circuit 220 includes a cell side current source 221.
  • the read determination circuit 230 includes a sense amplifier 231.
  • the transistors 261, 271, 281, and 291 for example, N-type MOS transistors are used.
  • the gates of these transistors 261, 271, 281 and 291 are connected to the read control circuit 242.
  • the MTJ element side terminals of the low resistance cells 280 and 290 are connected in parallel to the reference side current source 211. Terminals on the transistor side of the low resistance cells 280 and 290 are commonly connected to terminals on the transistor side of the high resistance cells 260 and 270.
  • the terminals on the MTJ element side of the high resistance cells 260 and 270 are commonly connected to the ground terminal.
  • the read control circuit 242 controls the transistors 261, 272, 281 and 291 to be in the on state by the enable signal EN_Ref over the period for supplying the current to the reference-side current source 211, and controls to the off state in the other periods.
  • the initialization current I ini from the reference-side current source 211 flows in different directions in the high resistance cells 260 and 270 and the low resistance cells 280 and 290.
  • the high resistance cells 260 and 270 are initialized to the high resistance R 1
  • the low resistance cells 280 and 290 are initialized to the low resistance R 0 .
  • the combined resistance of the entire reference cell circuit 250 is (R 0 + R 1) by initialization. ) / 2.
  • a reference voltage V ref corresponding to this resistance is output from the reference cell circuit 250 to the non-inverting input terminal (+) of the sense amplifier 231.
  • cell side current source 221 during the supply of the reference side read current I read1 is the memory cell 310, and supplies the cell side read current I read2 the same value as I read1.
  • the resistance value of the memory cell 310 is either the high resistance R 0 or the low resistance R 1 .
  • a cell voltage V cell corresponding to this resistance is output from the reference cell circuit 250 to the inverting input terminal ( ⁇ ) of the sense amplifier 231.
  • the sense amplifier 231 compares the reference voltage V ref with the cell voltage V cell .
  • the sense amplifier 231 compares voltages when the enable signal EN_Read from the read control circuit 242 is set to enable. Then, the sense amplifier 231 supplies the comparison result to the read control circuit 242 as read data from the memory cell 310.
  • each cell of the reference cell circuit 250 is not limited to the above-described configuration as long as the combined resistance is an intermediate value between R 0 and R 1 .
  • three or more high-resistance cells may be connected in parallel to the reference-side current source 211.
  • Three or more low resistance cells may be connected in parallel to the high resistance cell.
  • the low resistance cells 280 and 290 are examples of the first reference cell described in the claims.
  • the high resistance cells 260 and 270 are examples of the second reference cell described in the claims.
  • FIG. 6 is a circuit diagram showing a configuration example of the reference cell circuit 250 according to the first embodiment.
  • the transistors 261, 271, 281 and 291 are omitted.
  • the initialization current I ini flows in the MTJ elements 262 and 272 of the high resistance cells 260 and 270 in the direction from the fixed magnetic layer to the free magnetic layer, and these cells are initialized to the high resistance R 1 .
  • the initialization current I ini flows in the MTJ elements 282 and 292 of the low resistance cells 280 and 290 in the direction from the free magnetic layer to the fixed magnetic layer, and these cells are initialized to the low resistance R 0 .
  • the reference-side read current I read1 also flows in the same direction as the initializing current I ini. For this reason, even if the reference-side read current Iread1 exceeds the inversion threshold for some reason, the reference cell (the high resistance cell 260 or the like) is not rewritten by mistake.
  • FIG. 7 is a diagram illustrating an example of control of the reference cell circuit 250 and the read determination circuit 230 in the first embodiment.
  • a in the same figure is a timing chart which shows an example of the fluctuation
  • B in the figure is a diagram showing an example of the variation of the enable signal EN_Read to the read determination circuit 230.
  • the vertical axis of a in the figure is the current level, and the horizontal axis is time.
  • the vertical axis of b is the level of the enable signal EN_Read, and the horizontal axis is time.
  • the read control circuit 242 controls the reference-side current source circuit 210 to start supplying the initialization current Iini at time T1.
  • the level of the initialization current I ini is larger than the inversion threshold Th, like the write current I write .
  • the read control circuit 242 controls the reference-side current source circuit 210 to lower the current level below the inversion threshold Th. Thereby, the supply of the reference side read current Iread2 is started.
  • the read control circuit 242 When the time T2 has elapsed, the read control circuit 242 enables the enable signal EN_Read (for example, high level). When the reading is completed, the read control circuit 242 disables the enable signal EN_Read (for example, low level), and controls the reference-side current source circuit 210 to stop supplying current at time T3. In this way, by supplying the enable signal EN_Read to the read determination circuit 230 in accordance with the supply timing of the read currents ( Iread1 and Iread2 ), the read determination circuit 230 can stably read the read data. Can do.
  • FIG. 8 is a diagram illustrating an example of reference cell control in the comparative example.
  • a read command is inputted, the read control circuit is assumed to be supplied to the reference-side reading current I read2 without supplying an initialization current I ini.
  • the reference-side current source circuit 210 supplies the initialization current I ini immediately before the supply of the reference-side read current I read2 . Therefore, even if the resistance value of the reference cell is changed to a value different from the initial value before the data is read, it can be reinitialized. Therefore, the storage device 200 can read the read data accurately.
  • the thermal disturbance resistance is evaluated by, for example, the thermal disturbance index ⁇ E / (k B T).
  • ⁇ E is an energy barrier between the parallel state and the anti-equilibrium state of the cell, and the unit is, for example, joule (J).
  • k B is a Boltzmann coefficient, and its unit is, for example, Joule per Kelvin (JK ⁇ 1 ).
  • T is an absolute temperature, and the unit is, for example, Kelvin (K).
  • the thermal disturbance index must be 60 or higher.
  • the MRAM storage device 200 is used for a cache by taking advantage of its high speed and infinite number of rewrites, non-volatility is not important, and a thermal disturbance index of about 30 is sufficient, for example.
  • the energy barrier ⁇ E is proportional to the volume, when used in a cache, it means that the area of the MTJ element can be reduced and the size can be easily reduced.
  • the storage device 200 when the storage device 200 is used for a cache memory or the like that does not require non-volatility, a countermeasure against inversion of the reference cell is important. Therefore, the effect is particularly great when the configuration in which the reference cell is initialized immediately before reading is applied to the cache memory.
  • FIG. 7 has been supplied to the reference side reading current I read1 immediately after the initialization current I ini. That is, the current pulse of the initialization current I ini and the current pulse of the reference side read current I read1 are not separated. However, these current pulses may be separated as illustrated in FIG.
  • MTJ elements are used as memory cells and reference cells.
  • the MTJ element element such as a resistance change element in ReRAM
  • the resistance value of the resistance change element in the ReRAM changes depending on the voltage, when this resistance change element is used as a memory cell and a reference cell, an initialization voltage may be supplied instead of the initialization current.
  • FIG. 10 is a flowchart illustrating an example of the operation of the storage device 200 according to the first embodiment. This operation is started when the memory control unit 100 issues a command, for example.
  • the storage device 100 determines whether or not the command is a write command (step S901). If it is a write command (step S901: Yes), the write control circuit 241 controls the write line decoder 243 and the selection line decoder 244 based on the write address (step S902).
  • the write control circuit 241 writes write data with the write current I write (step S903).
  • step S904 determines whether or not the command is a read command (step S904). If it is a read command (step S904: Yes), the read control circuit 242 controls the write line decoder 243 and the selection line decoder 244 based on the read address (step S905). Further, the read control circuit 241 initializes the reference cell with the initialization current Iini (step S906). Then, the read control circuit 241 reads data from the memory cell with the read current ( Iread1 and Iread2 ) (step S907). When the command is not a read command (step S904: No), or after step S907, the storage device 200 repeatedly executes step S901 and subsequent steps.
  • the reference-side current source circuit 210 supplies the reference-side read current to the reference cell after inputting the initialization current. Can be initialized. Thereby, even if the resistance value of the reference cell has changed to a value different from the initial value before reading, the storage device 200 can read the read data accurately.
  • the high resistance cells 260 and 270 connected in parallel and the low resistance cells 280 and 290 connected in parallel are connected in series, but the combined resistance is intermediate between R 0 and R 1 . If it becomes the value of, it will not be limited to this structure.
  • the high resistance cell 260 and the low resistance cell 280 connected in series may be connected in parallel with the high resistance cell 270 and the low resistance cell 290 connected in series.
  • the reference cell circuit 250 of the first modification of the first embodiment includes a high resistance cell 260 and a low resistance cell 280 connected in series, and a high resistance cell 270 and a low resistance cell 290 connected in series. The connection point is different from the first embodiment.
  • FIG. 11 is a circuit diagram showing a configuration example of the reference cell circuit 250 in the first modification of the first embodiment.
  • the transistors 261, 271, 281 and 291 are omitted.
  • the high resistance cell 260 and the low resistance cell 280 are connected in series.
  • a high resistance cell 270 and a low resistance cell 290 are also connected in series.
  • the high resistance cell 260 and the low resistance cell 280 connected in series and the high resistance cell 270 and the low resistance cell 290 connected in series are connected in parallel between the reference-side current source 211 and the ground terminal.
  • the combined resistance of the reference cell circuit 250 becomes (R 0 + R 1 ) / 2 by initialization.
  • Two sets of high-resistance cells and low-resistance cells connected in series are provided and connected in parallel, but three or more sets of high-resistance cells and low-resistance cells are arranged and connected in parallel. Also good.
  • a plurality of circuits each including a high-resistance cell and a low-resistance cell connected in series are connected in parallel.
  • the resistance can be an average of the resistance values of the high resistance cell and the low resistance cell.
  • each time a bit read is designated the reference cell is initialized immediately before that. However, as the number of bits to be read increases, the access time until the completion of reading may increase. is there.
  • the storage device 200 according to the second modification of the first embodiment is different from the first embodiment in that the access time is shortened.
  • FIG. 12 is a diagram illustrating an example of control of the reference cell and the decoder in the second modification example of the first embodiment.
  • the vertical axis a represents the level of current to the reference cell
  • the horizontal axis represents time.
  • the memory control unit 100 issues a read command specifying addresses of N (for example, 16) consecutive memory cells in a line (column or row).
  • N for example, 16
  • the read control circuit 242 supplies the initialization signal I ini and continuously supplies the N-bit reference side read signal I read1 . That is, every time N consecutive memory cells on the line are read, the reference cell is initialized immediately before that.
  • the storage device 200 initializes the reference cell each time N consecutive cells (N bits) are read.
  • the access time can be shortened compared to the case where initialization is performed each time a bit is read.
  • the storage device 200 inputs a constant current (I read1 ) to the reference cell and generates a reference voltage corresponding to the resistance value. May be input to the reference cell to generate a reference current corresponding to the resistance value.
  • the storage device 200 according to the second embodiment is different from the first embodiment in that a constant voltage is input to a reference cell and a reference current corresponding to a resistance value is generated.
  • FIG. 13 is a block diagram illustrating a configuration example of the information processing apparatus according to the second embodiment.
  • the storage device 200 according to the second embodiment is the first in that a reference-side voltage supply circuit 215 and a cell-side voltage supply circuit 225 are provided instead of the reference-side current source circuit 210 and the cell-side current source circuit 220. Different from the embodiment.
  • Reference side voltage supply circuit 215, under control of the read control circuit 242 is configured to sequentially supply the reference cell circuit 250 initializing voltage V ini and reference side read voltage V read1.
  • Initialization voltage V ini is a voltage higher current inversion threshold Th is through a reference cell
  • the reference side read voltage V read1 the following current reversal threshold Th is a voltage flowing through the reference cell.
  • the cell side voltage supply circuit 225 inputs the write voltage V write or the cell side read voltage V read2 to the write line decoder 243 under the control of the write control circuit 241 or the read control circuit 242.
  • the value of the write voltage V write is the same as the initialization voltage V ini
  • the value of the cell side read voltage V read2 is the same as the reference side read voltage V read1 .
  • FIG. 14 is a circuit diagram showing a configuration example of the reference cell circuit 250 and the read determination circuit 230 in the second embodiment.
  • the read determination circuit 230 according to the second embodiment includes current-voltage conversion units 232 and 233.
  • the reference cell circuit 250 When the reference-side read voltage V read1 is input, the reference cell circuit 250 according to the second embodiment generates a reference current I ref corresponding to the combined resistance and outputs it to the current-voltage converter 232. In addition, when the cell-side read voltage V read2 is input, the memory cell 310 generates a cell current I cell corresponding to the resistance value and outputs the cell current I cell to the current-voltage conversion unit 232.
  • the current-voltage converters 232 and 233 convert current into voltage.
  • a current conveyor circuit is used as the current / voltage converters 232 and 233.
  • the current-voltage conversion unit 232 outputs a voltage corresponding to the reference current I ref to the non-inverting input terminal (+) of the sense amplifier 231.
  • the current-voltage conversion unit 233 outputs a voltage corresponding to the cell current I cell to the inverting input terminal ( ⁇ ) of the sense amplifier 231.
  • Modification 1 and Modification 2 can be applied to the storage device 200 of the second embodiment.
  • the reference-side current source circuit 210 applies the reference-side read voltage to the reference cell after inputting the initialization voltage. Can be initialized by applying a voltage. Thereby, even if the resistance value of the reference cell has changed to a value different from the initial value before reading, the storage device 200 can read the read data accurately.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures. (1) a reference cell circuit whose resistance value changes to a predetermined initial value when an initialization signal exceeding a predetermined inversion threshold is input; A reference-side signal source that inputs a reference-side read signal having a predetermined value that does not exceed the predetermined inversion threshold after the initialization signal is input to the reference cell circuit when reading to the memory cell is instructed; , A cell-side signal source that inputs the cell-side read signal of the predetermined value to the memory cell after the initialization signal is input; The reference signal output from the reference cell circuit to which the reference side read signal is input is compared with the cell signal output from the memory cell to which the cell side read current is input, and the comparison result is used as read data.
  • the reference cell circuit includes a plurality of reference cells, The storage device according to (1), wherein a combined resistance of the resistance values of the plurality of reference cells is changed to the initial value by the initialization signal.
  • the reference cell circuit includes: A plurality of first reference cells connected in parallel between the reference-side read signal source and a connection point; and a plurality of second reference cells connected in parallel between the connection point and a ground terminal; The storage device according to (2), wherein the resistance values of the first reference cell and the second reference cell are initialized to different values when the initialization signal is input.
  • the reference cell circuit includes: Obtaining a plurality of circuit blocks connected in parallel between the reference-side signal source and the ground terminal; Each of the plurality of circuit blocks includes a first reference cell and a second reference cell connected in series, The storage device according to (2), wherein the resistance values of the first reference cell and the second reference cell are initialized to different values when the initialization signal is input. (5) further comprising a memory cell array in which a predetermined number of the memory cells are arranged in a two-dimensional lattice; The memory according to any one of (1) to (4), wherein the reference-side signal source inputs the initialization signal every time reading is specified for a predetermined number of the memory cells arranged in a predetermined direction. apparatus.
  • the initialization signal, the reference-side read signal, and the cell-side read signal are current signals, and the reference signal and the cell signal are voltage signals.
  • the storage device described. The initialization signal, the reference side read signal, and the cell side read signal are voltage signals, and the reference signal and the cell signal are current signals.
  • the storage device described. (8) The storage device according to any one of (1) to (7), wherein the reference cell circuit and the memory cell are MTJ elements.
  • (9) a memory control unit for instructing reading from the memory cell;
  • a reference cell circuit whose resistance value changes to a predetermined initial value when an initialization signal exceeding a predetermined inversion threshold is input;
  • a reference-side signal source that inputs a reference-side read signal having a predetermined value that does not exceed the predetermined inversion threshold after the initialization signal is input to the reference cell circuit when the reading is instructed;
  • a cell-side signal source that inputs the cell-side read signal of the predetermined value to the memory cell after the initialization signal is input;
  • the reference signal output from the reference cell circuit to which the reference side read signal is input is compared with the cell signal output from the memory cell to which the cell side read current is input, and the comparison result is used as read data.
  • An information processing apparatus comprising a comparison unit to obtain. (10) The read signal is instructed to be read from the memory cell, and the initialization signal is input to a reference cell circuit whose resistance value changes to a predetermined initial value when an initialization signal exceeding a predetermined inversion threshold is input.
  • a reference-side signal input procedure for inputting a reference-side read signal having a predetermined value not exceeding a predetermined inversion threshold to the reference cell circuit;
  • a cell-side signal input procedure for inputting the cell-side read signal of the predetermined value to the memory cell after the initialization signal is input;
  • the reference signal output from the reference cell circuit to which the reference side read signal is input is compared with the cell signal output from the memory cell to which the cell side read current is input, and the comparison result is used as read data.
  • a storage device control method comprising: a comparison procedure to be acquired.

Landscapes

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Abstract

抵抗値が可変のセルを備える記憶装置においてデータを正確に読み出す。　リファレンスセル回路は、所定の反転閾値を超える初期化信号が入力されると抵抗値が所定の初期値に変化する。リファレンス側信号源は、メモリセルに対する読出しが指示されると初期化信号を前記リファレンスセル回路に入力した後に所定の反転閾値を超えない所定値のリファレンス側読出し信号をリファレンスセル回路に入力する。セル側信号源は、初期化信号が入力された後に所定値のセル側読出し信号をメモリセルに入力する。比較部は、リファレンス側読出し信号が入力されたリファレンスセル回路から出力された参照信号とセル側読出し電流が入力されたメモリセルから出力されたセル信号とを比較して当該比較結果をリードデータとして取得する。

Description

記憶装置、情報処理装置、および、記憶装置の制御方法
　本技術は、記憶装置、情報処理装置、および、記憶装置の制御方法に関する。詳しくは、抵抗値が可変のセルを備える記憶装置、情報処理装置、および、記憶装置の制御方法に関する。
　近年の情報処理システムでは、様々な種類の記憶装置がキャッシュメモリやストレージとして用いられている。次世代の記憶装置としては、ＲｅＲＡＭ（Resistive RAM）、ＰＣＲＡＭ（Phase-Change RAM）やＭＲＡＭ（Magnetoresistive RAM）などのメモリの開発が進められている。
　これらのメモリの中でも、コンパクトで高速かつ書換え回数が無限大に近いことなどの理由により、ＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いるＭＲＡＭが注目されている。このＭＲＡＭは、抵抗値が可変であり、その抵抗値を変化させることによりデータを書き換えることができる。ＭＲＡＭの書換えには、誘導磁場書込み方式やスピン注入方式が用いられる。特に、微細化が要求される用途では、電流の増大を抑制することができることから、スピン注入方式が適している。このスピン注入方式では、ＭＴＪ素子の面に対して垂直に、ある反転閾値よりも大きな書込み電流を供給することによりデータの書換えが行われる。書き込むデータの値は、書込み電流の方向により決定される。
　また、データの読出しの際に、読出し回路は反転閾値よりも小さな読出し電流をメモリセルに供給する。そして、読出し回路は、読出し電流を供給したメモリセルのセル電圧と所定の参照電圧とを比較して、その比較結果をリードデータの値として出力する。この参照電圧を、メモリセルと同じ構成の複数のリファレンスセルで生成する不揮発性メモリが提案されている（例えば、特許文献１参照。）。この不揮発性メモリでは、複数のリファレンスセルの合成抵抗が、高抵抗状態および低抵抗状態のメモリセルのそれぞれの抵抗値の平均になるように初期化される。
特開２００８－８４５１７号公報
　しかしながら、上述の従来技術では、リファレンスセルの合成抵抗が初期値から変化してしまうことがある。例えば、熱的なエネルギーによりＭＴＪ素子の磁化方向が反転する熱攪乱と呼ばれる現象が生じると、リファレンスセルの抵抗値が変化してしまう。この抵抗値の変化によって参照電圧が変化して、実際にメモリセルに書き込まれているデータと異なるデータが読み出されてしまうという問題がある。特に、不揮発性が重視されないキャッシュメモリなどにＭＲＡＭを用いる際に、この問題が生じやすくなる。
　本技術はこのような状況に鑑みて生み出されたものであり、抵抗値が可変のセルを備える記憶装置においてデータを正確に読み出すことを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の反転閾値を超える初期化信号が入力されると抵抗値が所定の初期値に変化するリファレンスセル回路と、メモリセルに対する読出しが指示されると前記初期化信号を前記リファレンスセル回路に入力した後に前記所定の反転閾値を超えない所定値のリファレンス側読出し信号を前記リファレンスセル回路に入力するリファレンス側信号源と、前記初期化信号が入力された後に前記所定値のセル側読出し信号を前記メモリセルに入力するセル側信号源と、前記リファレンス側読出し信号が入力された前記リファレンスセル回路から出力された参照信号と前記セル側読出し電流が入力された前記メモリセルから出力されたセル信号とを比較して当該比較結果をリードデータとして取得する比較部とを具備する記憶装置、および、その制御方法である。これにより、初期化信号がリファレンスセル回路に入力された後にリファレンス側読出し信号が入力されるという作用をもたらす。
　また、この第１の側面において、前記リファレンスセル回路は、複数のリファレンスセルを備え、前記複数のリファレンスセルのそれぞれの抵抗値の合成抵抗は、前記初期化信号により前記初期値に変化してもよい。これにより、合成抵抗が初期化されるという作用をもたらす。
　また、この第１の側面において、前記リファレンスセル回路は、前記リファレンス側読出し信号源と接続点との間に並列に接続された複数の第１リファレンスセルと前記接続点と接地端子との間に並列に接続された複数の第２リファレンスセルとを備え、前記第１リファレンスセルおよび前記第２リファレンスセルのそれぞれの抵抗値は、前記初期化信号が入力されると互いに異なる値に初期化されてもよい。これにより、並列に接続された複数の第１リファレンスセルと並列に接続された複数の第２リファレンスセルとが直列接続されたリファレンスセル回路が初期化されるという作用をもたらす。
　また、この第１の側面において、前記リファレンスセル回路は、前記リファレンス側信号源と接地端子との間に並列に接続された複数の回路ブロックをえ、前記複数の回路ブロックのそれぞれは、直列に接続された第１リファレンスセルおよび第２リファレンスセルを備え、前記第１リファレンスセルおよび前記第２リファレンスセルのそれぞれの抵抗値は、前記初期化信号が入力されると互いに異なる値に初期化されてもよい。これにより、直列接続された第１リファレンスセルおよび第２リファレンスセルからなる複数の回路ブロックを並列接続したリファレンスセル回路が初期化されるという作用をもたらす。
　また、この第１の側面において、所定数の前記メモリセルを二次元格子状に配列したメモリセルアレイをさらに具備し、前記リファレンス側信号源は、所定の方向に配列された所定数の前記メモリセルに対する読出しが指定されるたびに前記初期化信号を入力してもよい。これにより、所定の方向に配列された所定数のメモリセルに対する読出しが指定されるたびにリファレンスセル回路が初期化されるという作用をもたらす。
　また、この第１の側面において、前記初期化信号と前記リファレンス側読出し信号と前記セル側読出し信号とは電流信号であり、前記参照信号および前記セル信号は電圧信号であってもよい。これにより、電流信号によって初期化および読出しが行われるという作用をもたらす。
　また、この第１の側面において、前記初期化信号と前記リファレンス側読出し信号と前記セル側読出し信号とは電圧信号であり、前記参照信号および前記セル信号は電流信号であってもよい。これにより、電流信号によって初期化および読出しが行われるという作用をもたらす。
　また、この第１の側面において、前記リファレンスセル回路および前記メモリセルは、ＭＴＪ素子であってもよい。これにより、初期化信号がＭＴＪ素子に入力された後にリファレンス側読出し信号が入力されるという作用をもたらす。
　また、本技術の第２の側面は、メモリセルに対する読出しを指示するメモリ制御部と、所定の反転閾値を超える初期化信号が入力されると抵抗値が所定の初期値に変化するリファレンスセル回路と、前記読出しが指示されると前記初期化信号を前記リファレンスセル回路に入力した後に前記所定の反転閾値を超えない所定値のリファレンス側読出し信号を前記リファレンスセル回路に入力するリファレンス側信号源と、前記初期化信号が入力された後に前記所定値のセル側読出し信号を前記メモリセルに入力するセル側信号源と、前記リファレンス側読出し信号が入力された前記リファレンスセル回路から出力された参照信号と前記セル側読出し電流が入力された前記メモリセルから出力されたセル信号とを比較して当該比較結果をリードデータとして取得する比較部とを具備する情報処理装置である。これにより、メモリ制御部により読出しが指示されると初期化信号がリファレンスセル回路に入力された後にリファレンス側読出し信号が入力されるという作用をもたらす。
　本技術によれば、抵抗値が可変のセルを備える記憶装置においてデータを正確に読み出すことができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における情報処理装置の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるメモリセルアレイの一構成例を示す回路図である。 本技術の第１の実施の形態におけるＭＴＪ素子の一構成例を示す断面図である。 本技術の第１の実施の形態におけるメモリセルの特性の一例を示す図である。 本技術の第１の実施の形態におけるリファレンスセル回路、読出し判定回路、リファレンス側電流源回路およびセル側電流源回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるリファレンスセル回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるリファレンスセルおよび読出し判定回路の制御の一例を示す図である。 比較例におけるリファレンスセルの制御の一例を示す図である。 本技術の第１の実施の形態における、初期化電流とリファレンス側読出し電流とを分離した制御の一例を示す図である。 本技術の第１の実施の形態における記憶装置の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例におけるリファレンスセル回路の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例におけるリファレンスセルの制御の一例を示す図である。 本技術の第２の実施の形態における情報処理装置の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるリファレンスセル回路および読出し判定回路の一構成例を示す回路図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（読出しの前に電流によりリファレンスセルを初期化する例）
　２．第２の実施の形態（読出しの前に電圧によりリファレンスセルを初期化する例）
　＜１．第１の実施の形態＞
　［情報処理装置の構成例］
　図１は、第１の実施の形態における第１の実施の形態における情報処理装置の一構成例を示すブロック図である。この情報処理装置は、メモリ制御部１００および記憶装置２００を備える。この記憶装置２００は、情報処理装置においてストレージやキャッシュメモリとして用いられる。記憶装置２００は、リファレンス側電流源回路２１０、セル側電流源回路２２０、読出し判定回路２３０、書込み制御回路２４１、読出し制御回路２４２およびリファレンスセル回路２５０を備える。また、記憶装置２００は、書込み線デコーダ２４３、選択線デコーダ２４４およびメモリセルアレイ３００を備える。
　メモリ制御部１００は、記憶装置２００を制御するものである。このメモリ制御部１００は、記憶装置２００にデータを書き込む際に、ライトデータと、ライトアドレスを指定したライトコマンドとを書込み制御回路２４１に供給する。そして、メモリ制御部１００は、記憶装置２００の状態を示すステータスを書込み制御回路２４１から受け取る。また、メモリ制御部１００は、記憶装置２００からデータを読み出す際に、リードアドレスを指定したリードコマンドを読出し制御回路２４２に供給する。そして、メモリ制御部１００は、リードデータとステータスとを読出し制御回路２４２から受け取る。
　書込み制御回路２４１は、ライトコマンドに従ってライトアドレスにライトデータを書き込む制御を行うものである。この書込み制御回路２４１は、ライトコマンドを受け取るとセル側電流源回路２２０を制御して、反転閾値Ｔｈより大きな電流を書込み電流Ｉｗｒｉｔｅとして供給させる。ここで、反転閾値Ｔｈは、メモリセルの抵抗値が変化する際の電流値である。また、書込み電流Ｉｗｒｉｔｅの方向は、ライトデータの値により決定される。
　また、書込み制御回路２４１は、ライトアドレスをカラムアドレスとロウアドレスとに分離し、カラムアドレスを示す制御信号を選択線デコーダ２４４に供給し、ロウアドレスを示す制御信号を書込み線デコーダ２４３に供給する。また、書込み制御回路２４１は、ステータスを生成してメモリ制御部１００に供給する。
　読出し制御回路２４２は、リードコマンドに従ってリードアドレスからリードデータを読み出す制御を行うものである。この読出し制御回路２４２は、リードコマンドを受け取るとリファレンス側電流源回路２１０を制御して、反転閾値Ｔｈより大きな電流を初期化電流Ｉｉｎｉとして供給させる。この初期化電流Ｉｉｎｉにより、リファレンスセル回路２５０の抵抗値が初期値に初期化される。例えば、低抵抗状態のメモリセルの抵抗をＲ０とし、高抵抗状態のメモリセルの抵抗をＲ１とすると、リファレンスセル回路２５０の抵抗値は、（Ｒ０＋Ｒ１）／２に初期化される。
　リファレンスセル回路２５０の初期化後に読出し制御回路２４２は、リファレンス側電流源回路２１０を制御して、反転閾値Ｔｈ以下の電流をリファレンス側読出し電流Ｉｒｅａｄ１として供給させる。また、リファレンス側読出し電流Ｉｒｅａｄ１の供給時に読出し制御回路２４２は、セル側電流源回路２２０を制御して、リファレンス側読出し電流Ｉｒｅａｄ１と同じ値の電流をセル側読出し電流Ｉｒｅａｄ２として供給させる。
　また、読出し制御回路２４２は、リードアドレスをカラムアドレスとロウアドレスとに分離し、カラムアドレスを示す制御信号を選択線デコーダ２４４に供給し、ロウアドレスを示す制御信号を書込み線デコーダ２４３に供給する。そして、読出し制御回路２４２は、読出し判定回路２３０を制御してリードデータを出力させ、ステータスおよびリードデータをメモリ制御部１００に供給する。
　リファレンス側電流源回路２１０は、読出し制御回路２４２の制御に従って、初期化電流Ｉｉｎｉおよびリファレンス側読出し電流Ｉｒｅａｄ１を順にリファレンスセル回路２５０に入力するものである。なお、リファレンス側電流源回路２１０は、特許請求の範囲に記載のリファレンス側読出し信号源の一例である。
　リファレンスセル回路２５０は、初期化信号が入力されると抵抗値が変化する回路である。このリファレンスセル回路２５０の抵抗値は、初期化信号が入力されると（Ｒ０＋Ｒ１）／２に初期化される。また、リファレンスセル回路２５０は、リファレンス側読出し電流Ｉｒｅａｄ１が入力されると、次の式により表される参照電圧Ｖｒｅｆを読み出し判定回路２３０に出力する。
　　Ｖｒｅｆ＝Ｉｒｅａｄ１×（Ｒ０＋Ｒ１）／２
　セル側電流源回路２２０は、書込み制御回路２４１または読出し制御回路２４２の制御に従って、書込み電流Ｉｗｒｉｔｅまたはセル側読出し電流Ｉｒｅａｄ２を書込み線デコーダ２４３に入力するものである。
　メモリセルアレイ３００には、複数のメモリセルが二次元格子状に配列される。以下、直交する２つの方向のいずれかに沿って配列されたメモリセルの集合を「ライン」と称する。ラインのうち２つの方向の一方に配列されたメモリセルの集合を「ロウ」と称し、他方に配列されたメモリセルの集合を「カラム」と称する。
　選択線デコーダ２４４は、書込み制御回路２４１および読出し制御回路２４２の制御に従って、アクセス先のカラムを選択するものである。
　書込み線デコーダ２４３は、書込み制御回路２４１および読出し制御回路２４２の制御に従って、アクセス先のロウに、セル側電流源回路２２０からの電流（書込み電流Ｉｗｒｉｔｅやセル側読出し電流Ｉｒｅａｄ２）を供給するものである。書込み電流Ｉｗｒｉｔｅが入力されたメモリセルの抵抗値は、低抵抗Ｒ０および高抵抗Ｒ１のいずれかに変化する。また、セル側読出し電流Ｉｒｅａｄ２が入力されたメモリセルは、その抵抗値に応じた電圧をセル電圧Ｖｃｅｌｌとして生成し、書込み線デコーダ２４３を介して読出し判定回路２３０に出力する。メモリセルの抵抗値が低抵抗Ｒ０の際は、Ｉｒｅａｄ２×Ｒ０のセル電圧Ｖｃｅｌｌが生成され、メモリセルの抵抗値が高抵抗Ｒ１の際は、Ｉｒｅａｄ２×Ｒ１のセル電圧Ｖｃｅｌｌが生成される。
　読出し判定回路２３０は、リファレンスセル回路２５０からの参照電圧Ｖｒｅｆとメモリセルからのセル電圧Ｖｃｅｌｌとを比較するものである。この読出し判定回路２３０は、比較結果をリードデータとして取得し、読出し制御回路２４２に供給する。なお、読出し判定回路２３０は、特許請求の範囲に記載の比較部の一例である。
　［メモリセルアレイの構成例］
　図２は、第１の実施の形態におけるメモリセルアレイ３００の一構成例を示す回路図である。このメモリセルアレイ３００は、二次元格子状に配列された複数のメモリセル３１０を備える。メモリセル３１０のそれぞれは、ＭＴＪ素子３２０とトランジスタ３３０とを備える。また、メモリセルアレイ３００には、カラムごとに選択線が配線され、ロウごとに一対の書込み線が配線される。
　ＭＴＪ素子３２０の一端は、書込み線を介して書込み線デコーダ２４３に接続され、他端は、トランジスタ３３０に接続される。また、トランジスタ３３０のゲートは選択線を介して選択線デコーダ２４４に接続され、ソースおよびドレインの一方は、ＭＴＪ素子３２０に接続され、他方は書込み線を介して書込み線デコーダ２４３に接続される。このトランジスタ３３０として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。
　書込みの際に選択線デコーダ２４４は、書込み先のカラムに対応する選択線をハイレベルにし、それ以外の全ての選択線をローレベルにする。また、書込み線デコーダ２４３は、書込み先のロウに対応する一対の書込み線の一方から他方に書込み線を介して書込み電流Ｉｗｒｉｔｅを供給する。書込み電流Ｉｗｒｉｔｅの方向は、ライトデータの値により決定される。これらの制御により、ライトアドレスに対応するメモリセル３１０の抵抗値は、低抵抗Ｒ０および高抵抗Ｒ１のうちライトデータに対応する方に変化する。すなわち、ライトデータが書き込まれる。
　一方、読出しの際に選択線デコーダ２４４は、読出し先のカラムに対応する選択線をハイレベルにし、それ以外の全ての選択線をローレベルにする。また、書込み線デコーダ２４３は、読出し先のロウに対応する一対の書込み線の一方から他方に書込み線を介してセル側読出し電流Ｉｒｅａｄ２を供給する。これらの制御により、ロウアドレスに対応する一対の書込み線の間に、読出し先のメモリセルの抵抗値に応じたセル電圧Ｖｃｅｌｌが生じる。
　［ＭＴＪ素子の構成例］
　図３は、第１の実施の形態におけるＭＴＪ素子３２０の一構成例を示す断面図である。このＭＴＪ素子３２０において、トランジスタ３３０が形成された基板上に電極層３２５、固定磁性層３２４、トンネルバリア層３２３、自由磁性層３２２および電極層３２１が、この順に積層される。電極層３２１は、書込み信号線を介して書込み線デコーダ２４３に接続され、電極層３２５は、トランジスタ３３０に接続される。自由磁性層３２２、トンネルバリア層３２３および固定磁性層３２４からなる素子は、ＴＭＲ（Tunnel Magneto Resistance）素子とも呼ばれる。
　なお、積層順序は、電極層３２５、固定磁性層３２４、トンネルバリア層３２３、自由磁性層３２２および電極層３２１の順に限定されず、これと逆順であってもよい。
　自由磁性層３２２は、磁化の向きが変化する強磁性層であり、固定磁性層３２４は、磁化の向きが固定された強磁性層である。この固定磁性層３２４の磁化の固定は、例えば、保磁力の大きな材料を固定磁性層３２４として用いることにより実現することができる。なお、反強磁性層を固定磁性層３２４に隣接させることにより、固定磁性層３２４の磁化を固定することもできる。
　自由磁性層３２２の磁化の向きは、その磁化容易軸に沿って、固定磁性層３２４の磁化方向と同じ方向または逆方向に変化する。自由磁性層３２２が固定磁性層３２４と同じ方向に磁化された状態を以下、「平行状態」と称し、自由磁性層３２２が固定磁性層３２４と逆方向に磁化された状態を以下、「反平行状態」と称する。また、自由磁性層３２２の磁気異方性は、材料に依存した結晶磁気異方性、歪み誘導異方性、および、平面形状に依存した形状磁気異方性の中のいずれか、あるいは、これらの組合せにより決定される。
　また、自由磁性層３２２の磁気異方性の方向と固定磁性層３２４の磁化の方向とは、各層に垂直な方向である。なお、これらの方向は、各層に平行な方向であってもよい。
　なお、自由磁性層３２２および固定磁性層３２４を単層としているが、非磁性金属を介して強磁性的あるいは反強磁性的に結合した積層磁性膜であってもよい。
　また、電極層３２１および３２５の材料としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、タンタル（Ｔａ）などの金属が用いられる。自由磁性層３２２および固定磁性層３２４として、強磁性膜や積層磁性膜が用いられる。この強磁性膜として、コバルト鉄ボロン（ＣｏＦｅＢ）、コバルト鉄（ＣｏＦｅ）、ニッケル鉄（ＮｉＦｅ）、ニッケル鉄コバルト（ＮｉＦｅＣｏ）などが用いられる。また、積層磁性膜としてコバルト（Ｃｏ）／白金（Ｐｔ）
や、コバルト（Ｃｏ）／ニッケル（Ｎｉ）などが用いられる。トンネルバリア層３２３としては、アルミニウム酸化膜や、酸化マグネシウム（ＭｇＯ）などの絶縁膜が用いられる。
　このＭＴＪ素子３２０には、スピン注入方式によりデータが書き込まれる。スピン注入方式では、ＭＴＪ素子に直接電流が入力され、自由磁性層３２２が反転する。自由磁性層の磁化方向は、電流を流す向きにより決定される。電流が自由磁性層３２２から固定磁性層３２４へ流れる場合、電子は固定磁性層３２４から自由磁性層３２２に流れる。この場合に固定磁性層３２４を通過する電子は、固定磁性層３２４の磁化との相互作用により固定磁性層３２４の磁化方向と同じ向きにスピンを持つようになる。このスピン偏極した伝導電子は、自由磁性層３２２を通過する際に自由磁性層３２２の磁化と相互作用し、自由磁性層３２２の磁化にトルクが発生する。このトルクが十分に大きいと自由磁性層３２２の磁化は反転する。この反転に必要な電流が前述の反転閾値Ｔｈに該当する。
　一方、電流が固定磁性層３２４から自由磁性層３２２へ流れる場合、電子は自由磁性層３２２から固定磁性層３２４に流れる。この場合に固定磁性層３２４の磁化の向きと逆向きのスピンを持つ電子が固定磁性層３２４により反射される。そのため、逆向きのスピンの電子により自由磁性層３２２の磁化が反転する。
　このようなスピン注入方式では、反転閾値Ｔｈは、電流密度に依存する。そのため、メモリセルの微細化に伴い、反転閾値Ｔｈは減少する。したがって、スピン注入方式は、ＭＲＡＭの大容量化に有利である。
　図４は、第１の実施の形態におけるメモリセル３１０の特性の一例を示す図である。
このメモリセル３１０内のＭＴＪ素子３２０の磁化状態は、自由磁性層３２２および固定磁性層３２４の磁化の向きが同一である平行状態と、それらの向きが異なる反平行状態とに分けることができる。これらの状態のそれぞれに、異なる論理値が割り当てられる。例えば反平行状態に論理値「１」が割り当てられ、平行状態に論理値「０」が割り当てられる。
　反平行状態におけるＭＴＪ素子３２０の抵抗値は、平行状態の場合よりも高い。例えば、平行状態と反平衡状態との抵抗変化率は、数十乃至数百パーセント（％）になる。また、ＭＴＪ素子３２０への電流の方向を変えることにより、ＭＴＪ素子３２０が保持する論理値を書き換えることができる。例えば、「１」（反平行状態）に書き換える場合には、固定磁性層３２４から自由磁性層３２２への方向に電流が供給される。一方、「０」（平行状態）に書き換える場合には、自由磁性層３２２から固定磁性層３２４への方向に電流が供給される。
　［リファレンスセル回路の構成例］
　図５は、第１の実施の形態におけるリファレンスセル回路２５０、読出し判定回路２３０、リファレンス側電流源回路２１０およびセル側電流源回路２２０の一構成例を示す回路図である。リファレンスセル回路２５０は、高抵抗セル２６０および２７０と低抵抗セル２８０および２９０とをリファレンスセルとして備える。高抵抗セル２６０は、トランジスタ２６１およびＭＴＪ素子２６２を備え、高抵抗セル２７０は、トランジスタ２７１およびＭＴＪ素子２７２を備える。また、低抵抗セル２８０は、トランジスタ２８１およびＭＴＪ素子２８２を備え、低抵抗セル２９０は、トランジスタ２９１およびＭＴＪ素子２９２を備える。ＭＴＪ素子２６２、２７２、２８２および２９２は、メモリセルのＭＴＪ素子３２０と同様のプロセスで製造される。
　このようにリファレンスセルとメモリセルとのプロセスを揃えることにより、ＭＴＪ素子の特性にプロセスばらつきがあっても、正確にデータを読み出すことができる。
　また、リファレンス側電流源回路２１０は、リファレンス側電流源２１１を備え、セル側電流源回路２２０は、セル側電流源２２１を備える。読出し判定回路２３０は、センスアンプ２３１を備える。
　トランジスタ２６１、２７１、２８１および２９１として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。これらのトランジスタ２６１、２７１、２８１および２９１のゲートは、読出し制御回路２４２に接続される。また、リファレンス側電流源２１１に低抵抗セル２８０および２９０のＭＴＪ素子側の端子が並列に接続される。低抵抗セル２８０および２９０のトランジスタ側の端子は、高抵抗セル２６０および２７０のトランジスタ側の端子に共通に接続される。また、高抵抗セル２６０および２７０のＭＴＪ素子側の端子は、接地端子に共通に接続される。
　読出し制御回路２４２は、リファレンス側電流源２１１に電流を供給させる期間に亘ってイネーブル信号ＥＮ_Ｒｅｆによりトランジスタ２６１、２７２、２８１および２９１をオン状態に制御し、それ以外の期間はオフ状態に制御する。
　そして、リファレンス側電流源２１１からの初期化電流Ｉｉｎｉは、高抵抗セル２６０および２７０と、低抵抗セル２８０および２９０とにおいて、互いに異なる方向に流れる。この初期化電流Ｉｉｎｉにより、高抵抗セル２６０および２７０は、高抵抗Ｒ１に初期化され、低抵抗セル２８０および２９０は、低抵抗Ｒ０に初期化される。
　高抵抗セル２６０および２７０は並列に接続されているため、それらの合成抵抗はＲ１／２である。低抵抗セル２８０および２９０も並列接続であるため、それらの合成抵抗はＲ０／２である。そして、高抵抗セル２６０および２７０からなる回路と、低抵抗セル２８０および２９０からなる回路とは直列に接続されているため、リファレンスセル回路２５０全体の合成抵抗は、初期化により（Ｒ０＋Ｒ１）／２となる。この抵抗に応じた参照電圧Ｖｒｅｆがリファレンスセル回路２５０から、センスアンプ２３１の非反転入力端子（＋）へ出力される。
　一方、リファレンス側読出し電流Ｉｒｅａｄ１の供給時にセル側電流源２２１は、メモリセル３１０に、Ｉｒｅａｄ１と同じ値のセル側読出し電流Ｉｒｅａｄ２を供給する。前述したように、メモリセル３１０の抵抗値は、高抵抗Ｒ０および低抵抗Ｒ１のいずれかである。この抵抗に応じたセル電圧Ｖｃｅｌｌがリファレンスセル回路２５０から、センスアンプ２３１の反転入力端子（－）へ出力される。
　センスアンプ２３１は、参照電圧Ｖｒｅｆとセル電圧Ｖｃｅｌｌとを比較するものである。このセンスアンプ２３１は、読出し制御回路２４２からのイネーブル信号ＥＮ_Ｒｅａｄがイネーブルに設定されると電圧の比較を行う。そして、センスアンプ２３１は、その比較結果を、メモリセル３１０からのリードデータとして読出し制御回路２４２に供給する。
　なお、リファレンスセル回路２５０の各セルの接続は、合成抵抗がＲ０およびＲ１の中間の値になるのであれば、上述した構成に限定されない。例えば、３つ以上の高抵抗セルをリファレンス側電流源２１１に並列に接続してもよい。また、３つ以上の低抵抗セルを高抵抗セルに並列に接続してもよい。
　なお、低抵抗セル２８０および２９０は、特許請求の範囲に記載の第１リファレンスセルの一例である。また、高抵抗セル２６０および２７０は、特許請求の範囲に記載の第２リファレンスセルの一例である。
　図６は、第１の実施の形態におけるリファレンスセル回路２５０の一構成例を示す回路図である。同図において、トランジスタ２６１、２７１、２８１および２９１は省略されている。
　高抵抗セル２６０および２７０のＭＴＪ素子２６２および２７２には、固定磁性層から自由磁性層への方向に初期化電流Ｉｉｎｉが流れ、これらのセルは高抵抗Ｒ１に初期化される。一方、低抵抗セル２８０および２９０のＭＴＪ素子２８２および２９２には、自由磁性層から固定磁性層への方向に初期化電流Ｉｉｎｉが流れ、これらのセルは低抵抗Ｒ０に初期化される。また、リファレンス側読出し電流Ｉｒｅａｄ１も初期化電流Ｉｉｎｉと同じ方向に流れる。このため、リファレンス側読出し電流Ｉｒｅａｄ１が何らかの理由により反転閾値を超えることがあったとしても、リファレンスセル（高抵抗セル２６０等）が誤って書き換えられることはない。
　図７は、第１の実施の形態におけるリファレンスセル回路２５０および読出し判定回路２３０の制御の一例を示す図である。同図におけるａは、リファレンスセルへの電流の変動の一例を示すタイミングチャートである。同図におけるｂは、読出し判定回路２３０へのイネーブル信号ＥＮ_Ｒｅａｄの変動の一例を示す図である。同図におけるａの縦軸は、電流のレベルであり、横軸は時間である。同図におけるｂの縦軸は、イネーブル信号ＥＮ_Ｒｅａｄのレベルであり、横軸は時間である。
　リードコマンドが入力されると、読出し制御回路２４２は、リファレンス側電流源回路２１０を制御して、時刻Ｔ１に初期化電流Ｉｉｎｉの供給を開始させる。この初期化電流Ｉｉｎｉのレベルは、書込み電流Ｉｗｒｉｔｅと同様に、反転閾値Ｔｈより大きい。
　そして、時刻Ｔ１から一定時間が経過した時刻Ｔ２において、読出し制御回路２４２は、リファレンス側電流源回路２１０を制御して、電流のレベルを反転閾値Ｔｈ以下に低下させる。これにより、リファレンス側読出し電流Ｉｒｅａｄ２の供給が開始される。
　また、時刻Ｔ２が経過すると、読出し制御回路２４２は、イネーブル信号ＥＮ_Ｒｅａｄをイネーブル（例えば、ハイレベル）にする。読出しが終了すると読出し制御回路２４２は、イネーブル信号ＥＮ_Ｒｅａｄをディセーブル（例えば、ローレベル）にし、時刻Ｔ３においてリファレンス側電流源回路２１０を制御して電流の供給を停止させる。このように、読出し電流（Ｉｒｅａｄ１およびＩｒｅａｄ２）の供給のタイミングに合わせて、読出し判定回路２３０にイネーブル信号ＥＮ_Ｒｅａｄを供給することにより、読出し判定回路２３０には、安定してリードデータを読み出すことができる。
　図８は、比較例におけるリファレンスセルの制御の一例を示す図である。この比較例では、リードコマンドが入力されると、読出し制御回路は、初期化電流Ｉｉｎｉを供給させずにリファレンス側読出し電流Ｉｒｅａｄ２を供給させるものとする。
　このように初期化電流Ｉｉｎｉを供給しない構成では、リファレンスセルの抵抗値が熱攪乱等の原因で初期値と異なる値に変化した際に、参照電圧が変化し、実際にメモリセルに書き込まれているデータと異なるデータが読み出されてしまう。
　これに対して、リファレンス側電流源回路２１０は、リードコマンドが入力されると、リファレンス側読出し電流Ｉｒｅａｄ２の供給の直前に初期化電流Ｉｉｎｉを供給する。これにより、データの読出しの前において、リファレンスセルの抵抗値が初期値と異なる値に変化していたとしても初期化しなおすことができる。したがって、記憶装置２００は、リードデータを正確に読み出すことができる。
　ここで、一般に熱攪乱耐性は、例えば、熱攪乱指数ΔＥ／（ｋＢＴ）により評価される。ΔＥは、セルの平行状態と反平衡状態との間のエネルギーバリアであり、単位は、例えば、ジュール（Ｊ）である。ｋＢは、ボルツマン係数であり、単位は例えば、ジュール毎ケルビン（ＪＫ－１）である。また、Ｔは、絶対温度であり、単位は例えば、ケルビン（Ｋ）である。
　記憶装置２００をストレージとして用いる場合には、不揮発性が重視されるため、高い熱攪乱耐性が要求される。例えば、熱攪乱指数が６０以上でなければならない。これに対して、ＭＲＡＭの記憶装置２００を、その高速性や書換え回数無限大の特徴を生かしてキャッシュに用いる場合に不揮発性は重要でなくなり、熱攪乱指数は、例えば、３０程度でも十分とされる。エネルギーバリアΔＥは体積に比例することから、キャッシュに用いる場合は、ＭＴＪ素子を面積を縮減して微細化しやすいことを意味している。
　しかしながら、リファレンスセルにもＭＴＪ素子を用いる記憶装置で不揮発性（熱攪乱耐性など）を低下させた場合、リファレンスセルが熱攪乱により反転する可能性が高くなる。この熱攪乱を抑制するには、ＭＴＪ素子の体積を大きくすればよいが、微細化が困難となる。また、ＭＴＪ素子の直下に永久磁石を配置して反転を防ぐ方法も考えられるが、製造プロセスが複雑になるという短所がある。
　このため、特に、不揮発性が要求されないキャッシュメモリなどに記憶装置２００を用いた際に、リファレンスセルの反転に対する対策が重要となる。したがって、読み出す直前にリファレンスセルを初期化する構成をキャッシュメモリに適用した場合に、特に効果が大きい。
　なお、図７では、初期化電流Ｉｉｎｉの直後にリファレンス側読出し電流Ｉｒｅａｄ１を供給していた。すなわち、初期化電流Ｉｉｎｉの電流パルスと、リファレンス側読出し電流Ｉｒｅａｄ１の電流パルスとを分離していなかった。しかし、図９に例示するように、これらの電流パルスを分離してもよい。
　また、ＭＴＪ素子をメモリセルおよびリファレンスセルとして用いているが、電気信号の入力によりセルの抵抗値が変化するメモリであれば、ＭＴＪ素子の素子（ＲｅＲＡＭにおける抵抗変化素子など）をメモリセル等として用いてもよい。ＲｅＲＡＭにおける抵抗変化素子は電圧により抵抗値が変化するため、この抵抗変化素子をメモリセルおよびリファレンスセルとして用いる場合、初期化電流の代わりに初期化電圧を供給すればよい。
　図１０は、第１の実施の形態における記憶装置２００の動作の一例を示すフローチャートである。この動作は、例えば、メモリ制御部１００がコマンドを発行した際に開始される。記憶装置１００は、コマンドがライトコマンドであるか否かを判断する（ステップＳ９０１）。ライトコマンドである場合に（ステップＳ９０１：Ｙｅｓ）、書込み制御回路２４１は、ライトアドレスに基づいて書込み線デコーダ２４３および選択線デコーダ２４４を制御する（ステップＳ９０２）。また、書込み制御回路２４１は、書込み電流Ｉｗｒｉｔｅによりライトデータの書込みを行う（ステップＳ９０３）。
　ライトコマンドでない場合（ステップＳ９０１：Ｎｏ）、または、ステップＳ９０３の後に書込み制御回路２４１は、コマンドがリードコマンドであるか否かを判断する（ステップＳ９０４）。リードコマンドである場合に（ステップＳ９０４：Ｙｅｓ）、読出し制御回路２４２は、リードアドレスに基づいて書込み線デコーダ２４３および選択線デコーダ２４４を制御する（ステップＳ９０５）。また、読出し制御回路２４１は、初期化電流Ｉｉｎｉによりリファレンスセルを初期させる（ステップＳ９０６）。そして、読出し制御回路２４１は、読出し電流（Ｉｒｅａｄ１およびＩｒｅａｄ２）によりメモリセルからデータを読み出す（ステップＳ９０７）。リードコマンドでない場合（ステップＳ９０４：Ｎｏ）、または、ステップＳ９０７の後に記憶装置２００は、ステップＳ９０１以降を繰り返し実行する。
　このように、本技術の第１の実施の形態によれば、リファレンス側電流源回路２１０は、初期化電流を入力した後にリファレンス側読出し電流をリファレンスセルに供給するため、読出しの直前にリファレンスセルを初期化することができる。これにより、リファレンスセルの抵抗値が読出し前において初期値と異なる値に変化していた場合であっても、記憶装置２００は、リードデータを正確に読み出すことができる。
　［第１の変形例］
　上述の第１の実施の形態では、並列接続した高抵抗セル２６０および２７０と、並列接続した低抵抗セル２８０および２９０とを直列に接続していたが、合成抵抗がＲ０およびＲ１の中間の値になるのであれば、この構成に限定されない。例えば、直列接続した高抵抗セル２６０および低抵抗セル２８０と、直列接続した高抵抗セル２７０および低抵抗セル２９０とを並列に接続してもよい。この第１の実施の形態の第１の変形例のリファレンスセル回路２５０は、直列接続した高抵抗セル２６０および低抵抗セル２８０と、直列接続した高抵抗セル２７０および低抵抗セル２９０とを並列に接続した点において第１の実施の形態と異なる。
　図１１は、第１の実施の形態の第１の変形例におけるリファレンスセル回路２５０の一構成例を示す回路図である。同図において、トランジスタ２６１、２７１、２８１および２９１は省略されている。この第１の実施の形態の第１の変形例では、高抵抗セル２６０および低抵抗セル２８０は直列に接続される。また、高抵抗セル２７０および低抵抗セル２９０も直列に接続される。そして、直列接続された高抵抗セル２６０および低抵抗セル２８０と、直列接続された高抵抗セル２７０および低抵抗セル２９０とは、リファレンス側電流源２１１と接地端子との間において、並列に接続される。この接続により、リファレンスセル回路２５０の合成抵抗は、初期化により（Ｒ０＋Ｒ１）／２となる。
　なお、直列接続された高抵抗セルおよび低抵抗セルの組を２組設けて並列接続しているが、高抵抗セルおよび低抵抗セルの組を３組以上配置して、それらを並列接続してもよい。
　このように、本技術の第１の実施の形態の第１の変形例によれば、それぞれが直列接続した高抵抗セルおよび低抵抗セルからなる複数の回路を並列に接続したため、初期化により合成抵抗を高抵抗セルおよび低抵抗セルの各抵抗値の平均にすることができる。
　［第２の変形例］
　上述の第１の実施の形態では、ビットの読出しが指定されるたびに、その直前にリファレンスセルを初期化していたが、読み出すビット数が多くなるほど、読出し完了までのアクセス時間が長くなるおそれがある。この第１の実施の形態における第２の変形例の記憶装置２００は、アクセス時間を短くした点において第１の実施の形態と異なる。
　図１２は、第１の実施の形態の第２の変形例におけるリファレンスセルおよびデコーダの制御の一例を示す図である。同図におけるａの縦軸は、リファレンスセルへの電流のレベルであり、横軸は時間である。
　メモリ制御部１００は、ライン（カラムまたはロウ）における連続したＮ（例えば、１６）個のメモリセルのアドレスを指定したリードコマンドを発行するものとする。読出し制御回路２４２は、リードコマンドが入力されると初期化信号Ｉｉｎｉを供給させ、Ｎビット分のリファレンス側読出し信号Ｉｒｅａｄ１を連続して供給する。すなわち、ライン上の連続したＮ個のメモリセルの読出しのたびに、その直前にリファレンスセルが初期化される。
　このように、本技術の第１の実施の形態の第２の変形例によれば、記憶装置２００は、連続したＮ個のセル（Ｎビット）の読出しのたびにリファレンスセルを初期化するため、ビットの読出しのたびに初期化する場合よりもアクセス時間を短くすることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、記憶装置２００は、一定の電流（Ｉｒｅａｄ１）をリファレンスセルに入力して抵抗値に応じた参照電圧を生成していたが、これに代えて一定の電圧をリファレンスセルに入力して抵抗値に応じた参照電流を生成してもよい。この第２の実施の形態の記憶装置２００は、一定の電圧をリファレンスセルに入力して抵抗値に応じた参照電流を生成する点において第１の実施の形態と異なる。
　図１３は、第２の実施の形態における情報処理装置の一構成例を示すブロック図である。この第２の実施の形態の記憶装置２００は、リファレンス側電流源回路２１０およびセル側電流源回路２２０の代わりに、リファレンス側電圧供給回路２１５およびセル側電圧供給回路２２５を備える点において第１の実施の形態と異なる。
　リファレンス側電圧供給回路２１５は、読出し制御回路２４２の制御に従って、初期化電圧Ｖｉｎｉおよびリファレンス側読出し電圧Ｖｒｅａｄ１を順にリファレンスセル回路２５０に供給するものである。初期化電圧Ｖｉｎｉは、反転閾値Ｔｈより大きな電流がリファレンスセルに流れる電圧であり、リファレンス側読出し電圧Ｖｒｅａｄ１は、反転閾値Ｔｈ以下の電流がリファレンスセルに流れる電圧である。
　セル側電圧供給回路２２５は、書込み制御回路２４１または読出し制御回路２４２の制御に従って、書込み電圧Ｖｗｒｉｔｅまたはセル側読出し電圧Ｖｒｅａｄ２を書込み線デコーダ２４３に入力するものである。書込み電圧Ｖｗｒｉｔｅの値は、初期化電圧Ｖｉｎｉと同一であり、セル側読出し電圧Ｖｒｅａｄ２の値は、リファレンス側読出し電圧Ｖｒｅａｄ１と同一である。
　図１４は、第２の実施の形態におけるリファレンスセル回路２５０および読出し判定回路２３０の一構成例を示す回路図である。この第２の実施の形態の読出し判定回路２３０は、電流電圧変換部２３２および２３３を備える。
　第２の実施の形態のリファレンスセル回路２５０は、リファレンス側読出し電圧Ｖｒｅａｄ１が入力されると、合成抵抗に応じた参照電流Ｉｒｅｆを生成して電流電圧変換部２３２に出力する。また、メモリセル３１０は、セル側読出し電圧Ｖｒｅａｄ２が入力されると、抵抗値に応じたセル電流Ｉｃｅｌｌを生成して電流電圧変換部２３２に出力する。
　電流電圧変換部２３２および２３３は、電流を電圧に変換するものである。例えば、カレントコンベア回路が、電流電圧変換部２３２および２３３として用いられる。電流電圧変換部２３２は、参照電流Ｉｒｅｆに応じた電圧をセンスアンプ２３１の非反転入力端子（＋）に出力する。また、電流電圧変換部２３３は、セル電流Ｉｃｅｌｌに応じた電圧をセンスアンプ２３１の反転入力端子（－）に出力する。
　なお、第２の実施の形態の記憶装置２００に、変形例１や変形例２の構成を適用することもできる。
　このように、本技術の第２の実施の形態によれば、リファレンス側電流源回路２１０は、初期化電圧を入力した後にリファレンス側読出し電圧をリファレンスセルに印加するため、読出しの直前にリファレンスセルを電圧の印加により初期化することができる。これにより、リファレンスセルの抵抗値が読出し前において初期値と異なる値に変化していた場合であっても、記憶装置２００は、リードデータを正確に読み出すことができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）所定の反転閾値を超える初期化信号が入力されると抵抗値が所定の初期値に変化するリファレンスセル回路と、
　メモリセルに対する読出しが指示されると前記初期化信号を前記リファレンスセル回路に入力した後に前記所定の反転閾値を超えない所定値のリファレンス側読出し信号を前記リファレンスセル回路に入力するリファレンス側信号源と、
　前記初期化信号が入力された後に前記所定値のセル側読出し信号を前記メモリセルに入力するセル側信号源と、
　前記リファレンス側読出し信号が入力された前記リファレンスセル回路から出力された参照信号と前記セル側読出し電流が入力された前記メモリセルから出力されたセル信号とを比較して当該比較結果をリードデータとして取得する比較部と
を具備する記憶装置。
（２）前記リファレンスセル回路は、複数のリファレンスセルを備え、
　前記複数のリファレンスセルのそれぞれの抵抗値の合成抵抗は、前記初期化信号により前記初期値に変化する
前記（１）記載の記憶装置。
（３）前記リファレンスセル回路は、
　前記リファレンス側読出し信号源と接続点との間に並列に接続された複数の第１リファレンスセルと
　前記接続点と接地端子との間に並列に接続された複数の第２リファレンスセルと
を備え、
　前記第１リファレンスセルおよび前記第２リファレンスセルのそれぞれの抵抗値は、前記初期化信号が入力されると互いに異なる値に初期化される
前記（２）記載の記憶装置。
（４）前記リファレンスセル回路は、
　前記リファレンス側信号源と接地端子との間に並列に接続された複数の回路ブロックをえ、
　前記複数の回路ブロックのそれぞれは、直列に接続された第１リファレンスセルおよび第２リファレンスセルを備え、
　前記第１リファレンスセルおよび前記第２リファレンスセルのそれぞれの抵抗値は、前記初期化信号が入力されると互いに異なる値に初期化される
前記（２）記載の記憶装置。
（５）所定数の前記メモリセルを二次元格子状に配列したメモリセルアレイをさらに具備し、
　前記リファレンス側信号源は、所定の方向に配列された所定数の前記メモリセルに対する読出しが指定されるたびに前記初期化信号を入力する
前記（１）から（４）のいずれかに記載の記憶装置。
（６）前記初期化信号と前記リファレンス側読出し信号と前記セル側読出し信号とは電流信号であり、前記参照信号および前記セル信号は電圧信号である
前記（１）から（５）のいずれかに記載の記憶装置。
（７）前記初期化信号と前記リファレンス側読出し信号と前記セル側読出し信号とは電圧信号であり、前記参照信号および前記セル信号は電流信号である
前記（１）から（５）のいずれかに記載の記憶装置。
（８）前記リファレンスセル回路および前記メモリセルは、ＭＴＪ素子である
前記（１）から（７）のいずれかに記載の記憶装置。
（９）メモリセルに対する読出しを指示するメモリ制御部と、
　所定の反転閾値を超える初期化信号が入力されると抵抗値が所定の初期値に変化するリファレンスセル回路と、
　前記読出しが指示されると前記初期化信号を前記リファレンスセル回路に入力した後に前記所定の反転閾値を超えない所定値のリファレンス側読出し信号を前記リファレンスセル回路に入力するリファレンス側信号源と、
　前記初期化信号が入力された後に前記所定値のセル側読出し信号を前記メモリセルに入力するセル側信号源と、
　前記リファレンス側読出し信号が入力された前記リファレンスセル回路から出力された参照信号と前記セル側読出し電流が入力された前記メモリセルから出力されたセル信号とを比較して当該比較結果をリードデータとして取得する比較部と
を具備する情報処理装置。
（１０）メモリセルに対する読出しが指示されると前記初期化信号を、所定の反転閾値を超える初期化信号が入力されると抵抗値が所定の初期値に変化するリファレンスセル回路に入力した後に前記所定の反転閾値を超えない所定値のリファレンス側読出し信号を前記リファレンスセル回路に入力するリファレンス側信号入力手順と、
　前記初期化信号が入力された後に前記所定値のセル側読出し信号を前記メモリセルに入力するセル側信号入力手順と、
　前記リファレンス側読出し信号が入力された前記リファレンスセル回路から出力された参照信号と前記セル側読出し電流が入力された前記メモリセルから出力されたセル信号とを比較して当該比較結果をリードデータとして取得する比較手順と
を具備する記憶装置の制御方法。
　１００　メモリ制御部
　２００　記憶装置
　２１０　リファレンス側電流源回路
　２１１　リファレンス側電流源
　２１５　リファレンス側電圧供給回路
　２２０　セル側電流源回路
　２２１　セル側電流源
　２２５　セル側電圧供給回路
　２３０　読出し判定回路
　２３１　センスアンプ
　２３２、２３３　電流電圧変換部
　２４１　書込み制御回路
　２４２　読出し制御回路
　２４３　書込み線デコーダ
　２４４　選択線デコーダ
　２５０　リファレンスセル回路
　２６０、２７０　高抵抗セル
　２６１、２７１、２８１、２９１、３３０　トランジスタ
　２６２、２７２、２８２、２９２、３２０　ＭＴＪ素子
　２８０、２９０　低抵抗セル
　３００　メモリセルアレイ
　３１０　メモリセル
　３２１、３２５　電極層
　３２２　自由磁性層
　３２３　トンネルバリア層
　３２４　固定磁性層

Claims (10)

  1. 　所定の反転閾値を超える初期化信号が入力されると抵抗値が所定の初期値に変化するリファレンスセル回路と、
    　メモリセルに対する読出しが指示されると前記初期化信号を前記リファレンスセル回路に入力した後に前記所定の反転閾値を超えない所定値のリファレンス側読出し信号を前記リファレンスセル回路に入力するリファレンス側信号源と、
    　前記初期化信号が入力された後に前記所定値のセル側読出し信号を前記メモリセルに入力するセル側信号源と、
    　前記リファレンス側読出し信号が入力された前記リファレンスセル回路から出力された参照信号と前記セル側読出し電流が入力された前記メモリセルから出力されたセル信号とを比較して当該比較結果をリードデータとして取得する比較部と
    を具備する記憶装置。
  2. 　前記リファレンスセル回路は、複数のリファレンスセルを備え、
    　前記複数のリファレンスセルのそれぞれの抵抗値の合成抵抗は、前記初期化信号により前記初期値に変化する
    請求項１記載の記憶装置。
  3. 　前記リファレンスセル回路は、
    　前記リファレンス側読出し信号源と接続点との間に並列に接続された複数の第１リファレンスセルと
    　前記接続点と接地端子との間に並列に接続された複数の第２リファレンスセルと
    を備え、
    　前記第１リファレンスセルおよび前記第２リファレンスセルのそれぞれの抵抗値は、前記初期化信号が入力されると互いに異なる値に初期化される
    請求項２記載の記憶装置。
  4. 　前記リファレンスセル回路は、
    　前記リファレンス側信号源と接地端子との間に並列に接続された複数の回路ブロックをえ、
    　前記複数の回路ブロックのそれぞれは、直列に接続された第１リファレンスセルおよび第２リファレンスセルを備え、
    　前記第１リファレンスセルおよび前記第２リファレンスセルのそれぞれの抵抗値は、前記初期化信号が入力されると互いに異なる値に初期化される
    請求項２記載の記憶装置。
  5. 　所定数の前記メモリセルを二次元格子状に配列したメモリセルアレイをさらに具備し、
    　前記リファレンス側信号源は、所定の方向に配列された所定数の前記メモリセルに対する読出しが指定されるたびに前記初期化信号を入力する
    請求項１記載の記憶装置。
  6. 　前記初期化信号と前記リファレンス側読出し信号と前記セル側読出し信号とは電流信号であり、前記参照信号および前記セル信号は電圧信号である
    請求項１記載の記憶装置。
  7. 　前記初期化信号と前記リファレンス側読出し信号と前記セル側読出し信号とは電圧信号であり、前記参照信号および前記セル信号は電流信号である
    請求項１記載の記憶装置。
  8. 　前記リファレンスセル回路および前記メモリセルは、ＭＴＪ素子である
    請求項１記載の記憶装置。
  9. 　メモリセルに対する読出しを指示するメモリ制御部と、
    　所定の反転閾値を超える初期化信号が入力されると抵抗値が所定の初期値に変化するリファレンスセル回路と、
    　前記読出しが指示されると前記初期化信号を前記リファレンスセル回路に入力した後に前記所定の反転閾値を超えない所定値のリファレンス側読出し信号を前記リファレンスセル回路に入力するリファレンス側信号源と、
    　前記初期化信号が入力された後に前記所定値のセル側読出し信号を前記メモリセルに入力するセル側信号源と、
    　前記リファレンス側読出し信号が入力された前記リファレンスセル回路から出力された参照信号と前記セル側読出し電流が入力された前記メモリセルから出力されたセル信号とを比較して当該比較結果をリードデータとして取得する比較部と
    を具備する情報処理装置。
  10. 　メモリセルに対する読出しが指示されると前記初期化信号を、所定の反転閾値を超える初期化信号が入力されると抵抗値が所定の初期値に変化するリファレンスセル回路に入力した後に前記所定の反転閾値を超えない所定値のリファレンス側読出し信号を前記リファレンスセル回路に入力するリファレンス側信号入力手順と、
    　前記初期化信号が入力された後に前記所定値のセル側読出し信号を前記メモリセルに入力するセル側信号入力手順と、
    　前記リファレンス側読出し信号が入力された前記リファレンスセル回路から出力された参照信号と前記セル側読出し電流が入力された前記メモリセルから出力されたセル信号とを比較して当該比較結果をリードデータとして取得する比較手順と
    を具備する記憶装置の制御方法。
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