KR20140107478A - 스핀-토크 mram의 비트 라인 및 소스 라인 전압 조절을 위한 회로 및 방법 - Google Patents

스핀-토크 mram의 비트 라인 및 소스 라인 전압 조절을 위한 회로 및 방법 Download PDF

Info

Publication number
KR20140107478A
KR20140107478A KR1020147019835A KR20147019835A KR20140107478A KR 20140107478 A KR20140107478 A KR 20140107478A KR 1020147019835 A KR1020147019835 A KR 1020147019835A KR 20147019835 A KR20147019835 A KR 20147019835A KR 20140107478 A KR20140107478 A KR 20140107478A
Authority
KR
South Korea
Prior art keywords
voltage
line
bit line
source line
applying
Prior art date
Application number
KR1020147019835A
Other languages
English (en)
Other versions
KR102075332B1 (ko
Inventor
셰드 알람
토마스 안드레
Original Assignee
에버스핀 테크놀러지스, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에버스핀 테크놀러지스, 인크. filed Critical 에버스핀 테크놀러지스, 인크.
Publication of KR20140107478A publication Critical patent/KR20140107478A/ko
Application granted granted Critical
Publication of KR102075332B1 publication Critical patent/KR102075332B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

스핀-토크 자기저항성 랜덤 액세스 메모리(ST-MRAM)의 소스 및 비트 라인들에 인가된 전압을 조절하기 위한 회로 및 방법은 워드 라인 트랜지스터들의 시간에 의존하는 유전 파괴 응력을 감소시킨다. 판독 또는 기록 동작 도중에, 오로지 선택된 비트 라인들 및 소스 라인들이 수행되고 있는 동작(기록 0, 기록 1, 및 판독)에 의존하여, 낮은 전압으로 풀-다운되고, 및/또는 높은 전압으로 풀-업된다. 선택되지 않은 비트 라인들 및 소스 라인들은, 별도로 시간이 정해진 신호들이 판독 및 기록 동작들 도중에 선택된 비트 라인들 및 소스 라인들을 풀-업 또는 풀-다운하는 전압으로 유지된다.

Description

스핀-토크 MRAM의 비트 라인 및 소스 라인 전압 조절을 위한 회로 및 방법{CIRCUIT AND METHOD FOR SPIN-TORQUE MRAM BIT LINE AND SOURCE LINE VOLTAGE REGULATION}
본 출원은 2011년 12월 20일에 출원된 미국가특허출원 제61/578,092호의 이익을 주장하며, 이의 전체 내용은 참조로서 본 명세서에 통합된다.
본 명세서에서 기술된 예시적인 실시예들은 일반적으로 스핀-토크 MRAM에 관한 것이고, 보다 구체적으로 스핀-토크 MRAM에 기록하고 이로부터 판독할 때 비트 라인 및 소스 라인의 전압 조절에 관한 것이다.
자기전자 디바이스들, 스핀 전자 디바이스들, 및 스핀트로닉(spintronic) 디바이스들은 전자의 스핀에 의해 현저하게 야기되는 효과들을 사용하는 디바이스들에 대한 동의어들이다. 자기전자공학은 비휘발성, 믿을만한, 복사 저항, 및 고밀도의 데이터 저장 및 검색을 제공하기 위한 다양한 정보 디바이스들에서 사용된다. 다양한 자기전자 정보 디바이스들은 자기저항성 랜덤 액세스 메모리(MRAM), 자기 센서들, 및 디스크 드라이브들을 위한 판독/기록 헤드들을 포함하지만, 이에 국한되는 것은 아니다.
전형적으로 MRAM은 자기저항성 메모리 요소들의 어레이를 포함한다. 각 자기저항성 메모리 요소는 전형적으로, 자기 터널 접합(MTJ)과 같은 다양한 비-자기 층들에 의해 분리된 다수의 자기 층들을 포함하고, 디바이스의 자기 상태에 의존하는 전기 저항값을 나타내는 구조를 갖는다. 정보는 자기 층들 내에서 자화 벡터의 방향들로서 저장된다. 하나의 자기 층 내에서 자화 벡터들은 자기적으로 고정되거나 피닝되는(pinned) 반면, 다른 자기 층의 자화 방향은, "평행" 및 "반평행" 상태로 각각 불리는 동일 및 반대 방향들 사이에서 자유롭게 스위칭될 수 있다. 평행 및 반평행 자기 상태들에 대응하여, 자기 메모리 요소는 각각 낮은(논리 "0" 상태) 및 높은(논리 "1" 상태) 전기 저항 상태를 갖는다. 따라서, 저항값의 검출은 MTJ 디바이스와 같은 자기저항성 요소가 자기 메모리 요소 내에 저장된 정보를 제공하는 것을 허용한다. 낮은 저항값 상태에 대한 두 상태들의 저항값 차이의 비율인, 높은 자기저항(MR) 값이, 감지 신호를 증가시키고 빠른 판독 동작을 위해 바람직하다.
자유 층을 프로그램하는데 사용되는 완전히 다른 두 가지 방법들, 즉 필드 스위칭 및 스핀-토크 스위칭이 존재한다. 필드 스위칭된 MRAM에서, MTJ 비트에 인접한 전류 전달 라인들은 자유 층에 작용하는 자기 필드들을 생성하는데 사용된다. 스핀-토크 MRAM에서, MTJ 자체를 통과하는 전류 펄스를 통해 스위칭이 달성된다. 스핀-분극된 터널링 전류에 의해 전달된 각도 운동량은 전류 펄스의 극성에 의해 결정된 최종 상태(평행 또는 반평행)를 통해, 자유 층의 반전을 초래한다. 리셋 전류 펄스는 최종 상태가 평행 즉 논리 "0"이 되게 할 것이다. 리셋 전류 펄스의 극성과 반대인 설정 전류 펄스는 최종 상태가 반평행 즉 논리 "1"이 되게 할 것이다. 스핀-토크 전사는, 전류가 경계면들에 실질적으로 수직으로 흐로도록 패터닝되거나 달리 배열된 MTJ 디바이스들 및 거대 자기저항값 디바이스들 내에서, 및 전류가 도메인 벽에 실질적으로 수직으로 흐를 때 단순한 배선형 구조들 내에서 발생하는 것으로 알려졌다. 자기저항값을 나타내는 임의의 이러한 구조는 스핀-토크 자기저항성 메모리 요소가 될 가능성을 갖는다.
스핀-전사 토크 RAM(STT-RAM)으로도 알려진, 스핀-토크 MRAM(ST-MRAM)은 필드-스위칭된 MRAM보다 훨씬 높은 밀도에서 제한되지 않는 내구력 및 빠른 기록 속도를 갖는 비휘발성에 대한 가능성을 갖는 부상하는 메모리 기술이다. ST-MRAM 스위칭 전류 요건들이 감소하는 MTJ 크기들에 따라 감소되기 때문에, ST-MRAM은 심지어 가장 진보된 기술 중심점들에서 조차 양호하게 크기 조정될 가능성을 갖는다. 그러나, MTJ 저항값에서의 가변성을 증가시키는 것 및 비트 셀 선택 디바이스들을 통과하는 상대적으로 높은 스위칭 전류들을 두 전류 방향 모두에서 유지하는 것은 ST-MRAM의 크기조정 가능성을 제한할 수 있다. 기록 전류는 전형적으로 다른 방향에 비교하여 한 방향에서 더 높아, 선택 디바이스는 두 전류 중 더 큰 전류를 통과시킬 수 있어야 한다. 덧붙여, ST-MRAM 스위칭 전류 요건들은 기록 전류 펄스 지속기간이 감소할 때 증가한다. 이 때문에, 가장 작은 ST-MRAM 비트셀 접근법은 상대적으로 긴 스위칭 시간들을 필요로 할 수 있다.
스핀-토크 MRAM을 프로그래밍하는 종래의 방식은 메모리 셀들의 저장 층의 방향을 반전시키기 위하여 메모리 셀들에 단일 전류 또는 전압 펄스를 인가하는 것이다. 펄스의 지속기간은 메모리 경계면 규격들과 같은 설계 요건들에 의해 설정된다. 일반적으로, 기록 동작은 50ns 미만 내에서 완료되어야 한다. 기록 전압 진폭은 메모리 기록 에러 레이트(WER) 및 수명 요건들을 충족시키도록 설정된다. 모든 비트들이 한정된 값(WER0) 미만의 기록 에러 레이트를 통해 신뢰할 수 있게 프로그램되는 것을 보장하기 위하여, 기록 전압 진폭은 특정 값(Vw)보다 더 커야 한다. 메가비트 메모리들에 대해, WER0은 전형적으로 10-8 미만이다. 기록 전압 진폭은 또한 장기간의 디바이스 무결성을 보장하기 위하여 충분히 낮아야 한다. 자기 터널 접합들에 대해, 상승된 기록 전압은 유전파괴로 인해 메모리 수명을 감소시킨다. 일부 경우들에 있어서, 원하는 기록 에러 레이트(WER0)와 요구되는 수명을 충족하는 기록 전압을 찾는 것이 가능하지 않다. 기록 에러 레이트를 개선하기 위한 알려진 해결책들은 에러 정정의 하나 또는 수 개의 층들을 부가하거나 또는 다수의 기록 펄스들을 사용하는 것이다.
ST-MRAM 어레이는 복수의 코어 스트립들을 포함하고, 각 코어 스트립은 비트 셀들(자기 터널 접합 및 워드 라인 선택 트랜지스터)의 복수의 열들을 포함하는 비트 셀 어레이를 포함한다. ST-MRAM 비트 셀들의 한 열에서, 워드 라인 선택 트랜지스터의 게이트(제어 전극)에서 양의 전압을 통해 판독 또는 기록하기 위하여 오로지 하나의 행이 선택된다.
비트 셀의 한 열에서, 자기 터널 접합들의 제 1 단부는 비트 라인으로 언급되는 제 1 공통 라인에 연결된다. 자기 터널 접합들의 제 2 단부는 그들의 각 워드 라인 선택 트랜지스터의 제 1 전류 전달 전극에 연결된다. 워드 라인 선택 트랜지스터들의 제 2 전류 전달 전극들은 소스 라인으로 언급되는 제 2 공통 라인에 연결된다. 예컨대 한 열 내의 512개 또는 1024개의 비트 셀들과 같은, 큰 수로 인해, 비트 및 소스 라인들은 상당한 저항값을 가질 수 있는 긴 금속 경로들이다. 열의 상부 또는 바닥 단부로부터 멀리 떨어진 비트를 기록 드라이버를 사용하여 기록할 때, 비트 및 소스 라인들을 통과하는 전류는 라인 저항으로 인해 전압 강하를 야기하여 자기 터널 접합 양단에 인가된 전압을 감소시킨다.
선택된 비트 셀의 비트 라인 및 소스 라인에서 상이한 전압들을 인가함으로써 선택된 비트 셀로부터 판독하거나 이에 기록하는 동안 경로 내의 모든 구성요소들의 유효 저항값, 예컨대 금속 저항값 및 워드 라인 선택 디바이스의 저항값을 감소시키는 것이 바람직하다. 워드 라인 선택 디바이스로부터 저항값을 줄이기 위하여, 게이트(제어 전극)은 공급 전압보다 더 높은 전압으로 전하 펌핑될 수 있다. 그러나, 펌핑된 워드 라인 게이트 전압은 시간 의존 유전 파괴(TDDB)의 가능성을 상승시킨다. 하나의 알려진 회로(미국특허 제7,190,612호를 참조)는 인버터로 가는 NAND 게이트 출력을 나타내고, 두 개의 스위치들, 예컨대 비트 라인 또는 소스 라인을 제 1 기준 전압에 연결하는 제 1 스위치 및 비트 라인 또는 소스 라인을 제 2 기준 전압에 연결하는 제 2 스위치를 제어한다. 그러나, 이러한 알려진 특허는 동일한 타이밍 신호에 의해 제어되는 전압 인가들을 교시한다. 펌핑된 워드 라인 전압들은 이러한 구현에서 신뢰성 문제들을 야기할 수 있다.
다른 회로(미국특허출원 공개 제2010/0110775A1호를 참조)는 펌핑된 워드 라인 전압들, 및 설정 전류 펄스를 통한 판독, 기록, 및 리셋 전류 펄스를 통한 기록을 위한 별도의 스위치들을 기술한다. 하지만, 기록 및 판독 스위치들을 위한 타이밍 제어에 대한 개시사항이 없고, 펌핑된 워드 라인 전압들은 신뢰성 문제를 야기할 수 있다.
따라서, 선택된 행 내에서 워드 라인 선택 디바이스들의 시간 의존 유전 파괴(TDDB) 응력을 회피하면서, 기록 도중에 자기 터널 접합 양단의 더 높은 기록 전압과 판독 도중에 더 높은 유효 MR을 제공하는, 감지 증폭기들, 기록 드라이버들, 및 열 선택을 위한 회로가 필요하다. 더욱이, 예시적인 실시예들의 다른 바람직한 특성들 및 특징들은 첨부 도면들과 상술한 기술분야와 배경기술 함께 취해지는 후속하는 상세한 설명 및 첨부된 도면으로부터 자명해질 것이다.
스핀-토크 자기저항성 랜덤 액세스 메모리의 소스 및 비트 라인들에 인가된 전압들을 조절하기 위한 회로 및 방법이 제공된다.
제 1 예시적인 실시예는, 제 1 소스 라인, 제 2 소스 라인, 제 1 비트 라인, 제 2 비트 라인, 제 1 소스 라인과 제 1 비트 라인 사이에 결합된 제 1 복수의 자기 터널 접합 셀들, 및 제 2 소스 라인과 제 2 비트 라인 사이에 결합된 제 2 복수의 자기 터널 접합 셀들을 구비하는 스핀-토크 MRAM에 기록하고 이로부터 판독하기 위한 방법이고, 이 방법은 제 1 전압을 제 1 소스 라인 또는 제 1 비트 라인에 인가하는 단계; 및 후속적으로 제 1 전압이 인가되는 제 1 소스 라인 또는 제 1 비트 라인 중 다른 라인에 제 2 전압을 인가하는 단계를 포함한다.
제 2 예시적인 실시예는, 제 1 소스 라인, 제 2 소스 라인, 제 1 비트 라인, 제 2 비트 라인, 제 1 소스 라인과 제 1 비트 라인 사이의 복수의 워드 라인 선택 트랜지스터들의 각 하나와 직렬로 결합된 각 제 1 복수의 자기 터널 접합 셀들, 및 제 2 소스 라인과 제 2 비트 라인 사이의 제 2 복수의 워드 라인 선택 트랜지스터들의 각 하나와 직렬로 결합된 제 2 복수의 자기 터널 접합 셀들을 구비하는 스핀-토크 MRAM에 기록하고 이로부터 판독하기 위한 방법이고, 이 방법은 제 1 전압을 제 1 소스 라인, 제 1 비트 라인, 제 2 소스 라인, 및 제 2 비트 라인의 각각에 인가하는 단계; 제 1 및 제 2 복수의 워드 라인 선택 트랜지스터들 각각 중 하나의 워드 라인 선택 트랜지스터에 워드 라인 전압을 인가하는 단계; 제 1 소스 라인과 제 1 비트 라인을 제 1 전압으로부터 분리하는 단계; 제 1 비트 라인 또는 제 1 소스 라인 중 하나에 제 2 전압을 인가하는 단계; 제 2 전압이 인가되는 제 1 비트 라인 또는 제 1 소스 라인의 다른 라인에 제 3 전압을 인가하는 단계; 제 3 전압이 인가되었던 제 1 비트 라인 또는 제 1 소스 라인으로부터 제 3 전압을 분리하는 단계; 제 2 전압이 인가되었던 제 1 비트 라인 또는 제 1 소스 라인으로부터 제 2 전압을 분리하는 단계; 및 제 1 소스 라인 및 제 2 소스 라인 각각에 제 1 전압을 다시 인가하는 단계를 포함한다.
제 3 예시적인 실시예는 스핀-토크 MRAM이고, 이러한 스핀-토크 MRAM은, 제 1 소스 라인; 제 2 소스 라인; 제 1 비트 라인; 제 2 비트 라인; 제 1 소스 라인과 제 1 비트 라인 사이에 각각 결합된 제 1 복수의 제 1 자기 비트 셀들; 제 2 소스 라인과 제 2 비트 라인 사이에 각각 결합된 제 2 복수의 제 2 자기 비트 셀들; 제 1 자기 비트 셀들 중 하나와 제 2 자기 비트 셀들 중 하나를 선택적으로 활성화시키도록 구성된 워드 라인 드라이버; 제 1 및 제 2 소스 라인들과 제 1 및 제 2 비트 라인들의 각각에 결합되고, 제 1 및 제 2 소스 라인들과 제 1 및 제 2 비트 라인들에 사전충전 전압을 인가하도록 구성된 열 선택 회로; 열 선택 회로에 결합된 감지 증폭기들 및 기록 드라이버들의 회로; 및 감지 증폭기들 및 기록 드라이버들의 회로와 열 선택 회로에 결합된 열 회로 드라이버 회로를 포함한다.
본 발명은 유사한 번호들이 유사한 요소들을 언급하는 다음의 도면들을 참조하여 기술된다.
도 1은 제 1 예시적인 실시예에 따른 ST-MRAM의 부분적인 일반 회로도.
도 2a 내지 도 2d는 제 2 예시적인 실시예에 따른 보다 상세한 부분적인 회로도.
도 3은 제 2 예시적인 실시예로부터 데이터를 판독하는 동작을 기술하는 타이밍도.
도 4는 제 2 예시적인 실시예에 따라 제 1 상태를 기록하는 동작을 기술하는 타이밍도.
도 5는 제 2 예시적인 실시예에 제 2 상태를 기록하는 동작을 기술하는 타이밍도.
도 6은 제 1 예시적인 실시예에 따라 ST-MRAM을 판독하고 기록하는 방법의 흐름도.
도 7은 제 2 예시적인 실시예에 따라 ST-MRAM을 판독하고 기록하는 방법의 흐름도.
다음의 상세한 설명은 특성상 단지 예시적이고, 본 요지 또는 본 출원의 실시예들 및 이러한 실시예의 용도들을 제한하려는 것은 아니다. 예시로서 본 명세서에서 기술된 임의의 구현은 다른 구현들에 대해 반드시 바람직하거나 유리한 것으로 해석되는 것은 아니다. 더욱이, 선행하는 기술분야, 배경기술, 발명의 내용, 또는 다음의 상세한 설명에 제공된 임의의 명시 또는 함축된 이론을 통해 제한하려는 의도는 없다.
스핀-토크 자기저항성 랜덤 액세스 메모리(ST-MRAM) 어레이는, 각각이 복수의 소스 라인들과 비트 라인들의 각각에 연결된 워드 라인 선택 트랜지스터에 결합된 복수의 자기 터널 접합들로 이루어진다. 모든 비트 라인들 및 소스 라인들은 전원 투입시 접지 전압(vbq)보다 높게 승압되고, 안정 상태에서 vbq로 유지된다. 판독 또는 기록 동작 도중에, 오로지 선택된(모든 것 중 어드레스 지정된 하위세트의) 비트 라인들 및 소스 라인들이 수행되고 있는 동작(기록 0, 기록 1, 및 판독)에 따라 낮은 전압으로 풀다운되고, 및/또는 높은 전압으로 풀업된다. 워드 라인 선택 트랜지스터의 게이트 또는 제어 전극 전압은 전하 펌핑된 전압이고, 이의 크기는 선택된 비트 라인들 및 소스 라인들 내의 워드 라인 선택 트랜지스터들의 시간 의존 유전파괴를 회피하기 위하여 선택된 비트 라인들 및 소스 라인들에서 풀다운된 또는 풀업된 전압들에 의해 결정된다. 선택되지 않은 비트 라인들 및 소스 라인들은 vbq 전압 레벨로 고정된다. vbq 전압의 크기는 선택되지 않은 비트 라인들 및 소스 라인들 내의 워드 라인 선택 트랜지스터들의 시간 의존 유전파괴 응력을 회피하기 위하여 워드 라인 선택 트랜지스터의 게이트 또는 제어 전극 전압의 크기에 의해 결정된다. 별도로 시간이 정해진 스위치 제어 신호들 및 논리 회로들은 판독 및 기록 동작들 도중에 선택된 비트 라인들 및 소스 라인들의 풀업 및 풀다운을 위해 사용된다. 동작의 방법은 추가로 풀업 타이밍으로부터 풀다운 타이밍을 고정된 또는 프로그램 가능한 지연만큼 지연시키는 단계를 포함한다. 전원 투입 및 안정 상태 도중에, 모든 비트 라인들 및 소스 라인들은, 각 비트 라인 및 소스 라인을 위한 열 선택 트랜지스터들의 각 측 상의 사전 충전 트랜지스터를 통해 vbq 전압 레벨로 사전충전된다. 판독 또는 기록 동작에 응답하여, 비트 라인 또는 소스 라인에 연결되지 않은 열 선택 트랜지스터들의 전류 전달 전극에서 선택된 열의 vbq 사전충전 트랜지스터는 비트 라인 또는 소스 라인에 연결된 다른 전류 전달 전극에서 선택된 열의 사전충전 트랜지스터에 (고정된 또는 프로그램 가능한 지연만큼) 후속하여 디스에이블된다. 열 선택 트랜지스터들은 어레이의 상부 및 바닥 측 모두에 배치된다.
"제 1", "제 2", "제 3", 등과 같은 열거 항들은 유사한 요소들을 구별하기 위하여 사용될 수 있고, 반드시 특정 공간적 또는 시간적 순서를 기술하는 것은 아니다. 이렇게 사용된 이들 항들은 적절한 환경 하에서 상호 교환 가능하다. 본 명세서에서 기술된 본 발명의 실시예들은 예컨대 본 명세서에서 도시된 또는 달리 기술된 것과는 다른 순서로 사용될 수 있다.
용어들, "포함하는", "구비하는", 및 이들의 변형들은 비배타적인 포함을 언급하기 위한 동의어로 사용된다. 용어 "예시적인"은 "이상적인"것 보다는 "예"의 의미로 사용된다.
간결성을 위해, 예컨대 표준 자기 랜덤 액세스 메모리(MRAM) 프로세스 기술들, 자화의 기본적인 원리들, 및 메모리 디바이스들의 기본적인 동작 원리들을 포함하여, 당업자들이 알고 있는 종래의 기술들, 구조들, 및 원리들은 본 명세서에서 기술되지 않을 수 있다.
이러한 설명 도중에, 유사한 번호들은 다양한 예시적인 실시예들을 도시하는 상이한 도면들에 따라 유사한 요소들을 식별하기 위하여 사용된다.
MRAM 어레이는 복수의 자기저항성 비트들 근처에 위치한 기록 드라이버들 및 감지 증폭기들을 포함한다. 기록 또는 프로그램 동작은, 설정 또는 리셋된 두 가지 상이한 및 반대 극성들 중 한 극성의 전류가 자기 저장 요소, 예컨대 자기 터널 접합(MTJ)을 통해 인가될 때 시작된다. 이러한 기록 메커니즘은 스핀-전사 토크(STT) 또는 스핀 토크(ST) MRAM에서 사용된다. 스핀-토크 효과는 당업자들에 알려져 있다. 간략히, 전자들이 제 1 자기 층이 제 2 자기 층보다 실질적으로 더 자기적으로 안정한, 자기/비자기/자기의 3개 층 구조의 제 1 자기 층을 통과한 후 전류는 스핀-분극된다. 제 2 층과 비교하여 제 1 층의 더 높은 자기 안정도는, 두께 또는 자화로 인한 더 큰 자기 모멘트, 인접한 반-강자기 층에 결합, 합성 반-강자기(SAF) 구조에서와 같이 다른 강자기 층에 결합, 또는 높은 자기 비등방성을 포함하는 수 개의 인자들 중 하나 이상에 의해 결정될 수 있다. 비자기 스페이서를 가로질러 스핀-분극된 전자들은 이후 스핀 각도 운동량의 보존을 통해 제 2 자기 층 상에 스핀 토크를 가하고, 이는 제 2 자기 층의 자기 모멘트의 세차를 초래하고, 만약 전류가 적절한 방향이라면 상이한 안정 자기 상태로의 스위칭을 초래한다. 제 1 층으로부터 제 2 층으로 이동중인 스핀-분극된 전자들의 순 전류가 제 1 임계 전류 값을 초과할 때, 제 2 층은 자신의 자기 배향을 제 1 층의 배향과 평행하도록 스위칭할 것이다. 반대 극성의 바이어스가 인가된다면, 제 2 층으로부터 제 1 층으로의 전자들의 순수한 흐름은, 전류의 크기가 제 2 임계 전류 값보다 큰 경우, 제 2 층의 자기 배향을 제 1 층의 배향과 반평행하도록 스위칭할 것이다. 이러한 반전 방향의 스위칭은 스페이서와 제 1 자기 층 사이의 경계면으로부터 반사하여 다시 비자기 스페이서를 가로질러 이동하여 제 2 자기 층과 상호작용하는 전자들의 부분을 수반한다.
도 1은 예시적인 실시예에 따른 ST-MRAM 어레이(100)의 부분 개략도이다. ST-MRAM 비트 셀 어레이(102)는 제 1 및 제 2 열 선택 회로(104, 106)와 워드 라인 회로(108)에 결합된다. 제 1 및 제 2 감지 증폭기들과 기록 드라이버들의 회로(112, 114)는 제 1 및 제 2 열 선택 회로(104,106)에 각각 결합된다. 제 1 열 회로 드라이버 회로(116)는 제 1 열 선택 회로(104)와 제 1 감지 증폭기들 및 기록 드라이버들의 회로(112)에 결합된다. 제 2 열 회로 드라이버들의 회로(118)는 제 2 열 선택 회로(106)와 감지 증폭기들과 기록 드라이버들의 회로(114)에 결합된다. 기록 드라이버들은 데이터를 비트 셀 어레이(102)에 기록하도록 동작하고, 감지 증폭기는 어레이(102)로부터 데이터를 판독함으로써 동작한다. 단순화 및 간략화를 위해, 데이터 저장 래치들, 어드레스 디코더들 및 타이밍 회로와 같은 메모리 내의 다른 알려진 회로 블록들은 도 1에서 도시되지 않는다.
ST-MRAM 어레이(100)는 복수의 열들(122)을 포함하고, 각 열은 복수의 자기 비트 셀들(126)을 포함한다. 각 자기 비트 셀(126)은 자기 터널 접합 디바이스(128)와 워드 라인 선택 트랜지스터(130)를 포함한다. 각 열(122) 내에서, 각 자기 터널 접합 디바이스(128)는 비트 라인(132, 133)과 워드 라인 선택 트랜지스터(130)의 제 1 전극 사이에 결합되고, 반면에 각 워드 라인 선택 트랜지스터(130)의 제 2 전극은 소스 라인(134, 135)에 결합된다. 각 워드 라인 선택 트랜지스터(130)의 제어 전극은 워드 라인 회로(108) 내의 전압 워드 라인(136)에 결합된다. 전압 워드 라인들(136)의 각 라인은 워드 라인 선택 트랜지스터들의 단일 행에 결합된다. 워드 라인 선택 트랜지스터(130)는 바람직하게 높은 전류 드라이버 성능을 위한 낮은 임계 전압을 갖는 박막-산화물 디바이스이다.
위에서 기술된 제 1 예시적인 실시예는 각 소스 라인들(134, 135)의 두 단부들에 전압들을 제공하는 반면, 교호적으로 인접한 비트 라인들(132, 133)은 하나가 제 1 단부에 다른 하나가 반대편의 제 2 단부에 결합된다. 소스 라인 저항값은 오로지 소스 라인의 한 단부에서 결합된 어레이의 저항값의 1/4이고, 이는 판독 도중에 더 높은 기록 전압 및 더 높은 유효 MR을 초래한다. 워드 라인 회로(108)는, 워드 라인(136) 상의 전하 펌핑된 전압을 제공할 수 있는 워드 라인 드라이버들을 포함한다. 전파 펌핑된 워드 라인 전압은 워드 라인 선택 트랜지스터(130)의 저항값을 감소시킨다.
도 2a 내지 도 2d는 제 2 예시적인 실시예에 따른 ST-MRAM(100)의 보다 상세한 회로도이다. 도 1의 예시적인 실시예의 구성요소들과 유사한 도 2a 내지 도 2d에 도시된 본 예시적인 실시예의 모든 구성요소들은 유사한 번호로 지정됨을 주목해야 한다. 도 2a를 먼저 참조하면, NAND 게이트들(201, 202, 203)은 각각, 제 1 데이터 입력 신호(din[a])를 수신하도록 결합된 제 1 입력, 및 소스 라인 인에이블 판독 신호(enrd_s1), 소스 라인 인에이블 기록 0 신호(enwr0_s1) 및 소스 라인 인에이블 기록 1 신호(enwr1_s1)를 각각 수신하도록 결합된 제 2 입력을 구비한다. 인버터(204)는 NAND 게이트(201)의 출력을 수신하도록 결합된 입력을 구비하고, 제 1 인에이블 판독 낮은 신호(enrd_lo[a])를 제공한다. 인버터(205)는 NAND 게이트(202)의 출력을 수신하도록 결합된 입력을 구비하고, 제 1 인에이블 기록 0 낮은 신호(enwr0_lo[a])를 제공한다. NAND 게이트(203)의 출력은 제 1 인에이블 기록 1 높은 신호(enwr1_hi_b[a])를 제공한다.
NAND 게이트들(206, 207, 208)은 각각, 제 2 데이터 입력 신호(din[b])를 수신하도록 결합된 제 1 입력, 및 소스 라인 인에이블 판독 신호(enrd_s1), 소스 라인 인에이블 기록 0 신호(enwr0_s1) 및 소스 라인 인에이블 기록 1 신호(enwr1_s1)를 각각 수신하도록 결합된 제 2 입력을 구비한다. 인버터(209)는 NAND 게이트(206)의 출력을 수신하도록 결합된 입력을 구비하고, 제 2 인에이블 판독 낮은 신호(enrd_lo[b])를 제공한다. 인버터(210)는 NAND 게이트(207)의 출력을 수신하도록 결합된 입력을 구비하고, 제 2 인에이블 기록 0 낮은 신호(enwr0_lo[b])를 제공한다. NAND 게이트(208)의 출력은 제 2 인에이블 기록 1 높은 신호(enwr1_hi_b[b])를 제공한다. 제 1 및 제 2 데이터 입력 신호들(din[a] 및 din[b])이 데이터 입력 버스(din)로부터 2개의 비트들을 나타낼 수 있음을 주목하자.
도 2b를 참조하면, 제 2 실시예의 감지 증폭기들 및 기록 드라이버들의 회로(112)는 트랜지스터(212)를 포함하고, 이 트랜지스터는 판독 전압을 수신하기 위하여 판독 전압 조절기(213)에 연결된 제 1 전류 전달 전극, 노드(211)에 결합된 제 2 전류 전달 전극, 및 신호(enrd_lo[a])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(214)는 기록 0 전압을 수신하기 위하여 기록 0 전압 조절기(215)에 결합된 제 1 전류 전달 전극, 노드(211)에 결합된 제 2 전류 전달 전극, 및 신호(enwr0_lo[a])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(216)는 기록 1 전압을 수신하기 위하여 기록 1 전압 조절기(217)에 결합된 제 1 전류 전달 전극, 노드(211)에 결합된 제 2 전류 전달 전극, 및 신호(enwr1_hi[a])를 수신하도록 결합된 제어 전극을 구비한다.
감지 증폭기들 및 기록 드라이버들의 회로(112)의 윗부분은, 노드(211)에 결합된 제 1 전류 전달 전극과 소스 라인(134)에 결합된 제 2 전류 전달 전극을 갖는 열 선택 트랜지스터(218)를 포함하는 열 선택 회로(104)의 일 부분에 의해 소스 라인(134)에 결합된다. 열 선택 트랜지스터(218)는 바람직하게 더 높은 전류 구동을 위해 낮은 임계 전압을 갖는 박막-산화물 디바이스이다. 트랜지스터(219)는 사전충전 전압(vbq)을 수신하도록 결합된 제 1 전류 전달 전극, 노드(211)에 결합된 제 2 전류 전달 전극, 및 지연된 비트 라인 사전충전 신호(dlyblspq)를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(220)는 열 선택 트랜지스터(218)의 제어 전극에 결합된 제 1 전류 전달 전극, 기준 전압에 결합된 제 2 전류 전달 전극, 및 열 선택 펄스 신호(pulse_cs[x])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(221)는 열 선택 트랜지스터(218)의 제어 전극에 결합된 제 1 전류 전달 전극, 열 선택 펄스 신호(pulse_cs[x])를 수신하도록 결합된 제 2 전류 전달 전극, 및 비트 라인 사전충전 신호(blspq[x])를 수신하도록 결합된 제어 전극을 구비한다.
제 2 실시예의 감지 증폭기들 및 기록 드라이버들의 회로(114)는 판독 전압을 수신하기 위하여 판독 전압 조절기(233)에 결합된 제 1 전류 전달 전극, 노드(231)에 결합된 제 2 전류 전달 전극, 및 신호(enrd_lo[a])를 수신하도록 결합된 제어 전극을 갖는 트랜지스터(232)를 포함한다. 트랜지스터(234)는 기록 0 전압을 수신하기 위해 기록 0 전압 조절기(235)에 결합된 제 1 전류 전달 전극, 노드(231)에 결합된 제 2 전류 전달 전극, 및 신호(enwr0_lo[a])를 수신하도록 결합된 제어 전극을 갖는다. 트랜지스터(236)는 기록 1 전압을 수신하기 위해 기록 1 전압 조절기(237)에 결합된 제 1 전류 전달 전극, 노드(231)에 결합된 제 2 전류 전달 전극, 및 신호(enwr1_hi-b[a])를 수신하도록 결합된 제어 전극을 갖는다.
감지 증폭기들 및 기록 드라이버들의 회로(114)의 윗부분은, 노드(231)에 결합된 제 1 전류 전달 전극과 소스 라인(134)에 결합된 제 2 전류 전달 전극을 갖는 열 선택 트랜지스터(238)를 포함하는 열 선택 회로(106)의 일 부분에 의해 소스 라인(134)에 결합된다. 열 선택 트랜지스터(238)는 바람직하게 더 높은 전류 구동을 위해 낮은 임계 전압을 갖는 박막-산화물 디바이스이다. 트랜지스터(239)는 사전충전 전압(vbq)을 수신하도록 결합된 제 1 전류 전달 전극, 소스 라인(134)과 열 선택 트랜지스터(238)의 제 2 전류 전달 전극에 결합된 제 2 전류 전달 전극, 및 비트 라인 사전충전 신호(blspq[x])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(240)는 열 선택 트랜지스터(238)의 제어 전극에 결합된 제 1 전류 전달 전극, 기준 전압에 결합된 제 2 전류 전달 전극, 및 칩 선택 펄스 신호(pulse_cs[x])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(241)는 열 선택 트랜지스터(238)의 제어 전극에 결합된 제 1 전류 전달 전극, 기준 전압, 예컨대 접지에 결합된 제 2 전류 전달 전극, 및 비트 라인 사전충전 신호(blspq[x])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(242)는 사전충전 전압(vbq)을 수신하도록 결합된 제 1 전류 전달 전극, 노드(231)에 결합된 제 2 전류 전달 전극, 및 지연된 비트 라인 사전충전 신호(dlyblspq)에 결합된 제어 전극을 갖는다.
제 2 실시예의 감지 증폭기들 및 기록 드라이버들의 회로(112)는, 판독 전압을 수신하기 위하여 판독 전압 조절기(253)에 결합된 제 1 전류 전달 전극, 노드(251)에 결합된 제 2 전류 전달 전극, 및 신호(enrd_lo[b])를 수신하도록 결합된 제어 전극을 갖는 트랜지스터(252)를 더 포함한다. 트랜지스터(254)는 기록 0 전압을 수신하기 위해 기록 0 전압 조절기(245)에 결합된 제 1 전류 전달 전극, 노드(251)에 결합된 제 2 전류 전달 전극, 및 신호(enwr0_lo[b])를 수신하도록 결합된 제어 전극을 갖는다. 트랜지스터(256)는 기록 1 전압을 수신하기 위해 기록 1 전압 조절기(257)에 결합된 제 1 전류 전달 전극, 노드(251)에 결합된 제 2 전류 전달 전극, 및 신호(enwr1_hi-b[b])를 수신하도록 결합된 제어 전극을 갖는다.
감지 증폭기들 및 기록 드라이버들의 회로(112)의 윗부분은, 노드(251)에 결합된 제 1 전류 전달 전극과 소스 라인(135)에 결합된 제 2 전류 전달 전극을 갖는 열 선택 트랜지스터(258)를 포함하는 열 선택 회로(104)의 일 부분에 의해 소스 라인(135)에 결합된다. 열 선택 트랜지스터(258)는 바람직하게 더 높은 전류 구동을 위해 낮은 임계 전압을 갖는 박막-산화물 디바이스이다. 트랜지스터(259)는 사전충전 전압(vbq)을 수신하도록 결합된 제 1 전류 전달 전극, 노드(251)에 결합된 제 2 전류 전달 전극, 및 지연된 비트 라인 사전충전 신호(dlyblspq)를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(260)는 열 선택 트랜지스터(258)의 제어 전극에 결합된 제 1 전류 전달 전극, 기준 전압에 결합된 제 2 전류 전달 전극, 및 열 선택 펄스 신호(pulse_cs[y])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(261)는 열 선택 트랜지스터(258)의 제어 전극에 결합된 제 1 전류 전달 전극, 기준 전압, 예컨대 접지에 결합된 제 2 전류 전달 전극, 및 비트 라인 사전충전 신호(blspq[y])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(262)는 사전충전 전압(vbq)에 결합된 제 1 전류 전달 전극, 소스 라인(235)에 결합된 제 2 전류 전달 전극, 및 비트 라인 사전충전 전압(blspq[y])를 수신하도록 결합된 제어 전극을 갖는다.
제 2 실시예의 감지 증폭기들 및 기록 드라이버들의 회로(114)는, 판독 전압을 수신하기 위하여 판독 전압 조절기(273)에 결합된 제 1 전류 전달 전극, 노드(271)에 결합된 제 2 전류 전달 전극, 및 신호(enrd_lo[b])를 수신하도록 결합된 제어 전극을 갖는 트랜지스터(272)를 더 포함한다. 트랜지스터(274)는 기록 0 전압을 수신하기 위해 기록 0 전압 조절기(275)에 결합된 제 1 전류 전달 전극, 노드(271)에 결합된 제 2 전류 전달 전극, 및 신호(enwr0_lo[b])를 수신하도록 결합된 제어 전극을 갖는다. 트랜지스터(276)는 기록 1 전압을 수신하기 위해 기록 1 전압 조절기(277)에 결합된 제 1 전류 전달 전극, 노드(271)에 결합된 제 2 전류 전달 전극, 및 신호(enwr1_hi-b[b])를 수신하도록 결합된 제어 전극을 갖는다.
감지 증폭기들 및 기록 드라이버들의 회로(114)의 윗부분은, 노드(271)에 결합된 제 1 전류 전달 전극과 소스 라인(135)에 결합된 제 2 전류 전달 전극을 갖는 열 선택 트랜지스터(278)를 포함하는 열 선택 회로(106)의 일 부분에 의해 소스 라인(135)에 결합된다. 열 선택 트랜지스터(278)는 바람직하게 더 높은 전류 구동을 위해 낮은 임계 전압을 갖는 박막-산화물 디바이스이다. 트랜지스터(280)는 열 선택 트랜지스터(278)의 제어 전극에 결합된 제 1 전류 전달 전극, 기준 전압에 결합된 제 2 전류 전달 전극, 및 열 선택 펄스 신호(pulse_cs[y])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(281)는 열 선택 트랜지스터(278)의 제어 전극에 결합된 제 1 전류 전달 전극, 열 선택 펄스 전압 펄스(pulse_cs[y])을 수신하도록 결합된 제 2 전류 전달 전극, 및 비트 라인 사전충전 신호(blspq[y])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(282)는 사전충전 전압(vbq)을 수신하도록 결합된 제 1 전류 전달 전극, 노드(271)에 결합된 제 2 전류 전달 전극, 및 지연된 비트 라인 사전충전 신호(dlyblspq)를 수신하도록 결합된 제어 전극을 갖는다.
도 2c를 참조하면, NAND 게이트들(301, 302, 303)은 각각, 제 1 데이터 입력 신호(din[a])를 수신하도록 결합된 제 1 입력, 및 비트 라인 인에이블 판독 신호(enrd_b1), 비트 라인 인에이블 기록 0 신호(enwr0_b1) 및 비트 라인 인에이블 기록 1 신호(enwr1_b1)를 각각 수신하도록 결합된 제 2 입력을 구비한다. 인버터(304)는 NAND 게이트(301)의 출력을 수신하도록 결합된 입력을 구비하고, 제 1 인에이블 판독 높은 신호(enrd_hi[a])를 제공한다. 인버터(303)는 NAND 게이트(303)의 출력을 수신하도록 결합된 입력을 구비하고, 제 1 인에이블 기록 1 낮은 신호(enwr1_lo[a])를 제공한다. NAND 게이트(302)의 출력은 제 1 인에이블 기록 0 높은 신호(enwr0_hi_b[a])를 제공한다.
NAND 게이트들(306, 307, 308)은 각각, 제 2 데이터 입력 신호(din[b])를 수신하도록 결합된 제 1 입력, 및 비트 라인 인에이블 판독 신호(enrd_b1), 비트 라인 인에이블 기록 0 신호(enwr0_b1) 및 비트 라인 인에이블 기록 1 신호(enwr1_b1)를 각각 수신하도록 결합된 제 2 입력을 구비한다. 인버터(309)는 NAND 게이트(306)의 출력을 수신하도록 결합된 입력을 구비하고, 제 2 인에이블 판독 높은 신호(enrd_hi[b])를 제공한다. 인버터(310)는 NAND 게이트(308)의 출력을 수신하도록 결합된 입력을 구비하고, 제 2 인에이블 기록 1 낮은 신호(enwr1_lo[b])를 제공한다. NAND 게이트(307)의 출력은 제 2 인에이블 기록 0 높은 신호(enwr0_hi_b[b])를 제공한다.
제 2 실시예의 감지 증폭기들 및 기록 드라이버들의 회로(112)(도 2d)는 판독 전압을 수신하기 위하여 판독 전압 조절기(313)에 결합된 제 1 전류 전달 전극, 노드(311)에 결합된 제 2 전류 전달 전극, 및 신호(enrd_hi[a])를 수신하도록 결합된 제어 전극을 구비한 트랜지스터(312)를 더 포함한다. 트랜지스터(314)는 기록 0 전압을 수신하기 위하여 기록 0 전압 조절기(315)에 결합된 제 1 전류 전달 전극, 노드(311)에 결합된 제 2 전류 전달 전극, 및 신호(enwr0_hi[a])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(316)는 기록 1 전압을 수신하기 위하여 기록 1 전압 조절기(317)에 결합된 제 1 전류 전달 전극, 노드(311)에 결합된 제 2 전류 전달 전극, 및 신호(enwr1_lo[a])를 수신하도록 결합된 제어 전극을 구비한다.
감지 증폭기들 및 기록 드라이버들(114)의 윗부분은, 노드(311)에 결합된 제 1 전류 전달 전극과 비트 라인(132)에 결합된 제 2 전류 전달 전극을 갖는 열 선택 트랜지스터(318)를 포함하는 열 선택 회로(104)의 일 부분에 의해 비트 라인(132)에 결합된다. 열 선택 트랜지스터(318)는 바람직하게 더 높은 전류 구동을 위해 낮은 임계 전압을 갖는 박막-산화물 디바이스이다. 트랜지스터(319)는 사전충전 전압(vbq)을 수신하도록 결합된 제 1 전류 전달 전극, 노드(311)에 결합된 제 2 전류 전달 전극, 및 지연된 비트 라인 사전충전 신호(dlyblspq)를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(320)는 열 선택 트랜지스터(318)의 제어 전극에 결합된 제 1 전류 전달 전극, 기준 전압에 결합된 제 2 전류 전달 전극, 및 열 선택 펄스 신호(pulse_cs[x])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(321)는 열 선택 트랜지스터(318)의 제어 전극에 결합된 제 1 전류 전달 전극, 기준 전압, 예컨대 접지에 결합된 제 2 전류 전달 전극, 및 비트 라인 사전충전 신호(blspq[x])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(322)는 사전충전 전압(vbq)에 결합된 제 1 전류 전달 전극, 비트 라인(132)에 결합된 제 2 전류 전달 전극, 및 비트 라인 사전충전 신호(blspq[x])에 결합된 제어 전극을 갖는다.
제 2 실시예의 감지 증폭기들 및 기록 드라이버들의 회로(114)는, 판독 전압을 수신하기 위하여 판독 전압 조절기(373)에 결합된 제 1 전류 전달 전극, 노드(271)에 결합된 제 2 전류 전달 전극, 및 신호(enrd_hi[b])를 수신하도록 결합된 제어 전극을 갖는 트랜지스터(372)를 더 포함한다. 트랜지스터(374)는 기록 0 전압을 수신하기 위해 기록 0 전압 조절기(375)에 결합된 제 1 전류 전달 전극, 노드(371)에 결합된 제 2 전류 전달 전극, 및 신호(enwr0_hi[b])를 수신하도록 결합된 제어 전극을 갖는다. 트랜지스터(376)는 기록 1 전압을 수신하기 위해 기록 1 전압 조절기(377)에 결합된 제 1 전류 전달 전극, 노드(371)에 결합된 제 2 전류 전달 전극, 및 신호(enwr1_lo[b])를 수신하도록 결합된 제어 전극을 갖는다.
감지 증폭기들 및 기록 드라이버들의 회로(114)의 윗부분은, 노드(371)에 결합된 제 1 전류 전달 전극과 비트 라인(133)에 결합된 제 2 전류 전달 전극을 갖는 열 선택 트랜지스터(378)를 포함하는 열 선택 회로(106)의 일 부분에 의해 비트 라인(133)에 결합된다. 열 선택 트랜지스터(378)는 바람직하게 더 높은 전류 구동을 위해 낮은 임계 전압을 갖는 박막-산화물 디바이스이다. 트랜지스터(380)는 열 선택 트랜지스터(378)의 제어 전극에 결합된 제 1 전류 전달 전극, 기준 전압에 결합된 제 2 전류 전달 전극, 및 열 선택 펄스 신호(pulse_cs[y])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(381)는 열 선택 트랜지스터(378)의 제어 전극에 결합된 제 1 전류 전달 전극, 기준 전압, 예컨대 접지에 결합된 제 2 전류 전달 전극, 및 비트 라인 사전충전 신호(blspq[y])를 수신하도록 결합된 제어 전극을 구비한다. 트랜지스터(382)는 사전충전 전압(vbq)을 수신하도록 결합된 제 1 전류 전달 전극, 노드(371)에 결합된 제 2 전류 전달 전극, 및 지연된 비트 라인 사전충전 신호(dlyblspq)를 수신하도록 결합된 제어 전극을 갖는다. 트랜지스터(379)는 사전충전 전압(vbq)을 수신하도록 결합된 제 1 전류 전달 전극, 비트 라인(133)에 결합된 제 2 전류 전달 전극, 및 비트 라인 사전충전 신호(blspq[y])에 결합된 제어 전극을 갖는다.
도 3, 도 4 및 도 5는, 셀의 상태를 판독하기 위한 타이밍 파형들(도 3), 0 또는 낮은 상태를 셀에 기록하기 위한 타이밍 파형들(도 4), 및 1 또는 높은 상태를 셀에 기록하기 위한 타이밍 파형들(도 5)을 포함하여, 제 2 실시예의 신호들의 일 부분에 대한 타이밍도(시간에 대한 신호 상태)들이다. 도 3, 도 4 및 도 5는 신호 상태들을 높은 전압인 HI(높은)로, 또는 접지 또는 높은 전압보다 낮은 임의의 전압인 LO(낮은)로 표시한다. 더욱이, 신호 상태 HI는 상이한 시간들에서 다수의 높은 전압 레벨들을 포함할 수 있다.
동작시, ST-MRAM(100)에 전원투입되고, 판독 또는 기록 동작들을 수행하지 않을 때, 도 3, 도 4 및 도 5에 도시된 신호들의 부분은 도 3, 도 4 및 도 5 중 어느 한 도면에서 시간(t1)에 따른 상태들에 있다. 비트 라인 사전충전 신호(blspq[x])는 높은 상태이고, 이는 (a) 소스 라인(134)을 사전충전 전압(vbq)으로 풀링하는 트랜지스터(239)를 인에이블시키고, (b) 비트 라인(132)을 사전충전 전압(vbq)으로 풀링하는 트랜지스터(322)를 인에이블시킨다. 도 3, 도 4 및 도 5에 도시되지 않았지만, 비트 라인 사전충전 신호(blspq[y])는 시간(t1)에 역시 높은 상태이고, 이는 (a) 소스 라인(135)을 사전충전 전압(vbq)으로 풀링하는 트랜지스터(262)를 인에이블시키고, (b) 비트 라인(133)을 사전충전 전압(vbq)으로 풀링하는 트랜지스터(379)를 인에이블시킨다. 따라서, 소스 라인(134, 135)과 비트 라인(132, 133)은 한 단부로부터 사전충전 전압(vbq)으로 풀링된다. 동시에 blspq[x]와 blspq[y]의 높은 상태는 열 선택 트랜지스터들(218, 238, 318) 및 열 선택 트랜지스터들(258, 278, 378)을, 이들의 제어 전극들을 낮은 전압 예컨대 접지로 풀링함으로써, 디스에이블시킨다. 이러한 시간 동안, 열 선택 펄스 신호들(pulse_cs[x](도 3, 도 4 및 도 5에 도시된) 및 pulse_cs[y])은 낮은 상태이다. 그러므로, 열 선택 트랜지스터들이 디스에이블되기 때문에, 비트 라인들(132,133)과 소스 라인들(134,135) 중 어느 것도 선택되지 않는다. 지연된 비트 라인 사전충전 신호(dlyblspq)는 높은 상태이어서, 트랜지스터들(219,242,259,282,319 및 382)을 인에이블시켜, 사전충전 전압(vbq)을 노드들(211,231,251,271,311 및 371)에 각각 인가하도록 한다. 따라서 열 선택 트랜지스터들의 전류 전달 전극들 모두 사전충전 전압(vbq)으로 유지된다. 도 3, 도 4 및 도 5에 도시되지 않았지만, 모든 워드 라인(136)은, ST-MRAM(100)에 전원투입되고, 판독 또는 기록 동작들을 수행하지 않을 때, 워드 라인 선택 트랜지스터들(130) 중 어느 것도 시간(t1)에 인에이블되지 않는 것을 보장하기 위하여, 낮은 전압 또는 접지가 될 수 있다.
도 3을 참조하면, blspq[x]는 낮은 상태로 설정되고, pulse_cs[x]는 높은 상태로 설정되어, 판독 동작을 위해 시간(t2)에서의 열 선택을 개시한다. 낮은 상태의 blspq[x] 신호는 소스 라인(134)과 비트 라인(132)을 vbq 사전충전 전압으로부터 연결해제시켜, 소스 라인(134)과 비트 라인(132)을 플로팅시키고, 소스 라인(134)과 비트 라인(132)에 연결된 열 선택 트랜지스터들의 제어 전극들에서 풀-다운을 디스에이블시킨다. 높은 상태의 pulse_cs[x] 신호는 열 선택 트랜지스터들(218,238 및 318)의 제어 전극들을 각각 트랜지스터들(220,240 및 320)을 통해 기준 전압에 연결시킨다. t2로부터 td1의 지연 이후인 시간(t3)에 pulse_cs[x] 신호는 낮은 상태로 설정되어, 열 선택 트랜지스터들(218,238 및 318)의 제어 전극들이 플로팅 상태가 되게 한다. 지연된 비트 라인 사전충전 신호(dlyblspq)는 또한 시간(t3)에 낮은 상태로 설정되어, 트랜지스터들(219,242,259,282,319 및 382)을 디스에이블시켜고, 이들은 차례로 노드들(211,231,251,271,311 및 371)을 플로팅 시킨다. 위의 시퀀스는, 열 선택 트랜지스터들의 제어 전극들을 기준 전압으로 사전충전한 후, 소스 라인(134)과 비트 라인(132)을 사전충전 전압(vbq)으로부터 연결해제하고, 소스 라인(134)에 대응하는 열 선택 트랜지스터들(218 및 238) 및 비트 라인(132)에 대응하는 열 선택 트랜지스터(318)의 제어 전극들을 플로팅시킴으로써, 소스 라인(134)과 비트 라인(132)을 선택한다. 도 3에는 도시되지 않았지만, 워드 라인(136) 중 하나는 t1과 t3 사이의 임의의 시간 도중에 높은 상태로 설정되어, 비트 셀 어레이(102) 내의 워드 라인 선택 트랜지스터들(130)의 한 행을 선택한다.
후속적으로 시간(t4)에, 비트 라인 인에이블 판독 신호(enrd_b1)는 높은 상태로 설정되고, 이는 din[a]가 높은 상태일 때 NAND 게이트(301) 및 인버터(304)를 통해 트랜지스터(312)를 인에이블시킨다. 판독 전압 조절기(313)는 높은 전압(풀-업)을 트랜지스터들(312 및 381)을 통해 비트 라인(132)에 인가한다. 판독 전압 조절기(313)는 적어도 하나의 NMOS-팔로워 트랜지스터를 더 포함하는 NMOS 소스 팔로워 회로를 포함할 수 있다. t4로부터 td2의 지연시간 후인 시간(t5)에, 소스 라인 인에이블 판독 신호(enrd_s1)는 높은 상태로 설정된다. 높은 상태의 신호(enrd_s1)는 din[a]가 높은 상태일 때 NAND 게이트(201) 및 인버터(204)를 통해 트랜지스터들(212 및 232)를 인에이블시킨다. 판독 전압 조절기들(213 및 233)은 낮은 전압(풀-다운)을 각각 트랜지스터 쌍들(212와 218, 및 232와 238)을 통해 소스 라인(134)에 인가한다. 판독 전압 조절기들(213 및 233) 각각은 PMOS-팔로워 트랜지스터를 더 포함하는 PMOS 소스 팔로워 회로를 포함할 수 있다. 지연(td2)은 고정된 지연, 또는 레지스터에 기록함으로써 프로그램된 프로그램 가능한 지연이 될 수 있다. 지연(td2)은 판독 동작 도중에 비트 라인(132)에 대한 높은 전압의 인가가 소스 라인(134)에 대한 낮은 전압의 인가보다 일찍 시작되게 함을 주목해야 한다. 시간(t6)에, enrd_b1 및 enrd_s1 모두 낮은 상태로 설정되어, 소스 라인(134)과 비트 라인(132)에서 판독 전압의 인가를 중지시킨다. blspq[x]와 dlyblspq는 높은 상태로 설정되어, 관련된 열 선택 트랜지스터들을 디스에이블시키고, 소스 라인(134)과 비트 라인(132)을 전압(vbq)으로 사전충전시킨다. 도 3에는 도시되지 않았지만, 시간(t6)에 전이하는 신호들은 임의의 순서로 및 서로 사이의 임의의 지연을 갖고 전이할 수 있다. 더욱이, 선택된 워드 라인(136)은 시간(t6)에 낮은 상태로 설정될 수 있다(미도시). 선택된 소스 라인(134)과 비트 라인(132)으로부터의 판독 동작 도중에, 선택되지 않은 소스 라인(135)과 비트 라인(133)은 각각 트랜지스터들(262와 379)에 의해 사전충전 전압 레벨(vbq)로 유지된다.
도 4를 참조하면, blspq[x]는 낮은 상태로 설정되고, pulse_cs[x]는 높은 상태로 설정되어, 기록 0 동작을 위해 시간(t2)에 열 선택을 개시한다. 시간(t3)까지의 신호들(blspq[x], dlyblspq, 및 pulse_cs[x])의 도시된 시퀀스는, 소스 라인(134)과 비트 라인(132)을 선택하기 위하여 이전에 기술된 판독 동작(도 3)의 것과 동일하다. 도 4에는 도시되지 않았지만, 워드 라인(136) 중 하나는 t1과 t3 사이의 임의의 시간 도중에 높은 상태로 설정되어, 비트 셀 어레이(102) 내의 워드 라인 선택 트랜지스터들(130)의 한 행을 선택한다. 기록 0 동작 도중에 선택된 워드 라인(136)의 전압 레벨의 크기는 기록 0 동작 도중의 소스 라인(134)과 비트 라인(132)에 인가된 전압의 크기에 의해 결정되고, 워드 라인 선택 트랜지스터(130)의 신뢰할 수 있는 동작을 유지하기 위하여 전류 전달 전극들 중 어느 하나와 제어 전극에 걸쳐 허용된 최대 전압, 예컨대 1.65V를 달성하도록 구성된다. 허용된 최대 전압은 선택된 워드 라인(136)에 연결된 워드 라인 선택 트랜지스터(130)의 시간에 의존하는 유전파괴을 위해 요구되는 수명에 기초하여 추정될 수 있다. 기록 0 및 판독 동작들 도중에 선택된 워드 라인(136)의 높은 전압 레벨들은 동일한 전압 레벨일 수 있다.
후속적으로 시간(t4)에, 비트 라인 인에이블 기록 0 신호(enwr0_b1)는 높은 상태로 설정되고, 이는 din[a]가 높은 상태일 때 NAND 게이트(302)를 통해 트랜지스터(314)를 인에이블시킨다. 기록 0 전압 조절기(315)는 높은 전압(풀-업)을 트랜지스터들(314 및 318)을 통해 비트 라인(132)에 인가한다. 기록 0 전압 조절기(315)는 NMOS-팔로워 트랜지스터를 더 포함하는 NMOS 소스 팔로워 회로를 포함할 수 있다. t4로부터 td2의 지연시간 후인 시간(t5)에, 소스 라인 인에이블 기록 0 신호(enwr0_s1)는 높은 상태로 설정된다. 높은 상태의 enwr0_s1은 din[a]가 높은 상태일 때 NAND 게이트(202) 및 인버터(205)를 통해 트랜지스터들(214 및 234)를 인에이블시킨다. 기록 0 전압 조절기들(215 및 235)은 낮은 전압(풀-다운)을 각각 트랜지스터 쌍들(214와 218, 및 234와 238)을 통해 소스 라인(134)에 인가한다. 기록 0 전압 조절기들(215 및 235) 각각은 PMOS-팔로워 트랜지스터를 더 포함하는 PMOS 소스 팔로워 회로를 포함할 수 있다. 지연(td2)은 기록 0 동작 도중에 비트 라인(132)에 대한 높은 전압의 인가가 소스 라인(134)에 대한 낮은 전압의 인가보다 일찍 시작되게 함을 주목해야 한다. 시간(t6)에, enwr0_b1 및 enwr0_s1 모두 낮은 상태로 설정되어, 소스 라인(134)과 비트 라인(132)에서 기록 0 전압의 인가를 중지시킨다. 신호들(blspq[x]와 dlyblspq)은 높은 상태로 설정되어, 관련된 열 선택 트랜지스터들을 디스에이블시키고, 소스 라인(134)과 비트 라인(132)을 전압(vbq)으로 사전충전시킨다. 도 4에는 도시되지 않았지만, 시간(t6)에 전이하는 신호들은 임의의 순서로 및 서로 사이의 임의의 지연을 갖고 전이할 수 있다. 더욱이, 선택된 워드 라인(136)은 시간(t6)에 낮은 상태로 설정될 수 있다(미도시). 선택된 소스 라인(134)과 비트 라인(132)으로부터의 기록 0 동작 도중에, 선택되지 않은 소스 라인(135)과 비트 라인(133)은 각각 트랜지스터들(262와 379)에 의해 사전충전 전압 레벨(vbq)로 유지된다.
도 5를 참조하면, blspq[x]는 낮은 상태로 설정되고, pulse_cs[x]는 높은 상태로 설정되어, 기록 1 동작을 위해 시간(t2)에 열 선택을 개시한다. 시간(t3)까지의 신호들(blspq[x], dlyblspq, 및 pulse_cs[x])의 도시된 시퀀스는, 소스 라인(134)과 비트 라인(132)을 선택하기 위하여 이전에 기술된 판독 동작(도 3)의 것과 동일하다. 도 5에는 도시되지 않았지만, 워드 라인(136) 중 하나는 t1과 t3 사이의 임의의 시간 도중에 높은 상태로 설정되어, 비트 셀 어레이(102) 내의 워드 라인 선택 트랜지스터들(130)의 한 행을 선택한다. 더욱이, 기록 1 동작 도중에 선택된 워드 라인(136)의 높은 전압 레벨은 기록 0 또는 판독 동작 도중에 선택된 워드 라인(136)의 높은 전압 레벨과 상이할 수 있다. 기록 1 동작 도중에 선택된 워드 라인(136)의 높은 전압 레벨의 크기는 기록 1 동작 도중의 소스 라인(134)과 비트 라인(132)에 인가된 전압의 크기에 의해 결정되고, 워드 라인 선택 트랜지스터(130)의 신뢰할 수 있는 동작을 유지하기 위하여 전류 전달 전극들 중 어느 하나와 제어 전극에 걸쳐 허용된 최대 전압, 예컨대 1.65V를 달성하도록 구성된다. 허용된 최대 전압은 선택된 워드 라인(136)에 연결된 워드 라인 선택 트랜지스터(130)의 시간에 의존하는 유전파괴을 위해 요구되는 수명에 기초하여 추정될 수 있다.
후속적으로 시간(t4)에, 소스 라인 인에이블 기록 1 신호(enwr1_s1)는 높은 상태로 설정되고, 이는 din[a]가 높은 상태일 때 NAND 게이트(203)를 통해 트랜지스터들(216 및 236)을 인에이블시킨다. 기록 1 전압 조절기들(217 및 237)은 높은 전압(풀-업)을 각각 트랜지스터들의 쌍들(216과 218, 및 236과 238)을 통해 소스 라인(134)에 인가한다. 기록 1 전압 조절기들(217 및 237) 각각은 NMOS-팔로워 트랜지스터를 더 포함하는 NMOS 소스 팔로워 회로를 포함할 수 있다. t4로부터 td2의 지연시간 후인 시간(t5)에, 비트 라인 인에이블 기록 1 신호(enwr1_b1)는 높은 상태로 설정된다. 높은 상태의 신호(enwr1_b1)는 din[a]가 높은 상태일 때 NAND 게이트(303) 및 인버터(305)를 통해 트랜지스터(316)를 인에이블시킨다. 기록 1 전압 조절기(317)는 낮은 전압(풀-다운)을 각각 트랜지스터(316 및 318)을 통해 비트 라인(132)에 인가한다. 기록 1 전압 조절기(317)은 PMOS-팔로워 트랜지스터를 더 포함하는 PMOS 소스 팔로워 회로를 포함할 수 있다. 지연(td2)은 기록 1 동작 도중에 소스 라인(134)에 대한 높은 전압의 인가가 비트 라인(132)에 대한 낮은 전압의 인가보다 일찍 시작되게 함을 주목해야 한다. 시간(t6)에, 신호들(enwr1_s1 및 enwr1_b1) 모두 낮은 상태로 설정되어, 소스 라인(134)과 비트 라인(132)에서 기록 1 전압의 인가를 중지시킨다. 신호들(blspq[x]와 dlyblspq)은 높은 상태로 설정되어, 관련된 열 선택 트랜지스터들을 디스에이블시키고, 소스 라인(134)과 비트 라인(132)을 전압(vbq)으로 사전충전시킨다. 도 5에는 도시되지 않았지만, 시간(t6)에 전이하는 신호들은 임의의 순서로 및 서로 사이의 임의의 지연을 갖고 전이할 수 있다. 더욱이, 선택된 워드 라인(136)은 시간(t6)에 낮은 상태로 설정될 수 있다(미도시). 선택된 소스 라인(134)과 비트 라인(132)으로부터의 기록 1 동작 도중에, 선택되지 않은 소스 라인(135)과 비트 라인(133)은 각각 트랜지스터들(262와 379)에 의해 사전충전 전압 레벨(vbq)로 유지된다. 사전충전 전압 레벨(vbq)의 크기는, 기록 1, 기록 0, 및 판독 동작들 도중에 높은 상태로 설정될 때, 선택된 워드 라인(136)의 가장 높은 전압 레벨에 의해 결정되고, 선택되지 않은 소스 라인(135)과 비트 라인(133) 내의 워드 라인 선택 트랜지스터(130)의 신뢰할 수 있는 동작을 유지하기 위하여 전류 전달 전극들 중 어느 하나와 제어 전극에 걸쳐 허용된 최대 전압, 예컨대 1.65V를 달성하도록 구성된다.
도 6 및 도 7은 스핀-토크 MRAM으로부터 판독 및 이에 기록하는 방법들(600, 700)의 예시적인 실시예들을 도시하는 흐름도들이다. 방법들(600, 700)과 관련하여 수행된 다양한 업무들은 하드웨어, 펌웨어, 또는 이들의 임의의 조합에 의해 수행될 수 있다. 설명 목적을 위하여, 방법들(600, 700)의 설명은 도 1 및 도 2와 관련하여 위에서 언급한 요소들을 참고한다. 방법들(600, 700)이 임의의 수의 추가적인 또는 대안적인 업무들을 포함할 수 있고, 도 3, 도 4 및 도 5에 도시된 업무들이 도시된 순서로 반드시 수행될 필요는 없고, 방법들(600, 700)이 본 명세서에 기술되지 않은 추가적인 기능을 갖는 더 포괄적인 절차 또는 방법에 병합될 수 있음을 이해해야 한다. 더욱이, 도 6 및 도 7에 도시된 하나 이상의 업무들은 의도된 전체적인 기능이 변화없이 유지되는 한, 방법들(600, 700)의 실시예로부터 생략될 수 있다.
도 6을 참조하면, 제 1 예시적인 실시예의 방법은, 제 1 소스 라인, 제 2 소스 라인, 제 1 비트 라인, 제 2 비트 라인, 제 1 소스 라인과 제 1 비트 라인 사이에 결합된 제 1 복수의 자기 터널 접합 셀들, 및 제 2 소스 라인과 제 2 비트 라인 사이에 결합된 제 2 복수의 자기 터널 접합 셀들을 구비하는 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법을 포함하고, 상기 방법은 제 1 소스 라인 또는 제 1 비트 라인에 제 1 전압을 인가하는 단계(602); 및 후속적으로 제 1 전압이 인가되는 제 1 소스 라인 또는 제 1 비트 라인 중 다른 라인에 제 2 전압을 인가하는 단계(604)를 포함한다.
제 2 예시적인 실시예에 따른 방법(도 7 참조)은, 제 1 소스 라인, 제 2 소스 라인, 제 1 비트 라인, 제 2 비트 라인, 제 1 소스 라인과 제 1 비트 라인 사이의 복수의 워드 라인 선택 트랜지스터들의 각각과 직렬로 결합된 각각의 제 1 복수의 자기 터널 접합 셀들, 및 제 2 소스 라인과 제 2 비트 라인 사이의 제 2 복수의 워드 라인 선택 트랜지스터들의 각각과 직렬로 결합된 제 2 복수의 자기 터널 접합 셀들을 구비하는 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법을 포함하고, 상기 방법은 제 1 소스 라인, 제 1 비트 라인, 제 2 소스 라인, 및 제 2 비트 라인의 각각에 제 1 전압을 인가하는 단계(702); 제 1 및 제 2의 복수의 워드 라인 선택 트랜지스터들 각각 중 하나의 워드 라인 선택 트랜지스터에 워드 라인 전압을 인가하는 단계(704); 제 1 소스 라인과 제 1 비트 라인을 제 1 전압으로부터 분리하는 단계(706); 제 1 비트 라인 또는 제 1 소스 라인 중 하나에 제 2 전압을 인가하는 단계(708); 제 2 전압이 인가되는 제 1 비트 라인 또는 제 1 소스 라인 중 다른 하나에 제 3 전압을 인가하는 단계(710); 제 3 전압을 제 3 전압이 인가되었던 제 1 비트 라인 또는 제 1 소스 라인으로부터 분리하는 단계(712); 제 2 전압을 제 2 전압이 인가되었던 제 1 비트 라인 또는 제 1 소스 라인으로부터 분리하는 단계(714); 제 1 전압을 제 1 소스 라인과 제 2 소스 라인 각각에 다시 인가하는 단계(716)를 포함한다.
요약하면, ST-MRAM 어레이는 복수의 자기 터널 접합들을 포함하고, 자기 터널 접합 각각은 복수의 소스 라인 및 비트 라인들의 각각에 연결된 트랜지스터에 결합된다. 모든 비트 라인들과 소스 라인들은 전원 투입 및 안정 상태 동안 더 높은(접지 보다) 전압(vbq)으로 승압된다. 판독 및 기록 동작 도중에, 오로지 선택된(모든 것 중 어드레스 지정된 하위세트) 비트 라인과 소스 라인들이 수행되는 동작(기록 0, 기록 1, 및 판독)에 의존하여 낮은 전압으로 풀-다운되고, 및/또는 높은 전압으로 풀-업된다. 선택되지 않은 비트 라인들 및 소스 라인들은 vbq 전압 레벨로 유지된다. 비트 라인들과 소스 라인들 중 어느 것도 판독 또는 기록 동작 도중에 0 또는 접지 전압 레벨로 풀 다운되지 않음을 주목해야 한다. 비트 라인들 및 소스 라인들의 전압 레벨들은 접지 또는 0 전압 레벨보다 높다. 사전충전 전압(vbq)의 전압 레벨은 대략 600 mV이다.
별도로 시간이 정해진 스위치 제어 신호들 및 논리 회로는 판독 및 기록 동작들 도중에 선택된 비트 라인들 및 소스 라인들의 풀-업 또는 풀-다운을 위하여 사용된다. 동작 방법은 추가로 풀-다운 타이밍을 풀-업 타이밍으로부터 고정된 또는 프로그램된 지연만큼 지연시키는 단계를 포함한다. 전원 투입 및 안정 상태 도중에, 모든 비트 라인들 및 소스 라인들은 각 비트 라인 및 소스 라인 내의 열 선택 트랜지스터의 각 측(전류 전달 전극들) 상의 사전충전 트랜지스터를 통해 vbq 레벨로 사전충전된다. 판독 또는 기록 동작에 응답하여, 열 선택 트랜지스터의 비트 라인/소스 라인 측에서 선택된 열의 vbq 사전충전 트랜지스터는 먼저 디스에이블된다. (고정된 또는 프로그램된 지연만큼) 후속적으로 선택된 열 선택 트랜지스터의 반대 측의 vbq 사전충전 트랜지스터가 디스에이블된다. 열 선택 트랜지스터들은 어레이의 상부 및 바닥 측들 모두에 배치된다.
이점들, 다른 장점들, 및 문제들에 대한 해결책들이 위에서 특정 실시예들에 관해 기술되었다. 그러나, 이점들, 다른 장점들, 문제들에 대한 해결책들, 및 이점들, 다른 장점들 및 해결책들이 발생하거나 또는 더 많이 공표되게 하는 임의의 요소(들)은 임의의 또는 모든 청구항들의 중요한, 요구되는, 또는 필수적인 특징 또는 요소로서 해석되지 않아야 한다. 본 명세서에서 사용되는 용어, "포함하는" 또는 이의 다른 변형은, 요소들의 목록을 포함하는 처리, 방법, 물품 또는 장치가 이들 요소들뿐만 아니라, 명시적으로 열거되지 않거나 또는 그러한 처리, 방법, 물품 또는 장치에 고유하지 않은 다른 요소들도 포함하는, 비-배타적인 포함을 의미하도록 의도된다.
적어도 하나의 예시적인 실시예가 상술한 상세한 설명에 제공되었지만, 많은 수의 변형들이 존재함을 인식해야 한다. 예시적인 실시예(들)가 오로지 예이고, 본 발명의 범주, 적용가능성, 또는 구성을 어떠한 방식으로든 제한하지 않는 것으로 의도됨을 인식해야 한다. 오히려, 상술한 상세한 설명은 당업자들에 본 발명의 예시적인 실시예를 구현하기 위한 편리한 로드맵을 제공할 것이고, 첨부된 청구항들에서 설명되는 본 발명의 범주를 벗어나지 않고도 예시적인 실시예에서 기술된 요소들의 기능 및 배열에서 다양한 변화들이 이루어질 수 있음이 이해될 것이다.

Claims (22)

  1. 제 1 소스 라인, 제 2 소스 라인, 제 1 비트 라인, 제 2 비트 라인, 상기 제 1 소스 라인과 상기 제 1 비트 라인 사이에 결합된 제 1 복수의 자기 터널 접합 셀들, 및 상기 제 2 소스 라인과 상기 제 2 비트 라인 사이에 결합된 제 2 복수의 자기 터널 접합 셀들을 구비하는 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법으로서,
    상기 제 1 소스 라인 또는 상기 제 1 비트 라인에 제 1 전압을 인가하는 단계; 및
    후속적으로 상기 제 1 전압이 인가되는 상기 제 1 소스 라인 또는 상기 제 1 비트 라인 중 다른 라인에 제 2 전압을 인가하는 단계를 포함하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  2. 제 1항에 있어서,
    상기 제 2 전압을 인가하는 단계는 상기 제 1 전압을 인가하는 단계 이후 발생하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  3. 제 1항에 있어서,
    상기 제 1 전압은 상기 제 2 전압보다 더 큰 크기를 포함하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  4. 제 1항에 있어서,
    각각이 상기 제 1 소스 라인과 상기 제 1 복수의 자기 터널 접합들 중 하나 사이에 결합된, 제 1 복수의 선택 트랜지스터들, 각각이 상기 제 2 소스 라인과 상기 제 2 복수의 자기 터널 접합들 중 하나 사이에 결합된, 제 2 복수의 선택 트랜지스터들, 및 상기 제 1 복수의 선택 트랜지스터들 중 하나의 제어 단자와 상기 제 2 복수의 선택 디바이스들 중 하나의 제어 단자에 결합된 워드 라인을 더 포함하고,
    상기 방법은,
    상기 워드 라인에, 상기 제 1 전압 및 상기 제 2 전압에 의해 결정되는 크기의 워드 라인 전압으로서, 허용된 최대 전압을 달성하여 상기 제 1 복수의 선택 디바이스들 중 하나의 신뢰할 수 있는 동작을 유지하도록 구성되는 크기의 워드 라인 전압을 인가하는 단계를 더 포함하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  5. 제 1항에 있어서,
    상기 제 1 전압을 인가하는 단계 이전에, 제 3 전압을, 상기 제 1 소스 라인, 제 1 비트 라인, 제 2 소스 라인, 및 제2 비트 라인의 각각에 인가하는 단계; 및
    상기 제 1 및 제 2 전압들이 인가될 때 상기 제 2 소스 라인 및 상기 제 2 비트 라인 상에서 상기 제 3 전압을 유지하는 단계를 더 포함하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  6. 제 5항에 있어서,
    상기 제 1 소스 라인 또는 상기 제 1 비트 라인 중 하나에 상기 제 1 전압을 인가하는 단계 이전에, 상기 제 3 전압으로부터 연결해제함으로써 상기 제 1 소스 라인과 상기 제 1 비트 라인을 플로팅시키는 단계를 더 포함하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  7. 제 5항에 있어서,
    상기 제 1 소스 라인 또는 상기 제 1 비트 라인 중 어느 하나로부터 상기 제 1 또는 상기 제 2 전압을 제거한 이후 상기 제 3 전압을 인가하는 단계를 더 포함하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  8. 제 5항에 있어서,
    상기 제 3 전압의 크기는 상기 제 2 전압의 크기이거나 이보다 큰, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  9. 제 5항에 있어서,
    각각이 상기 제 1 소스 라인과 상기 제 1 복수의 자기 터널 접합들 중 하나 사이에 결합된, 제 1 복수의 선택 트랜지스터들, 각각이 상기 제 2 소스 라인과 상기 제 2 복수의 자기 터널 접합들 중 하나 사이에 결합된, 제 2 복수의 선택 트랜지스터들, 및 상기 제 1 복수의 선택 트랜지스터들 중 하나의 제어 단자와 상기 제 2 복수의 선택 디바이스들 중 하나의 제어 단자에 결합된 워드 라인을 더 포함하고,
    상기 방법은,
    상기 워드 라인에, 상기 제 1 전압 및 상기 제 2 전압에 의해 결정되는 크기의 워드 라인 전압으로서, 허용된 최대 전압을 달성하여 상기 제 1 복수의 선택 디바이스들 중 하나의 신뢰할 수 있는 동작을 유지하도록 구성되는 크기의 워드 라인 전압을 인가하는 단계; 및
    허용된 최대 전압을 달성하여 상기 제 2 복수의 선택 디바이스들 중 하나의 신뢰할 수 있는 동작을 유지하기 위한 상기 워드 라인 전압의 크기에 대해 상기 제 3 전압의 크기를 설정하는 단계를 더 포함하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  10. 제 1 소스 라인, 제 2 소스 라인, 제 1 비트 라인, 제 2 비트 라인, 상기 제 1 소스 라인과 상기 제 1 비트 라인 사이의 복수의 워드 라인 선택 트랜지스터들의 각각과 직렬로 결합된 각각의 제 1 복수의 자기 터널 접합 셀들, 및 상기 제 2 소스 라인과 상기 제 2 비트 라인 사이의 제 2 복수의 워드 라인 선택 트랜지스터들의 각각과 직렬로 결합된 각각의 제 2 복수의 자기 터널 접합 셀들을 구비하는 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법으로서,
    상기 제 1 소스 라인, 제 1 비트 라인, 제 2 소스 라인, 및 제 2 비트 라인의 각각에 에 제 1 전압을 인가하는 단계;
    각각의 제 1 및 제 2의 복수의 워드 라인 선택 트랜지스터들 중 하나의 워드 라인 선택 트랜지스터에 워드 라인 전압을 인가하는 단계;
    상기 제 1 소스 라인과 제 1 비트 라인을 상기 제 1 전압으로부터 분리하는 단계;
    상기 제 1 비트 라인 또는 제 1 소스 라인 중 하나에 제 2 전압을 인가하는 단계;
    상기 제 2 전압이 인가되는 상기 제 1 비트 라인 또는 제 1 소스 라인 중 다른 하나에 제 3 전압을 인가하는 단계;
    상기 제 3 전압을 상기 제 3 전압이 인가되었던 상기 제 1 비트 라인 또는 제 1 소스 라인으로부터 분리하는 단계;
    상기 제 2 전압을 상기 제 2 전압이 인가되었던 상기 제 1 비트 라인 또는 제 1 소스 라인으로부터 분리하는 단계;
    상기 제 1 전압을 상기 제 1 소스 라인과 제 2 소스 라인 각각에 다시 인가하는 단계를 포함하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  11. 제 10항에 있어서,
    상기 제 3 전압을 인가하는 단계는 상기 제 2 전압을 인가하는 단계 이후 발생하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  12. 제 10항에 있어서,
    상기 제 2 전압을 분리하는 단계는 상기 제 3 전압을 분리하는 단계에 후속하여 발생하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  13. 제 10항에 있어서,
    상기 워드 라인 전압의 크기는, 허용된 최대 전압을 달성하여 상기 제 1 복수의 선택 디바이스들 중 하나의 신뢰할 수 있는 동작을 유지하기 위한 상기 제 1 전압 및 상기 제 2 전압의 크기에 의해 결정되고,
    상기 제 3 전압의 크기는, 허용된 최대 전압을 달성하여 상기 제 2 복수의 선택 디바이스들 중 하나의 신뢰할 수 있는 동작을 유지하기 위한 상기 워드 라인 전압의 크기에 의해 결정되는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  14. 제 10항에 있어서,
    상기 워드 라인 전압을 인가하는 단계는, 판독 도중의 제 2 크기와 상이한 기록 도중의 제 1 크기를 갖는 워드 라인 전압을 인가하는 단계를 더 포함하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  15. 제 10항에 있어서,
    상기 워드 라인 전압을 인가하는 단계는, 제 2 상태를 기록하는 도중의 제 2 크기와 상이한 제 1 상태를 기록하는 도중의 제 1 크기를 갖는 워드 라인 전압을 인가하는 단계를 더 포함하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  16. 제 11항에 있어서,
    상기 워드 라인 전압을 인가하는 단계는, 제 2 상태를 기록하는 도중의 제 2 크기와 상이한 제 1 상태를 기록하고 판독하는 도중의 제 1 크기를 갖는 워드 라인 전압을 인가하는 단계를 더 포함하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  17. 제 11항에 있어서,
    제 3 전압을 인가하는 단계는 제 2 전압을 인가하는 단계로부터 프로그램 가능한 지연 이후에 발생하는, 스핀-토크 MRAM에 기록 및 이로부터 판독하는 방법.
  18. 스핀-토크 MRAM으로서,
    제 1 소스 라인;
    제 2 소스 라인;
    제 1 비트 라인;
    제 2 비트 라인;
    상기 제 1 소스 라인과 상기 제 1 비트 라인 사이에 각각 결합된 제 1 복수의 제 1 자기 비트 셀들;
    상기 제 2 소스 라인과 상기 제 2 비트 라인 사이에 각각 결합된 제 2 복수의 제 2 자기 비트 셀들;
    상기 제 1 자기 비트 셀들 중 하나와 상기 제 2 자기 비트 셀들 중 하나를 선택적으로 동작시키도록 구성된 워드 라인 드라이버;
    상기 제 1 및 제 2 소스 라인들과 상기 제 1 및 제 2 비트 라인들의 각각에 결합되어, 사전충전 전압을 상기 제 1 및 제 2 소스 라인들과 상기 제 1 및 제 2 비트 라인들에 인가하도록 구성된 열 선택 회로;
    상기 열 선택 회로에 결합된 감지 증폭기들 및 기록 드라이버들의 회로; 및
    상기 감지 증폭기들 및 기록 드라이버들의 회로 및 상기 열 선택 회로에 결합된 열 회로 구동기들의 회로를 포함하는, 스핀-토크 MRAM.
  19. 제 17항에 있어서,
    상기 감지 증폭기들 및 기록 드라이버들의 회로 및 상기 열 선택 회로는 전압을 상기 제 1 소스 라인에 인가하도록 구성되고; 및
    상기 감지 증폭기들 및 기록 드라이버들의 회로 및 상기 열 선택 회로는, 상기 전압을 상기 제 1 소스 라인에 인가하는 것으로부터 미리결정된 지연 이후 전압을 상기 제 1 비트 라인에 인가하도록 구성되는, 스핀-토크 MRAM.
  20. 제 18항에 있어서,
    상기 감지 증폭기들 및 기록 드라이버들의 회로는, 상기 전압을 인가하도록 구성된 PMOS-팔로워 트랜지스터를 포함하는, 스핀-토크 MRAM.
  21. 제 18항에 있어서,
    상기 감지 증폭기들 및 기록 드라이버들의 회로는, 상기 전압을 인가하도록 구성된 NMOS-팔로워 트랜지스터를 포함하는, 스핀-토크 MRAM.
  22. 제 17항에 있어서,
    상기 감지 증폭기들 및 기록 드라이버들의 회로 및 상기 열 선택 회로는 전압을 상기 제 1 비트 라인에 인가하도록 구성되고; 및
    상기 감지 증폭기들 및 기록 드라이버들의 회로 및 상기 열 선택 회로는, 상기 전압을 상기 제 1 비트 라인에 인가하는 것으로부터 미리결정된 지연 이후 전압을 상기 제 1 소스 라인에 인가하도록 구성되는, 스핀-토크 MRAM.
KR1020147019835A 2011-12-20 2012-12-20 스핀-토크 mram의 비트 라인 및 소스 라인 전압 조절을 위한 회로 및 방법 KR102075332B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201161578092P 2011-12-20 2011-12-20
US61/578,092 2011-12-20
US13/720,183 2012-12-19
US13/720,183 US9047965B2 (en) 2011-12-20 2012-12-19 Circuit and method for spin-torque MRAM bit line and source line voltage regulation
PCT/US2012/070872 WO2013096582A1 (en) 2011-12-20 2012-12-20 Circuit and method for spin-torque mram bit line and source line voltage regulation

Publications (2)

Publication Number Publication Date
KR20140107478A true KR20140107478A (ko) 2014-09-04
KR102075332B1 KR102075332B1 (ko) 2020-02-11

Family

ID=48609978

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147019835A KR102075332B1 (ko) 2011-12-20 2012-12-20 스핀-토크 mram의 비트 라인 및 소스 라인 전압 조절을 위한 회로 및 방법

Country Status (3)

Country Link
US (3) US9047965B2 (ko)
KR (1) KR102075332B1 (ko)
WO (1) WO2013096582A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9047965B2 (en) 2011-12-20 2015-06-02 Everspin Technologies, Inc. Circuit and method for spin-torque MRAM bit line and source line voltage regulation
US9196339B2 (en) 2013-09-30 2015-11-24 Qualcomm Incorporated Resistance-based memory cells with multiple source lines
US9390798B2 (en) 2014-09-15 2016-07-12 Rambus Inc. 1T-1R architecture for resistive random access memory
US10395699B2 (en) * 2014-09-25 2019-08-27 Everspin Technologies, Inc. Memory device with shared amplifier circuitry
US9754645B2 (en) * 2015-10-27 2017-09-05 Sandisk Technologies Llc Bit line charging for a device
KR102423289B1 (ko) 2016-03-23 2022-07-20 삼성전자주식회사 동작 속도를 향상시키는 반도체 메모리 장치
US9786343B1 (en) * 2016-08-30 2017-10-10 International Business Machines Corporation STT MRAM common source line array bias scheme
TWI785299B (zh) * 2016-09-09 2022-12-01 日商鎧俠股份有限公司 記憶裝置
US10786665B2 (en) * 2016-09-10 2020-09-29 Boston Scientific Neuromodulation Corporation Biasing of a current generation architecture for an implantable medical device
US10699765B2 (en) 2017-06-07 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and circuits for programming STT-MRAM cells for reducing back-hopping
US10535392B2 (en) 2017-06-26 2020-01-14 Samsung Electronics Co., Ltd. Integrated circuit memory device with write driver and method of operating same
JP2020042882A (ja) * 2018-09-12 2020-03-19 キオクシア株式会社 磁気メモリ
CN110176879B (zh) * 2019-06-28 2020-12-29 西安微电子技术研究所 一种抗辐照高压驱动电路
US10896699B1 (en) 2019-07-11 2021-01-19 Samsung Electronics Co., Ltd. Memory devices including switch circuit that operates regardless of power supply voltage
US11024355B1 (en) 2020-01-31 2021-06-01 International Business Machines Corporation MRAM bit line write control with source follower
US11348628B2 (en) 2020-09-25 2022-05-31 Nxp Usa, Inc. Non-volatle memory with virtual ground voltage provided to unselected column lines during memory read operation
US11289144B1 (en) 2020-09-25 2022-03-29 Nxp Usa, Inc. Non-volatile memory with virtual ground voltage provided to unselected column lines during memory write operation
US11495639B1 (en) * 2021-04-23 2022-11-08 Macronix International Co., Ltd. Memory unit, array and operation method thereof
US11742012B2 (en) 2021-05-28 2023-08-29 Nxp Usa, Inc. Memory read circuitry with a flipped voltage follower

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343077A (ja) * 2001-05-16 2002-11-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP2007172819A (ja) * 2005-12-20 2007-07-05 Magic Technologies Inc Ｍｒａｍデバイスおよびその制御方法
KR20090029751A (ko) * 2006-06-01 2009-03-23 그랜디스, 인코포레이티드 스핀 전달을 이용하여 자성 메모리 구조물을 제공하기 위한방법 및 시스템

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538921B2 (en) * 2000-08-17 2003-03-25 Nve Corporation Circuit selection of magnetic memory cells and related cell structures
US6646911B2 (en) * 2001-10-26 2003-11-11 Mitsubishi Denki Kabushiki Kaisha Thin film magnetic memory device having data read current tuning function
JP2003151260A (ja) * 2001-11-13 2003-05-23 Mitsubishi Electric Corp 薄膜磁性体記憶装置
US6839269B2 (en) * 2001-12-28 2005-01-04 Kabushiki Kaisha Toshiba Magnetic random access memory
JP4046513B2 (ja) * 2002-01-30 2008-02-13 株式会社ルネサステクノロジ 半導体集積回路
JP4071531B2 (ja) * 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US7154798B2 (en) * 2004-04-27 2006-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM arrays and methods for writing and reading magnetic memory devices
US7190612B2 (en) 2005-03-31 2007-03-13 Grandis, Inc. Circuitry for use in current switching a magnetic cell
US7313043B2 (en) * 2005-11-29 2007-12-25 Altis Semiconductor Snc Magnetic Memory Array
US7616481B2 (en) 2005-12-28 2009-11-10 Sandisk Corporation Memories with alternate sensing techniques
JP5157268B2 (ja) 2007-06-13 2013-03-06 株式会社日立製作所 スピン蓄積磁化反転型のメモリ素子及びスピンｒａｍ
US8107280B2 (en) 2008-11-05 2012-01-31 Qualcomm Incorporated Word line voltage control in STT-MRAM
KR101019893B1 (ko) * 2008-12-23 2011-03-04 주식회사 하이닉스반도체 플로팅 바디 효과를 이용한 자기저항 메모리셀, 이를 포함하는 메모리 소자 및 그 동작 방법
US8243532B2 (en) 2010-02-09 2012-08-14 Infineon Technologies Ag NVM overlapping write method
EP2363862B1 (en) * 2010-03-02 2016-10-26 Crocus Technology MRAM-based memory device with rotated gate
US9047965B2 (en) 2011-12-20 2015-06-02 Everspin Technologies, Inc. Circuit and method for spin-torque MRAM bit line and source line voltage regulation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343077A (ja) * 2001-05-16 2002-11-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP2007172819A (ja) * 2005-12-20 2007-07-05 Magic Technologies Inc Ｍｒａｍデバイスおよびその制御方法
KR20090029751A (ko) * 2006-06-01 2009-03-23 그랜디스, 인코포레이티드 스핀 전달을 이용하여 자성 메모리 구조물을 제공하기 위한방법 및 시스템

Also Published As

Publication number Publication date
US20160042781A1 (en) 2016-02-11
WO2013096582A1 (en) 2013-06-27
US9368181B2 (en) 2016-06-14
US20130155763A1 (en) 2013-06-20
US20150206570A1 (en) 2015-07-23
US9047965B2 (en) 2015-06-02
US9196342B2 (en) 2015-11-24
KR102075332B1 (ko) 2020-02-11

Similar Documents

Publication Publication Date Title
US9368181B2 (en) Circuit and method for accessing a bit cell in a spin-torque MRAM
US9972373B2 (en) Self-referenced read with offset current in a memory
US9734884B2 (en) Method for writing to a magnetic tunnel junction device
US9847116B2 (en) Circuit and method for controlling MRAM cell bias voltages
US10102893B2 (en) Systems for implementing word line pulse techniques in magnetoelectric junctions
US9378792B2 (en) Method of writing to a spin torque magnetic random access memory
US10586578B2 (en) Storage device, information processing apparatus, and storage device control method

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant