KR102423289B1

KR102423289B1 - 동작 속도를 향상시키는 반도체 메모리 장치

Info

Publication number: KR102423289B1
Application number: KR1020160034729A
Authority: KR
Inventors: 앤토냔 아르투르
Original assignee: 삼성전자주식회사
Priority date: 2016-03-23
Filing date: 2016-03-23
Publication date: 2022-07-20
Also published as: US10008249B2; KR20170110395A; US20170278556A1

Abstract

본 발명은 STT-MRAM을 포함하는 반도체 메모리 장치에 대한 것으로, 상세하게는 복수의 워드라인들, 복수의 비트라인들, 및 복수의 센스라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 포함된 복수의 메모리 셀들 각각에 셀 전류를 제공하여 리드 동작 또는 라이트 동작을 수행하는 주변 회로를 포함하고, 상기 주변 회로는 상기 복수의 워드라인들 각각의 위치에 따라, 셀 전류를 제어함으로써, 동작 속도를 향상시키는 반도체 메모리 장치에 대한 것이다.

Description

동작 속도를 향상시키는 반도체 메모리 장치{Semiconductor Memory Device for Improving Speed of Operation}

본 발명의 개념에 따른 실시 예들은 반도체 메모리 장치에 관한 것으로, 특히, STT-MRAM(Spin-Transfer Torque Magnetic Random Access Memory)을 포함하는 반도체 메모리 장치에 관한 것이다.

일반적으로 반도체 메모리 장치는 크게 비휘발성 메모리 장치와 휘발성 메모리 장치로 분류될 수 있다.

자기 랜덤 억세스 메모리(MRAM)는 비휘발성 반도체 메모리 장치의 하나로서 전원 공급이 중단된 후에도 저장된 데이터를 유지하며, 저항의 높고 낮음에 따라 셀에 저장된 데이터 값이 결정되는 저항성 메모리이다.

STT-MRAM(Spin Torque Transfer-Magnetic Random Access Memory)은 DRAM의 저비용, 고용량, SRAM의 동작 속도, 플래시 메모리의의 불휘발성 특성을 모두 가지는 만능 메모리 장치로 지칭되기도 한다.

마그네틱 메모리(magnetic memory), 좀더 구체적으로 MRAM(magnetic random access memory)은 빠른 읽기 및 쓰기 속도, 높은 내구성, 비휘발성, 그리고 동작이 수행되는 동안의 낮은 전력 소모로 인하여 많은 관심을 받고 있다. MRAM은 마그네틱 물질을 정보-저장 매체로 사용하여 정보를 저장할 수 있다. MRAM의 일 형태로 STTMRAM(spin transfer torque random access memory)이 있다. 마그네틱 터널링 접합(magnetic tunneling juction; MTJ)은 전형적인 STT-MRAM에 사용될 수 있다.

본 발명이 해결하고자 하는 과제는 반도체 메모리 장치에 있어서, 복수의 메모리 셀들 각각의 위치에 따라, 셀에 흐르는 전류를 변화시킴으로써, 동작 속도를 향상시키는 반도체 메모리 장치를 제공하는 것이다.

본 발명의 실시 예들에 따른 STT-MRAM을 포함하는 반도체 메모리 장치에 있어서, 복수의 워드라인들, 복수의 비트라인들, 및 복수의 센스라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 포함된 복수의 메모리 셀들 각각에 전류 방식(current method)으로 리드 동작 또는 라이트 동작을 수행하는 주변 회로를 포함하고, 상기 주변 회로는 상기 복수의 워드라인들 각각의 위치에 따라, 셀 전류를 제어함으로써, 동작 속도를 향상시킨다.

상기 주변 회로는 복수의 제어 신호들을 생성하는 제어 로직, 및 상기 복수의 제어 신호들에 기초하여, 상기 복수의 메모리 셀들에 상기 셀 전류를 발생시키는 라이트 드라이버 & 감지 증폭기 블록을 포함하고, 상기 복수의 제어 신호들은 라이트 구동 신호 및 리드 구동 신호를 포함한다.

상기 라이트 드라이버 & 감지 증폭기 블록은 라이트 동작 시, 제1 및 제2 라이트 제어 신호, 및 상기 라이트 구동 신호에 기초하여, 상기 셀 전류를 제어하는 라이트 드라이버 및 상기 리드 동작 시, 리드 제어 신호, 및 상기 리드 구동 신호에 기초하여, 상기 셀 전류를 제어하는 감지 증폭기를 포함한다.

상기 제어 로직은 리드 구동 시간 및 라이트 구동 시간을 생성하는 타이밍 컨트롤러를 포함하고, 상기 리드 구동 시간은 상기 셀 전류가 제2 리드 전류 값보다 큰 제1 리드 전류 값을 갖는 시간에 대한 신호이고, 상기 라이트 구동 시간은 상기 셀 전류가 제2 라이트 전류 값보다 큰 제1 라이트 전류 값을 갖는 시간에 대한 신호이고, 상기 제어 로직은 상기 리드 구동 시간 및 상기 라이트 구동 시간을 기초로 상기 라이트 구동 신호 및 상기 리드 구동 신호를 생성한다.

상기 라이트 드라이버는 상기 라이트 구동 신호에 기초하여, 상기 셀 전류를 제어하는 제1 라이트 제어기 및 제2 라이트 제어기를 포함하고, 상기 제1 라이트 제어기 및 상기 제2 라이트 제어기는 상기 라이트 구동 신호가 인에이블된 경우, 상기 셀 전류가 상기 제1 라이트 전류 값을 갖도록 하고, 상기 라이트 구동 신호가 디스에이블된 경우, 상기 셀 전류가 상기 제2 라이트 전류 값을 갖도록 한다.

상기 감지 증폭기는 상기 셀 전류를 감지하고 데이터를 출력하는 센스 앰프 회로, 및 상기 리드 구동 신호에 기초하여, 상기 셀 전류를 제어하는 리드 제어기을 포함하고, 상기 리드 제어기는 상기 리드 구동 신호가 인에이블된 경우, 상기 셀 전류가 상기 제1 리드 전류 값을 갖도록 하고, 상기 리드 구동 신호가 디스에이블된 경우, 상기 셀 전류가 상기 제2 리드 전류 값을 갖도록 한다.

상기 라이트 드라이버 & 감지 증폭기 블록은 프리차지 제어신호(PRE)에 기초하여, 상기 복수의 비트라인들 및 상기 복수의 센스라인들를 프리차지하는 프리차지 회로, 및 비트라인 제어신호에 기초하여, 상기 복수의 비트라인들 및 상기 복수의 센스라인들를 제어하는 비트라인 제어회로을 더 포함하고, 상기 복수의 제어 신호들은 상기 프리차지 제어신호를 더 포함하고, 상기 프리차지 회로 및 상기 비트라인 제어회로 각각은 상기 복수의 비트라인들 및 상기 복수의 센스라인들에 상응하는 복수의 스위치들을 포함한다.

상기 제1 라이트 제어기 및 상기 제2 라이트 제어기 각각은 제1노드 및 제2노드 사이에 연결된 온 트랜지스터, 상기 제1노드 및 제3노드 사이에 연결된 트랜지스터 블록 및 상기 제2노드 및 상기 제3노드사이에 연결된 제어 트랜지스터를 포함하고, 상기 트랜지스터 블록은 x(x는 1이상의 정수)개의 트랜지스터들을 포함하고, 상기 트랜지스터 블록에 포함된 트랜지스터들의 수에 따라, 상기 제1 라이트 전류 값이 결정된다.

상기 제어 트랜지스터는 PMOS 트랜지스터이다.

상기 복수의 메모리 셀들 각각은 스핀 전달 토크-자기 메모리 셀이다.

본 발명의 실시 예들에 따른 반도체 메모리 장치는 제1 방향으로 정렬된 복수의 워드라인들, 제2 방향으로 정렬된 복수의 비트라인들, 및 제2 방향으로 정렬된 복수의 센스라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 제어 신호들을 생성하는 제어 로직, 및 상기 복수의 제어 신호들에 기초하여, 상기 복수의 메모리 셀들에 상기 셀 전류를 발생시키는 라이트 드라이버 & 감지 증폭기 블록을 포함하고, 상기 복수의 제어 신호들은 라이트 구동 신호 및 리드 구동 신호를 포함한다.

상기 라이트 드라이버 & 감지 증폭기 블록은 상기 라이트 구동 신호에 기초하여, 상기 셀 전류를 제어하는 제1 라이트 제어기 및 제2 라이트 제어기를 포함하고, 상기 제1 라이트 제어기 및 상기 제2 라이트 제어기 각각은 제어 트랜지스터, 상기 제어 트랜지스터와 직렬로 연결된 트랜지스터 블록, 및 상기 트랜지스터 블록과 병렬로 연결된 온 트랜지스터를 포함하고, 상기 트랜지스터 블록은 x(x는 1이상의 정수)개의 트랜지스터들을 포함하고, 상기 트랜지스터 블록에 포함된 트랜지스터들의 수(x)에 따라, 제1 라이트 전류 값이 결정된다.

상기 라이트 드라이버 & 감지 증폭기 블록은 상기 셀 전류를 감지하고 데이터를 출력하는 센스 앰프 회로, 및 상기 리드 구동 신호에 기초하여, 상기 셀 전류를 제어하는 리드 제어기를 포함하고, 상기 리드 제어기는 제어 트랜지스터, 상기 제어 트랜지스터와 직렬로 연결된 트랜지스터 블록, 및 상기 트랜지스터 블록과 병렬로 연결된 온 트랜지스터를 포함하고, 상기 트랜지스터 블록은 x(x는 1이상의 정수)개의 트랜지스터들을 포함하고, 상기 트랜지스터 블록에 포함된 트랜지스터들의 수(x)에 따라, 제1 리드 전류 값이 결정된다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들 각각의 위치에 따라, 셀에 흐르는 전류를 변화시킴으로써, 동작 속도를 향상시킬 수 있다.

도 1은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시 예들에 따른 메모리 셀 어레이의 구성을 나타내는 블록도이다.
도 4은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 라이트 동작을 나타내는 블록도이다.
도 5는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 프리차지 동작을 나타내는 블록도이다.
도 6은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 리드 동작을 나타내는 블록도이다.
도 7은 본 발명의 실시 예들에 따른 제1 라이트 제어기, 제2 라이트 제어기, 및 리드 제어기의 구성을 나타내는 회로도이다.
도 8 및 9는 본 발명의 실시 예들에 따른 MTJ 구조(MTJ)의 구성을 나타내는 블록도이다.
도 10은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 라이트 동작을 나타내는 타이밍도 이다.
도 11은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 리드 동작을 나타내는 타이밍도 이다.
도 12는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 동작을 나타내는 블록도이다.
도 13은 도 12에 도시된 타이밍 컨트롤러의 연산 결과를 나타내는 표이다.
도 14는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 패키지의 구성을 나타내는 개념도이다.
도 15는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 패키지의 구성을 입체적으로 나타내는 개념도이다.
도 16은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.
도 17은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.
도 18은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.
도 19는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.
도 20은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.
도 21은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.
도 22는 본 발명의 실시 예들에 따른 반도체 메모리 장치를 포함하는 시스템의 구성을 나타내는 블록도이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다. 도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(110) 및 주변회로(115)를 포함할 수 있다.

반도체 메모리 장치(100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있다. 상기 휘발성 메모리 장치는 DRAM(dynamic random access memory), SRAM(static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함한다

상기 비휘발성 메모리 장치는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM, 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)를 포함할 수 있다.

본 발명의 실시 예들에 따른 반도체 메모리 장치(100)는 스핀전달토크 MRAM(Spin-Transfer Torque MRAM)을 포함하는 메모리 장치일 수 있다. 아래에서는 반도체 메모리 장치(100)가 스핀전달토크 MRAM(Spin-Transfer Torque MRAM)을 포함하는 메모리 장치로 가정하고 설명될 것이다.

메모리 셀 어레이(110)는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 2차원 구조로 구현될 수 있고, 3차원 구조로 구현될 수 있다.

메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 3차원 메모리 셀 어레이는 실리콘 기판 위(on or above)에 배치된 액티브 영역을 갖는 메모리 셀들의 어레이의 하나 또는 그 이상의 물리적인 레벨들 내에서 모노리식하게(monolithically) 형성되고, 상기 메모리 셀들의 작동에 관련된 회로를 포함할 수 있다. 상기 회로는 상기 기판의 내부 또는 위(on or above)에 형성될 수 있다.

모노리식(monolithic) 이라는 용어는 어레이의 각 레벨의 레이어들(layers)이 상기 어레이의 각 하부 레벨(each underlying level)의 레이어들에 직접 증착 (directly deposited )되는 것을 의미한다.

3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 스트링을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩 레이어(charge trap layer)를 포함할 수 있다.

주변 회로(115)는 외부, 예컨대 메모리 컨트롤러(미도시)로부터 출력된 명령 세트(CMD, XADD, 및 YADD)에 따라 데이터 액세스 동작, 예컨대 리드(read) 동작 또는 라이트(write) 동작을 수행하기 위해 메모리 셀 어레이(110)를 액세스할 수 있다.

주변 회로(115)는 제어 로직(120), 전압 생성기(130), 로우 디코더 (140), 라이트 드라이버 & 감지 증폭기 블록(write driver & sense amplifier block; 150), 컬럼 디코더(160) 및 입출력 블록(170)을 포함할 수 있다.

제어 로직(120)은 명령 세트에 포함된 각각의 명령(예컨대, CMD)에 따라 주변 회로(115)의 전반적인 동작을 제어할 수 있다. 예컨대, 제어 로직(120)은 복수의 제어 신호들(WRF, WR1, WR2, PRE, RDF 및 RD)을 출력함으로써 주변회로(115)의 동작을 제어할 수 있다. 복수의 제어 신호들은 라이트 구동 신호(WRF), 제1 라이트 제어 신호(WR1), 제2 라이트 제어 신호(WR2), 프리차지 제어신호(PRE), 리드 구동 신호(RDF), 및 리드 제어 신호(RD)를 포함할 수 있다. 제어 로직(120)은 복수의 제어 신호들(WRF, WR1, WR2, PRE, RDF 및 RD)의 출력 타이밍을 제어하는 타이밍 컨트롤러(125)를 포함할 수 있다. 상세한 내용은 도 8 및 도 9에서 후술한다.

전압 생성기(130)는 컨트롤 로직(120)에 의해 생성된 제어 코드에 따라, 데이터 액세스 동작에 필요한, 복수의 동작 전압들(WRV1, WRV2, RDV, 및 VRB)을 생성할 수 있다. 복수의 동작 전압들은 제1 라이트 동작 전압(WRV1), 제2 라이트 동작 전압(WRV2), 리드 동작 전압(RDV) 및 기준 전압(VRB)을 포함할 수 있다. 설명의 편의를 위해 전압 생성기(130)에서 생성된 전압은 로우 디코더(140)로 공급되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다.

예컨대, 전압 생성기(130)는 제1 라이트 동작일 때, 제1 라이트 동작 전압(WRV1)을 인에이블 할 수 있고, 제2 라이트 동작일 때, 제2 라이트 동작 전압(WRV2)을 인에이블 할 수 있고, 또한, 리드 동작일 때, 리드 동작 전압(RDV)를 인에이블 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.

로우 디코더(140)는 컨트롤 로직(120)의 제어에 따라, 로우 어드레스(XADD)를 디코딩할 수 있다. 예컨대, 컨트롤 로직(120)은 제어 신호를 로우 디코더(140)로 전송할 수 있다. 로우 드라이버(미도시)는 디코딩된 로우 어드레스(XADD)에 따라, 상응하는 워드라인을 활성화할 수 있다. 도 1에는 로우 드라이버가 도시되지 않았지만, 로우 디코더(140)가 로우 드라이버(미도시)를 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

컬럼 디코더(160)는 컨트롤 로직(120)의 제어에 따라, 컬럼 어드레스(YADD)를 디코딩할 수 있다. 예컨대, 컨트롤 로직(120)은 제어 신호를 컬럼 디코더(160)로 전송할 수 있다.

라이트 드라이버 & 감지 증폭기 블록(150)은 메모리 장치(100)가 리드 동작을 수행할 때, 컨트롤 로직(120)의 제어에 따라, 메모리 셀 어레이(110)에 포함된 복수의 컬럼 라인들 각각의 전압 레벨을 감지 증폭할 수 있는 감지 증폭기로써 동작할 수 있다. 이와 관련한 상세한 내용은 도 6에서 후술한다.

라이트 드라이버 & 감지 증폭기 블록(150)은 메모리 장치(100)가 라이트 동작을 수행할 때, 컨트롤 로직(120)의 제어에 따라, 메모리 셀 어레이(110)에 포함된 복수의 컬럼 라인들 각각을 구동할 수 있는 라이트 드라이버로써 동작할 수 있다. 이와 관련한 상세한 내용은 도 4에서 후술한다.

입출력 블록(170)은 외부로부터 입력된 데이터(DATA)를 컬럼 디코더(160)로 전송하거나 컬럼 디코더(160)로부터 출력된 데이터(DATA)를 메모리 장치(100)의 외부, 예컨대 메모리 컨트롤러(미도시)로 전송할 수 있다.

도 2는 본 발명의 실시 예들에 따른 반도체 메모리 장치(100)의 구성을 나타내는 블록도이다. 도 2에는 설명의 편의를 위하여, 메모리 셀 어레이(110), 전압 생성기(130), 로우 디코더(140) 및 복수의 트랜지스터들이 도시 되었다. 도 2를 참조하면, 메모리 셀 어레이(110)은 로우 디코더(140)를 기준으로 일측에 위치한 제1 메모리 셀 어레이(110L) 및 다른 일측에 위치한 제2 메모리 셀 어레이(110R)을 포함할 수 있다.

설명의 중복을 피하기 위해, 도 1에 도시된 반도체 메모리 장치(100)에 대한 설명과 중복되는 내용은 생략한다.

전압 생성기(130)는 제1 라이트 동작인 경우, 제1 라이트 동작 전압(WRV1)을 생성하고, 제2 라이트 동작인 경우, 제2 라이트 동작 전압(WRV2)을 생성하고, 리드 동작인 경우, 리드 동작 전압(RDV)를 생성할 수 있다. 예컨대, 제1 라이트 동작은 1을 라이트 하는 동작일 수 있고, 제2 라이트 동작은 0을 라이트 동작일 수 있다.

제1 라이트 동작 전압(WRV1)은 복수의 트랜지스터들(111-1~111-6) 중 상응하는 하나 이상의 게이트에 인가됨으로써, 제1 라이트 동작(write 1)에 상응하는 셀 전류(IMT)는 제1 메모리 셀 어레이(110L) 및 제2 메모리 셀 어레이(110R) 각각으로 흐를 수 있고, 제1 메모리 셀 어레이(110L) 및 제2 메모리 셀 어레이(110R) 각각에 포함된 상응하는 메모리 셀들(미도시)에 데이터 1이 기록될 수 있다.

제2 라이트 동작 전압(WRV2)가 복수의 트랜지스터들(111-1~111-6) 중 상응하는 하나 이상의 게이트에 인가됨으로써, 제2 라이트 동작(write 0)에 상응하는 셀 전류(IMT)는 제1 메모리 셀 어레이(110L) 및 제2 메모리 셀 어레이(110R) 각각으로 흐를 수 있고, 제1 메모리 셀 어레이(110L) 및 제2 메모리 셀 어레이(110R) 각각에 포함된 상응하는 메모리 셀들(미도시)에 데이터 0이 기록될 수 있다.

리드 동작 전압(RDV)가 복수의 트랜지스터들(111-1~111-6) 중 상응하는 하나 이상의 게이트에 인가됨으로써, 리드 동작(read)에 상응하는 셀 전류(IMT)는 제1 메모리 셀 어레이(110L) 및 제2 메모리 셀 어레이(110R) 각각으로 흐를 수 있다. 이 경우, 데이터는 상기 전류(IMT)를 센싱함으로써 리드될 수 있다.

복수의 트랜지스터들(111-1~111-6) 각각의 일단은 제1 구동전압(VDD)가 인가될 수 있으며, 다른 일단은 메모리 셀 어레이(110)에 연결될 수 있다.

도 2에 도시된 바와 같이, 전압 발생기(130) 및 로우 디코더(140)는 메모리 셀 어레이(110)의 크기가 커짐에 따라, 동작 전압의 IR Drop을 방지하기 위하여, 제1 메모리 셀 어레이(110L) 및 제2 메모리 셀 어레이(120R)의 사이에 위치할 수 있다. 예컨대, 제1 메모리 셀 어레이(110L) 및 제2 메모리 셀 어레이(120R)는 전압 발생기(130) 및 로우 디코더(140)를 기준으로, 대칭으로 구현될 수 있다. 하지만 본 발명이 이에 한정되는 것은 아니다.

도 3은 본 발명의 실시 예들에 따른 메모리 셀 어레이의 구성을 나타내는 블록도이다. 도 3을 참조하면, 메모리 셀 어레이(110)은 복수의 워드라인들(WL1~WLm, m은 4이상의 정수), 복수의 비트라인들(BL1~BLn, n은 4이상의 정수), 복수의 소스라인들(SL1~SLn) 및 복수의 메모리 셀들(MCs)을 포함할 수 있다.

예컨대, 복수의 메모리 셀들(MCs) 각각은 자기 램(MRAM) 메모리 셀 일 수 있다.

복수의 워드라인들(WL1~WLm)은 제1 방향으로 나열될 수 있다. 복수의 비트라인들(BL1~BLn) 및 복수의 소스라인들(SL1~SLn)은 제1 방향과 다른 제2 방향으로 나열될 수 있다. 복수의 비트라인들(BL1~BLn) 각각 및 복수의 소스라인들(SL1~SLn) 각각은 번갈아 정렬될 수 있다.

예컨대, 제1 방향과 제2 방향은 서로 수직일 수 있다.

복수의 메모리 셀들(MCs)은 복수의 워드라인들(WL1~WLm) 중 상응하는 어느 하나, 복수의 비트라인들(BL1~BLn) 중 상응하는 어느 하나, 및 복수의 소스라인들(SL1~SLn) 중 상응하는 어느 하나에 연결될 수 있다.

복수의 워드라인들(WL1~WLm) 중 하나 이상의 워드라인은 도 1의 로우 디코더(140)에 의해 활성화 될 수 있다.

도 3에는 도시되지 않았지만, 메모리 셀 어레이(110)는 메모리 셀(MC)을 프로그램하기 위한 신호 라인 등을 더 포함할 수 있고, 각각의 메모리 셀(MC)은 신호 라인에 연결될 수 있다.

도 3에 도시된 실시 예는 분리(Separate) 소스 라인 구조를 가지는 메모리 셀 어레이(110)이지만, 본 발명은 이에 한정되는 것은 아니며, 메모리 셀 어레이(110)는 공통(Common) 소스 라인 구조를 가질 수 있다.

도 4는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 라이트 동작을 나타내는 블록도이다. 도 4에는 설명의 편의를 위하여, 라이트 드라이버(151), 비트라인 제어회로(155) 및 제1 메모리 셀(MC1)이 도시 되었다.

라이트 드라이버(151) 및 비트라인 제어회로(155)는 도 1의 라이트 드라이버 & 감지 증폭기 블록(150)에 포함될 수 있다.

비트라인 제어회로(155)는 메모리 셀 어레이(110) 또는 라이트 드라이버 & 감지 증폭기 블록(150)에 포함될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

여기서, 제1 메모리 셀(MC1)이란 제1 비트라인(BL1), 제1 소스라인(SL1) 및 제1 워드라인(WL1)에 연결된 메모리 셀을 의미한다. 아래에서는 설명의 편의를 위해, 제1 메모리 셀(MC1)에 상응하는 구성요소만이 설명되나, 동일한 동작은 도시되지 않은 다른 메모리 셀들에도 동일하게 적용될 수 있다.

제1 메모리 셀(MC1)은 MTJ(magnetic tunnel junction) 구조(MTJ) 및 선택 트랜지스터(ST)을 포함할 수 있다. 제1 워드라인(WL1)이 활성화 되면, 선택 트랜지스터(ST)가 활성화 됨으로써, 제1 비트라인(BL1) 및 제2 소스라인(SL1)은 서로 연결될 수 있다. 이때, 제1 메모리 셀(MC1)로 흐르는 셀 전류(IMT)가 발생할 수 있다. 라이트 동작인 경우, 셀 전류(IMT)에 의해 데이터가 라이트 될 수 있고, 리드 동작인 경우, 셀 전류(IMT)를 센싱함으로써 데이터를 리드할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.

비트라인 제어회로(155)는 비트라인 제어신호(BLA)에 따라, 복수의 비트라인들(BL1~BLn) 및 복수의 소스라인들(SL1~SLn) 각각을 제어하는 스위치들(155-1, 155-2)일 수 있다. 도 4에는 설명의 편의를 위해, 제1 비트라인(BL1) 및 제1 소스라인(SL1)에 상응하는 스위치들(155-1, 155-2)만이 도시 되었다. 예컨대, 비트라인 제어회로(155)는 컬럼 디코더(160)로부터 입력받은 비트라인 제어신호(BLA)에 기초하여, 온(ON) 상태가 됨으로써, 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 활성화할 수 있다.

제1 메모리 셀(MC)의 동작을 설명하기 위하여, 아래에서는 비트라인 제어회로(155)가 온 상태인것으로 가정한다.

라이트 드라이버(151)는 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 통해 제1 메모리 셀(MC1)에 연결될 수 있다. 제1 메모리 셀(MC1)은 라이트 드라이버(151)의 제어에 따라, 0 또는 1의 데이터를 저장할 수 있다.

라이트 드라이버(151)는 도 1의 전압 생성기(130)으로부터 입력받은 제1 및 제2 라이트 동작 전압(WRV1 및 WRV2) 및 도 1의 제어 로직(120)으로부터 입력받은 제1 및 제2 라이트 제어 신호(WR1 및 WR2) 및 라이트 구동 신호(WRF)에 기초하여, 제1 메모리 셀(MC1)에 0 또는 1의 데이터를 라이트 할 수 있다.

라이트 드라이버(151)는 제1 라이트 제어기(152), 제2 라이트 제어기(153) 및 복수의 라이트 스위치들(151-1~151-4)을 포함할 수 있다.

복수의 라이트 스위치(151-1~151-4)들 각각은 제1 및 제2 라이트 제어 신호(WR1 및 WR2) 각각에 따라 제어될 수 있다. 예컨대, 제1 라이트 제어 신호(WR1)는 데이터 1을 라이트 할 때 인가되는 신호일 수 있고, 제2 라이트 제어 신호(WR2)는 데이터 0을 라이트할 때 인가되는 신호일 수 있다. 예컨대, 복수의 라이트 스위치들(151-1~151-4)은 NMOS 트랜지스터, PMOS 트랜지스터 또는 이들의 결합 중 어느 하나로 구현될 수 있다.

제1 및 제2 라이트 제어 신호(WR1 및 WR2)는 둘 중 어느 하나가 인가되면 다른 하나는 인가되지 않을 수 있다. 예컨대, 제2 라이트 제어 신호(WR2)가 인가되는 경우, 제1 라이트 제어 신호(WR1)는 인가되지 않고, 도 4에 도시된 바와 같이, 셀 전류(IMT)는 제1 비트라인(BL1)에서 제2 소스라인(SL1)으로 흐를 수 있다. 반면, 제1 라이트 제어 신호(WR1)가 인가되는 경우, 제2 라이트 제어 신호(WR2)는 인가되지 않고, 도 4에 도시된 바와 달리, 셀 전류(IMT)는 제1 소스라인(SL1)에서 제1 비트라인(BL1)으로 흐를 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.

제1 라이트 제어 신호(WR1)가 라이트 드라이버(151)로 인가되는 경우, 일단을 통해 제1 구동전압(VDD)에 연결된 제1 라이트 제어기(152)의 다른 일단은 제1 소스라인(SL1)에 연결되고, 제2 구동전압(VSS)이 제1 비트라인(BL1)에 연결될 수 있다.

이때, 제1 라이트 제어기(152)의 저항 값이 라이트 구동 신호(WRF)를 기초로 변경됨에 따라, 도 1의 제어 로직(120)은 셀 전류(IMT)는 제어할 수 있다. 예컨대, 라이트 구동 신호(WRF)가 인에이블 된 경우에 제1 라이트 제어기(152)의 저항 값은 라이트 구동 신호(WRF)가 디스에이블 된 경우에 제1 라이트 제어기(152)의 저항 값보다 작을 수 있다. 상세한 내용은 도 7 및 도 10에서 후술한다.

제2 라이트 제어 신호(WR2)가 라이트 드라이버(151)으로 인가되는 경우, 일단을 통해 제1 구동전압(VDD)에 연결된 제2 라이트 제어기(153)의 다른 일단은 제1 비트라인(BL1)에 연결되고, 제2 구동전압(VSS)이 제1 소스라인(SL1)에 연결될 수 있다.

이때, 제2 라이트 제어기(153)의 저항 값이 라이트 구동 신호(WRF)를 기초로 변경됨에 따라, 도 1의 제어 로직(120)은 셀 전류(IMT)는 제어할 수 있다. 예컨대, 라이트 구동 신호(WRF)가 인에이블 된 경우에 제2 라이트 제어기(153)의 저항 값은 라이트 구동 신호(WRF)가 디스에이블 된 경우에 제2 라이트 제어기(153)의 저항 값보다 작을 수 있다. 상세한 내용은 도 7 및 도 10에서 후술한다.

도 5는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 프리차지 동작을 나타내는 블록도이다. 설명의 중복을 회피하기 위하여, 도 4에서 설명된 내용은 생략한다. 도 5에는, 프리차지 동작을 설명하기 위하여 프리차지 회로(154), 비트라인 제어회로(155), 및 제1 메모리 셀(MC1)이 도시 되었다. 프리차지 회로(154)는 메모리 셀 어레이(110) 또는 라이트 드라이버 & 감지 증폭기 블록(150)에 포함될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

프리차지 회로(154)는 프리차지 신호(PRE)에 따라, 복수의 비트라인들(BL1~BLn) 및 복수의 소스라인들(SL1~SLn) 각각을 프리차지하는 스위치들을 포함할 수 있다. 도 5에는 설명의 편의를 위해, 제1 비트라인(BL1) 및 제1 소스라인(SL1)에 상응하는 스위치들만이 도시 되었다. 예컨대, 프리차지 회로(154)는 제어 로직(120)으로부터 입력받은 프리차지 신호(PRE)에 기초하여, 온(ON) 상태가 됨으로써, 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 기준 전압(VRB)로 프리차지 할 수 있다.

도 6은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 리드 동작을 나타내는 블록도이다. 설명의 중복을 회피하기 위하여, 도 4에서 설명된 내용은 생략한다. 도 6에는, 리드 동작을 설명하기 위하여 감지 증폭기(156), 비트라인 제어회로(155), 및 제1 메모리 셀(MC1)이 도시 되었다. 비트라인 제어회로(155)는 메모리 셀 어레이(110) 또는 라이트 드라이버 & 감지 증폭기 블록(150)에 포함될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

감지 증폭기(156)는 제1 비트라인(BL1) 및 제1 소스라인(SL1)을 통해 제1 메모리 셀(MC1)에 연결될 수 있다. 감지 증폭기(156)는 도 1의 전압 생성기(130)으로부터 입력받은 리드 동작 전압(RDV) 및 도 1의 제어 로직(120)으로부터 입력받은 리드 제어 신호(RD) 및 리드 구동 신호(RDF)에 기초하여, 제1 메모리 셀(MC1)에 저장된 데이터를 리드 할 수 있다.

감지 증폭기(156)는 센스 앰프 회로(157), 리드 제어기(158) 및 복수의 리드 스위치들을 포함할 수 있다. 복수의 리드 스위치들 중 하나는 리드 제어 신호(RD)에 따라, 제1 소스라인(SL1)에 기준 전압(VRB)를 인가할 수 있다.

복수의 리드 스위치들은 리드 제어 신호(RD)에 따라 제어될 수 있다. 예컨대, 리드 제어 신호(RD)는 데이터를 리드할 때 인에이블되는 신호일 수 있다. 리드 동작을 설명하기 위해서, 아래에서는 리드 제어 신호(RD)가 감지 증폭기(156)으로 인가되는 것으로 가정한다. 예컨대, 복수의 리드 스위치들은 NMOS 트랜지스터, PMOS 트랜지스터 또는 이들의 결합 중 어느 하나로 구현될 수 있다.

센스 앰프 회로(157)는 제1 비트라인(BL1) 및 제2 소스라인(SL1)에 흐르는 전류 신호를 감지하여 저장 데이터(DATA)를 출력할 수 있다.

리드 제어 신호(RD)가 감지 증폭기(156)로 인가되는 경우, 일단을 통해 제1 구동전압(VDD)과 연결된 리드 제어기(158)의 다른 일단은 제1 비트라인(BL1)에 연결되고, 기준 전압(VRB)이 제1 소스라인(SL1)에 연결될 수 있다. 이때, 리드 제어기(158)의 저항 값이 리드 구동 신호(WRF)를 기초로 변경됨에 따라, 도 1의 제어 로직(120)은 셀 전류(IMT)는 제어할 수 있다. 예컨대, 리드 구동 신호(RDF)가 인에이블 된 경우에 리드 제어기(158)의 저항 값은 리드 구동 신호(RDF)가 디스에이블 된 경우에 리드 제어기(158)의 저항 값보다 작을 수 있다. 상세한 내용은 후술한다.

도 7은 본 발명의 실시 예들에 따른 제1 라이트 제어기, 제2 라이트 제어기, 및 리드 제어기의 구성을 나타내는 회로도이다. 도 4, 6 및 7을 참조하면, 라이트 제어기들(152, 153) 및 리드 제어기(158)은 복수의 트랜지스터들(OT, TRB, CT)을 포함할 수 있다. 각 구성이 유사하므로, 대표적으로 제1 라이트 제어기(152)를 설명한 후 차이점을 서술한다.

실시 예들에 따라, 라이트 제어기들(152, 153) 및 리드 제어기(158)는 전류 미러 회로(current mirror circuit)으로 구현될 수 있다.

도 7의 (a)도면을 참조하면, 제1 라이트 제어기(152)는 제2노드(N2) 및 제3노드 사이에 연결된 제어 트랜지스터(CT), 제1노드(N1) 및 제3노드(N3) 사이에 연결된 트랜지스터 블록(TRB) 및 제1노드(N1) 및 제3노드(N3) 사이에 연결된 온 트랜지스터(OT)를 포함할 수 있다. 예컨대, 도 7에 도시된 트랜지스터들은 NMOS 트랜지스터 혹은 PMOS 트랜지스터일 수 있으며, 이하에서는 설명의 편의를 위해 NMOS 트랜지스터로 가정하고 설명한다. 그러나, 본 발명이 이에 한정되지 않는 것은 당연하다.

트랜지스터 블록(TRB)은 병렬로 연결된 x(x는 1이상의 정수)개의 트랜지스터들을 포함할 수 있다. 트랜지스터 블록(TRB)에 포함된 x개의 트랜지스터들 및 온 트랜지스터(OT)의 게이트에는, 제1 라이트 동작 전압(WRV1)이 인가될 수 있다. 예컨대, 제1 라이트 동작 전압(WRV1)이 인에이블될 때, 트랜지스터 블록(TRB)에 포함된 x개의 트랜지스터들 및 온 트랜지스터(OT)는 활성화(예컨대, 온(ON)) 될 수 있다. 반면, 제어 트랜지스터(CT)의 게이트에는, 라이트 구동 신호(WRF)가 인가될 수 있다. 예컨대, 라이트 구동 신호(WRF)가 인에이블될 때, 제어 트랜지스터(CT)는 활성화될 수 있다.

제1 라이트 제어기(152)의 저항 값은 라이트 구동 신호(WRF)가 인에이블 되는 경우보다, 라이트 구동 신호(WRF)가 디스에이블 되는 경우가 더 클 수 있다. 따라서, 도4 및 도 7을 참조하면, 라이트 구동 신호(WRF)의 출력을 제어함으로써, 제1 라이트 제어기(152)의 저항 값을 변경할 수 있고, 이는 셀 전류(IMT)의 크기를 변경할 수 있다는 것을 의미할 수 있다. 구체적으로는, 라이트 구동 신호(WRF)의 출력 타이밍을 제어함으로써, 상술한 라이트 구동 시간(TFW)을 변경할 수 있고, 트랜지스터 블록(TRB)에 포함된 트랜지스터들의 수, x를 제어함으로써, 셀 전류(IMT)의 크기를 결정할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.

상술한 제1 라이트 제어기(152)의 동작은 제2 라이트 제어기(153) 및 리드 제어기(158)에도 동일하게 적용될 수 있다.

도 8 및 9는 본 발명의 실시 예들에 따른 MTJ 구조(MTJ)의 구성을 나타내는 블록도이다. 도 8 및 9에 따르면, MTJ 구조(MTJ)는 피닝층(10a) 및 핀드층(10b)으로 이루어지는 고정층(10)과, 터널 베리어막(12) 및 자유막(14)이 적층된 형상을 갖는다.

도 4 내지 9를 참조하면, 메모리 셀(MC) 내의 MTJ 구조(MTJ)에 전류를 인가하면 상기 MTJ 구조(MTJ) 내의 자유막(14)에서 자화 반전이 이루어짐으로써 데이터가 기록될 수 있다. 즉, 메모리 셀 내에 스위칭 전류가 인가되어 상기 자유막(14)의 스핀이 핀드층(10b)과 동일한 상태로 정렬되어 온 상태(도 8)가 되거나, 또는 상기 자유막(14)의 스핀이 핀드층(10b)과 반대가 되는 오프 상태(도 9)가 되도록 하여 메모리 셀 내에 데이터를 기록할 수 있다. 메모리 셀(MC)이 오프 상태가 되면, 상기 MTJ 구조(MTJ)은 높은 저항을 갖게 된다. 이와 같이, 상기 메모리 셀 내에는 상기 자화 반전에 요구 는 적절한 레벨의 스위칭 전류가 인가됨으로써 데이터가 기록될 수 있다.

도 10은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 라이트 동작을 나타내는 타이밍도 이다. 도 10을 참조하면, 시점 T0에서, 비트라인 제어신호(BLA)는 인에이블 될 수 있다. 상술한 바와 같이, 비트라인 제어신호(BLA)가 인에이블 되면, 상응하는 비트라인(BL) 및 소스라인(SL)이 비트라인 제어회로(155)에 의해 활성화될 수 있다.

제1 라이트 동작 또는 제2 라이트 동작에 따라, 셀 전류(IMT)의 방향이 달라질 수 있지만, 아래에서는 설명의 편의를 위하여 셀 전류(IMT)의 방향은 고려하지 않는다.

시점 T0에서, 제1 라이트 제어 신호(WR1) 또는 제2 라이트 제어 신호(WR2)는 인에이블 될 수 있다. 따라서, 도 4에 도시된 라이트 드라이버(151)에 포함된 복수의 스위치들은 활성화될 수 있다.

시점 T0에서, 프리차지 제어신호(PRE)는 인에이블 될 수 있다. 따라서, 도 5에 도시된 프리차지 회로(154)는 활성화 되고, 상응하는 비트라인(BL) 및 소스라인(SL)이 프리차지 회로(154)에 의해 기준 전압(VRB)로 프리차지 될 수 있다. 이때, 기준 전압(VRB)는 라이트 동작을 위한 프리차지 전압일 수 있다.

프라차지 제어 신호(PRE)는 라이트 프리차지 시간(TPW)동안 인에이블 될 수 있다. 실시 예에 따라, 라이트 프리차지 시간(TPW)은 1ns~2ns 범위 일 수 있다.

구간 T0~T1에서, 셀 전류(IMT)는 흐르지 않을 수 있다.

시점 T1에서, 프리차지 제어신호(PRE)는 디스에이블되고, 상응하는 워드라인(WL)이 활성화 될 수 있고, 이에 따라 셀 전류(IMT)가 흐를 수 있다.

시점 T1에서, 라이트 구동 신호(WRF)는 인에이블 될 수 있다. 라이트 구동 신호(WRF)는 라이트 구동 시간(TFW)동안 인에이블 될 수 있다. 실시 예에 따라, 라이트 구동 시간(TFW)은 0~5ns 범위일 수 있다.

구간 T1~T2에서, 셀 전류(IMT)는 제1 라이트 전류 값(W1)을 가질 수 있다.

시점 T2에서, 라이트 구동 신호(WRF)는 디스에이블 될 수 있다. 따라서, 셀 전류(IMT)는 제1 라이트 전류 값(W1)에서 제2 라이트 전류 값(W2)으로 변경될 수 있다. 예컨대, 제2 라이트 전류 값(W2)는 제1 라이트 전류 값(W1)보다 작을 수 있다.

구간 T2~T3에서, 셀 전류(IMT)는 제2 라이트 전류 값(W2)을 가질 수 있다.

시점 T3에서, 상응하는 워드라인(WL)이 비활성화 될 수 있고, 이에 따라 셀 전류(IMT)가 흐르지 않을 수 있다.

시점 T4에서, 비트라인 제어 신호(BLA), 제1 라이트 제어 신호(WR1) 및 제2 라이트 제어 신호(WR2)가 디스에이블 될 수 있다.

라이트 세팅 시간(TSW)는 구간 T3~T4를 칭하며, 이는 반도체 메모리 장치(100)의 라이트 동작 시 오작동을 방지하기 위해 설정될 수 있다.

도 11은 본 발명의 실시 예들에 따른 반도체 메모리 장치의 리드 동작을 나타내는 타이밍도 이다. 도 11을 참조하면, 시점 T0에서, 비트라인 제어신호(BLA)는 인에이블 될 수 있다. 상술한 바와 같이, 비트라인 제어신호(BLA)가 인에이블 되면, 상응하는 비트라인(BL) 및 소스라인(SL)이 비트라인 제어회로(155)에 의해 활성화될 수 있다.

시점 T0에서, 리드 제어 신호(RD)는 인에이블 될 수 있다. 따라서, 도 6에 도시된 감지 증폭기(156)에 포함된 복수의 스위치들은 활성화될 수 있다.

시점 T0에서, 프리차지 제어신호(PRE)는 인에이블 될 수 있다. 따라서, 도 5에 도시된 프리차지 회로(154)는 활성화 되고, 상응하는 비트라인(BL) 및 소스라인(SL)이 프리차지 회로(154)에 의해 기준 전압(VRB)로 프리차지 될 수 있다. 이때, 기준 전압(VRB)는 리드 동작을 위한 프리차지 전압일 수 있다.

프라차지 제어 신호(PRE)는 리드 프리차지 시간(TPR)동안 인에이블 될 수 있다. 실시 예에 따라, 리드 프리차지 시간(TPR)은 1ns~2ns 범위 일 수 있다.

구간 T0~T1에서, 셀 전류(IMT)는 흐르지 않을 수 있다.

시점 T1에서, 리드 구동 신호(RDF)는 인에이블 될 수 있다. 리드 구동 신호(RDF)는 리드 구동 시간(TFR)동안 인에이블 될 수 있다. 실시 예에 따라, 리드 구동 시간(TFR)은 0~5ns 범위일 수 있다.

구간 T1~T2에서, 셀 전류(IMT)는 제1 리드 전류 값(R1)을 가질 수 있다.

시점 T2에서, 리드 구동 신호(RDF)는 디스에이블 될 수 있다. 따라서, 셀 전류(IMT)는 제1 리드 전류 값(R1)에서 제2 리드 전류 값(R2)으로 변경될 수 있다. 예컨대, 제2 리드 전류 값(R2)은 제1 리드 전류 값(R1)보다 작을 수 있다.

구간 T2~T3에서, 셀 전류(IMT)는 제2 리드 전류 값(R2)을 가질 수 있다.

시점 T4에서, 비트라인 제어 신호(BLA), 리드 제어 신호(RD)가 디스에이블 될 수 있다.

리드 세팅 시간(TSR)는 구간 T3~T4를 칭하며, 이는 반도체 메모리 장치(100)의 리드 동작 시 오작동을 방지하기 위해 설정될 수 있다.

도 12는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 동작을 나타내는 블록도이다. 도 13은 도 12에 도시된 타이밍 컨트롤러의 연산 결과를 나타내는 표이다.

설명의 편의를 위하여, 도 12에는 메모리 셀 어레이(110), 제어 로직(120), 로우 디코더(140) 및 라이트 드라이버 & 증폭 감지기 블록(150)이 도시되었다.

도 12 및 도 13을 참조하면, 메모리 셀 어레이(110)는 복수의 워드라인들(WL1~WLm)을 포함할 수 있다. 도 12에는 설명의 편의를 위해 m이 32인 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다.

제1 내지 제8 워드라인들(WL1~WL8)은 제1 그룹(G1)으로 설정되고, 제9 내지 제16 워드라인들(WL9~WL16)은 제2 그룹(G2)으로 설정되고, 제17 내지 제24 워드라인들(WL17~WL24)은 제3 그룹(G3)으로 설정되고, 제25 내지 제32 워드라인들(WL25~WL32)은 제4 그룹(G4)로 설정될 수 있다.

도 12에는 8개의 워드라인이 하나의 그룹을 구성하는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다.

제4 그룹(G4)에서 제1 그룹(G1)으로 갈수록, 메모리 셀(MC) 및 라이트 드라이버 & 증폭 감지기 블록(150)과의 거리는 증가하게 된다. 따라서, 제1 그룹(G1)과 제4 그룹(G4)에 동일한 구동 전압 또는 제어 신호를 인가하게 되는 경우, 메모리 셀 어레이(110) 내부의 기생 저항(Rp) 및 기생 커패시터(Cp)로 인하여, 구동 전압 또는 제어 신호의 파형이 변경되고(예컨대, RC 딜레이(Delay)가 발생할 수 있다.), 이로 인하여 동작 스피드가 느려질 수 있다. 또는, 실시 예들에 따라, 오작동이 발생할 수 있다. 예컨대, 제1 그룹(G1)에 대한 라이트 동작 또는 리드 동작 시, 데이터에 에러가 발생할 수 있다.

제어 로직(120)은 타이밍 컨트롤러(125)를 포함할 수 있다. 제어 로직(120)은 타이밍 컨트롤러(125)의 제어에 따라, 복수의 제어 신호들(WRF, WR1, WR2, PRE, RDF 및 RD)을 출력할 수 있다.

반도체 메모리 장치(100)의 동작 스피드를 향상시키고, 오작동을 방지하기 위해, 타이밍 컨트롤러(125)는 복수의 제어 신호들(WRF, WR1, WR2, PRE, RDF 및 RD)의 출력 타이밍을 제어할 수 있다. 즉, 타이밍 컨트롤러(125)는 기생 저항(Rp) 및 기생 커패시터(Cp)를 반영한 라이트 구동 시간(TFW) 및 리드 구동 시간(TFR)를 설정할 수 있다. 이에 따라서, 제1 그룹(G1) 내지 제4 그룹(G4) 각각에 실질적으로 인가되는 제어 신호를 동일하게 되고, 반도체 메모리 장치(100)의 동작 속도가 향상될 수 있다.

예컨대, 타이밍 컨트롤러(125)는 도 10 및 도 11에 도시된 바와 같이 복수의 제어 신호들 (WRF, WR1, WR2, PRE, RDF 및 RD)이 출력되도록, 라이트 구동 신호(WRF), 제1 및 제2 라이트 제어 신호(WR1, WR2), 프리차지 제어신호(PRE), 리드 구동 신호(RDF) 및 리드 제어 신호(RD)의 출력 타이밍을 제어할 수 있다. 즉, 라이트 동작의 경우, 타이밍 컨트롤러(125)는 라이트 프리차지 시간(TPW), 라이트 구동 시간(TFW), 및 라이트 세팅 시간(TSW)을 설정할 수 있고, 리드 동작의 경우, 타이밍 컨트롤러(125)는 리드 프리차지 시간(TPR), 리드 구동 시간(TFR) 및 리드 세팅 시간(TSR)을 설정할 수 있다.

도 13은 타이밍 컨트롤러(125)가 동작 속도를 향상시키기 위하여, 라이트 구동 시간(TFW) 및 리드 구동 시간(TFR)을 연산으로 산출하는 방법을 나타내는 표이다. 도 13에는 설명의 편의를 위하여, 라이트 구동 시간(TFW) 및 리드 구동 시간(TFR)가 서로 동일한 값을 갖는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다.

도 10 내지 도 13을 참조하면, 제1 그룹(G1)으로 갈수록, 기생 저항(Rp) 및 기생 커패시터(Cp)는 증가할 수 있다. 따라서, 제1 그룹(G1)에 상응하는 라이트 구동 시간(TFW) 및 리드 구동 시간(TFR)이 가장 크고 제4 그룹(G4)에 상응하는 라이트 구동 시간(TFW) 및 리드 구동 시간(TFR)이 가장 작을 수 있다. 복수의 그룹들(G1~G4)에 상응하는 라이트 구동 시간(TFW)들 및 리드 구동 시간(TFR)들 각각은 그룹의 위치에 따라 선형적으로 증가/감소할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

예컨대, 제4 그룹(G4)에 상응하는 라이트 구동 시간(TFW)은 ?TD1?일 수 있다. TD1은 기 설정된 값일 수 있다. 제3 그룹(G3)에 상응하는 라이트 구동 시간(TFW)은 ?TD1+TD2?일 수 있다. TD2는 기생 저항(Rp)의 저항 값과 기생 커패시터(Cp)의 커패시터 값의 곱으로 산출 될 수 있다. 제2 그룹(G2)에 상응하는 라이트 구동 시간(TFW)은 ?TD1+2*TD2?일 수 있다. 제4 그룹(G4)에 상응하는 라이트 구동 시간(TFW)은 ?TD1+3*TD2?일 수 있다.

상기 내용은 리드 구동 시간(TFR)에도 동일하게 적용될 수 있다.

도 13에는 4개의 그룹에 따라, 리드 구동 시간(TFR) 및 라이트 구동 시간(TWR)이 산출되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시 예들에 따라, 워드라인들 별로 리드 구동 시간(TFR) 및 라이트 구동 시간(TWR)이 산출될 수 있다.

도 14은 도 1에 도시된 반도체 메모리 장치를 포함하는 패키지의 일 실시 예를 나타내는 개념도이다.

도 1과 도 14을 참조하면, 패키지(300)는 패키지 기판(310)상에 순차적으로 적층되는 다수의 반도체 장치들(330, 340, 및 350)을 포함할 수 있다. 다수의 반도체 장치들(330~1050) 각각은 반도체 메모리 장치(100)일 수 있다.

패키지(300)는 PoP(Package On Package), BGAs(Ball Grid Arrays), CSPs(Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), COB(Chip On Board), CERDIP(CERamic Dual In-Line Package), MQFP(plastic metric quad flat pack), TQFP(Thin Quad Flat Pack), SOIC(small-outline integrated circuit), SSOP(shrink small outline package), TSOP(thin small outline), SIP(system in package), MCP(multi chip package), WLP(wafer-level package), 또는 WSP (wafer-level processed stack package) 등으로 구현될 수 있다.

실시 예에 따라, 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(330~350) 중에서 하나 이상의 반도체 장치의 내부에 구현될 수도 있고, 패키지 기판(310) 상에 구현될 수도 있다.

다수의 반도체 장치들(330~350) 사이의 전기적 연결을 위해서, 전기적 수직적 연결 수단(electrical vertical connection means), 예컨대 TSV(Through-silicon via)이 사용될 수 있다.

패키지(300)는 메모리 컨트롤러와 메모리 셀 어레이 다이가 적층된 구조의 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 "HMC")로 구현될 수 있다. HMC로 구현함으로써, 대역폭 증가로 인한 반도체 메모리 장치의 성능 향상, 반도체 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.

도 15는 도 1에 도시된 반도체 메모리 장치를 포함하는 패키지의 일 실시 예를 입체적으로 나타내는 개념도이다.

도 1, 도 14, 및 도 15를 참조하면, 패키지(300')는 각각의 TSV(360)을 통해 서로 연결된 적층 구조의 다수의 다이들(330~350)을 포함한다.

도 16은 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 일 실시 예를 나타낸다.

도 1, 및 도 14 내지 도 16을 참조하면, 시스템(400)은 전자 장치 또는 휴대용 장치(portable device)로 구현될 수 있다. 상기 휴대용 장치는 이동 전화기 (cellular phone), 스마트폰(smart phone), 또는 태블릿(tablet) PC로 구현될 수 있다.

시스템(400)은 프로세서(411)와 반도체 메모리 장치(413)를 포함한다. 반도체 메모리 장치(413)는 도 1의 반도체 메모리 장치(100)일 수 있다.

실시 예에 따라, 프로세서 (411)와 반도체 메모리 장치(413)는 패키지(410)로 패키징될 수 있다. 이 경우, 패키지 (410)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(410)는 도 14에 도시된 패키지(300) 또는 도 15에 도시된 패키지 (300')를 의미할 수 있다.

프로세서(411)는 반도체 메모리 장치(413)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(415)를 포함한다. 메모리 컨트롤러(415)는 시스템(400)의 전반적인 동작을 제어하는 프로세서(411)에 의하여 제어된다. 실시 예에 따라, 메모리 컨트롤러(415)는 프로세서(411)와 반도체 메모리 장치 (413) 사이에 접속될 수 있다.

반도체 메모리 장치(413)에 저장된 데이터는, 프로세서(411)의 제어에 따라, 디스플레이(420)를 통하여 디스플레이될 수 있다.

무선 송수신기(430)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(411)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(411)는 무선 송수신기(430)로부터 출력된 신호를 처리하고, 처리된 신호를 반도체 메모리 장치(413)에 저장하거나 또는 디스플레이(420)를 통하여 디스플레이할 수 있다.

무선 송수신기(430)는 프로세서(411)로부터 출력된 신호를 무선 신호로 변환하고 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.

입력 장치(440)는 프로세서(411)의 동작을 제어하기 위한 제어 신호 또는 프로세서(411)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.

프로세서(411)는 반도체 메모리 장치(413)로부터 출력된 데이터, 무선 송수신기(430)로부터 출력된 무선 신호, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)를 제어할 수 있다.

도 17는 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 다른 실시 예를 나타낸다.

도 1, 도 14, 도 15, 및 도 17을 참조하면, 시스템(500)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.

시스템(500)은 시스템(500)의 전반적인 동작을 제어하기 위한 프로세서(511)와 반도체 메모리 장치(513)를 포함한다. 반도체 메모리 장치(513)는 도 1에 도시된 반도체 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 프로세서(511)와 반도체 메모리 장치(513)는 패키지 (510)로 패키징될 수 있다. 패키지(510)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지 (510)는 도 14에 도시된 패키지(300) 또는 도 15에 도시된 패키지 (300')를 의미할 수 있다.

프로세서(511)는 반도체 메모리 장치(513)의 동작을 제어하는 메모리 컨트롤러(515)를 포함할 수 있다.

프로세서(511)는 입력 장치(520)에 의하여 발생한 입력 신호에 따라 반도체 메모리 장치(513)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(520)는 터치 패드(touch pad) 또는 컴퓨터 마우스 (computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.

도 18는 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 14, 도 15, 및 도 18를 참조하면, 시스템(600)은 메모리 카드 (memory card) 또는 스마트 카드(smart card)로 구현될 수 있다.

시스템(600)은 반도체 메모리 장치(613), 메모리 컨트롤러(611), 및 카드 인터페이스(610)를 포함한다. 반도체 메모리 장치(613)는 도 1에 도시된 반도체 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 반도체 메모리 장치(613)와 메모리 컨트롤러(611)는 패키지(610)로 패키징될 수 있다. 패키지(610)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(610)는 도 14에 도시된 패키지(300) 또는 도 15에 도시된 패키지 (300')를 의미할 수 있다.

메모리 컨트롤러(611)는 반도체 메모리 장치(613)와 카드 인터페이스(620) 사이에서 데이터의 교환을 제어할 수 있다.

실시 예에 따라, 카드 인터페이스(620)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.

카드 인터페이스(620)는 호스트의 프로토콜에 따라 상기 호스트와 메모리 컨트롤러(611) 사이에서 데이터 교환을 인터페이싱할 수 있다.

시스템(600)이 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트와 접속될 때, 상기 호스트는 카드 인터페이스(620)와 메모리 컨트롤러(611)를 통하여 반도체 메모리 장치(613)에 저장된 데이터를 주거나 받을 수 있다.

도 19은 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 14, 도 15, 및 도 19을 참조하면, 시스템(700)은 디지털 카메라 또는 디지털 카메라가 부착된 포터블 디바이스(portable device)로 구현될 수 있다.

시스템(700)은 시스템(700)의 전반적인 동작을 제어하는 프로세서(711)와 반도체 메모리 장치(713)를 포함한다. 이때, 반도체 메모리 장치(713)는 도 1에 도시된 반도체 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 프로세서(711)와 반도체 메모리 장치(713)는 패키지(710)로 패키징될 수 있다. 패키지(710)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지 (710)는 도 14에 도시된 패키지(300) 또는 도 15에 도시된 패키지 (300')를 의미할 수 있다.

시스템(700)의 이미지 센서(720)는 광학 이미지를 디지털 신호로 변환하고, 변환된 디지털 신호는 프로세서(711)의 제어 하에 반도체 메모리 장치(713)에 저장되거나 또는 디스플레이(730)를 통하여 디스플레이된다. 또한, 반도체 메모리 장치(713)에 저장된 디지털 신호는 프로세서(711)의 제어 하에 디스플레이(730)를 통하여 디스플레이된다.

도 20은 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 14, 도 15, 및 도 20을 참조하면, 시스템(800)은 반도체 메모리 장치(813)와 시스템(800)의 전반적인 동작을 제어할 수 있는 프로세서(811)를 포함한다. 반도체 메모리 장치(813)는 도 1에 도시된 반도체 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 반도체 메모리 장치(813)와 프로세서(811)는 패키지(810)로 패키징될 수 있다. 패키지(810)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지 (810)는 도 14에 도시된 패키지(300) 또는 도 15에 도시된 패키지 (300')를 의미할 수 있다.

프로세서(811)는 반도체 메모리 장치 (813)의 동작을 제어하기 위한 메모리 컨트롤러(815)를 포함한다.

시스템(800)은 프로세서(811)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리(840)를 포함한다. 메모리(840)는 ROM(read only memory) 또는 플래시 메모리와 같은 비휘발성 메모리로 구현될 수 있다.

시스템(800)에 접속된 호스트는 프로세서(811)와 호스트 인터페이스(830)를 통하여 반도체 메모리 장치(813)와 데이터를 주거나 받을 수 있다. 이때 메모리 컨트롤러(815)는 메모리 인터페이스의 기능을 수행할 수 있다.

실시 예에 따라, 시스템(800)은 ECC(error correction code) 블록 (820)을 더 포함할 수 있다.

프로세서(811)의 제어에 따라 동작하는 ECC 블록(820)은 메모리 컨트롤러(815)를 통하여 반도체 메모리 장치(813)로부터 읽혀진 데이터에 포함된 에러를 검출하고 정정할 수 있다.

프로세서(811)는 버스(801)를 통하여 ECC 블록(820), 호스트 인터페이스(830), 및 메모리(840) 사이에서 데이터의 교환을 제어할 수 있다.

시스템(800)은 USB(Universal Serial Bus) 메모리 드라이브 또는 메모리 스틱(memory stick)으로 구현될 수 있다.

도 21은 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 14, 도 15, 및 도 21을 참조하면, 시스템(900)은 데이터 저장 장치로 구현될 수 있다. 시스템(900)은 다수의 반도체 메모리 장치들(920) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(910)를 포함할 수 있다. 시스템(900)은 메모리 모듈로 구현될 수 있다.

다수의 반도체 메모리 장치들(920) 각각은 도 1에 도시된 반도체 메모리 장치(100)를 의미할 수 있다.

도 22는 도 1에 도시된 반도체 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 22를 참조하면, 시스템(1000)은 채널(1001)을 통하여 데이터 통신하는 제1시스템(1100)과 제2시스템(1200)을 포함할 수 있다.

채널(1001)은 광학적 접속 수단을 의미할 수 있다. 상기 광학적 접속 수단은 광섬유(optical fiber), 광도파로(optical waveguide), 또는 광신호를 전송하는 매체를 의미할 수 있다.

도 1과 도 19를 참조하면, 제1시스템(1100)은 제1반도체 메모리 장치(100a)와 전광 변환 회로(1110)를 포함할 수 있다. 전광 변환 회로(1110)는 제1반도체 메모리 장치(100a)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단 (1001)을 통하여 제2시스템(1200)으로 출력할 수 있다.

제2시스템(1200)은 광전 변환 회로(1220)와 제2반도체 메모리 장치(100b)를 포함한다. 광전 변환 회로(1220)는 광학적 접속 수단(1001)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제2반도체 메모리 장치(100b)로 전송할 수 있다.

제1시스템(1100)은 광전 변환 회로(1120)를 더 포함하고, 제2시스템(1200)은 전광 변환 회로(1210)를 더 포함할 수 있다.

제2시스템(1200)이 제1시스템(1100)으로 데이터를 전송할 때, 전광 변환 회로(1210)는 제2반도체 메모리 장치(100b)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단(1001)을 통하여 제1시스템(1100)으로 출력할 수 있다. 광전 변환 회로(1120)는 광학적 접속 수단(1001)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제1반도체 메모리 장치(100a)로 전송할 수 있다. 각 반도체 메모리 장치(100a와 100b)의 구조와 동작은 도 1의 반도체 메모리 장치(100)의 구조와 동작과 실질적으로 동일하다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 제어 로직
130: 전압 생성기
140: 로우 디코더
150: 라이트 드라이버 & 감지 증폭기
151: 라이트 드라이버
152: 제1 라이트 제어기
153: 제2 라이트 제어기
154: 프리차지 회로
155: 비트라인 제어 회로
156: 감지 증폭기
157: 센스 앰프 회로
158: 리드 제어기
160: 컬럼 디코더
170: 입출력 블록

Claims

STT-MRAM(Spin Torque Transfer-Magnetic Random Access Memory)을 포함하는 반도체 메모리 장치에 있어서,
복수의 워드라인들, 복수의 비트라인들, 및 복수의 센스라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
상기 메모리 셀 어레이에 포함된 복수의 메모리 셀들 각각에 셀 전류를 제공하여 리드 동작 또는 라이트 동작을 수행하는 주변 회로를 포함하고,
상기 주변 회로는 상기 복수의 워드라인들 각각의 위치에 따라, 상기 셀 전류를 제어하되,
라이트 구동 신호에 기초하여, 상기 셀 전류를 제어하는 제1 라이트 제어기 및 제2 라이트 제어기를 포함하고,
상기 제1 라이트 제어기 및 상기 제2 라이트 제어기는 상기 라이트 구동 신호가 인에이블된 경우, 상기 셀 전류가 제1 라이트 전류 값을 갖도록 하고, 상기 라이트 구동 신호가 디스에이블된 경우, 상기 셀 전류가 제2 라이트 전류 값을 갖도록 하는 반도체 메모리 장치.
제1항에 있어서, 상기 주변 회로는
복수의 제어 신호들을 생성하는 제어 로직; 및
상기 복수의 제어 신호들에 기초하여, 상기 복수의 메모리 셀들에 상기 셀 전류를 발생시키는 라이트 드라이버 & 감지 증폭기 블록을 포함하고,
상기 복수의 제어 신호들는 라이트 구동 신호 및 리드 구동 신호를 포함하는 반도체 메모리 장치.
제2항에 있어서, 상기 라이트 드라이버 & 감지 증폭기 블록은
라이트 동작 시, 제1 및 제2 라이트 제어 신호, 및 상기 라이트 구동 신호에 기초하여, 상기 셀 전류를 제어하는 라이트 드라이버; 및
상기 리드 동작 시, 리드 제어 신호, 및 상기 리드 구동 신호에 기초하여, 상기 셀 전류를 제어하는 감지 증폭기를 포함하는 반도체 메모리 장치
제3항에 있어서,
상기 제어 로직은 리드 구동 시간 및 라이트 구동 시간을 생성하는 타이밍 컨트롤러를 포함하고,
상기 리드 구동 시간은 상기 셀 전류가 제2 리드 전류 값보다 큰 제1 리드 전류 값을 갖는 시간에 대한 신호이고,
상기 라이트 구동 시간은 상기 셀 전류가 제2 라이트 전류 값보다 큰 제1 라이트 전류 값을 갖는 시간에 대한 신호이고,
상기 제어 로직은 상기 리드 구동 시간 및 상기 라이트 구동 시간을 기초로 상기 라이트 구동 신호 및 상기 리드 구동 신호를 생성하는 반도체 메모리 장치.
삭제
제4항에 있어서, 상기 감지 증폭기는
상기 셀 전류를 감지하고 데이터를 출력하는 센스 앰프 회로; 및
상기 리드 구동 신호에 기초하여, 상기 셀 전류를 제어하는 리드 제어기을 포함하고,
상기 리드 제어기는 상기 리드 구동 신호가 인에이블된 경우, 상기 셀 전류가 상기 제1 리드 전류 값을 갖도록 하고, 상기 리드 구동 신호가 디스에이블된 경우, 상기 셀 전류가 상기 제2 리드 전류 값을 갖도록 하는 반도체 메모리 장치.
제3항에 있어서, 상기 라이트 드라이버 & 감지 증폭기 블록은
프리차지 제어신호에 기초하여, 상기 복수의 비트라인들 및 상기 복수의 센스라인들를 프리차지하는 프리차지 회로; 및
비트라인 제어신호에 기초하여, 상기 복수의 비트라인들 및 상기 복수의 센스라인들를 제어하는 비트라인 제어회로을 더 포함하고,
상기 복수의 제어 신호들은 상기 프리차지 제어신호를 더 포함하고,
상기 프리차지 회로 및 상기 비트라인 제어회로 각각은 상기 복수의 비트라인들 및 상기 복수의 센스라인들에 상응하는 복수의 스위치들을 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 제1 라이트 제어기 및 상기 제2 라이트 제어기 각각은
제1노드 및 제2노드 사이에 연결된 온 트랜지스터;
상기 제1노드 및 제3노드 사이에 연결된 트랜지스터 블록; 및
상기 제2노드 및 상기 제3노드 사이에 연결된 제어 트랜지스터를 포함하고,
상기 트랜지스터 블록은 x(x는 1이상의 정수)개의 트랜지스터들을 포함하고,
상기 트랜지스터 블록에 포함된 트랜지스터들의 수(x)에 따라, 상기 제1 라이트 전류 값이 결정되는 반도체 메모리 장치.
제1 방향으로 정렬된 복수의 워드라인들, 제2 방향으로 정렬된 복수의 비트라인들, 및 제2 방향으로 정렬된 복수의 센스라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
복수의 제어 신호들을 생성하는 제어 로직; 및
상기 복수의 제어 신호들에 기초하여, 상기 복수의 메모리 셀들에 셀 전류를 발생시키는 라이트 드라이버 & 감지 증폭기 블록을 포함하고,
상기 복수의 제어 신호들은 라이트 구동 신호 및 리드 구동 신호를 포함하되,
상기 라이트 구동 신호에 기초하여, 상기 셀 전류를 제어하는 제1 라이트 제어기 및 제2 라이트 제어기를 포함하고,
상기 제1 라이트 제어기 및 상기 제2 라이트 제어기는 상기 라이트 구동 신호가 인에이블된 경우, 상기 셀 전류가 제1 라이트 전류 값을 갖도록 하고, 상기 라이트 구동 신호가 디스에이블된 경우, 상기 셀 전류가 제2 라이트 전류 값을 갖도록 하는 반도체 메모리 장치.
제9항에 있어서, 상기 라이트 드라이버 & 감지 증폭기 블록은
상기 라이트 구동 신호에 기초하여, 상기 셀 전류를 제어하는 제1 라이트 제어기 및 제2 라이트 제어기를 포함하고,
상기 제1 라이트 제어기 및 상기 제2 라이트 제어기 각각은
제어 트랜지스터;
상기 제어 트랜지스터와 직렬로 연결된 트랜지스터 블록; 및
상기 트랜지스터 블록와 병렬로 연결된 온 트랜지스터를 포함하고,
상기 트랜지스터 블록은 x(x는 1이상의 정수)개의 트랜지스터들을 포함하고,
상기 트랜지스터 블록에 포함된 트랜지스터들의 수(x)에 따라, 제1 라이트 전류 값이 결정되는 반도체 메모리 장치.