TWI785299B

TWI785299B - 記憶裝置

Info

Publication number: TWI785299B
Application number: TW109100107A
Authority: TW
Inventors: 岸達也; 稲場恒夫; 渡邉大輔; 中山昌彥; 尾形誠之; 都甲大; 相川尚德; 小瀬木淳一; 永瀬俊彥; 李永珉; 澤田和也
Original assignee: 日商鎧俠股份有限公司
Priority date: 2016-09-09
Filing date: 2017-01-23
Publication date: 2022-12-01
Also published as: CN107808681B; US10910032B2; CN107808681A; TW201812757A; US20180075895A1; TWI684979B; US20190259438A1; US10325640B2; TW202020873A

Abstract

本發明提供一種記憶裝置。根據本發明之實施方式，記憶裝置包含：磁阻元件，其包含第1及第2磁性層、以及設置於前述第1及第2磁性層間之非磁性層；及寫入電路，其控制將前述第1及第2磁性層之磁化設定為平行狀態之第1寫入、及將前述第1及第2磁性層之磁化設定為反平行狀態之第2寫入，而使電流脈衝在前述磁阻元件中流動。前述第1寫入所使用之第1脈衝型樣與前述第2寫入所使用之第2脈衝型樣不同。

Description

記憶裝置

本發明之實施方式係關於一種記憶裝置。

作為半導體記憶裝置之一種已知悉電阻變化型記憶體。又，作為電阻變化型記憶體之一種已知悉MRAM(magnetoresistive random access memory，磁阻隨機存取記憶體)。MRAM係在記憶資訊之記憶體單元使用具有磁阻效應(magnetoresistive effect)之磁阻元件的記憶體裝置。就MRAM之寫入方法而言，存在有自旋注入寫入方法。由於該自旋注入寫入方法具有磁性體之尺寸愈小則磁化反轉所需要之自旋注入電流愈小的性質，故有利於高積體化、低耗電化、及高性能化。

本發明之實施方式提供一種可減少資料寫入時之故障位元之記憶裝置。本發明之實施方式之記憶裝置具備：磁阻元件，其包含第1及第2磁性層、以及設置於前述第1及第2磁性層間之非磁性層；及寫入電路，其控制將前述第1及第2磁性層之磁化設定為平行狀態之第1寫入、及將前述第1及第2磁性層之磁化設定為反平行狀態之第2寫入，而使電流脈衝在前述磁阻元件中流動；且前述第1寫入所使用之第1脈衝型樣與前述第2寫入所使用之第2脈衝型樣不同。

［考察］ MRAM(magnetoresistive random access memory，磁阻隨機存取記憶體)之寫入在理論上以由以下之式(1)賦予之概率(WER：write error rate，寫入錯誤率)發生寫入錯誤，該式(1)係以在磁性穿隧接面(magnetic tunnel junction：MTJ)元件中流動之電流Iw(或對MTJ元件施加之電壓Vw)、寫入脈衝寬度t、記憶層之磁各向異性磁場Hk、及記憶層之保持特性Δ為主要參數。

此處係使用n=2。t_inc 係直至記憶層之磁化實際上反轉為止所耗費之時間，f_O 係固有頻率，為約1 GHz，IcO係相對於記憶層之1 nsec脈衝寫入之反轉電流臨限值，Hext係外部磁場。根據該式可知，若寫入電流Iw變大，則寫入概率呈(二次)指數函數性減少，而寫入錯誤率單調減少。在面內方式MRAM中顯示有以下情形：存在有顯示寫入錯誤率WER之電壓依存性偏離理論的異常之動作的位元。其一者被稱為「飄移」，係在WER之電壓依存性中產生自中途朝向劣化方向分歧之依存性者。由於此係WER之劣化故而對裝置動作引起深刻的錯誤。其又一者被稱為「向後跳躍」，係在高電壓側偏離理論而WER增加者。通常，由於電壓為一定故可不予以考量，但由於亦存在有因反轉電流臨限值Ic之不均一而在Ic之小位元中以低概率發生之可能性，故需要注意。其後，「飄移」亦在若干個大學、企業中得到確認，利用FMR(ferromagnetic resonance measurements，鐵磁共振量測)之方法顯示其原因係在MTJ元件之記憶層產生準安定(metastable)之磁區之故。亦即，一進行寫入，則通常在一個安定點之周圍因熱波動而振動之自旋接受自旋轉矩而增大振幅，若有充分大之電壓或電流流動，則超越臨界點產生反轉，最終逐漸朝向另一個安定點收斂。然而，若在臨界點附近產生磁區，則由於形成準安定之狀態，故以某一概率恢復原樣。其使WER惡化，且在電壓依存性上引起飄移。作為其對策，有人提議利用材料之適當配置而不易產生磁區之方案。另一方面，有人提議藉由改變寫入方式而減少磁區之產生，據此改善WER。亦即，此界揭示有藉由將單一之寫入脈衝分割為複數個更短之脈衝，並使反方向電流在短脈衝間之間隔中流動或切斷電流，藉而消除準安定狀態，最終朝意欲之方向使寫入成功之方法。最近，MRAM從可擴縮性、低Ic之觀點出發以垂直方式為主流。迄今為止係考量在垂直方式中不發生如上述之飄移。然而，在2016年報告有即便在垂直方式中仍形成準安定之磁區，而發生WER劣化之飄移之情形。即便在垂直方式之情形下仍須要消除準安定之磁區，前述之分割脈衝之方法事屬有效。然而，若詳細地解析則可知在「0」寫入之情形下容易形成準安定之磁區，從理論上之解析出發，直至反轉實質上開始為止之時間t_inc 成為負之狀態。因此，可明確化的是複數個脈衝之施加具有效果。另一方面，在「1」寫入之情形下，由於準安定之磁區之產生非常少，且，自旋轉矩相對弱，故直至反轉實質上開始為止之時間t_inc 為長。因而，可明確的是，與「0」寫入之情形相比狀況大為不同，施加複數個脈衝反而使WER惡化。因而，單純地施加複數個脈衝之寫入方法會失去實用上之效果，而需要新的寫入方式。以下，針對實施方式參照圖式進行說明。此外，在以下之說明中，針對具有相同之機能及構成之構成要件，賦予相同符號，且重複說明僅在必要之情形下進行。圖式係示意性或概念性圖式，各圖式之尺寸及比率等並不一定非得限定於與實物相同。各實施方式係例示用於使該實施方式之技術思想具體化之裝置或方法者，實施方式之技術思想並非係將構成零件之材質、形狀、構造、配置等特定於下述內容者。在以下之實施方式中，作為半導體記憶裝置，例舉電阻變化型記憶體之一種即MRAM為例進行說明。［第1實施方式］［1］半導體記憶裝置之構成圖1係本實施方式之半導體記憶裝置(MRAM)10之方塊圖。記憶體單元陣列11具備複數個記憶體單元MC。各記憶體單元MC包含作為記憶元件之MTJ(magnetic tunnel junction，磁性穿隧接面)元件。針對記憶體單元MC之具體之構成將於後文進行描述。在記憶體單元陣列11中配設有沿列方向延伸之複數條字元線WL、沿與列方向交叉之行方向延伸之複數條位元線BL、及沿行方向延伸之複數條源極線SL。記憶體單元MC連接於1條字元線WL、1條位元線BL、及1條源極線SL。字元線驅動器(WL驅動器)13連接於複數條字元線WL。字元線驅動器13基於來自列解碼器12之列選擇信號而對選擇字元線施加特定之電壓。列解碼器12自位址暫存器18接受列位址。列解碼器12將列位址解碼，並將解碼信號(列選擇信號)傳送至字元線驅動器13。行解碼器14自位址暫存器18接受行位址。行解碼器14將行位址解碼，並將解碼信號(行選擇信號)傳送至行控制電路15。行控制電路15相對於所選擇之行進行資料之讀出、資料之寫入、及資料之消除。行控制電路15包含感測放大器(讀出電路)、及寫入驅動器(寫入電路)等。針對行控制電路15之具體之構成將於後文進行描述。輸入輸出電路(I/O電路)17經由輸入輸出端子I/O連接於外部裝置。輸入輸出電路17在其與外部裝置之間進行資料之交接。輸入輸出電路17與行控制電路15之間之資料之交接係經由匯流排16而進行。匯流排16係雙方向資料匯流排。控制器19控制半導體記憶裝置10之整體動作。控制器19自外部裝置(主機控制器等)接受各種外部控制信號，例如晶片啟用信號/CE、位址鎖存啟用信號ALE、命令鎖存啟用信號CLE、寫入啟用信號/WE、及讀出啟用信號/RE。對信號名所附記之「/」表示低態動作。控制器19基於該等外部控制信號而識別自輸入輸出端子I/O供給之位址Add與命令Com。另外，控制器19經由位址暫存器18將位址Add傳送至列解碼器12及行解碼器14。且，控制器19將命令Com解碼。控制器19根據外部控制信號及命令進行相關於資料之讀出、資料之寫入、及資料之消除之各者之序列控制。電壓產生電路20產生各動作所必需之內部電壓(包含例如自電源電壓被升壓之電壓)。電壓產生電路20被控制器19控制，而產生必需之電壓。［1-1］行控制電路15之構成圖2係圖1所示之行控制電路15之方塊圖。在圖2中顯示有位元線及源極線被階層化之構成例，但記憶體單元與位元線及源極線之對應關係可任意地設定。例如，記憶體單元陣列11具備複數個記憶體區塊MB0～MBj。「j」係1以上之整數。各記憶體區塊MB具備呈矩陣狀配置之複數個記憶體單元。在記憶體區塊MB配設有複數條字元線WL(WL0～WLn)、複數條位元線BL、及複數條源極線SL。「n」為1以上之整數。行控制電路15具備：行選擇電路21-0～21-j、行選擇電路22-0～22-j、寫入驅動器23-0～23-j、感測放大器24-0～24-j、電流吸入電路25-0～25-j、及資料緩衝器26-0～26-j。此外，在本實施方式之說明中，於無須特別區分複數個寫入驅動器23-0～23-j之情形下省略分支編號而記載，相關於無該分支編號之記載之說明係與複數個寫入驅動器23-0～23-j之各者共通。針對其他之賦予分支編號之參照符號亦相同地處理。行選擇電路21連接於配設在記憶體區塊MB之複數條位元線BL。行選擇電路21基於來自行解碼器14之行選擇信號選擇1條位元線BL。行選擇電路21將經選擇之位元線BL連接於全域位元線GBL。行選擇電路22連接於配設於記憶體區塊MB之複數條源極線SL。行選擇電路22基於來自行解碼器14之行選擇信號選擇1條源極線SL。行選擇電路21將經選擇之源極線SL連接於全域源極線GSL。寫入驅動器23連接於全域位元線GBL及全域源極線GSL。在寫入動作中，寫入驅動器23藉由使電流在經選擇之記憶體單元中流動，而將資料寫入選擇記憶體單元。感測放大器24連接於全域位元線GBL，電流吸入電路25連接於全域源極線GSL。在讀出動作中，電流吸入電路25將在全域源極線GSL中流動之電流抽出。例如，電流吸入電路25對全域源極線GSL施加接地電壓VSS。在讀出動作中，感測放大器24藉由檢測在經選擇之記憶體單元中流動之電流，而讀出儲存於記憶體單元之資料。資料緩衝器26暫時儲存在寫入動作時應該寫入至記憶體單元之寫入資料。資料緩衝器26暫時儲存在讀出動作時自記憶體單元讀出之讀出資料。［1-2］記憶體區塊MB之構成圖3係圖2所示之記憶體區塊MB之電路圖。在記憶體區塊MB中配設有沿列方向延伸之複數條字元線WL(WL0～WLn)、沿與列方向交叉之行方向延伸之複數條位元線BL(BL0～BLm)、及沿行方向延伸之複數條源極線SL(SL0～SLm)。「m」為1以上之整數。複數條位元線BL與複數條源極線SL係交互地配設。記憶體單元MC具備：作為記憶元件之MTJ(magnetic tunnel junction,磁性穿隧接面)元件27、及單元電晶體(選擇電晶體)28。MTJ元件27係利用電阻狀態之變化記憶資料，且可利用例如電流改寫資料的磁阻元件(磁阻效應元件)。單元電晶體28包含例如n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體。 MTJ元件27之一端連接於位元線BL，另一端連接於單元電晶體28之汲極。單元電晶體28之閘極連接於字元線WL，其源極連接於源極線SL。［1-3］MTJ元件27之構成其次，針對MTJ元件27之構成之一例進行說明。圖4係圖3所示之MTJ元件27之剖視圖。 MTJ元件27係依次積層下部電極27A、記憶層(自由層)27B、非磁性層(穿隧障壁層)27C、參考層(固定層)27D、及上部電極27E而構成。例如，下部電極27A電性連接於單元電晶體28，上部電極27E電性連接於位元線BL。此外，即便記憶層27B與參考層27D之積層順序反轉亦無妨。記憶層27B及參考層27D分別包含強磁性材料。穿隧障壁層27C包含例如MgO等之絕緣材料。記憶層27B及參考層27D分別具有例如垂直方向之磁各向異性，且其等之容易磁化方向為垂直方向。此處，所謂垂直方向之磁各向異性係指磁化方向相對於膜面(上表面或下表面)垂直或大致垂直。所謂大致垂直係指包含殘留磁化之方向相對於膜面在45°＜θ≦90°之範圍內之情形。此外，記憶層27B及參考層27D之磁化方向亦可為面內方向。記憶層27B之磁化方向可變(反轉)。所謂「磁化方向可變」係意味著於在MTJ元件27中流動有特定之寫入電流之情形下，記憶層27B之磁化方向可變化。參考層27D之磁化方向不變(被固定)。所謂「磁化方向不變」係意味著於在MTJ元件27中流動有特定之寫入電流之情形下，參考層27D之磁化方向不變化。參考層27D係以具有與記憶層27B相比充分大之垂直磁各向異性能量(或保磁力)之方式設定。磁各向異性之設定可藉由調整磁性層之材料、面積、及膜厚而實現。如此，使記憶層27B之磁化反轉電流減小，並使參考層27D之磁化反轉電流較記憶層27B之磁化反轉電流增大。藉此，能夠實現具備相對於特定之寫入電流而磁化方向為可變之記憶層27B及磁化方向為不變之參考層27D的MTJ元件27。在本實施方式中使用以下之自旋注入寫入方法，即：直接使寫入電流在MTJ元件27中流動，並利用該寫入電流控制MTJ元件27之磁化狀態。MTJ元件27藉由記憶層27B與參考層27D之磁化之相對關係為平行或反平行而可獲得低電阻狀態與高電阻狀態中任一狀態。亦即，MTJ元件27為可變電阻元件。若相對於MTJ元件27流動有自記憶層27B朝向參考層27D之寫入電流，則記憶層27B與參考層27D之磁化之相對關係成為平行。在該平行狀態之情形下，MTJ元件27之電阻值變為最低，MTJ元件27被設定為低電阻狀態。將MTJ元件27之低電阻狀態規定為例如資料「0」。另一方面，若相對於MTJ元件27流動有自參考層27D朝向記憶層27B之寫入電流，則記憶層27B與參考層27D之磁化之相對關係為反平行。在該反平行狀態之情形下，MTJ元件27之電阻值變為最高，MTJ元件27被設定為高電阻狀態。將MTJ元件27之高電阻狀態規定為例如資料「1」。藉此，能夠將MTJ元件27用作可記憶1位元資料(二進制資料)之記憶元件。MTJ元件27之電阻狀態與資料之分配可任意地設定。在本實施方式中，將使MTJ元件27之磁化狀態自反平行狀態(AP)設定為平行狀態(P)之寫入動作稱為「0」寫入(AP至 P)。將使MTJ元件27之磁化狀態自平行狀態(P)設定為反平行狀態(AP)之寫入動作成稱為「1」寫入(AP至P)。在自MTJ元件27讀出資料之情形下，對MTJ元件27施加讀出電壓，此時基於在MTJ元件27中流動之讀出電流檢測MTJ元件27之電阻值。該讀出電流被設定為與利用自旋注入而磁化反轉之臨限值相比充分小之值。［1-4］寫入驅動器23之構成圖5係圖2所示之寫入驅動器23之電路圖。此外，在以下之說明中，由於位元線之階層化並非係本實施方式之旨趣，故將全域位元線GBL作為位元線BL，並將全域源極線GSL作為源極線SL而進行說明。寫入驅動器23具備：位元線BL用之寫入驅動器23A、及源極線SL用之寫入驅動器23B。寫入驅動器23A具備：P通道MOS電晶體30-1、及N通道MOS電晶體31-1、32-1。電晶體30-1之源極連接於電源端子VddW，其汲極連接於節點N1，在其閘極自控制器19被輸入信號ENP1。節點N1連接於位元線BL。電晶體30-1在信號ENP1被判定為低位準之情形下，對位元線BL施加電源電壓VddW(或與電源電壓VddW不同之正電壓)。信號ENP1係在「1」寫入之情形下被判定。電晶體31-1之源極連接於接地端子Vss，其汲極連接於節點N1，在其閘極自控制器19被輸入信號ENN0。電晶體31-1在信號ENN0被判定為高位準之情形下，對位元線BL施加接地電壓Vss(或負電壓)。信號ENN0係在「0」寫入之情形下被判定。電晶體32-1之源極連接於接地端子Vss，其汲極連接於節點N1，在其閘極自控制器19被輸入信號PR。電晶體32-1係為了將位元線BL設定為特定之預充電電壓(例如接地電壓Vss)而被使用。寫入驅動器23B具備：P通道MOS電晶體30-2、及N通道MOS電晶體31-2、32-2。電晶體30-2之源極連接於電源端子VddW，其汲極連接於節點N2，在其閘極自控制器19被輸入信號ENP0。節點N2連接於源極線SL。電晶體30-2在信號ENP0被判定為低位準之情形下，對源極線SL施加電源電壓VddW(或與電源電壓VddW不同之正電壓)。信號ENP0係在「0」寫入之情形下被判定。電晶體31-2之源極連接於接地端子Vss，其汲極連接於節點N2，在其閘極自控制器19被輸入信號ENN1。電晶體31-2在信號ENN1被判定為高位準之情形下，對源極線SL施加接地電壓Vss(或負電壓)。信號ENN1係在「1」寫入之情形下被判定。電晶體32-2之源極連接於接地端子Vss，其汲極連接於節點N2，在其閘極自控制器19被輸入信號PR。電晶體32-2係為了將源極線SL設定為特定之預充電電壓(例如接地電壓Vss)而被使用。［2］寫入方法其次，針對本實施方式之寫入方法進行說明。在「0」寫入中，如飄移般之WER之不良位元之特徵在於以下之性質，即：寫入電壓依存性不遵從式(1)，WER相對於電壓之增加幾乎不變化。另一方面，可將寫入電壓設定為一定，改變寫入脈衝寬度而調查依存性。該情形亦由式(1)記述，若相對於寫入脈衝寬度將WER作半對數作圖則成為直線。若詳細地調查該依存性可知，顯示如飄移之不良的不良位元亦相對於脈衝寬度顯示直線性依存性，但其斜率相對於正常位元為2倍程度以上而趨緩。更具體而言，如此之不良位元在脈衝寬度為20 nsec左右以下之非常短之區域中顯示具有與正常位元相同之斜率之直線性依存性，但若成為20 nsec左右以上則斜率急劇變化，顯示具有和緩斜率之直線性依存性。此處，在圖6顯示在「0」寫入中針對不良位元賦予兩次寫入脈衝之情形的結果。在圖6中記載有不良位元(不良記憶體單元)之特性不同之兩種情況(C1、C2)之圖。又，在情況C1中圖示有賦予單一脈衝之情形下之WER、及賦予兩次脈衝之情形下之WER。相同地，在情況C2中圖示有賦予單一脈衝之情形下之WER、及賦予兩次脈衝之情形下之WER。兩次脈衝之間隔為例如20 nsec。圖6之縱軸表示WER(任意單位)，圖6之橫軸表示寫入脈衝WP整體之寬度(nsec)。根據圖6可知在兩種情況(C1、C2)中，以兩次脈衝進行寫入者更改善WER。其次，從理論上解析該現象。已記述WER之脈衝寬度依存性由式(1)賦予。此處可知，脈衝寬度依存性之斜率為和緩，若針對不良位元之資料以式(1)擬合，則t_inc 為負。t_inc 原本被定義為直至反轉開始為止之時間，但相對於不良位元為負值，而不具有物理性意義。然而，藉此可知以下之式成立。

此處，f(t_inc )係t_inc 之函數，取1以上之值。因而可知「WER(2t)＞WER(t)² 」。該式之左邊意味著施加脈衝寬度為2t (nsec)之單一脈衝之WER，右邊意味著施加兩次脈衝寬度為t (nsec)時之WER。亦即，可說明實驗事實，即在「t_inc ＜0」之情形下，WER以兩次脈衝寫入者更改善WER。此處，「WER(2t)=WER(t)² 」係「｜t_inc ｜=0」之情形。然而，在實際之裝置動作中，由於因在2個脈衝之間需要有限之間隔而耗費「2t+t_interval 」之時間，故不是與WER(2t)比較，而是應該與WER(2t+t_interval )比較。就圖6而言，若兩次脈衝寫入之圖進一步逐漸朝向右之方向移位，間隔變得過長，則與單一脈衝寫入之圖為一致，而失去兩次脈衝寫入之效果。該界限之間隔係以「t_interval (max)=｜t_inc ｜」賦予。此處應該注意的是，已知的是在「0」寫入之情形下，由於正常位元為「t_inc ≒0」故上述之討論成立，但在「1」寫入之情形下，由於自旋轉矩相對弱故「t_inc ＞0」。「≒」意味著近似。若將「t_inc ＞0」之情形與上述相同地予以解析，則以下之式成立。

由於函數g(t_inc )係取較0大且較1小之值的函數，故可知「WER(2t)＜WER(t)² 」。亦即，兩次脈衝寫入與單一脈衝寫入相比更使WER劣化。因而，相對於「1」寫入，脈衝寬度長之單一脈衝更具有改善WER之效果。根據上述實驗結果及實驗結果之解析可知，相對於「0」寫入使用兩次脈衝，而針對「1」寫入使用單一脈衝最具有降低WER之效果。進一步擴展該觀點，考量兩次以上之N次脈衝寫入之情形，亦可導出相同之結論。「N」為2以上之整數。亦即，針對「0」寫入，係如下述般被解析。

由於在該情形下亦出現函數f(t_inc )，故作為結果可知，「WER(Nt)＞WER(t)ⁿ 」，而N次脈衝寫入改善WER。雖存在與兩次脈衝寫入相同地考量間隔之必要，但N次脈衝寫入時具有(N-1)次間隔。因而可知，在間隔滿足以下條件之情形下具有改善效果。

另一方面，N次脈衝寫入之「1」寫入係如下述般被解析。

由於函數g(t_inc )係取較0大且較1小之值的函數，故可知「WER(Nt)＜WER(t)ⁿ 」。亦即，N次脈衝寫入與單一脈衝寫入相比更使WER劣化。由以上事實可知，在N次脈衝寫入之情形下亦然，針對「0」寫入，N次脈衝寫入具有效果，針對「1」寫入，脈衝寬度長之單一脈衝寫入更具有WER降低效果。［2-1］寫入動作圖7係說明本實施方式之寫入動作之電流波形(脈衝型樣)。圖7之縱軸為在MTJ元件中流動之電流I，圖7之橫軸為時間。首先，針對將MTJ元件27之磁化狀態自反平行狀態(AP)設定為平行狀態(P)之「0」寫入(AP至 P)進行說明。在「0」寫入中，控制器19使兩次寫入脈衝在MTJ元件27中流動。具體而言，寫入驅動器23B對源極線SL施加電壓VddW，寫入驅動器23A對位元線BL施加接地電壓Vss。在脈衝間之間隔中，寫入驅動器23B對源極線SL施加接地電壓Vss。第1次寫入脈衝之寬度為T1，第2次寫入脈衝之寬度為T3，第1次寫入脈衝與第2次寫入脈衝之間隔為T2。例如設定為「T1=T3=10 nsec」、「T2=20 nsec」。「0」寫入之脈衝之高度(電流位準)I1可根據MTJ元件之特性任意地設定。其次，針對將MTJ元件27之磁化狀態自平行狀態(P)設定為反平行狀態(AP)之「1」寫入(P至 AP)進行說明。在「1」寫入中，控制器19對MTJ元件27施加單一寫入脈衝。具體而言，寫入驅動器23A對位元線BL施加電壓VddW，寫入驅動器23B對源極線SL施加接地電壓Vss。單一寫入脈衝之寬度為T4。例如設定為「T4=40 nsec」。「1」寫入之脈衝之高度(電流位準)I2可根據MTJ元件之特性任意地設定。電流I1與電流I2可相同亦可不同。在控制寫入電流方面，寫入驅動器23A用之電源VddW與寫入驅動器23B用之電源VddW被適宜地設定。在本實施方式中，於「0」寫入與「1」寫入中係以寫入之總計時間相同之方式作對照。然而，並不限定於該控制，「0」寫入之總計時間與「1」寫入之總計時間可不同。且，「0」寫入之總計時間與「1」寫入之總計時間中之任一者為長亦無妨。此外，就裝置動作而言，較佳者係兩者為相同長度。又，在圖7中顯示在MTJ元件中流動之電流波形，對MTJ元件所施加之電壓波形亦為與圖7相同之脈衝波形。因而，在圖7中亦可將電流波形改稱為電壓波形。亦即，以與圖7相同之電壓波形實現寫入動作之情形亦包含於本實施方式之範疇內。在以下之所有之實施方式中亦然，可將電流波形改稱為電壓波形。［2-2］間隔之說明其次，針對寫入脈衝寬度與間隔之關係進行說明。圖8係說明MTJ元件27之磁化與寫入脈衝之關係之圖。圖8(a)顯示記憶層之磁化M之樣態；圖8(b)顯示使用單一脈衝之寫入；圖8(c)顯示使用長的單一脈衝之寫入；圖8(d)顯示使用兩次脈衝之寫入。圖8(a)所示之波浪線表示飄移，稱為準安定狀態(metastable state)。在使用脈衝寬度為36 nsec之單一脈衝、及脈衝寬度為72 nsec之單一脈衝進行寫入之情形下，未能將「0」資料寫入至MTJ元件。例如在使用各自之脈衝寬度為36 nsec之兩次脈衝進行寫入之情形下，能夠將「0」資料寫入至MTJ元件。圖9係說明寫入錯誤率與間隔之關係之圖。圖9之縱軸為寫入錯誤率WER(任意單位)，圖9之橫軸為兩次脈衝間之間隔(WT-WT間隔)。圖9之縱軸及橫軸為對數刻度。在圖9中記載有兩次脈衝之總計時間(不包含間隔)為50 nsec、60 nsec、70 nsec、80 nsec、90 nsec、100 nsec、110 nsec、120 nsec之8個圖。例如50 nsec之圖係使用兩次25 nsec脈衝之圖。在圖9所示之任一寫入脈衝中皆然，藉由使間隔加長而能夠降低WER，但若間隔為50 nsec以上，則WER幾乎不變。若間隔過長，則寫入時間變長，而裝置之性能劣化。因而，藉由將間隔設定為30 nsec～50 nsec左右，而能夠降低WER，且能夠抑制寫入時間變長。在本說明書中，「～」設定為包含兩端之數值。［3］第1實施方式之變化例其次，針對第1實施方式之變化例進行說明。此外，在以下之變化例中所示之圖係在1次寫入動作亦即將資料「0」寫入至記憶體單元之際所使用之脈衝型樣。［3-1］第1變化例圖10係說明第1變化例之寫入脈衝之圖。在「0」寫入中可使用3次寫入脈衝。又，亦可使用較3次多之寫入脈衝。針對「1」寫入並未特別表示，可使用單一脈衝。在「0」寫入與「1」寫入中，寫入之總計時間可相同亦可不同。此外，就裝置動作而言，較佳者係兩者為相同長度。［3-2］第2變化例圖11係說明第2變化例之寫入脈衝之圖。在「0」寫入中使用例如3次寫入脈衝。再者，3次寫入脈衝之高度(電流位準)可分別不同。在圖11中，若第1次脈衝高度設為V1-1，第2次脈衝高度設為V1-2，第3次脈衝高度設為V1-3，則「V1-1≠V1-2≠V1-3」。寫入脈衝之高度可藉由改變寫入驅動器23B之電壓VddW來控制。又，複數個寫入脈衝之高度可並非完全不同，可行的是複數個寫入脈衝中至少2個寫入脈衝之高度不同。［3-3］第3變化例圖12係說明第3變化例之寫入脈衝之圖。在「0」寫入中使用例如3次寫入脈衝。再者，在至少1個間隔中使用負電流I3。具體而言，寫入驅動器23B對源極線SL施加接地電壓Vss，寫入驅動器23A對位元線BL施加相應於電流｜I3｜之正電壓。［3-4］第4變化例圖13係說明第4變化例之寫入脈衝之圖。在「0」寫入中使用例如3次寫入脈衝。3次寫入脈衝之脈衝寬度及間隔不同。第1次寫入脈衝之寬度設定為T1，第1次間隔設定為T2，第2次寫入脈衝之寬度設定為T3，第2次間隔設定為T4，第3次寫入脈衝之寬度設定為T5。滿足「T1≠T3≠T5」、及「T2≠T4」之關係。又，複數個寫入脈衝之寬度可並非完全不同，可行的是複數個寫入脈衝中至少2個寫入脈衝之寬度不同。又，複數個間隔可並非完全不同，可行的是複數個間隔中至少2個間隔不同。［3-5］第5變化例在前述之變化例中使用矩形之脈衝。然而，並不限定於此，亦可使用矩形以外之經調變之脈衝。［4］第1實施方式之效果如以上詳述般，在第1實施方式中具備：MTJ元件27，其包含記憶層27B及參考層27D、以及設置於記憶層27B及參考層27D間之穿隧障壁層27C；及寫入驅動器(寫入電路)23，其使電流脈衝在MTJ元件27中流動。寫入驅動器23控制將記憶層27B及參考層27D之磁化自反平行狀態設定為平行狀態之「0」寫入、及將記憶層27B及參考層27D之磁化自平行狀態設定為反平行狀態之「1」寫入。而且，「0」寫入所使用之第1脈衝型樣與「1」寫入所使用之第2脈衝型樣不同。具體而言，「0」寫入用之第1脈衝型樣包含連續之n個脈衝(n為2以上之整數)，另一方面，「1」寫入用之第2脈衝型樣包含單一脈衝。因而，根據第1實施方式，藉由在「0」寫入與「1」寫入中改變脈衝型樣，而可在各者之寫入時有效地減少飄移等之不良位元。又，「0」寫入所使用之第1脈衝型樣具有兩次或其以上之連續之脈衝，藉此，能夠更有效地減少不良位元，而能夠降低寫入錯誤率WER。又，在「0」寫入與「1」寫入中，脈衝型樣不同，但將總計之時間設定為大致相同。藉此，由於在電路動作上無須區別「0」寫入與「1」寫入，故可不設置無用之控制電路，而能夠使電路構成簡單化。［第2實施方式］［1］考察針對將MTJ元件自反平行狀態設定為平行狀態之「0」寫入的磁化狀態進行考察。圖14係說明「0」寫入之MTJ元件之磁化之一例的圖。圖14之縱軸為記憶層之M/Ms、圖14之橫軸為時間(nsec)。「Ms」為記憶層之飽和磁化，「M」為記憶層之垂直方向之磁化。在圖14中，使用單一之寫入脈衝進行寫入動作。圖14之波浪線表示飄移，為準安定狀態。圖15～圖20係說明直至記憶層之磁化反轉為止之進動運動狀態(precession state)之示意圖。圖15～圖20對應於圖14之複數個時間(T=0、T=10 (nsec)、T=15 (nsec)、T=20 (nsec)、T=30 (nsec)、T=35 (nsec))。在圖15中，示意性地顯示1個要件自旋，該自旋朝向紙面之近前方向。在圖20中，顯示1個要件與圖15之自旋為反向(紙面之進深方向)的自旋。圖18之箭頭係示意性地顯示進動運動。藉由依次參照圖15～圖20，而能夠理解記憶層之磁化反轉之樣態。在飄移時，存在有自旋之進動運動阻礙磁區(域)之傳播之可能性。因而，若如圖18般進動運動變大，則存在有記憶層之磁化不反轉，而返回至反平行狀態之可能性。由此，WER變高。因而，在本實施方式中，藉由改變寫入脈衝之電流位準，而誘發MTJ元件27擺脫準安定狀態。具體而言，使用具有複數階(複數個電流位準)之寫入脈衝進行寫入動作。［2］寫入驅動器23之構成圖21係第2實施方式之寫入驅動器23之電路圖。此外，預充電用之電晶體省略圖示。以下，僅說明與圖5所示之寫入驅動器23(23A、23B)不同之部分。寫入驅動器23A所包含之電晶體30-1之源極連接於電源端子VddW。電晶體30-1在信號ENP1被判定為低位準之情形下，對位元線BL施加電源電壓VddW。寫入驅動器23A進一步具備P通道MOS電晶體33-1。電晶體33-1之源極連接於電源端子VddWA，其汲極連接於節點N1，在其閘極自控制器19被輸入信號ENPA1。電晶體33-1在信號ENPA1被判定為低位準之情形下，對位元線BL施加電源電壓VddWA。具有「VddW＜VddWA」之關係。如上述般構成之寫入驅動器23A能夠相應於信號ENP1及信號ENPA1而將電壓VddW及電壓VddWA選擇性地施加至位元線BL。藉此，在「1」寫入中，能夠改變在MTJ元件27中流動之電流之位準。寫入驅動器23B所包含之電晶體30-2之源極連接於電源端子VddW。電晶體30-2在信號ENP0被判定為低位準之情形下，對源極線SL施加電源電壓VddW。寫入驅動器23B進一步具備P通道MOS電晶體33-2。電晶體33-2之源極連接於電源端子VddWA，其汲極連接於節點N2，在其閘極自控制器19被輸入信號ENPA0。電晶體33-2在信號ENPA0被判定為低位準之情形下，對源極線SL施加電源電壓VddWA。如上述般構成之寫入驅動器23B能夠相應於信號ENP0及信號ENPA0而將電壓VddW及電壓VddWA選擇性地施加至源極線SL。在「0」寫入中，能夠改變在MTJ元件27中流動之電流之位準。［3］寫入動作其次，針對第2實施方式之寫入動作進行說明。以下，針對將MTJ元件27之磁化狀態自反平行狀態(AP)設定為平行狀態(P)之「0」寫入(AP至 P)進行說明。針對將MTJ元件27之磁化狀態自平行狀態(P)設定為反平行狀態(AP)之「1」寫入(P 至AP)，係與第1實施方式相同地使用單一之寫入脈衝。［3-1］第1實施例圖22係說明第1實施例之寫入脈衝之圖。圖22之縱軸為在MTJ元件中流動之電流I，圖22之橫軸為時間。在「0」寫入中，控制器19使具有2個電流位準之寫入脈衝在MTJ元件27中流動。在時刻t1時，寫入驅動器23使電流I2在MTJ元件27中流動。具體而言，寫入驅動器23B對源極線SL施加電壓VddWA，寫入驅動器23A對位元線BL施加接地電壓Vss。在時刻t2時，寫入驅動器23使電流I1在MTJ元件27中流動。具有「I1＜I2」之關係。具體而言，寫入驅動器23B對源極線SL施加電壓VddW，寫入驅動器23A對位元線BL施加接地電壓Vss。其後，在時刻t3時，寫入脈衝被關斷。切換電流位準之時序(時刻t2)可根據MTJ元件27之特性而設定。例如切換電流位準之時序設定在準安定狀態之期間內。再者，作為另一實施例，切換電流位準之時序設定在準安定狀態之期間中自中間至結束的期間內。例如，期間「t1-t2」係較期間「t2-t3」更長地設定。［3-2］第2實施例圖23係說明第2實施例之寫入脈衝之圖。第2實施例將第1實施例之電流位準相反地設定。在進行「0」寫入之情形下，寫入驅動器23在時刻t1時使電流I1在MTJ元件27中流動，在時刻t2時使電流I2在MTJ元件27中流動。［3-3］第3實施例圖24係說明第3實施例之寫入脈衝之圖。第3實施例使寫入脈衝之電流位準暫時降低。在進行「0」寫入之情形下，寫入驅動器23在時刻t1時使電流I2在MTJ元件27中流動，在時刻t2時使電流I1在MTJ元件27中流動，在時刻t3時使電流I2在MTJ元件27中流動。其後，在時刻t4時，寫入脈衝被關斷。將電流位準低之期間「t2-t3」插入之時序可根據MTJ元件27之特性而設定。例如，將期間「t2-t3」插入之時序設定在準安定狀態之期間內。例如，期間「t1-t2」係較期間「t3-t4」更長地設定。期間「t2-t3」係較期間「t1-t2」、及期間「t3-t4」之各者更短地設定。［3-4］第4實施例圖25係說明第4實施例之寫入脈衝之圖。第4實施例使寫入脈衝之電流位準自某一時刻t2開始漸減。亦即，第4實施例之寫入脈衝具有梯形。在進行「0」寫入之情形下，寫入驅動器23在時刻t1時使電流I1在MTJ元件27中流動，在時刻t2時使自電流I1漸減之傾斜電流在MTJ元件27中流動。［4］第2實施方式之效果如以上詳述般，根據第2實施方式能夠獲得與第1實施方式相同之效果。又，能夠促進在記憶層內產生之磁區之傳播(propagation)。其結果為，能夠抑制如在自反平行狀態轉變為平行狀態之中途返回反平行狀態之寫入不良。［第3實施方式］第3實施方式係用於降低WER之「0」寫入動作之另一構成例。［1］記憶體單元陣列11及輔助電路40之構成圖26係第3實施方式之記憶體單元陣列11及輔助電路40之電路圖。此外，在圖26中省略行選擇電路、全域位元線、及全域源極線之圖示。針對位元線及源極線之階層化，可任意地應用。在第3實施方式中追加有複數條輔助線AL及輔助電路40。除了複數條輔助線AL及輔助電路40以外之構成係與第1實施方式相同。在記憶體單元陣列11中配設有複數條輔助線AL0～ALm。1條輔助線AL配置於1條位元線BL與1條源極線SL之間。輔助線AL係不與記憶體單元MC、位元線BL、及源極線SL中任一者電性連接，而呈線狀延伸之配線。此外，輔助線AL可與在「0」寫入中被施加正電壓之配線(本實施方式中之源極線SL)相鄰而配置。例如，輔助線AL係以與源極線SL相同之層次之配線層構成。輔助線AL於其與位元線BL之間附加寄生電容Cc。相同地，輔助線AL於其與源極線SL之間附加寄生電容Cc。亦即，輔助線AL與位元線BL電容耦合。輔助線AL與源極線SL電容耦合。輔助電路40驅動輔助線AL0～ALm。輔助電路40包含於圖1所示之行控制電路15內。輔助電路40受來自控制器19之控制信號控制。輔助電路40具備複數個輔助驅動器41-0～41-m。輔助驅動器41-0～41-m分別連接於輔助線AL0～ALm。輔助驅動器41對輔助線AL施加特定之電壓。在位元線BL0～BLm分別連接有寫入驅動器23A-0～23A-m。在源極線SL0～SLm分別連接有寫入驅動器23A-0～23A-m。寫入驅動器23A、23B之構成與第1實施方式相同。［2］寫入動作其次，針對第3實施方式之寫入動作進行說明。以下，針對將MTJ元件27之磁化狀態自反平行狀態(AP)設定為平行狀態(P)之「0」寫入(AP至P)進行說明。針對將MTJ元件27之磁化狀態自平行狀態(P)設定為反平行狀態(AP)之「1」寫入(P 至AP)，係與第1實施方式相同地使用單一之寫入脈衝。以下，說明寫入動作之複數個實施例。［2-1］第1實施例圖27係說明第1實施例之寫入動作之時序圖。在時刻t1時，寫入驅動器23B對源極線SL施加電壓VddW，寫入驅動器23A對位元線BL施加接地電壓Vss。藉此，寫入電流I1在MTJ元件27中流動。在時刻t2時，輔助電路40對輔助線AL施加作為輔助信號之電壓V1。此時，藉由輔助線AL與位元線BL及源極線SL之電容耦合，而對寫入脈衝附加正側(正極性)且突起狀之輔助脈衝。所謂「正側」係意味著相對於基準之寫入脈衝而電流為高。輔助脈衝之電流位準為電流I2。輔助脈衝之高度為電流「I2-I1」，具有I2＞I1之關係。輔助脈衝並不限定於矩形波，意味著具有與基準之電流位準不同之振幅之山形(angle，角形)的波形，亦稱為尖峰脈衝。又，輔助脈衝包含相對於基準之寫入脈衝而電流之斜率不同之波形。亦即，輔助脈衝包含具有相對於基準之寫入脈衝之大致平坦之電流位準而傾斜地上升之電流的所有電流波形。針對其他之實施方式亦然，輔助脈衝為相同之含義。其後，在時刻t3時，寫入脈衝、及輔助線AL之電壓被關斷。此外，關斷輔助線AL之電壓之時序可較關斷寫入脈衝之時序為後。利用對寫入脈衝所附加之突起狀之輔助脈衝，能夠給MTJ元件27帶來用於擺脫準安定狀態之開端。藉此，能夠降低WER。［2-2］第2實施例圖28係說明第2實施例之寫入動作之時序圖。在時刻t1時，寫入驅動器23B對源極線SL施加電壓VddW，寫入驅動器23A對位元線BL施加接地電壓Vss。藉此，寫入電流I1在MTJ元件27中流動。輔助電路40對輔助線AL施加作為輔助信號之電壓V1。此外，對輔助線AL施加電壓之時序可在施加寫入脈衝之前。在時刻t2時，輔助電路40關斷輔助線AL之電壓，亦即對輔助線AL施加接地電壓Vss。此時，藉由輔助線AL與位元線BL及源極線SL之電容耦合，而對寫入脈衝附加負側(負極性)且突起狀之輔助脈衝。所謂「負側」係意味著相對於基準之寫入脈衝而電流為低。輔助脈衝之電流位準為電流I3。輔助脈衝之高度為電流「I1-I3」，且I1＞I3。其後，在時刻t3時，寫入脈衝、及輔助線AL之電壓被關斷。相對於基準之寫入脈衝朝負側凹入之輔助脈衝亦包含於「對寫入脈衝附加輔助脈衝」之表達。在第2實施例中亦然，利用對寫入脈衝所附加之突起狀之輔助脈衝，能夠給MTJ元件27帶來用於擺脫準安定狀態之開端。［2-3］第3實施例圖29係說明第3實施例之寫入動作之時序圖。在時刻t1時，寫入驅動器23B對源極線SL施加電壓VddW，寫入驅動器23A對位元線BL施加接地電壓Vss。在時刻t2時，輔助電路40對輔助線AL施加作為輔助信號之電壓V1。藉此，突起狀之輔助脈衝被附加至寫入脈衝。在時刻t3時，輔助電路40關斷輔助線AL之電壓。藉此，負側且突起狀之輔助脈衝被附加至寫入脈衝。其後，在時刻t4時，寫入脈衝被關斷。在第3實施例中，可對MTJ元件27施加兩次輔助脈衝。進而，可對MTJ元件27施加極性不同之2個輔助脈衝。［2-4］第4實施例圖30係說明第4實施例之寫入動作之時序圖。在時刻t1時，寫入驅動器23B對源極線SL施加電壓VddW，寫入驅動器23A對位元線BL施加接地電壓Vss。在時刻t2時，輔助電路40對輔助線AL施加作為輔助信號之電壓V1。藉此，突起狀之輔助脈衝被附加至寫入脈衝。在時刻t3時，輔助電路40關斷輔助線AL之電壓。藉此，負側且突起狀之輔助脈衝被附加至寫入脈衝。相同地，輔助電路40在時刻t4、t5時對寫入脈衝附加輔助脈衝。在第4實施例中，可對MTJ元件27施加4次輔助脈衝。此外，輔助脈衝之數目可任意地設定。相同極性之複數個輔助脈衝之振幅(電流位準)可彼此不同。具體而言，時刻t2時之輔助脈衝與時刻t4時之輔助脈衝之電流位準可不同。又，時刻t3時之輔助脈衝與時刻t5時之輔助脈衝之電流位準可不同。又，複數個輔助脈衝之間隔可全部不同，亦可一部分不同。［2-5］第5實施例圖31係說明第5實施例之寫入脈衝之圖。採用包含極性不同之2個輔助脈衝之一組週期(頻率)f。複數組週期f(包含f₀ 、f₁ 、及f₂ )中至少2組彼此之週期不同。亦可如第5實施例般任意地設定輔助脈衝間之間隔。此外，在圖31中顯示有3組輔助脈衝(6個輔助脈衝)，但輔助脈衝之數目可任意地設定。［3］第3實施方式之效果如以上詳述般，根據第3實施方式能夠獲得與第1實施方式相同之效果。又，在不改變寫入驅動器23之構成下，能夠生成具有所期望之脈衝型樣之寫入電流。［第4實施方式］第4實施方式以與第3實施方式不同之方法生成輔助脈衝。［1］寫入驅動器23之構成圖32係第4實施方式之寫入驅動器23之電路圖。此外，預充電用之電晶體省略圖示。以下，僅說明與圖21所示之寫入驅動器23(23A、23B)不同之部分。在寫入驅動器23A所包含之電晶體33-1之閘極自控制器19被輸入信號ENPp1。電晶體33-1係為了對寫入脈衝附加正側(正極性)之輔助脈衝而被使用。電晶體33-1在信號ENPp1被判定為低位準之情形下，對位元線BL施加電源電壓VddWA。寫入驅動器23A進一步具備P通道MOS電晶體34-1。電晶體34-1之源極連接於電源端子VddW，其汲極連接於節點N1，在其閘極自控制器19被輸入信號ENPm1。電晶體34-1係為了對寫入脈衝附加負側(負極性)之輔助脈衝而被使用。電晶體34-1在信號ENPm1被判定為低位準之情形下，對位元線BL施加電源電壓VddW，在信號ENPm1為高位準之情形下停止對位元線BL之電壓施加。在寫入驅動器23B所包含之電晶體33-2之閘極自控制器19被輸入信號ENPp0。電晶體33-2係為了對寫入脈衝附加正極性之輔助脈衝而被使用。電晶體33-2在信號ENPp0被判定為低位準之情形下，對源極線SL施加電源電壓VddWA。寫入驅動器23B進一步具備P通道MOS電晶體34-2。電晶體34-2之源極連接於電源端子VddW，其汲極連接於節點N2，在其閘極自控制器19被輸入信號ENPm0。電晶體34-2係為了對寫入脈衝附加負極性之輔助脈衝而被使用。電晶體34-2在信號ENPm0被判定為低位準之情形下，對源極線SL施加電源電壓VddW，在信號ENPm0被判定為高位準之情形下，停止對源極線SL之電壓施加。［2］寫入動作其次，針對第4實施方式之寫入動作(「0」寫入)進行說明。以下說明寫入動作之複數個實施例。［2-1］第1實施例圖33係說明第1實施例之寫入脈衝(寫入電流)之圖。在時刻t1時，寫入驅動器23B對源極線SL施加電壓VddW，寫入驅動器23A對位元線BL施加接地電壓Vss。具體而言，在寫入驅動器23B中，電晶體30-2被導通，電晶體31-2、33-2、34-2被關斷。在時刻t2時，寫入驅動器23B對寫入脈衝附加輔助脈衝。具體而言，在寫入驅動器23B中，電晶體33-2以與輔助脈衝之寬度對應之時間程度被導通。藉此，電壓VddWA被施加至源極線SL。輔助脈衝之高度為電流「I2-I1」，具有I2＞I1之關係。輔助脈衝之高度根據電壓VddW與電壓VddWA之差而被決定。其後，在時刻t3時，寫入脈衝被關斷。利用對寫入脈衝所附加之突起狀之輔助脈衝，能夠給MTJ元件27帶來用於擺脫準安定狀態之開端。藉此，能夠降低WER。［2-2］第2實施例圖34係說明第2實施例之寫入脈衝之圖。在時刻t1時，寫入驅動器23B對源極線SL施加電壓VddW，寫入驅動器23A對位元線BL施加接地電壓Vss。具體而言，在寫入驅動器23B中，電晶體30-2、34-2被導通，電晶體31-2、33-2被關斷。在時刻t2時，寫入驅動器23B對寫入脈衝附加負側之輔助脈衝。輔助脈衝之高度為電流「I1-I3」，具有I1＞I3之關係。具體而言，在寫入驅動器23B中電晶體34-2被關斷。藉此，由於來自電晶體34-2之電壓VddW之施加被停止，故而對源極線SL之電壓供給量減少，源極線SL之電壓暫時下降。在源極線SL之電壓暫時下降後，利用自電晶體30-2被施加至源極線SL之電壓，源極線SL之電流位準返回電流I1。其後，在時刻t3時，寫入脈衝被關斷。在第2實施例中亦然，利用對寫入脈衝所附加之突起狀之輔助脈衝，能夠給MTJ元件27帶來用於擺脫準安定狀態之開端。［2-3］第3實施例圖35係說明第3實施例之寫入脈衝之圖。在時刻t1時，寫入驅動器23B對源極線SL施加電壓VddW，寫入驅動器23A對位元線BL施加接地電壓Vss。在時刻t2時，寫入驅動器23B對寫入脈衝附加正側之輔助脈衝。在時刻t3時，寫入驅動器23B對寫入脈衝附加負側之輔助脈衝。其後，在時刻t4時，寫入脈衝被關斷。在第3實施例中，可對MTJ元件27施加兩次輔助脈衝。進而，可對MTJ元件27施加極性不同之2個輔助脈衝。［2-4］第4實施例圖36係說明第4實施例之寫入脈衝之圖。在時刻t1時，寫入驅動器23B對源極線SL施加電壓VddW，寫入驅動器23A對位元線BL施加接地電壓Vss。在時刻t2、t3時，寫入驅動器23B分別對寫入脈衝附加正側之輔助脈衝及負側之輔助脈衝。相同地，在時刻t4、t5時，寫入驅動器23B分別對寫入脈衝附加正側之輔助脈衝及負側之輔助脈衝。在第4實施例中，可對MTJ元件27施加4次輔助脈衝。此外，輔助脈衝之數目可任意地設定。且，輔助脈衝之間隔可任意地設定。［2-5］第5實施例圖37係說明第5實施例之寫入脈衝之圖。採用包含極性不同之2個輔助脈衝之一組週期(頻率)f。複數組週期f(包含f₀ 、f₁ 、及f₂ )中至少2組彼此之週期不同。週期不同之2組可僅輔助脈衝之寬度不同，亦可僅輔助脈衝間之間隔不同，亦可該等兩者不同。［3］第4實施方式之效果如以上詳述般，根據第4實施方式能夠獲得與第1實施方式相同之效果。又，第4實施方式與第3實施方式相比，在不使用輔助線AL及輔助電路40下，能夠生成具有所期望之脈衝型樣之寫入電流。［第5實施方式］第5實施方式將在寫入動作時對位元線BL或源極線SL施加之電壓設定為波形。［1］電壓產生電路20之構成圖38係第5實施方式之電壓產生電路20之方塊圖。此外，在圖38中係將用於生成被供給至寫入驅動器23之電壓VddW之電路抽出顯示。電壓產生電路20具備：電壓VddW用之電壓產生電路(VddW Gen)50、及比較器51、52。比較器51之負側輸入端子連接於節點N3，在其正側輸入端子被供給電壓「VddW+A」。電壓「VddW+A」為較目標電壓VddW高出若干(高出特定電壓「A」程度)之電壓。比較器51比較2個輸入端子之電壓，並輸出比較結果。在比較器52之負側輸入端子被供給電壓「VddW-A」，其正側輸入端子連接於節點N3。電壓「VddW-A」為較目標電壓VddW低出若干(低出特定電壓「A」程度)之電壓。比較器52比較2個輸入端子之電壓，並輸出比較結果。電壓產生電路50利用該等比較器51及52之輸出，來控制輸出電壓使其在「±A」之範圍內週期性地變化。電壓產生電路50包含所謂之穩壓器電路。電壓產生電路50自其電源電壓Vdd生成電壓VddW。此時，電壓產生電路50接受比較器51及52之輸出，並相應於比較器51及52之比較結果生成電壓VddW。此處，電源電壓Vdd與電壓VddW具有「Vdd＞VddW(Vdd＞VddW+A)」之關係。又，電壓產生電路50亦可包含所謂之升壓電路(充電泵電路)。在該情形下，電壓產生電路50使電源電壓Vdd升壓而生成電壓VddW。又，與包含上述穩壓器電路之情形相同地，接受比較器51及52之輸出，並相應於比較器51及52之比較結果而生成電壓VddW。電壓產生電路50之輸出連接於節點N3。亦即，電壓VddW自節點N3輸出。此外，被供給至電壓產生電路50之電源電壓Vdd係一例，電壓產生電路50可使用電源電壓Vdd以外之電壓來動作，亦可利用複數個電壓生成所期望之電壓。接受電壓VddW之寫入驅動器23之構成與圖5相同。［2］寫入動作其次，針對第5實施方式之寫入動作(「0」寫入)進行說明。以下說明寫入動作之複數個實施例。［2-1］第1實施例圖39係說明第1實施例之寫入脈衝(寫入電流)之圖。在第1實施例中，電壓產生電路50受比較器51控制。在節點N3之電壓降低至目標電壓VddW之情形下，電壓產生電路50進行升壓動作。在節點N3之電壓到達電壓「VddW+A」之情形下，電壓產生電路50停止升壓動作。電壓產生電路50重複上述動作。在時刻t1時，寫入驅動器23B使用來自電壓產生電路50之電壓VddW對源極線SL施加電壓。寫入驅動器23A對位元線BL施加接地電壓Vss。藉此，能夠生成在電流I1與電流I2之間週期性地變動之波形之寫入脈衝。電流I1係基於目標電壓VddW而設定，電流I2係基於電壓「VddW+A」而設定。其後，在時刻t2時寫入脈衝被關斷。在圖39中，1個波峰為輔助脈衝。利用電流變動之波形之寫入脈衝，能夠給MTJ元件27帶來用於擺脫準安定狀態之開端。藉此，能夠降低WER。［2-2］第2實施例圖40係說明第2實施例之寫入脈衝之圖。在第2實施例中，電壓產生電路50受比較器52控制。在節點N3之電壓降低至電壓「VddW-A」之情形下，電壓產生電路50進行升壓動作。在節點N3之電壓到達目標電壓VddW之情形下，電壓產生電路50停止升壓動作。電壓產生電路50重複上述動作。寫入驅動器23A、23B使用來自電壓產生電路50之電壓VddW生成寫入脈衝。藉此，能夠生成在電流I1與電流I3之間週期性地變動之波形之寫入脈衝。電流I1係基於目標電壓VddW而設定，電流I3係基於電壓「VddW-A」而設定。［2-3］第3實施例圖41係說明第3實施例之寫入脈衝之圖。在第3實施例中，電壓產生電路50受比較器51、52控制。在節點N3之電壓到達電壓「VddW+A」之情形下，電壓產生電路50停止升壓動作。在節點N3之電壓降低至電壓「VddW-A」之情形下，電壓產生電路50進行升壓動作。電壓產生電路50重複上述動作。寫入驅動器23A、23B使用來自電壓產生電路50之電壓VddW生成寫入脈衝。藉此，能夠生成在電流I3與電流I2之間週期性地變動之波形之寫入脈衝。［2-4］第4實施例圖42係說明第4實施例之寫入脈衝之圖。第4實施例之寫入脈衝相對於第3實施例，極性變反。藉由控制升壓動作與升壓之停止及順序而獲得圖42之寫入脈衝。［3］第5實施方式之效果如以上詳述般，根據第5實施方式能夠獲得與第1實施方式相同之效果。又，第5實施方式在不變更寫入驅動器23之構成下，能夠生成具有所期望之脈衝型樣之寫入電流。此外，上述各實施方式所示之MRAM亦可係將自旋注入現象用於磁性層之磁化反轉的STT-MRAM(spin-transfer torque magnetoresistive random access memory，自旋轉移轉矩磁阻隨機存取記憶體)。又，在上述各實施方式中，作為半導體記憶裝置例舉使用磁阻效應元件之MRAM為例進行了說明，但並不限定於此。特別是，可應用於可使用在上述各實施方式中所說明之具有脈衝型樣之寫入電流進行寫入動作之各個種類之半導體記憶裝置。雖然說明了本發明之若干個實施方式，但該等實施方式係作為例子而提出者，並非意欲限定本發明之範圍。該等新穎之實施方式可利用其他各種方式實施，在不脫離本發明之要旨之範圍內可進行各種省略、置換、變更。該等實施方式及其變化係包含於本發明之範圍及要旨內，且包含於申請專利範圍所記載之本發明及其均等之範圍內。關聯申請本申請案享有以美國臨時專利申請案62/385,907號(申請日：2016年9月9日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

10:半導體記憶裝置/MRAM 11:記憶體單元陣列 12:列解碼器 13:字元線驅動器/WL驅動器 14:行解碼器 15:控制電路/行控制電路 16:匯流排 17:輸入輸出電路/ I/O電路 18:位址暫存器 19:控制器 20:電壓產生電路 21-0:行選擇電路 21-j:行選擇電路 22-0:行選擇電路 22-j:行選擇電路 23:寫入驅動器/寫入電路 23A:寫入驅動器 23A-0:驅動器 23A-m:驅動器 23B:寫入驅動器 23-0:寫入驅動器 23-j:寫入驅動器 24-0:感測放大器 24-j:感測放大器 25-0:電流吸入電路 25-j:電流吸入電路 26-0:資料緩衝器 26-j:資料緩衝器 27:MTJ元件 27A:下部電極 27B:記憶層/自由層 27C:非磁性層/穿隧障壁層 27D:參考層/固定層 27E:上部電極 28:單元電晶體/選擇電晶體 30-1:P通道MOS電晶體/電晶體 30-2:P通道MOS電晶體/電晶體 31-1:N通道MOS電晶體/電晶體 31-2:N通道MOS電晶體/電晶體 32-1:N通道MOS電晶體/電晶體 32-2:N通道MOS電晶體/電晶體 33-1:P通道MOS電晶體/電晶體 33-2:P通道MOS電晶體/電晶體 34-1:P通道MOS電晶體/電晶體 34-2:P通道MOS電晶體/電晶體 40:輔助電路 41-0:輔助驅動器 41-m:輔助驅動器 50:電壓產生電路 51:比較器 52:比較器 Add:位址 AL0:輔助線 ALE:位址鎖存啟用信號 ALm:輔助線 BL:位元線 BL0:位元線 BL1:位元線 BLm:位元線 Cc:寄生電容 /CE:晶片啟用信號 CLE:命令鎖存啟用信號 Com:命令 ENN0:信號 ENN1:信號 ENP1:信號 ENP0:信號 ENPA0:信號 ENPA1:信號 ENPm0:信號 ENPm1:信號 ENPp0:信號 ENPp1:信號 f0:週期/頻率 f1:週期/頻率 f2:週期/頻率 I:電流 I1:脈衝之高度/電流位準/電流 I2:脈衝之高度/電流位準/電流 I3:負電流/電流 M:記憶層之磁化 MB:記憶體區塊 MB0:記憶體區塊 MBj:記憶體區塊 MC:記憶體單元 N1:節點 N2:節點 N3:節點 PR:信號 /RE:讀出啟用信號 SL:源極線 SL0:源極線 SL1:源極線 SLm:源極線 T1:寫入脈衝之寬度 T2:間隔 T3:寫入脈衝之寬度 T4:寫入脈衝之寬度/間隔 T5:寫入脈衝之寬度 t1:時刻 t2:時刻 t3:時刻 t4:時刻 t5:時刻 t6:時刻 V1:電壓 Vdd:電源電壓 VddW:電源電壓/電源/電壓 VddWA:電源端子 VddW+A:電壓 VddW-A:電壓 Vss:接地端子/接地電壓/負電壓 /WE:寫入啟用信號 WL0:字元線 WL1:字元線 WLn:字元線

圖1係第1實施方式之半導體記憶裝置之方塊圖；圖2係圖1所示之行控制電路之方塊圖；圖3係圖2所示之記憶體區塊之電路圖；圖4係圖3所示之MTJ元件之剖視圖；圖5係圖2所示之寫入驅動器之電路圖；圖6係說明寫入錯誤率與寫入脈衝之關係之圖；圖7係說明第1實施方式之寫入動作之電流波形；圖8(a)～(d)係說明MTJ元件之磁化與寫入脈衝之關係之圖；圖9係說明寫入錯誤率與間隔之關係之圖；圖10係說明第1變化例之寫入脈衝之圖；圖11係說明第2變化例之寫入脈衝之圖；圖12係說明第3變化例之寫入脈衝之圖；圖13係說明第4變化例之寫入脈衝之圖；圖14係說明「0」寫入之MTJ元件之磁化之一例之圖；圖15、圖16、圖17、圖18、圖19及圖20係說明直至記憶層之磁化反轉為止之進動運動狀態之示意圖；圖21係第2實施方式之寫入驅動器之電路圖；圖22係說明第1實施例之寫入脈衝之圖；圖23係說明第2實施例之寫入脈衝之圖；圖24係說明第3實施例之寫入脈衝之圖；圖25係說明第4實施例之寫入脈衝之圖；圖26係第3實施方式之記憶體單元陣列11及輔助電路40之電路圖；圖27係說明第1實施例之寫入動作之時序圖；圖28係說明第2實施例之寫入動作之時序圖；圖29係說明第3實施例之寫入動作之時序圖；圖30係說明第4實施例之寫入動作之時序圖；圖31係說明第5實施例之寫入脈衝之圖；圖32係第4實施方式之寫入驅動器之電路圖；圖33係說明第1實施例之寫入脈衝之圖；圖34係說明第2實施例之寫入脈衝之圖；圖35係說明第3實施例之寫入脈衝之圖；圖36係說明第4實施例之寫入脈衝之圖；圖37係說明第5實施例之寫入脈衝之圖；圖38係第5實施方式之電壓產生電路之方塊圖；圖39係說明第1實施例之寫入脈衝之圖；圖40係說明第2實施例之寫入脈衝之圖；圖41係說明第3實施例之寫入脈衝之圖；圖42係說明第4實施例之寫入脈衝之圖。

10:半導體記憶裝置/MRAM

11:記憶體單元陣列

12:列解碼器

13:字元線驅動器/WL驅動器

14:行解碼器

15:行控制電路

16:匯流排

17:輸入輸出電路/I/O電路

18:位址暫存器

19:控制器

20:電壓產生電路

Add:位址

ALE:位址鎖存啟用信號

/CE:晶片啟用信號

CLE:命令鎖存啟用信號

Com:命令

/RE:讀出啟用信號

/WE:寫入啟用信號

Claims

一種記憶裝置，其具備：磁阻元件，其包含第1及第2磁性層、以及設置於前述第1及第2磁性層間之非磁性層；及寫入電路，其控制將前述第1及第2磁性層之磁化設定為平行狀態之第1寫入、及將前述第1及第2磁性層之磁化設定為反平行狀態之第2寫入，於前述第1寫入時使第1寫入電流在前述磁阻元件中流動，於前述第2寫入時使與前述第1寫入電流不同之第2寫入電流在前述磁阻元件中流動；且前述第1寫入電流具有：第1脈衝、及對前述第1脈衝所附加之第2脈衝；前述第2脈衝之寬度較前述第1脈衝之寬度為短；前述第2脈衝之電流位準與前述第1脈衝之電流位準不同；前述第2寫入電流係單一脈衝。
如請求項1之記憶裝置，其中前述第2脈衝之電流位準較前述第1脈衝之電流位準為高。
如請求項1之記憶裝置，其中前述第2脈衝之電流位準較前述第1脈衝之電流位準為低。
如請求項1之記憶裝置，其中前述第1寫入電流進一步具有對前述第1 脈衝所附加之第3脈衝(assist pulse，輔助脈衝)；且前述第3脈衝之寬度較前述第1脈衝之寬度為短；前述第3脈衝之電流位準與前述第1脈衝之電流位準不同。
如請求項4之記憶裝置，其中前述第2脈衝之電流位準較前述第1脈衝之電流位準為高；前述第3脈衝之電流位準較前述第1脈衝之電流位準為低。
如請求項4之記憶裝置，其中前述第1寫入電流進一步具有對前述第1脈衝所附加之第4及第5脈衝；且前述第4及第5脈衝之寬度較前述第1脈衝之寬度為短；前述第5脈衝之電流位準與前述第4脈衝之電流位準不同；前述第4脈衝與前述第5脈衝之間隔和前述第2脈衝與前述第3脈衝之間隔不同。
如請求項6之記憶裝置，其中前述第3脈衝與前述第4脈衝之間隔和前述第2脈衝與前述第3脈衝之間隔不同。
如請求項1之記憶裝置，其中進一步具備：第1配線，其電性連接於前述磁阻元件之第1端子；第2配線，其電性連接於前述磁阻元件之第2端子；第3配線，其設置於前述第1及第2配線間，且與前述第1配線、前述第2配線及前述磁阻元件未電性連接；及驅動器，其連接於前述第3配線，並對前述第3配線施加電壓。
如請求項1之記憶裝置，其中進一步具備：第1配線，其電性連接於前述磁阻元件之第1端子；及第2配線，其電性連接於前述磁阻元件之第2端子；且前述寫入電路包含：使用第1電源電壓生成前述第1脈衝之第1驅動器、及使用第2電源電壓生成前述第2脈衝之第2驅動器。
如請求項1之記憶裝置，其中進一步具備：第1配線，其電性連接於前述磁阻元件之第1端子；第2配線，其電性連接於前述磁阻元件之第2端子；及電壓產生電路，其產生電壓位準變化之波形之電壓；且前述寫入電路使用自前述電壓產生電路產生之前述電壓，使前述第1寫入電流在前述磁阻元件中流動。