CN107808681A - 存储装置 - Google Patents

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Abstract

根据实施方式，存储装置包括磁阻元件和写入电路，所述磁阻元件包括第1磁性层、第2磁性层以及设置在所述第1磁性层与所述第2磁性层之间的非磁性层，所述写入电路控制第1写入和第2写入，使电流脉冲在所述磁阻元件中流动，所述第1写入使所述第1磁性层的磁化和所述第2磁性层的磁化成为平行状态，所述第2写入使所述第1磁性层的磁化和所述第2磁性层的磁化成为反平行状态。所述第1写入所使用的第1脉冲模式与所述第2写入所使用的第2脉冲模式不同。

Description

存储装置
技术领域
本发明的实施方式涉及存储装置。
背景技术
作为半导体存储装置的一种，已知阻变式存储器。另外，作为阻变式存储器的一种，已知MRAM(magneto resistive random access memory，磁阻式随机存取存储器)。MRAM是对存储信息的存储器单元使用了具有磁阻效应(magneto resistive effect)的磁阻元件的存储器器件。MRAM的写入方式有自旋注入写入方式。该自旋注入写入方式具有磁性体的尺寸越小则磁化反转所需的自旋注入电流就越小这样的性质，因此有利于高集成化、低功耗化以及高性能化。
发明内容
本发明的实施方式提供能够减少数据写入时的不良位(bit)的存储装置。
实施方式的存储装置具备：磁阻元件，其包括第1磁性层、第2磁性层以及设置在所述第1磁性层与所述第2磁性层之间的非磁性层；和写入电路，其控制第1写入和第2写入，使电流脉冲在所述磁阻元件中流动，所述第1写入使所述第1磁性层的磁化和所述第2磁性层的磁化成为平行状态，所述第2写入使所述第1磁性层的磁化和所述第2磁性层的磁化成为反平行状态，所述第1写入所使用的第1脉冲模式与所述第2写入所使用的第2脉冲模式不同。
附图说明
图1是第1实施方式涉及的半导体存储装置的框图；
图2是图1所示的列控制电路的框图；
图3是图2所示的存储器块的电路图；
图4是图3所示的MTJ元件的剖视图；
图5是图2所示的写入驱动器的电路图；
图6是说明写入错误率与写入脉冲的关系的坐标图；
图7是说明第1实施方式涉及的写入工作的电流波形；
图8是说明MTJ元件的磁化与写入脉冲的关系的图；
图9是说明写入错误率与间隔的关系的坐标图；
图10是说明第1变形例涉及的写入脉冲的图；
图11是说明第2变形例涉及的写入脉冲的图；
图12是说明第3变形例涉及的写入脉冲的图；
图13是说明第4变形例涉及的写入脉冲的图；
图14是说明“0”写入中的MTJ元件的磁化的一例的图；
图15、图16、图17、图18、图19以及图20是说明到存储层的磁化发生反转为止的进动状态的示意图；
图21是第2实施方式涉及的写入驱动器的电路图；
图22是说明第1实施例涉及的写入脉冲的图；
图23是说明第2实施例涉及的写入脉冲的图；
图24是说明第3实施例涉及的写入脉冲的图；
图25是说明第4实施例涉及的写入脉冲的图；
图26是第3实施方式涉及的存储器单元阵列11以及辅助电路40的电路图；
图27是说明第1实施例涉及的写入工作的时序图；
图28是说明第2实施例涉及的写入工作的时序图；
图29是说明第3实施例涉及的写入工作的时序图；
图30是说明第4实施例涉及的写入工作的时序图；
图31是说明第5实施例涉及的写入脉冲的图；
图32是第4实施方式涉及的写入驱动器的电路图；
图33是说明第1实施例涉及的写入脉冲的图；
图34是说明第2实施例涉及的写入脉冲的图；
图35是说明第3实施例涉及的写入脉冲的图；
图36是说明第4实施例涉及的写入脉冲的图；
图37是说明第5实施例涉及的写入脉冲的图；
图38是第5实施方式涉及的电压产生电路的框图；
图39是说明第1实施例涉及的写入脉冲的图；
图40是说明第2实施例涉及的写入脉冲的图；
图41是说明第3实施例涉及的写入脉冲的图；
图42是说明第4实施例涉及的写入脉冲的图；
具体实施方式
[考察]
对于MRAM(magneto resistive random access memory)的写入，理论上会以由下面的式(1)提供的概率(WER：write error rate，写入错误率)发生写入错误，所述式(1)以在磁隧道结(magnetic tunnel junction：MTJ)元件中流动的电流Iw(或者施加于MTJ元件的电压Vw)、写入脉冲宽度t、存储层的磁各向异性磁场Hk、以及存储层的保持(retention)特性Δ作为主要参数。
在此，使用n＝2。tinc是到存储层的磁化实际发生反转为止所花费的时间，f0是固有频率且约为1GHz，Ic0是与存储层的1nsec(纳秒)脉冲写入对应的反转电流阈值，Hext是外部磁场。根据该式，若写入电流Iw增大，则写入概率以(双重)指数函数的方式减小，写入错误率单调地降低。
对于面内方式MRAM，示出了存在表示写入错误率WER的电压依存性偏离了理论的异常工作的位(bit)。一个被称为“ballooning(鼓胀)”，在WER的电压依存性中，产生从中途向劣化方向分支的依存性。这是WER的劣化，因此会导致设备工作发生严重的错误。另一个被称为“back-hopping(回跳)”，在高电压侧从理论偏离而WER增加。通常因为电压恒定而可以不考虑，但也有可能因反转电流阈值Ic的不均而导致在Ic的小的位(bit)以小的概率产生，因此需要注意。
对于“ballooning”，虽然之后在几个大学、企业中也得到了确认，但通过FMR(ferromagnetic resonance measurements，铁磁谐振测量)这一方法，示出了其原因在于在MTJ元件的存储层产生亚稳定(metastable)的磁区。即，当进行写入时，通常，在一个稳定点的周围因热波动而振动的自旋(spin)接受自旋转矩而使振幅增大，当流动足够大的电压或电流时，会超过临界点而发生反转，最终向另一个稳定点收敛。然而，若在临界点附近产生磁区，则会形成亚稳定的状态，因此会以某概率回到原来。这会使WER恶化，在电压依存性产生ballooning。
作为其对策，提出了通过在材料上想办法来使得不容易产生磁区的方案。另一方面，提出了通过在写入方式上想办法来减少磁区的产生并改善WER的方案。即，公开了如下方法：将单个写入脉冲分割成多个较短的脉冲，在短脉冲间的间隔(interval)流动反向电流或截断电流，由此使亚稳定状态消失，最终向所意欲方向成功写入。
最近，对于MRAM，从可伸缩性(scalability)、低Ic的观点出发，垂直方式成为主流。至今为止，认为在垂直方式下不会产生上述那样的ballooning。然而，在2016年报告了如下情况：即使在垂直方式下，也会形成亚稳定磁区而产生使WER劣化的ballooning。在垂直方式的情况下，也必须使亚稳定磁区消失，前述的对脉冲进行分割的方法有效。
然而，详细地进行分析，在“0”写入的情况下，容易形成亚稳定磁区，根据理论分析，成为到实质开始反转为止的时间tinc变负的状态。因此，清楚了施加多个脉冲是有效果的。
另一方面，在“1”写入的情况下，亚稳定磁区的产生非常少，另外，自旋转矩相对较弱，因此到实质开始反转为止的时间tinc长。由此，与“0”写入的情况相比，状况有很大不同，清楚了施加多个脉冲反而会使WER变差。因此，认为单纯地施加多个脉冲的写入方式并没有实用上的效果，需要新的写入方式。
以下参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同功能以及结构的构成要素标注相同标号，仅在需要的情况下进行重复说明。附图是示意性或概念性的图，各图的尺寸以及比率等不一定与现实相同。各实施方式例示用于对该实施方式的技术思想进行具体化的装置或方法，实施方式的技术思想并没有将构成部件的材质、形状、构造、配置等特定于下述情况。
在以下的实施方式中，作为半导体存储装置，以作为阻变式存储器的一种的MRAM为例来进行说明。
[第1实施方式]
[1]半导体存储装置的结构
图1是本实施方式涉及的半导体存储装置(MRAM)10的框图。存储器单元阵列(memory cell array)11具备多个存储器单元MC。各存储器单元MC包括作为存储元件的MTJ(magnetic tunnel junction，磁隧道结)元件。关于存储器单元MC的具体结构，在后面叙述。
在存储器单元阵列11，配设有沿行方向延伸的多条字线WL、沿与行方向交叉的列方向延伸的多条位线BL、以及沿列方向延伸的多条源极线SL。存储器单元MC与1条字线WL、1条位线BL以及1条源极线SL连接。
字线驱动器(WL驱动器)13与多条字线WL连接。字线驱动器13基于来自行译码器12的行选择信号，对选择字线施加预定的电压。
行译码器12从地址寄存器18接收行地址。行译码器12对行地址进行译码，将译码信号(行选择信号)发送给字线驱动器13。
列译码器14从地址寄存器18接收列地址。列译码器14对列地址进行译码，将译码信号(列选择信号)发送给列控制电路15。
列控制电路15对所选择出的列，进行数据的读出、数据的写入以及数据的擦除。列控制电路15包括读出放大器(sense amplifier，读出电路)以及写入驱动器(写入电路)等。关于列控制电路15的具体结构，在后面叙述。
输入输出电路(I/O电路)17经由输入输出端子I/O连接于外部装置。输入输出电路17在与外部装置之间进行数据的授受。输入输出电路17与列控制电路15之间的数据的授受经由总线16来进行。总线16是双向数据总线。
控制器19控制半导体存储装置10的整体工作。控制器19从外部装置(主机控制器等)接收各种外部控制信号，例如芯片使能信号/CE、地址锁存使能信号ALE、命令锁存使能信号CLE、写入使能信号/WE以及读出使能信号/RE。对信号名标注的“/”表示低电平有效(active low)。
控制器19基于这些外部控制信号，识别从输入输出端子I/O供给的地址Add和命令Com。并且，控制器19将地址Add经由地址寄存器18转送给行译码器12以及列译码器14。另外，控制器19对命令Com进行译码。控制器19按照外部控制信号以及命令，进行与数据的读出、数据的写入以及数据的擦除有关的各个时序(sequence)控制
电压产生电路20产生各工作所需的内部电压(例如，包含从电源电压升压后的电压)。电压产生电路20受控制器19控制，产生所需的电压。
[1-1]列控制电路15的结构
图2是图1所示的列控制电路15的框图。在图2中，示出了位线和源极线被阶层化的构成例，但存储器单元与位线及源极线的对应关系能够任意设定。
例如，存储器单元阵列11具备多个存储器块MB0～MBj。“j”为1以上的整数。各存储器块MB具有呈矩阵状配置的多个存储器单元。在存储器块MB，配设有多条字线WL(WL0～WLn)、多条位线BL以及多条源极线SL。“n”为1以上的整数。
列控制电路15具备列选择电路21-0～21-j、列选择电路22-0～22-j、写入驱动器23-0～23-j、读出放大器24-0～24-j、电流吸收电路(current sink circuit)25-0～25-j以及数据缓冲器26-0～26-j。此外，在本实施方式的说明中，在不需要特别区分多个写入驱动器23-0～23-j的情况下，省略分支编号来记载，与该没有分支编号的记载有关的说明对于多个写入驱动器23-0～23-j的各写入驱动器而言是共同的。对于其他的带分支编号的参照符号也同样地处理。
列选择电路21与配设于存储器块MB的多条位线BL连接。列选择电路21基于来自列译码器14的列选择信号，选择1条位线BL。列选择电路21将所选择出的位线BL连接于全局位线GBL。
列选择电路22与配设于存储器块MB的多条源极线SL连接。列选择电路22基于来自列译码器14的列选择信号，选择1条源极线SL。列选择电路21将所选择出的源极线SL连接于全局源极线GSL。
写入驱动器23连接于全局位线GBL以及全局源极线GSL。在写入工作中，写入驱动器23通过使电流在所选择出的存储器单元中流动，向选择存储器单元写入数据。
读出放大器24连接于全局位线GBL，电流吸收电路25连接于全局源极线GSL。在读出工作中，电流吸收电路25抽出在全局源极线GSL中流动的电流。例如，电流吸收电路25对全局源极线GSL施加接地电压VSS。在读出工作中，读出放大器24通过检测在所选择出的存储器单元中流动的电流，读出存储器单元所保存的数据。
数据缓冲器26在写入工作中，暂时保存应该向存储器单元写入的写入数据。数据缓冲器26在读出工作中，暂时保存从存储器单元读出的读出数据。
[1-2]存储器块MB的结构
图3是图2所示的存储器块MB的电路图。
在存储器块MB，配设有沿行方向延伸的多条字线WL(WL0～WLn)、沿与行方向交叉的列方向延伸的多条位线BL(BL0～BLm)以及沿列方向延伸的多条源极线SL(SL0～SLm)。“m”为1以上的整数。多条位线BL和多条源极线SL交替地配设。
存储器单元MC具备作为存储元件的MTJ(Magnetic Tunnel Junction)元件27以及单元晶体管(选择晶体管)28。MTJ元件27根据电阻状态的变化来存储数据，例如是能够通过电流来改写数据的磁阻元件(磁阻效应元件)。单元晶体管28例如由N沟道MOS(Metal OxideSemiconductor，金属氧化物半导体)晶体管构成。
MTJ元件27的一端连接于位线BL，其另一端连接于单元晶体管28的漏极。单元晶体管28的栅极连接于字线WL，其源极连接于源极线SL。
[1-3]MTJ元件27的结构
接着，对MTJ元件27的结构的一例进行说明。图4是图3所示的MTJ元件27的剖视图。
MTJ元件27是下部电极27A、存储层(自由层)27B、非磁性层(隧道势垒(tunnelbarrier)层)27C、参照层(固定层)27D以及上部电极27E依次层叠而构成的。例如，下部电极27A与单元晶体管28电连接，上部电极27E与位线BL电连接。此外，存储层27B与参照层27D的层叠顺序也可以反过来。
存储层27B以及参照层27D分别由强磁性材料构成。隧道势垒层27C例如由MgO等绝缘材料构成。
存储层27B以及参照层27D分别具有例如垂直方向的磁各向异性，它们的易磁化方向为垂直方向。在此，垂直方向的磁各向异性表示磁化方向相对于膜面(上表面或者下表面)为垂直或者大致垂直。大致垂直包含残留磁化的方向相对于膜面处于45°<θ≦90°的范围内的情况。此外，存储层27B以及参照层27D的磁化方向也可以是面内方向。
存储层27B的磁化方向可变(反转)。“磁化方向可变”是指在向MTJ元件27流动了预定的写入电流的情况下，存储层27B的磁化方向能够变化。参照层27D的磁化方向不变(固定)。“磁化方向不变”是指在向MTJ元件27流动了预定的写入电流的情况下，参照层27D的磁化方向不变化。
参照层27D被设定为相比于存储层27B而保持足够大的垂直磁各向异性能量(或者矫顽力)。磁各向异性的设定能够通过调整磁性层的材料、面积以及膜厚来进行。如此，使存储层27B的磁化反转电流减小，使参照层27D的磁化反转电流比存储层27B的磁化反转电流大。由此，能够实现具备相对于预定的写入电流而磁化方向可变的存储层27B和磁化方向不变的参照层27D的MTJ元件27。
在本实施方式中，使用如下的自旋注入写入方式：在MTJ元件27中直接流动写入电流，通过该写入电流来控制MTJ元件27的磁化状态。MTJ元件27通过使存储层27B与参照层27D的磁化的相对关系为平行或反平行，可以取得低电阻状态和高电阻状态的某一方。即，MTJ元件27是可变电阻元件。
当对MTJ元件27流动从存储层27B向参照层27D的写入电流时，存储层27B与参照层27D的磁化的相对关系成为平行。在该平行状态的情况下，MTJ元件27的电阻值最低，MTJ元件27被设定为低电阻状态。将MTJ元件27的低电阻状态例如规定为数据“0”。
另一方面，当对MTJ元件27流动从参照层27D向存储层27B的写入电流时，存储层27B与参照层27D的磁化的相对关系成为反平行。在该反平行状态的情况下，MTJ元件27的电阻值最高，MTJ元件27被设定为高电阻状态。将MTJ元件27的高电阻状态例如规定为数据“1”。
由此，能够将MTJ元件27作为能够存储1位数据(2值数据)的存储元件来使用。MTJ元件27的电阻状态与数据的分配能够任意设定。
在本实施方式中，称将MTJ元件27的磁化状态从反平行状态(AP)设定为平行状态(P)的写入工作为“0”写入(AP to P)。称将MTJ元件27的磁化状态从平行状态(P)设定为反平行状态(AP)的写入工作为“1”写入(P to AP)。
在从MTJ元件27读出数据的情况下，对MTJ元件27施加读出电压，基于此时在MTJ元件27中流动的读出电流来检测MTJ元件27的电阻值。该读出电流被设定为与通过自旋注入进行磁化反转的阈值相比足够小的值。
[1-4]写入驱动器23的结构
图5是图2所示的写入驱动器23的电路图。此外，在以下的说明中，由于位线的阶层化并非本实施方式的主旨，因此将全局位线GBL作为位线BL并将全局源极线GSL作为源极线SL来进行说明。写入驱动器23具备位线BL用的写入驱动器23A以及源极线SL用的写入驱动器23B。
写入驱动器23A具备P沟道MOS晶体管30-1以及N沟道MOS晶体管31-1、32-1。晶体管30-1的源极连接于电源端子VddW，其漏极连接于节点N1，从控制器19向其栅极输入信号ENP1。节点N1连接于位线BL。晶体管30-1在信号ENP1作为低电平被设为有效(assert，断言)的情况下，对位线BL施加电源电压VddW(或者与电源电压VddW不同的正电压)。信号ENP1在“1”写入的情况下被设为有效。
晶体管31-1的源极连接于接地端子Vss，其漏极连接于节点N1，从控制器19向其栅极输入信号ENN0。晶体管31-1在信号ENN0作为高电平被设为有效的情况下，对位线BL施加接地电压Vss(或者负电压)。信号ENN0在“0”写入的情况下被设为有效。
晶体管32-1的源极连接于接地端子Vss，其漏极连接于节点N1，从控制器19向其栅极输入信号PR。晶体管32-1用于将位线BL设定为预定的预充电电压(例如，接地电压Vss)。
写入驱动器23B具备P沟道MOS晶体管30-2以及N沟道MOS晶体管31-2、32-2。晶体管30-2的源极连接于电源端子VddW，其漏极连接于节点N2，从控制器19向其栅极输入信号ENP0。节点N2连接于源极线SL。晶体管30-2在信号ENP0作为低电平被设为有效的情况下，对源极线SL施加电源电压VddW(或者与电源电压VddW不同的正电压)。信号ENP0在“0”写入的情况下被设为有效。
晶体管31-2的源极连接于接地端子Vss，其漏极连接于节点N2，从控制器19向其栅极输入信号ENN1。晶体管31-2在信号ENN1作为高电平被设为有效的情况下，对源极线SL施加接地电压Vss(或者负电压)。信号ENN1在“1”写入的情况下被设为有效。
晶体管32-2的源极连接于接地端子Vss，其漏极连接于节点N2，从控制器19向其栅极输入信号PR。晶体管32-2用于将源极线SL设定为预定的预充电电压(例如，接地电压Vss)。
[2]写入方式
接着，对本实施方式涉及的写入方式进行说明。
在“0”写入中，ballooning这样的WER的不良位，以写入电压依存性不遵循式(1)而是相对于电压的增加WER几乎不变化这一性质带有特征。另一方面，能够使写入电压恒定并改变写入脉冲宽度来调查依存性。该情况下，也是由式(1)来记述，若相对于写入脉冲宽度来半对数描绘WER，则成为直线。当详细地调查该依存性时，ballooning这样的表示不良的不良位也相对于脉冲宽度示出直线性的依存性，但其斜率相对于正常位而言达到2倍左右以上，变得平缓。更具体而言，这样的不良位在脉冲宽度为20nsec左右以下的非常短的区域中示出具有与正常位同样的斜率的直线性的依存性，但当变为20nsec左右以上时斜率发生急剧改变，示出具有平缓的斜率的直线性的依存性。
在此，在“0”写入中，将对不良位赋予了2次写入脉冲的情况下的结果示出在图6中。图6中记载有不良位(不良存储器单元)的特性不同的2个事例(C1、C2)的坐标图。另外，在事例C1中，图示了赋予单个脉冲的情况下的WER和赋予2次脉冲的情况下的WER。同样地，在事例C2中，图示了赋予单个脉冲的情况下的WER和赋予2次脉冲的情况下的WER。2次脉冲的间隔例如为20nsec。图6的纵轴表示WER(arbitrary unit，任意单位)，图6的横轴表示写入脉冲WP整体的宽度(nsec)。从图6可知：在2个事例(C1、C2)中，以2次脉冲进行写入这种方式改善了WER。
接着，在理论上对该现象进行分析。已经记述了WER的脉冲宽度依存性由式(1)提供。在此，若脉冲宽度依存性的斜率平缓、通过式(1)对不良位的数据进行拟合(fitting)，则可知tinc为负。tinc原本定义为到开始反转为止的时间，而相对于不良位而言成为负的值，不再具有物理上的意思。但是，由此，可知以下的式成立。
在此，f(tinc)是tinc的函数，取1以上的值。因此，可知“WER(2t)>WER(t)2”。该式的左边意味着脉冲宽度2t(nsec)的单个脉冲的WER，右边意味着施加了2次脉冲宽度t(nsec)时的WER。即，在“tinc<0”的情况下，对于WER，以2次脉冲进行写入这种方式可改善WER，能够说明实验事实。在此，“WER(2t)＝WER(t)2”是在“|tinc|＝0”的情况下。
然而，在实际的设备工作中，因为在2个脉冲之间需要有限的间隔，所以要花费“2t+tinterval”的时间，因此不是与WER(2t)而是应该与WER(2t+tinterval)进行比较。以图6来说，2次脉冲写入的坐标图会进一步向右方向偏移，若间隔过长，则会与单个脉冲写入的坐标图一致，2次脉冲写入的效果会消失。该极限的间隔由“tinterval(max)＝|tinc|”来提供。
在此应该注意，在“0”写入的情况下，由于正常位为“tinc≒0”，因此上述议论成立，但在“1”写入的情况下，由于自旋转矩相对较弱，因此可知“tinc>0”。“≒”是指近似的意思。与上述同样地对“tinc>0”的情况进行分析，则下式成立。
函数g(tinc)是取大于零且小于1的值的函数，因此可知“WER(2t)<WER(t)2”。即，2次脉冲写入相比于单个脉冲写入，WER会劣化。因此，相对于“1”写入而言，脉冲宽度长的单个脉冲这种方式，有改善WER的效果。
根据上述实验结果以及实验结果的分析，对于“0”写入，使用2次脉冲，对于“1”写入，使用单个脉冲，如此最有降低WER的效果。
进一步扩展该思路，考虑2次以上的N次脉冲写入的情况，也可导出同样的结论。“N”为2以上的整数。即，对于“0”写入，分析如下。
该情况下，也出现函数f(tinc)，因此作为结果，“WER(Nt)>WER(t)N”，可知N次脉冲写入这种方式可改善WER。需要与2次脉冲写入同样地考虑间隔，但在N次脉冲写入的情况下，存在(N-1)个间隔。因此，可知在间隔满足以下条件的情况下有改善效果。
另一方面，对于N次脉冲写入中的“1”写入，分析如下。
函数g(tinc)是取大于零且小于1的值的函数，因此可知“WER(Nt)<WER(t)N”。即，N次脉冲写入相比于单个脉冲写入，WER会劣化。根据以上可知：在N次脉冲写入的情况下，也是对于“0”写入，N次脉冲写入有效果，对于“1”写入，脉冲宽度长的单个脉冲写入这种方式有降低WER的效果。
[2-1]写入工作
图7是说明本实施方式涉及的写入工作的电流波形(脉冲模式，pulse pattern)。图7的纵轴是在MTJ元件中流动的电流I，图7的横轴是时间。
首先，对将MTJ元件27的磁化状态从反平行状态(AP)设定为平行状态(P)的“0”写入(AP to P)进行说明。
在“0”写入中，控制器19使2次写入脉冲在MTJ元件27中流动。具体而言，写入驱动器23B对源极线SL施加电压VddW，写入驱动器23A对位线BL施加接地电压Vss。在脉冲间的间隔，写入驱动器23B对源极线SL施加接地电压Vss。第1次的写入脉冲的宽度为T1，第2次的写入脉冲的宽度为T3，第1次的写入脉冲与第2次的写入脉冲的间隔为T2。例如设定为“T1＝T3＝10nsec”，“T2＝20nsec”。“0”写入中的脉冲的高度(电流电平)I1能够根据MTJ元件的特性来任意设定。
接着，对将MTJ元件27的磁化状态从平行状态(P)设定为反平行状态(AP)的“1”写入(P to AP)进行说明。
在“1”写入中，控制器19对MTJ元件27施加单个写入脉冲。具体而言，写入驱动器23A对位线BL施加电压VddW，写入驱动器23B对源极线SL施加接地电压Vss。单个写入脉冲的宽度为T4。例如，设定为“T4＝40nsec”。“1”写入中的脉冲的高度(电流电平)I2能够根据MTJ元件的特性来任意设定。电流I1和电流I2既可以相同，也可以不同。为了控制写入电流，适当设定写入驱动器23A用的电源VddW和写入驱动器23B用的电源VddW。
在本实施方式中，在“0”写入和“1”写入中，写入的合计时间一致为相同。但是，并不限定于该控制，也可以是“0”写入的合计时间和“1”写入的合计时间不同。另外，“0”写入的合计时间和“1”写入的合计时间的某一方长也没关系。此外，作为设备工作，优选两者为相同长度。
另外，在图7中，示出了在MTJ元件中流动的电流波形，而施加于MTJ元件的电压波形也成为与图7相同的脉冲波形。由此，在图7中，也可以将电流波形换言之为电压波形。即，实现了与图7相同的电压波形的写入工作的情况也包含在本实施方式的范畴内。在以下所有的实施方式中，都可以将电流波形换言之为电压波形。
[2-2]间隔的说明
接着，对写入脉冲宽度与间隔的关系进行说明。图8是说明MTJ元件27的磁化与写入脉冲的关系的图。图8(a)示出了存储层的磁化M的情形，图8(b)示出了使用单个脉冲的写入，图8(c)示出了使用长的单个脉冲的写入，图8(d)示出了使用2次脉冲的写入。图8(a)中示出的波状线表示ballooning，称为亚稳定状态(metastable state)。
在使用脉冲宽度为36nsec的单个脉冲以及脉冲宽度为72nsec的单个脉冲进行了写入的情况下，在MTJ元件中没有写入“0”数据。例如，在使用各脉冲宽度为36nsec的2次脉冲进行了写入的情况下，在MTJ元件中写入了“0”数据。
图9是说明写入错误率与间隔的关系的坐标图。图9的纵轴为写入错误率WER(arbitrary unit)，图9的横轴为2次脉冲间的间隔(WT-WT interval)。图9的纵轴以及横轴为对数刻度。在图9中记载了2次脉冲的合计时间(不包含间隔)为50nsec、60nsec、70nsec、80nsec、90nsec、100nsec、110nsec、120nsec的8个坐标图。例如，50nsec的坐标图是使用了2次25nsec的脉冲的坐标图。
在图9所示的任一个写入脉冲中，通过使间隔延长，都降低了WER，但当间隔达到50nsec以上时，WER几乎不会改变。若间隔过长，则写入时间会变长，设备的性能会劣化。由此，通过将间隔设定为30nsec～50nsec左右，能够在降低WER的同时抑制写入时间变长。在本说明书中，设为“～”包含两端的数值。
[3]第1实施方式的变形例
接着，对第1实施方式的变形例进行说明。此外，以下的变形例中示出的图是在1次的写入工作、即向存储器单元写入数据“0”时所使用的脉冲模式。
[3-1]第1变形例
图10是说明第1变形例涉及的写入脉冲的图。
在“0”写入中，也可以使用3次写入脉冲。另外，也可以使用多于3次的写入脉冲。对于“1”写入，没有特别示出而使用单个脉冲。在“0”写入和“1”写入中，写入的合计时间既可以相同，也可以不同。此外，作为设备工作，优选两者为相同长度。
[3-2]第2变形例
图11是说明第2变形例涉及的写入脉冲的图。
在“0”写入中，例如使用3次写入脉冲。进而，3次写入脉冲的高度(电流电平)也可以分别不同。在图11中，若设为第1次的脉冲高度V1-1、第2次的脉冲高度V1-2、第3次的脉冲高度V1-3，则“V1-1≠V1-2≠V1-3”。写入脉冲的高度能够通过改变写入驱动器23B的电压VddW来控制。
另外，可以是多个写入脉冲的高度全都不同，也可以是多个写入脉冲中的至少2个写入脉冲的高度不同。
[3-3]第3变形例
图12是说明第3变形例涉及的写入脉冲的图。
在“0”写入中，例如使用3次写入脉冲。进而，在至少1个间隔中，使用负电流I3。具体而言，写入驱动器23B对源极线SL施加接地电压Vss，写入驱动器23A对位线BL施加与电流|I3|相应的正电压。
[3-4]第4变形例
图13是说明第4变形例涉及的写入脉冲的图。
在“0”写入中，例如使用3次写入脉冲。3次写入脉冲的脉冲宽度以及间隔不同。设为第1次的写入脉冲的宽度T1、第1次的间隔T2、第2次的写入脉冲的宽度T3、第2次的间隔T4、第3次的写入脉冲的宽度T5。满足“T1≠T3≠T5”以及“T2≠T4”的关系。
另外，可以是多个写入脉冲的宽度全都不同，也可以是多个写入脉冲中的至少2个写入脉冲的宽度不同。另外，可以是多个间隔全都不同，也可以是多个间隔中的至少2个间隔不同。
[3-5]第5变形例
在前述的变形例中，使用了矩形的脉冲。但是并不限定于此，也可以使用矩形以外的调制后的脉冲。
[4]第1实施方式的效果
如以上详述的那样，在第1实施方式中，具备MTJ元件27和使电流脉冲在MTJ元件27中流动的写入驱动器(写入电路)23，所述MTJ元件27包括存储层27B、参照层27D和设置在存储层27B与参照层27D之间的隧道势垒层27C。写入驱动器23控制使存储层27B和参照层27D的磁化从反平行状态变为平行状态的“0”写入和使存储层27B和参照层27D的磁化从平行状态变为反平行状态的“1”写入。并且，“0”写入所使用的第1脉冲模式和“1”写入所使用的第2脉冲模式不同。具体而言，“0”写入用的第1脉冲模式包括连续的n个脉冲(n为2以上的整数)，另一方面，“1”写入用的第2脉冲模式包括单个脉冲。
因此，根据第1实施方式，通过在“0”写入和“1”写入下改变脉冲模式，能够在各自的写入时有效地减少ballooning等的不良位。
另外，“0”写入所使用的第1脉冲模式具有2次或2次以上的连续的脉冲，由此，能够更有效地减少不良位，能够降低写入错误率WER。
另外，虽然在“0”写入和“1”写入下脉冲模式不同，但将总的时间设定为大致相同。由此，在电路工作方面不需要区分“0”写入和“1”写入，因此可以不用设置不需要的控制电路，能够使电路结构简单。
[第2实施方式]
[1]考察
对将MTJ元件从反平行状态设定为平行状态的“0”写入中的磁化状态进行考察。图14是说明“0”写入中的MTJ元件的磁化的一例的图。图14的纵轴是存储层的M/Ms，图14的横轴是时间(nsec)。“Ms”是存储层的饱和磁化，“M”是存储层的垂直方向的磁化。在图14中，使用单个写入脉冲进行写入工作。图14的波状线表示ballooning，处于亚稳定状态。
图15～图20是说明直到存储层的磁化发生反转为止的进动状态(precessionstate)的示意图。图15～图20对应于图14的多个时间(T＝0、T＝10(nsec)、T＝15(nsec)、T＝20(nsec)、T＝30(nsec)、T＝35(nsec))。
在图15中，1个要素示意性地示出自旋(spin)，该自旋朝向纸面的跟前方向。在图20中，1个要素示出与图15的自旋反向(纸面的纵深方向)的自旋。图18的箭头示意性地示出进动。通过依次参照图15～图20，能够理解存储层的磁化发生反转的情形。
在ballooning中，自旋的进动有可能会妨碍磁区(domain，域)的传播。由此，当如图18那样进动变大时，存在存储层的磁化不反转而回到反平行状态的可能性。由此，WER会变高。
因此，在本实施方式中，通过改变写入脉冲的电流电平，引起MTJ元件27从亚稳定状态脱离。具体而言，使用多个级别(多个电流电平)的写入脉冲进行写入工作。
[2]写入驱动器23的结构
图21是第2实施方式涉及的写入驱动器23的电路图。此外，预充电用的晶体管省略了图示。以下，仅说明与图5所示的写入驱动器23(23A、23B)不同的部分。
写入驱动器23A所包含的晶体管30-1的源极连接于电源端子VddW。晶体管30-1在信号ENP1作为低电平被设为有效的情况下，对位线BL施加电源电压VddW。
写入驱动器23A还具备P沟道MOS晶体管33-1。晶体管33-1的源极连接于电源端子VddWA，其漏极连接于节点N1，从控制器19向其栅极输入信号ENPA1。晶体管33-1在信号ENPA1作为低电平被设为有效的情况下，对位线BL施加电源电压VddWA。具有“VddW<VddWA”的关系。
如上述那样构成的写入驱动器23A根据信号ENP1以及信号ENPA1，能够将电压VddW和电压VddWA选择性地施加于位线BL。由此，在“1”写入中，能够改变在MTJ元件27中流动的电流的电平。
写入驱动器23B所包含的晶体管30-2的源极连接于电源端子VddW。晶体管30-2在信号ENP0作为低电平被设为有效的情况下，对源极线SL施加电源电压VddW。
写入驱动器23B还具备P沟道MOS晶体管33-2。晶体管33-2的源极连接于电源端子VddWA，其漏极连接于节点N2，从控制器19向其栅极输入信号ENPA0。晶体管33-2在信号ENPA0作为低电平被设为有效的情况下，对源极线SL施加电源电压VddWA。
如上述那样构成的写入驱动器23B根据信号ENP0以及信号ENPA0，能够将电压VddW和电压VddWA选择性地施加于源极线SL。在“0”写入中，能够改变在MTJ元件27中流动的电流的电平。
[3]写入工作
接着，对第2实施方式涉及的写入工作进行说明。以下，对将MTJ元件27的磁化状态从反平行状态(AP)设定为平行状态(P)的“0”写入(AP to P)进行说明。关于将MTJ元件27的磁化状态从平行状态(P)设定为反平行状态(AP)的“1”写入(P to AP)，与第1实施方式同样地使用单个写入脉冲。
[3-1]第1实施例
图22是说明第1实施例涉及的写入脉冲的图。图22的纵轴是在MTJ元件中流动的电流I，图22的横轴是时间。
在“0”写入中，控制器19使具有2个电流电平的写入脉冲在MTJ元件27中流动。在时刻t1，写入驱动器23使电流I2在MTJ元件27中流动。具体而言，写入驱动器23B对源极线SL施加电压VddWA，写入驱动器23A对位线BL施加接地电压Vss。
在时刻t2，写入驱动器23使电流I1在MTJ元件27中流动。具有“I1<I2”的关系。具体而言，写入驱动器23B对源极线SL施加电压VddW，写入驱动器23A对位线BL施加接地电压Vss。然后，在时刻t3，写入脉冲失效(OFF)。
切换电流电平的定时(时刻t2)根据MTJ元件27的特性来设定。例如，切换电流电平的定时被设定在亚稳定状态的期间内。作为另一实施例，切换电流电平的定时被设定在亚稳定状态的期间中的从中间到结束的期间内。例如，期间“t1-t2”被设定为比期间“t2-t3”长。
[3-2]第2实施例
图23是说明第2实施例涉及的写入脉冲的图。第2实施例中，使第1实施例的电流电平相反。
在进行“0”写入的情况下，写入驱动器23在时刻t1使电流I1在MTJ元件27中流动，在时刻t2使电流I2在MTJ元件27中流动。
[3-3]第3实施例
图24是说明第3实施例涉及的写入脉冲的图。第3实施例中，将写入脉冲的电流电平暂时拉低。
在进行“0”写入的情况下，写入驱动器23在时刻t1使电流I2在MTJ元件27中流动，在时刻t2使电流I1在MTJ元件27中流动，在时刻t3使电流I2在MTJ元件27中流动。然后，在时刻t4，写入脉冲失效(OFF)。
插入电流电平低的期间“t2-t3”的定时，根据MTJ元件27的特性来设定。例如，插入期间“t2-t3”的定时被设定在亚稳定状态的期间内。例如，期间“t1-t2”被设定为比期间“t3-t4”长。期间“t2-t3”被设定为比期间“t1-t2”和期间“t3-t4”的各期间短。
[3-4]第4实施例
图25是说明第4实施例涉及的写入脉冲的图。第4实施例中，使写入脉冲的电流电平从某时刻t2起渐减。即，第4实施例涉及的写入脉冲具有梯形。
在进行“0”写入的情况下，写入驱动器23在时刻t1使电流I1在MTJ元件27中流动，在时刻t2，使从电流I1渐减的倾斜电流在MTJ元件27中流动。
[4]第2实施方式的效果
如以上详述的那样，根据第2实施方式，能够获得与第1实施方式相同的效果。
另外，能够促进在存储层内发生的磁区的传播(propagation)。其结果是，能够抑制从反平行状态向平行状态转变的过程中回到了反平行状态这样的写入不良。
[第3实施方式]
第3实施方式是用于降低WER的“0”写入工作中的其他构成例。
[1]存储器单元阵列11以及辅助电路40的结构
图26是第3实施方式涉及的存储器单元阵列11以及辅助电路40的电路图。此外，在图26中，省略了列选择电路、全局位线以及全局源极线的图示。对于位线和源极线的阶层化，能够任意适用。在第3实施方式中，追加了多条辅助线AL以及辅助电路40。多条辅助线AL以及辅助电路40以外的结构与第1实施方式相同。
在存储器单元阵列11配设有多条辅助线AL0～ALm。1条辅助线AL配置在1条位线BL与1条源极线SL之间。辅助线AL与存储器单元MC、位线BL以及源极线SL都未电连接，是呈线状延伸的布线。此外，辅助线AL也可以与在“0”写入中施加正电压的布线(在本实施方式中为源极线SL)相邻地配置。例如，辅助线AL在与源极线SL相同等级的布线层构成。
辅助线AL在与位线BL之间附加寄生电容Cc。同样地，辅助线AL在与源极线SL之间附加寄生电容Cc。即，辅助线AL和位线BL发生电容耦合。辅助线AL和源极线SL发生电容耦合。
辅助电路40驱动辅助线AL0～ALm。辅助电路40包含在图1所示的列控制电路15中。辅助电路40通过来自控制器19的控制信号进行控制。辅助电路40具备多个辅助驱动器41-0～41-m。辅助驱动器41-0～41-m分别连接于辅助线AL0～ALm。辅助驱动器41对辅助线AL施加预定的电压。
在位线BL0～BLm分别连接有写入驱动器23A-0～23A-m。在源极线SL0～SLm分别连接有写入驱动器23B-0～23B-m。写入驱动器23A、23B的结构与第1实施方式相同。
[2]写入工作
接着，对第3实施方式涉及的写入工作进行说明。以下，对将MTJ元件27的磁化状态从反平行状态(AP)设定为平行状态(P)的“0”写入(AP to P)进行说明。关于将MTJ元件27的磁化状态从平行状态(P)设定为反平行状态(AP)的“1”写入(P to AP)，与第1实施方式同样地使用单个写入脉冲。以下，说明写入工作中的多个实施例。
[2-1]第1实施例
图27是说明第1实施例涉及的写入工作的时序图。
在时刻t1，写入驱动器23B对源极线SL施加电压VddW，写入驱动器23A对位线BL施加接地电压Vss。由此，在MTJ元件27中流动写入电流I1。
在时刻t2，辅助电路40对辅助线AL施加电压V1作为辅助信号。此时，通过辅助线AL与位线BL及源极线SL的电容耦合，对写入脉冲附加了正侧(正极性)且突起状的辅助脉冲。“正侧”是指相对于基准的写入脉冲而言电流高。辅助脉冲的电流电平为电流I2。辅助脉冲的高度为电流“I2-I1”，具有I2>I1的关系。
辅助脉冲不限定于矩形波，是指具有与基准的电流电平不同的振幅的角形(angle)的波形，也被称为尖状物(spike)。另外，辅助脉冲包含相对于基准的写入脉冲而言电流的斜率不同的波形。即，辅助脉冲包含具有相对于基准的写入脉冲的大致平坦的电流电平而言倾斜的上升电流的所有电流波形。关于其他的实施方式，辅助脉冲也具有同样的意思。
然后，在时刻t3，写入脉冲以及辅助线AL的电压失效(OFF)。此外，使辅助线AL的电压失效(OFF)的定时可以是在使写入脉冲失效(OFF)的定时之后。
通过附加于写入脉冲的突起状的辅助脉冲，能够对MTJ元件27提供用于从亚稳定状态脱离的契机。由此，能够降低WER。
[2-2]第2实施例
图28是说明第2实施例涉及的写入工作的时序图。
在时刻t1，写入驱动器23B对源极线SL施加电压VddW，写入驱动器23A对位线BL施加接地电压Vss。由此，在MTJ元件27中流动写入电流I1。辅助电路40对辅助线AL施加电压V1作为辅助信号。此外，对辅助线AL施加电压的定时可以是在施加写入脉冲之前
在时刻t2，辅助电路40使辅助线AL的电压失效(OFF)，即对辅助线AL施加接地电压Vss。此时，通过辅助线AL与位线BL及源极线SL的电容耦合，对写入脉冲附加了负侧(负极性)且突起状的辅助脉冲。“负侧”是指相对于基准的写入脉冲而言电流低。辅助脉冲的电流电平为电流I3。辅助脉冲的高度为电流“I1-I3”，I1>I3。然后，在时刻t3，写入脉冲以及辅助线AL的电压失效(OFF)。相对于基准的写入脉冲向负侧凹陷的辅助脉冲也包含在“对写入脉冲附加辅助脉冲”这一表达中。
在第2实施例中，通过附加于写入脉冲的突起状的辅助脉冲，也能够对MTJ元件27提供用于从亚稳定状态脱离的契机。
[2-3]第3实施例
图29是说明第3实施例涉及的写入工作的时序图。
在时刻t1，写入驱动器23B对源极线SL施加电压VddW，写入驱动器23A对位线BL施加接地电压Vss。在时刻t2，辅助电路40对辅助线AL施加电压V1作为辅助信号。由此，对写入脉冲附加了突起状的辅助脉冲。
在时刻t3，辅助电路40使辅助线AL的电压失效(OFF)。由此，对写入脉冲附加了负侧且突起状的辅助脉冲。然后，在时刻t4，写入脉冲失效(OFF)。
在第3实施例中，能够将2次的辅助脉冲施加于MTJ元件27。进而，能够将极性不同的2个辅助脉冲施加于MTJ元件27。
[2-4]第4实施例
图30是说明第4实施例涉及的写入工作的时序图。
在时刻t1，写入驱动器23B对源极线SL施加电压VddW，写入驱动器23A对位线BL施加接地电压Vss。在时刻t2，辅助电路40对辅助线AL施加电压V1作为辅助信号。由此，对写入脉冲附加了突起状的辅助脉冲。
在时刻t3，辅助电路40使辅助线AL的电压失效(OFF)。由此，对写入脉冲附加了负侧且突起状的辅助脉冲。同样地，辅助电路40在时刻t4、t5，对写入脉冲附加辅助脉冲。
在第4实施例中，能够将4次的辅助脉冲施加于MTJ元件27。此外，辅助脉冲的数量能够任意设定。
同一极性的多个辅助脉冲也可以是振幅(电流电平)互不相同。具体而言，时刻t2的辅助脉冲和时刻t4的辅助脉冲也可以电流电平不同。另外，时刻t3的辅助脉冲和时刻t5的辅助脉冲也可以电流电平不同。
另外，多个辅助脉冲的间隔可以全部不同，还可以一部分不同。
[2-5]第5实施例
图31是说明第5实施例涉及的写入脉冲的图。
设包含极性不同的2个辅助脉冲的组(set)的周期(频率)为f。多个组的周期f(包括f0、f1以及f2)中的至少2个组的周期互不相同。
如第5实施例那样，也可以任意设定辅助脉冲间的间隔。此外，在图31中，示出了3组的辅助脉冲(6个辅助脉冲)，但辅助脉冲的数量能够任意设定。
[3]第3实施方式的效果
如以上详述的那样，根据第3实施方式，能够获得与第1实施方式相同的效果。
另外，能够不改变写入驱动器23的结构而生成具有期望的脉冲模式的写入电流。
[第4实施方式]
第4实施方式使得通过与第3实施方式不同的方法来生成辅助脉冲。
[1]写入驱动器23的结构
图32是第4实施方式涉及的写入驱动器23的电路图。此外，预充电用的晶体管省略了图示。以下，仅说明与图21所示的写入驱动器23(23A、23B)不同的部分。
从控制器19向写入驱动器23A所包含的晶体管33-1的栅极输入信号ENPp1。晶体管33-1用于向写入脉冲附加正侧(正极性)的辅助脉冲。晶体管33-1在信号ENPp1作为低电平被设为有效的情况下，对位线BL施加电源电压VddWA。
写入驱动器23A还具备P沟道MOS晶体管34-1。晶体管34-1的源极连接于电源端子VddW，其漏极连接于节点N1，从控制器19向其栅极输入信号ENPm1。晶体管34-1用于向写入脉冲附加负侧(负极性)的辅助脉冲。晶体管34-1在信号ENPm1为低电平的情况下，对位线BL施加电源电压VddW，在信号ENPm1为高电平的情况下，停止向位线BL的电压施加。
从控制器19向写入驱动器23B所包含的晶体管33-2的栅极输入信号ENPp0。晶体管33-2用于向写入脉冲附加正极性的辅助脉冲。晶体管33-2在信号ENPp0作为低电平被设为有效的情况下，对源极线SL施加电源电压VddWA。
写入驱动器23B还具备P沟道MOS晶体管34-2。晶体管34-2的源极连接于电源端子VddW，其漏极连接于节点N2，从控制器19向其栅极输入信号ENPm0。晶体管34-2用于向写入脉冲附加负极性的辅助脉冲。晶体管34-2在信号ENPm0为低电平的情况下，对源极线SL施加电源电压VddW，在信号ENPm0为高电平的情况下，停止向源极线SL的电压施加。
[2]写入工作
接着，对第4实施方式涉及的写入工作(“0”写入)进行说明。以下，说明写入工作中的多个实施例。
[2-1]第1实施例
图33是说明第1实施例涉及的写入脉冲(写入电流)的图。
在时刻t1，写入驱动器23B对源极线SL施加电压VddW，写入驱动器23A对位线BL施加接地电压Vss。具体而言，在写入驱动器23B中，晶体管30-2被导通，晶体管31-2、33-2、34-2被截止。
在时刻t2，写入驱动器23B对写入脉冲附加辅助脉冲。具体而言，在写入驱动器23B中，晶体管33-2仅导通与辅助脉冲的宽度对应的时间。由此，对源极线SL施加了电压VddWA。辅助脉冲的高度为电流“I2-I1”，具有I2>I1的关系。辅助脉冲的高度根据电压VddW与电压VddWA之差来决定。然后，在时刻t3，写入脉冲失效。
通过附加于写入脉冲的突起状的辅助脉冲，能够对MTJ元件27提供用于从亚稳定状态脱离的契机。由此，能够降低WER。
[2-2]第2实施例
图34是说明第2实施例涉及的写入脉冲的图。
在时刻t1，写入驱动器23B对源极线SL施加电压VddW，写入驱动器23A对位线BL施加接地电压Vss。具体而言，在写入驱动器23B中，晶体管30-2、34-2被导通，晶体管31-2、33-2被截止。
在时刻t2，写入驱动器23B对写入脉冲附加负侧的辅助脉冲。辅助脉冲的高度为电流“I1-I3”，具有I1>I3的关系。具体而言，在写入驱动器23B中，晶体管34-2被截止。由此，来自晶体管34-2的电压VddW的施加被停止，因此向源极线SL的电压供给量减少，源极线SL的电压暂时下落。在源极线SL的电压暂时下落之后，通过从晶体管30-2对源极线SL施加的电压，源极线SL的电流电平返回到电流I1。
然后，在时刻t3，写入脉冲失效。
在第2实施例中，通过附加于写入脉冲的突起状的辅助脉冲，也能够对MTJ元件27提供用于从亚稳定状态脱离的契机。
[2-3]第3实施例
图35是说明第3实施例涉及的写入脉冲的图。
在时刻t1，写入驱动器23B对源极线SL施加电压VddW，写入驱动器23A对位线BL施加接地电压Vss。在时刻t2，写入驱动器23B对写入脉冲附加正侧的辅助脉冲。在时刻t3，写入驱动器23B对写入脉冲附加负侧的辅助脉冲。然后，在时刻t4，写入脉冲失效。
在第3实施例中，能够将2次的辅助脉冲施加于MTJ元件27。进而，能够将极性不同的2个辅助脉冲施加于MTJ元件27。
[2-4]第4实施例
图36是说明第4实施例涉及的写入脉冲的图。
在时刻t1，写入驱动器23B对源极线SL施加电压VddW，写入驱动器23A对位线BL施加接地电压Vss。在时刻t2、t3，写入驱动器23B分别对写入脉冲附加正侧的辅助脉冲以及负侧的辅助脉冲。同样地，在时刻t4、t5，写入驱动器23B分别对写入脉冲附加正侧的辅助脉冲以及负侧的辅助脉冲。
在第4实施例中，能够将4次的辅助脉冲施加于MTJ元件27。此外，辅助脉冲的数量能够任意设定。另外，辅助脉冲的间隔能够任意设定。
[2-5]第5实施例
图37是说明第5实施例涉及的写入脉冲的图。
设包含极性不同的2个辅助脉冲的组(set)的周期(频率)为f。多个组的周期f(包括f0、f1以及f2)中的至少2个组的周期互不相同。周期不同的2个组既可以是仅辅助脉冲的宽度不同，也可以是仅辅助脉冲间的间隔不同，还可以是这两方都不同。
[3]第4实施方式的效果
如以上详述的那样，根据第4实施方式，能够获得与第1实施方式相同的效果。
另外，第4实施方式相比于第3实施方式，能够不使用辅助线AL以及辅助电路40而生成具有期望的脉冲模式的写入电流。
[第5实施方式]
第5实施方式使得将在写入工作时对位线BL或者源极线SL施加的电压设为波形。
[1]电压产生电路20的结构
图38是第5实施方式涉及的电压产生电路20的框图。此外，在图38中，将用于生成向写入驱动器23供给的电压VddW的电路提取出来表示。
电压产生电路20具备电压VddW用的电压产生电路(VddW Gen)50以及比较器51、52。
比较器51的负侧输入端子连接于节点N3，向其正侧输入端子供给电压“VddW+A”。电压“VddW+A”为比目标电压VddW高一些(高预定电压“A”)的电压。比较器51对2个输入端子的电压进行比较，输出比较结果。
向比较器52的负侧输入端子供给电压“VddW-A”，其正侧输入端子连接于节点N3。电压“VddW-A”是比目标电压VddW低一些(低预定电压“A”)的电压。比较器52对2个输入端子的电压进行比较，输出比较结果。
电压产生电路50利用这些比较器51以及52的输出，进行控制以使得输出电压在“±A”的范围内周期性地变化。
电压产生电路50包含所谓的调节器(regulator)电路。电压产生电路50根据该电源电压Vdd生成电压VddW。此时，电压产生电路50接收比较器51以及52的输出，根据比较器51以及52的比较结果来生成电压VddW。在此，电源电压Vdd和电压VddW具有“Vdd>VddW(Vdd>VddW+A)”的关系。另外，电压产生电路50也可以包含所谓的升压电路(电荷泵电路)。该情况下，电压产生电路50对电源电压Vdd进行升压来生成电压VddW。另外，与包含上述调节器电路的情况同样地，接收比较器51以及52的输出，根据比较器51以及52的比较结果来生成电压VddW。电压产生电路50的输出连接于节点N3。即，电压VddW被从节点N3输出。
此外，向电压产生电路50供给的电源电压Vdd是一例，电压产生电路50也可以使用电源电压Vdd以外的电压进行工作，还可以利用多个电压来生成期望的电压。
接收电压VddW的写入驱动器23的结构与图5相同。
[2]写入工作
接着，对第5实施方式涉及的写入工作(“0”写入)进行说明。以下，说明写入工作中的多个实施例。
[2-1]第1实施例
图39是说明第1实施例涉及的写入脉冲(写入电流)的图。
在第1实施例中，电压产生电路50受比较器51控制。在节点N3的电压降低到目标电压VddW的情况下，电压产生电路50进行升压工作。在节点N3的电压达到了电压“VddW+A”的情况下，电压产生电路50停止升压工作。电压产生电路50反复进行上述工作。
在时刻t1，写入驱动器23B使用来自电压产生电路50的电压VddW，对源极线SL施加电压。写入驱动器23A对位线BL施加接地电压Vss。由此，能够生成在电流I1与电流I2之间周期性地变动的波形的写入脉冲。电流I1基于目标电压VddW而设定，电流I2基于电压“VddW+A”而设定。然后，在时刻t2，写入脉冲失效。
在图39中，1个山成为辅助脉冲。通过电流发生变动的波形的写入脉冲，能够对MTJ元件27提供用于从亚稳定状态脱离的契机。由此，能够降低WER。
[2-2]第2实施例
图40是说明第2实施例涉及的写入脉冲的图。
在第2实施例中，电压产生电路50受比较器52控制。在节点N3的电压降低到电压“VddW-A”的情况下，电压产生电路50进行升压工作。在节点N3的电压达到了目标电压VddW的情况下，电压产生电路50停止升压工作。电压产生电路50反复进行上述工作。
写入驱动器23A、23B使用来自电压产生电路50的电压VddW，生成写入脉冲。由此，能够生成在电流I1与电流I3之间周期性地变动的波形的写入脉冲。电流I1基于目标电压VddW而设定，电流I3基于电压“VddW-A”而设定。
[2-3]第3实施例
图41是说明第3实施例涉及的写入脉冲的图。
在第3实施例中，电压产生电路50受比较器51、52控制。在节点N3的电压达到了电压“VddW+A”的情况下，电压产生电路50停止升压工作。在节点N3的电压降低到电压“VddW-A”的情况下，电压产生电路50进行升压工作。电压产生电路50反复进行上述工作。
写入驱动器23A、23B使用来自电压产生电路50的电压VddW，生成写入脉冲。由此，能够生成在电流I3与电流I2之间周期性地变动的波形的写入脉冲。
[2-4]第4实施例
图42是说明第4实施例涉及的写入脉冲的图。
第4实施例的写入脉冲相对于第3实施例使极性相反。通过控制升压工作、升压停止和顺序，可获得图42的写入脉冲。
[3]第5实施方式的效果
如以上详述的那样，根据第5实施方式，能够获得与第1实施方式相同的效果。
另外，第5实施方式能够不变更写入驱动器23的结构而生成具有期望的脉冲模式的写入电流。
此外，上述各实施方式中示出的MRAM也可以是对磁性层的磁化反转利用了自旋注入现象的STT-MRAM(spin-transfer torque magneto resistive random access memory，自旋转移转矩磁阻式随机存取存储器)。
另外，在上述各实施方式中，作为半导体存储装置，举例使用了磁阻效应元件的MRAM来进行了说明，但并不限定于此。特别是，能够适用于能够使用具有上述各实施方式中说明的脉冲模式的写入电流进行写入工作的各种各样的半导体存储装置。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，没有限定发明范围的意图。这些新的实施方式能够以其它各种方式来实施，在不脱离发明主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围和/或主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (20)

1.一种存储装置，具备：
磁阻元件，其包括第1磁性层、第2磁性层以及设置在所述第1磁性层与所述第2磁性层之间的非磁性层；和
写入电路，其控制第1写入和第2写入，使电流脉冲在所述磁阻元件中流动，所述第1写入使所述第1磁性层的磁化和所述第2磁性层的磁化成为平行状态，所述第2写入使所述第1磁性层的磁化和所述第2磁性层的磁化成为反平行状态，
所述第1写入所使用的第1脉冲模式与所述第2写入所使用的第2脉冲模式不同。
2.根据权利要求1所述的存储装置，
所述第1脉冲模式包括n个脉冲，所述n为2以上的整数。
3.根据权利要求1所述的存储装置，
所述第2脉冲模式包括单个脉冲。
4.根据权利要求1所述的存储装置，
所述第2脉冲模式整体的宽度与所述第1脉冲模式整体的宽度大致相同。
5.根据权利要求2所述的存储装置，
所述多个脉冲中的2个脉冲彼此的电流电平不同。
6.根据权利要求2所述的存储装置，
所述第1脉冲模式具有所述多个脉冲之间的多个间隔，
所述多个间隔中的2个间隔彼此的电流电平不同。
7.根据权利要求2所述的存储装置，
所述多个脉冲中的2个脉冲彼此的宽度不同。
8.根据权利要求2所述的存储装置，
所述第1脉冲模式具有所述多个脉冲之间的多个间隔，
所述多个间隔中的2个间隔彼此的长度不同。
9.根据权利要求2所述的存储装置，
所述第1脉冲模式具有第1电流电平和与所述第1电流电平不同的第2电流电平。
10.根据权利要求1所述的存储装置，还具备：
与所述磁阻元件的第1端子电连接的第1布线；和
与所述磁阻元件的第2端子电连接的第2布线，
所述写入电路使所述电流脉冲在所述第1布线与所述第2布线之间流动。
11.一种存储装置，具备：
磁阻元件，其包括第1磁性层、第2磁性层以及设置在所述第1磁性层与所述第2磁性层之间的非磁性层；和
写入电路，其控制第1写入和第2写入，使写入电流在所述磁阻元件中流动，所述第1写入使所述第1磁性层的磁化和所述第2磁性层的磁化成为平行状态，所述第2写入使所述第1磁性层的磁化和所述第2磁性层的磁化成为反平行状态，
所述第1写入中的第1写入电流具有第1脉冲和附加于所述第1脉冲的第2脉冲，
所述第2脉冲的宽度比所述第1脉冲的宽度短，
所述第2脉冲的电流电平与所述第1脉冲的电流电平不同。
12.根据权利要求11所述的存储装置，
所述第2脉冲的电流电平比所述第1脉冲的电流电平高。
13.根据权利要求11所述的存储装置，
所述第2脉冲的电流电平比所述第1脉冲的电流电平低。
14.根据权利要求11所述的存储装置，
所述写入电流还具有附加于所述第1脉冲的第3脉冲，所述第3脉冲为辅助脉冲，
所述第3脉冲的宽度比所述第1脉冲的宽度短，
所述第3脉冲的电流电平与所述第1脉冲的电流电平不同。
15.根据权利要求14所述的存储装置，
所述第2脉冲的电流电平比所述第1脉冲的电流电平高，
所述第3脉冲的电流电平比所述第1脉冲的电流电平低。
16.根据权利要求14所述的存储装置，
所述写入电流还具有附加于所述第1脉冲的第4脉冲以及第5脉冲，
所述第4脉冲以及所述第5脉冲的宽度比所述第1脉冲的宽度短，
所述第5脉冲的电流电平与所述第4脉冲的电流电平不同，
所述第4脉冲与所述第5脉冲之间的间隔不同于所述第2脉冲与所述第3脉冲之间的间隔。
17.根据权利要求16所述的存储装置，
所述第3脉冲与所述第4脉冲之间的间隔不同于所述第2脉冲与所述第3脉冲之间的间隔。
18.根据权利要求11所述的存储装置，还具备：
与所述磁阻元件的第1端子电连接的第1布线；
与所述磁阻元件的第2端子电连接的第2布线；
设置在所述第1布线与所述第2布线之间的第3布线；以及
辅助电路，其连接于所述第3布线，对所述第3布线施加电压。
19.根据权利要求11所述的存储装置，还具备：
与所述磁阻元件的第1端子电连接的第1布线；和
与所述磁阻元件的第2端子电连接的第2布线，
所述写入电路包括使用第1电源电压生成所述第1脉冲的第1驱动器和使用第2电源电压生成所述第2脉冲的第2驱动器。
20.根据权利要求11所述的存储装置，还具备：
与所述磁阻元件的第1端子电连接的第1布线；
与所述磁阻元件的第2端子电连接的第2布线；以及
电压产生电路，其产生电压电平发生变化的波形的电压，
所述写入电路使用来自所述电压产生电路的所述电压，使所述写入电流在所述磁阻元件中流动。
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