JP4284326B2 - 磁気抵抗ランダムアクセスメモリおよびその書き込み制御方法 - Google Patents
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Description
前記第1磁界を作用させた後、前記第1磁界の方向と実質的に同じ方向のパルス状の第3磁界を少なくとも1回前記記録層に作用させるステップと、を備えたことを特徴とする。
第2書き込み配線と、前記第1および第2書き込み配線の交差領域に対応して設けられ、磁化容易軸および磁化困難軸を有し磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層と、を有する磁気抵抗効果素子を記憶素子として有するメモリセルと、前記メモリセルの前記記録層の磁化容易軸方向に実質的に平行な第1磁界を前記記録層に作用させる第1パルス電流を発生して前記第1配線に流す第1電流発生回路と、前記メモリセルの前記記録層の磁化困難軸方向に実質的に平行な第2磁界を前記記録層に作用させる第2パルス電流を発生して前記第2配線に流す第2電流発生回路と、を備え、前記第1および第2電流発生回路は、前記第1磁界と前記第2磁界との作用期間が重なるように前記第1および第2パルス電流を発生し、前記第1パルス電流の発生後、前記第1電流発生回路は、前記第1磁界の方向と実質的に同じ方向の第3磁界を少なくとも1回前記記録層に作用させるように第3パルス電流を発生することを特徴とする。
本発明の第1実施形態による磁気抵抗ランダムアクセスメモリ(MRAM)の書き込み制御方法を図1乃至図7を参照して説明する。
次に、本発明の第2実施形態による磁気抵抗ランダムアクセスメモリの書き込み制御方法を、図10を参照して説明する。本実施形態の書き込み制御方法は、第1実施形態で説明したと同様に例えば図2乃至図4に示すMRAMに適用され、本実施形態の書き込み制御方法に用いられる書き込みパルスの波形図を図10に示す。
次に、本発明の第3実施形態による磁気抵抗ランダムアクセスメモリの書き込み制御方法を、図11を参照して説明する。本実施形態の書き込み制御方法は、第1実施形態で説明したと同様に例えば図2乃至図4に示すMRAMに適用され、本実施形態の書き込み制御方法に用いられる書き込みパルスの波形図を図11に示す。
次に、本発明の第4実施形態の磁気抵抗ランダムアクセスメモリ(MRAM)の書き込み制御方法を、図12乃至図13を参照して説明する。本実施形態の書き込み制御方法に用いられるMRAMは、アレイ状に配置された複数のメモリセルを有し、各メモリセルはTMR素子を記憶素子として備えていて、書き込みはスピン偏極した電流を記録層に注入する(スピン注入する)ことにより行われる。図12に示すように、各メモリセルにおけるTMR素子1aは磁化の向きが固着された参照層2aと、磁化の向きが可変の記録層6aと、参照層2aと記録層6aとの間に設けられたトンネルバリア層4aとを備えている。そして、TMR素子1aは、一端が書き込み配線7に接続され、他端が書き込み配線8に電気的に接続されている。
次に、本発明の第5実施形態による磁気抵抗ランダムアクセスメモリ(MRAM)の回路図を図14に示す。本実施形態のMRAMは、メモリセルアレイ100と、ビット線セレクタ110a、110bと、ビット線電流供給部(シンクおよびソース)115a、115bと、ワード線ソース121と、ワード線セレクタ123、126と、ワード線シンク128と、アドレスデコーダ130と、ソース・シンク制御回路140とを備えている。メモリセルアレイ100は、複数のビット線と、複数のワード線と、各ビット線と各ワード線との交差領域に対応してTMR素子(図示せず)が設けられている。なお、図14においては、t番目のビット線BL<t>と、t+1番目のビット線BL<t+1>と、s番目のワード線WL<s>と、s+1番目のワード線WL<s+1>のみを示している。
次に、本発明の第6実施形態による磁気抵抗ランダムアクセスメモリ(MRAM)の回路図を図17に示す。本実施形態のMRAMは、スピン注入による書き込みを行うものであって、メモリセルアレイ100Aと、ビット線セレクタ110a、110bと、ビット線電流供給部(シンクおよびソース)115a、115bと、ワード線セレクタ160と、アドレスデコーダ130Aと、ソース・シンク制御回路140Aとを備えている。メモリセルアレイ100Aは、複数のビット線と、複数のワード線と、各ビット線と各ワード線との交差領域に対応してメモリセル101が設けられている。なお、図17においては、t番目の第1ビット線BL1<t>および第2ビット線BL2<t>と、t+1番目の第1ビット線BL1<t+1>および第2ビット線BL2<t+1>と、s番目のワード線WL<s>と、s+1番目のワード線WL<s+1>のみを示している。各メモリセル101は、TMR素子102と、選択トランジスタ103とを備えている。TMR素子102は一端が対応する第1ビット線BL1<t>に接続され、他端が選択トランジスタ103の一端に接続されている。選択トランジスタ103の他端には対応する第2ビット線BL2<t>が接続されている。また、選択トランジスタ103のゲートには対応するワード線WL<s>が接続されている。
2 参照層(磁化固着層)
4 トンネルバリア層
6 記録層(磁化自由層)
10 ビット線
20 ワード線
Claims (14)
- 少なくとも1個のメモリセルを備え、前記メモリセルは、磁化容易軸および磁化困難軸を有し磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層とを有する磁気抵抗効果素子を記憶素子として有している磁気抵抗ランダムアクセスメモリの書き込み制御方法であって、
前記メモリセルに1つのデータを書き込むステップを備え、この書き込むステップは、
前記記録層の前記磁化容易軸に実質的に平行なパルス状の第1磁界と前記磁化困難軸に実質的に平行なパルス状の第2磁界との作用期間が重なるように前記第1および第2磁界を前記記録層に作用させるステップと、
前記パルス状の第1磁界の大きさH1を、零以上でかつ前記大きさH1よりも小さい大きさH2にするステップと、
前記第1磁界の方向と実質的に同じ方向でかつ前記大きさH2との和が前記大きさH1と同じかまたは小さくなる大きさH3を有するパルス状の第3磁界を少なくとも1回前記記録層に作用させるステップと、
を備えたことを特徴とする磁気抵抗ランダムアクセスメモリの書き込み制御方法。 - 前記第3磁界を少なくとも1回前記記録層に作用させるステップは、前記第2磁界の方向と実質的に同じ方向のパルス状の第4磁界を、作用期間が前記第3磁界と重なるように少なくとも1回前記記録層に作用させることを特徴とする請求項1記載の磁気抵抗ランダムアクセスメモリの書き込み制御方法。
- 前記第3磁界を少なくとも1回前記記録層に作用させるステップは、前記第2磁界を前記記録層に作用させ続けていることを特徴とする請求項1記載の磁気抵抗ランダムアクセスメモリの書き込み制御方法。
- 前記第3磁界を少なくとも1回前記記録層に作用させるステップは、前記第3磁界のみを前記記録層に作用させることを特徴とする請求項1記載の磁気抵抗ランダムアクセスメモリの書き込み制御方法。
- 少なくとも1個のメモリセルを備え、前記メモリセルは、磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層とを有する磁気抵抗効果素子を記憶素子として有している磁気抵抗ランダムアクセスメモリの書き込み制御方法であって、
前記記録層にスピン偏極したパルス電流を注入することによって前記メモリセルに1つのデータの書き込みを行う際に、書き込みのための前記パルス電流を複数回、連続的に前記記録層に注入することを特徴とする磁気抵抗ランダムアクセスメモリの書き込み制御方法。 - 第1配線と、
第2配線と、
前記第1および第2配線の交差領域に対応して設けられ、磁化容易軸および磁化困難軸を有し磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層と、を有する磁気抵抗効果素子を記憶素子として有するメモリセルと、
前記メモリセルの前記記録層の磁化容易軸方向に実質的に平行な第1磁界を前記記録層に作用させる第1パルス電流を発生して前記第1配線に流す第1電流発生回路と、
前記メモリセルの前記記録層の磁化困難軸方向に実質的に平行な第2磁界を前記記録層に作用させる第2パルス電流を発生して前記第2配線に流す第2電流発生回路と、
を備え、
前記メモリセルに1つのデータを書き込む際に前記第1および第2電流発生回路は、前記第1磁界と前記第2磁界との作用期間が重なるように前記第1および第2パルス電流を発生し、前記第1パルス電流の発生後、前記第1電流発生回路は、前記第1パルス電流の値を小さくして、この小さくした第1パルス電流によって発生される、前記第1磁界の方向と実質的に同じ方向の磁界の大きさを、零以上でかつ前記第1磁界の大きさよりも小さくし、その後、前記小さくした第1パルス電流の値を大きくした第3パルス電流を発生して前記第1磁界の方向と実質的に同じ方向の第3磁界を少なくとも1回前記記録層に作用させることを特徴とする磁気抵抗ランダムアクセスメモリ。 - 前記メモリセルが複数個配置されたアレイと、前記複数個のメモリセルから少なくとも1個のメモリセルを選択する選択回路を備え、
前記第1電流発生回路は前記選択されたメモリセルの前記記録層に前記第1および第3磁界が作用するように前記第1および第3パルス電流を発生するとともに、前記第2電流発生回路は前記選択されたメモリセルの前記記録層に前記第2磁界が作用するように前記第2パルス電流を発生することを特徴とする請求項6記載の磁気抵抗ランダムアクセスメモリ。 - 前記第2電流発生回路は、前記第3磁界を少なくとも1回前記記録層に作用させる際に、前記第2磁界の方向と実質的に同じ方向でかつ前記第3磁界と作用期間が重なる第4磁界を少なくとも1回前記記録層に作用させる第4パルス電流を発生することを特徴とする請求項6または7記載の磁気抵抗ランダムアクセスメモリ。
- 前記第2電流発生回路は、前記第3磁界を少なくとも1回前記記録層に作用させる際に、前記第2磁界を前記記録層に作用させ続けているように第2パルス電流を発生することを特徴とする請求項6または7記載の磁気抵抗ランダムアクセスメモリ。
- 前記第2電流発生回路は、前記第3磁界を少なくとも1回前記記録層に作用させる際に、パルス電流を流さないことを特徴とする請求項6または7記載の磁気抵抗ランダムアクセスメモリ。
- 前記第3磁界は、前記記録層に作用させた前記第1磁界の大きさと同じかまたは小さ
いことを特徴とする請求項6乃至10のいずれかに記載の磁気抵抗ランダムアクセスメモリ。 - 第1配線と、
第2配線と、
磁化の向きが可変の記録層と、磁化の向きが固着された参照層と、前記記録層と前記参照層との間に設けられた絶縁層と、を有する磁気抵抗効果素子を記憶素子として有し、前記磁気抵抗効果素子の一端が前記第1配線に電気的に接続され、他端が前記第2配線に電気的に接続されるメモリセルと、
前記メモリセルへの第1の値の書き込みの際に書き込みのための第1パルス電流を複数回、連続的に発生して前記第1配線を介して前記磁気抵抗効果素子にスピン偏極したパルス電流を複数回流す第1電流発生回路と、
前記メモリセルへの第2の値の書き込みの際に書き込みのための第2パルス電流を複数回、連続的に発生して前記第2配線を介して前記磁気抵抗効果素子にスピン偏極したパルス電流を複数回流す第2電流発生回路と、
を備えていることを特徴とする磁気抵抗ランダムアクセスメモリ。 - 前記メモリセルが複数個配置されたアレイと、前記複数個のメモリセルから少なくとも1個のメモリセルを選択する選択回路を備え、
前記選択されたメモリセルへの書き込みの際に前記第1電流発生回路は前記選択されたメモリセルに対する前記第1パルス電流を複数回、連続的に発生し、
前記選択されたメモリセルへの書き込みの際に前記第2電流発生回路は前記選択されたメモリセルに対する前記第2パルス電流を複数回、連続的に発生することを特徴とする請求項12記載の磁気抵抗ランダムアクセスメモリ。 - 前記第1および第2配線のいずれか一方と前記磁気抵抗効果素子との間に選択トランジスタが設けられていることを特徴とする請求項12または13記載の磁気抵抗ランダムアクセスメモリ。
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