JP3808799B2 - 磁気ランダムアクセスメモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、トンネル型磁気抵抗(Tunneling Magneto Resistive)効果により“1”,“0”−情報を記憶するTMR素子を利用してメモリセルを構成した磁気ランダムアクセスメモリ(MRAM: Magnetic Random Access Memory)に関する。
【0002】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、Roy Scheuerlein et.al.によって提案されたトンネル型磁気抵抗(Tunneling Magneto Resistive: 以後、TMRと表記する。) 効果を利用したメモリがある(例えば、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」を参照)。
【0003】
磁気ランダムアクセスメモリは、TMR素子により“1”,“0”−情報を記憶する。TMR素子は、図109に示すように、2つの磁性層(強磁性層)により絶縁層(トンネルバリア)を挟んだ構造を有する。TMR素子に記憶される情報は、2つの磁性層のスピンの向きが平行か又は反平行かによって判断される。
【0004】
ここで、図110に示すように、平行とは、2つの磁性層のスピンの向き(磁化の方向)が同じであることを意味し、反平行とは、2つの磁性層のスピンの向きが逆向きであることを意味する(矢印の向きがスピンの向きを示している。)。
【0005】
なお、通常、2つの磁性層の一方側には、反強磁性層が配置される。反強磁性層は、一方側の磁性層のスピンの向きを固定し、他方側のスピンの向きのみを変えることにより情報を容易に書き換えるための部材である。
【0006】
スピンの向きが固定された磁性層は、固定層又はピン層と呼ばれる。また、書き込みデータに応じて、スピンの向きを自由に変えることができる磁性層は、自由層又は記憶層と呼ばれる。
【0007】
図110に示すように、2つの磁性層のスピンの向きが平行となった場合、これら2つの磁性層に挟まれた絶縁層(トンネルバリア)のトンネル抵抗は、最も低くなる。この状態が“1”−状態である。また、2つの磁性層のスピンの向きが反平行となった場合、これら2つの磁性層に挟まれた絶縁層(トンネルバリア)のトンネル抵抗は、最も高くなる。この状態が“0”−状態である。
【0008】
次に、図111を参照しつつ、TMR素子に対する書き込み動作原理について簡単に説明する。
【0009】
TMR素子は、互いに交差する書き込みワード線とデータ選択線(読み出し/書き込みビット線)との交点に配置される。そして、書き込みは、書き込みワード線及びデータ選択線に電流を流し、両配線に流れる電流により作られる磁界を用いて、TMR素子のスピンの向きを平行又は反平行にすることにより達成される。
【0010】
例えば、TMR素子の磁化容易軸がX方向であり、X方向に書き込みワード線が延び、X方向に直交するY方向にデータ選択線が延びている場合、書き込み時には、書き込みワード線に、一方向に向かう電流を流し、データ選択線に、書き込みデータに応じて、一方向又は他方向に向かう電流を流す。
【0011】
データ選択線に一方向に向かう電流を流すとき、TMR素子のスピンの向きは、平行(“1”−状態)となる。一方、データ選択線に他方向に向かう電流を流すとき、TMR素子のスピンの向きは、反平行(“0”−状態)となる。
【0012】
TMR素子のスピンの向きが変わるしくみは、次の通りである。
【0013】
図112のTMR曲線に示すように、TMR素子の長辺(Easy-Axis)方向に磁界Hyをかけると、TMR素子の抵抗値は、例えば、17%程度変化する。この変化率、即ち、変化の前後の抵抗値の比は、MR比と呼ばれる。
【0014】
なお、MR比は、磁性層の性質により変化する。現在では、MR比が50%程度のTMR素子も得られている。
【0015】
TMR素子には、Easy-Axis方向の磁界HyとHard-Axis方向の磁界Hxとの合成磁界がかかる。図113の実線に示すように、Hard-Axis方向の磁界Hxの強さによって、TMR素子の抵抗値を変えるために必要なEasy-Axis方向の磁界Hyの強さも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線及び選択されたデータ選択線の交点に存在するTMR素子のみにデータを書き込むことができる。
【0016】
この様子をさらに図113のアステロイド曲線を用いて説明する。
TMR素子のアステロイド曲線は、例えば、図113の実線で示すようになる。即ち、Easy-Axis方向の磁界HyとHard-Axis方向の磁界Hxとの合成磁界の強さがアステロイド曲線(実線)の外側(例えば、黒丸の位置)にあれば、磁性層のスピンの向きを反転させることができる。
【0017】
逆に、Easy-Axis方向の磁界HyとHard-Axis方向の磁界Hxとの合成磁界の強さがアステロイド曲線(実線)の内側(例えば、白丸の位置)にある場合には、磁性層のスピンの向きを反転させることはできない。
【0018】
従って、Easy-Axis方向の磁界Hyの強さとHard-Axis方向の磁界Hxの強さを変え、合成磁界の強さのHx−Hy平面内における位置を変えることにより、TMR素子に対するデータの書き込みを制御できる。
【0019】
なお、読み出しは、選択されたTMR素子に電流を流し、そのTMR素子の抵抗値を検出することにより容易に行うことができる。
【0020】
例えば、TMR素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたTMR素子のみに電流が流れるため、そのTMR素子のデータを読み出すことができる。
【0021】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリにおいては、上述ように、データ書き込みは、例えば、書き込みワード線とデータ選択線(読み出し/書き込みビット線)に,それぞれ、書き込み電流を流し、これにより発生する合成磁界をTMR素子に作用させることにより行う。
【0022】
ここで、書き込み動作に関しては、TMR素子に常に正確に書き込みデータを書き込むこと、即ち、書き込み特性の安定化が要求される。書き込み特性の安定化は、特に、TMR素子に記憶されているデータ(TMR素子の状態)と書き込みデータとが異なる場合に重要となる。つまり、このような場合には、TMR素子の記憶層の磁化状態(スピンの向き)を安定して反転させなければならない。
【0023】
従来、書き込み特性の安定化という観点から創出された書き込み方法としては、例えば、USP6,081,445 「Method to Write/Read MRAM Arrays」 に記載されている方法が知られている。
【0024】
この方法は、図114に示すように、まず、Hard-Axis方向の磁界HxをTMR素子に作用させ、TMR層の記憶層の端部の磁化方向をHard-Axis方向に揃えた後(▲1▼)、Easy-Axis方向の磁界HyをTMR素子に作用させる(▲2▼)、という方法である。
【0025】
即ち、この方法では、書き込みワード線に書き込み電流が流れた後に、書き込みビット線に書き込みデータに応じた向きを有する書き込み電流が流れることになる。但し、TMR素子の磁化容易軸(Easy-Axis)は、書き込みワード線が延びる方向を向いているものとする。
【0026】
このように、Easy-Axis方向の磁界HyをTMR素子に作用させる前に、Hard-Axis方向の磁界HxをTMR素子に作用させ、TMR素子の記憶層の端部の磁化方向をHard-Axis方向に揃えておく(不安定化しておく)のは、このようにすることで、TMR素子の記憶層の磁化反転に必要とされるEasy-Axis方向の磁界Hyを弱くできる、即ち、書き込みビット線に流す書き込み電流を小さくできるからである。
【0027】
なお、TMR素子の記憶層の端部の磁化方向をHard-Axis方向に不安定化しておくと、磁化反転に必要とされるEasy-Axis方向の磁界Hyを弱くできる理由は、明らかではないが、図115に示すように、TMR素子の記憶層の磁化反転が記憶層の端部から始まることによる、と考えられている。
【0028】
ところで、USP6,081,445 には、Hard-Axis方向の磁界HxをTMR素子に作用させた後に、Easy-Axis方向の磁界HyをTMR素子に作用させる、といった点のみが開示される。この場合、TMR素子の記憶層の磁化が十分に反転しなかったり、また、書き込み動作終了後にTMR素子の記憶層の端部の磁化方向がHard-Axis方向を向いたままであったりするなどの問題が生じる。
【0029】
本発明は、このような問題を解決するためになされたもので、その目的は、磁気ランダムアクセスメモリにおいて、書き込み電流を書き込みワード/ビット線に供給するタイミングや、書き込み電流の電流値の時間的変化(パルス形状)などを工夫することにより、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることにある。
【0030】
【課題を解決するための手段】
(1) ▲1▼ 本発明の磁気ランダムアクセスメモリの書き込み方法は、容易軸及び困難軸を有する磁気抵抗効果素子に、前記困難軸に平行な第1磁界を作用させ、その後、前記磁気抵抗効果素子に、前記第1磁界よりも弱い前記困難軸に平行な第2磁界と前記容易軸に平行な第3磁界とを同時に作用させる、というステップから構成される。
【0031】
前記第1及び第2磁界は、時間的に連続して、前記磁気抵抗効果素子に作用する。
【0032】
前記第1磁界から前記第2磁界への変化は、磁界の強さがアナログ的又はデジタル的に変化するように行われる。
【0033】
前記第1及び第2磁界は、前記容易軸に平行な方向に流れる第1書き込み電流により発生し、前記第3磁界は、前記困難軸に平行な方向に流れる第2書き込み電流により発生する。
【0034】
前記第1及び第2磁界は、前記第1書き込み電流の電流値を時間的に変化させることにより得られる。
【0035】
前記第3磁界の向きは、前記磁気抵抗効果素子に対する書き込みデータの値を決定する。
【0036】
▲2▼ 本発明の磁気ランダムアクセスメモリの書き込み方法は、容易軸及び困難軸を有する磁気抵抗効果素子に、前記困難軸に平行な第1磁界と前記容易軸に平行な第2磁界とを同時に作用させ、その後、前記磁気抵抗効果素子に、前記第2磁界よりも強い前記容易軸に平行な第3磁界を作用させる、というステップから構成される。
【0037】
前記第2及び第3磁界は、時間的に連続して、前記磁気抵抗効果素子に作用する。
【0038】
前記第2磁界から前記第3磁界への変化は、磁界の強さがアナログ的又はデジタル的に変化するように行われる。
【0039】
前記第1磁界は、前記容易軸に平行な方向に流れる第1書き込み電流により発生し、前記第2及び第3磁界は、前記困難軸に平行な方向に流れる第2書き込み電流により発生する。
【0040】
前記第2及び第3磁界は、前記第2書き込み電流の電流値を時間的に変化させることにより得られる。
【0041】
前記第2及び第3磁界の向きは、前記磁気抵抗効果素子に対する書き込みデータの値を決定する。
【0042】
▲3▼ 本発明の磁気ランダムアクセスメモリの書き込み方法は、容易軸及び困難軸を有する磁気抵抗効果素子に、前記困難軸に平行な第1磁界を作用させ、その後、前記磁気抵抗効果素子に、前記困難軸に平行な第2磁界と前記容易軸に平行な第3磁界とを同時に作用させ、その後、前記磁気抵抗効果素子に、前記容易軸に平行な第4磁界を作用させる、というステップから構成される。
【0043】
前記第1及び第2磁界は、同じ強さを有し、時間的に連続して、前記磁気抵抗効果素子に作用する。
【0044】
前記第3及び第4磁界は、同じ強さを有し、時間的に連続して、前記磁気抵抗効果素子に作用する。
【0045】
前記第2磁界は、前記第1磁界よりも弱く、かつ、前記第1及び第2磁界は、時間的に連続して、前記磁気抵抗効果素子に作用する。
【0046】
前記第1磁界から前記第2磁界への変化は、磁界の強さがアナログ的又はデジタル的に変化するように行われる。
【0047】
前記第4磁界は、前記第3磁界よりも強く、かつ、前記第3及び第4磁界は、時間的に連続して、前記磁気抵抗効果素子に作用する。
【0048】
前記第3磁界から前記第4磁界への変化は、磁界の強さがアナログ的又はデジタル的に変化するように行われる。
【0049】
前記第1及び第2磁界は、前記容易軸に平行な方向に流れる第1書き込み電流により発生し、前記第3及び第4磁界は、前記困難軸に平行な方向に流れる第2書き込み電流により発生する。
【0050】
前記第3及び第4磁界の向きは、前記磁気抵抗効果素子に対する書き込みデータの値を決定する。
【0051】
▲4▼ 本発明の磁気ランダムアクセスメモリの書き込み方法は、容易軸及び困難軸を有する磁気抵抗効果素子に、前記困難軸に平行な第1磁界と前記容易軸に平行な第2磁界とを同時に作用させ、その後、前記磁気抵抗効果素子に、前記困難軸に平行な第3磁界と前記第2磁界よりも強い前記容易軸に平行な第4磁界とを同時に作用させ、その後、前記磁気抵抗効果素子に、前記第3磁界よりも弱い前記困難軸に平行な第5磁界と前記容易軸に平行な第6磁界とを同時に作用させる、というステップから構成される。
【0052】
前記第1及び第3磁界は、同じ強さを有する。
【0053】
前記第3磁界は、前記1磁界よりも弱い。
【0054】
前記第1磁界から前記第3磁界への変化及び前記第3磁界から前記第5磁界への変化は、磁界の強さがアナログ的又はデジタル的に変化するように行われる。
【0055】
前記第1、第3及び第5磁界は、時間的に連続して、前記磁気抵抗効果素子に作用する。
【0056】
前記第4及び第6磁界は、同じ強さを有する。
【0057】
前記第6磁界は、前記4磁界よりも強い。
【0058】
前記第2磁界から前記第4磁界への変化及び前記第4磁界から前記第6磁界への変化は、磁界の強さがアナログ的又はデジタル的に変化するように行われる。
【0059】
前記第2、第4及び第6磁界は、時間的に連続して、前記磁気抵抗効果素子に作用する。
【0060】
前記第1、第3及び第5磁界は、前記容易軸に平行な方向に流れる第1書き込み電流により発生し、前記第2、第4及び第6磁界は、前記困難軸に平行な方向に流れる第2書き込み電流により発生する。
【0061】
前記第2、第4及び第6磁界の向きは、前記磁気抵抗効果素子に対する書き込みデータの値を決定する。
【0062】
(2) ▲1▼ 本発明の磁気ランダムアクセスメモリは、互いに交差する第1及び第2書き込み線と、前記第1及び第2書き込み線の交差点に配置される磁気抵抗効果素子と、前記第1書き込み線に第1書き込み電流を供給するための第1ドライバと、前記第2書き込み線に第2書き込み電流を供給するための第2ドライバと、前記第1書き込み電流を制御するための第1設定データ及び前記第2書き込み電流を制御するための第2設定データが登録される設定回路と、前記第1設定データに依存して前記第1ドライバの動作を制御し、前記第2設定データに依存して前記第2ドライバの動作を制御する電流波形制御回路とを備える。
【0063】
本発明の磁気ランダムアクセスメモリは、さらに、前記第1書き込み電流を吸収する第1シンカーと、前記第2書き込み電流を吸収する第2シンカーとを備え、前記電流波形制御回路は、前記第1及び第2シンカーの動作を制御する。
【0064】
前記電流波形制御回路は、前記第1ドライバの動作を終了させた後に、前記第1シンカーの動作を終了させる。
【0065】
前記電流波形制御回路は、前記第2ドライバの動作を終了させた後に、前記第2シンカーの動作を終了させる。
【0066】
前記第1設定データは、前記第1書き込み線に対する前記第1書き込み電流の電流供給/遮断タイミングを決定するデータである。
【0067】
前記電流波形制御回路は、異なる遅延時間を有する複数の遅延回路を有し、前記第1設定データに基づいて前記複数の遅延回路のうちの1つを選択し、書き込み動作の開始/終了を指示する書き込み信号を、選択された遅延回路により一定時間だけ遅らせることにより、前記第1書き込み電流の電流供給/遮断タイミングを決定する。
【0068】
前記第2設定データは、前記第2書き込み線に対する前記第2書き込み電流の電流供給/遮断タイミングを決定するデータである。
【0069】
前記電流波形制御回路は、異なる遅延時間を有する複数の遅延回路を有し、前記第2設定データに基づいて前記複数の遅延回路のうちの1つを選択し、書き込み動作の開始/終了を指示する書き込み信号を、選択された遅延回路により一定時間だけ遅らせることにより、前記第2書き込み電流の電流供給/遮断タイミングを決定する。
【0070】
前記第2書き込み電流の向きは、書き込みデータの値に応じて変化し、前記第2書き込み電流の電流供給/遮断タイミングは、前記第2書き込み電流の向きに応じて変化する。
【0071】
前記第2書き込み電流の向きは、書き込みデータの値に応じて変化し、前記第2書き込み電流の電流供給/遮断タイミングは、前記第2書き込み電流の向きによらず一定である。
【0072】
前記第1設定データは、前記第1書き込み線に対する前記第1書き込み電流の電流波形を決定するデータである。
【0073】
前記第1ドライバは、複数の電流供給源を有し、前記電流波形制御回路は、前記第1設定データに基づいて前記複数の電流供給源の動作を制御することにより、前記第1書き込み電流の電流波形を決定する。
【0074】
前記電流波形制御回路は、前記複数の電流供給源に対応した複数の波形生成回路を有し、前記複数の波形生成回路は、前記第1設定データに基づいて、前記複数の電流供給源の動作を制御する複数のパルス信号を出力する。
【0075】
前記第1ドライバは、複数の電流供給源を有し、前記電流波形制御回路は、前記複数の電流供給源の動作のタイミングを決定し、前記第1設定データは、前記複数の電流供給源の動作の有無を決定する。
【0076】
前記電流波形制御回路は、前記複数の電流供給源に対応した複数の波形生成回路を有し、前記複数の波形生成回路は、前記複数の電流供給源の動作のタイミングを決定する複数のパルス信号を出力する。
【0077】
前記複数の電流供給源の電流供給能力は、互いに等しい。
【0078】
前記複数の電流供給源の電流供給能力は、互いに異なる。
【0079】
前記第2設定データは、前記第2書き込み線に対する前記第2書き込み電流の電流波形を決定するデータである。
【0080】
前記第2ドライバは、複数の電流供給源を有し、前記電流波形制御回路は、前記第2設定データに基づいて前記複数の電流供給源の動作を制御することにより、前記第2書き込み電流の電流波形を決定する。
【0081】
前記電流波形制御回路は、前記複数の電流供給源に対応した複数の波形生成回路を有し、前記複数の波形生成回路は、前記第2設定データに基づいて、前記複数の電流供給源の動作を制御する複数のパルス信号を出力する。
【0082】
前記第2ドライバは、複数の電流供給源を有し、前記電流波形制御回路は、前記複数の電流供給源の動作のタイミングを決定し、前記第2設定データは、前記複数の電流供給源の動作の有無を決定する。
【0083】
前記電流波形制御回路は、前記複数の電流供給源に対応した複数の波形生成回路を有し、前記複数の波形生成回路は、前記複数の電流供給源の動作のタイミングを決定する複数のパルス信号を出力する。
【0084】
前記複数の電流供給源の電流供給能力は、互いに等しい。
【0085】
前記複数の電流供給源の電流供給能力は、互いに異なる。
【0086】
前記第2書き込み電流の向きは、書き込みデータの値に応じて変化し、前記第2書き込み電流の電流波形は、前記第2書き込み電流の向きに応じて変化する。
【0087】
前記第2書き込み電流の向きは、書き込みデータの値に応じて変化し、前記第2書き込み電流の電流波形は、前記第2書き込み電流の向きによらず、同じである。
【0088】
前記設定回路は、通常動作時に、前記第1及び第2設定データを出力する出力回路と、テスト動作時に、前記第1及び第2設定データに代えて、前記第1及び第2書き込み電流を制御する第1及び第2テストデータを転送する転送回路とを有する。
【0089】
前記設定回路は、前記第1及び第2設定データを半永久的に記憶するための記憶素子を有している。
【0090】
前記記憶素子は、レーザ溶断型ヒューズである。
【0091】
前記記憶素子は、磁気抵抗効果素子である。
【0092】
前記記憶素子は、磁気抵抗効果素子のトンネルバリアの破壊の有無によりデータを記憶するアンチヒューズである。
【0093】
前記第1及び第2設定データを前記アンチヒューズに電気的にプログラムする回路を有する。
【0094】
前記磁気抵抗効果素子は、容易軸と困難軸を有し、前記容易軸は、前記第1書き込み線が延びる方向に平行で、前記困難軸は、前記第2書き込み線が延びる方向に平行である。
【0095】
前記第1書き込み線は、書き込みワード線であり、前記第2書き込み線は、書き込みビット線である。
【0096】
前記磁気抵抗効果素子は、2つの強磁性層と、前記2つの強磁性層の間に配置されるトンネルバリア層とを有するトンネル磁気抵抗効果素子である。
【0097】
▲2▼ 本発明の磁気ランダムアクセスメモリは、複数の第1書き込み線と、前記複数の第1書き込み線に交差する複数の第2書き込み線と、前記複数の第1書き込み線と前記複数の第2書き込み線の交差点に配置される複数の磁気抵抗効果素子と、前記複数の第1書き込み線に対応した複数の第1ドライバと、前記複数の第2書き込み線に対応した複数の第2ドライバと、前記複数の第1書き込み線に流れる第1書き込み電流を制御するための第1設定データ及び前記複数の第2書き込み線に流れる第2書き込み電流を制御するための第2設定データが登録される設定回路と、前記第1設定データに依存して前記複数の第1ドライバの動作を制御し、前記第2設定データに依存して前記複数の第2ドライバの動作を制御する電流波形制御回路とを備える。
【0098】
前記第1設定データは、前記第1書き込み電流の電流供給/遮断タイミング又は電流波形を、前記複数の第1書き込み線単位で制御するデータであり、前記第2設定データは、前記第2書き込み電流の電流供給/遮断タイミング又は電流波形を、前記複数の第2書き込み線単位で制御するデータである。
【0099】
前記第1設定データは、前記第1書き込み電流の電流供給/遮断タイミング又は電流波形を、前記複数の第1書き込み線の各々に対して個別に制御するデータであり、前記第2設定データは、前記第2書き込み電流の電流供給/遮断タイミング又は電流波形を、前記複数の第2書き込み線の各々に対して個別に制御するデータである。
【0100】
前記第2書き込み電流の向きは、書き込みデータの値に応じて変化し、前記第2書き込み電流の電流供給/遮断タイミング又は電流波形は、前記第2書き込み電流の向きに応じて変化する。
【0101】
前記第2書き込み電流の向きは、書き込みデータの値に応じて変化し、前記第2書き込み電流の電流供給/遮断タイミング又は電流波形は、前記第2書き込み電流の向きによらず一定である。
【0102】
前記複数の第1書き込み線、前記複数の第2書き込み線、前記複数の磁気抵抗効果素子、前記複数の第1ドライバ、及び、前記複数の第2ドライバにより、1つのセルアレイブロックが構成される場合に、複数のセルアレイブロックが半導体基板上に積み重ねられ、かつ、前記設定回路及び前記電流波形制御回路は、前記複数のセルアレイブロックに共有される。
【0103】
前記複数の第1書き込み線、前記複数の第2書き込み線、前記複数の磁気抵抗効果素子、前記複数の第1ドライバ、前記複数の第2ドライバ、前記設定回路、及び、前記電流波形制御回路により、1つのセルアレイブロックが構成される場合に、複数のセルアレイブロックが半導体基板上に積み重ねられる。
【0104】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリの例について詳細に説明する。
【0105】
1. 書き込み原理(TMR素子に対する磁界の印加方法)
まず、本発明の磁気ランダムアクセスメモリの書き込み原理、即ち、TMR素子(MTJ)に対する磁界Hx,Hyの印加方法について説明する。
【0106】
本発明に関わる書き込み原理では、TMR素子の磁化方向が反転し易くなるように、書き込み電流を供給するタイミング、即ち、磁界Hx,Hyの印加タイミングや、書き込み電流の電流値の時間的変化、即ち、磁界Hx,Hyの強さの時間的変化などについて検討している。
【0107】
(1) 実施例1
本例の書き込み原理では、Easy-Axis方向の磁界HyをTMR素子に作用させる前に、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃えておくための手法、及び、Easy-Axis方向の磁界HyをTMR素子に作用させた後においては、TMR素子の記憶層の端部の磁区の磁化方向が完全にEasy-Axis方向を向くようにするための手法を提案する。
【0108】
これらの手法の共通のポイントは、Hard-Axis方向の磁界Hxの強さを時間的に変化させる点にある。
【0109】
具体的には、まず、図1に示すように、Easy-Axis方向の磁界HyをTMR素子に作用させる前に、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃えておくに十分な強さの磁界HxをTMR素子に作用させ、TMR層の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃える(▲1▼)。
【0110】
この後、図2に示すように、書き込みデータに応じた向きを有するEasy-Axis方向の磁界HyをTMR素子に作用させ、TMR素子の磁化方向をEasy-Axis方向に向ける。この時、TMR素子の記憶層の端部の磁区の磁化方向が完全にEasy-Axis方向を向くように、Hard-Axis方向の磁界Hxは、磁界HyをTMR素子に作用させる前の磁界Hxよりも弱くなるように設定される(▲2▼)。
【0111】
図3は、実施例1の書き込み原理を実現するための磁気ランダムアクセスメモリの動作原理について簡単に示している。
【0112】
磁界Hx,Hyの発生タイミングや強さは、互いに交差する書き込みワード線及び書き込みビット線に流す書き込み電流の電流供給タイミングや大きさによって決定される。例えば、Hard-Axis方向の磁界Hxの強さを時間的に変化させるには、書き込みワード線に流す書き込み電流の大きさを時間的に変化させればよい。但し、TMR素子の磁化容易軸(Easy-Axis)は、書き込みワード線が延びる方向を向いているものとする。
【0113】
まず、書き込みワード線に、一定方向の向きの書き込み電流Ip1を流す。書き込み電流Ip1により、Hard-Axis方向の磁界Hxが発生し、TMR層の記憶層の端部の磁区の磁化方向がHard-Axis方向に揃う(ステップST1)。
【0114】
この後、書き込みワード線に、一定方向の向きの書き込み電流Ip2(<Ip1)を流し、書き込みビット線に、書き込みデータに応じた向きの書き込み電流Ip3を流す。書き込み電流Ip2,Ip3により、合成磁界Hx+Hyが発生し、TMR層の記憶層の磁化方向が反転する(ステップST2)。
【0115】
なお、書き込み電流Ip1から書き込み電流Ip2への変化(磁界Hxの変化▲1▼→▲2▼)は、磁界の強さがアナログ的に変化するように行っても、又は、デジタル的に変化するように行ってもよい。
【0116】
この動作原理を実行するための回路方式、即ち、書き込み電流を書き込みワード線及び書き込みビット線に供給するタイミングや、書き込み電流の大きさ(波形)などを決定する回路については、後に詳述する。
【0117】
このように、本例の書き込み原理では、Easy-Axis方向の磁界HyをTMR素子に作用させる前に、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃えておくに十分な強さの磁界HxをTMR素子に作用させている。また、Easy-Axis方向の磁界HyをTMR素子に作用させるときには、Hard-Axis方向の磁界Hxは、磁界Hyを発生させる前の磁界Hxよりも弱くなるように設定される。
【0118】
従って、Easy-Axis方向の磁界HyをTMR素子に作用させた後においても、TMR素子の記憶層の端部の磁区の磁化方向がHard-Axis方向を向いたままである、という事態が発生することがなく、かつ、TMR素子の記憶層の磁化反転に関しては、それを確実に行うことができ、書き込み特性を向上できる。
【0119】
(2) 実施例2
書き込み動作終了後においても、TMR素子の記憶層の端部の磁区の磁化方向が、図95に示すように、Hard-Axis方向を向いていると、その端部の磁区の磁化方向は、TMR素子の固定層の磁化方向と直交することになる。そして、この部分におけるMR比は、TMR素子の磁化状態(固定層の磁化方向と記憶層の磁化方向との関係)が平行又は反平行となったときのMR比の約半分となり、結果として、TMR素子のMR比を悪化させる原因となる。
【0120】
そこで、本例の書き込み原理では、Hard-Axis方向の磁界Hxにより、TMR素子の記憶層の端部の磁区の磁化方向がHard-Axis方向に揃っていることを前提として、この後、Easy-Axis方向の磁界Hyにより、TMR素子の記憶層の端部の磁区の磁化方向を完全にEasy-Axis方向を向かせるための手法を提案する。
【0121】
この手法のポイントは、Hard-Axis方向の磁界Hxを消滅させた後においても、Easy-Axis方向の磁界HyをTMR素子に作用させ続ける点にある。
【0122】
具体的には、まず、図4に示すように、Hard-Axis方向の磁界HxをTMR素子に作用させ、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃える(▲1▼)。
【0123】
次に、図5に示すように、書き込みデータに応じた向きを有するEasy-Axis方向の磁界HyをTMR素子に作用させる。この時、Hard-Axis方向の磁界Hxは、そのまま継続して発生しているため、TMR素子には、合成磁界Hx+Hyが作用することになる(▲2▼)。
【0124】
この後、図6に示すように、Hard-Axis方向の磁界Hxのみを消滅させる。つまり、TMR素子には、Easy-Axis方向の磁界Hyのみが作用することになるため、TMR素子の記憶層の端部の磁区の磁化方向は、この磁界Hyにより、完全にEasy-Axis方向を向く(▲3▼)。
【0125】
図7は、実施例2の書き込み原理を実現するための磁気ランダムアクセスメモリの動作原理について簡単に示している。
【0126】
磁界Hx,Hyを発生させるタイミングや消滅させるタイミングは、互いに交差する書き込みワード線及び書き込みビット線に対して、書き込み電流を供給するタイミングや遮断するタイミングによって決定される。
【0127】
まず、書き込みワード線に、一定方向の向きの書き込み電流Ip1を流す。書き込み電流Ip1により、Hard-Axis方向の磁界Hxが発生し、TMR層の記憶層の端部の磁区の磁化方向がHard-Axis方向に揃う(ステップST1)。
【0128】
次に、書き込みワード線に、書き込み電流Ip1を流し続け、かつ、書き込みビット線に、書き込みデータに応じた向きの書き込み電流Ip2を流す。これら書き込み電流Ip1,Ip2によって、合成磁界Hx+Hyが発生する(ステップST2)。
【0129】
この後、書き込みワード線の書き込み電流Ip1を停止させ、書き込みビット線の書き込み電流Ip2のみを流し続ける。その結果、TMR素子の記憶層の端部の磁区の磁化方向は、磁界Hyにより、完全にEasy-Axis方向を向き、TMR層の記憶層の磁化方向が反転する(ステップST3)。
【0130】
なお、この動作原理を実行するための回路方式、即ち、書き込み電流を書き込みワード線及び書き込みビット線に供給するタイミングや、書き込み電流の大きさ(波形)などを決定する回路については、後に詳述する。
【0131】
このように、本例の書き込み原理では、Hard-Axis方向の磁界Hxを消滅させた後においても、Easy-Axis方向の磁界HyをTMR素子に作用させ続けるようにしている。従って、Easy-Axis方向の磁界Hyを消滅させた後に、未だ、TMR素子の記憶層の端部の磁区の磁化方向がHard-Axis方向を向いたままである、という事態が発生することがなく、かつ、TMR素子の記憶層の磁化反転に関しては、それを確実に行うことができ、書き込み特性を向上できる。
【0132】
(3) 実施例3
本例の書き込み原理では、Hard-Axis方向の磁界Hxにより、TMR素子の記憶層の端部の磁区の磁化方向がHard-Axis方向に揃っていることを前提として、この後、Easy-Axis方向の磁界Hyにより、TMR素子の記憶層の端部の磁区の磁化方向を完全にEasy-Axis方向を向かせるための手法を提案する。
【0133】
この手法のポイントは、Hard-Axis方向の磁界Hxを消滅させた後に、Easy-Axis方向の磁界HyをTMR素子に作用させ続けると共に、磁界Hyの強さを磁界Hxの消滅前の磁界Hyよりも強くする点にある。
【0134】
具体的には、まず、図8に示すように、Hard-Axis方向の磁界HxをTMR素子に作用させ、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃える(▲1▼)。
【0135】
次に、図9に示すように、書き込みデータに応じた向きを有するEasy-Axis方向の磁界HyをTMR素子に作用させる。この時、Hard-Axis方向の磁界Hxは、そのまま継続して発生しているため、TMR素子には、合成磁界Hx+Hyが作用することになる(▲2▼)。
【0136】
この後、図10に示すように、Hard-Axis方向の磁界Hxのみを消滅させ、TMR素子に、Easy-Axis方向の磁界Hyのみを作用させる。また、この時、磁界Hyの強さは、磁界Hxの消滅前の磁界Hyよりも強くする。この磁界Hyによって、TMR素子の記憶層の端部の磁区の磁化方向は、完全にEasy-Axis方向を向く(▲3▼)。
【0137】
図11は、実施例3の書き込み原理を実現するための磁気ランダムアクセスメモリの動作原理について簡単に示している。
【0138】
磁界Hx,Hyの発生/消滅のタイミングや強さは、互いに交差する書き込みワード線及び書き込みビット線に流す書き込み電流の供給/遮断のタイミングや大きさによって決定される。
【0139】
まず、書き込みワード線に、一定方向の向きの書き込み電流Ip1を流す。書き込み電流Ip1により、Hard-Axis方向の磁界Hxが発生し、TMR層の記憶層の端部の磁区の磁化方向がHard-Axis方向に揃う(ステップST1)。
【0140】
次に、書き込みワード線に、書き込み電流Ip1を流し続け、かつ、書き込みビット線に、書き込みデータに応じた向きの書き込み電流Ip2を流す。これら書き込み電流Ip1,Ip2によって、合成磁界Hx+Hyが発生する(ステップST2)。
【0141】
この後、書き込みワード線の書き込み電流Ip1を停止させ、書き込みビット線に、書き込み電流Ip3(>Ip2)を流す。その結果、TMR素子の記憶層の端部の磁区の磁化方向は、磁界Hyにより、完全にEasy-Axis方向を向き、TMR層の記憶層の磁化方向が反転する(ステップST3)。
【0142】
なお、書き込み電流Ip2から書き込み電流Ip3への変化(磁界Hyの変化▲2▼→▲3▼)は、磁界の強さがアナログ的に変化するように行っても、又は、デジタル的に変化するように行ってもよい。
【0143】
この動作原理を実行するための回路方式、即ち、書き込み電流を書き込みワード線及び書き込みビット線に供給するタイミングや、書き込み電流の大きさ(波形)などを決定する回路については、後に詳述する。
【0144】
このように、本例の書き込み原理では、Hard-Axis方向の磁界Hxを消滅させた後においても、Easy-Axis方向の磁界HyをTMR素子に作用させ続けるようにしている。しかも、Hard-Axis方向の磁界Hxを消滅させた後のEasy-Axis方向の磁界Hyは、磁界Hxの消滅前の磁界Hyよりも強くなっている。
【0145】
従って、Easy-Axis方向の磁界Hyを消滅させた後に、未だ、TMR素子の記憶層の端部の磁区の磁化方向がHard-Axis方向を向いたままである、という事態が発生することがなく、かつ、TMR素子の記憶層の磁化反転に関しては、それを確実に行うことができ、書き込み特性を向上できる。
【0146】
(4) 実施例4
本例の書き込み原理では、Easy-Axis方向の磁界HyをTMR素子に作用させる前に、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃えておくための手法、及び、Easy-Axis方向の磁界HyをTMR素子に作用させた後においては、TMR素子の記憶層の端部の磁区の磁化方向が完全にEasy-Axis方向を向くようにするための手法を提案する。
【0147】
本例の書き込み原理は、実施例1の書き込み原理と実施例3の書き込み原理とを組み合わせたものである。そのポイントは、Hard-Axis方向の磁界Hxの強さ及びEasy-Axis方向の磁界Hyの強さを時間的に変化させる点、及び、Hard-Axis方向の磁界Hxを消滅させた後に、Easy-Axis方向の磁界HyをTMR素子に作用させ続ける点にある。
【0148】
具体的には、まず、図12に示すように、Easy-Axis方向の磁界HyをTMR素子に作用させる前に、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃えておくに十分な強さの磁界HxをTMR素子に作用させ、TMR層の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃える(▲1▼)。
【0149】
次に、図13に示すように、書き込みデータに応じた向きを有するEasy-Axis方向の磁界HyをTMR素子に作用させ、TMR素子の磁化方向をEasy-Axis方向に向ける。この時、TMR素子の記憶層の端部の磁区の磁化方向が完全にEasy-Axis方向を向くように、Hard-Axis方向の磁界Hxは、磁界HyをTMR素子に作用させる前の磁界Hxよりも弱くなるように設定される(▲2▼)。
【0150】
この後、図14に示すように、Hard-Axis方向の磁界Hxのみを消滅させ、TMR素子に、Easy-Axis方向の磁界Hyのみを作用させる。この時、磁界Hyの強さは、TMR素子の記憶層の端部の磁区の磁化方向が完全にEasy-Axis方向を向くように、磁界Hxの消滅前の磁界Hyよりも強くする(▲3▼)。
【0151】
図15は、実施例4の書き込み原理を実現するための磁気ランダムアクセスメモリの動作原理について簡単に示している。
【0152】
まず、書き込みワード線に、一定方向の向きの書き込み電流Ip1を流す。書き込み電流Ip1により、Hard-Axis方向の磁界Hxが発生し、TMR層の記憶層の端部の磁区の磁化方向がHard-Axis方向に揃う(ステップST1)。
【0153】
次に、書き込みワード線に、一定方向の向きの書き込み電流Ip2(<Ip1)を流し、書き込みビット線に、書き込みデータに応じた向きの書き込み電流Ip3を流す。書き込み電流Ip2,Ip3により、合成磁界Hx+Hyが発生する(ステップST2)。
【0154】
この後、書き込みワード線の書き込み電流Ip2を停止させ、書き込みビット線に、書き込み電流Ip4(>Ip3)を流す。その結果、TMR素子の記憶層の端部の磁区の磁化方向は、磁界Hyにより、完全にEasy-Axis方向を向き、TMR層の記憶層の磁化方向が反転する(ステップST3)。
【0155】
なお、書き込み電流Ip1から書き込み電流Ip2への変化(磁界Hxの変化▲1▼→▲2▼)は、磁界の強さがアナログ的に変化するように行っても、又は、デジタル的に変化するように行ってもよい。
【0156】
また、書き込み電流Ip3から書き込み電流Ip4への変化(磁界Hyの変化▲2▼→▲3▼)についても、磁界の強さがアナログ的に変化するように行っても、又は、デジタル的に変化するように行ってもよい。
【0157】
この動作原理を実行するための回路方式、即ち、書き込み電流を書き込みワード線及び書き込みビット線に供給するタイミングや、書き込み電流の大きさ(波形)などを決定する回路については、後に詳述する。
【0158】
このように、本例の書き込み原理では、Easy-Axis方向の磁界HyをTMR素子に作用させる前に、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃えておくに十分な強さの磁界HxをTMR素子に作用させている。また、Easy-Axis方向の磁界HyをTMR素子に作用させるときには、Hard-Axis方向の磁界Hxは、磁界Hyを発生させる前の磁界Hxよりも弱くなるように設定される。
【0159】
さらに、本例の書き込み原理では、Hard-Axis方向の磁界Hxを消滅させた後においても、Easy-Axis方向の磁界HyをTMR素子に作用させ続けるようにしている。しかも、Hard-Axis方向の磁界Hxを消滅させた後のEasy-Axis方向の磁界Hyは、磁界Hxの消滅前の磁界Hyよりも大きい。
【0160】
従って、Easy-Axis方向の磁界Hyを消滅させた後に、未だ、TMR素子の記憶層の端部の磁区の磁化方向がHard-Axis方向を向いたままである、という事態が発生することがなく、かつ、TMR素子の記憶層の磁化反転に関しては、それを確実に行うことができ、書き込み特性を向上できる。
【0161】
(5) 実施例5
本例の書き込み原理では、Hard-Axis方向の磁界HxとEasy-Axis方向の磁界Hyとを同時に発生/消滅させると共に、Easy-Axis方向の磁界Hyの強さを時間的に変化させる手法について提案する。
【0162】
本例の手法のポイントは、Hard-Axis方向の磁界Hxの強さを常に一定とし、かつ、磁界Hx,Hyの発生当初においては、Easy-Axis方向の磁界Hyを小さな値に設定し、その後、Easy-Axis方向の磁界Hyを大きな値に変化させる点にある。
【0163】
具体的には、まず、図16に示すように、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃えるに十分な強さの磁界HxをTMR素子に作用させると共に、書き込みデータに応じた向きを有するEasy-Axis方向の小さな磁界HyをTMR素子に作用させる。この段階では、TMR素子は、磁界Hxによる影響を大きく受けるため、TMR層の記憶層の端部の磁区の磁化方向は、Hard-Axis方向に揃う(▲1▼)。
【0164】
この後、図17に示すように、Easy-Axis方向の磁界Hyを十分に大きな値に変化させ、合成磁界Hx,Hyにより、TMR素子の記憶層の磁化方向を反転させる。このときの磁界Hxの強さと磁界Hyの強さは、同じであっても、又は、異なっていてもよい(▲2▼)。
【0165】
図18は、実施例5の書き込み原理を実現するための磁気ランダムアクセスメモリの動作原理について簡単に示している。
【0166】
まず、書き込みワード線に、一定方向の向きの書き込み電流Ip1を流し、書き込みビット線に、書き込みデータに応じた向きの書き込み電流Ip2を流す。ここで、書き込み電流Ip2は、書き込み電流Ip1よりも十分に小さな値となっている。大きな値を有する書き込み電流Ip1により、Hard-Axis方向の磁界Hxが発生し、TMR層の記憶層の端部の磁区の磁化方向がHard-Axis方向に揃う(ステップST1)。
【0167】
この後、書き込みビット線に、十分に大きな値を有する書き込み電流Ip3(>Ip2)を流すと、書き込み電流Ip1,Ip3により、合成磁界Hx+Hyが発生する。その結果、TMR素子の記憶層の端部の磁区の磁化方向は、磁界Hyにより、完全にEasy-Axis方向を向き、TMR層の記憶層の磁化方向が反転する(ステップST2)。
【0168】
なお、書き込み電流Ip2から書き込み電流Ip3への変化(磁界Hyの変化▲1▼→▲2▼)は、磁界の強さがアナログ的に変化するように行っても、又は、デジタル的に変化するように行ってもよい。
【0169】
この動作原理を実行するための回路方式、即ち、書き込み電流を書き込みワード線及び書き込みビット線に供給するタイミングや、書き込み電流の大きさ(波形)などを決定する回路については、後に詳述する。
【0170】
このように、本例の書き込み原理では、Easy-Axis方向の磁界Hyを段階的に変化させているため、大きな磁界Hyを発生させるために、急激に、書き込みビット線に大きな書き込み電流を流す必要がない。つまり、書き込みビット線に流れる書き込み電流(の大きさ)の急激な変化がないため、インダクタンス成分によるノイズを低減することができる。
【0171】
(6) 実施例6
本例の書き込み原理では、Hard-Axis方向の磁界HxとEasy-Axis方向の磁界Hyとを同時に発生/消滅させると共に、Hard-Axis方向の磁界Hxの強さとEasy-Axis方向の磁界Hyの強さを、共に、時間的に変化させる手法について提案する。
【0172】
本例の手法のポイントは、磁界Hx,Hyの発生当初においては、Hard-Axis方向の磁界Hxを大きな値とし、Easy-Axis方向の磁界Hyを小さな値に設定すると共に、その後、Easy-Axis方向の磁界Hyを大きな値に変化させ、さらに、その後、Hard-Axis方向の磁界Hxを小さな値に変化させる点にある。
【0173】
具体的には、まず、図19に示すように、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃えるに十分な強さの磁界HxをTMR素子に作用させると共に、書き込みデータに応じた向きを有するEasy-Axis方向の小さな磁界HyをTMR素子に作用させる。この段階では、TMR素子は、磁界Hxによる影響を大きく受けるため、TMR層の記憶層の端部の磁区の磁化方向は、Hard-Axis方向に揃う(▲1▼)。
【0174】
次に、図20に示すように、Easy-Axis方向の磁界Hyを十分に大きな値に変化させ、合成磁界Hx,Hyにより、TMR素子の記憶層の磁化方向を反転させる。このときの磁界Hxの強さと磁界Hyの強さは、同じであっても、又は、異なっていてもよい(▲2▼)。
【0175】
この後、図21に示すように、Hard-Axis方向の磁界Hxを十分に小さな値に変化させ、合成磁界Hx,Hyにより、TMR層の記憶層の端部の磁区の磁化方向を完全にEasy-Axis方向に向ける(▲3▼)。
【0176】
図22は、実施例6の書き込み原理を実現するための磁気ランダムアクセスメモリの動作原理について簡単に示している。
【0177】
まず、書き込みワード線に、一定方向の向きの書き込み電流Ip1を流し、書き込みビット線に、書き込みデータに応じた向きの書き込み電流Ip2を流す。ここで、書き込み電流Ip2は、書き込み電流Ip1よりも十分に小さな値となっている。大きな値を有する書き込み電流Ip1により、Hard-Axis方向の磁界Hxが発生し、TMR層の記憶層の端部の磁区の磁化方向がHard-Axis方向に揃う(ステップST1)。
【0178】
次に、書き込みビット線に、十分に大きな値を有する書き込み電流Ip3(>Ip2)を流すと、書き込み電流Ip1,Ip3により、合成磁界Hx+Hyが発生する(ステップST2)。
【0179】
この後、書き込みワード線に、十分に小さな値を有する書き込み電流Ip4(<Ip1)を流すと、書き込み電流Ip3,Ip4により、合成磁界Hx+Hyが発生する。その結果、TMR素子の記憶層の端部の磁区の磁化方向は、磁界Hyにより、完全にEasy-Axis方向を向き、TMR層の記憶層の磁化方向が反転する(ステップST3)。
【0180】
なお、書き込み電流Ip2から書き込み電流Ip3への変化(磁界Hyの変化▲1▼→▲2▼)は、磁界の強さがアナログ的に変化するように行っても、又は、デジタル的に変化するように行ってもよい。
【0181】
また、書き込み電流Ip1から書き込み電流Ip4への変化(磁界Hxの変化▲2▼→▲3▼)についても、磁界の強さがアナログ的に変化するように行っても、又は、デジタル的に変化するように行ってもよい。
【0182】
この動作原理を実行するための回路方式、即ち、書き込み電流を書き込みワード線及び書き込みビット線に供給するタイミングや、書き込み電流の大きさ(波形)などを決定する回路については、後に詳述する。
【0183】
このように、本例の書き込み原理では、Hard-Axis方向の磁界Hxを段階的に弱くし、Easy-Axis方向の磁界Hyを段階的に強くしている。このため、大きな磁界Hx,Hyを発生/消滅させるために、急激に、書き込みワード/ビット線に大きな書き込み電流を流したり、又は、それを遮断したりする必要がない。つまり、書き込みワード/ビット線に流れる書き込み電流(の大きさ)の急激な変化がないため、インダクタンス成分によるノイズを低減できる。
【0184】
(7) 実施例7
本例の書き込み原理では、Hard-Axis方向の磁界HxとEasy-Axis方向の磁界Hyとを同時に発生/消滅させると共に、Hard-Axis方向の磁界Hxの強さとEasy-Axis方向の磁界Hyの強さを、共に、時間的に変化させる手法について提案する。
【0185】
本例の手法のポイントは、磁界Hx,Hyの発生当初においては、Hard-Axis方向の磁界Hxを十分に大きな値とし、Easy-Axis方向の磁界Hyを小さな値に設定し、その後、Hard-Axis方向の磁界Hxを十分に大きな値から大きな値に変化させ、Easy-Axis方向の磁界Hyを大きな値に変化させ、さらに、その後、Hard-Axis方向の磁界Hxを小さな値に変化させる点にある。
【0186】
つまり、本例の書き込み原理では、Hard-Axis方向の磁界Hxは、3段階で次第に弱くなっていき、Easy-Axis方向の磁界Hyは、2段階で次第に強くなっていく。
【0187】
具体的には、まず、図23に示すように、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃えるに十分な強さの磁界HxをTMR素子に作用させると共に、書き込みデータに応じた向きを有するEasy-Axis方向の小さな磁界HyをTMR素子に作用させる。この段階では、TMR素子は、磁界Hxによる影響を大きく受けるため、TMR層の記憶層の端部の磁区の磁化方向は、Hard-Axis方向に揃う(▲1▼)。
【0188】
次に、図24に示すように、Hard-Axis方向の磁界Hxを十分に大きな値から大きな値に変化させる(磁界Hxを少し弱くする)と共に、Easy-Axis方向の磁界Hyを大きな値に変化させる。このときの磁界Hxの強さと磁界Hyの強さは、同じであっても、又は、異なっていてもよい(▲2▼)。
【0189】
この後、図25に示すように、Hard-Axis方向の磁界Hxを十分に小さな値に変化させる。そして、合成磁界Hx,Hyにより、TMR層の記憶層の端部の磁区の磁化方向を完全にEasy-Axis方向に向ける(▲3▼)。
【0190】
図26は、実施例7の書き込み原理を実現するための磁気ランダムアクセスメモリの動作原理について簡単に示している。
【0191】
まず、書き込みワード線に、一定方向の向きの書き込み電流Ip1を流し、書き込みビット線に、書き込みデータに応じた向きの書き込み電流Ip2を流す。ここで、書き込み電流Ip2は、書き込み電流Ip1よりも十分に小さな値となっている。大きな値を有する書き込み電流Ip1により、Hard-Axis方向の磁界Hxが発生し、TMR層の記憶層の端部の磁区の磁化方向がHard-Axis方向に揃う(ステップST1)。
【0192】
次に、書き込みワード線に書き込み電流Ip3(<Ip1)を流し、書き込みビット線に書き込み電流Ip4(>Ip2)を流すと、書き込み電流Ip3,Ip4により、合成磁界Hx+Hyが発生する(ステップST2)。
【0193】
この後、書き込みワード線に、書き込み電流Ip5(<Ip3)を流すと、書き込み電流Ip4,Ip5により、合成磁界Hx+Hyが発生する。その結果、TMR素子の記憶層の端部の磁区の磁化方向は、磁界Hyにより、Easy-Axis方向を向き、TMR層の記憶層の磁化方向が反転する(ステップST3)。
【0194】
なお、書き込み電流Ip1から書き込み電流Ip3への変化及び書き込み電流Ip3から書き込み電流Ip5への変化(磁界Hxの変化▲1▼→▲2▼→▲3▼)は、磁界の強さがアナログ的に変化するように行っても、又は、デジタル的に変化するように行ってもよい。
【0195】
また、書き込み電流Ip2から書き込み電流Ip4への変化(磁界Hyの変化▲1▼→▲2▼)についても、磁界の強さがアナログ的に変化するように行っても、又は、デジタル的に変化するように行ってもよい。
【0196】
この動作原理を実行するための回路方式、即ち、書き込み電流を書き込みワード線及び書き込みビット線に供給するタイミングや、書き込み電流の大きさ(波形)などを決定する回路については、後に詳述する。
【0197】
このように、本例の書き込み原理では、Hard-Axis方向の磁界Hxを、3段階で、次第に弱くし、Easy-Axis方向の磁界Hyを、2段階で、次第に強くしている。このため、大きな磁界Hx,Hyを発生/消滅させるために、急激に、書き込みワード/ビット線に大きな書き込み電流を流したり、又は、それを遮断したりする必要がない。つまり、書き込みワード/ビット線に流れる書き込み電流(の大きさ)の急激な変化がないため、インダクタンス成分によるノイズを低減できる。
【0198】
(8) 実施例8
本例の書き込み原理では、Hard-Axis方向の磁界HxとEasy-Axis方向の磁界Hyとを同時に発生/消滅させると共に、Hard-Axis方向の磁界Hxの強さとEasy-Axis方向の磁界Hyの強さを、共に、時間的に変化させる手法について提案する。
【0199】
本例の手法のポイントは、磁界Hx,Hyの発生当初においては、Hard-Axis方向の磁界Hxを十分に大きな値とし、Easy-Axis方向の磁界Hyを小さな値に設定し、その後、Hard-Axis方向の磁界Hxを十分に大きな値から大きな値に変化させ、Easy-Axis方向の磁界Hyを大きな値に変化させ、さらに、その後、Hard-Axis方向の磁界Hxを小さな値に変化させ、Easy-Axis方向の磁界Hyを十分に大きな値に変化させる点にある。
【0200】
つまり、本例の書き込み原理では、Hard-Axis方向の磁界Hxについては、3段階で次第に弱くなっていき、Easy-Axis方向の磁界Hyについては、3段階で次第に強くなっていく。
【0201】
具体的には、まず、図27に示すように、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃えるに十分な強さの磁界HxをTMR素子に作用させると共に、書き込みデータに応じた向きを有するEasy-Axis方向の小さな磁界HyをTMR素子に作用させる。この段階では、TMR素子は、磁界Hxによる影響を大きく受けるため、TMR層の記憶層の端部の磁区の磁化方向は、Hard-Axis方向に揃う(▲1▼)。
【0202】
次に、図28に示すように、Hard-Axis方向の磁界Hxを十分に大きな値から大きな値に変化させる(磁界Hxを少し弱くする)と共に、Easy-Axis方向の磁界Hyを大きな値に変化させる。このときの磁界Hxの強さと磁界Hyの強さは、同じであっても、又は、異なっていてもよい(▲2▼)。
【0203】
この後、図29に示すように、Hard-Axis方向の磁界Hxを十分に小さな値に変化させ、Easy-Axis方向の磁界Hyを大きな値から十分に大きな値に変化させる(磁界Hyをさらに強くする)。その結果、TMR層の記憶層の端部の磁区の磁化方向は、合成磁界Hx,Hyにより、Easy-Axis方向に向く(▲3▼)。
【0204】
図30は、実施例8の書き込み原理を実現するための磁気ランダムアクセスメモリの動作原理について簡単に示している。
【0205】
まず、書き込みワード線に、一定方向の向きの書き込み電流Ip1を流し、書き込みビット線に、書き込みデータに応じた向きの書き込み電流Ip2を流す。ここで、書き込み電流Ip2は、書き込み電流Ip1よりも十分に小さな値となっている。大きな値を有する書き込み電流Ip1により、Hard-Axis方向の磁界Hxが発生し、TMR層の記憶層の端部の磁区の磁化方向がHard-Axis方向に揃う(ステップST1)。
【0206】
次に、書き込みワード線に書き込み電流Ip3(<Ip1)を流し、書き込みビット線に書き込み電流Ip4(>Ip2)を流すと、書き込み電流Ip3,Ip4により、合成磁界Hx+Hyが発生する(ステップST2)。
【0207】
この後、書き込みワード線に、書き込み電流Ip5(<Ip3)を流し、書き込みビット線に、書き込み電流Ip6(>Ip4)を流すと、書き込み電流Ip5,Ip6により、合成磁界Hx+Hyが発生する。その結果、TMR素子の記憶層の端部の磁区の磁化方向は、磁界Hyにより、Easy-Axis方向を向き、TMR層の記憶層の磁化方向が反転する(ステップST3)。
【0208】
なお、書き込み電流Ip1から書き込み電流Ip3への変化及び書き込み電流Ip3から書き込み電流Ip5への変化(磁界Hxの変化▲1▼→▲2▼→▲3▼)は、磁界の強さがアナログ的に変化するように行っても、又は、デジタル的に変化するように行ってもよい。
【0209】
また、書き込み電流Ip2から書き込み電流Ip4への変化及び書き込み電流Ip4から書き込み電流Ip6への変化(磁界Hyの変化▲1▼→▲2▼→▲3▼)についても、磁界の強さがアナログ的に変化するように行っても、又は、デジタル的に変化するように行ってもよい。
【0210】
この動作原理を実行するための回路方式、即ち、書き込み電流を書き込みワード線及び書き込みビット線に供給するタイミングや、書き込み電流の大きさ(波形)などを決定する回路については、後に詳述する。
【0211】
このように、本例の書き込み原理では、Hard-Axis方向の磁界Hxを、3段階で、次第に弱くし、Easy-Axis方向の磁界Hyを、3段階で、次第に強くしている。このため、磁界Hx,Hyを発生/消滅させるために、急激に、書き込みワード/ビット線に大きな書き込み電流を流したり、又は、それを遮断したりする必要がない。つまり、書き込みワード/ビット線に流れる書き込み電流(の大きさ)の急激な変化がないため、インダクタンス成分によるノイズを低減できる。
【0212】
(9) 実施例9
本例の書き込み原理では、合成磁界Hx+Hyの向き及び強さを、それぞれアナログ的に変化させる手法について提案する。
【0213】
本例の手法のポイントは、Hard-Axis方向の磁界Hxを、十分に大きな値からアナログ的に次第に小さくしていく点、及び、Easy-Axis方向の磁界Hyを、十分に大きな値までアナログ的に次第に大きくしていく点にある。
【0214】
つまり、本例の書き込み原理では、合成磁界Hx+Hyの向き及び強さは、アナログ的に変化する。
【0215】
具体的には、図31及び図32に示すように、まず、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃えるに十分な強さの磁界HxをTMR素子に作用させる。そして、磁界Hxの強さを一定に保ちつつ、書き込みデータに応じた向きを有するEasy-Axis方向の磁界HyをTMR素子に作用させる。磁界Hyは、磁界Hxが一定の間(時刻tまで)、アナログ的に次第に大きくなっていく(▲1▼)。
【0216】
時刻tで、合成磁界Hx+Hyの強さは、最大となり、その値は、アステロイド曲線の外に存在することになるため、TMR素子の記憶層の磁化が反転される状態となる。
【0217】
この後、図31及び図32に示すように、磁界Hyの強さを一定に保ちつつ、磁界Hxをアナログ的に次第に小さくしていく(▲2▼)。
【0218】
このような合成磁界Hx+Hyのアナログ的変化により、データ書き込みが実行される。
【0219】
図33は、実施例9の書き込み原理を実現するための磁気ランダムアクセスメモリの動作原理について簡単に示している。
【0220】
まず、書き込みワード線に、一定方向の向きの書き込み電流Ip1を流し、書き込みビット線に、書き込みデータに応じた向きの書き込み電流Ip2を流す。ここで、書き込み電流Ip1の値は、一定を維持しており、かつ、書き込み電流Ip2の値は、アナログ的に次第に大きくなる(ステップST1)。
【0221】
次に、書き込み電流Ip2の値を一定にし、かつ、書き込み電流Ip1の値を、アナログ的に次第に小さくする(ステップST2)。
【0222】
これにより、合成磁界Hx+Hyの向き及び強さは、アナログ的に変化することになるため、書き込みを確実に行うことができる。
【0223】
なお、この動作原理を実行するための回路方式、即ち、書き込み電流を書き込みワード線及び書き込みビット線に供給するタイミングや、書き込み電流の大きさ(波形)などを決定する回路については、後に詳述する。
【0224】
(10) 実施例10
本例の書き込み原理では、実施例9と同様に、合成磁界Hx+Hyの向き及び強さを、それぞれアナログ的に変化させる手法について提案する。
【0225】
本例の手法のポイントは、Hard-Axis方向の磁界Hx及びEasy-Axis方向の磁界Hyを、合成磁界Hx+Hyの大きさが実質的に一定となるような条件の下で変化させ、合成磁界Hx+Hyの向きをアナログ的に変化させるようにした点にある。
【0226】
具体的には、図34及び図35に示すように、まず、TMR素子の記憶層の端部の磁区の磁化方向をHard-Axis方向に揃えるに十分な強さの磁界HxをTMR素子に作用させる。そして、磁界Hxの強さを、アナログ的に次第に小さくしていくと共に、書き込みデータに応じた向きを有するEasy-Axis方向の磁界Hyを、アナログ的に次第に大きくする(▲1▼)。
【0227】
この後、図34及び図35に示すように、さらに、磁界Hxの強さを、アナログ的に次第に小さくしていくと共に、Easy-Axis方向の磁界Hyを、アナログ的に次第に大きくする(▲2▼)。
【0228】
このような合成磁界Hx+Hyのアナログ的変化により、データ書き込みが実行される。
【0229】
図36は、実施例10の書き込み原理を実現するための磁気ランダムアクセスメモリの動作原理について簡単に示している。
【0230】
まず、書き込みワード線に、一定方向の向きの書き込み電流Ip1を流し、書き込みビット線に、書き込みデータに応じた向きの書き込み電流Ip2を流す。ここで、書き込み電流Ip1の値は、アナログ的に次第に小さくし、かつ、書き込み電流Ip2の値は、アナログ的に次第に大きくする(ステップST1)。
【0231】
ここで、書き込み動作中、例えば、合成磁界Hx+Hyの強さが、常に、実質的に一定となるように、書き込み電流Ip1,Ip2の値を変化させることも可能である。例えば、書き込み電流Ip1(磁界Hx)の値は、時間tに対して、α・cos t で変化するように設定し、書き込み電流Ip2(磁界Hy)の値は、時間tに対して、β・sin t で変化するように設定してもよい(α及びβは、定数)。
【0232】
これにより、合成磁界Hx+Hyの向きは、アナログ的に変化することになるため、書き込みを確実に行うことができる。
【0233】
なお、この動作原理を実行するための回路方式、即ち、書き込み電流を書き込みワード線及び書き込みビット線に供給するタイミングや、書き込み電流の大きさ(波形)などを決定する回路については、後に詳述する。
【0234】
(11) その他
実施例1〜10で説明した書き込み原理は、磁気ランダムアクセスメモリ(チップ又はブロック)内のハードウェアにより実現される。書き込み原理は、磁気ランダムアクセスメモリごとに特定されていてもよいし、また、プログラミングにより、書き込み原理や、書き込み電流の供給/遮断タイミング・大きさなどを設定できるようにしてもよい。
【0235】
プログラミングにより書き込み原理などを設定する場合には、例えば、プログラミング素子として、レーザ溶断型ヒューズ、TMR素子(MTJ)や、TMR素子のトンネルバリアを破壊するアンチヒューズなどを使用することができる。なお、磁気ランダムアクセスメモリのテストモードにおいて、本発明の書き込み原理をテストするための機能を設けてもよい。
【0236】
書き込み電流は、書き込みワード/ビット線の一端に接続されるドライバから供給され、その他端に接続されるシンカーに吸収される。ここで、書き込み電流の遮断に際して、ドライバの機能を停止させた後、一定期間後に、シンカーの機能を停止させれば、書き込みワード/ビット線の電位を完全に0Vにすることができる。
【0237】
これらプログラミング、テストモード、及び、ドライバ/シンカーの動作停止時期に関しては、次の回路方式の項目において詳述する。
【0238】
2. 回路方式
以下では、上述の実施例1〜10に関わる書き込み原理を実現するための磁気ランダムアクセスメモリの回路方式の例について説明する。
【0239】
(1) チップ毎又はセルアレイ毎に設定する場合
まず、磁気ランダムアクセスメモリのチップ毎又はメモリセルアレイ毎に、書き込み原理や、書き込み電流の供給/遮断タイミング・大きさなどを設定するための回路について説明する。
【0240】
▲1▼ 回路例1
回路例1は、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミングをプログラミングにより設定できる機能を設けた磁気ランダムアクセスメモリに関する。
【0241】
i. 全体構成
図37は、回路例1に関わる磁気ランダムアクセスメモリの主要部の構成を示している。
【0242】
磁気ランダムアクセスメモリ(MRAM)11は、それ自体で1つのメモリチップを構成していてもよいし、また、特定機能を有するチップ内の1つのブロックであってもよい。メモリセルアレイ(データセル)12は、実際に、データを記憶する機能を有し、レファレンスセルアレイ13は、読み出し動作時に、読み出しデータの値を判定するための基準を決める機能を有する。
【0243】
メモリセルアレイ12及びレファレンスセルアレイ13からなるセルアレイのX方向の2つの端部のうちの1つには、ロウデコーダ&ドライバ(ロウデコーダ&書き込みワード線ドライバ,ロウデコーダ&読み出しワード線ドライバ)14が配置され、他の1つには、書き込みワード線シンカー15が配置される。
【0244】
ロウデコーダ&ドライバ14は、書き込み動作時、例えば、ロウアドレス信号に基づいて、複数の書き込みワード線のうちの1つを選択し、かつ、選択された1つの書き込みワード線に、書き込み電流を供給する機能を有する。書き込みワード線シンカー15は、書き込み動作時、例えば、選択された1つの書き込みワード線に供給された書き込み電流を吸収する機能を有する。
【0245】
ロウデコーダ&ドライバ14は、読み出し動作時、例えば、ロウアドレス信号に基づいて、複数の読み出しワード線(書き込みワード線と一体化されていてもよい)のうちの1つを選択し、かつ、選択された1つの読み出しワード線に、読み出し電流を流す機能を有する。センスアンプ20は、例えば、この読み出し電流を検出して、読み出しデータを判定する。
【0246】
メモリセルアレイ12のY方向の2つの端部のうちの1つには、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aが配置され、他の1つには、カラムデコーダ&書き込みビット線ドライバ/シンカー(カラムトランスファゲート、カラムデコーダを含む)17Aが配置される。
【0247】
カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aは、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数の書き込みビット線(又はデータ選択線)のうちの1つを選択し、かつ、選択された1つの書き込みビット線に、書き込みデータに応じた向きを有する書き込み電流を流す機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、カラムアドレス信号により選択されたデータ選択線をセンスアンプ20に電気的に接続する機能を有する。
【0248】
レファレンスセルアレイ13のY方向の2つの端部のうちの1つには、レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー16Bが配置され、他の1つには、レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー(カラムトランスファゲート、カラムデコーダを含む)17Bが配置される。
【0249】
レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー16B,17Bは、レファレンスセルアレイ13にレファレンスデータを記憶させる機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、レファレンスデータを読み出し、これをセンスアンプ20に転送する機能を有する。
【0250】
アドレスレシーバ18は、アドレス信号を受け、例えば、ロウアドレス信号を、ロウデコーダ&ドライバ14に転送し、カラムアドレス信号を、カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aに転送する。データ入力レシーバ19は、書き込みデータを、カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aに転送する。また、出力ドライバ21は、センスアンプ20で検出された読み出しデータを、磁気ランダムアクセスメモリ11の外部へ出力する。
【0251】
制御回路22は、/CE(Chip Enable)信号、/WE(Write Enable)信号及び/OE(Output Enable)信号を受け、磁気ランダムアクセスメモリ11の動作を制御する。例えば、制御回路22は、書き込み動作時、書き込み信号WRITEを、書き込み電流波形制御回路24に与える。書き込み電流波形制御回路24は、書き込み信号WRITEを受けると、例えば、設定回路23に予めプログラムされた設定データに基づいて、書き込み電流の供給/遮断タイミング、大きさ(電流波形)などを決定する。
【0252】
具体的には、書き込み電流波形制御回路24は、書き込み動作時、ロウデコーダ&ドライバ14に、書き込みワード線ドライブ信号WWLDRVを与え、書き込みワード線シンカー15に、書き込みワード線シンク信号WWLSNKを与え、カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aに、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKを与える。
【0253】
書き込み動作時、例えば、ロウデコーダ&ドライバ14については、書き込みワード線ドライブ信号WWLDRVが“H”のときに動作状態となり、同様に、書き込みワード線シンカー15及びカラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aについては、それぞれ、書き込みワード線シンク信号WWLSNK、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが“H”のときに動作状態となるようにする。
【0254】
このようにすれば、書き込みワード線ドライブ信号WWLDRV、書き込みワード線シンク信号WWLSNK、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが“H”になるタイミングを、書き込み電流波形制御回路24で制御することにより、書き込み電流の供給/遮断タイミング(磁界Hx,Hyの印加タイミング)を決定し、実施例1〜10の書き込み原理を実現することができる。
【0255】
書き込み電流の電流吸収タイミングに関しては、例えば、シンク信号WWLSNK,WBLSNKが“H”から“L”になるタイミングを、ドライブ信号WWLDRV,WBLDRVが“H”から“L”になるタイミングよりも遅らせることにより、書き込みワード/ビット線の電位を完全に0Vにする、といったことも可能にできる。
【0256】
これらの信号WWLDRV,WWLSNK,WBLDRV,WBLSNKが“H”になるタイミングは、設定回路23に予めプログラムされた設定データに基づいて決定される。プログラミング素子としては、例えば、レーザ溶断型ヒューズ、TMR素子(MTJ)や、TMR素子のトンネルバリアを破壊するアンチヒューズなどを使用することができる。
【0257】
磁気ランダムアクセスメモリのテストモードにおいては、例えば、データ入出力端子から入力される設定データに基づいて、書き込み電流の供給/遮断タイミング、大きさ(電流波形)などを決定することもできる。設定データは、アドレス端子から入力させるようにしてもよい。
【0258】
なお、磁気ランダムアクセスメモリの回路例1に関しては、主として、設定回路23及び書き込み電流波形制御回路24に特徴を有する。
【0259】
そこで、以下では、設定回路23、書き込み電流波形制御回路24、及び、書き込み電流波形制御回路24の出力信号を受けるドライバ/シンカー14,1516A,17Aの回路例について説明する。
【0260】
ii. ロウデコーダ&書き込みワード線ドライバ/シンカー
図38は、ロウデコーダ&書き込みワード線ドライバ/シンカーの回路例を示している。
【0261】
ロウデコーダ&書き込みワード線ドライバ(1ロウ分)14は、NANDゲート回路TND1及びPチャネルMOSトランジスタTP1から構成される。PチャネルMOSトランジスタTP1のゲートは、NANDゲート回路TND1の出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、書き込みワード線WWLi(i=1,・・・)の一端に接続される。
【0262】
書き込みワード線シンカー(1ロウ分)15は、NチャネルMOSトランジスタTN1から構成される。NチャネルMOSトランジスタTN1のソースは、接地端子VSSに接続され、そのドレインは、書き込みワード線WWLi(i=1,・・・)の他端に接続される。
【0263】
NANDゲート回路TND1には、複数ビットから構成されるロウアドレス信号(ロウi毎に異なる)及び書き込みワード線ドライブ信号WWLDRVが入力され、NチャネルMOSトランジスタTN1のゲートには、書き込みワード線シンク信号WWLSNKが入力される。
【0264】
選択されたロウiでは、ロウアドレス信号の全てのビットが“H”となる。このため、選択されたロウiでは、書き込みワード線ドライブ信号WWLDRVが“H”となったときに、PチャネルMOSトランジスタTP1がオン状態となる。また、書き込みワード線シンク信号WWLSNKが“H”となると、NチャネルMOSトランジスタTN1がオン状態となる。
【0265】
PチャネルMOSトランジスタTP1とNチャネルMOSトランジスタTN1が共にオン状態となると、書き込み電流は、ロウデコーダ&書き込みワード線ドライバ14から、書き込みワード線WWLiを経由して、書き込みワード線シンカー15に向かって流れる。
【0266】
このようなロウデコーダ&書き込みワード線ドライバ/シンカーによれば、書き込みワード線ドライブ信号WWLDRV及び書き込みワード線シンク信号WWLSNKが“H”又は“L”になるタイミングを制御することにより、選択されたロウi内の書き込みワード線WWLiに書き込み電流を流すタイミング及びその書き込みワード線WWLiに流れる書き込み電流を遮断するタイミングを制御することができる。
【0267】
また、書き込みワード線ドライブ信号WWLDRVを“L”に設定した後、書き込みワード線シンク信号WWLSNKを“L”に設定すれば、書き込み動作後の書き込みワード線WWLiの電位を完全に0Vにすることができる。
【0268】
iii. カラムデコーダ&書き込みビット線ドライバ/シンカー
図39は、カラムデコーダ&書き込みビット線ドライバ/シンカーの回路例を示している。
【0269】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16Aは、NANDゲート回路QND1、ANDゲート回路QAD1、PチャネルMOSトランジスタQP1及びNチャネルMOSトランジスタQN1から構成される。
【0270】
PチャネルMOSトランジスタQP1のゲートは、NANDゲート回路QND1の出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の一端に接続される。NチャネルMOSトランジスタQN1のゲートは、ANDゲート回路QAD1の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLiの一端に接続される。
【0271】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)17Aは、NANDゲート回路QND2、ANDゲート回路QAD2、PチャネルMOSトランジスタQP2及びNチャネルMOSトランジスタQN2から構成される。
【0272】
PチャネルMOSトランジスタQP2のゲートは、NANDゲート回路QND2の出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の他端に接続される。NチャネルMOSトランジスタQN2のゲートは、ANDゲート回路QAD2の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLiの他端に接続される。
【0273】
NANDゲート回路QND1,QND2には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みビット線ドライブ信号WBLDRVが入力される。ANDゲート回路QAD1,QAD2には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みビット線シンク信号WBLSNKが入力される。
【0274】
また、NANDゲート回路QND1及びANDゲート回路QAD2には、書き込みデータDATA(“H”又は“L”)が入力され、NANDゲート回路QND2及びANDゲート回路QAD1には、書き込みデータDATAの反転信号bDATAが入力される。
【0275】
選択されたカラムiでは、カラムアドレス信号の全てのビットが“H”となる。このため、選択されたカラムiでは、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが“H”になったとき、書き込みデータDATAの値に応じた向きを有する書き込み電流が、書き込みビット線WBLiに流れる。
【0276】
例えば、書き込みデータDATAが“1”(=“H”)のときには、PチャネルMOSトランジスタQP1及びNチャネルMOSトランジスタQN2がオン状態となるため、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aからカラムデコーダ&書き込みビット線ドライバ/シンカー17Aに向かう書き込み電流が流れる。
【0277】
また、書き込みデータDATAが“0”(=“L”)のときには、PチャネルMOSトランジスタQP2及びNチャネルMOSトランジスタQN1がオン状態となるため、カラムデコーダ&書き込みビット線ドライバ/シンカー17Aからカラムデコーダ&書き込みビット線ドライバ/シンカー16Aに向かう書き込み電流が流れる。
【0278】
このようなカラムデコーダ&書き込みビット線ドライバ/シンカーによれば、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが“H”又は“L”になるタイミングを制御することにより、選択されたカラムi内の書き込みビット線WBLiに書き込み電流を流すタイミング及びその書き込みビット線WBLiに流れる書き込み電流を遮断するタイミングを制御することができる。
【0279】
また、書き込みビット線ドライブ信号WBLDRVを“L”に設定した後、書き込みビット線シンク信号WBLSNKを“L”に設定すれば、書き込み動作後の書き込みビット線WBLiの電位を完全に0Vにすることができる。
【0280】
iv. 書き込み電流波形制御回路
次に、書き込みワード線ドライブ信号WWLDRV、書き込みワード線シンク信号WWLSNK、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKを生成する書き込み電流波形制御回路の例について説明する。
【0281】
図40は、書き込み電流波形制御回路の例を示している。
書き込み電流波形制御回路24は、書き込みワード線ドライバ/シンカー・トリガ回路25及び書き込みビット線ドライバ/シンカー・トリガ回路26から構成される。
【0282】
書き込みワード線ドライバ/シンカー・トリガ回路25は、書き込み信号WRITE及びタイミング制御信号WS<0>〜WS<3>,bWS<0>〜bWS<3>に基づいて、書き込みワード線ドライブ信号WWLDRV及び書き込みワード線シンク信号WWLSNKを生成する。
【0283】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITE及びタイミング制御信号BS<0>〜BS<3>,bBS<0>〜bBS<3>に基づいて、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKを生成する。
【0284】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0285】
書き込みワード線WWLiに対する書き込み電流の供給/遮断のタイミング、即ち、書き込みワード線ドライブ信号WWLDRV及び書き込みワード線シンク信号WWLSNKを“H”又は“L”にするタイミングは、タイミング制御信号WS<0>〜WS<3>,bWS<0>〜bWS<3>により決定される。
【0286】
書き込みビット線WBLiに対する書き込み電流の供給/遮断のタイミング、即ち、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKを“H”又は“L”にするタイミングは、タイミング制御信号BS<0>〜BS<3>,bBS<0>〜bBS<3>により決定される。
【0287】
タイミング制御信号WS<0>〜WS<3>,bWS<0>〜bWS<3>,BS<0>〜BS<3>,bBS<0>〜bBS<3>は、後述する設定回路により生成される。
【0288】
v. 書き込みワード線ドライバ/シンカー・トリガ回路
図41は、書き込みワード線ドライバ/シンカー・トリガ回路の例を示している。
【0289】
書き込みワード線ドライバ/シンカー・トリガ回路25は、書き込み電流の電流供給/遮断タイミングを決定する電流供給/遮断タイミング決定回路25Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路25Yとから構成される。
【0290】
電流供給/遮断タイミング決定回路25Xは、書き込み信号WRITEが“H”になった後、書き込みワード線ドライブ信号WWLDRVを“H”にするタイミングを決定し、かつ、書き込み信号WRITEが“L”になった後、書き込みワード線ドライブ信号WWLDRVを“L”にするタイミングを決定する。
【0291】
電流供給/遮断タイミング決定回路25Xは、複数(本例では、4つ)の遅延回路DWS<0>〜DWS<3>、トランスファゲートTGWS<0>〜TGWS<3>及びインバータI1,I2から構成される。
【0292】
遅延回路DWS<0>〜DWS<3>は、それぞれ、入力信号(書き込み信号WRITE)に対して異なる遅延量を有する。遅延回路DWS<0>〜DWS<3>の遅延量は、それぞれ、一定の差で又は規則的に異なっていてもよいし、また、ランダムに異なっていてもよい。
【0293】
トランスファゲートTGWS<0>〜TGWS<3>は、複数の遅延回路DWS<0>〜DWS<3>のうちの1つを選択するために、電流供給/遮断タイミング決定回路25X内に設けられる。即ち、書き込み動作時には、タイミング制御信号の複数の相補信号ペアWS<j>,bWS<j>(j=0,1,2,3)のうちの1ペアが選択される。
【0294】
選択された相補信号ペアは、WS<j>=“H”、bWS<j>=“L”となり、他の相補信号ペアは、WS<j>=“L”、bWS<j>=“H”となるため、書き込み信号WRITEは、選択された1つの遅延回路DWS<j>のみを経由して、書き込みワード線ドライブ信号WWLDRVとして、書き込みワード線ドライバ/シンカー・トリガ回路25から出力される。
【0295】
このように、書き込み信号WRITEが“H”又は“L”になるタイミングを、遅延回路DWS<0>〜DWS<3>のうちの1つにより一定期間だけ遅らせることで、書き込みワード線ドライブ信号WWLDRVを“H”又は“L”にするタイミング、即ち、書き込み電流の電流供給/遮断タイミングを制御することができる。
【0296】
なお、本例では、遅延回路DWS<0>〜DWS<3>は、4つであるが、当然に、その数を多くすればするほど、選択できる遅延量の数が多くなり、書き込み電流の電流供給/遮断タイミングを細かく制御できる。但し、この場合、遅延回路を選択するためのタイミング制御信号の数も増える。
【0297】
電流吸収タイミング決定回路25Yは、NANDゲート回路ND1及び遅延回路27から構成される。
【0298】
電流吸収タイミング決定回路25Yは、書き込みワード線ドライブ信号WWLDRVが“H”になるとほぼ同時に、書き込みワード線シンク信号WWLSNKを“H”にし、書き込みワード線ドライブ信号WWLDRVが“L”になった後、遅延回路27により決まる遅延時間後に、書き込みワード線シンク信号WWLSNKを“L”にする。
【0299】
このように、書き込みワード線ドライブ信号WWLDRVを“L”にした後、一定のインターバルを経た後に、書き込みワード線シンク信号WWLSNKを“L”にすることにより、書き込み動作後に、書き込みワード線WWLiを完全に0Vにすることができる。
【0300】
vi. 書き込みビット線ドライバ/シンカー・トリガ回路
図42は、書き込みビット線ドライバ/シンカー・トリガ回路の例を示している。
【0301】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み電流の電流供給/遮断タイミングを決定する電流供給/遮断タイミング決定回路26Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路26Yとから構成される。
【0302】
電流供給/遮断タイミング決定回路26Xは、書き込み信号WRITEが“H”になった後、書き込みビット線ドライブ信号WBLDRVを“H”にするタイミングを決定し、かつ、書き込み信号WRITEが“L”になった後、書き込みビット線ドライブ信号WBLDRVを“L”にするタイミングを決定する。
【0303】
電流供給/遮断タイミング決定回路26Xは、複数(本例では、4つ)の遅延回路DBS<0>〜DBS<3>、トランスファゲートTGBS<0>〜TGBS<3>及びインバータI3,I4から構成される。
【0304】
遅延回路DBS<0>〜DBS<3>は、それぞれ、入力信号(書き込み信号WRITE)に対して異なる遅延量を有する。遅延回路DBS<0>〜DBS<3>の遅延量は、それぞれ、一定の差で又は規則的に異なっていてもよいし、また、ランダムに異なっていてもよい。
【0305】
トランスファゲートTGBS<0>〜TGBS<3>は、複数の遅延回路DBS<0>〜DBS<3>のうちの1つを選択するために、電流供給/遮断タイミング決定回路26X内に設けられる。即ち、書き込み動作時には、タイミング制御信号の複数の相補信号ペアBS<j>,bBS<j>(j=0,1,2,3)のうちの1ペアが選択される。
【0306】
選択された相補信号ペアは、BS<j>=“H”、bBS<j>=“L”となり、他の相補信号ペアは、BS<j>=“L”、bBS<j>=“H”となるため、書き込み信号WRITEは、選択された1つの遅延回路DBS<j>のみを経由して、書き込みビット線ドライブ信号WBLDRVとして、書き込みビット線ドライバ/シンカー・トリガ回路26から出力される。
【0307】
このように、書き込み信号WRITEが“H”又は“L”になるタイミングを、遅延回路DBS<0>〜DBS<3>のうちの1つにより一定期間だけ遅らせることで、書き込みビット線ドライブ信号WBLDRVを“H”又は“L”にするタイミング、即ち、書き込み電流の電流供給/遮断タイミングを制御することができる。
【0308】
なお、本例では、遅延回路DBS<0>〜DBS<3>は、4つであるが、当然に、その数を多くすればするほど、選択できる遅延量の数が多くなり、書き込み電流の電流供給/遮断タイミングを細かく制御できる。但し、この場合、遅延回路を選択するためのタイミング制御信号の数も増える。
【0309】
電流吸収タイミング決定回路26Yは、NANDゲート回路ND2及び遅延回路28から構成される。
【0310】
電流吸収タイミング決定回路26Yは、書き込みビット線ドライブ信号WBLDRVが“H”になるとほぼ同時に、書き込みビット線シンク信号WBLSNKを“H”にし、書き込みビット線ドライブ信号WBLDRVが“L”になった後、遅延回路28により決まる遅延時間後に、書き込みビット線シンク信号WBLSNKを“L”にする。
【0311】
このように、書き込みビット線ドライブ信号WBLDRVを“L”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号WBLSNKを“L”にすることにより、書き込み動作後に、書き込みビット線WBLiを完全に0Vにすることができる。
【0312】
vii. 設定回路
次に、図40乃至図42に示されるタイミング制御信号WS<0>〜WS<3>,bWS<0>〜bWS<3>,BS<0>〜BS<3>,bBS<0>〜bBS<3>を生成する設定回路について説明する。
【0313】
図43は、設定回路の例を示している。
設定回路23は、書き込み電流の電流供給/遮断タイミングを決定する設定データがプログラムされるレジスタ<0>〜<3>と、レジスタ<0>〜<3>の出力信号TD<0>〜TD<3>,bTD<0>〜bTD<3>をデコードして、タイミング制御信号WS<0>〜WS<3>,bWS<0>〜bWS<3>,BS<0>〜BS<3>,bBS<0>〜bBS<3>を出力するデコーダWS<0>〜WS<3>,BS<0>〜BS<3>から構成される。
【0314】
レジスタ<0>,<1>には、書き込みワード線WWLiに対する書き込み電流の電流供給/遮断タイミングを決定する設定データがプログラムされる。図41に示すように、書き込みワード線ドライバ/シンカー・トリガ回路25内の遅延回路(電流供給/遮断タイミング)DWS<0>〜DWS<3>が4つ存在する場合には、これらを選択するために、最低、2ビットの設定データが必要となる。
【0315】
そこで、本例では、書き込みワード線WWLiに対する書き込み電流の電流供給/遮断タイミングを決定するために、2つのレジスタ<0>,<1>を用意し、レジスタ<0>,<1>に、それぞれ1ビットの設定データをプログラムする。
【0316】
なお、D<0>,D<1>は、テストモード時に、磁気ランダムアクセスメモリの外部から入力される設定データである。テストモード時には、この設定データに基づいて、書き込みワード線WWLiに対する書き込み電流の電流供給/遮断タイミングを決定できる。
【0317】
レジスタ<0>,<1>は、2ビットの相補信号ペアTD<0>,bTD<0>,TD<1>,bTD<1>を出力する。デコーダWS<0>〜WS<3>は、2ビットの相補信号ペアTD<0>,bTD<0>,TD<1>,bTD<1>をデコードし、タイミング制御信号WS<0>〜WS<3>,bWS<0>〜bWS<3>を出力する。
【0318】
例えば、デコーダWS<j>は、それぞれ、2つの入力信号が“H”のとき、出力信号WS<j>を“H”にし、出力信号bWS<j>を“L”にする(j=0,1,2,3)。つまり、本例では、4つのデコーダWS<0>〜WS<3>のうちの1つのみに関して、2つの入力信号が“H”となるため、タイミング制御信号の4つの相補信号ペアWS<j>,bWS<j>のうちの1ペアが、WS<j>=“H”、bWS<j>=“L”となり、残りの3つの相補信号ペアは、WS<j>=“L”、bWS<j>=“H”となる。
【0319】
同様に、レジスタ<2>,<3>には、書き込みビット線WBLiに対する書き込み電流の電流供給/遮断タイミングを決定する設定データがプログラムされる。図42に示すように、書き込みビット線ドライバ/シンカー・トリガ回路26内の遅延回路(電流供給/遮断タイミング)DBS<0>〜DBS<3>が4つ存在する場合には、これらを選択するために、最低、2ビットの設定データが必要となる。
【0320】
そこで、本例では、書き込みビット線WBLiに対する書き込み電流の電流供給/遮断タイミングを決定するために、2つのレジスタ<2>,<3>を用意し、レジスタ<2>,<3>に、それぞれ1ビットの設定データをプログラムする。
【0321】
なお、D<2>,D<3>は、テストモード時に、磁気ランダムアクセスメモリの外部から入力される設定データである。テストモード時には、この設定データに基づいて、書き込みビット線WBLiに対する書き込み電流の電流供給/遮断タイミングを決定できる。
【0322】
レジスタ<2>,<3>は、2ビットの相補信号ペアTD<2>,bTD<2>,TD<3>,bTD<3>を出力する。デコーダBS<0>〜BS<3>は、2ビットの相補信号ペアTD<2>,bTD<2>,TD<3>,bTD<3>をデコードし、タイミング制御信号BS<0>〜BS<3>,bBS<0>〜bBS<3>を出力する。
【0323】
例えば、デコーダBS<j>は、それぞれ、2つの入力信号が“H”のとき、出力信号BS<j>を“H”にし、出力信号bBS<j>を“L”にする(j=0,1,2,3)。つまり、本例では、4つのデコーダBS<0>〜BS<3>のうちの1つのみに関して、2つの入力信号が“H”となるため、タイミング制御信号の4つの相補信号ペアBS<j>,bBS<j>のうちの1ペアが、BS<j>=“H”、bBS<j>=“L”となり、残りの3つの相補信号ペアは、BS<j>=“L”、bBS<j>=“H”となる。
【0324】
viii. レジスタ<j>
図43の設定回路23内のレジスタ<j>の回路例について説明する。
【0325】
図44は、レジスタの回路例を示している。
レジスタ<j>(j=0,1,2,3)は、プログラムされた設定データを、出力信号TD<j>,bTD<j>として出力するためのプログラムデータ出力回路29と、磁気ランダムアクセスメモリの外部から入力された設定データを、出力信号TD<j>,bTD<j>として出力するための入力データ転送回路30とから構成される。
【0326】
プログラムデータ出力回路29は、設定データを記憶するためのレーザ溶断ヒューズ(laser blow fuse)29Aを有している。レーザ溶断ヒューズ29Aの切断の有無により、1ビットデータを記憶する。PチャネルMOSトランジスタP1とレーザ溶断ヒューズ29Aは、電源端子VDDと接地端子VSSの間に直列接続される。PチャネルMOSトランジスタP1のゲートは、接地端子VSSに接続されるため、PチャネルMOSトランジスタP1は、常に、オン状態となっている。
【0327】
PチャネルMOSトランジスタP1とレーザ溶断ヒューズ29Aの接続点は、インバータI9及びトランスファゲートTG4を経由して、インバータI7の入力端に接続される。インバータI7の出力信号は、bTD<j>となり、インバータI8の出力信号は、TD<j>となる。
【0328】
入力データ転送回路30は、トランスファゲートTG1〜TG3及びインバータI5,I6から構成される。インバータI5,I6とトランスファゲートTG3は、ラッチ回路を構成している。
【0329】
通常動作モードにおける書き込み動作時には、テスト信号VCTESTが“L”となり、テスト信号bVCTESTが“H”となる。このため、トランスファゲートTG4は、オン状態となり、トランスファゲートTG1,TG2は、オフ状態となる。
【0330】
従って、レーザ溶断ヒューズ29Aにプログラムされた設定データが、トランスファゲートTG4及びインバータI7〜I9を経由して、出力信号TD<j>,bTD<j>として出力される。
【0331】
テストモードにおける書き込み動作時には、テスト信号VCTESTが“H”となり、テスト信号bVCTESTが“L”となる。このため、トランスファゲートTG1,TG2は、オン状態となり、トランスファゲートTG3,TG4は、オフ状態となる。
【0332】
従って、外部端子(データ入力端子、アドレス端子など)から入力される設定データD<j>が、トランスファゲートTG1,TG2及びインバータI5〜I8を経由して、出力信号TD<j>,bTD<j>として出力される。
【0333】
テストモードにおけるスタンバイ時には、テスト信号VCTESTが“L”となり、テスト信号bVCTESTが“H”となる。このため、トランスファゲートTG1,TG2は、オフ状態となり、トランスファゲートTG3,TG4は、オン状態となる。
【0334】
従って、外部端子から入力された設定データD<j>は、トランスファゲートTG3及びインバータI5,I6からなるラッチ回路にラッチされる。この後は、ラッチ回路にラッチされた設定データに基づいて、書き込みテストを行うことができる。
【0335】
図45は、レジスタの他の回路例を示している。
本例のレジスタ<j>は、図44のレジスタ<j>と比較すると、プログラムデータ出力回路29の構成に特徴を有する。即ち、図44のレジスタ<j>では、設定データを記憶するための素子として、レーザ溶断ヒューズ29を使用したが、本例のレジスタ<j>では、設定データを記憶するための素子として、TMR素子(MTJ)を使用する。
【0336】
プログラムデータ出力回路29は、設定データを記憶するためのTMR素子MTJを有している。ここで、TMR素子MTJには、設定データを、TMR素子の磁化状態、即ち、固定層の磁化方向と記憶層の磁化方向との関係(平行又は反平行)で記憶することができるが、本例では、そのような方法を用いない。
【0337】
なぜなら、設定データの値に関しては、一度、TMR素子MTJに書き込んだ後に、再び、それを書き換えるということがない。
【0338】
また、TMR素子MTJのMR比が20〜40%であることを考慮すると、パワーオンと同時に、TMR素子MTJのデータを出力する設定回路では、設定データの読み出し時に、TMR素子MTJの両端に大きな電圧が印加され、TMR素子MTJが破壊される可能性がある。
【0339】
従って、設定データを記憶するためのTMR素子MTJに対しては、固定層の磁化方向と記憶層の磁化方向との関係ではなく、トンネルバリアを絶縁破壊するか否かで、設定データをプログラムする。
【0340】
TMR素子MTJの絶縁破壊を利用した設定データのプログラム方法では、半永久的に、設定データを記憶しておくことができる。
【0341】
TMR素子MTJの一端は、PチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1を経由して電源端子VDDに接続され、その他端は、NチャネルMOSトランジスタN2を経由して接地端子VSSに接続される。
【0342】
PチャネルMOSトランジスタP1のゲートは、接地端子VSSに接続され、NチャネルMOSトランジスタN2のゲートは、電源端子VDDに接続されるため、これらMOSトランジスタP1,N2は、常に、オン状態となっている。
【0343】
NチャネルMOSトランジスタN1のゲートには、クランプ電位Vclampが入力される。クランプ電位Vclampを適切な値に設定することにより、設定データの読み出し時に、TMR素子MTJの電極間に高電圧が印加されるのを防止することができる。
【0344】
なお、クランプ電位Vclampを生成するVclamp生成回路の例を、図46に示す。本例のVclamp生成回路31では、クランプ電位Vclampは、BGR回路の出力電圧を抵抗分割することにより得ている。クランプ電位Vclampは、0.3〜0.5Vとなる。
【0345】
NANDゲート回路ND4及びPチャネルMOSトランジスタP2は、TMR素子MTJの絶縁破壊を利用した設定データのプログラム方法を採用する場合に必要となる要素である。
【0346】
設定データのプログラム時には、プログラム信号PROGが“H”となる。そして、例えば、TMR素子MTJに設定データ“1”を書き込む場合には、外部端子(データ入力端子、アドレス端子、専用端子など)から、設定データD<j>として、“1”(=“H”)を入力する。
【0347】
この時、NANDゲート回路ND4の出力信号は、“L”となり、PチャネルMOSトランジスタP2は、オン状態となる。従って、TMR素子MTJの両端には、大きな電圧が印加され、TMR素子MTJのトンネルバリアが破壊され、結果として、TMR素子MTJに、設定データ“1”がプログラムされる。この場合、TD<j>は、“L”、bTD<j>は、“H”となる。
【0348】
一方、例えば、TMR素子MTJに設定データ“0”を書き込む場合には、外部端子(データ入力端子、アドレス端子、専用端子など)から、設定データD<j>として、“0”(=“L”)を入力する。
【0349】
この時、NANDゲート回路ND4の出力信号は、“H”となり、PチャネルMOSトランジスタP2は、オフ状態となる。従って、TMR素子MTJの両端には、大きな電圧が印加されることがないため、TMR素子MTJのトンネルバリアが破壊されずに、結果として、TMR素子MTJに、設定データ“0”がプログラムされる。この場合、TD<j>は、“H”、bTD<j>は、“L”となる。
【0350】
PチャネルMOSトランジスタP1とNチャネルMOSトランジスタN1の接続点は、インバータI9及びトランスファゲートTG4を経由して、インバータI7の入力端に接続される。インバータI7の出力信号は、bTD<j>となり、インバータI8の出力信号は、TD<j>となる。
【0351】
ix. デコーダWS<j>,BS<j>
図43の設定回路23内のデコーダWS<j>,BS<j>の回路例について説明する。
【0352】
図47は、デコーダの回路例を示している。
デコーダWS<j>,BS<j>(j=0,1,2,3)は、NANDゲート回路ND3及びインバータI10から構成される。
【0353】
NANDゲート回路ND3には、2つの入力信号A,Bが入力され、その出力信号Dは、bWS<j>,bBS<j>となる。インバータI10の出力信号Cは、WS<j>,BS<j>となる。
【0354】
デコーダWS<j>,BS<j>のデコーディング表(入力信号と出力信号との関係)を、表1に示す。
【0355】
【表1】
【0356】
x. まとめ
以上、説明したように、磁気ランダムアクセスメモリの回路例1によれば、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミングを、チップ毎又はメモリセルアレイ毎に、プログラミングにより設定できる。これにより、例えば、実施例1〜10の書き込み原理を実現可能にし、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0357】
▲2▼ 回路例2
回路例2は、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、プログラミングにより設定できる機能を設けた磁気ランダムアクセスメモリに関する。
【0358】
i. 全体構成
図48は、回路例2に関わる磁気ランダムアクセスメモリの主要部の構成を示している。
【0359】
磁気ランダムアクセスメモリ(MRAM)11は、それ自体で1つのメモリチップを構成していてもよいし、また、特定機能を有するチップ内の1つのブロックであってもよい。メモリセルアレイ(データセル)12は、実際に、データを記憶する機能を有し、レファレンスセルアレイ13は、読み出し動作時に、読み出しデータの値を判定するための基準を決める機能を有する。
【0360】
メモリセルアレイ12及びレファレンスセルアレイ13からなるセルアレイのX方向の2つの端部のうちの1つには、ロウデコーダ&ドライバ(ロウデコーダ&書き込みワード線ドライバ,ロウデコーダ&読み出しワード線ドライバ)14が配置され、他の1つには、書き込みワード線シンカー15が配置される。
【0361】
ロウデコーダ&ドライバ14は、書き込み動作時、例えば、ロウアドレス信号に基づいて、複数の書き込みワード線のうちの1つを選択し、かつ、選択された1つの書き込みワード線に、書き込み電流を供給する機能を有する。書き込みワード線シンカー15は、書き込み動作時、例えば、選択された1つの書き込みワード線に供給された書き込み電流を吸収する機能を有する。
【0362】
ロウデコーダ&ドライバ14は、読み出し動作時、例えば、ロウアドレス信号に基づいて、複数の読み出しワード線(書き込みワード線と一体化されていてもよい)のうちの1つを選択し、かつ、選択された1つの読み出しワード線に、読み出し電流を流す機能を有する。センスアンプ20は、例えば、この読み出し電流を検出して、読み出しデータを判定する。
【0363】
メモリセルアレイ12のY方向の2つの端部のうちの1つには、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aが配置され、他の1つには、カラムデコーダ&書き込みビット線ドライバ/シンカー(カラムトランスファゲート、カラムデコーダを含む)17Aが配置される。
【0364】
カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aは、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数の書き込みビット線(又はデータ選択線)のうちの1つを選択し、かつ、選択された1つの書き込みビット線に、書き込みデータに応じた向きを有する書き込み電流を流す機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、カラムアドレス信号により選択されたデータ選択線をセンスアンプ20に電気的に接続する機能を有する。
【0365】
レファレンスセルアレイ13のY方向の2つの端部のうちの1つには、レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー16Bが配置され、他の1つには、レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー(カラムトランスファゲート、カラムデコーダを含む)17Bが配置される。
【0366】
レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー16B,17Bは、レファレンスセルアレイ13にレファレンスデータを記憶させる機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、レファレンスデータを読み出し、これをセンスアンプ20に転送する機能を有する。
【0367】
アドレスレシーバ18は、アドレス信号を受け、例えば、ロウアドレス信号を、ロウデコーダ&ドライバ14に転送し、カラムアドレス信号を、カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aに転送する。データ入力レシーバ19は、書き込みデータを、カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aに転送する。また、出力ドライバ21は、センスアンプ20で検出された読み出しデータを、磁気ランダムアクセスメモリ11の外部へ出力する。
【0368】
制御回路22は、/CE(Chip Enable)信号、/WE(Write Enable)信号及び/OE(Output Enable)信号を受け、磁気ランダムアクセスメモリ11の動作を制御する。例えば、制御回路22は、書き込み動作時、書き込み信号WRITEを、書き込み電流波形制御回路24に与える。書き込み電流波形制御回路24は、書き込み信号WRITEを受けると、例えば、設定回路23に予めプログラムされた設定データに基づいて、書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)などを決定する。
【0369】
具体的には、書き込み電流波形制御回路24は、書き込み動作時、ロウデコーダ&ドライバ14に、書き込みワード線ドライブ信号(電流波形生成信号)WP<0>〜WP<3>を与え、書き込みワード線シンカー15に、書き込みワード線シンク信号WWLSNKを与え、カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aに、書き込みビット線ドライブ信号(電流波形生成信号)BP<0>〜BP<7>及び書き込みビット線シンク信号WBLSNKを与える。
【0370】
書き込み動作時、例えば、ロウデコーダ&ドライバ14については、書き込みワード線ドライブ信号WP<0>〜WP<3>のうちの少なくとも1つが“H”のときに動作状態となり、同様に、書き込みワード線シンカー15及びカラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aについては、それぞれ、書き込みワード線シンク信号WWLSNK、書き込みビット線ドライブ信号BP<0>〜BP<7>のうちの少なくとも1つ及び書き込みビット線シンク信号WBLSNKが“H”のときに動作状態となるようにする。
【0371】
このようにすれば、書き込みワード線ドライブ信号WP<0>〜WP<3>、書き込みワード線シンク信号WWLSNK、書き込みビット線ドライブ信号BP<0>〜BP<7>及び書き込みビット線シンク信号WBLSNKが“H”になるタイミングを、書き込み電流波形制御回路24で制御することにより、書き込み電流の供給/遮断タイミング(磁界Hx,Hyの印加タイミング)、大きさ及びその時間的変化(電流波形)を決定し、実施例1〜10の書き込み原理を実現することができる。
【0372】
書き込み電流の電流吸収タイミングに関しては、例えば、シンク信号WWLSNK,WBLSNKが“H”から“L”になるタイミングを、ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>が“H”から“L”になるタイミングよりも遅らせることにより、書き込みワード/ビット線の電位を完全に0Vにする、といったことも可能にできる。
【0373】
これらの信号WP<0>〜WP<3>,WWLSNK,BP<0>〜BP<7>,WBLSNKが“H”になるタイミングは、設定回路23に予めプログラムされた設定データに基づいて決定される。プログラミング素子としては、例えば、レーザ溶断型ヒューズ、TMR素子(MTJ)や、TMR素子のトンネルバリアを破壊するアンチヒューズなどを使用することができる。
【0374】
磁気ランダムアクセスメモリのテストモードにおいては、例えば、データ入出力端子から入力される設定データに基づいて、書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)などを決定することもできる。設定データは、アドレス端子から入力させるようにしてもよい。
【0375】
なお、磁気ランダムアクセスメモリの回路例2に関しては、主として、設定回路23及び書き込み電流波形制御回路24に特徴を有する。
【0376】
そこで、以下では、設定回路23、書き込み電流波形制御回路24、及び、書き込み電流波形制御回路24の出力信号を受けるドライバ/シンカー14,1516A,17Aの回路例について説明する。
【0377】
ii. ロウデコーダ&書き込みワード線ドライバ/シンカー
図49は、ロウデコーダ&書き込みワード線ドライバ/シンカーの回路例を示している。
【0378】
ロウデコーダ&書き込みワード線ドライバ(1ロウ分)14は、ANDゲート回路AD1、NANDゲート回路NDWP0〜NDWP3及びPチャネルMOSトランジスタWP0〜WP3から構成される。PチャネルMOSトランジスタWPi(i=0,1,2,3)のゲートは、NANDゲート回路NDWPiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、書き込みワード線WWLi(i=1,・・・)の一端に接続される。
【0379】
NANDゲート回路NDWPiの2つの入力端子の一方には、書き込みワード線ドライブ信号(電流波形生成信号)WP<i>が入力され、他方には、ANDゲート回路AD1の出力信号が入力される。ANDゲート回路AD1には、複数ビットから構成されるロウアドレス信号(ロウi毎に異なる)が入力される。
【0380】
書き込みワード線シンカー(1ロウ分)15は、NチャネルMOSトランジスタTN1から構成される。NチャネルMOSトランジスタTN1のソースは、接地端子VSSに接続され、そのドレインは、書き込みワード線WWLiの他端に接続される。NチャネルMOSトランジスタTN1のゲートには、書き込みワード線シンク信号WWLSNKが入力される。
【0381】
選択されたロウiでは、ロウアドレス信号の全てのビットが“H”となる。このため、選択されたロウiでは、書き込みワード線ドライブ信号WP<0>〜WP<3>のうちの少なくとも1つが“H”となったときに、PチャネルMOSトランジスタWP0〜WP3のうちの少なくとも1つがオン状態となる。また、書き込みワード線シンク信号WWLSNKが“H”となると、NチャネルMOSトランジスタTN1がオン状態となる。
【0382】
PチャネルMOSトランジスタWP0〜WP3のうちの少なくとも1つとNチャネルMOSトランジスタTN1がオン状態となると、書き込み電流は、ロウデコーダ&書き込みワード線ドライバ14から、書き込みワード線WWLiを経由して、書き込みワード線シンカー15に向かって流れる。
【0383】
このようなロウデコーダ&書き込みワード線ドライバ/シンカーによれば、書き込みワード線ドライブ信号WP<0>〜WP<3>及び書き込みワード線シンク信号WWLSNKが“H”又は“L”になるタイミングを制御することで、選択されたロウi内の書き込みワード線WWLiに対する書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)などを決定することができる。
【0384】
また、書き込みワード線ドライブ信号WP<0>〜WP<3>の全てを“L”に設定した後、書き込みワード線シンク信号WWLSNKを“L”に設定すれば、書き込み動作後の書き込みワード線WWLiの電位を完全に0Vにすることができる。
【0385】
なお、書き込み電流の大きさ又はその時間的変化(電流波形)を制御するに当たっては、第一に、複数のPチャネルMOSトランジスタWP0〜WP3のサイズ(チャネル幅)、即ち、駆動能力を、全て同じ値に設定し、書き込みワード線ドライブ信号WP<0>〜WP<3>を用いて、オン状態のPチャネルMOSトランジスタWP0〜WP3の数を変える、という制御方法を使用できる。
【0386】
第二に、複数のPチャネルMOSトランジスタWP0〜WP3のサイズ(チャネル幅)、即ち、駆動能力を、互いに異なる値に設定し、書き込みワード線ドライブ信号WP<0>〜WP<3>を用いて、複数のPチャネルMOSトランジスタWP0〜WP3のうちの1つを選択的にオン状態にする、という制御方法を使用できる。
【0387】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、PチャネルMOSトランジスタWP0〜WP3のサイズを変え、かつ、オン状態のPチャネルMOSトランジスタWP0〜WP3の数を変えて、書き込み電流の大きさの時間的変化(電流波形)を制御する、という制御方法を使用できる。
【0388】
iii. カラムデコーダ&書き込みビット線ドライバ/シンカー
図50は、カラムデコーダ&書き込みビット線ドライバ/シンカーの回路例を示している。
【0389】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16Aは、NANDゲート回路NDBP0〜NDBP3、ANDゲート回路AD2,AD3、PチャネルMOSトランジスタBP0〜BP3及びNチャネルMOSトランジスタBN0から構成される。
【0390】
PチャネルMOSトランジスタBPi(i=0,1,2,3)のゲートは、NANDゲート回路NDBPiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の一端に接続される。
【0391】
NANDゲート回路NDBPi(i=0,1,2,3)の2つの入力端子の一方には、書き込みワード線ドライブ信号(電流波形生成信号)BP<i>が入力され、他方には、ANDゲート回路AD2の出力信号が入力される。ANDゲート回路AD2には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みデータDATAが入力される。
【0392】
NチャネルMOSトランジスタBN0のゲートは、ANDゲート回路AD3の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の一端に接続される。ANDゲート回路AD3には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)、書き込みビット線シンク信号WBLSNK及び書き込みデータの反転信号bDATAが入力される。
【0393】
同様に、カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)17Aは、NANDゲート回路NDBP4〜NDBP7、ANDゲート回路AD4,AD5、PチャネルMOSトランジスタBP4〜BP7及びNチャネルMOSトランジスタBN1から構成される。
【0394】
PチャネルMOSトランジスタBPi(i=4,5,6,7)のゲートは、NANDゲート回路NDBPiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の他端に接続される。
【0395】
NANDゲート回路NDBPi(i=4,5,6,7)の2つの入力端子の一方には、書き込みワード線ドライブ信号(電流波形生成信号)BP<i>が入力され、他方には、ANDゲート回路AD4の出力信号が入力される。ANDゲート回路AD4には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みデータの反転信号bDATAが入力される。
【0396】
NチャネルMOSトランジスタBN1のゲートは、ANDゲート回路AD5の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の他端に接続される。ANDゲート回路AD5には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)、書き込みビット線シンク信号WBLSNK及び書き込みデータDATAが入力される。
【0397】
選択されたカラムiでは、カラムアドレス信号の全てのビットが“H”となる。このため、選択されたカラムiでは、書き込みビット線ドライブ信号BP<0>〜BP<7>の少なくとも1つ及び書き込みビット線シンク信号WBLSNKが“H”になったとき、書き込みデータDATAの値に応じた向きを有する書き込み電流が、書き込みビット線WBLiに流れる。
【0398】
例えば、書き込みデータDATAが“1”(=“H”)のときには、PチャネルMOSトランジスタBP0〜BP3の少なくとも1つ及びNチャネルMOSトランジスタBN1がオン状態となるため、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aからカラムデコーダ&書き込みビット線ドライバ/シンカー17Aに向かう書き込み電流が流れる。
【0399】
また、書き込みデータDATAが“0”(=“L”)のときには、PチャネルMOSトランジスタBP4〜BP7の少なくとも1つ及びNチャネルMOSトランジスタBN0がオン状態となるため、カラムデコーダ&書き込みビット線ドライバ/シンカー17Aからカラムデコーダ&書き込みビット線ドライバ/シンカー16Aに向かう書き込み電流が流れる。
【0400】
このようなカラムデコーダ&書き込みビット線ドライバ/シンカーによれば、書き込みビット線ドライブ信号BP<0>〜BP<7>の少なくとも1つ及び書き込みビット線シンク信号WBLSNKが“H”又は“L”になるタイミングを制御することで、選択されたカラムi内の書き込みビット線WBLiに対する書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)などを決定することができる。
【0401】
また、書き込みビット線ドライブ信号BP<0>〜BP<7>の全てを“L”に設定した後、書き込みビット線シンク信号WBLSNKを“L”に設定すれば、書き込み動作後の書き込みビット線WBLiの電位を完全に0Vにすることができる。
【0402】
なお、書き込み電流の大きさ又はその時間的変化(電流波形)を制御するに当たっては、第一に、複数のPチャネルMOSトランジスタBP0〜BP7のサイズ(チャネル幅)、即ち、駆動能力を、全て同じ値に設定し、書き込みビット線ドライブ信号BP<0>〜BP<7>を用いて、オン状態のPチャネルMOSトランジスタBP0〜BP7の数を変える、という制御方法を使用できる。
【0403】
第二に、複数のPチャネルMOSトランジスタBP0〜BP7のサイズ(チャネル幅)、即ち、駆動能力を、互いに異なる値に設定し、書き込みビット線ドライブ信号BP<0>〜BP<7>を用いて、複数のPチャネルMOSトランジスタBP0〜BP7のうちの1つを選択的にオン状態にする、という制御方法を使用できる。
【0404】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、PチャネルMOSトランジスタBP0〜BP7のサイズを変え、かつ、オン状態のPチャネルMOSトランジスタBP0〜BP7の数を変えて、書き込み電流の大きさの時間的変化(電流波形)を制御する、という制御方法を使用できる。
【0405】
iv. 書き込み電流波形制御回路
次に、書き込みワード線ドライブ信号WP<0>〜WP<3>、書き込みワード線シンク信号WWLSNK、書き込みビット線ドライブ信号BP<0>〜BP<7>及び書き込みビット線シンク信号WBLSNKを生成する書き込み電流波形制御回路の例について説明する。
【0406】
図51は、書き込み電流波形制御回路の例を示している。
書き込み電流波形制御回路24は、書き込みワード線ドライバ/シンカー・トリガ回路25及び書き込みビット線ドライバ/シンカー・トリガ回路26から構成される。
【0407】
書き込みワード線ドライバ/シンカー・トリガ回路25は、書き込み信号WRITE及び電流波形制御信号FS<0>〜FS<7> FOR Wi(i=0,1,2,3)に基づいて、書き込みワード線ドライブ信号(電流波形生成信号)WP<0>〜WP<3>及び書き込みワード線シンク信号WWLSNKを生成する。
【0408】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITE及び電流波形制御信号FS<0>〜FS<7> FOR Bj(j=0,1,・・・7)に基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BP<0>〜BP<7>及び書き込みビット線シンク信号WBLSNKを生成する。
【0409】
ここで、電流波形制御信号FS<0>〜FS<7> FOR Wi,FS<0>〜FS<7> FOR Bjにおける“FOR Wi”及び“FOR Bj”は、書き込みワード/ビット線ドライバ/シンカー・トリガ回路25,26内の後述する複数の波形生成回路Wi,Bjごとに、電流波形制御信号FS<0>〜FS<7>の値が設定されることを意味している。
【0410】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0411】
書き込みワード線WWLiに対する書き込み電流の供給/遮断のタイミング、大きさ及びその時間的変化(電流波形)、即ち、書き込みワード線ドライブ信号WP<0>〜WP<3>及び書き込みワード線シンク信号WWLSNKを“H”又は“L”にするタイミングは、電流波形制御信号FS<0>〜FS<7> FOR Wiにより決定される。
【0412】
書き込みビット線WBLiに対する書き込み電流の供給/遮断のタイミング、大きさ及びその時間的変化(電流波形)、即ち、書き込みビット線ドライブ信号BP<0>〜BP<7>及び書き込みビット線シンク信号WBLSNKを“H”又は“L”にするタイミングは、電流波形制御信号FS<0>〜FS<7> FOR Bjにより決定される。
【0413】
電流波形制御信号FS<0>〜FS<7> FOR Wi,FS<0>〜FS<7> FOR Bjは、後述する設定回路により生成される。
【0414】
v. 書き込みワード線ドライバ/シンカー・トリガ回路
図52は、書き込みワード線ドライバ/シンカー・トリガ回路の例を示している。
【0415】
書き込みワード線ドライバ/シンカー・トリガ回路25は、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を決定する電流供給/遮断タイミング決定回路25Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路25Yとから構成される。
【0416】
電流供給/遮断タイミング決定回路25Xは、書き込み信号WRITEが“H”又は“L”になった後、書き込みワード線ドライブ信号WP<0>〜WP<3>を“H”又は“L”にするタイミングを決定する。電流供給/遮断タイミング決定回路25Xは、複数(本例では、4つ)の波形生成回路W0〜W3及びインバータIV1〜IV8から構成される。
【0417】
波形生成回路W0〜W3は、それぞれ、書き込み信号WRITE及び電流波形制御信号FS<0>〜FS<7> FOR Wiに基づいて、書き込みワード線ドライブ信号WP<0>〜WP<3>を生成する。書き込みワード線ドライブ信号WP<0>〜WP<3>は、図49の書き込みワード線ドライバを駆動するため、書き込みワード線ドライブ信号WP<0>〜WP<3>の波形を合成した合成波形が、書き込みワード線WWLiに供給される書き込み電流の波形にほぼ等しくなる。
【0418】
なお、本例では、波形生成回路W0〜W3は、4つであるが、当然に、その数を多くすればするほど、書き込みワード線WWLiに流れる書き込み電流の電流波形を細かく制御できる。
【0419】
電流吸収タイミング決定回路25Yは、インバータIV0、NANDゲート回路ND1及び遅延回路27から構成される。
【0420】
電流吸収タイミング決定回路25Yは、書き込み信号WRITEが“H”になるとほぼ同時に、書き込みワード線シンク信号WWLSNKを“H”にし、書き込み信号WRITEが“L”になった後、遅延回路27により決まる遅延時間後に、書き込みワード線シンク信号WWLSNKを“L”にする。
【0421】
このように、書き込み信号WRITEを“L”にした後、一定のインターバルを経た後に、書き込みワード線シンク信号WWLSNKを“L”にすることにより、書き込み動作後に、書き込みワード線WWLiを完全に0Vにすることができる。
【0422】
vi. 書き込みビット線ドライバ/シンカー・トリガ回路
図53は、書き込みビット線ドライバ/シンカー・トリガ回路の例を示している。
【0423】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を決定する電流供給/遮断タイミング決定回路26Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路26Yとから構成される。
【0424】
電流供給/遮断タイミング決定回路26Xは、書き込み信号WRITEが“H”又は“L”になった後、書き込みビット線ドライブ信号BP<0>〜BP<7>を“H”又は“L”にするタイミングを決定する。
【0425】
電流供給/遮断タイミング決定回路26Xは、複数(本例では、8つ)の波形生成回路B0〜B7及びインバータIV9〜IV24から構成される。
【0426】
波形生成回路B0〜B7は、それぞれ、書き込み信号WRITE及び電流波形制御信号FS<0>〜FS<7> FOR Biに基づいて、書き込みビット線ドライブ信号BP<0>〜BP<7>を生成する。書き込みビット線ドライブ信号BP<0>〜BP<7>は、図50の書き込みビット線ドライバを駆動する。
【0427】
書き込みデータDATAが“1”(=“H”)のとき、書き込み電流は、書き込みビット線ドライバ/シンカー16Aから書き込みビット線ドライバ/シンカー17Aに向かって流れ、その電流波形は、書き込みビット線ドライブ信号BP<0>〜BP<3>の波形を合成した合成波形にほぼ等しくなる。
【0428】
書き込みデータDATAが“0”(=“L”)のとき、書き込み電流は、書き込みビット線ドライバ/シンカー17Aから書き込みビット線ドライバ/シンカー16Aに向かって流れ、その電流波形は、書き込みビット線ドライブ信号BP<4>〜BP<7>の波形を合成した合成波形にほぼ等しくなる。
【0429】
なお、本例では、波形生成回路B0〜B7は、8つであるが、当然に、その数を多くすればするほど、書き込みワード線WWLiに流れる書き込み電流の電流波形を細かく制御できる。
【0430】
また、本例では、書き込みビット線ドライバ/シンカー16Aを駆動する書き込みビット線ドライブ信号BP<0>〜BP<3>と、書き込みビット線ドライバ/シンカー17Aを駆動する書き込みビット線ドライブ信号BP<4>〜BP<7>が異なるが、後述するように、書き込みビット線ドライバ/シンカー16A,17Aを、書き込みビット線ドライブ信号BP<0>〜BP<3>により共通に駆動してもよい。
【0431】
電流吸収タイミング決定回路26Yは、インバータIV0、NANDゲート回路ND2及び遅延回路28から構成される。
【0432】
電流吸収タイミング決定回路26Yは、書き込み信号WRITEが“H”になるとほぼ同時に、書き込みビット線シンク信号WBLSNKを“H”にし、書き込み信号WRITEが“L”になった後、遅延回路27により決まる遅延時間後に、書き込みビット線シンク信号WBLSNKを“L”にする。
【0433】
このように、書き込み信号WRITEを“L”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号WBLSNKを“L”にすることにより、書き込み動作後に、書き込みビット線WBLiを完全に0Vにすることができる。
【0434】
vii. 波形生成回路
次に、図52及び図53の書き込みワード/ビット線ドライバ/シンカー・トリガ回路25,26内の波形生成回路Wi(i=0,1,2,3),Bj(j=0,1,・・・7)の例について説明する。
【0435】
図54は、波形生成回路の例を示している。
波形生成回路W0〜W3,B0〜B7は、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の立ち上がり時点(“L”から“H”になるタイミング)を決定する立ち上がりタイミング決定回路32と、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の立ち下がり時点(“H”から“L”になるタイミング)を決定する立ち下がりタイミング決定回路33とを有している。
【0436】
また、波形生成回路W0〜W3,B0〜B7は、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>のレベル(“L”又は“H”)を保持するフリップフロップ回路FF1と、フリップフロップ回路FF1の出力信号を、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>として出力するインバータ回路I13とを有している。
【0437】
立ち上がりタイミング決定回路32は、直列接続された遅延回路D0,D1,D2、NANDゲート回路ND<0>〜ND<3>,ND6,ND8、インバータI11及び遅延回路D7から構成される。立ち下がりタイミング決定回路33は、直列接続された遅延回路D3,D4,D5,D6、NANDゲート回路ND<4>〜ND<7>,ND7,ND9、インバータI12及び遅延回路D8から構成される。
【0438】
フリップフロップ回路FF1は、2つのNANDゲート回路ND10,ND11から構成される。
【0439】
遅延回路D0〜D8は、同一の構成を有していても、又は、互いに異なる構成を有していてもよい。また、遅延回路D0〜D8の遅延量に関しても、同一であっても、又は、互いに異なっていてもよい。但し、遅延回路D0〜D6に関しては、互いに同一の構成を有し、かつ、同一の遅延量を有していれば、書き込み電流の波形制御が容易になる。
【0440】
なお、遅延回路D0〜D6の一例として、図55及び図56に、定電流源を使用した遅延回路を示す。定電流源回路34は、遅延回路D0〜D6に定電流を供給する。定電流源回路34は、BGR回路から構成される。
【0441】
遅延回路D3の遅延量が遅延回路D0〜D2の遅延量の合計よりも大きい場合には、電流波形制御信号FS<0>〜FS<3>のうちの1つが“H”になることにより、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の立ち上がり時点が決定され、電流波形制御信号FS<4>〜FS<7>のうちの1つが“H”になることにより、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の立ち下がり時点が決定される。
【0442】
遅延回路D0〜D7の遅延量が全て同じ場合には、表2に示すような関係で、電流波形制御信号FS<0>〜FS<3>のうちの1つ、及び、電流波形制御信号FS<4>〜FS<7>のうちの1つが“H”になる。
【0443】
【表2】
【0444】
そして、電流波形制御信号FS<0>〜FS<3>のうちの1つが“H”になることにより、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の立ち上がり時点が決定され、電流波形制御信号FS<4>〜FS<7>のうちの1つが“H”になることにより、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の立ち下がり時点が決定される。
【0445】
この波形生成回路の動作について具体的に説明する。
【表3】
【0446】
まず、初期状態(状態▲1▼)としては、書き込み信号WRITEは、“L”であり、出力信号WP<i>又はBP<j>は、“L”となっている。
【0447】
この後、書き込み信号WRITEが“H”になると(状態▲2▼)、電流波形制御信号FS<0>〜FS<3>によって決定される遅延時間が経過した後、NANDゲート回路ND6の出力ノードa1が“H”になる。なお、この遅延時間が書き込みワード線/ビット線ドライブ信号WP<i>又はBP<j>の立ち上がり時点を決定する。
【0448】
例えば、電流波形制御信号FS<0>が“H”、電流波形制御信号FS<1>〜FS<3>が“L”のときには、書き込み信号WRITEが“H”になると、NANDゲート回路ND6の出力ノードa1が直ちに“H”になる。電流波形制御信号FS<1>が“H”、電流波形制御信号FS<0>,FS<2>,FS<3>が“L”のときには、書き込み信号WRITEが“H”になると、遅延回路D0が有する遅延時間が経過した後に、NANDゲート回路ND6の出力ノードa1が“H”になる。
【0449】
NANDゲート回路ND6の出力ノードa1が“H”になると、フリップフロップ回路FF1の入力ノードc1が“H”から“L”に変化するため、フリップフロップ回路FF1の出力ノードc2は、“L”となる。従って、波形生成回路Wi又はBjの出力信号WP<i>又はBP<j>は、“H”となる。
【0450】
この後、遅延回路D7が有する遅延時間が経過すると(状態▲3▼)、NANDゲート回路ND8の入力ノードa2が“L”になり、フリップフロップ回路FF1の入力ノードc1が“H”になるが、波形生成回路Wi又はBjの出力信号WP<i>又はBP<j>は、“H”を維持する。
【0451】
次に、書き込み信号WRITEが“H”になった後、さらに、電流波形制御信号FS<4>〜FS<7>によって決定される遅延時間が経過すると、NANDゲート回路ND7の出力ノードb1が“H”になる(状態▲4▼)。なお、この遅延時間が書き込みワード線/ビット線ドライブ信号WP<i>又はBP<j>の立ち下がり時点を決定する。
【0452】
例えば、電流波形制御信号FS<4>が“H”、電流波形制御信号FS<5>〜FS<7>が“L”のときには、書き込み信号WRITEが“H”になった後、さらに、遅延回路D3が有する遅延時間が経過すると、NANDゲート回路ND7の出力ノードb1が“H”になる。電流波形制御信号FS<5>が“H”、電流波形制御信号FS<4>,FS<6>,FS<7>が“L”のときには、書き込み信号WRITEが“H”になった後、さらに、遅延回路D3,D4が有する遅延時間の合計時間が経過すると、NANDゲート回路ND7の出力ノードb1が“H”になる。
【0453】
NANDゲート回路ND7の出力ノードb1が“H”になると、フリップフロップ回路FF1の入力ノードd1が“H”から“L”に変化するため、フリップフロップ回路FF1の出力ノードc2は、“H”となる。従って、波形生成回路Wi又はBjの出力信号WP<i>又はBP<j>は、“L”となる。
【0454】
この後、遅延回路D8が有する遅延時間が経過すると(状態▲5▼)、NANDゲート回路ND9の入力ノードb2が“L”になり、フリップフロップ回路FF1の入力ノードd1が“H”になるが、波形生成回路Wi又はBjの出力信号WP<i>又はBP<j>は、“L”を維持する。
【0455】
最後に、書き込み信号WRITEが“H”から“L”に変化すると(状態▲6▼)、NANDゲート回路ND8,ND9の入力ノードa1、a2、b1、b2の値が変化し、再び、初期状態に戻る。
【0456】
viii. 電流波形例
図57は、図54の波形生成回路を用いて生成した書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>及びそれにより得られる書き込みワード/ビット線電流の一例を示している。
【0457】
同図の波形は、後述する設定回路に登録される電流波形制御信号FS<0>〜FS<7>が以下の場合に得られるものであり、実施例8の書き込み原理を実現している。
【0458】
波形生成回路W0: FS<0>=“H”,FS<7>=“H”
波形生成回路W1: FS<0>=“H”,FS<6>=“H”
波形生成回路W2: FS<0>=“H”,FS<6>=“H”
波形生成回路W3: FS<0>=“H”,FS<4>=“H”
波形生成回路B0: FS<0>=“H”,FS<7>=“H”
波形生成回路B1: FS<1>=“H”,FS<7>=“H”
波形生成回路B2: FS<1>=“H”,FS<7>=“H”
波形生成回路B3: FS<3>=“H”,FS<7>=“H”
但し、残りのFS<i>は、全て、“L”である。また、書き込みデータDATAは、“1”(=“H”)と仮定しているため、波形生成回路B4〜B7の出力信号BP<4>〜BP<7>は、書き込みビット線電流に何ら影響を与えない。書き込みデータDATAを“0”(=“L”)と仮定したときには、波形生成回路B0〜B3の出力信号BP<0>〜BP<3に代わり、波形生成回路B4〜B7の出力信号BP<4>〜BP<7>が有効となる(図50参照)。
【0459】
この波形図から分かることは、書き込みワード線電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)は、4つの書き込みワード線ドライブ信号WP<0>〜WP<3>の“H”及び“L”の組み合せにより決定されるということである。同様に、書き込みビット線電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)は、4つの書き込みビット線ドライブ信号BP<0>〜BP<3>の“H”及び“L”の組み合せにより決定されるということである。
【0460】
これは、ロウデコーダ&書き込みワード線ドライバ/シンカーが、図49に示すような構成を有し、かつ、カラムデコーダ&書き込みビット線ドライバ/シンカーが、図50に示すような構成を有していることから明らかである。
【0461】
書き込みワード/ビット線シンク信号WWLSNK,WBLSNKが“H”から“L”になるタイミングは、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の全てが“L”になるタイミングよりも遅くなるように、図52及び図53の遅延回路27,28の遅延量及び図54の遅延回路D0〜D6の遅延量が調整される。
【0462】
ix. 設定回路
次に、図54に示される電流波形制御信号FS<0>〜FS<7>を生成する設定回路について説明する。
【0463】
図58は、設定回路の例を示している。
設定回路23は、書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を決定する設定データがプログラムされるレジスタ<0>〜<3>と、レジスタ<0>〜<3>の出力信号TD<0>〜TD<3>,bTD<0>〜bTD<3>をデコードして、電流波形制御信号FS<0>〜FS<7>を出力するデコーダFS<0>〜FS<7>から構成される。
【0464】
同図の設定回路23は、1つの波形生成回路に対応して1つ設けられる。本例では、書き込みワード線ドライバ/シンカー・トリガ回路内に4つの波形生成回路W0〜W3が設けられ、書き込みビット線ドライバ/シンカー・トリガ回路内に8つの波形生成回路B0〜B7が設けられるため、これに対応して、図58の設定回路23は、12個存在する。
【0465】
レジスタ<0>,<1>には、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の立ち上がりタイミングを決定する設定データがプログラムされる。書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の立ち上がりタイミングは、レジスタ<0>,<1>に登録される2ビットの設定データにより、4通り(FS<0>〜FS<3>の1つが“H”)だけ存在する。
【0466】
なお、D<0>,D<1>は、テストモード時に、磁気ランダムアクセスメモリの外部から入力される設定データである。テストモード時には、この設定データに基づいて、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の立ち上がりタイミングを決定できる。
【0467】
レジスタ<2>,<3>には、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の立ち下がりタイミングを決定する設定データがプログラムされる。書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の立ち下がりタイミングは、レジスタ<2>,<3>に登録される2ビットの設定データにより、4通り(FS<4>〜FS<7>の1つが“H”)だけ存在する。
【0468】
なお、D<2>,D<3>は、テストモード時に、磁気ランダムアクセスメモリの外部から入力される設定データである。テストモード時には、この設定データに基づいて、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>の立ち下がりタイミングを決定できる。
【0469】
x. レジスタ<j>
図58の設定回路23内のレジスタ<j>の回路例について説明する。
【0470】
図59は、レジスタの回路例を示している。
レジスタ<j>(j=0,1,2,3)は、プログラムされた設定データを、出力信号TD<j>,bTD<j>として出力するためのプログラムデータ出力回路29と、磁気ランダムアクセスメモリの外部から入力された設定データを、出力信号TD<j>,bTD<j>として出力するための入力データ転送回路30とから構成される。
【0471】
プログラムデータ出力回路29は、設定データを記憶するためのレーザ溶断ヒューズ(laser blow fuse)29Aを有している。レーザ溶断ヒューズ29Aの切断の有無により、1ビットデータを記憶する。PチャネルMOSトランジスタP1とレーザ溶断ヒューズ29Aは、電源端子VDDと接地端子VSSの間に直列接続される。PチャネルMOSトランジスタP1のゲートは、接地端子VSSに接続されるため、PチャネルMOSトランジスタP1は、常に、オン状態となっている。
【0472】
PチャネルMOSトランジスタP1とレーザ溶断ヒューズ29Aの接続点は、インバータI9及びトランスファゲートTG4を経由して、インバータI7の入力端に接続される。インバータI7の出力信号は、bTD<j>となり、インバータI8の出力信号は、TD<j>となる。
【0473】
入力データ転送回路30は、トランスファゲートTG1〜TG3及びインバータI5,I6から構成される。インバータI5,I6とトランスファゲートTG3は、ラッチ回路を構成している。
【0474】
通常動作モードにおける書き込み動作時には、テスト信号VCTESTが“L”となり、テスト信号bVCTESTが“H”となる。このため、トランスファゲートTG4は、オン状態となり、トランスファゲートTG1,TG2は、オフ状態となる。
【0475】
従って、レーザ溶断ヒューズ29Aにプログラムされた設定データが、トランスファゲートTG4及びインバータI7〜I9を経由して、出力信号TD<j>,bTD<j>として出力される。
【0476】
テストモードにおける書き込み動作時には、テスト信号VCTESTが“H”となり、テスト信号bVCTESTが“L”となる。このため、トランスファゲートTG1,TG2は、オン状態となり、トランスファゲートTG3,TG4は、オフ状態となる。
【0477】
従って、外部端子(データ入力端子、アドレス端子など)から入力される設定データD<j>が、トランスファゲートTG1,TG2及びインバータI5〜I8を経由して、出力信号TD<j>,bTD<j>として出力される。
【0478】
テストモードにおけるスタンバイ時には、テスト信号VCTESTが“L”となり、テスト信号bVCTESTが“H”となる。このため、トランスファゲートTG1,TG2は、オフ状態となり、トランスファゲートTG3,TG4は、オン状態となる。
【0479】
従って、外部端子から入力された設定データD<j>は、トランスファゲートTG3及びインバータI5,I6からなるラッチ回路にラッチされる。この後は、ラッチ回路にラッチされた設定データに基づいて、書き込みテストを行うことができる。
【0480】
なお、設定データを記憶するための記憶素子としては、レーザ溶断ヒューズの他に、例えば、磁化状態によりデータを記憶するTMR素子(MTJ)や、トンネルバリアを絶縁破壊するか否かでデータを記憶するTMR素子などを使用することができる(図45参照)。
【0481】
xi. デコーダFS<k>
図58の設定回路23内のデコーダFS<k>の回路例について説明する。
【0482】
図60は、デコーダの回路例を示している。
デコーダFS<k>(j=0,1,・・・7)は、NANDゲート回路ND3及びインバータI10から構成される。
【0483】
NANDゲート回路ND3には、2つの入力信号A,Bが入力され、その出力信号は、インバータI10に入力される。インバータI10の出力信号Cは、FS<k>となる。
【0484】
デコーダFS<k>のデコーディング表(入力信号と出力信号との関係)を、表4に示す。
【0485】
【表4】
【0486】
xii. まとめ
以上、説明したように、磁気ランダムアクセスメモリの回路例2によれば、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、チップ毎又はメモリセルアレイ毎に、プログラミングにより設定できる。これにより、例えば、実施例1〜10の書き込み原理を実現可能にし、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0487】
また、回路例2では、書き込みデータの値に応じて、書き込みビット線に流れる電流の向きが変化する。ここで、回路例2では、書き込みビット線電流の向きに対して、個別に、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を設定できる。
【0488】
つまり、書き込みデータが“1”(=“H”)のときは、書き込みビット線ドライブ信号BP<0>〜BP<3>により、書き込みビット線電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)が制御され、書き込みデータが“0”(=“L”)のときは、書き込みビット線ドライブ信号BP<4>〜BP<7>により、書き込みビット線電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)が制御される。
【0489】
このように、回路例2では、TMR素子の特性などを考慮し、書き込みビット線に流れる書き込み電流の向きに応じて、個別に、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を設定できるため、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0490】
▲3▼ 回路例3
回路例3は、回路例2の一部を変形した変形例であり、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、プログラミングにより設定できる磁気ランダムアクセスメモリに関する。
【0491】
回路例3は、回路例2と比較すると、カラムデコーダ&書き込みビット線ドライバ/シンカー及び書き込みビット線ドライバ/シンカー・トリガ回路の構成に特徴を有する。
【0492】
即ち、ロウデコーダ&書き込みワード線ドライバ/シンカーについては、図49に示す回路、書き込み電流波形制御回路内の書き込みワード線ドライバ/シンカー・トリガ回路については、図51及び図52に示す回路をそのまま使用することができる。
【0493】
また、書き込みビット線ドライバ/シンカー・トリガ回路内の波形生成回路については、図54乃至図56に示す回路、設定回路については、図58乃至図60に示す回路をそのまま使用することができる。
【0494】
回路例2では、書き込みビット線電流の向きに対して、個別に、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を設定できる構成について提案した。これに対し、回路例3では、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)に関しては、チップ毎又はメモリセルアレイ毎に設定されるのみで、書き込みビット線電流の向きに対して、それらは変わらないような構成について提案する。
【0495】
i. 全体構成
図61は、回路例3に関わる磁気ランダムアクセスメモリの主要部の構成を示している。
【0496】
磁気ランダムアクセスメモリ(MRAM)11は、それ自体で1つのメモリチップを構成していてもよいし、また、特定機能を有するチップ内の1つのブロックであってもよい。メモリセルアレイ(データセル)12は、実際に、データを記憶する機能を有し、レファレンスセルアレイ13は、読み出し動作時に、読み出しデータの値を判定するための基準を決める機能を有する。
【0497】
メモリセルアレイ12及びレファレンスセルアレイ13からなるセルアレイのX方向の2つの端部のうちの1つには、ロウデコーダ&ドライバ(ロウデコーダ&書き込みワード線ドライバ,ロウデコーダ&読み出しワード線ドライバ)14が配置され、他の1つには、書き込みワード線シンカー15が配置される。
【0498】
ロウデコーダ&ドライバ14は、書き込み動作時、例えば、ロウアドレス信号に基づいて、複数の書き込みワード線のうちの1つを選択し、かつ、選択された1つの書き込みワード線に、書き込み電流を供給する機能を有する。書き込みワード線シンカー15は、書き込み動作時、例えば、選択された1つの書き込みワード線に供給された書き込み電流を吸収する機能を有する。
【0499】
ロウデコーダ&ドライバ14は、読み出し動作時、例えば、ロウアドレス信号に基づいて、複数の読み出しワード線(書き込みワード線と一体化されていてもよい)のうちの1つを選択し、かつ、選択された1つの読み出しワード線に、読み出し電流を流す機能を有する。センスアンプ20は、例えば、この読み出し電流を検出して、読み出しデータを判定する。
【0500】
メモリセルアレイ12のY方向の2つの端部のうちの1つには、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aが配置され、他の1つには、カラムデコーダ&書き込みビット線ドライバ/シンカー(カラムトランスファゲート、カラムデコーダを含む)17Aが配置される。
【0501】
カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aは、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数の書き込みビット線(又はデータ選択線)のうちの1つを選択し、かつ、選択された1つの書き込みビット線に、書き込みデータに応じた向きを有する書き込み電流を流す機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、カラムアドレス信号により選択されたデータ選択線をセンスアンプ20に電気的に接続する機能を有する。
【0502】
レファレンスセルアレイ13のY方向の2つの端部のうちの1つには、レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー16Bが配置され、他の1つには、レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー(カラムトランスファゲート、カラムデコーダを含む)17Bが配置される。
【0503】
レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー16B,17Bは、レファレンスセルアレイ13にレファレンスデータを記憶させる機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、レファレンスデータを読み出し、これをセンスアンプ20に転送する機能を有する。
【0504】
アドレスレシーバ18は、アドレス信号を受け、例えば、ロウアドレス信号を、ロウデコーダ&ドライバ14に転送し、カラムアドレス信号を、カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aに転送する。データ入力レシーバ19は、書き込みデータを、カラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aに転送する。また、出力ドライバ21は、センスアンプ20で検出された読み出しデータを、磁気ランダムアクセスメモリ11の外部へ出力する。
【0505】
制御回路22は、/CE(Chip Enable)信号、/WE(Write Enable)信号及び/OE(Output Enable)信号を受け、磁気ランダムアクセスメモリ11の動作を制御する。例えば、制御回路22は、書き込み動作時、書き込み信号WRITEを、書き込み電流波形制御回路24に与える。書き込み電流波形制御回路24は、書き込み信号WRITEを受けると、例えば、設定回路23に予めプログラムされた設定データに基づいて、書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)などを決定する。
【0506】
具体的には、書き込み電流波形制御回路24は、書き込み動作時、ロウデコーダ&ドライバ14に、書き込みワード線ドライブ信号(電流波形生成信号)WP<0>〜WP<3>を与え、書き込みワード線シンカー15に、書き込みワード線シンク信号WWLSNKを与える。
【0507】
また、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aに、書き込みビット線ドライブ信号(電流波形生成信号)BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKを与え、かつ、カラムデコーダ&書き込みビット線ドライバ/シンカー17Aに、書き込みビット線ドライブ信号(電流波形生成信号)BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKを与える。
【0508】
書き込み動作時、例えば、ロウデコーダ&ドライバ14については、書き込みワード線ドライブ信号WP<0>〜WP<3>のうちの少なくとも1つが“H”のときに動作状態となり、同様に、書き込みワード線シンカー15及びカラムデコーダ&書き込みビット線ドライバ/シンカー16A,17Aについては、それぞれ、書き込みワード線シンク信号WWLSNK、書き込みビット線ドライブ信号BP<0>〜BP<3>のうちの少なくとも1つ及び書き込みビット線シンク信号WBLSNKが“H”のときに動作状態となるようにする。
【0509】
このようにすれば、書き込みワード線ドライブ信号WP<0>〜WP<3>、書き込みワード線シンク信号WWLSNK、書き込みビット線ドライブ信号BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKが“H”になるタイミングを、書き込み電流波形制御回路24で制御することにより、書き込み電流の供給/遮断タイミング(磁界Hx,Hyの印加タイミング)、大きさ及びその時間的変化(電流波形)を決定し、実施例1〜10の書き込み原理を実現することができる。
【0510】
書き込み電流の電流吸収タイミングに関しては、例えば、シンク信号WWLSNK,WBLSNKが“H”から“L”になるタイミングを、ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<3>が“H”から“L”になるタイミングよりも遅らせることにより、書き込みワード/ビット線の電位を完全に0Vにする、といったことも可能にできる。
【0511】
これらの信号WP<0>〜WP<3>,WWLSNK,BP<0>〜BP<3>,WBLSNKが“H”になるタイミングは、設定回路23に予めプログラムされた設定データに基づいて決定される。プログラミング素子としては、例えば、レーザ溶断型ヒューズ、TMR素子(MTJ)や、TMR素子のトンネルバリアを破壊するアンチヒューズなどを使用することができる。
【0512】
磁気ランダムアクセスメモリのテストモードにおいては、例えば、データ入出力端子から入力される設定データに基づいて、書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)などを決定することもできる。設定データは、アドレス端子から入力させるようにしてもよい。
【0513】
ii. カラムデコーダ&書き込みビット線ドライバ/シンカー
図62は、カラムデコーダ&書き込みビット線ドライバ/シンカーの回路例を示している。
【0514】
回路例3のカラムデコーダ&書き込みビット線ドライバ/シンカーは、回路例2のカラムデコーダ&書き込みビット線ドライバ/シンカー(図50)と比べると、カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)17A内のNANDゲート回路NDBP4〜NDBP7に入力される書き込みビット線ドライブ信号が、BP<0>〜BP<3>である点に特徴を有する。
【0515】
即ち、回路例3では、カラムデコーダ&書き込みビット線ドライバ/シンカー16A内のNANDゲート回路NDBP0〜NDBP3に入力される書き込みビット線ドライブ信号と、カラムデコーダ&書き込みビット線ドライバ/シンカー17A内のNANDゲート回路NDBP4〜NDBP7に入力される書き込みビット線ドライブ信号とが、同じとなっている。
【0516】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16Aは、NANDゲート回路NDBP0〜NDBP3、ANDゲート回路AD2,AD3、PチャネルMOSトランジスタBP0〜BP3及びNチャネルMOSトランジスタBN0から構成される。
【0517】
PチャネルMOSトランジスタBPi(i=0,1,2,3)のゲートは、NANDゲート回路NDBPiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の一端に接続される。
【0518】
NANDゲート回路NDBPi(i=0,1,2,3)の2つの入力端子の一方には、書き込みワード線ドライブ信号(電流波形生成信号)BP<i>(i=0,1,2,3)が入力され、他方には、ANDゲート回路AD2の出力信号が入力される。ANDゲート回路AD2には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みデータDATAが入力される。
【0519】
NチャネルMOSトランジスタBN0のゲートは、ANDゲート回路AD3の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の一端に接続される。ANDゲート回路AD3には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)、書き込みビット線シンク信号WBLSNK及び書き込みデータの反転信号bDATAが入力される。
【0520】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)17Aは、NANDゲート回路NDBP4〜NDBP7、ANDゲート回路AD4,AD5、PチャネルMOSトランジスタBP4〜BP7及びNチャネルMOSトランジスタBN1から構成される。
【0521】
PチャネルMOSトランジスタBPi(i=4,5,6,7)のゲートは、NANDゲート回路NDBPiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の他端に接続される。
【0522】
NANDゲート回路NDBPi(i=4,5,6,7)の2つの入力端子の一方には、書き込みワード線ドライブ信号(電流波形生成信号)BP<i>(i=0,1,2,3)が入力され、他方には、ANDゲート回路AD4の出力信号が入力される。ANDゲート回路AD4には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みデータの反転信号bDATAが入力される。
【0523】
NチャネルMOSトランジスタBN1のゲートは、ANDゲート回路AD5の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の他端に接続される。ANDゲート回路AD5には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)、書き込みビット線シンク信号WBLSNK及び書き込みデータDATAが入力される。
【0524】
選択されたカラムiでは、カラムアドレス信号の全てのビットが“H”となる。このため、選択されたカラムiでは、書き込みビット線ドライブ信号BP<0>〜BP<7>の少なくとも1つ及び書き込みビット線シンク信号WBLSNKが“H”になったとき、書き込みデータDATAの値に応じた向きを有する書き込み電流が、書き込みビット線WBLiに流れる。
【0525】
例えば、書き込みデータDATAが“1”(=“H”)のときには、PチャネルMOSトランジスタBP0〜BP3の少なくとも1つ及びNチャネルMOSトランジスタBN1がオン状態となるため、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aからカラムデコーダ&書き込みビット線ドライバ/シンカー17Aに向かう書き込み電流が流れる。
【0526】
また、書き込みデータDATAが“0”(=“L”)のときには、PチャネルMOSトランジスタBP4〜BP7の少なくとも1つ及びNチャネルMOSトランジスタBN0がオン状態となるため、カラムデコーダ&書き込みビット線ドライバ/シンカー17Aからカラムデコーダ&書き込みビット線ドライバ/シンカー16Aに向かう書き込み電流が流れる。
【0527】
このようなカラムデコーダ&書き込みビット線ドライバ/シンカーによれば、書き込みビット線ドライブ信号BP<0>〜BP<3>の少なくとも1つ及び書き込みビット線シンク信号WBLSNKが“H”又は“L”になるタイミングを制御することで、選択されたカラムi内の書き込みビット線WBLiに対する書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)などを決定することができる。
【0528】
また、書き込みビット線ドライブ信号BP<0>〜BP<3>の全てを“L”に設定した後、書き込みビット線シンク信号WBLSNKを“L”に設定すれば、書き込み動作後の書き込みビット線WBLiの電位を完全に0Vにすることができる。
【0529】
なお、書き込み電流の大きさ又はその時間的変化(電流波形)を制御するに当たっては、第一に、複数のPチャネルMOSトランジスタBP0〜BP7のサイズ(チャネル幅)、即ち、駆動能力を、全て同じ値に設定し、書き込みビット線ドライブ信号BP<0>〜BP<3>を用いて、オン状態のPチャネルMOSトランジスタBP0〜BP7の数を変える、という制御方法を使用できる。
【0530】
第二に、複数のPチャネルMOSトランジスタBP0〜BP7のサイズ(チャネル幅)、即ち、駆動能力を、互いに異なる値に設定し、書き込みビット線ドライブ信号BP<0>〜BP<3>を用いて、複数のPチャネルMOSトランジスタBP0〜BP7のうちの1つを選択的にオン状態にする、という制御方法を使用できる。
【0531】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、PチャネルMOSトランジスタBP0〜BP7のサイズを変え、かつ、オン状態のPチャネルMOSトランジスタBP0〜BP7の数を変えて、書き込み電流の大きさの時間的変化(電流波形)を制御する、という制御方法を使用できる。
【0532】
iii. 書き込み電流波形制御回路
次に、書き込みワード線ドライブ信号WP<0>〜WP<3>、書き込みワード線シンク信号WWLSNK、書き込みビット線ドライブ信号BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKを生成する書き込み電流波形制御回路の例について説明する。
【0533】
図63は、書き込み電流波形制御回路の例を示している。
書き込み電流波形制御回路24は、書き込みワード線ドライバ/シンカー・トリガ回路25及び書き込みビット線ドライバ/シンカー・トリガ回路26から構成される。
【0534】
書き込みワード線ドライバ/シンカー・トリガ回路25は、書き込み信号WRITE及び電流波形制御信号FS<0>〜FS<7> FOR Wi(i=0,1,2,3)に基づいて、書き込みワード線ドライブ信号(電流波形生成信号)WP<0>〜WP<3>及び書き込みワード線シンク信号WWLSNKを生成する。
【0535】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITE及び電流波形制御信号FS<0>〜FS<7> FOR Bj(j=0,1,2,3)に基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKを生成する。
【0536】
ここで、電流波形制御信号FS<0>〜FS<7> FOR Wi,FS<0>〜FS<7> FOR Bjにおける“FOR Wi”及び“FOR Bj”は、書き込みワード/ビット線ドライバ/シンカー・トリガ回路25,26内の後述する複数の波形生成回路Wi,Bjごとに、電流波形制御信号FS<0>〜FS<7>の値が設定されることを意味している。
【0537】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0538】
書き込みワード線WWLiに対する書き込み電流の供給/遮断のタイミング、大きさ及びその時間的変化(電流波形)、即ち、書き込みワード線ドライブ信号WP<0>〜WP<3>及び書き込みワード線シンク信号WWLSNKを“H”又は“L”にするタイミングは、電流波形制御信号FS<0>〜FS<7> FOR Wiにより決定される。
【0539】
書き込みビット線WBLiに対する書き込み電流の供給/遮断のタイミング、大きさ及びその時間的変化(電流波形)、即ち、書き込みビット線ドライブ信号BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKを“H”又は“L”にするタイミングは、電流波形制御信号FS<0>〜FS<7> FOR Bjにより決定される。
【0540】
電流波形制御信号FS<0>〜FS<7> FOR Wi,FS<0>〜FS<7> FOR Bjは、図58乃至図60の設定回路により生成される。
【0541】
iv. 書き込みビット線ドライバ/シンカー・トリガ回路
図64は、書き込みビット線ドライバ/シンカー・トリガ回路の例を示している。
【0542】
回路例3の書き込みビット線ドライバ/シンカー・トリガ回路は、回路例2の書き込みビット線ドライバ/シンカー・トリガ回路(図53)と比べると、波形生成回路Biの数が減っている点に特徴を有する。
【0543】
即ち、回路例2では、図53に示すように、8つの書き込みビット線ドライブ信号BP<0>〜BP<7>に対応して、8つの波形生成回路B0〜B7が必要であったが、回路例3では、4つの書き込みビット線ドライブ信号BP<0>〜BP<3>に対応して、4つの波形生成回路B0〜B3のみを設ければよい。
【0544】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を決定する電流供給/遮断タイミング決定回路26Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路26Yとから構成される。
【0545】
電流供給/遮断タイミング決定回路26Xは、書き込み信号WRITEが“H”又は“L”になった後、書き込みビット線ドライブ信号BP<0>〜BP<3>を“H”又は“L”にするタイミングを決定する。電流供給/遮断タイミング決定回路26Xは、複数(本例では、4つ)の波形生成回路B0〜B3及びインバータIV9〜IV16から構成される。
【0546】
波形生成回路B0〜B3は、それぞれ、書き込み信号WRITE及び電流波形制御信号FS<0>〜FS<7> FOR Biに基づいて、書き込みビット線ドライブ信号BP<0>〜BP<3>を生成する。書き込みビット線ドライブ信号BP<0>〜BP<3>は、図61の書き込みビット線ドライバを駆動する。
【0547】
書き込みデータDATAが“1”(=“H”)のとき、書き込み電流は、書き込みビット線ドライバ/シンカー16Aから書き込みビット線ドライバ/シンカー17Aに向かって流れ、その電流波形は、書き込みビット線ドライブ信号BP<0>〜BP<3>の波形を合成した合成波形にほぼ等しくなる。
【0548】
書き込みデータDATAが“0”(=“L”)のとき、書き込み電流は、書き込みビット線ドライバ/シンカー17Aから書き込みビット線ドライバ/シンカー16Aに向かって流れ、その電流波形も、書き込みビット線ドライブ信号BP<0>〜BP<3>の波形を合成した合成波形にほぼ等しくなる。
【0549】
なお、本例では、波形生成回路B0〜B3は、4つであるが、当然に、その数を多くすればするほど、書き込みワード線WWLiに流れる書き込み電流の電流波形を細かく制御できる。
【0550】
電流吸収タイミング決定回路26Yは、インバータIV0、NANDゲート回路ND2及び遅延回路28から構成される。
【0551】
電流吸収タイミング決定回路26Yは、書き込み信号WRITEが“H”になるとほぼ同時に、書き込みビット線シンク信号WBLSNKを“H”にし、書き込み信号WRITEが“L”になった後、遅延回路27により決まる遅延時間後に、書き込みビット線シンク信号WBLSNKを“L”にする。
【0552】
このように、書き込み信号WRITEを“L”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号WBLSNKを“L”にすることにより、書き込み動作後に、書き込みビット線WBLiを完全に0Vにすることができる。
【0553】
v. まとめ
以上、説明したように、磁気ランダムアクセスメモリの回路例3によれば、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、チップ毎又はメモリセルアレイ毎に、プログラミングにより設定できる。これにより、例えば、実施例1〜10の書き込み原理を実現可能にし、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0554】
また、回路例3では、書き込みデータの値に応じて、書き込みビット線に流れる電流の向きが変化する。ここで、回路例3では、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)は、チップ毎又はメモリセルアレイ毎に設定し、書き込みビット線電流の向き(書き込みデータの値)に対しては、それらが同じとなるようにしている。
【0555】
その結果、書き込みビット線ドライブ信号の数は、回路例2の場合に比べて、半分になる。つまり、書き込みビット線ドライバ/シンカー・トリガ回路内の波形生成回路の数が減るため、書き込み電流波形制御回路の大きさを縮小でき、チップサイズの縮小などに貢献できる。
【0556】
(2) 書き込みワード/ビット線毎に設定する場合
次に、磁気ランダムアクセスメモリのセルアレイ内の書き込みワード/ビット線毎に、書き込み原理や、書き込み電流の供給/遮断タイミング・大きさなどを設定するための回路について説明する。
【0557】
▲1▼ 回路例1
回路例1は、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、プログラミングにより設定できる機能を設けた磁気ランダムアクセスメモリに関する。
【0558】
i. 全体構成
図65は、回路例1に関わる磁気ランダムアクセスメモリの主要部の構成を示している。
【0559】
磁気ランダムアクセスメモリ(MRAM)11は、それ自体で1つのメモリチップを構成していてもよいし、また、特定機能を有するチップ内の1つのブロックであってもよい。メモリセルアレイ(データセル)12は、実際に、データを記憶する機能を有し、レファレンスセルアレイ13は、読み出し動作時に、読み出しデータの値を判定するための基準を決める機能を有する。
【0560】
メモリセルアレイ12及びレファレンスセルアレイ13からなるセルアレイのX方向の2つの端部のうちの1つには、ロウデコーダ&ドライバ(ロウデコーダ&書き込みワード線ドライバ,ロウデコーダ&読み出しワード線ドライバ)14−1が配置され、他の1つには、書き込みワード線シンカー15が配置される。
【0561】
ロウデコーダ&ドライバ14−1は、書き込み動作時、例えば、ロウアドレス信号に基づいて、複数の書き込みワード線のうちの1つを選択し、かつ、選択された1つの書き込みワード線に、書き込み電流を供給する機能を有する。書き込みワード線シンカー15は、書き込み動作時、例えば、選択された1つの書き込みワード線に供給された書き込み電流を吸収する機能を有する。
【0562】
ロウデコーダ&ドライバ14−1は、読み出し動作時、例えば、ロウアドレス信号に基づいて、複数の読み出しワード線(書き込みワード線と一体化されていてもよい)のうちの1つを選択し、かつ、選択された1つの読み出しワード線に、読み出し電流を流す機能を有する。センスアンプ20は、例えば、この読み出し電流を検出して、読み出しデータを判定する。
【0563】
メモリセルアレイ12のY方向の2つの端部のうちの1つには、カラムデコーダ&書き込みビット線ドライバ/シンカー16A−1が配置され、他の1つには、カラムデコーダ&書き込みビット線ドライバ/シンカー(カラムトランスファゲート、カラムデコーダを含む)17A−1が配置される。
【0564】
カラムデコーダ&書き込みビット線ドライバ/シンカー16A−1,17A−1は、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数の書き込みビット線(又はデータ選択線)のうちの1つを選択し、かつ、選択された1つの書き込みビット線に、書き込みデータに応じた向きを有する書き込み電流を流す機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、カラムアドレス信号により選択されたデータ選択線をセンスアンプ20に電気的に接続する機能を有する。
【0565】
レファレンスセルアレイ13のY方向の2つの端部のうちの1つには、レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー16Bが配置され、他の1つには、レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー(カラムトランスファゲート、カラムデコーダを含む)17Bが配置される。
【0566】
レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー16B,17Bは、レファレンスセルアレイ13にレファレンスデータを記憶させる機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、レファレンスデータを読み出し、これをセンスアンプ20に転送する機能を有する。
【0567】
アドレスレシーバ18は、アドレス信号を受け、例えば、ロウアドレス信号を、ロウデコーダ&ドライバ14−1に転送し、カラムアドレス信号を、カラムデコーダ&書き込みビット線ドライバ/シンカー16A−1,17A−1に転送する。データ入力レシーバ19は、書き込みデータを、カラムデコーダ&書き込みビット線ドライバ/シンカー16A−1,17A−1に転送する。また、出力ドライバ21は、センスアンプ20で検出された読み出しデータを、磁気ランダムアクセスメモリ11の外部へ出力する。
【0568】
制御回路22は、/CE(Chip Enable)信号、/WE(Write Enable)信号及び/OE(Output Enable)信号を受け、磁気ランダムアクセスメモリ11の動作を制御する。例えば、制御回路22は、書き込み動作時、書き込み信号WRITEを、書き込み電流波形制御回路・設定回路14−2,16A−2,17A−2に与える。
【0569】
書き込み電流波形制御回路・設定回路14−2,16A−2,17A−2は、書き込み信号WRITEを受けると、書き込みワード/ビット線毎に、例えば、設定回路に予めプログラムされた設定データに基づいて、書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)などを決定する。
【0570】
具体的には、書き込み電流波形制御回路・設定回路14−2は、書き込み動作時、ロウデコーダ&ドライバ14−1に、書き込みワード線ドライブ信号(電流波形生成信号)WP<0>〜WP<3>,WS<0>〜WS<3>を与え、書き込みワード線シンカー15に、書き込みワード線シンク信号WWLSNKを与える。また、書き込み電流波形制御回路・設定回路16A−2,17A−2は、カラムデコーダ&書き込みビット線ドライバ/シンカー16A−1,17A−1に、書き込みビット線ドライブ信号(電流波形生成信号)BP<0>〜BP<7>,BS<0>〜BS<7>及び書き込みビット線シンク信号WBLSNKを与える。
【0571】
書き込み動作時、回路例1では、書き込みワード線ドライブ信号WP<0>〜WP<3>,WS<0>〜WS<3>を用いて、ロウデコーダ&ドライバ14−1を駆動する。これにより、書き込みワード線毎に、書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を制御できる。
【0572】
また、書き込み動作時、回路例1では、書き込みビット線ドライブ信号BP<0>〜BP<7>,BS<0>〜BS<7>を用いて、書き込みビット線ドライバ/シンカー16A−1,17A−1を駆動する。これにより、書き込みビット線毎に、書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を制御できる。また、回路例1では、書き込みビット線電流の向きに対して、それぞれ、個別に、書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を制御できる。
【0573】
書き込み電流の電流吸収タイミングに関しては、例えば、シンク信号WWLSNK,WBLSNKが“H”から“L”になるタイミングを、ドライブ信号WP<0>〜WP<3>,WS<0>〜WS<3>,BP<0>〜BP<7>,BS<0>〜BS<7>の全てが“H”から“L”になるタイミングよりも遅らせることにより、書き込みワード/ビット線の電位を完全に0Vにする、といったことも可能にできる。
【0574】
書き込みワード線ドライブ信号WS<0>〜WS<3>,BS<0>〜BS<7>の値は、例えば、設定回路に予めプログラムされた設定データに基づいて決定される。プログラミング素子としては、例えば、レーザ溶断型ヒューズ、TMR素子(MTJ)や、TMR素子のトンネルバリアを破壊するアンチヒューズなどを使用することができる。
【0575】
磁気ランダムアクセスメモリのテストモードにおいては、例えば、データ入出力端子から入力される設定データに基づいて、書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)などを決定することもできる。設定データは、アドレス端子から入力させるようにしてもよい。
【0576】
ii. ロウデコーダ&書き込みワード線ドライバ/シンカー
図66は、ロウデコーダ&書き込みワード線ドライバ/シンカーの回路例を示している。
【0577】
ロウデコーダ&書き込みワード線ドライバ(1ロウ分)14−1は、ANDゲート回路AD1、NANDゲート回路NDWP0〜NDWP3及びPチャネルMOSトランジスタWP0〜WP3から構成される。PチャネルMOSトランジスタWPi(i=0,1,2,3)のゲートは、NANDゲート回路NDWPiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、書き込みワード線WWLi(i=1,・・・)の一端に接続される。
【0578】
NANDゲート回路NDWPiは、3つの入力端子を有し、そのうちの2つには、書き込みワード線ドライブ信号(電流波形生成信号)WP<i>,WS<i>が入力され、残りの1つには、ANDゲート回路AD1の出力信号が入力される。ANDゲート回路AD1には、複数ビットから構成されるロウアドレス信号(ロウi毎に異なる)が入力される。
【0579】
書き込みワード線シンカー(1ロウ分)15は、NチャネルMOSトランジスタTN1から構成される。NチャネルMOSトランジスタTN1のソースは、接地端子VSSに接続され、そのドレインは、書き込みワード線WWLiの他端に接続される。NチャネルMOSトランジスタTN1のゲートには、書き込みワード線シンク信号WWLSNKが入力される。
【0580】
選択されたロウiでは、ロウアドレス信号の全てのビットが“H”となる。このため、選択されたロウiでは、入力信号としての書き込みワード線ドライブ信号WP<i>及びWS<i>が共に“H”であるNANDゲート回路NDWPiの出力信号を受けるPチャネルMOSトランジスタWPiがオン状態となる。また、書き込みワード線シンク信号WWLSNKが“H”となると、NチャネルMOSトランジスタTN1がオン状態となる。
【0581】
PチャネルMOSトランジスタWP0〜WP3のうちの少なくとも1つとNチャネルMOSトランジスタTN1がオン状態となると、例えば、書き込み電流は、ロウデコーダ&書き込みワード線ドライバ14−1から、書き込みワード線WWL1を経由して、書き込みワード線シンカー15に向かって流れる。
【0582】
このようなロウデコーダ&書き込みワード線ドライバ/シンカーによれば、書き込みワード線ドライブ信号WP<0>〜WP<3>,WS<0>〜WS<3>及び書き込みワード線シンク信号WWLSNKが“H”又は“L”になるタイミングを制御することで、選択されたロウi内の書き込みワード線WWLiに対する書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)などを決定することができる。
【0583】
また、書き込みワード線ドライブ信号WP<0>〜WP<3>,WS<0>〜WS<3>の全てを“L”に設定した後、書き込みワード線シンク信号WWLSNKを“L”に設定すれば、書き込み動作後の書き込みワード線WWLiの電位を完全に0Vにすることができる。
【0584】
なお、書き込み電流の大きさ又はその時間的変化(電流波形)を制御するに当たっては、第一に、複数のPチャネルMOSトランジスタWP0〜WP3のサイズ(チャネル幅)、即ち、駆動能力を、全て同じ値に設定し、書き込みワード線ドライブ信号WP<0>〜WP<3>,WS<0>〜WS<3>を用いて、オン状態のPチャネルMOSトランジスタWP0〜WP3の数を変える、という制御方法を使用できる。
【0585】
第二に、複数のPチャネルMOSトランジスタWP0〜WP3のサイズ(チャネル幅)、即ち、駆動能力を、互いに異なる値に設定し、書き込みワード線ドライブ信号WP<0>〜WP<3>,WS<0>〜WS<3>を用いて、複数のPチャネルMOSトランジスタWP0〜WP3のうちの1つを選択的にオン状態にする、という制御方法を使用できる。
【0586】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、PチャネルMOSトランジスタWP0〜WP3のサイズを変え、かつ、オン状態のPチャネルMOSトランジスタWP0〜WP3の数を変えて、書き込み電流の大きさの時間的変化(電流波形)を制御する、という制御方法を使用できる。
【0587】
iii. カラムデコーダ&書き込みビット線ドライバ/シンカー
図67は、カラムデコーダ&書き込みビット線ドライバ/シンカーの回路例を示している。
【0588】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16A−1は、NANDゲート回路NDBP0〜NDBP3、ANDゲート回路AD2,AD3、PチャネルMOSトランジスタBP0〜BP3及びNチャネルMOSトランジスタBN0から構成される。
【0589】
PチャネルMOSトランジスタBPi(i=0,1,2,3)のゲートは、NANDゲート回路NDBPiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の一端に接続される。
【0590】
NANDゲート回路NDBPi(i=0,1,2,3)は、3つの入力端子を有し、そのうちの2つには、書き込みワード線ドライブ信号(電流波形生成信号)BP<i>,BS<i>が入力され、残りの1つには、ANDゲート回路AD2の出力信号が入力される。ANDゲート回路AD2には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みデータDATAが入力される。
【0591】
NチャネルMOSトランジスタBN0のゲートは、ANDゲート回路AD3の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の一端に接続される。ANDゲート回路AD3には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)、書き込みビット線シンク信号WBLSNK及び書き込みデータの反転信号bDATAが入力される。
【0592】
同様に、カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)17A−1は、NANDゲート回路NDBP4〜NDBP7、ANDゲート回路AD4,AD5、PチャネルMOSトランジスタBP4〜BP7及びNチャネルMOSトランジスタBN1から構成される。
【0593】
PチャネルMOSトランジスタBPi(i=4,5,6,7)のゲートは、NANDゲート回路NDBPiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の他端に接続される。
【0594】
NANDゲート回路NDBPi(i=4,5,6,7)は、3つの入力端子を有し、そのうちの2つには、書き込みワード線ドライブ信号(電流波形生成信号)BP<i>,BS<i>が入力され、残りの1つには、ANDゲート回路AD4の出力信号が入力される。ANDゲート回路AD4には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みデータの反転信号bDATAが入力される。
【0595】
NチャネルMOSトランジスタBN1のゲートは、ANDゲート回路AD5の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の他端に接続される。ANDゲート回路AD5には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)、書き込みビット線シンク信号WBLSNK及び書き込みデータDATAが入力される。
【0596】
選択されたカラムiでは、カラムアドレス信号の全てのビットが“H”となる。また、選択されたカラムiでは、書き込みビット線ドライブ信号ペアBP<i>,BS<i>の少なくとも1つが“H”となり、書き込みビット線シンク信号WBLSNKが“H”になる。このため、書き込みビット線WBLiには、書き込みデータDATAの値に応じた向きを有する書き込み電流が流れる。
【0597】
例えば、書き込みデータDATAが“1”(=“H”)のときには、PチャネルMOSトランジスタBP0〜BP3の少なくとも1つ及びNチャネルMOSトランジスタBN1がオン状態となるため、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aからカラムデコーダ&書き込みビット線ドライバ/シンカー17Aに向かう書き込み電流が流れる。
【0598】
また、書き込みデータDATAが“0”(=“L”)のときには、PチャネルMOSトランジスタBP4〜BP7の少なくとも1つ及びNチャネルMOSトランジスタBN0がオン状態となるため、カラムデコーダ&書き込みビット線ドライバ/シンカー17Aからカラムデコーダ&書き込みビット線ドライバ/シンカー16Aに向かう書き込み電流が流れる。
【0599】
このようなカラムデコーダ&書き込みビット線ドライバ/シンカーによれば、書き込みビット線ドライブ信号ペアBP<i>,BS<i>の少なくとも1つ及び書き込みビット線シンク信号WBLSNKが“H”又は“L”になるタイミングを制御することで、選択されたカラムi内の書き込みビット線WBLiに対する書き込み電流の供給/遮断タイミング、大きさ及びその時間的変化(電流波形)などを決定することができる。
【0600】
また、書き込みビット線ドライブ信号BP<0>〜BP<7>,BS<0>〜BS<7>の全てを“L”に設定した後、書き込みビット線シンク信号WBLSNKを“L”に設定すれば、書き込み動作後の書き込みビット線WBLiの電位を完全に0Vにすることができる。
【0601】
なお、書き込み電流の大きさ又はその時間的変化(電流波形)を制御するに当たっては、第一に、複数のPチャネルMOSトランジスタBP0〜BP7のサイズ(チャネル幅)、即ち、駆動能力を、全て同じ値に設定し、書き込みビット線ドライブ信号BP<0>〜BP<7>,BS<0>〜BS<7>を用いて、オン状態のPチャネルMOSトランジスタBP0〜BP7の数を変える、という制御方法を使用できる。
【0602】
第二に、複数のPチャネルMOSトランジスタBP0〜BP7のサイズ(チャネル幅)、即ち、駆動能力を、互いに異なる値に設定し、書き込みビット線ドライブ信号BP<0>〜BP<7>,BS<0>〜BS<7>を用いて、複数のPチャネルMOSトランジスタBP0〜BP7のうちの1つを選択的にオン状態にする、という制御方法を使用できる。
【0603】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、PチャネルMOSトランジスタBP0〜BP7のサイズを変え、かつ、オン状態のPチャネルMOSトランジスタBP0〜BP7の数を変えて、書き込み電流の大きさの時間的変化(電流波形)を制御する、という制御方法を使用できる。
【0604】
iv. 書き込み電流波形制御回路・設定回路
次に、書き込みワード線ドライブ信号WP<0>〜WP<3>,WS<0>〜WS<3>及び書き込みワード線シンク信号WWLSNKを生成する書き込み電流波形制御回路・設定回路の例、書き込みビット線ドライブ信号BP<0>〜BP<3>,BS<0>〜BS<3>及び書き込みビット線シンク信号WBLSNKを生成する書き込み電流波形制御回路・設定回路の例、並びに、書き込みビット線ドライブ信号BP<4>〜BP<7>,BS<4>〜BS<7>及び書き込みビット線シンク信号WBLSNKを生成する書き込み電流波形制御回路・設定回路の例について説明する。
【0605】
図68は、図65における書き込み電流波形制御回路・設定回路14−2の例を示している。
同図では、書き込み電流波形制御回路・設定回路14−2の1ロウ分についてのみ示す。よって、実際は、図68に示す要素(書き込みワード線ドライバ/シンカー・トリガ回路25及び設定回路23A)が、ロウの数だけ存在する。
【0606】
書き込み電流波形制御回路・設定回路14−2は、書き込みワード線ドライバ/シンカー・トリガ回路25及び設定回路23Aから構成される。
【0607】
書き込みワード線ドライバ/シンカー・トリガ回路25は、書き込み信号WRITEに基づいて、書き込みワード線ドライブ信号(電流波形生成信号)WP<0>〜WP<3>及び書き込みワード線シンク信号WWLSNKを生成する。
【0608】
設定回路23Aは、設定データに基づいて、書き込みワード線ドライブ信号(電流波形生成信号)WS<0>〜WS<3>を出力する。設定データは、プログラム信号PROG、アドレス信号(ロウi)及び入力データD<0>〜D<3>に基づいて、予め、設定回路23A内の記憶素子(ヒューズ素子、TMR素子など)にプログラムされる。
【0609】
なお、本例では、設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データD<0>〜D<3>は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路23Aに設定データを登録することができる。
【0610】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0611】
書き込みワード線ドライバ/シンカー・トリガ回路25は、書き込み信号WRITEが“H”になると、書き込みワード線シンク信号WWLSNKを“H”にすると共に、例えば、所定のタイミングで、書き込みワード線ドライブ信号WP<0>〜WP<3>を“H”及び“L”に設定する。
【0612】
設定回路23Aは、常に、設定データに基づく書き込みワード線ドライブ信号WS<0>〜WS<3>を出力している。
【0613】
書き込みワード線ドライブ信号WP<0>〜WP<3>は、書き込みワード線電流の電流波形の基となる信号である。これに対し、書き込みワード線ドライブ信号WS<0>〜WS<3>は、書き込みワード線ドライブ信号WP<0>〜WP<3>(電流波形の基となる信号)を選択する機能を持つ。
【0614】
即ち、図66の書き込みワード線ドライバの構成から明らかなように、書き込みワード線ドライブ信号WS<i>が“H”のとき、書き込みワード線ドライブ信号WP<i>の波形にほぼ等しい波形を有する電流が、書き込みワード線WWLiに供給される。
【0615】
図69は、図65における書き込み電流波形制御回路・設定回路16A−2の例を示している。
同図では、書き込み電流波形制御回路・設定回路16A−2の1カラム分についてのみ示す。よって、実際は、図69に示す要素(書き込みビット線ドライバ/シンカー・トリガ回路26及び設定回路23B)が、カラムの数だけ存在する。
【0616】
書き込み電流波形制御回路・設定回路16A−2は、書き込みビット線ドライバ/シンカー・トリガ回路26及び設定回路23Bから構成される。
【0617】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKを生成する。
【0618】
設定回路23Bは、設定データに基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BS<0>〜BS<3>を出力する。設定データは、プログラム信号PROG、アドレス信号(カラムi)及び入力データD<0>〜D<3>に基づいて、予め、設定回路23B内の記憶素子(ヒューズ素子、TMR素子など)にプログラムされる。
【0619】
なお、本例では、設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データD<0>〜D<3>は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路23Bに設定データを登録することができる。
【0620】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0621】
書き込みワード線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITEが“H”になると、書き込みビット線シンク信号WBLSNKを“H”にすると共に、例えば、所定のタイミングで、書き込みビット線ドライブ信号BP<0>〜BP<3>を“H”及び“L”に設定する。
【0622】
設定回路23Bは、常に、書き込みビット線ドライブ信号BS<0>〜BS<3>を出力している。
【0623】
書き込みビット線ドライブ信号BP<0>〜BP<3>は、書き込みビット線電流の電流波形の基となる信号である。これに対し、書き込みビット線ドライブ信号BS<0>〜BS<3>は、書き込みビット線ドライブ信号BP<0>〜BP<3>(電流波形の基となる信号)を選択する機能を持つ。
【0624】
即ち、図67の書き込みビット線ドライバの構成から明らかなように、書き込みビット線ドライブ信号BS<i>が“H”のとき、書き込みビット線ドライブ信号BP<i>の波形にほぼ等しい波形を有する電流が、書き込みビット線WBLiに供給される。
【0625】
図70は、図65における書き込み電流波形制御回路・設定回路17A−2の例を示している。
同図では、書き込み電流波形制御回路・設定回路17A−2の1カラム分についてのみ示す。よって、実際は、図70に示す要素(書き込みビット線ドライバ/シンカー・トリガ回路26及び設定回路23B)が、カラムの数だけ存在する。
【0626】
書き込み電流波形制御回路・設定回路17A−2は、書き込みビット線ドライバ/シンカー・トリガ回路26及び設定回路23Bから構成される。
【0627】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BP<4>〜BP<7>及び書き込みビット線シンク信号WBLSNKを生成する。
【0628】
設定回路23Bは、設定データに基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BS<4>〜BS<7>を出力する。設定データは、プログラム信号PROG、アドレス信号(カラムi)及び入力データD<4>〜D<7>に基づいて、予め、設定回路23B内の記憶素子(ヒューズ素子、TMR素子など)にプログラムされる。
【0629】
なお、本例では、設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データD<4>〜D<7>は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路23Bに設定データを登録することができる。
【0630】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0631】
書き込みワード線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITEが“H”になると、書き込みビット線シンク信号WBLSNKを“H”にすると共に、例えば、所定のタイミングで、書き込みビット線ドライブ信号BP<4>〜BP<7>を“H”及び“L”に設定する。
【0632】
設定回路23Bは、常に、書き込みビット線ドライブ信号BS<4>〜BS<7>を出力している。
【0633】
書き込みビット線ドライブ信号BP<4>〜BP<7>は、書き込みビット線電流の電流波形の基となる信号である。これに対し、書き込みビット線ドライブ信号BS<4>〜BS<7>は、書き込みビット線ドライブ信号BP<4>〜BP<7>(電流波形の基となる信号)を選択する機能を持つ。
【0634】
即ち、図67の書き込みビット線ドライバの構成から明らかなように、書き込みビット線ドライブ信号BS<i>が“H”のとき、書き込みビット線ドライブ信号BP<i>の波形にほぼ等しい波形を有する電流が、書き込みビット線WBLiに供給される。
【0635】
v. 書き込みワード線ドライバ/シンカー・トリガ回路
図71は、書き込みワード線ドライバ/シンカー・トリガ回路の例を示している。
【0636】
書き込みワード線ドライバ/シンカー・トリガ回路25は、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を決める基となる書き込みワード線ドライブ信号WP<0>〜WP<3>を生成する電流供給/遮断タイミング決定回路25Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路25Yとから構成される。
【0637】
電流供給/遮断タイミング決定回路25Xは、書き込み信号WRITEの“H”又は“L”のタイミングに応じて、書き込みワード線ドライブ信号WP<0>〜WP<3>の“H”又は“L”のタイミングを決定する。電流供給/遮断タイミング決定回路25Xは、複数(本例では、4つ)の波形生成回路W0〜W3及びインバータIV1〜IV8から構成される。
【0638】
波形生成回路W0〜W3は、それぞれ、書き込み信号WRITEに基づいて、書き込みワード線ドライブ信号WP<0>〜WP<3>を生成する。波形生成回路W0〜W3は、それぞれ、異なる遅延量を有する。波形生成回路W0〜W3の遅延量の差は、一定であっても、又は、ランダムであってもよい。
【0639】
これにより、書き込みワード線ドライブ信号WP<0>〜WP<3>は、例えば、書き込み信号WRITEが“H”になった後、互いに異なるタイミングで、“H”に変化する。
【0640】
なお、本例では、波形生成回路W0〜W3は、4つであるが、当然に、その数を多くすればするほど、書き込みワード線WWLiに流れる書き込み電流の電流波形を細かく制御できる。
【0641】
電流吸収タイミング決定回路25Yは、インバータIV0、NANDゲート回路ND1及び遅延回路27から構成される。
【0642】
電流吸収タイミング決定回路25Yは、書き込み信号WRITEが“H”になるとほぼ同時に、書き込みワード線シンク信号WWLSNKを“H”にし、書き込み信号WRITEが“L”になった後、遅延回路27により決まる遅延時間後に、書き込みワード線シンク信号WWLSNKを“L”にする。
【0643】
このように、書き込み信号WRITEを“L”にした後、一定のインターバルを経た後に、書き込みワード線シンク信号WWLSNKを“L”にすることにより、書き込み動作後に、書き込みワード線WWLiを完全に0Vにすることができる。
【0644】
vi. 書き込みビット線ドライバ/シンカー・トリガ回路
図72は、図69の書き込みビット線ドライバ/シンカー・トリガ回路の例を示している。
【0645】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を決める基となる書き込みビット線ドライブ信号BP<0>〜BP<3>を生成する電流供給/遮断タイミング決定回路26Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路26Yとから構成される。
【0646】
電流供給/遮断タイミング決定回路26Xは、書き込み信号WRITEの“H”又は“L”のタイミングに応じて、書き込みビット線ドライブ信号BP<0>〜BP<3>の“H”又は“L”のタイミングを決定する。電流供給/遮断タイミング決定回路26Xは、複数(本例では、4つ)の波形生成回路B0〜B3及びインバータIV9〜IV16から構成される。
【0647】
波形生成回路B0〜B3は、それぞれ、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号BP<0>〜BP<3>を生成する。波形生成回路B0〜B3は、それぞれ、異なる遅延量を有する。波形生成回路B0〜B3の遅延量の差は、一定であっても、又は、ランダムであってもよい。
【0648】
これにより、書き込みワード線ドライブ信号BP<0>〜BP<3>は、例えば、書き込み信号WRITEが“H”になった後、互いに異なるタイミングで、“H”に変化する。
【0649】
なお、本例では、波形生成回路B0〜B3は、4つであるが、当然に、その数を多くすればするほど、書き込みビット線WBLiに流れる書き込み電流の電流波形を細かく制御できる。
【0650】
電流吸収タイミング決定回路26Yは、インバータIV0、NANDゲート回路ND2及び遅延回路28から構成される。
【0651】
電流吸収タイミング決定回路26Yは、書き込み信号WRITEが“H”になるとほぼ同時に、書き込みビット線シンク信号WBLSNKを“H”にし、書き込み信号WRITEが“L”になった後、遅延回路28により決まる遅延時間後に、書き込みビット線シンク信号WBLSNKを“L”にする。
【0652】
このように、書き込み信号WRITEを“L”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号WBLSNKを“L”にすることにより、書き込み動作後に、書き込みビット線WBLiを完全に0Vにすることができる。
【0653】
図73は、図70の書き込みビット線ドライバ/シンカー・トリガ回路の例を示している。
【0654】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を決める基となる書き込みビット線ドライブ信号BP<4>〜BP<7>を生成する電流供給/遮断タイミング決定回路26Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路26Yとから構成される。
【0655】
電流供給/遮断タイミング決定回路26Xは、書き込み信号WRITEの“H”又は“L”のタイミングに応じて、書き込みビット線ドライブ信号BP<4>〜BP<7>の“H”又は“L”のタイミングを決定する。電流供給/遮断タイミング決定回路26Xは、複数(本例では、4つ)の波形生成回路B4〜B7及びインバータIV17〜IV24から構成される。
【0656】
波形生成回路B4〜B7は、それぞれ、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号BP<4>〜BP<7>を生成する。波形生成回路B4〜B7は、それぞれ、異なる遅延量を有する。波形生成回路B4〜B7の遅延量の差は、一定であっても、又は、ランダムであってもよい。
【0657】
これにより、書き込みワード線ドライブ信号BP<4>〜BP<7>は、例えば、書き込み信号WRITEが“H”になった後、互いに異なるタイミングで、“H”に変化する。
【0658】
なお、本例では、波形生成回路B4〜B7は、4つであるが、当然に、その数を多くすればするほど、書き込みビット線WBLiに流れる書き込み電流の電流波形を細かく制御できる。
【0659】
電流吸収タイミング決定回路26Yは、インバータIV0、NANDゲート回路ND2及び遅延回路28から構成される。
【0660】
電流吸収タイミング決定回路26Yは、書き込み信号WRITEが“H”になるとほぼ同時に、書き込みビット線シンク信号WBLSNKを“H”にし、書き込み信号WRITEが“L”になった後、遅延回路28により決まる遅延時間後に、書き込みビット線シンク信号WBLSNKを“L”にする。
【0661】
このように、書き込み信号WRITEを“L”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号WBLSNKを“L”にすることにより、書き込み動作後に、書き込みビット線WBLiを完全に0Vにすることができる。
【0662】
図72の書き込みビット線ドライバ/シンカー・トリガ回路26により生成された書き込みビット線ドライブ信号BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKは、図61の書き込みビット線ドライバ/シンカー16A−1を駆動する。
【0663】
また、図73の書き込みビット線ドライバ/シンカー・トリガ回路26により生成された書き込みビット線ドライブ信号BP<4>〜BP<7>及び書き込みビット線シンク信号WBLSNKは、図67の書き込みビット線ドライバ/シンカー17A−1を駆動する。
【0664】
なお、本例では、書き込みビット線ドライバ/シンカー16A−1を駆動する書き込みビット線ドライブ信号BP<0>〜BP<3>と、書き込みビット線ドライバ/シンカー17A−1を駆動する書き込みビット線ドライブ信号BP<4>〜BP<7>が異なるが、書き込みビット線ドライバ/シンカー16A−1,17A−1を、共に、書き込みビット線ドライブ信号BP<0>〜BP<3>により駆動してもよい。
【0665】
vii. 設定回路
図74は、図68の設定回路23Aの例を示している。
設定回路23Aは、設定データを記憶するためのTMR素子MTJを有している。本例では、TMR素子MTJのトンネルバリアの破壊の有無により、1ビットデータを記憶する。なお、TMR素子MTJの磁化状態(平行又は反平行)により、1ビットデータを記憶するようにしてもよい。
【0666】
TMR素子MTJの一端は、NチャネルMOSトランジスタN2を経由して、接地点VSSに接続される。NチャネルMOSトランジスタN2は、そのゲートに電源電位VDDが印加されているため、常に、オン状態である。
【0667】
TMR素子MTJの他端は、NチャネルMOSトランジスタN1及びPチャネルMOSトランジスタP1を経由して、電源電位VDDに接続される。PチャネルMOSトランジスタP1は、そのゲートに接地電位VSSが印加されているため、常に、オン状態である。NチャネルMOSトランジスタN1のゲートには、クランプ電位Vclampが印加される。
【0668】
ゲートにクランプ電位Vclampが入力されるNチャネルMOSトランジスタN1は、通常動作時、即ち、書き込みに際して設定回路23Aから書き込みワード線ドライブ信号WS<0>〜WS<3>を出力する時に、TMR素子MTJに大きな電圧が印加されない(TMR素子MTJが破壊されない)ようにする機能を有する。
【0669】
なお、クランプ電位Vclampを生成するVclamp生成回路は、図46に示すような回路により構成することができる。
【0670】
NANDゲート回路ND4及びPチャネルMOSトランジスタP2は、TMR素子MTJに、書き込み電流の電流波形などを決めるための設定データを書き込むときに使用される。
【0671】
即ち、上述したように、本例では、設定データは、トンネルバリアの破壊の有無として、半永久的に、TMR素子MTJに記憶される。ここで、TMR素子MTJのトンネルバリアを破壊する際には、PチャネルMOSトランジスタP2をオン状態にして、TMR素子MTJの両端に大きな電圧を与えればよい。
【0672】
プログラム信号PROGは、設定データの書き込み時に、“H”となる信号である。例えば、プログラム信号PROGは、アセンブリ後に、データ入力ピンやアドレスピンなどから供給することができる。また、専用ピンから、プログラム信号PROGを与えてもよい。
【0673】
ロウi内の設定回路23Aに設定データを書き込む場合には、アドレス信号(ロウi)の全てのビットが“H”となる。
【0674】
このため、設定データの書き込み時、ロウi内の設定回路23Aでは、入力データD<0>〜D<3>の値に応じて、NANDゲート回路ND4の出力信号の値が変化する。
【0675】
例えば、入力データD<0>が“1”(=“H”)のときは、NANDゲート回路ND4の出力信号は、“L”となる。このため、PチャネルMOSトランジスタP2は、オン状態となり、TMR素子MTJのトンネルバリアが破壊され、TMR素子MTJに、“1”が記憶される。この場合、書き込みワード線ドライブ信号WS<0>は、“H”となる。
【0676】
また、入力データD<0>が“0”(=“L”)のときは、NANDゲート回路ND4の出力信号は、“H”となる。このため、PチャネルMOSトランジスタP2は、オフ状態となり、TMR素子MTJのトンネルバリアは破壊されず、TMR素子MTJに、“0”が記憶される。この場合、書き込みワード線ドライブ信号WS<0>は、“L”となる。
【0677】
このように、入力データD<0>〜D<3>により、設定回路23Aに、設定データを書き込むことができ、書き込みワード線ドライブ信号WS<0>〜WS<3>の値が決定される。
【0678】
図75は、図69の設定回路23Bの例を示している。図76は、図70の設定回路23Bの例を示している。
図75及び図76の設定回路23Bの構成は、共に、上述した図74の設定回路23Aと全く同じである。設定データは、TMR素子MTJのトンネルバリアの破壊の有無により、半永久的に記憶される。
【0679】
プログラム信号PROGは、設定データの書き込み時に、“H”となる。カラムi内の設定回路23Bに設定データを書き込む場合には、アドレス信号(カラムi)の全てのビットが“H”となる。
【0680】
このため、設定データの書き込み時、カラムi内の設定回路23Bでは、入力データD<0>〜D<3>の値に応じて、NANDゲート回路ND4の出力信号の値が変化する。
【0681】
例えば、入力データD<0>が“1”(=“H”)のときは、NANDゲート回路ND4の出力信号は、“L”となる。このため、PチャネルMOSトランジスタP2は、オン状態となり、TMR素子MTJのトンネルバリアが破壊され、TMR素子MTJに、“1”が記憶される。
【0682】
この場合、書き込みビット線ドライブ信号BS<0>は、“H”となる。
【0683】
また、入力データD<0>が“0”(=“L”)のときは、NANDゲート回路ND4の出力信号は、“H”となる。このため、PチャネルMOSトランジスタP2は、オフ状態となり、TMR素子MTJのトンネルバリアは破壊されず、TMR素子MTJに、“0”が記憶される。
【0684】
この場合、書き込みビット線ドライブ信号BS<0>は、“L”となる。
【0685】
このように、入力データD<0>〜D<3>により、設定回路23Bに、設定データを書き込むことができ、図75の書き込みビット線ドライブ信号BS<0>〜BS<3>の値及び図76の書き込みビット線ドライブ信号BS<4>〜BS<7>の値が決定される。
【0686】
図75の設定回路23Bにより生成された書き込みビット線ドライブ信号BS<0>〜BS<3>は、図67の書き込みビット線ドライバ/シンカー16A−1を駆動する。
【0687】
また、図76の設定回路23Bにより生成された書き込みビット線ドライブ信号BS<4>〜BS<7>は、図67の書き込みビット線ドライバ/シンカー17A−1を駆動する。
【0688】
なお、本例では、書き込みビット線ドライバ/シンカー16A−1を駆動する書き込みビット線ドライブ信号BS<0>〜BS<3>と、書き込みビット線ドライバ/シンカー17A−1を駆動する書き込みビット線ドライブ信号BS<4>〜BS<7>が異なるが、書き込みビット線ドライバ/シンカー16A−1,17A−1を、共に、書き込みビット線ドライブ信号BS<0>〜BS<3>により駆動してもよい。
【0689】
viii. 電流波形例
図77は、図65乃至図76に示す回路例1により実現できる書き込みワード線電流の電流波形の一例を示している。
【0690】
この波形例は、図71の書き込みワード線ドライバ/シンカー・トリガ回路25内の遅延回路W0〜W3が、それぞれ異なる遅延時間を有し、かつ、図74の設定回路23Aが、WS<0>,WS<2>,WS<3>=“L”、WS<1>=“H”を出力することを前提とする。
【0691】
この場合、書き込み信号WRITEが“L”から“H”に変化した後、時刻T1の時点で、WP<1>=“H”及びWS<1>=“H”となる。その結果、図66のロウデコーダ&書き込みワード線ドライバ14−1内のNANDゲート回路NDWP1の出力信号が“L”になり、書き込みワード線WWLiに書き込み電流が流れる。
【0692】
この波形例では、書き込みワード線電流の供給/遮断タイミングが制御される形となっている。
【0693】
但し、後述するように、書き込みワード線ドライブ信号WP<0>〜WP<3>の波形(立ち上がり/立ち下がり時点、パルス幅など)を自由に設定できるようにすれば、設定データに基づく書き込みワード線ドライブ信号WS<0>〜WS<3>の値により、書き込みワード線電流の供給/遮断タイミング、大きさや、その時間的変化(電流波形)を、自由に変えることができる。
【0694】
図78は、図65乃至図76に示す回路例1により実現できる書き込みビット線電流の電流波形の一例を示している。
【0695】
この波形例は、書き込みデータDATAが“1”(=“H”)であり、図72の書き込みビット線ドライバ/シンカー・トリガ回路26内の遅延回路B0〜B3が、それぞれ異なる遅延時間を有し、かつ、図75の設定回路23Bが、BS<0>,BS<2>,BS<3>=“L”、BS<1>=“H”を出力することを前提とする。
【0696】
なお、書き込みデータDATAが“0”(=“L”)のときには、図73の書き込みビット線ドライバ/シンカー・トリガ回路26及び図70の設定回路23Bが有効になる。
【0697】
この場合、書き込み信号WRITEが“L”から“H”に変化した後、時刻T1の時点で、BP<1>=“H”及びBS<1>=“H”となる。その結果、図67のカラムデコーダ&書き込みビット線ドライバ/シンカー16A−1内のNANDゲート回路NDBP1の出力信号が“L”になり、書き込みビット線WBLiに書き込み電流が流れる。
【0698】
この波形例では、書き込みビット線電流の供給/遮断タイミングが制御される形となっている。
【0699】
但し、後述するように、書き込みビット線ドライブ信号BP<0>〜BP<3>の波形(立ち上がり/立ち下がり時点、パルス幅など)を自由に設定できるようにすれば、設定データに基づく書き込みビット線ドライブ信号BS<0>〜BS<3>の値により、書き込みワード線電流の供給/遮断タイミング、大きさや、その時間的変化(電流波形)を、自由に変えることができる。
【0700】
ix. まとめ
以上、説明したように、磁気ランダムアクセスメモリの回路例1によれば、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、書き込みワード/ビット線毎に、プログラミングにより設定できる。これにより、例えば、実施例1〜10の書き込み原理を実現可能にし、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0701】
また、回路例1では、書き込みデータの値に応じて、書き込みビット線に流れる電流の向きが変化する。ここで、回路例1では、書き込みビット線電流の向き(書き込みデータに依存)に対して、個別に、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を設定できる。
【0702】
つまり、書き込みデータが“1”(=“H”)のときは、書き込みビット線ドライブ信号BP<0>〜BP<3>により、書き込みビット線電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)が制御され、書き込みデータが“0”(=“L”)のときは、書き込みビット線ドライブ信号BP<4>〜BP<7>により、書き込みビット線電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)が制御される。
【0703】
このように、回路例1では、書き込みワード/ビット線毎に、書き込み電流の形状を設定できると共に、TMR素子の特性などを考慮し、書き込みビット線に流れる書き込み電流の向きに応じて、個別に、書き込み電流の形状を設定できるため、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0704】
▲2▼ 回路例2
回路例2は、回路例1の一部を変形した変形例であり、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、書き込みワード/ビット線毎に、プログラミングにより設定できる磁気ランダムアクセスメモリに関する。
【0705】
回路例2は、回路例1と比較すると、書き込みワード線ドライバ/シンカー・トリガ回路及び書き込みビット線ドライバ/シンカー・トリガ回路の構成に特徴を有する。
【0706】
即ち、回路例2の全体構成は、回路例1と同様に、図65に示すようになる。また、ロウデコーダ&書き込みワード線ドライバ/シンカーについては、図66に示す回路、書き込みワード線電流の電流波形を決定する書き込み電流波形制御回路・設定回路のブロック構成については、図68に示す回路をそのまま使用することができる。
【0707】
カラムデコーダ&書き込みビット線ドライバ/シンカーについては、図67に示す回路、書き込みビット線電流の電流波形を決定する書き込み電流波形制御回路・設定回路のブロック構成については、図69及び図70に示す回路をそのまま使用することができる。
【0708】
また、書き込み電流波形制御回路・設定回路内の設定回路については、図74乃至図76に示す回路をそのまま使用できる。
【0709】
回路例2では、書き込みワード/ビット線電流の電流波形のパターンを多くするために、書き込みワード/ビット線ドライバ/シンカー・トリガ回路内に波形生成回路を設け、この波形生成回路により、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>を生成する。
【0710】
i. 書き込みワード線ドライバ/シンカー・トリガ回路
図79は、書き込みワード線ドライバ/シンカー・トリガ回路の例を示している。
【0711】
書き込みワード線ドライバ/シンカー・トリガ回路25は、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を決める基となる書き込みワード線ドライブ信号WP<0>〜WP<3>を生成する電流供給/遮断タイミング決定回路25Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路25Yとから構成される。
【0712】
電流供給/遮断タイミング決定回路25Xは、書き込み信号WRITEの“H”又は“L”のタイミングに応じて、書き込みワード線ドライブ信号WP<0>〜WP<3>の“H”又は“L”のタイミングを決定する。電流供給/遮断タイミング決定回路25Xは、複数(本例では、4つ)の波形生成回路W0〜W3及びインバータIV1〜IV8から構成される。
【0713】
波形生成回路W0〜W3は、それぞれ、書き込み信号WRITEに基づいて、書き込みワード線ドライブ信号WP<0>〜WP<3>を生成する。
【0714】
波形生成回路W0〜W3は、図54に示す回路から構成することができる。この場合、波形生成回路W0〜W3自体が、複数の波形のなかから1つの波形を選択することができるため、書き込みワード線ドライブ信号WP<0>〜WP<3>の波形を、数多くの波形パターンから選ぶことができ、結果として、書き込みワード線電流の電流波形を自由に設定できるようになる。
【0715】
また、波形生成回路W0〜W3の各々は、特定された1つの波形のみを出力するが、それぞれの波形、即ち、書き込みワード線ドライブ信号WP<0>〜WP<3>の波形は、互いに異なるようにし、これらの波形を、書き込みワード線ドライブ信号WS<0>〜WS<3>により選択するようにしてもよい。
【0716】
この場合の波形生成回路W0〜W3の回路例については、後述する。
【0717】
なお、本例では、波形生成回路W0〜W3は、4つであるが、当然に、その数を多くすればするほど、書き込みワード線WWLiに流れる書き込み電流の電流波形を細かく制御できる。
【0718】
電流吸収タイミング決定回路25Yは、インバータIV0、NANDゲート回路ND1及び遅延回路27から構成される。
【0719】
電流吸収タイミング決定回路25Yは、書き込み信号WRITEが“H”になるとほぼ同時に、書き込みワード線シンク信号WWLSNKを“H”にし、書き込み信号WRITEが“L”になった後、遅延回路27により決まる遅延時間後に、書き込みワード線シンク信号WWLSNKを“L”にする。
【0720】
このように、書き込み信号WRITEを“L”にした後、一定のインターバルを経た後に、書き込みワード線シンク信号WWLSNKを“L”にすることにより、書き込み動作後に、書き込みワード線WWLiを完全に0Vにすることができる。
【0721】
ii. 書き込みビット線ドライバ/シンカー・トリガ回路
図80は、図69の書き込みビット線ドライバ/シンカー・トリガ回路の例を示している。
【0722】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を決める基となる書き込みビット線ドライブ信号BP<0>〜BP<3>を生成する電流供給/遮断タイミング決定回路26Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路26Yとから構成される。
【0723】
電流供給/遮断タイミング決定回路26Xは、書き込み信号WRITEの“H”又は“L”のタイミングに応じて、書き込みビット線ドライブ信号BP<0>〜BP<3>の“H”又は“L”のタイミングを決定する。電流供給/遮断タイミング決定回路26Xは、複数(本例では、4つ)の遅延回路B0〜B3及びインバータIV9〜IV16から構成される。
【0724】
波形生成回路B0〜B3は、それぞれ、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号BP<0>〜BP<3>を生成する。
【0725】
波形生成回路B0〜B3は、図54に示す回路から構成することができる。この場合、波形生成回路B0〜B3自体が、複数の波形のなかから1つの波形を選択することができるため、書き込みビット線ドライブ信号BP<0>〜BP<3>の波形を、数多くの波形パターンから選ぶことができ、結果として、書き込みビット線電流の電流波形を自由に設定できるようになる。
【0726】
また、波形生成回路B0〜B3の各々は、特定された1つの波形のみを出力するが、それぞれの波形、即ち、書き込みビット線ドライブ信号BP<0>〜BP<3>の波形は、互いに異なるようにし、これらの波形を、書き込みビット線ドライブ信号BS<0>〜BS<3>により選択するようにしてもよい。
【0727】
この場合の波形生成回路B0〜B3の回路例については、後述する。
【0728】
なお、本例では、遅延回路B0〜B3は、4つであるが、当然に、その数を多くすればするほど、書き込みビット線WBLiに流れる書き込み電流の電流波形を細かく制御できる。
【0729】
電流吸収タイミング決定回路26Yは、インバータIV0、NANDゲート回路ND2及び遅延回路28から構成される。
【0730】
電流吸収タイミング決定回路26Yは、書き込み信号WRITEが“H”になるとほぼ同時に、書き込みビット線シンク信号WBLSNKを“H”にし、書き込み信号WRITEが“L”になった後、遅延回路28により決まる遅延時間後に、書き込みビット線シンク信号WBLSNKを“L”にする。
【0731】
このように、書き込み信号WRITEを“L”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号WBLSNKを“L”にすることにより、書き込み動作後に、書き込みビット線WBLiを完全に0Vにすることができる。
【0732】
図81は、図70の書き込みビット線ドライバ/シンカー・トリガ回路の例を示している。
【0733】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を決める基となる書き込みビット線ドライブ信号BP<4>〜BP<7>を生成する電流供給/遮断タイミング決定回路26Xと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路26Yとから構成される。
【0734】
電流供給/遮断タイミング決定回路26Xは、書き込み信号WRITEの“H”又は“L”のタイミングに応じて、書き込みビット線ドライブ信号BP<4>〜BP<7>の“H”又は“L”のタイミングを決定する。電流供給/遮断タイミング決定回路26Xは、複数(本例では、4つ)の遅延回路B4〜B7及びインバータIV17〜IV24から構成される。
【0735】
波形生成回路B4〜B7は、それぞれ、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号BP<4>〜BP<7>を生成する。
【0736】
波形生成回路B4〜B7は、図54に示す回路から構成することができる。この場合、波形生成回路B4〜B7自体が、複数の波形のなかから1つの波形を選択することができるため、書き込みビット線ドライブ信号BP<4>〜BP<7>の波形を、数多くの波形パターンから選ぶことができ、結果として、書き込みビット線電流の電流波形を自由に設定できるようになる。
【0737】
また、波形生成回路B4〜B7の各々は、特定された1つの波形のみを出力するが、それぞれの波形、即ち、書き込みビット線ドライブ信号BP<4>〜BP<7>の波形は、互いに異なるようにし、これらの波形を、書き込みビット線ドライブ信号BS<4>〜BS<7>により選択するようにしてもよい。
【0738】
この場合の波形生成回路B4〜B7の回路例については、後述する。
【0739】
なお、本例では、遅延回路B4〜B7は、4つであるが、当然に、その数を多くすればするほど、書き込みビット線WBLiに流れる書き込み電流の電流波形を細かく制御できる。
【0740】
電流吸収タイミング決定回路26Yは、インバータIV0、NANDゲート回路ND2及び遅延回路28から構成される。
【0741】
電流吸収タイミング決定回路26Yは、書き込み信号WRITEが“H”になるとほぼ同時に、書き込みビット線シンク信号WBLSNKを“H”にし、書き込み信号WRITEが“L”になった後、遅延回路28により決まる遅延時間後に、書き込みビット線シンク信号WBLSNKを“L”にする。
【0742】
このように、書き込み信号WRITEを“L”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号WBLSNKを“L”にすることにより、書き込み動作後に、書き込みビット線WBLiを完全に0Vにすることができる。
【0743】
図80の書き込みビット線ドライバ/シンカー・トリガ回路26により生成された書き込みビット線ドライブ信号BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKは、図67の書き込みビット線ドライバ/シンカー16A−1を駆動する。
【0744】
また、図81の書き込みビット線ドライバ/シンカー・トリガ回路26により生成された書き込みビット線ドライブ信号BP<4>〜BP<7>及び書き込みビット線シンク信号WBLSNKは、図67の書き込みビット線ドライバ/シンカー17A−1を駆動する。
【0745】
なお、本例では、書き込みビット線ドライバ/シンカー16A−1を駆動する書き込みビット線ドライブ信号BP<0>〜BP<3>と、書き込みビット線ドライバ/シンカー17A−1を駆動する書き込みビット線ドライブ信号BP<4>〜BP<7>が異なるが、書き込みビット線ドライバ/シンカー16A−1,17A−1を、共に、書き込みビット線ドライブ信号BP<0>〜BP<3>により駆動してもよい。
【0746】
iii. 波形生成回路
次に、図79乃至図81の書き込みワード/ビット線ドライバ/シンカー・トリガ回路25,26内の波形生成回路Wi(i=0,1,2,3),Bj(j=0,1,・・・7)の例について説明する。
【0747】
図82乃至図89は、波形生成回路及びその動作波形を示している。
図82の波形生成回路は、インバータI11,I12から構成される。この波形生成回路は、単なる遅延回路であり、書き込み信号WRITEを一定時間だけ遅らせる。動作波形は、図83に示すようになる。
【0748】
図84の波形生成回路は、インバータI11,I12、NANDゲート回路NA11及び遅延回路D11から構成される。この波形生成回路は、入力信号IN、即ち、書き込み信号WRITEが“H”になると、一定のパルス幅を有するパルス信号を生成し、これを、書き込みワード/ビット線ドライブ信号WP<i>,BP<j>として出力する。
【0749】
パルス信号のパルス幅は、遅延回路D11の遅延時間により決定される。動作波形は、図85に示すようになる。
【0750】
図86の波形生成回路は、インバータI12、NANDゲート回路NA11及び遅延回路D11から構成される。この波形生成回路は、入力信号IN、即ち、書き込み信号WRITEが“H”になると、一定のパルス幅を有するパルス信号を生成し、これを、書き込みワード/ビット線ドライブ信号WP<i>,BP<j>として出力する。
【0751】
パルス信号のパルス幅は、遅延回路D11の遅延時間により決定される。動作波形は、図87に示すようになる。この波形生成回路は、例えば、図71乃至図73の波形生成回路Wi,Bjとして使用することができる。この場合、図77及び図78の波形図を実現できる。
【0752】
図88の波形生成回路は、インバータI11,I12、NANDゲート回路NA11及び遅延回路D11,D12から構成される。この波形生成回路は、入力信号IN、即ち、書き込み信号WRITEが“H”になると、それから一定期間が経過した後に、一定のパルス幅を有するパルス信号を生成する。このパルス信号は、書き込みワード/ビット線ドライブ信号WP<i>,BP<j>として出力される。
【0753】
パルス信号が生成される時期、即ち、書き込みワード/ビット線ドライブ信号WP<i>,BP<j>が“H”となる時期は、遅延回路D12の遅延時間により決定される。また、パルス信号のパルス幅は、遅延回路D11の遅延時間により決定される。動作波形は、図89に示すようになる。
【0754】
このように、図82、図84、図86及び図88に示す波形生成回路Wi,Bjを利用して、書き込みワード/ビット線ドライバを構成すれば、簡単に、書き込みワード/ビット線ドライブ信号WP<i>,BP<j>を生成することができる。
【0755】
iv. 電流波形例
図90は、回路例2(図65〜図70、図74〜図76、図79〜図82、図84、図86及び図88)により実現できる書き込みワード線電流の電流波形の一例を示している。
【0756】
この波形例は、図79の書き込みワード線ドライバ/シンカー・トリガ回路25内の波形生成回路W0〜W3が、それぞれ、図90に示すような波形を有する書き込みワード線ドライブ信号WP<0>〜WP<3>を出力することを前提とする。例えば、WP<0>及びWP<2>は、図84の波形生成回路により実現でき、WP<1>は、図82の波形生成回路により実現でき、WP<3>は、図88の波形生成回路により実現できる。
【0757】
また、図74の設定回路23Aは、書き込みワード線ドライブ信号WS<0>,WS<2>を、“H”とし、書き込みワード線ドライブ信号WS<1>,WS<3>を、“L”とするような設定データを記憶しているものと仮定する。
【0758】
この場合、書き込み信号WRITEが“L”から“H”に変化すると、まず、WP<0>=“H”、WS<0>=“H”、WP<2>=“H”、WS<2>=“H”となり、図66のロウデコーダ&書き込みワード線ドライバ14−1内のNANDゲート回路NDWP0,NDWP2の出力信号が“L”になる。
【0759】
この後、WP<0>が“L”となり、WP<2>=“H”、WS<2>=“H”となるため、図66のロウデコーダ&書き込みワード線ドライバ14−1内のNANDゲート回路NDWP2の出力信号のみが“L”になる。
【0760】
これにより、図90に示すような書き込みワード線電流を、書き込みワード線WWLiに流すことができる。
【0761】
図91は、回路例2(図65〜図70、図74〜図76、図79〜図82、図84)により実現できる書き込みビット線電流の電流波形の一例を示している。
【0762】
この波形例は、図80の書き込みビット線ドライバ/シンカー・トリガ回路26内の波形生成回路B0〜B3が、それぞれ、図91に示すような波形を有する書き込みビット線ドライブ信号BP<0>〜BP<3>を出力することを前提とする。例えば、BP<0>、BP<2>及びBP<3>は、図88の波形生成回路により実現でき、BP<1>は、図82の波形生成回路により実現できる。
【0763】
また、図75の設定回路23Bは、書き込みビット線ドライブ信号BS<0>,BS<2>を、“H”とし、書き込みビット線ドライブ信号BS<1>,BS<3>を、“L”とするような設定データを記憶しているものと仮定する。
【0764】
さらに、ここでは、書き込みデータDATAは、“1”(=“H”)であると仮定する。書き込みデータDATAが“0”(=“L”)のときには、図81の書き込みビット線ドライバ/シンカー・トリガ回路26及び図70の設定回路23Bが有効となる。
【0765】
この場合、書き込み信号WRITEが“L”から“H”に変化した後、一定期間が経過すると、BP<2>=“H”、BS<2>=“H”となり、図67のカラムデコーダ&書き込みビット線ドライバ16A−1内のNANDゲート回路NDBP2の出力信号が“L”になる。
【0766】
この後、さらに、BP<0>=“H”、BS<0>=“H”となり、また、BP<2>=“H”、BS<2>=“H”は、そのまま維持されているため、図67のカラムデコーダ&書き込みワード線ドライバ16A−1内のNANDゲート回路NDBP0,NDBP2の出力信号が“L”になる。
【0767】
これにより、図91に示すような書き込みビット線電流を、書き込みビット線WBLiに流すことができる。
【0768】
v. まとめ
以上、説明したように、磁気ランダムアクセスメモリの回路例2によれば、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、書き込みワード/ビット線毎に、プログラミングにより設定できる。これにより、例えば、実施例1〜10の書き込み原理を実現可能にし、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0769】
また、回路例2では、書き込みワード/ビット線ドライブ信号WP<0>〜WP<3>,BP<0>〜BP<7>は、書き込みワード/ビット線ドライバ/シンカー・トリガ回路内の波形生成回路により生成される。このため、書き込みワード/ビット線電流の電流波形を自由に設定できる。
【0770】
さらに、回路例2では、回路例1と同様に、書き込みビット線電流の向き(書き込みデータに依存)に対して、個別に、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を設定できる。
【0771】
このように、回路例2では、書き込みワード/ビット線毎に、書き込み電流の形状を自由に設定できると共に、書き込みビット線に流れる書き込み電流の向きに応じて、個別に、書き込み電流の形状を設定できるため、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0772】
▲3▼ 回路例3
回路例3は、回路例1,2の一部を変形した変形例であり、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、書き込みワード/ビット線毎に、プログラミングにより設定できる磁気ランダムアクセスメモリに関する。
【0773】
回路例3は、回路例1,2と比較すると、カラムデコーダ&書き込みビット線ドライバ/シンカー及び書き込みビット線ドライバ/シンカー・トリガ回路の構成に特徴を有する。
【0774】
即ち、磁気ランダムアクセスメモリの全体構成については、図65に示すようになり、また、ロウデコーダ&書き込みワード線ドライバ/シンカーについては、図66に示す回路をそのまま使用することができる。
【0775】
また、書き込みワード線電流の生成に使用される書き込み電流波形制御回路・設定回路については、図68、図71及び図74に示す回路、書き込みビット線電流の生成に使用される書き込み電流波形制御回路・設定回路内の設定回路については、図75及び図76に示す回路をそのまま使用することができる。
【0776】
回路例3では、回路例1,2と同様に、書き込みビット線電流の向きに対して、個別に、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を設定できる。
【0777】
但し、回路例3では、書き込み電流波形を決定する際の基となる書き込みビット線ドライブ信号BP<0>〜BP<3>を、カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16A−1,17A−1の双方に与え、回路を簡略化する。
【0778】
この場合においても、書き込みビット線ドライブ信号BS<0>〜BS<3>を用いて、一方向に向かう書き込みビット線電流の波形を決定でき、書き込みビット線ドライブ信号BS<4>〜BS<7>を用いて、他方向に向かう書き込みビット線電流の波形を決定できる。
【0779】
i. カラムデコーダ&書き込みビット線ドライバ/シンカー
図92は、カラムデコーダ&書き込みビット線ドライバ/シンカーの回路例を示している。
【0780】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16A−1は、NANDゲート回路NDBP0〜NDBP3、ANDゲート回路AD2,AD3、PチャネルMOSトランジスタBP0〜BP3及びNチャネルMOSトランジスタBN0から構成される。
【0781】
PチャネルMOSトランジスタBPi(i=0,1,2,3)のゲートは、NANDゲート回路NDBPiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の一端に接続される。
【0782】
NANDゲート回路NDBPi(i=0,1,2,3)は、3つの入力端子を有し、そのうちの2つには、書き込みワード線ドライブ信号(電流波形生成信号)BP<i>,BS<i>が入力され、残りの1つには、ANDゲート回路AD2の出力信号が入力される。ANDゲート回路AD2には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みデータDATAが入力される。
【0783】
NチャネルMOSトランジスタBN0のゲートは、ANDゲート回路AD3の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の一端に接続される。ANDゲート回路AD3には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)、書き込みビット線シンク信号WBLSNK及び書き込みデータの反転信号bDATAが入力される。
【0784】
同様に、カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)17A−1は、NANDゲート回路NDBP4〜NDBP7、ANDゲート回路AD4,AD5、PチャネルMOSトランジスタBP4〜BP7及びNチャネルMOSトランジスタBN1から構成される。
【0785】
PチャネルMOSトランジスタBPi(i=4,5,6,7)のゲートは、NANDゲート回路NDBPiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の他端に接続される。
【0786】
NANDゲート回路NDBPi(i=4,5,6,7)は、3つの入力端子を有し、そのうちの2つには、書き込みワード線ドライブ信号(電流波形生成信号)BP<i’>(i’=0,1,2,3),BS<i>が入力され、残りの1つには、ANDゲート回路AD4の出力信号が入力される。ANDゲート回路AD4には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みデータの反転信号bDATAが入力される。
【0787】
ここで、本例では、NANDゲート回路NDBPi(i=4,5,6,7)には、書き込みワード線ドライブ信号BP<i’>(i’=0,1,2,3)が入力される。つまり、カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16A−1,17A−1は、共に、書き込みワード線ドライブ信号BP<i’>により制御される。
【0788】
NチャネルMOSトランジスタBN1のゲートは、ANDゲート回路AD5の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の他端に接続される。ANDゲート回路AD5には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)、書き込みビット線シンク信号WBLSNK及び書き込みデータDATAが入力される。
【0789】
ii. 書き込み電流波形制御回路・設定回路
書き込みワード線ドライブ信号WP<0>〜WP<3>,WS<0>〜WS<3>及び書き込みワード線シンク信号WWLSNKを生成する書き込み電流波形制御回路・設定回路については、上述したように、図68の回路をそのまま使用できる。ここでは、書き込みビット線ドライブ信号BP<0>〜BP<3>,BS<0>〜BS<7>及び書き込みビット線シンク信号WBLSNKを生成する書き込み電流波形制御回路・設定回路の例について説明する。
【0790】
図93は、図65における書き込み電流波形制御回路・設定回路16A−2の例を示している。
同図では、書き込み電流波形制御回路・設定回路16A−2の1カラム分についてのみ示す。よって、実際は、図93に示す要素(書き込みビット線ドライバ/シンカー・トリガ回路26及び設定回路23B)が、カラムの数だけ存在する。
【0791】
書き込み電流波形制御回路・設定回路16A−2は、書き込みビット線ドライバ/シンカー・トリガ回路26及び設定回路23Bから構成される。
【0792】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKを生成する。
【0793】
設定回路23Bは、設定データに基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BS<0>〜BS<3>を出力する。設定データは、プログラム信号PROG、アドレス信号(カラムi)及び入力データD<0>〜D<3>に基づいて、予め、設定回路23B内の記憶素子(ヒューズ素子、TMR素子など)にプログラムされる。
【0794】
設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データD<0>〜D<3>は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路23Bに設定データを登録することができる。
【0795】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0796】
書き込みワード線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITEが“H”になると、書き込みビット線シンク信号WBLSNKを“H”にすると共に、例えば、所定のタイミングで、書き込みビット線ドライブ信号BP<0>〜BP<3>を“H”及び“L”に設定する。
【0797】
設定回路23Bは、常に、書き込みビット線ドライブ信号BS<0>〜BS<3>を出力している。
【0798】
書き込みビット線ドライブ信号BP<0>〜BP<3>は、書き込みビット線電流の電流波形の基となる信号である。これに対し、書き込みビット線ドライブ信号BS<0>〜BS<3>は、書き込みビット線ドライブ信号BP<0>〜BP<3>(電流波形の基となる信号)を選択する機能を持つ。
【0799】
即ち、図92の書き込みビット線ドライバの構成から明らかなように、書き込みビット線ドライブ信号BS<i>が“H”のとき、書き込みビット線ドライブ信号BP<i>の波形にほぼ等しい波形を有する電流が、書き込みビット線WBLiに供給される。
【0800】
図94は、図65における書き込み電流波形制御回路・設定回路17A−2の例を示している。
同図では、書き込み電流波形制御回路・設定回路17A−2の1カラム分についてのみ示す。よって、実際は、図94に示す要素(書き込みビット線ドライバ/シンカー・トリガ回路26及び設定回路23B)が、カラムの数だけ存在する。
【0801】
書き込み電流波形制御回路・設定回路17A−2は、書き込みビット線ドライバ/シンカー・トリガ回路26及び設定回路23Bから構成される。
【0802】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKを生成する。
【0803】
設定回路23Bは、設定データに基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BS<4>〜BS<7>を出力する。設定データは、プログラム信号PROG、アドレス信号(カラムi)及び入力データD<4>〜D<7>に基づいて、予め、設定回路23B内の記憶素子(ヒューズ素子、TMR素子など)にプログラムされる。
【0804】
設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データD<4>〜D<7>は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路23Bに設定データを登録することができる。
【0805】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0806】
書き込みワード線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITEが“H”になると、書き込みビット線シンク信号WBLSNKを“H”にすると共に、例えば、所定のタイミングで、書き込みビット線ドライブ信号BP<0>〜BP<3>を“H”及び“L”に設定する。
【0807】
設定回路23Bは、常に、書き込みビット線ドライブ信号BS<4>〜BS<7>を出力している。
【0808】
書き込みビット線ドライブ信号BP<0>〜BP<3>は、書き込みビット線電流の電流波形の基となる信号である。
【0809】
ここで、図93の書き込み電流波形制御回路・設定回路16A−2内の書き込みビット線ドライバ/シンカー・トリガ回路26と、図94の書き込み電流波形制御回路・設定回路17A−2内の書き込みビット線ドライバ/シンカー・トリガ回路26は、共に、書き込みビット線ドライブ信号BP<0>〜BP<3>を出力している。
【0810】
つまり、書き込みビット線電流の電流波形を決定する基となる信号は、書き込みビット線電流の向き(書き込みデータ)によらず、同じとなる。これにより、書き込み電流波形制御回路・設定回路16A−2,17A−2の構成を簡略化できる。
【0811】
また、図93の書き込み電流波形制御回路・設定回路16A−2内の書き込みビット線ドライバ/シンカー・トリガ回路26の構成と、図94の書き込み電流波形制御回路・設定回路17A−2内の書き込みビット線ドライバ/シンカー・トリガ回路26の構成は、完全に、同一となる。例えば、図72の回路を、ビット線ドライバ/シンカー・トリガ回路26として使用できる。
【0812】
従って、レイアウト的に可能ならば、図93の書き込み電流波形制御回路・設定回路16A−2内の書き込みビット線ドライバ/シンカー・トリガ回路26と、図94の書き込み電流波形制御回路・設定回路17A−2内の書き込みビット線ドライバ/シンカー・トリガ回路26とを、1つにまとめても構わない。
【0813】
なお、書き込みビット線ドライブ信号BS<4>〜BS<7>は、書き込みビット線ドライブ信号BP<0>〜BP<3>(電流波形の基となる信号)を選択する機能を持つので、書き込みビット線電流の向きに応じて、異なる電流波形を実現することができる。
【0814】
iii. まとめ
以上、説明したように、磁気ランダムアクセスメモリの回路例3によれば、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、書き込みワード/ビット線毎に、プログラミングにより設定できる。これにより、例えば、実施例1〜10の書き込み原理を実現可能にし、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0815】
また、回路例3では、書き込みビット線ドライブ信号BS<0>〜BS<7>により、書き込みビット線電流の向き(書き込みデータに依存)に対して、個別に、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を設定できると共に、書き込みビット線ドライブ信号BP<0>〜BP<3>を、書き込みビット線電流の向きによらず、共有化する。
【0816】
従って、回路例3では、書き込み電流波形制御回路・設定回路の構成を簡略化することができる。
【0817】
▲4▼ 回路例4
回路例4は、回路例1,2の一部を変形した変形例であり、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、書き込みワード/ビット線毎に、プログラミングにより設定できる磁気ランダムアクセスメモリに関する。
【0818】
回路例4は、回路例1,2と比較すると、カラムデコーダ&書き込みビット線ドライバ/シンカー、書き込みビット線ドライバ/シンカー・トリガ回路及び書き込みビット線電流に関する設定データを記憶する設定回路の構成に特徴を有する。
【0819】
即ち、磁気ランダムアクセスメモリの全体構成については、図65に示すようになり、また、ロウデコーダ&書き込みワード線ドライバ/シンカーについては、図66に示す回路、書き込みワード線電流の生成に使用される書き込み電流波形制御回路・設定回路については、図68、図71及び図74に示す回路をそのまま使用することができる。
【0820】
回路例1,2では、書き込みビット線電流の向きに対して、個別に、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を設定できる構成について提案した。これに対し、回路例4では、書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)に関しては、書き込みワード/ビット線毎に設定できるが、書き込みビット線電流の向きに対しては、それらは変わらないような構成について提案する。
【0821】
i. カラムデコーダ&書き込みビット線ドライバ/シンカー
図95は、カラムデコーダ&書き込みビット線ドライバ/シンカーの回路例を示している。
【0822】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16A−1は、NANDゲート回路NDBP0〜NDBP3、ANDゲート回路AD2,AD3、PチャネルMOSトランジスタBP0〜BP3及びNチャネルMOSトランジスタBN0から構成される。
【0823】
PチャネルMOSトランジスタBPi(i=0,1,2,3)のゲートは、NANDゲート回路NDBPiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の一端に接続される。
【0824】
NANDゲート回路NDBPi(i=0,1,2,3)は、3つの入力端子を有し、そのうちの2つには、書き込みワード線ドライブ信号(電流波形生成信号)BP<i>,BS<i>が入力され、残りの1つには、ANDゲート回路AD2の出力信号が入力される。ANDゲート回路AD2には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みデータDATAが入力される。
【0825】
NチャネルMOSトランジスタBN0のゲートは、ANDゲート回路AD3の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の一端に接続される。ANDゲート回路AD3には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)、書き込みビット線シンク信号WBLSNK及び書き込みデータの反転信号bDATAが入力される。
【0826】
同様に、カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)17A−1は、NANDゲート回路NDBP4〜NDBP7、ANDゲート回路AD4,AD5、PチャネルMOSトランジスタBP4〜BP7及びNチャネルMOSトランジスタBN1から構成される。
【0827】
PチャネルMOSトランジスタBPi(i=4,5,6,7)のゲートは、NANDゲート回路NDBPiの出力端子に接続され、そのソースは、電源端子VDDに接続され、そのドレインは、共通に、書き込みビット線WBLi(i=1,・・・)の他端に接続される。
【0828】
NANDゲート回路NDBPi(i=4,5,6,7)は、3つの入力端子を有し、そのうちの2つには、書き込みワード線ドライブ信号(電流波形生成信号)BP<i’>,BS<i’>(i’=0,1,2,3)が入力され、残りの1つには、ANDゲート回路AD4の出力信号が入力される。ANDゲート回路AD4には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みデータの反転信号bDATAが入力される。
【0829】
ここで、本例では、NANDゲート回路NDBPi(i=4,5,6,7)には、書き込みワード線ドライブ信号BP<i’>,BS<i’>(i’=0,1,2,3)が入力される。つまり、カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16A−1,17A−1は、共に、書き込みワード線ドライブ信号BP<i’>,BS<i’>により制御される。
【0830】
NチャネルMOSトランジスタBN1のゲートは、ANDゲート回路AD5の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の他端に接続される。ANDゲート回路AD5には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)、書き込みビット線シンク信号WBLSNK及び書き込みデータDATAが入力される。
【0831】
ii. 書き込み電流波形制御回路・設定回路
書き込みワード線ドライブ信号WP<0>〜WP<3>,WS<0>〜WS<3>及び書き込みワード線シンク信号WWLSNKを生成する書き込み電流波形制御回路・設定回路については、上述したように、図68の回路をそのまま使用できる。ここでは、書き込みビット線ドライブ信号BP<0>〜BP<3>,BS<0>〜BS<3>及び書き込みビット線シンク信号WBLSNKを生成する書き込み電流波形制御回路・設定回路の例について説明する。
【0832】
図96は、図65における書き込み電流波形制御回路・設定回路16A−2の例を示している。
同図では、書き込み電流波形制御回路・設定回路16A−2の1カラム分についてのみ示す。よって、実際は、図96に示す要素(書き込みビット線ドライバ/シンカー・トリガ回路26及び設定回路23B)が、カラムの数だけ存在する。
【0833】
書き込み電流波形制御回路・設定回路16A−2は、書き込みビット線ドライバ/シンカー・トリガ回路26及び設定回路23Bから構成される。
【0834】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKを生成する。
【0835】
設定回路23Bは、設定データに基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BS<0>〜BS<3>を出力する。設定データは、プログラム信号PROG、アドレス信号(カラムi)及び入力データD<0>〜D<3>に基づいて、予め、設定回路23B内の記憶素子(ヒューズ素子、TMR素子など)にプログラムされる。
【0836】
設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データD<0>〜D<3>は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路23Bに設定データを登録することができる。
【0837】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0838】
書き込みワード線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITEが“H”になると、書き込みビット線シンク信号WBLSNKを“H”にすると共に、例えば、所定のタイミングで、書き込みビット線ドライブ信号BP<0>〜BP<3>を“H”及び“L”に設定する。
【0839】
設定回路23Bは、常に、書き込みビット線ドライブ信号BS<0>〜BS<3>を出力している。
【0840】
書き込みビット線ドライブ信号BP<0>〜BP<3>は、書き込みビット線電流の電流波形の基となる信号である。これに対し、書き込みビット線ドライブ信号BS<0>〜BS<3>は、書き込みビット線ドライブ信号BP<0>〜BP<3>(電流波形の基となる信号)を選択する機能を持つ。
【0841】
即ち、図95の書き込みビット線ドライバの構成から明らかなように、書き込みビット線ドライブ信号BS<i>が“H”のとき、書き込みビット線ドライブ信号BP<i>の波形にほぼ等しい波形を有する電流が、書き込みビット線WBLiに供給される。
【0842】
図97は、図65における書き込み電流波形制御回路・設定回路17A−2の例を示している。
同図では、書き込み電流波形制御回路・設定回路17A−2の1カラム分についてのみ示す。よって、実際は、図97に示す要素(書き込みビット線ドライバ/シンカー・トリガ回路26及び設定回路23B)が、カラムの数だけ存在する。
【0843】
書き込み電流波形制御回路・設定回路17A−2は、書き込みビット線ドライバ/シンカー・トリガ回路26及び設定回路23Bから構成される。
【0844】
書き込みビット線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITEに基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BP<0>〜BP<3>及び書き込みビット線シンク信号WBLSNKを生成する。
【0845】
設定回路23Bは、設定データに基づいて、書き込みビット線ドライブ信号(電流波形生成信号)BS<0>〜BS<3>を出力する。設定データは、プログラム信号PROG、アドレス信号(カラムi)及び入力データD<0>〜D<3>に基づいて、予め、設定回路23B内の記憶素子(ヒューズ素子、TMR素子など)にプログラムされる。
【0846】
設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データD<0>〜D<3>は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路23Bに設定データを登録することができる。
【0847】
書き込み信号WRITEは、書き込み動作時に“H”となる信号である。
【0848】
書き込みワード線ドライバ/シンカー・トリガ回路26は、書き込み信号WRITEが“H”になると、書き込みビット線シンク信号WBLSNKを“H”にすると共に、例えば、所定のタイミングで、書き込みビット線ドライブ信号BP<0>〜BP<3>を“H”及び“L”に設定する。
【0849】
設定回路23Bは、常に、書き込みビット線ドライブ信号BS<0>〜BS<3>を出力している。
【0850】
書き込みビット線ドライブ信号BP<0>〜BP<3>は、書き込みビット線電流の電流波形の基となる信号である。書き込みビット線ドライブ信号BS<0>〜BS<3>は、書き込みビット線ドライブ信号BP<0>〜BP<3>を選択する機能を持つ。
【0851】
ここで、図96の書き込み電流波形制御回路・設定回路16A−2と、図97の書き込み電流波形制御回路・設定回路17A−2は、共に、書き込みビット線ドライブ信号BP<0>〜BP<3>,BS<0>〜BS<3>及び書き込みビット線シンク信号WBLSNKを出力している。つまり、書き込みビット線電流の電流波形は、書き込みビット線電流の向き(書き込みデータ)によらず、同じとなる。
【0852】
また、図96の書き込み電流波形制御回路・設定回路16A−2の構成と、図97の書き込み電流波形制御回路・設定回路17A−2の構成は、完全に、同一となる。例えば、図72の回路を、ビット線ドライバ/シンカー・トリガ回路26として、図75の回路を、設定回路23Bとして、それぞれ使用できる。
【0853】
従って、レイアウト的に可能ならば、図96の書き込み電流波形制御回路・設定回路16A−2と、図97の書き込み電流波形制御回路・設定回路17A−2とを、1つにまとめても構わない。
【0854】
iii. まとめ
以上、説明したように、磁気ランダムアクセスメモリの回路例4によれば、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、書き込みワード/ビット線毎に、プログラミングにより設定できる。これにより、例えば、実施例1〜10の書き込み原理を実現可能にし、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0855】
また、回路例4では、書き込みビット線ドライブ信号BP<0>〜BP<3>,BS<0>〜BS<3>を、書き込みビット線電流の向き(書き込みデータ)によらず、共有化しているため、書き込み電流波形制御回路・設定回路の構成を簡略化することができる。
【0856】
(3) メモリセルアレイを積み重ねる場合
近年では、メモリセル(TMR素子)の高集積化を実現するため、半導体基板(チップ)上にメモリセルアレイを複数段に積み重ねるセルアレイ構造が数多く提案されている。
【0857】
本発明に関わる書き込み原理及びこれを実現する回路方式については、上述した通りであるが、これらを、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリに適用することも可能である。
【0858】
i. チップ毎又はセルアレイ毎に設定する場合
まず、書き込みワード/ビット線電流の電流波形をチップ毎又はセルアレイ毎に設定する場合の例について説明する。
【0859】
図98は、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリの概略を示している。
【0860】
これは、上述の「 (1) チップ毎又はセルアレイ毎に設定する場合」の回路例1〜3を、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリに適用した場合に相当する。
【0861】
半導体基板(磁気ランダムアクセスメモリチップ)11A上には、n(nは、複数)段に、メモリセルアレイ12−1,12−2,・・・12−nが積み重ねられている。ここで、メモリセルアレイ12−1,12−2,・・・12−nは、それぞれ、周辺回路の一部、例えば、ロウデコーダ&書き込みワード線ドライバ/シンカー、カラムデコーダ&書き込みビット線ドライバ/シンカーなどを含んでいるものとする。
【0862】
入力データは、データ入力レシーバ19を経由して、セレクタ34に入力される。セレクタ34は、入力データを、選択されたメモリセルアレイ12−iに転送する。なお、セレクタ34の代わりに、デマルチプレクサを用いてもよい。
【0863】
出力データは、メモリセルアレイ12−1,12−2,・・・12−nのセンスアンプ20から、セレクタ35を経由して、データ出力ドライバ21に転送される。セレクタ35は、選択されたメモリセルアレイ12−iのセンスアンプ20からの出力データを、データ出力ドライバ21に転送する。なお、セレクタ35の代わりに、マルチプレクサを用いてもよい。
【0864】
設定回路23には、書き込みワード/ビット線電流の電流波形を決定する設定データが記憶される。また、書き込み電流波形制御回路24は、制御回路22からの書き込み信号WRITE及び設定回路23からの設定データに基づいて、実際に、書き込みワード/ビット線電流の電流波形を決定する。
【0865】
電流波形は、全てのメモリセルアレイで共通であってもよいし(チップ毎の設定)、メモリセルアレイ毎に異なるようにしてもよい(メモリセルアレイ毎の設定)。後者の場合には、設定回路23及び書き込み電流波形制御回路24は、メモリセルアレイ毎に設けられる。
【0866】
書き込み電流波形制御回路24は、書き込みワード/ビット線ドライブ信号をメモリセルアレイ12−1,12−2,・・・12−nに出力する。
【0867】
ii. 書き込みワード/ビット線毎に設定する場合
次に、書き込みワード/ビット線電流の電流波形を書き込みワード/ビット線毎に設定する場合の例について説明する。
【0868】
図99は、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリの概略を示している。
【0869】
これは、上述の「 (2) 書き込みワード/ビット線毎に設定する場合」の回路例1〜4を、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリに適用した場合に相当する。
【0870】
半導体基板(磁気ランダムアクセスメモリチップ)11A上には、n(nは、複数)段に、メモリセルアレイ12−1,12−2,・・・12−nが積み重ねられている。ここで、メモリセルアレイ12−1,12−2,・・・12−nは、それぞれ、周辺回路の一部、例えば、ロウデコーダ&書き込みワード線ドライバ/シンカー、カラムデコーダ&書き込みビット線ドライバ/シンカーなどを含んでいるものとする。
【0871】
入力データは、データ入力レシーバ19を経由して、セレクタ34に入力される。セレクタ34は、入力データを、選択されたメモリセルアレイ12−iに転送する。なお、セレクタ34の代わりに、デマルチプレクサを用いてもよい。
【0872】
出力データは、メモリセルアレイ12−1,12−2,・・・12−nのセンスアンプ20から、セレクタ35を経由して、データ出力ドライバ21に転送される。セレクタ35は、選択されたメモリセルアレイ12−iのセンスアンプ20からの出力データを、データ出力ドライバ21に転送する。なお、セレクタ35の代わりに、マルチプレクサを用いてもよい。
【0873】
制御回路22からの書き込み信号WRITEは、メモリセルアレイ12−1,12−2,・・・12−nに供給される。メモリセルアレイ12−1,12−2,・・・12−nは、それぞれ、書き込み電流波形制御回路・設定回路を有している。
【0874】
書き込み電流波形制御回路・設定回路内の設定回路には、書き込みワード/ビット線電流の電流波形を決定する設定データが記憶される。また、書き込み電流波形制御回路・設定回路は、書き込み信号WRITE及び設定データに基づいて、書き込みワード/ビット線毎に、実際に、書き込みワード/ビット線電流の電流波形を決定する。
【0875】
iii. まとめ
以上、説明したように、本発明に関わる書き込み原理及びそれを実現する回路方式は、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリにも適用可能である。
【0876】
従って、このような複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリにおいても、書き込みワード/ビット線に対する書き込み電流の電流供給/遮断タイミング、大きさ及びその時間的変化(電流波形)を、書き込みワード/ビット線毎に、プログラミングにより設定できる。これにより、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【0877】
(4) 実施例9のためのワード線/ビット線ドライバ/シンカー
実施例9は、書き込みワード線電流の大きさ及び書き込みビット線電流の大きさをアナログ的に変化させ、合成磁界Hx+Hyの向き及び強さをアナログ的に変化させる例である。
【0878】
これを実現するためのロウデコーダ&書き込みワード線ドライバ/シンカーとカラムデコーダ&書き込みビット線ドライバ/シンカーについて説明する。
【0879】
▲1▼ ロウデコーダ&書き込みワード線ドライバ/シンカー
図100は、ロウデコーダ&書き込みワード線ドライバ/シンカーの回路例を示している。
【0880】
ロウデコーダ&書き込みワード線ドライバ(1ロウ分)14は、NANDゲート回路TND1、PチャネルMOSトランジスタTP1,TPa〜TPd、NチャネルMOSトランジスタTNa〜TNc及びキャパシタCP1から構成される。
【0881】
PチャネルMOSトランジスタTP1のゲートは、NANDゲート回路TND1の出力端子に接続され、そのソースは、PチャネルMOSトランジスタTPaを経由して電源端子VDDに接続され、そのドレインは、書き込みワード線WWLi(i=1,・・・)の一端に接続される。
【0882】
書き込みワード線シンカー(1ロウ分)15は、NチャネルMOSトランジスタTN1から構成される。NチャネルMOSトランジスタTN1のソースは、接地端子VSSに接続され、そのドレインは、書き込みワード線WWLi(i=1,・・・)の他端に接続される。
【0883】
NANDゲート回路TND1には、複数ビットから構成されるロウアドレス信号(ロウi毎に異なる)及び書き込みワード線ドライブ信号WWLDRVが入力され、NチャネルMOSトランジスタTN1のゲートには、書き込みワード線シンク信号WWLSNKが入力される。
【0884】
選択されたロウiでは、ロウアドレス信号の全てのビットが“H”となる。このため、選択されたロウiでは、書き込みワード線ドライブ信号WWLDRVが“H”となったときに、PチャネルMOSトランジスタTP1がオン状態となる。また、書き込みワード線シンク信号WWLSNKが“H”となると、NチャネルMOSトランジスタTN1がオン状態となる。
【0885】
PチャネルMOSトランジスタTP1とNチャネルMOSトランジスタTN1が共にオン状態となると、書き込みワード線電流は、ロウデコーダ&書き込みワード線ドライバ14から、書き込みワード線WWLiを経由して、書き込みワード線シンカー15に向かって流れる。
【0886】
ここで、本例では、書き込みワード線WWLiに流れる書き込みワード線電流の大きさは、PチャネルMOSトランジスタTPaのゲート電位VPGWによって決定される。VPGWは、キャパシタCP1の一端の電位であるが、その電位は、制御信号bWWLCTR及びリセット信号RESETが共に“L”になると、アナログ的に変化する。
【0887】
即ち、リセット信号RESETが“L”のとき、制御信号bWWLCTRが“L”になると、定電流i1は、カレントミラー回路TNa,TNb及びカレントミラー回路TPb,TPcを経由して、キャパシタCP1に供給される。その結果、キャパシタCP1の一端の電位VPGWは、次第に上昇し、書き込みワード線電流は、次第に小さくなる。
【0888】
このようなロウデコーダ&書き込みワード線ドライバ/シンカーによれば、書き込みワード線ドライブ信号WWLDRV及び書き込みワード線シンク信号WWLSNKが“H”又は“L”になるタイミングを制御することにより、選択されたロウi内の書き込みワード線WWLiに書き込み電流を流すタイミング及びその書き込みワード線WWLiに流れる書き込み電流を遮断するタイミングを制御することができる。
【0889】
また、書き込みワード線WWLiに流れる書き込み電流の大きさは、PチャネルMOSトランジスタTPaのゲート電位VPGWを制御することにより、アナログ的に変化させることができる。なお、VPGWの電位変化範囲を規定すれば、書き込みワード線WWLiに流れる書き込み電流の大きさは、VPGWの値に正確に比例した形で、変化させることができる。
【0890】
さらに、書き込みワード線ドライブ信号WWLDRVを“L”に設定した後、書き込みワード線シンク信号WWLSNKを“L”に設定すれば、書き込み動作後の書き込みワード線WWLiの電位を完全に0Vにすることができる。
【0891】
なお、定電流i1は、例えば、図102に示すような定電流回路により生成される。
【0892】
▲2▼ カラムデコーダ&書き込みビット線ドライバ/シンカー
図101は、カラムデコーダ&書き込みビット線ドライバ/シンカーの回路例を示している。
【0893】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16Aは、NANDゲート回路QND1、ANDゲート回路QAD1、PチャネルMOSトランジスタQP1,TPa,TPb、NチャネルMOSトランジスタQN1,TNa,TNb,TNd及びキャパシタCP2から構成される。
【0894】
PチャネルMOSトランジスタQP1のゲートは、NANDゲート回路QND1の出力端子に接続され、そのソースは、PチャネルMOSトランジスタTPaを経由して電源端子VDDに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の一端に接続される。NチャネルMOSトランジスタQN1のゲートは、ANDゲート回路QAD1の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLiの一端に接続される。
【0895】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)17Aは、NANDゲート回路QND2、ANDゲート回路QAD2、PチャネルMOSトランジスタQP2,TPe及びNチャネルMOSトランジスタQN2から構成される。
【0896】
PチャネルMOSトランジスタQP2のゲートは、NANDゲート回路QND2の出力端子に接続され、そのソースは、PチャネルMOSトランジスタTPeを経由して電源端子VDDに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の他端に接続される。NチャネルMOSトランジスタQN2のゲートは、ANDゲート回路QAD2の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLiの他端に接続される。
【0897】
NANDゲート回路QND1,QND2には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みビット線ドライブ信号WBLDRVが入力される。ANDゲート回路QAD1,QAD2には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みビット線シンク信号WBLSNKが入力される。
【0898】
また、NANDゲート回路QND1及びANDゲート回路QAD2には、書き込みデータDATA(“H”又は“L”)が入力され、NANDゲート回路QND2及びANDゲート回路QAD1には、書き込みデータDATAの反転信号bDATAが入力される。
【0899】
選択されたカラムiでは、カラムアドレス信号の全てのビットが“H”となる。このため、選択されたカラムiでは、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが“H”になったとき、書き込みデータDATAの値に応じた向きを有する書き込みビット線電流が、書き込みビット線WBLiに流れる。
【0900】
例えば、書き込みデータDATAが“1”(=“H”)のときには、PチャネルMOSトランジスタQP1及びNチャネルMOSトランジスタQN2がオン状態となるため、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aからカラムデコーダ&書き込みビット線ドライバ/シンカー17Aに向かう書き込みビット線電流が流れる。
【0901】
また、書き込みデータDATAが“0”(=“L”)のときには、PチャネルMOSトランジスタQP2及びNチャネルMOSトランジスタQN1がオン状態となるため、カラムデコーダ&書き込みビット線ドライバ/シンカー17Aからカラムデコーダ&書き込みビット線ドライバ/シンカー16Aに向かう書き込みビット線電流が流れる。
【0902】
ここで、本例では、書き込みビット線WBLiに流れる書き込み電流の大きさは、PチャネルMOSトランジスタTPa,TPeのゲート電位VPGBによって決定される。VPGBは、キャパシタCP2の一端の電位であるが、その電位は、制御信号WBLCTRが“H”、リセット信号RESETが“L”になると、アナログ的に変化する。
【0903】
即ち、リセット信号RESETの反転信号bRESETが“H”のとき、制御信号WBLCTRが“H”になると、定電流j1は、カレントミラー回路TNa,TNbを経由して、NチャネルMOSトランジスタTNdに流れる。この電流は、キャパシタCP2の一端の電荷を放電する。その結果、キャパシタCP2の一端の電位VPGBは、次第に低下し、書き込みビット線電流は、次第に大きくなる。
【0904】
このようなカラムデコーダ&書き込みビット線ドライバ/シンカーによれば、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが“H”又は“L”になるタイミングを制御することにより、選択されたカラムi内の書き込みビット線WBLiに書き込み電流を流すタイミング及びその書き込みビット線WBLiに流れる書き込み電流を遮断するタイミングを制御することができる。
【0905】
また、書き込みビット線WBLiに流れる書き込み電流の大きさは、PチャネルMOSトランジスタTPa,TPeのゲート電位VPGBを制御することにより、アナログ的に変化させることができる。なお、VPGBの電位変化範囲を規定すれば、書き込みビット線WBLiに流れる書き込み電流の大きさは、VPGBの値に正確に比例した形で、変化させることができる。
【0906】
さらに、書き込みビット線ドライブ信号WBLDRVを“L”に設定した後、書き込みビット線シンク信号WBLSNKを“L”に設定すれば、書き込み動作後の書き込みビット線WBLiの電位を完全に0Vにすることができる。
【0907】
なお、定電流j1は、例えば、図102に示すような定電流回路により生成される。
【0908】
▲3▼ 動作波形例
図103は、図100の書き込みワード線ドライバ/シンカー及び図101の書き込みビット線ドライバ/シンカーの動作波形例を示している。
【0909】
書き込みワード線ドライブ信号WWLDRV及び書き込みワード線シンク信号WWLSNKが“H”になると、書き込みワード線電流が書き込みワード線WWLiに流れる。
【0910】
リセット信号RESETが“L”及び制御信号bWWLCTRが“L”になると、図100のキャパシタCP1が次第に充電されるため、VPGWの値は、次第に上昇していく。
【0911】
このVPGWの変化に対応して、書き込みワード線電流も、アナログ的に変化する。
【0912】
一方、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが“H”になると、書き込みビット線電流が書き込みビット線WBLiに流れる。
【0913】
リセット信号RESETが“L”及び制御信号WBLCTRが“H”になると、図101のキャパシタCP2の電荷が次第に放電されるため、VPGBの値は、次第に低下していく。
【0914】
このVPGBの変化に対応して、書き込みビット線電流も、アナログ的に変化する。
【0915】
(5) 実施例10のためのワード線/ビット線ドライバ/シンカー
実施例10は、書き込みワード線電流の大きさ及び書き込みビット線電流の大きさをアナログ的に変化させ、合成磁界Hx+Hyの強さを一定としつつ、その向きをアナログ的に変化させる例である。
【0916】
これを実現するためのロウデコーダ&書き込みワード線ドライバ/シンカーとカラムデコーダ&書き込みビット線ドライバ/シンカーについて説明する。
【0917】
▲1▼ ロウデコーダ&書き込みワード線ドライバ/シンカー
図104は、ロウデコーダ&書き込みワード線ドライバ/シンカーの回路例を示している。
【0918】
ロウデコーダ&書き込みワード線ドライバ(1ロウ分)14は、NANDゲート回路TND1及びPチャネルMOSトランジスタTP1,TPaから構成される。PチャネルMOSトランジスタTP1のゲートは、NANDゲート回路TND1の出力端子に接続され、そのソースは、PチャネルMOSトランジスタTPaを経由して電源端子VDDに接続され、そのドレインは、書き込みワード線WWLi(i=1,・・・)の一端に接続される。
【0919】
書き込みワード線シンカー(1ロウ分)15は、NチャネルMOSトランジスタTN1から構成される。NチャネルMOSトランジスタTN1のソースは、接地端子VSSに接続され、そのドレインは、書き込みワード線WWLi(i=1,・・・)の他端に接続される。
【0920】
NANDゲート回路TND1には、複数ビットから構成されるロウアドレス信号(ロウi毎に異なる)及び書き込みワード線ドライブ信号WWLDRVが入力され、NチャネルMOSトランジスタTN1のゲートには、書き込みワード線シンク信号WWLSNKが入力される。
【0921】
選択されたロウiでは、ロウアドレス信号の全てのビットが“H”となる。このため、選択されたロウiでは、書き込みワード線ドライブ信号WWLDRVが“H”となったときに、PチャネルMOSトランジスタTP1がオン状態となる。また、書き込みワード線シンク信号WWLSNKが“H”となると、NチャネルMOSトランジスタTN1がオン状態となる。
【0922】
PチャネルMOSトランジスタTP1とNチャネルMOSトランジスタTN1が共にオン状態となると、書き込みワード線電流は、ロウデコーダ&書き込みワード線ドライバ14から、書き込みワード線WWLiを経由して、書き込みワード線シンカー15に向かって流れる。
【0923】
ここで、本例では、書き込みワード線WWLiに流れる書き込みワード線電流の大きさは、PチャネルMOSトランジスタTPaのゲート電位VPGWによって決定される。VPGWは、例えば、図106に示すようなVPGW生成回路により生成される。
【0924】
リセット信号RESETが“L”のとき、制御信号bWCTRが“L”になると、定電流i1は、カレントミラー回路TNa,TNb及びカレントミラー回路TPb,TPcを経由して、キャパシタCP1に供給される。その結果、NチャネルMOSトランジスタTNgに多くの電流が流れ、VPGBは、低下する。
【0925】
一方、制御信号WCTRは、“H”であるため、定電流j1は、NチャネルMMOSトランジスタTNf,TNgに流れる電流を決定する。つまり、上述のように、NチャネルMOSトランジスタTNgに多くの電流が流れ、VPGBが低下すると、VPGWは、上昇する。その結果、書き込みワード線電流は、次第に小さくなる。
【0926】
本例では、書き込みワード線電流と書き込みビット線電流の合計値は、定電流j1により決定される。また、定電流i1は、書き込みビット線電流の値を決定する。即ち、書き込みワード線電流の値は、書き込みワード線電流と書き込みビット線電流の合計値から書き込みビット線電流の値を引いた値となる。
【0927】
このようなロウデコーダ&書き込みワード線ドライバ/シンカーによれば、書き込みワード線ドライブ信号WWLDRV及び書き込みワード線シンク信号WWLSNKが“H”又は“L”になるタイミングを制御することにより、選択されたロウi内の書き込みワード線WWLiに書き込み電流を流すタイミング及びその書き込みワード線WWLiに流れる書き込み電流を遮断するタイミングを制御することができる。
【0928】
また、書き込みワード線WWLiに流れる書き込み電流の大きさは、PチャネルMOSトランジスタTPaのゲート電位VPGWを制御することにより、アナログ的に変化させることができる。なお、VPGWの電位変化範囲を規定すれば、書き込みワード線WWLiに流れる書き込み電流の大きさは、VPGWの値に正確に比例した形で、変化させることができる。
【0929】
さらに、書き込みワード線ドライブ信号WWLDRVを“L”に設定した後、書き込みワード線シンク信号WWLSNKを“L”に設定すれば、書き込み動作後の書き込みワード線WWLiの電位を完全に0Vにすることができる。
【0930】
なお、定電流i1は、例えば、図107に示すような定電流回路により生成される。
【0931】
▲2▼ カラムデコーダ&書き込みビット線ドライバ/シンカー
図105は、カラムデコーダ&書き込みビット線ドライバ/シンカーの回路例を示している。
【0932】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)16Aは、NANDゲート回路QND1、ANDゲート回路QAD1、PチャネルMOSトランジスタQP1,TPa及びNチャネルMOSトランジスタQN1から構成される。
【0933】
PチャネルMOSトランジスタQP1のゲートは、NANDゲート回路QND1の出力端子に接続され、そのソースは、PチャネルMOSトランジスタTPaを経由して電源端子VDDに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の一端に接続される。NチャネルMOSトランジスタQN1のゲートは、ANDゲート回路QAD1の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLiの一端に接続される。
【0934】
カラムデコーダ&書き込みビット線ドライバ/シンカー(1カラム分)17Aは、NANDゲート回路QND2、ANDゲート回路QAD2、PチャネルMOSトランジスタQP2,TPe及びNチャネルMOSトランジスタQN2から構成される。
【0935】
PチャネルMOSトランジスタQP2のゲートは、NANDゲート回路QND2の出力端子に接続され、そのソースは、PチャネルMOSトランジスタTPeを経由して電源端子VDDに接続され、そのドレインは、書き込みビット線WBLi(i=1,・・・)の他端に接続される。NチャネルMOSトランジスタQN2のゲートは、ANDゲート回路QAD2の出力端子に接続され、そのソースは、接地端子VSSに接続され、そのドレインは、書き込みビット線WBLiの他端に接続される。
【0936】
NANDゲート回路QND1,QND2には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みビット線ドライブ信号WBLDRVが入力される。ANDゲート回路QAD1,QAD2には、複数ビットから構成されるカラムアドレス信号(カラムi毎に異なる)及び書き込みビット線シンク信号WBLSNKが入力される。
【0937】
また、NANDゲート回路QND1及びANDゲート回路QAD2には、書き込みデータDATA(“H”又は“L”)が入力され、NANDゲート回路QND2及びANDゲート回路QAD1には、書き込みデータDATAの反転信号bDATAが入力される。
【0938】
選択されたカラムiでは、カラムアドレス信号の全てのビットが“H”となる。このため、選択されたカラムiでは、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが“H”になったとき、書き込みデータDATAの値に応じた向きを有する書き込み電流が、書き込みビット線WBLiに流れる。
【0939】
例えば、書き込みデータDATAが“1”(=“H”)のときには、PチャネルMOSトランジスタQP1及びNチャネルMOSトランジスタQN2がオン状態となるため、カラムデコーダ&書き込みビット線ドライバ/シンカー16Aからカラムデコーダ&書き込みビット線ドライバ/シンカー17Aに向かう書き込み電流が流れる。
【0940】
また、書き込みデータDATAが“0”(=“L”)のときには、PチャネルMOSトランジスタQP2及びNチャネルMOSトランジスタQN1がオン状態となるため、カラムデコーダ&書き込みビット線ドライバ/シンカー17Aからカラムデコーダ&書き込みビット線ドライバ/シンカー16Aに向かう書き込み電流が流れる。
【0941】
ここで、本例では、書き込みビット線WBLiに流れる書き込みビット線電流の大きさは、PチャネルMOSトランジスタTPa,TPeのゲート電位VPGBによって決定される。VPGBは、例えば、図106に示すようなVPGB生成回路により生成される。
【0942】
このようなカラムデコーダ&書き込みビット線ドライバ/シンカーによれば、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが“H”又は“L”になるタイミングを制御することにより、選択されたカラムi内の書き込みビット線WBLiに書き込み電流を流すタイミング及びその書き込みビット線WBLiに流れる書き込み電流を遮断するタイミングを制御することができる。
【0943】
また、書き込みビット線WBLiに流れる書き込み電流の大きさは、PチャネルMOSトランジスタTPa,TPeのゲート電位VPGBを制御することにより、アナログ的に変化させることができる。なお、VPGBの電位変化範囲を規定すれば、書き込みビット線WBLiに流れる書き込み電流の大きさは、VPGBの値に正確に比例した形で、変化させることができる。
【0944】
さらに、書き込みビット線ドライブ信号WBLDRVを“L”に設定した後、書き込みビット線シンク信号WBLSNKを“L”に設定すれば、書き込み動作後の書き込みビット線WBLiの電位を完全に0Vにすることができる。
【0945】
なお、定電流j1は、例えば、図107に示すような定電流回路により生成される。
【0946】
▲3▼ 動作波形例
図108は、図104の書き込みワード線ドライバ/シンカー及び図105の書き込みビット線ドライバ/シンカーの動作波形例を示している。
【0947】
書き込みワード線ドライブ信号WWLDRV及び書き込みワード線シンク信号WWLSNKが“H”になると、書き込みワード線電流が書き込みワード線WWLiに流れる。
【0948】
リセット信号RESETが“L”及び制御信号bWCTRが“L”になると、図105のVPGBの値は、低下し、図104のVPGWの値は、上昇する。VPGWの変化に対応して、書き込みワード線電流も、アナログ的に変化する。本例では、書き込みワード線電流の値は、書き込みワード線電流と書き込みビット線電流の合計値から書き込みビット線電流の値を引いた値となっている。
【0949】
一方、書き込みビット線ドライブ信号WBLDRV及び書き込みビット線シンク信号WBLSNKが“H”になると、書き込みビット線電流が書き込みビット線WBLiに流れる。
【0950】
リセット信号RESETが“L”及び制御信号WCTRが“H”になると、図105のVPGBの値は、低下する。VPGBの変化に対応して、書き込みビット線電流も、アナログ的に変化する。
【0951】
3. その他
本発明の書き込み原理及びそれを実現する回路方式は、セルアレイ構造のタイプにかかわらず、いかなる磁気ランダムアクセスメモリにも適用できる。
【0952】
例えば、図111に示すようなクロスポイント型のセルアレイ構造を有する磁気ランダムアクセスメモリは、もちろんのこと、1つ又はそれ以上のTMR素子に1つの読み出し選択スイッチ(MOSトランジスタ)を接続したセルアレイ構造を有する磁気ランダムアクセスメモリにも、本発明の書き込み原理及びそれを実現する回路方式を適用できる。
【0953】
また、クロスポイント型ではないが、読み出し選択スイッチを有しない磁気ランダムアクセスメモリ、読み出しビット線と書き込みビットを別々に設けた磁気ランダムアクセスメモリや、1つのTMR素子に複数ビットを記憶させるようにした磁気ランダムアクセスメモリなどにも、本発明の書き込み原理及びそれを実現する回路方式を適用できる。
【0954】
【発明の効果】
以上、説明したように、本発明の磁気ランダムアクセスメモリによれば、書き込み電流を書き込みワード/ビット線に供給するタイミングや、書き込み電流の電流値の時間的変化(パルス形状)などを工夫することにより、TMR素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【図面の簡単な説明】
【図1】本発明に関わる書き込み原理の実施例1の一ステップを示す図。
【図2】本発明に関わる書き込み原理の実施例1の一ステップを示す図。
【図3】本発明に関わる書き込み原理の実施例1の全ステップを示す図。
【図4】本発明に関わる書き込み原理の実施例2の一ステップを示す図。
【図5】本発明に関わる書き込み原理の実施例2の一ステップを示す図。
【図6】本発明に関わる書き込み原理の実施例2の一ステップを示す図。
【図7】本発明に関わる書き込み原理の実施例2の全ステップを示す図。
【図8】本発明に関わる書き込み原理の実施例3の一ステップを示す図。
【図9】本発明に関わる書き込み原理の実施例3の一ステップを示す図。
【図10】本発明に関わる書き込み原理の実施例3の一ステップを示す図。
【図11】本発明に関わる書き込み原理の実施例3の全ステップを示す図。
【図12】本発明に関わる書き込み原理の実施例4の一ステップを示す図。
【図13】本発明に関わる書き込み原理の実施例4の一ステップを示す図。
【図14】本発明に関わる書き込み原理の実施例4の一ステップを示す図。
【図15】本発明に関わる書き込み原理の実施例4の全ステップを示す図。
【図16】本発明に関わる書き込み原理の実施例5の一ステップを示す図。
【図17】本発明に関わる書き込み原理の実施例5の一ステップを示す図。
【図18】本発明に関わる書き込み原理の実施例5の全ステップを示す図。
【図19】本発明に関わる書き込み原理の実施例6の一ステップを示す図。
【図20】本発明に関わる書き込み原理の実施例6の一ステップを示す図。
【図21】本発明に関わる書き込み原理の実施例6の一ステップを示す図。
【図22】本発明に関わる書き込み原理の実施例6の全ステップを示す図。
【図23】本発明に関わる書き込み原理の実施例7の一ステップを示す図。
【図24】本発明に関わる書き込み原理の実施例7の一ステップを示す図。
【図25】本発明に関わる書き込み原理の実施例7の一ステップを示す図。
【図26】本発明に関わる書き込み原理の実施例7の全ステップを示す図。
【図27】本発明に関わる書き込み原理の実施例8の一ステップを示す図。
【図28】本発明に関わる書き込み原理の実施例8の一ステップを示す図。
【図29】本発明に関わる書き込み原理の実施例8の一ステップを示す図。
【図30】本発明に関わる書き込み原理の実施例8の全ステップを示す図。
【図31】本発明に関わる書き込み原理の実施例9を示す図。
【図32】実施例9に関して、磁界の強さの変化の様子を示す図。
【図33】本発明に関わる書き込み原理の実施例9の全ステップを示す図。
【図34】本発明に関わる書き込み原理の実施例10を示す図。
【図35】実施例10に関して、磁界の強さの変化の様子を示す図。
【図36】本発明に関わる書き込み原理の実施例10の全ステップを示す図。
【図37】実施例1〜10をチップ毎又はセルアレイ毎に実現するMRAMの回路例1の全体構成を示す図。
【図38】回路例1の書き込みワード線ドライバ/シンカーの例を示す図。
【図39】回路例1の書き込みビット線ドライバ/シンカーの例を示す図。
【図40】回路例1の書き込み電流波形制御回路の例を示す図。
【図41】回路例1の書き込みワード線ドライバ/シンカー・トリガ回路の例を示す図。
【図42】回路例1の書き込みビット線ドライバ/シンカー・トリガ回路の例を示す図。
【図43】回路例1の設定回路の例を示す図。
【図44】回路例1の設定回路内のレジスタの例を示す図。
【図45】回路例1の設定回路内のレジスタの例を示す図。
【図46】回路例1に使用されるVclamp生成回路の例を示す図。
【図47】回路例1の設定回路内のデコーダの例を示す図。
【図48】実施例1〜10をチップ毎又はセルアレイ毎に実現するMRAMの回路例2の全体構成を示す図。
【図49】回路例2の書き込みワード線ドライバ/シンカーの例を示す図。
【図50】回路例2の書き込みビット線ドライバ/シンカーの例を示す図。
【図51】回路例2の書き込み電流波形制御回路の例を示す図。
【図52】回路例2の書き込みワード線ドライバ/シンカー・トリガ回路の例を示す図。
【図53】回路例2の書き込みビット線ドライバ/シンカー・トリガ回路の例を示す図。
【図54】回路例2に使用される波形生成回路の例を示す図。
【図55】回路例2に使用される波形生成回路内の遅延回路の例を示す図。
【図56】回路例2に使用される定電流源回路の例を示す図。
【図57】回路例2に関わるMRAMの動作の例を示す波形図。
【図58】回路例2の設定回路の例を示す図。
【図59】回路例2の設定回路内のレジスタの例を示す図。
【図60】回路例2の設定回路内のデコーダの例を示す図。
【図61】実施例1〜10をチップ毎又はセルアレイ毎に実現するMRAMの回路例3の全体構成を示す図。
【図62】回路例3の書き込みビット線ドライバ/シンカーの例を示す図。
【図63】回路例3の書き込みビット線ドライバ/シンカー・トリガ回路の例を示す図。
【図64】回路例3の書き込みビット線ドライバ/シンカー・トリガ回路の例を示す図。
【図65】実施例1〜10を書き込みワード/ビット線毎に実現するMRAMの回路例1の全体構成を示す図。
【図66】回路例1の書き込みワード線ドライバ/シンカーの例を示す図。
【図67】回路例1の書き込みビット線ドライバ/シンカーの例を示す図。
【図68】回路例1の書き込み電流波形制御回路・設定回路の例を示す図。
【図69】回路例1の書き込み電流波形制御回路・設定回路の例を示す図。
【図70】回路例1の書き込み電流波形制御回路・設定回路の例を示す図。
【図71】回路例1の書き込みワード線ドライバ/シンカー・トリガ回路の例を示す図。
【図72】回路例1の書き込みビット線ドライバ/シンカー・トリガ回路の例を示す図。
【図73】回路例1の書き込みビット線ドライバ/シンカー・トリガ回路の例を示す図。
【図74】回路例1の設定回路の例を示す図。
【図75】回路例1の設定回路の例を示す図。
【図76】回路例1の設定回路の例を示す図。
【図77】回路例1に関わるMRAMの動作の例を示す波形図。
【図78】回路例1に関わるMRAMの動作の例を示す波形図。
【図79】回路例2の書き込みワード線ドライバ/シンカー・トリガ回路の例を示す図。
【図80】回路例2の書き込みビット線ドライバ/シンカー・トリガ回路の例を示す図。
【図81】回路例2の書き込みビット線ドライバ/シンカー・トリガ回路の例を示す図。
【図82】回路例2に使用される波形生成回路の例を示す図。
【図83】図82の波形生成回路の動作波形を示す図。
【図84】回路例2に使用される波形生成回路の例を示す図。
【図85】図84の波形生成回路の動作波形を示す図。
【図86】回路例2に使用される波形生成回路の例を示す図。
【図87】図86の波形生成回路の動作波形を示す図。
【図88】回路例2に使用される波形生成回路の例を示す図。
【図89】図88の波形生成回路の動作波形を示す図。
【図90】回路例2に関わるMRAMの動作の例を示す波形図。
【図91】回路例2に関わるMRAMの動作の例を示す波形図。
【図92】回路例3の書き込みビット線ドライバ/シンカーの例を示す図。
【図93】回路例3の書き込み電流波形制御回路・設定回路の例を示す図。
【図94】回路例3の書き込み電流波形制御回路・設定回路の例を示す図。
【図95】回路例4の書き込みビット線ドライバ/シンカーの例を示す図。
【図96】回路例4の書き込み電流波形制御回路・設定回路の例を示す図。
【図97】回路例4の書き込み電流波形制御回路・設定回路の例を示す図。
【図98】本発明に関わる回路方式を複数段に積み重ねられたメモリセルアレイを有するMRAMに適用した場合の概略を示す図。
【図99】本発明に関わる回路方式を複数段に積み重ねられたメモリセルアレイを有するMRAMに適用した場合の概略を示す図。
【図100】実施例9に適用される書き込みワード線ドライバ/シンカーの例を示す図。
【図101】実施例9に適用される書き込みビット線ドライバ/シンカーの例を示す図。
【図102】定電流源回路の例を示す図。
【図103】図100及び図101の回路の動作波形を示す図。
【図104】実施例10に適用される書き込みワード線ドライバ/シンカーの例を示す図。
【図105】実施例10に適用される書き込みビット線ドライバ/シンカーの例を示す図。
【図106】VPGW,VPGB生成回路の例を示す図。
【図107】定電流源回路の例を示す図。
【図108】図104及び図105の回路の動作波形を示す図。
【図109】TMR素子の構造例を示す図。
【図110】TMR素子の2つの状態を示す図。
【図111】磁気ランダムアクセスメモリの書き込み動作原理を示す図。
【図112】TMR曲線を示す図。
【図113】アステロイド曲線を示す図。
【図114】TMR素子の記憶層の磁化方向を示す図。
【図115】従来の書き込み原理の例を示す図。
【符号の説明】
11 :磁気ランダムアクセスメモリ、
12,12−1〜12−n :メモリセルアレイ、
13 :レファレンスセルアレイ、
14,14−1 :ロウデコーダ&書き込みワード線ドライバ、
15 :書き込みワード線シンカー、
16A,16A−1,17A,17A−1 :カラムデコーダ&書き込みビット線ドライバ/シンカー、
16B,17B :レファレンスセル用カラムデコーダ&書き込みビット線ドライバ/シンカー、
18 :アドレスレシーバ、
19 :データ入力レシーバ、
20 :センスアンプ、
21 :データ出力ドライバ、
22 :制御回路、
23 :設定回路、
24 :書き込み電流波形制御回路、
25 :書き込みワード線ドライバ/シンカー・トリガ回路、
25X,26X :電流供給/遮断タイミング決定回路、
25Y,26Y :電流吸収タイミング決定回路、
26 :書き込みビット線ドライバ/シンカー・トリガ回路、
27,28 :遅延回路、
29 :プログラムデータ出力回路、
30 :入力データ転送回路、
31 :Vclamp生成回路、
32 :立ち上がりタイミング決定回路、
33 :立ち下がりタイミング決定回路、
34 :定電流源回路。
Claims (84)
- 容易軸及び困難軸を有する磁気抵抗効果素子に、単独では磁化反転を起こせない大きさを有する前記困難軸に平行な第1磁界を作用させ、その後、
前記磁気抵抗効果素子に、前記第1磁界よりも弱い前記困難軸に平行な第2磁界と、単独では前記磁化反転を起こせない大きさを有する前記容易軸に平行な第3磁界とを同時に作用させ、
前記第2及び第3磁界の合成磁界は、前記磁化反転を起こせる大きさを有することを特徴とする磁気ランダムアクセスメモリの書き込み方法。 - 前記第1及び第2磁界は、時間的に連続して、前記磁気抵抗効果素子に作用することを特徴とする請求項1記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1磁界から前記第2磁界への変化は、磁界の強さが連続的に変化するように行われることを特徴とする請求項1記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1磁界から前記第2磁界への変化は、磁界の強さが複数段階で段階的に変化するように行われることを特徴とする請求項1記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1及び第2磁界は、前記容易軸に平行な方向に流れる第1書き込み電流により発生し、前記第3磁界は、前記困難軸に平行な方向に流れる第2書き込み電流により発生することを特徴とする請求項1記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1及び第2磁界は、前記第1書き込み電流の電流値を時間的に変化させることにより得られることを特徴とする請求項5記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第3磁界の向きは、前記磁気抵抗効果素子に対する書き込みデータの値により決定されることを特徴とする請求項1記載の磁気ランダムアクセスメモリの書き込み方法。
- 容易軸及び困難軸を有する磁気抵抗効果素子に、単独では磁化反転を起こせない大きさを有する前記困難軸に平行な第1磁界を作用させ、その後、
前記磁気抵抗効果素子に、前記第1磁界と、単独では前記磁化反転を起こせない大きさを有する前記容易軸に平行な第2磁界とを同時に作用させ、その後、
前記磁気抵抗効果素子に、前記第2磁界よりも強いが、単独では前記磁化反転を起こせない大きさを有する前記容易軸に平行な第3磁界を作用させ、
前記第1及び第2磁界の合成磁界は、前記磁化反転を起こせる大きさを有することを特徴とする磁気ランダムアクセスメモリの書き込み方法。 - 前記第2及び第3磁界は、時間的に連続して、前記磁気抵抗効果素子に作用することを特徴とする請求項8記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第2磁界から前記第3磁界への変化は、磁界の強さが連続的に変化するように行われることを特徴とする請求項8記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第2磁界から前記第3磁界への変化は、磁界の強さが複数段階で段階的に変化するように行われることを特徴とする請求項8記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1磁界は、前記容易軸に平行な方向に流れる第1書き込み電流により発生し、前記第2及び第3磁界は、前記困難軸に平行な方向に流れる第2書き込み電流により発生することを特徴とする請求項8記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第2及び第3磁界は、前記第2書き込み電流の電流値を時間的に変化させることにより得られることを特徴とする請求項12記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第2及び第3磁界の向きは、前記磁気抵抗効果素子に対する書き込みデータの値により決定されることを特徴とする請求項8記載の磁気ランダムアクセスメモリの書き込み方法。
- 請求項1記載の磁気ランダムアクセスメモリの書き込み方法において、前記第2磁界と前記第3磁界とを同時に作用させた後、前記磁気抵抗効果素子に、単独では前記磁化反転を起こせない大きさを有する前記容易軸に平行な第4磁界のみを作用させることを特徴とする磁気ランダムアクセスメモリの書き込み方法。
- 容易軸及び困難軸を有する磁気抵抗効果素子に、単独では磁化反転を起こせない大きさを有する前記困難軸に平行な第1磁界を作用させ、その後、
前記磁気抵抗効果素子に、単独では前記磁化反転を起こせない大きさを有する前記困難軸に平行な第2磁界と、単独では前記磁化反転を起こせない大きさを有する前記容易軸に平行な第3磁界とを同時に作用させ、その後、
前記磁気抵抗効果素子に、前記第3磁界よりも強いが、単独では前記磁化反転を起こせない大きさを有する前記容易軸に平行な第4磁界のみを作用させ、
前記第2及び第3磁界の合成磁界は、前記磁化反転を起こせる大きさを有することを特徴とする磁気ランダムアクセスメモリの書き込み方法。 - 前記第1及び第2磁界は、時間的に連続して、前記磁気抵抗効果素子に作用することを特徴とする請求項15記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1磁界から前記第2磁界への変化は、磁界の強さが連続的に変化するように行われることを特徴とする請求項17記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1磁界から前記第2磁界への変化は、磁界の強さが複数段階で段階的に変化するように行われることを特徴とする請求項17記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第3及び第4磁界は、時間的に連続して、前記磁気抵抗効果素子に作用することを特徴とする請求項16記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第3磁界から前記第4磁界への変化は、磁界の強さが連続的に変化するように行われることを特徴とする請求項20記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第3磁界から前記第4磁界への変化は、磁界の強さが複数段階で段階的に変化するように行われることを特徴とする請求項20記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1及び第2磁界は、前記容易軸に平行な方向に流れる第1書き込み電流により発生し、前記第3及び第4磁界は、前記困難軸に平行な方向に流れる第2書き込み電流により発生することを特徴とする請求項15又は16記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第3及び第4磁界の向きは、前記磁気抵抗効果素子に対する書き込みデータの値により決定されることを特徴とする請求項15又は16記載の磁気ランダムアクセスメモリの書き込み方法。
- 容易軸及び困難軸を有する磁気抵抗効果素子に、単独では磁化反転を起こせない大きさを有する前記困難軸に平行な第1磁界と、単独では前記磁化反転を起こせない大きさを有する前記容易軸に平行な第2磁界とを同時に作用させ、その後、
前記磁気抵抗効果素子に、前記第1及び第2磁界の代わりに、単独では前記磁化反転を起こせない大きさを有する前記困難軸に平行な第3磁界と、前記第2磁界よりも強いが、単独では前記磁化反転を起こせない大きさを有する前記容易軸に平行な第4磁界とを同時に作用させ、その後、
前記磁気抵抗効果素子に、前記第3及び第4磁界の代わりに、前記第3磁界よりも弱い前記困難軸に平行な第5磁界と、単独では前記磁化反転を起こせない大きさを有する前記容易軸に平行な第6磁界とを同時に作用させ、
前記第1及び第2磁界の合成磁界は、前記磁化反転を起こせる大きさを有し、前記第3及び第4磁界の合成磁界は、前記磁化反転を起こせる大きさを有し、前記第5及び第6磁界の合成磁界は、前記磁化反転を起こせる大きさを有し、
前記第5及び第6磁界の合成磁界の向きは、前記第1及び第2合成磁界の向きよりも前記容易軸よりである
ことを特徴とする磁気ランダムアクセスメモリの書き込み方法。 - 前記第1及び第3磁界は、同じ強さを有することを特徴とする請求項25記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第3磁界は、前記1磁界よりも弱いことを特徴とする請求項25記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1磁界から前記第3磁界への変化及び前記第3磁界から前記第5磁界への変化は、磁界の強さが連続的に変化するように行われることを特徴とする請求項27記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1磁界から前記第3磁界への変化及び前記第3磁界から前記第5磁界への変化は、磁界の強さが複数段階で段階的に変化するように行われることを特徴とする請求項27記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1、第3及び第5磁界は、時間的に連続して、前記磁気抵抗効果素子に作用することを特徴とする請求項25記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第4及び第6磁界は、同じ強さを有することを特徴とする請求項25記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第6磁界は、前記4磁界よりも強いことを特徴とする請求項25記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第2磁界から前記第4磁界への変化及び前記第4磁界から前記第6磁界への変化は、磁界の強さが連続的に変化するように行われることを特徴とする請求項32記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第2磁界から前記第4磁界への変化及び前記第4磁界から前記第6磁界への変化は、磁界の強さが複数段階で段階的に変化するように行われることを特徴とする請求項32記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第2、第4及び第6磁界は、時間的に連続して、前記磁気抵抗効果素子に作用することを特徴とする請求項25記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第1、第3及び第5磁界は、前記容易軸に平行な方向に流れる第1書き込み電流により発生し、前記第2、第4及び第6磁界は、前記困難軸に平行な方向に流れる第2書き込み電流により発生することを特徴とする請求項25記載の磁気ランダムアクセスメモリの書き込み方法。
- 前記第2、第4及び第6磁界の向きは、前記磁気抵抗効果素子に対する書き込みデータの値により決定されることを特徴とする請求項25記載の磁気ランダムアクセスメモリの書き込み方法。
- 容易軸及び困難軸を有する磁気抵抗効果素子と、前記容易軸に平行な方向に沿って延びる第1配線と、前記困難軸に平行な方向に沿って延びる第2配線とを具備する磁気ランダムアクセスメモリの書き込み方法において、
前記第1配線に、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記困難軸に平行な第1磁界を発生させるための第1電流を供給し、その後、
前記第1配線に、前記第1磁界よりも弱い前記困難軸に平行な第2磁界を発生させるための第2電流を供給し、これと同時に、前記第2配線に、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記容易軸に平行な第3磁界を発生させるための第3電流を供給し、
前記磁気抵抗効果素子は、前記第1及び第2配線の間に配置され、前記第2及び第3磁界の合成磁界は、前記磁気抵抗効果素子の磁化反転を起こせる大きさを有することを特徴とする磁気ランダムアクセスメモリの書き込み方法。 - 容易軸及び困難軸を有する磁気抵抗効果素子と、前記容易軸に平行な方向に沿って延びる第1配線と、前記困難軸に平行な方向に沿って延びる第2配線とを具備する磁気ランダムアクセスメモリの書き込み方法において、
前記第1配線に、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記困難軸に平行な第1磁界を発生させるための第1電流を供給し、前記第1電流の供給を維持するか、減らすか、又は、停止するのと同時に、前記第2配線に、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記容易軸に平行な第2磁界を発生させるための第2電流を供給し、その後、
前記第2配線に、前記第2電流の代わりに、前記第2磁界よりも強いが、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記容易軸に平行な第3磁界を発生させるための第3電流を供給し、
前記磁気抵抗効果素子は、前記第1及び第2配線の間に配置され、前記第1及び第2磁界の合成磁界は、前記磁気抵抗効果素子の磁化反転を起こせる大きさを有することを特徴とする磁気ランダムアクセスメモリの書き込み方法。 - 容易軸及び困難軸を有する磁気抵抗効果素子と、前記容易軸に平行な方向に沿って延びる第1配線と、前記困難軸に平行な方向に沿って延びる第2配線とを具備する磁気ランダムアクセスメモリの書き込み方法において、
前記第1配線に、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記困難軸に平行な第1磁界を発生させるための第1電流を供給し、その後、
前記第1配線に、前記第1電流の代わりに、前記第1磁界よりも弱い前記困難軸に平行 な第2磁界を発生させるための第2電流を供給し、前記第2電流の供給を維持するか、減らすか、又は、停止するのと同時に、前記第2配線に、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記容易軸に平行な第3磁界を発生させるための第3電流を供給し、その後、
前記第2配線に、前記第3電流の代わりに、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記容易軸に平行な第4磁界を発生させるための第4電流を供給し、
前記磁気抵抗効果素子は、前記第1及び第2配線の間に配置され、前記第2及び第3磁界の合成磁界は、前記磁気抵抗効果素子の磁化反転を起こせる大きさを有することを特徴とする磁気ランダムアクセスメモリの書き込み方法。 - 容易軸及び困難軸を有する磁気抵抗効果素子と、前記容易軸に平行な方向に沿って延びる第1配線と、前記困難軸に平行な方向に沿って延びる第2配線とを具備する磁気ランダムアクセスメモリの書き込み方法において、
前記第1配線に、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記困難軸に平行な第1磁界を発生させるための第1電流を供給し、その後、
前記第1配線に、前記第1電流の代わりに、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記困難軸に平行な第2磁界を発生させるための第2電流を供給し、前記第2電流の供給を維持するか、減らすか、又は、停止するのと同時に、前記第2配線に、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記容易軸に平行な第3磁界を発生させるための第3電流を供給し、その後、
前記第2配線に、前記第3電流の代わりに、前記第3磁界よりも強いが、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記容易軸に平行な第4磁界を発生させるための第4電流を供給し、
前記磁気抵抗効果素子は、前記第1及び第2配線の間に配置され、前記第2及び第3磁界の合成磁界は、前記磁気抵抗効果素子の磁化反転を起こせる大きさを有することを特徴とする磁気ランダムアクセスメモリの書き込み方法。 - 容易軸及び困難軸を有する磁気抵抗効果素子と、前記容易軸に平行な方向に沿って延びる第1配線と、前記困難軸に平行な方向に沿って延びる第2配線とを具備する磁気ランダムアクセスメモリの書き込み方法において、
前記第1配線に、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記困難軸に平行な第1磁界を発生させるための第1電流を供給し、これと同時に、前記第2配線に、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記容易軸に平行な第2磁界を発生させるための第2電流を供給し、その後、
前記第1配線に、前記第1電流の代わりに、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記困難軸に平行な第3磁界を発生させるための第3電流を供給し、これと同時に、前記第2配線に、前記第2電流の代わりに、前記第2磁界よりも強いが、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記容易軸に平行な第4磁界を発生させるための第4電流を供給し、その後、
前記第1配線に、前記第3電流の代わりに、前記第3磁界よりも弱い前記困難軸に平行な第5磁界を発生させるための第5電流を供給し、これと同時に、前記第2配線に、前記第4電流の代わりに、単独では前記磁気抵抗効果素子の磁化反転を起こせない大きさを有する前記容易軸に平行な第6磁界を発生させるための第6電流を供給し、
前記磁気抵抗効果素子は、前記第1及び第2配線の間に配置され、前記第1及び第2磁界の合成磁界は、前記磁気抵抗効果素子の磁化反転を起こせる大きさを有し、前記第3及び第4磁界の合成磁界は、前記磁気抵抗効果素子の磁化反転を起こせる大きさを有し、前記第5及び第6磁界の合成磁界は、前記磁気抵抗効果素子の磁化反転を起こせる大きさを有することを特徴とする磁気ランダムアクセスメモリの書き込み方法。 - 互いに交差する第1及び第2書き込み線と、前記第1及び第2書き込み線の交差点に配置される磁気抵抗効果素子と、前記第1書き込み線に第1書き込み電流を供給するための第1ドライバと、前記第2書き込み線に第2書き込み電流を供給するための第2ドライバと、前記第1書き込み電流の大きさを決定する第1設定データ及び前記第2書き込み電流の大きさを決定する第2設定データを2値データとして半永久的に記憶する設定回路と、書き込み時に、前記第1設定データに依存して前記第1ドライバの電流供給量を制御することで前記第1書き込み電流の値を決定し、前記第2設定データに依存して前記第2ドライバの電流供給量を制御することで前記第2書き込み電流の値を決定する電流波形制御回路とを具備し、前記第1及び第2書き込み電流の値を変化させることにより請求項1乃至42のいずれか1項に記載の磁気ランダムアクセスメモリの書き込み方法を実施することを特徴とする磁気ランダムアクセスメモリ。
- 請求項43記載の磁気ランダムアクセスメモリにおいて、さらに、前記第1書き込み電流を吸収する第1シンカーと、前記第2書き込み電流を吸収する第2シンカーとを具備し、前記電流波形制御回路は、前記第1及び第2シンカーの動作を制御することを特徴とする磁気ランダムアクセスメモリ。
- 前記電流波形制御回路は、前記第1ドライバの動作を終了させた後に、前記第1シンカーの動作を終了させることを特徴とする請求項44記載の磁気ランダムアクセスメモリ。
- 前記電流波形制御回路は、前記第2ドライバの動作を終了させた後に、前記第2シンカーの動作を終了させることを特徴とする請求項44記載の磁気ランダムアクセスメモリ。
- 前記第1設定データは、前記第1書き込み線に対する前記第1書き込み電流の電流供給/遮断タイミングを決定するデータであることを特徴とする請求項43記載の磁気ランダムアクセスメモリ。
- 前記電流波形制御回路は、異なる遅延時間を有する複数の遅延回路を有し、前記第1設定データに基づいて前記複数の遅延回路のうちの1つを選択し、書き込み動作の開始/終了を指示する書き込み信号を、選択された遅延回路により一定時間だけ遅らせることにより、前記第1書き込み電流の電流供給/遮断タイミングを決定することを特徴とする請求項47記載の磁気ランダムアクセスメモリ。
- 前記第2設定データは、前記第2書き込み線に対する前記第2書き込み電流の電流供給/遮断タイミングを決定するデータであることを特徴とする請求項43記載の磁気ランダムアクセスメモリ。
- 前記電流波形制御回路は、異なる遅延時間を有する複数の遅延回路を有し、前記第2設定データに基づいて前記複数の遅延回路のうちの1つを選択し、書き込み動作の開始/終了を指示する書き込み信号を、選択された遅延回路により一定時間だけ遅らせることにより、前記第2書き込み電流の電流供給/遮断タイミングを決定することを特徴とする請求項49記載の磁気ランダムアクセスメモリ。
- 前記第2書き込み電流の向きは、書き込みデータの値に応じて変化し、前記第2書き込み電流の電流供給/遮断タイミングは、前記第2書き込み電流の向きに応じて変化することを特徴とする請求項49記載の磁気ランダムアクセスメモリ。
- 前記第2書き込み電流の向きは、書き込みデータの値に応じて変化し、前記第2書き込み電流の電流供給/遮断タイミングは、前記第2書き込み電流の向きによらず一定であることを特徴とする請求項49記載の磁気ランダムアクセスメモリ。
- 前記第1設定データは、前記第1書き込み線に対する前記第1書き込み電流の電流波形を決定するデータであることを特徴とする請求項43記載の磁気ランダムアクセスメモリ。
- 前記第1ドライバは、複数の電流供給源を有し、前記電流波形制御回路は、前記第1設定データに基づいて前記複数の電流供給源の動作を制御することにより、前記第1書き込み電流の電流波形を決定することを特徴とする請求項53記載の磁気ランダムアクセスメモリ。
- 前記電流波形制御回路は、前記複数の電流供給源に対応した複数の波形生成回路を有し、前記複数の波形生成回路は、前記第1設定データに基づいて、前記複数の電流供給源の動作を制御する複数のパルス信号を出力することを特徴とする請求項54記載の磁気ランダムアクセスメモリ。
- 前記第1ドライバは、複数の電流供給源を有し、前記電流波形制御回路は、前記複数の電流供給源の動作のタイミングを決定し、前記第1設定データは、前記複数の電流供給源の動作の有無を決定することを特徴とする請求項53記載の磁気ランダムアクセスメモリ。
- 前記電流波形制御回路は、前記複数の電流供給源に対応した複数の波形生成回路を有し、前記複数の波形生成回路は、前記複数の電流供給源の動作のタイミングを決定する複数のパルス信号を出力することを特徴とする請求項56記載の磁気ランダムアクセスメモリ。
- 前記複数の電流供給源の電流供給能力は、互いに等しいことを特徴とする請求項54又は56記載の磁気ランダムアクセスメモリ。
- 前記複数の電流供給源の電流供給能力は、互いに異なることを特徴とする請求項54又は56記載の磁気ランダムアクセスメモリ。
- 前記第2設定データは、前記第2書き込み線に対する前記第2書き込み電流の電流波形を決定するデータであることを特徴とする請求項43記載の磁気ランダムアクセスメモリ。
- 前記第2ドライバは、複数の電流供給源を有し、前記電流波形制御回路は、前記第2設定データに基づいて前記複数の電流供給源の動作を制御することにより、前記第2書き込み電流の電流波形を決定することを特徴とする請求項60記載の磁気ランダムアクセスメモリ。
- 前記電流波形制御回路は、前記複数の電流供給源に対応した複数の波形生成回路を有し、前記複数の波形生成回路は、前記第2設定データに基づいて、前記複数の電流供給源の動作を制御する複数のパルス信号を出力することを特徴とする請求項61記載の磁気ランダムアクセスメモリ。
- 前記第2ドライバは、複数の電流供給源を有し、前記電流波形制御回路は、前記複数の電流供給源の動作のタイミングを決定し、前記第2設定データは、前記複数の電流供給源の動作の有無を決定することを特徴とする請求項60記載の磁気ランダムアクセスメモリ。
- 前記電流波形制御回路は、前記複数の電流供給源に対応した複数の波形生成回路を有し、前記複数の波形生成回路は、前記複数の電流供給源の動作のタイミングを決定する複数のパルス信号を出力することを特徴とする請求項63記載の磁気ランダムアクセスメモリ。
- 前記複数の電流供給源の電流供給能力は、互いに等しいことを特徴とする請求項61又は63記載の磁気ランダムアクセスメモリ。
- 前記複数の電流供給源の電流供給能力は、互いに異なることを特徴とする請求項61又は63記載の磁気ランダムアクセスメモリ。
- 前記第2書き込み電流の向きは、書き込みデータの値に応じて変化し、前記第2書き込み電流の電流波形は、前記第2書き込み電流の向きに応じて変化することを特徴とする請求項60記載の磁気ランダムアクセスメモリ。
- 前記第2書き込み電流の向きは、書き込みデータの値に応じて変化し、前記第2書き込み電流の電流波形は、前記第2書き込み電流の向きによらず同じであることを特徴とする請求項60記載の磁気ランダムアクセスメモリ。
- 前記設定回路は、通常動作時に、前記第1及び第2設定データを出力する出力回路と、テスト動作時に、前記第1及び第2設定データに代えて、前記第1及び第2書き込み電流を制御する第1及び第2テストデータを転送する転送回路とを有することを特徴とする請求項43記載の磁気ランダムアクセスメモリ。
- 前記設定回路は、前記第1及び第2設定データを半永久的に記憶するための記憶素子を有していることを特徴とする請求項43記載の磁気ランダムアクセスメモリ。
- 前記記憶素子は、レーザ溶断型ヒューズであることを特徴とする請求項70記載の磁気ランダムアクセスメモリ。
- 前記記憶素子は、磁気抵抗効果素子であることを特徴とする請求項70記載の磁気ランダムアクセスメモリ。
- 前記記憶素子は、磁気抵抗効果素子のトンネルバリアの破壊の有無によりデータを記憶するアンチヒューズであることを特徴とする請求項70記載の磁気ランダムアクセスメモリ。
- 前記第1及び第2設定データを前記アンチヒューズに電気的にプログラムする回路を有することを特徴とする請求項73記載の磁気ランダムアクセスメモリ。
- 前記磁気抵抗効果素子は、容易軸と困難軸を有し、前記容易軸は、前記第1書き込み線が延びる方向に平行で、前記困難軸は、前記第2書き込み線が延びる方向に平行であることを特徴とする請求項43記載の磁気ランダムアクセスメモリ。
- 前記第1書き込み線は、書き込みワード線であり、前記第2書き込み線は、書き込みビット線であることを特徴とする請求項43記載の磁気ランダムアクセスメモリ。
- 前記磁気抵抗効果素子は、2つの強磁性層と、前記2つの強磁性層の間に配置されるトンネルバリア層とを有するトンネル磁気抵抗効果素子であることを特徴とする請求項43記載の磁気ランダムアクセスメモリ。
- 複数の第1書き込み線と、前記複数の第1書き込み線に交差する複数の第2書き込み線と、前記複数の第1書き込み線と前記複数の第2書き込み線の交差点に配置される複数の磁気抵抗効果素子と、前記複数の第1書き込み線に対応した複数の第1ドライバと、前記複数の第2書き込み線に対応した複数の第2ドライバと、前記複数の第1書き込み線に流れる第1書き込み電流の大きさを決定する第1設定データ及び前記複数の第2書き込み線に流れる第2書き込み電流の大きさを決定する第2設定データを2値データとして半永久的に記憶する設定回路と、書き込み時に、前記第1設定データに依存して前記複数の第1ドライバの電流供給量を制御することで前記第1書き込み電流の値を決定し、前記第2設定データに依存して前記複数の第2ドライバの電流供給量を制御することで前記第2書き込み電流の値を決定する電流波形制御回路とを具備し、前記第1及び第2書き込み電流の値を変化させることにより請求項1乃至42のいずれか1項に記載の磁気ランダムアクセスメモリの書き込み方法を実施することを特徴とする磁気ランダムアクセスメモリ。
- 前記第1設定データは、前記第1書き込み電流の電流供給/遮断タイミング又は電流波形を、前記複数の第1書き込み線単位で制御するデータであり、前記第2設定データは、前記第2書き込み電流の電流供給/遮断タイミング又は電流波形を、前記複数の第2書き込み線単位で制御するデータであることを特徴とする請求項78記載の磁気ランダムアクセスメモリ。
- 前記第1設定データは、前記第1書き込み電流の電流供給/遮断タイミング又は電流波形を、前記複数の第1書き込み線の各々に対して個別に制御するデータであり、前記第2設定データは、前記第2書き込み電流の電流供給/遮断タイミング又は電流波形を、前記複数の第2書き込み線の各々に対して個別に制御するデータであることを特徴とする請求項78記載の磁気ランダムアクセスメモリ。
- 前記第2書き込み電流の向きは、書き込みデータの値に応じて変化し、前記第2書き込み電流の電流供給/遮断タイミング又は電流波形は、前記第2書き込み電流の向きに応じて変化することを特徴とする請求項78記載の磁気ランダムアクセスメモリ。
- 前記第2書き込み電流の向きは、書き込みデータの値に応じて変化し、前記第2書き込み電流の電流供給/遮断タイミング又は電流波形は、前記第2書き込み電流の向きによらず一定であることを特徴とする請求項78記載の磁気ランダムアクセスメモリ。
- 前記複数の第1書き込み線、前記複数の第2書き込み線、前記複数の磁気抵抗効果素子、前記複数の第1ドライバ、及び、前記複数の第2ドライバにより、1つのセルアレイブロックが構成される場合に、複数のセルアレイブロックが半導体基板上に積み重ねられ、かつ、前記設定回路及び前記電流波形制御回路は、前記複数のセルアレイブロックに共有されることを特徴とする請求項78記載の磁気ランダムアクセスメモリ。
- 前記複数の第1書き込み線、前記複数の第2書き込み線、前記複数の磁気抵抗効果素子、前記複数の第1ドライバ、前記複数の第2ドライバ、前記設定回路、及び、前記電流波形制御回路により、1つのセルアレイブロックが構成される場合に、複数のセルアレイブロックが半導体基板上に積み重ねられることを特徴とする請求項78記載の磁気ランダムアクセスメモリ。
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