JP2003331574A - 磁気ランダムアクセスメモリ - Google Patents

磁気ランダムアクセスメモリ

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JP2003331574A JP2002140499A JP2002140499A JP2003331574A JP 2003331574 A JP2003331574 A JP 2003331574A JP 2002140499 A JP2002140499 A JP 2002140499A JP 2002140499 A JP2002140499 A JP 2002140499A JP 2003331574 A JP2003331574 A JP 2003331574A
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Abstract

(57)【要約】 【課題】 書き込み電流パルス形状を調整し、書き込み
特性の安定化を図る。 【解決手段】 設定回路２３には、書き込みワード／ビ
ット線電流の供給／遮断タイミング、大きさ、及び、そ
の時間的変化（電流波形）を決定する設定データが登録
される。書き込み電流波形制御回路２４は、この設定デ
ータに基づいて、書き込みワード線ドライブ信号ＷＷＬ
ＤＲＶ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書
き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込み
ビット線シンク信号ＷＢＬＳＮＫを生成する。書き込み
ワード／ビット線電流の電流波形は、チップ毎又はメモ
リセルアレイ毎に制御される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トンネル型磁気抵
抗(Tunneling Magneto Resistive)効果により“１”，
“０”−情報を記憶するＴＭＲ素子を利用してメモリセ
ルを構成した磁気ランダムアクセスメモリ（MRAM: Magn
etic Random Access Memory）に関する。
【０００２】
【従来の技術】近年、新たな原理により情報を記憶する
メモリが数多く提案されているが、そのうちの一つに、
Roy Scheuerlein et.al.によって提案されたトンネル型
磁気抵抗(Tunneling Magneto Resistive: 以後、TMRと
表記する。) 効果を利用したメモリがある（例えば、IS
SCC2000 Technical Digest p.128「A 10ns Read and Wr
ite Non-Volatile Memory Array Using a Magnetic Tun
nel Junction and FET Switch in each Cell」を参
照）。
【０００３】磁気ランダムアクセスメモリは、ＴＭＲ素
子により“１”，“０”−情報を記憶する。ＴＭＲ素子
は、図１０９に示すように、２つの磁性層（強磁性層）
により絶縁層（トンネルバリア）を挟んだ構造を有す
る。ＴＭＲ素子に記憶される情報は、２つの磁性層のス
ピンの向きが平行か又は反平行かによって判断される。
【０００４】ここで、図１１０に示すように、平行と
は、２つの磁性層のスピンの向き（磁化の方向）が同じ
であることを意味し、反平行とは、２つの磁性層のスピ
ンの向きが逆向きであることを意味する（矢印の向きが
スピンの向きを示している。）。
【０００５】なお、通常、２つの磁性層の一方側には、
反強磁性層が配置される。反強磁性層は、一方側の磁性
層のスピンの向きを固定し、他方側のスピンの向きのみ
を変えることにより情報を容易に書き換えるための部材
である。
【０００６】スピンの向きが固定された磁性層は、固定
層又はピン層と呼ばれる。また、書き込みデータに応じ
て、スピンの向きを自由に変えることができる磁性層
は、自由層又は記憶層と呼ばれる。
【０００７】図１１０に示すように、２つの磁性層のス
ピンの向きが平行となった場合、これら２つの磁性層に
挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、
最も低くなる。この状態が“１”−状態である。また、
２つの磁性層のスピンの向きが反平行となった場合、こ
れら２つの磁性層に挟まれた絶縁層（トンネルバリア）
のトンネル抵抗は、最も高くなる。この状態が“０”−
状態である。
【０００８】次に、図１１１を参照しつつ、ＴＭＲ素子
に対する書き込み動作原理について簡単に説明する。
【０００９】ＴＭＲ素子は、互いに交差する書き込みワ
ード線とデータ選択線（読み出し／書き込みビット線）
との交点に配置される。そして、書き込みは、書き込み
ワード線及びデータ選択線に電流を流し、両配線に流れ
る電流により作られる磁界を用いて、ＴＭＲ素子のスピ
ンの向きを平行又は反平行にすることにより達成され
る。
【００１０】例えば、ＴＭＲ素子の磁化容易軸がＸ方向
であり、Ｘ方向に書き込みワード線が延び、Ｘ方向に直
交するＹ方向にデータ選択線が延びている場合、書き込
み時には、書き込みワード線に、一方向に向かう電流を
流し、データ選択線に、書き込みデータに応じて、一方
向又は他方向に向かう電流を流す。
【００１１】データ選択線に一方向に向かう電流を流す
とき、ＴＭＲ素子のスピンの向きは、平行（“１”−状
態）となる。一方、データ選択線に他方向に向かう電流
を流すとき、ＴＭＲ素子のスピンの向きは、反平行
（“０”−状態）となる。
【００１２】ＴＭＲ素子のスピンの向きが変わるしくみ
は、次の通りである。
【００１３】図１１２のＴＭＲ曲線に示すように、ＴＭ
Ｒ素子の長辺（Easy-Axis）方向に磁界Ｈｙをかける
と、ＴＭＲ素子の抵抗値は、例えば、１７％程度変化す
る。この変化率、即ち、変化の前後の抵抗値の比は、Ｍ
Ｒ比と呼ばれる。
【００１４】なお、ＭＲ比は、磁性層の性質により変化
する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得
られている。
【００１５】ＴＭＲ素子には、Easy-Axis方向の磁界Ｈ
ｙとHard-Axis方向の磁界Ｈｘとの合成磁界がかかる。
図１１３の実線に示すように、Hard-Axis方向の磁界Ｈ
ｘの強さによって、ＴＭＲ素子の抵抗値を変えるために
必要なEasy-Axis方向の磁界Ｈｙの強さも変化する。こ
の現象を利用することにより、アレイ状に配置されるメ
モリセルのうち、選択された書き込みワード線及び選択
されたデータ選択線の交点に存在するＴＭＲ素子のみに
データを書き込むことができる。
【００１６】この様子をさらに図１１３のアステロイド
曲線を用いて説明する。ＴＭＲ素子のアステロイド曲線
は、例えば、図１１３の実線で示すようになる。即ち、
Easy-Axis方向の磁界ＨｙとHard-Axis方向の磁界Ｈｘと
の合成磁界の強さがアステロイド曲線（実線）の外側
（例えば、黒丸の位置）にあれば、磁性層のスピンの向
きを反転させることができる。
【００１７】逆に、Easy-Axis方向の磁界ＨｙとHard-Ax
is方向の磁界Ｈｘとの合成磁界の強さがアステロイド曲
線（実線）の内側（例えば、白丸の位置）にある場合に
は、磁性層のスピンの向きを反転させることはできな
い。
【００１８】従って、Easy-Axis方向の磁界Ｈｙの強さ
とHard-Axis方向の磁界Ｈｘの強さを変え、合成磁界の
強さのＨｘ−Ｈｙ平面内における位置を変えることによ
り、ＴＭＲ素子に対するデータの書き込みを制御でき
る。
【００１９】なお、読み出しは、選択されたＴＭＲ素子
に電流を流し、そのＴＭＲ素子の抵抗値を検出すること
により容易に行うことができる。
【００２０】例えば、ＴＭＲ素子に直列にスイッチ素子
を接続し、選択された読み出しワード線に接続されるス
イッチ素子のみをオン状態として電流経路を作る。その
結果、選択されたＴＭＲ素子のみに電流が流れるため、
そのＴＭＲ素子のデータを読み出すことができる。
【００２１】
【発明が解決しようとする課題】磁気ランダムアクセス
メモリにおいては、上述ように、データ書き込みは、例
えば、書き込みワード線とデータ選択線（読み出し／書
き込みビット線）に，それぞれ、書き込み電流を流し、
これにより発生する合成磁界をＴＭＲ素子に作用させる
ことにより行う。
【００２２】ここで、書き込み動作に関しては、ＴＭＲ
素子に常に正確に書き込みデータを書き込むこと、即
ち、書き込み特性の安定化が要求される。書き込み特性
の安定化は、特に、ＴＭＲ素子に記憶されているデータ
（ＴＭＲ素子の状態）と書き込みデータとが異なる場合
に重要となる。つまり、このような場合には、ＴＭＲ素
子の記憶層の磁化状態（スピンの向き）を安定して反転
させなければならない。
【００２３】従来、書き込み特性の安定化という観点か
ら創出された書き込み方法としては、例えば、USP6,08
1,445 「Method to Write/Read MRAM Arrays」 に記載さ
れている方法が知られている。
【００２４】この方法は、図１１４に示すように、ま
ず、Hard-Axis方向の磁界ＨｘをＴＭＲ素子に作用さ
せ、ＴＭＲ層の記憶層の端部の磁化方向をHard-Axis方
向に揃えた後（）、Easy-Axis方向の磁界ＨｙをＴＭ
Ｒ素子に作用させる（）、という方法である。
【００２５】即ち、この方法では、書き込みワード線に
書き込み電流が流れた後に、書き込みビット線に書き込
みデータに応じた向きを有する書き込み電流が流れるこ
とになる。但し、ＴＭＲ素子の磁化容易軸（Easy-Axi
s）は、書き込みワード線が延びる方向を向いているも
のとする。
【００２６】このように、Easy-Axis方向の磁界Ｈｙを
ＴＭＲ素子に作用させる前に、Hard-Axis方向の磁界Ｈ
ｘをＴＭＲ素子に作用させ、ＴＭＲ素子の記憶層の端部
の磁化方向をHard-Axis方向に揃えておく（不安定化し
ておく）のは、このようにすることで、ＴＭＲ素子の記
憶層の磁化反転に必要とされるEasy-Axis方向の磁界Ｈ
ｙを弱くできる、即ち、書き込みビット線に流す書き込
み電流を小さくできるからである。
【００２７】なお、ＴＭＲ素子の記憶層の端部の磁化方
向をHard-Axis方向に不安定化しておくと、磁化反転に
必要とされるEasy-Axis方向の磁界Ｈｙを弱くできる理
由は、明らかではないが、図１１５に示すように、ＴＭ
Ｒ素子の記憶層の磁化反転が記憶層の端部から始まるこ
とによる、と考えられている。
【００２８】ところで、USP6,081,445 には、Hard-Axis
方向の磁界ＨｘをＴＭＲ素子に作用させた後に、Easy-A
xis方向の磁界ＨｙをＴＭＲ素子に作用させる、といっ
た点のみが開示される。この場合、ＴＭＲ素子の記憶層
の磁化が十分に反転しなかったり、また、書き込み動作
終了後にＴＭＲ素子の記憶層の端部の磁化方向がHard-A
xis方向を向いたままであったりするなどの問題が生じ
る。
【００２９】本発明は、このような問題を解決するため
になされたもので、その目的は、磁気ランダムアクセス
メモリにおいて、書き込み電流を書き込みワード／ビッ
ト線に供給するタイミングや、書き込み電流の電流値の
時間的変化（パルス形状）などを工夫することにより、
ＴＭＲ素子の記憶層の磁化反転を確実に行い、書き込み
特性の向上を図ることにある。
【００３０】
【課題を解決するための手段】(1) 本発明の磁気ラ
ンダムアクセスメモリの書き込み方法は、容易軸及び困
難軸を有する磁気抵抗効果素子に、前記困難軸に平行な
第１磁界を作用させ、その後、前記磁気抵抗効果素子
に、前記第１磁界よりも弱い前記困難軸に平行な第２磁
界と前記容易軸に平行な第３磁界とを同時に作用させ
る、というステップから構成される。
【００３１】前記第１及び第２磁界は、時間的に連続し
て、前記磁気抵抗効果素子に作用する。
【００３２】前記第１磁界から前記第２磁界への変化
は、磁界の強さがアナログ的又はデジタル的に変化する
ように行われる。
【００３３】前記第１及び第２磁界は、前記容易軸に平
行な方向に流れる第１書き込み電流により発生し、前記
第３磁界は、前記困難軸に平行な方向に流れる第２書き
込み電流により発生する。
【００３４】前記第１及び第２磁界は、前記第１書き込
み電流の電流値を時間的に変化させることにより得られ
る。
【００３５】前記第３磁界の向きは、前記磁気抵抗効果
素子に対する書き込みデータの値を決定する。
【００３６】 本発明の磁気ランダムアクセスメモリ
の書き込み方法は、容易軸及び困難軸を有する磁気抵抗
効果素子に、前記困難軸に平行な第１磁界と前記容易軸
に平行な第２磁界とを同時に作用させ、その後、前記磁
気抵抗効果素子に、前記第２磁界よりも強い前記容易軸
に平行な第３磁界を作用させる、というステップから構
成される。
【００３７】前記第２及び第３磁界は、時間的に連続し
て、前記磁気抵抗効果素子に作用する。
【００３８】前記第２磁界から前記第３磁界への変化
は、磁界の強さがアナログ的又はデジタル的に変化する
ように行われる。
【００３９】前記第１磁界は、前記容易軸に平行な方向
に流れる第１書き込み電流により発生し、前記第２及び
第３磁界は、前記困難軸に平行な方向に流れる第２書き
込み電流により発生する。
【００４０】前記第２及び第３磁界は、前記第２書き込
み電流の電流値を時間的に変化させることにより得られ
る。
【００４１】前記第２及び第３磁界の向きは、前記磁気
抵抗効果素子に対する書き込みデータの値を決定する。
【００４２】 本発明の磁気ランダムアクセスメモリ
の書き込み方法は、容易軸及び困難軸を有する磁気抵抗
効果素子に、前記困難軸に平行な第１磁界を作用させ、
その後、前記磁気抵抗効果素子に、前記困難軸に平行な
第２磁界と前記容易軸に平行な第３磁界とを同時に作用
させ、その後、前記磁気抵抗効果素子に、前記容易軸に
平行な第４磁界を作用させる、というステップから構成
される。
【００４３】前記第１及び第２磁界は、同じ強さを有
し、時間的に連続して、前記磁気抵抗効果素子に作用す
る。
【００４４】前記第３及び第４磁界は、同じ強さを有
し、時間的に連続して、前記磁気抵抗効果素子に作用す
る。
【００４５】前記第２磁界は、前記第１磁界よりも弱
く、かつ、前記第１及び第２磁界は、時間的に連続し
て、前記磁気抵抗効果素子に作用する。
【００４６】前記第１磁界から前記第２磁界への変化
は、磁界の強さがアナログ的又はデジタル的に変化する
ように行われる。
【００４７】前記第４磁界は、前記第３磁界よりも強
く、かつ、前記第３及び第４磁界は、時間的に連続し
て、前記磁気抵抗効果素子に作用する。
【００４８】前記第３磁界から前記第４磁界への変化
は、磁界の強さがアナログ的又はデジタル的に変化する
ように行われる。
【００４９】前記第１及び第２磁界は、前記容易軸に平
行な方向に流れる第１書き込み電流により発生し、前記
第３及び第４磁界は、前記困難軸に平行な方向に流れる
第２書き込み電流により発生する。
【００５０】前記第３及び第４磁界の向きは、前記磁気
抵抗効果素子に対する書き込みデータの値を決定する。
【００５１】 本発明の磁気ランダムアクセスメモリ
の書き込み方法は、容易軸及び困難軸を有する磁気抵抗
効果素子に、前記困難軸に平行な第１磁界と前記容易軸
に平行な第２磁界とを同時に作用させ、その後、前記磁
気抵抗効果素子に、前記困難軸に平行な第３磁界と前記
第２磁界よりも強い前記容易軸に平行な第４磁界とを同
時に作用させ、その後、前記磁気抵抗効果素子に、前記
第３磁界よりも弱い前記困難軸に平行な第５磁界と前記
容易軸に平行な第６磁界とを同時に作用させる、という
ステップから構成される。
【００５２】前記第１及び第３磁界は、同じ強さを有す
る。
【００５３】前記第３磁界は、前記１磁界よりも弱い。
【００５４】前記第１磁界から前記第３磁界への変化及
び前記第３磁界から前記第５磁界への変化は、磁界の強
さがアナログ的又はデジタル的に変化するように行われ
る。
【００５５】前記第１、第３及び第５磁界は、時間的に
連続して、前記磁気抵抗効果素子に作用する。
【００５６】前記第４及び第６磁界は、同じ強さを有す
る。
【００５７】前記第６磁界は、前記４磁界よりも強い。
【００５８】前記第２磁界から前記第４磁界への変化及
び前記第４磁界から前記第６磁界への変化は、磁界の強
さがアナログ的又はデジタル的に変化するように行われ
る。
【００５９】前記第２、第４及び第６磁界は、時間的に
連続して、前記磁気抵抗効果素子に作用する。
【００６０】前記第１、第３及び第５磁界は、前記容易
軸に平行な方向に流れる第１書き込み電流により発生
し、前記第２、第４及び第６磁界は、前記困難軸に平行
な方向に流れる第２書き込み電流により発生する。
【００６１】前記第２、第４及び第６磁界の向きは、前
記磁気抵抗効果素子に対する書き込みデータの値を決定
する。
【００６２】(2) 本発明の磁気ランダムアクセスメ
モリは、互いに交差する第１及び第２書き込み線と、前
記第１及び第２書き込み線の交差点に配置される磁気抵
抗効果素子と、前記第１書き込み線に第１書き込み電流
を供給するための第１ドライバと、前記第２書き込み線
に第２書き込み電流を供給するための第２ドライバと、
前記第１書き込み電流を制御するための第１設定データ
及び前記第２書き込み電流を制御するための第２設定デ
ータが登録される設定回路と、前記第１設定データに依
存して前記第１ドライバの動作を制御し、前記第２設定
データに依存して前記第２ドライバの動作を制御する電
流波形制御回路とを備える。
【００６３】本発明の磁気ランダムアクセスメモリは、
さらに、前記第１書き込み電流を吸収する第１シンカー
と、前記第２書き込み電流を吸収する第２シンカーとを
備え、前記電流波形制御回路は、前記第１及び第２シン
カーの動作を制御する。
【００６４】前記電流波形制御回路は、前記第１ドライ
バの動作を終了させた後に、前記第１シンカーの動作を
終了させる。
【００６５】前記電流波形制御回路は、前記第２ドライ
バの動作を終了させた後に、前記第２シンカーの動作を
終了させる。
【００６６】前記第１設定データは、前記第１書き込み
線に対する前記第１書き込み電流の電流供給／遮断タイ
ミングを決定するデータである。
【００６７】前記電流波形制御回路は、異なる遅延時間
を有する複数の遅延回路を有し、前記第１設定データに
基づいて前記複数の遅延回路のうちの１つを選択し、書
き込み動作の開始／終了を指示する書き込み信号を、選
択された遅延回路により一定時間だけ遅らせることによ
り、前記第１書き込み電流の電流供給／遮断タイミング
を決定する。
【００６８】前記第２設定データは、前記第２書き込み
線に対する前記第２書き込み電流の電流供給／遮断タイ
ミングを決定するデータである。
【００６９】前記電流波形制御回路は、異なる遅延時間
を有する複数の遅延回路を有し、前記第２設定データに
基づいて前記複数の遅延回路のうちの１つを選択し、書
き込み動作の開始／終了を指示する書き込み信号を、選
択された遅延回路により一定時間だけ遅らせることによ
り、前記第２書き込み電流の電流供給／遮断タイミング
を決定する。
【００７０】前記第２書き込み電流の向きは、書き込み
データの値に応じて変化し、前記第２書き込み電流の電
流供給／遮断タイミングは、前記第２書き込み電流の向
きに応じて変化する。
【００７１】前記第２書き込み電流の向きは、書き込み
データの値に応じて変化し、前記第２書き込み電流の電
流供給／遮断タイミングは、前記第２書き込み電流の向
きによらず一定である。
【００７２】前記第１設定データは、前記第１書き込み
線に対する前記第１書き込み電流の電流波形を決定する
データである。
【００７３】前記第１ドライバは、複数の電流供給源を
有し、前記電流波形制御回路は、前記第１設定データに
基づいて前記複数の電流供給源の動作を制御することに
より、前記第１書き込み電流の電流波形を決定する。
【００７４】前記電流波形制御回路は、前記複数の電流
供給源に対応した複数の波形生成回路を有し、前記複数
の波形生成回路は、前記第１設定データに基づいて、前
記複数の電流供給源の動作を制御する複数のパルス信号
を出力する。
【００７５】前記第１ドライバは、複数の電流供給源を
有し、前記電流波形制御回路は、前記複数の電流供給源
の動作のタイミングを決定し、前記第１設定データは、
前記複数の電流供給源の動作の有無を決定する。
【００７６】前記電流波形制御回路は、前記複数の電流
供給源に対応した複数の波形生成回路を有し、前記複数
の波形生成回路は、前記複数の電流供給源の動作のタイ
ミングを決定する複数のパルス信号を出力する。
【００７７】前記複数の電流供給源の電流供給能力は、
互いに等しい。
【００７８】前記複数の電流供給源の電流供給能力は、
互いに異なる。
【００７９】前記第２設定データは、前記第２書き込み
線に対する前記第２書き込み電流の電流波形を決定する
データである。
【００８０】前記第２ドライバは、複数の電流供給源を
有し、前記電流波形制御回路は、前記第２設定データに
基づいて前記複数の電流供給源の動作を制御することに
より、前記第２書き込み電流の電流波形を決定する。
【００８１】前記電流波形制御回路は、前記複数の電流
供給源に対応した複数の波形生成回路を有し、前記複数
の波形生成回路は、前記第２設定データに基づいて、前
記複数の電流供給源の動作を制御する複数のパルス信号
を出力する。
【００８２】前記第２ドライバは、複数の電流供給源を
有し、前記電流波形制御回路は、前記複数の電流供給源
の動作のタイミングを決定し、前記第２設定データは、
前記複数の電流供給源の動作の有無を決定する。
【００８３】前記電流波形制御回路は、前記複数の電流
供給源に対応した複数の波形生成回路を有し、前記複数
の波形生成回路は、前記複数の電流供給源の動作のタイ
ミングを決定する複数のパルス信号を出力する。
【００８４】前記複数の電流供給源の電流供給能力は、
互いに等しい。
【００８５】前記複数の電流供給源の電流供給能力は、
互いに異なる。
【００８６】前記第２書き込み電流の向きは、書き込み
データの値に応じて変化し、前記第２書き込み電流の電
流波形は、前記第２書き込み電流の向きに応じて変化す
る。
【００８７】前記第２書き込み電流の向きは、書き込み
データの値に応じて変化し、前記第２書き込み電流の電
流波形は、前記第２書き込み電流の向きによらず、同じ
である。
【００８８】前記設定回路は、通常動作時に、前記第１
及び第２設定データを出力する出力回路と、テスト動作
時に、前記第１及び第２設定データに代えて、前記第１
及び第２書き込み電流を制御する第１及び第２テストデ
ータを転送する転送回路とを有する。
【００８９】前記設定回路は、前記第１及び第２設定デ
ータを半永久的に記憶するための記憶素子を有してい
る。
【００９０】前記記憶素子は、レーザ溶断型ヒューズで
ある。
【００９１】前記記憶素子は、磁気抵抗効果素子であ
る。
【００９２】前記記憶素子は、磁気抵抗効果素子のトン
ネルバリアの破壊の有無によりデータを記憶するアンチ
ヒューズである。
【００９３】前記第１及び第２設定データを前記アンチ
ヒューズに電気的にプログラムする回路を有する。
【００９４】前記磁気抵抗効果素子は、容易軸と困難軸
を有し、前記容易軸は、前記第１書き込み線が延びる方
向に平行で、前記困難軸は、前記第２書き込み線が延び
る方向に平行である。
【００９５】前記第１書き込み線は、書き込みワード線
であり、前記第２書き込み線は、書き込みビット線であ
る。
【００９６】前記磁気抵抗効果素子は、２つの強磁性層
と、前記２つの強磁性層の間に配置されるトンネルバリ
ア層とを有するトンネル磁気抵抗効果素子である。
【００９７】 本発明の磁気ランダムアクセスメモリ
は、複数の第１書き込み線と、前記複数の第１書き込み
線に交差する複数の第２書き込み線と、前記複数の第１
書き込み線と前記複数の第２書き込み線の交差点に配置
される複数の磁気抵抗効果素子と、前記複数の第１書き
込み線に対応した複数の第１ドライバと、前記複数の第
２書き込み線に対応した複数の第２ドライバと、前記複
数の第１書き込み線に流れる第１書き込み電流を制御す
るための第１設定データ及び前記複数の第２書き込み線
に流れる第２書き込み電流を制御するための第２設定デ
ータが登録される設定回路と、前記第１設定データに依
存して前記複数の第１ドライバの動作を制御し、前記第
２設定データに依存して前記複数の第２ドライバの動作
を制御する電流波形制御回路とを備える。
【００９８】前記第１設定データは、前記第１書き込み
電流の電流供給／遮断タイミング又は電流波形を、前記
複数の第１書き込み線単位で制御するデータであり、前
記第２設定データは、前記第２書き込み電流の電流供給
／遮断タイミング又は電流波形を、前記複数の第２書き
込み線単位で制御するデータである。
【００９９】前記第１設定データは、前記第１書き込み
電流の電流供給／遮断タイミング又は電流波形を、前記
複数の第１書き込み線の各々に対して個別に制御するデ
ータであり、前記第２設定データは、前記第２書き込み
電流の電流供給／遮断タイミング又は電流波形を、前記
複数の第２書き込み線の各々に対して個別に制御するデ
ータである。
【０１００】前記第２書き込み電流の向きは、書き込み
データの値に応じて変化し、前記第２書き込み電流の電
流供給／遮断タイミング又は電流波形は、前記第２書き
込み電流の向きに応じて変化する。
【０１０１】前記第２書き込み電流の向きは、書き込み
データの値に応じて変化し、前記第２書き込み電流の電
流供給／遮断タイミング又は電流波形は、前記第２書き
込み電流の向きによらず一定である。
【０１０２】前記複数の第１書き込み線、前記複数の第
２書き込み線、前記複数の磁気抵抗効果素子、前記複数
の第１ドライバ、及び、前記複数の第２ドライバによ
り、１つのセルアレイブロックが構成される場合に、複
数のセルアレイブロックが半導体基板上に積み重ねら
れ、かつ、前記設定回路及び前記電流波形制御回路は、
前記複数のセルアレイブロックに共有される。
【０１０３】前記複数の第１書き込み線、前記複数の第
２書き込み線、前記複数の磁気抵抗効果素子、前記複数
の第１ドライバ、前記複数の第２ドライバ、前記設定回
路、及び、前記電流波形制御回路により、１つのセルア
レイブロックが構成される場合に、複数のセルアレイブ
ロックが半導体基板上に積み重ねられる。
【０１０４】
【発明の実施の形態】以下、図面を参照しながら、本発
明の磁気ランダムアクセスメモリの例について詳細に説
明する。
【０１０５】１． 書き込み原理（ＴＭＲ素子に対する
磁界の印加方法） まず、本発明の磁気ランダムアクセスメモリの書き込み
原理、即ち、ＴＭＲ素子（MTJ）に対する磁界Ｈｘ，Ｈ
ｙの印加方法について説明する。
【０１０６】本発明に関わる書き込み原理では、ＴＭＲ
素子の磁化方向が反転し易くなるように、書き込み電流
を供給するタイミング、即ち、磁界Ｈｘ，Ｈｙの印加タ
イミングや、書き込み電流の電流値の時間的変化、即
ち、磁界Ｈｘ，Ｈｙの強さの時間的変化などについて検
討している。
【０１０７】(1) 実施例１ 本例の書き込み原理では、Easy-Axis方向の磁界Ｈｙを
ＴＭＲ素子に作用させる前に、ＴＭＲ素子の記憶層の端
部の磁区の磁化方向をHard-Axis方向に揃えておくため
の手法、及び、Easy-Axis方向の磁界ＨｙをＴＭＲ素子
に作用させた後においては、ＴＭＲ素子の記憶層の端部
の磁区の磁化方向が完全にEasy-Axis方向を向くように
するための手法を提案する。
【０１０８】これらの手法の共通のポイントは、Hard-A
xis方向の磁界Ｈｘの強さを時間的に変化させる点にあ
る。
【０１０９】具体的には、まず、図１に示すように、Ea
sy-Axis方向の磁界ＨｙをＴＭＲ素子に作用させる前
に、ＴＭＲ素子の記憶層の端部の磁区の磁化方向をHard
-Axis方向に揃えておくに十分な強さの磁界ＨｘをＴＭ
Ｒ素子に作用させ、ＴＭＲ層の記憶層の端部の磁区の磁
化方向をHard-Axis方向に揃える（）。
【０１１０】この後、図２に示すように、書き込みデー
タに応じた向きを有するEasy-Axis方向の磁界ＨｙをＴ
ＭＲ素子に作用させ、ＴＭＲ素子の磁化方向をEasy-Axi
s方向に向ける。この時、ＴＭＲ素子の記憶層の端部の
磁区の磁化方向が完全にEasy-Axis方向を向くように、H
ard-Axis方向の磁界Ｈｘは、磁界ＨｙをＴＭＲ素子に作
用させる前の磁界Ｈｘよりも弱くなるように設定される
（）。
【０１１１】図３は、実施例１の書き込み原理を実現す
るための磁気ランダムアクセスメモリの動作原理につい
て簡単に示している。
【０１１２】磁界Ｈｘ，Ｈｙの発生タイミングや強さ
は、互いに交差する書き込みワード線及び書き込みビッ
ト線に流す書き込み電流の電流供給タイミングや大きさ
によって決定される。例えば、Hard-Axis方向の磁界Ｈ
ｘの強さを時間的に変化させるには、書き込みワード線
に流す書き込み電流の大きさを時間的に変化させればよ
い。但し、ＴＭＲ素子の磁化容易軸（Easy-Axis）は、
書き込みワード線が延びる方向を向いているものとす
る。
【０１１３】まず、書き込みワード線に、一定方向の向
きの書き込み電流Ｉｐ１を流す。書き込み電流Ｉｐ１に
より、Hard-Axis方向の磁界Ｈｘが発生し、ＴＭＲ層の
記憶層の端部の磁区の磁化方向がHard-Axis方向に揃う
（ステップＳＴ１）。
【０１１４】この後、書き込みワード線に、一定方向の
向きの書き込み電流Ｉｐ２（＜Ｉｐ１）を流し、書き込
みビット線に、書き込みデータに応じた向きの書き込み
電流Ｉｐ３を流す。書き込み電流Ｉｐ２，Ｉｐ３によ
り、合成磁界Ｈｘ＋Ｈｙが発生し、ＴＭＲ層の記憶層の
磁化方向が反転する（ステップＳＴ２）。
【０１１５】なお、書き込み電流Ｉｐ１から書き込み電
流Ｉｐ２への変化（磁界Ｈｘの変化→）は、磁界の
強さがアナログ的に変化するように行っても、又は、デ
ジタル的に変化するように行ってもよい。
【０１１６】この動作原理を実行するための回路方式、
即ち、書き込み電流を書き込みワード線及び書き込みビ
ット線に供給するタイミングや、書き込み電流の大きさ
（波形）などを決定する回路については、後に詳述す
る。
【０１１７】このように、本例の書き込み原理では、Ea
sy-Axis方向の磁界ＨｙをＴＭＲ素子に作用させる前
に、ＴＭＲ素子の記憶層の端部の磁区の磁化方向をHard
-Axis方向に揃えておくに十分な強さの磁界ＨｘをＴＭ
Ｒ素子に作用させている。また、Easy-Axis方向の磁界
ＨｙをＴＭＲ素子に作用させるときには、Hard-Axis方
向の磁界Ｈｘは、磁界Ｈｙを発生させる前の磁界Ｈｘよ
りも弱くなるように設定される。
【０１１８】従って、Easy-Axis方向の磁界ＨｙをＴＭ
Ｒ素子に作用させた後においても、ＴＭＲ素子の記憶層
の端部の磁区の磁化方向がHard-Axis方向を向いたまま
である、という事態が発生することがなく、かつ、ＴＭ
Ｒ素子の記憶層の磁化反転に関しては、それを確実に行
うことができ、書き込み特性を向上できる。
【０１１９】(2) 実施例２ 書き込み動作終了後においても、ＴＭＲ素子の記憶層の
端部の磁区の磁化方向が、図９５に示すように、Hard-A
xis方向を向いていると、その端部の磁区の磁化方向
は、ＴＭＲ素子の固定層の磁化方向と直交することにな
る。そして、この部分におけるＭＲ比は、ＴＭＲ素子の
磁化状態（固定層の磁化方向と記憶層の磁化方向との関
係）が平行又は反平行となったときのＭＲ比の約半分と
なり、結果として、ＴＭＲ素子のＭＲ比を悪化させる原
因となる。
【０１２０】そこで、本例の書き込み原理では、Hard-A
xis方向の磁界Ｈｘにより、ＴＭＲ素子の記憶層の端部
の磁区の磁化方向がHard-Axis方向に揃っていることを
前提として、この後、Easy-Axis方向の磁界Ｈｙによ
り、ＴＭＲ素子の記憶層の端部の磁区の磁化方向を完全
にEasy-Axis方向を向かせるための手法を提案する。
【０１２１】この手法のポイントは、Hard-Axis方向の
磁界Ｈｘを消滅させた後においても、Easy-Axis方向の
磁界ＨｙをＴＭＲ素子に作用させ続ける点にある。
【０１２２】具体的には、まず、図４に示すように、Ha
rd-Axis方向の磁界ＨｘをＴＭＲ素子に作用させ、ＴＭ
Ｒ素子の記憶層の端部の磁区の磁化方向をHard-Axis方
向に揃える（）。
【０１２３】次に、図５に示すように、書き込みデータ
に応じた向きを有するEasy-Axis方向の磁界ＨｙをＴＭ
Ｒ素子に作用させる。この時、Hard-Axis方向の磁界Ｈ
ｘは、そのまま継続して発生しているため、ＴＭＲ素子
には、合成磁界Ｈｘ＋Ｈｙが作用することになる
（）。
【０１２４】この後、図６に示すように、Hard-Axis方
向の磁界Ｈｘのみを消滅させる。つまり、ＴＭＲ素子に
は、Easy-Axis方向の磁界Ｈｙのみが作用することにな
るため、ＴＭＲ素子の記憶層の端部の磁区の磁化方向
は、この磁界Ｈｙにより、完全にEasy-Axis方向を向く
（）。
【０１２５】図７は、実施例２の書き込み原理を実現す
るための磁気ランダムアクセスメモリの動作原理につい
て簡単に示している。
【０１２６】磁界Ｈｘ，Ｈｙを発生させるタイミングや
消滅させるタイミングは、互いに交差する書き込みワー
ド線及び書き込みビット線に対して、書き込み電流を供
給するタイミングや遮断するタイミングによって決定さ
れる。
【０１２７】まず、書き込みワード線に、一定方向の向
きの書き込み電流Ｉｐ１を流す。書き込み電流Ｉｐ１に
より、Hard-Axis方向の磁界Ｈｘが発生し、ＴＭＲ層の
記憶層の端部の磁区の磁化方向がHard-Axis方向に揃う
（ステップＳＴ１）。
【０１２８】次に、書き込みワード線に、書き込み電流
Ｉｐ１を流し続け、かつ、書き込みビット線に、書き込
みデータに応じた向きの書き込み電流Ｉｐ２を流す。こ
れら書き込み電流Ｉｐ１，Ｉｐ２によって、合成磁界Ｈ
ｘ＋Ｈｙが発生する（ステップＳＴ２）。
【０１２９】この後、書き込みワード線の書き込み電流
Ｉｐ１を停止させ、書き込みビット線の書き込み電流Ｉ
ｐ２のみを流し続ける。その結果、ＴＭＲ素子の記憶層
の端部の磁区の磁化方向は、磁界Ｈｙにより、完全にEa
sy-Axis方向を向き、ＴＭＲ層の記憶層の磁化方向が反
転する（ステップＳＴ３）。
【０１３０】なお、この動作原理を実行するための回路
方式、即ち、書き込み電流を書き込みワード線及び書き
込みビット線に供給するタイミングや、書き込み電流の
大きさ（波形）などを決定する回路については、後に詳
述する。
【０１３１】このように、本例の書き込み原理では、Ha
rd-Axis方向の磁界Ｈｘを消滅させた後においても、Eas
y-Axis方向の磁界ＨｙをＴＭＲ素子に作用させ続けるよ
うにしている。従って、Easy-Axis方向の磁界Ｈｙを消
滅させた後に、未だ、ＴＭＲ素子の記憶層の端部の磁区
の磁化方向がHard-Axis方向を向いたままである、とい
う事態が発生することがなく、かつ、ＴＭＲ素子の記憶
層の磁化反転に関しては、それを確実に行うことがで
き、書き込み特性を向上できる。
【０１３２】(3) 実施例３ 本例の書き込み原理では、Hard-Axis方向の磁界Ｈｘに
より、ＴＭＲ素子の記憶層の端部の磁区の磁化方向がHa
rd-Axis方向に揃っていることを前提として、この後、E
asy-Axis方向の磁界Ｈｙにより、ＴＭＲ素子の記憶層の
端部の磁区の磁化方向を完全にEasy-Axis方向を向かせ
るための手法を提案する。
【０１３３】この手法のポイントは、Hard-Axis方向の
磁界Ｈｘを消滅させた後に、Easy-Axis方向の磁界Ｈｙ
をＴＭＲ素子に作用させ続けると共に、磁界Ｈｙの強さ
を磁界Ｈｘの消滅前の磁界Ｈｙよりも強くする点にあ
る。
【０１３４】具体的には、まず、図８に示すように、Ha
rd-Axis方向の磁界ＨｘをＴＭＲ素子に作用させ、ＴＭ
Ｒ素子の記憶層の端部の磁区の磁化方向をHard-Axis方
向に揃える（）。
【０１３５】次に、図９に示すように、書き込みデータ
に応じた向きを有するEasy-Axis方向の磁界ＨｙをＴＭ
Ｒ素子に作用させる。この時、Hard-Axis方向の磁界Ｈ
ｘは、そのまま継続して発生しているため、ＴＭＲ素子
には、合成磁界Ｈｘ＋Ｈｙが作用することになる
（）。
【０１３６】この後、図１０に示すように、Hard-Axis
方向の磁界Ｈｘのみを消滅させ、ＴＭＲ素子に、Easy-A
xis方向の磁界Ｈｙのみを作用させる。また、この時、
磁界Ｈｙの強さは、磁界Ｈｘの消滅前の磁界Ｈｙよりも
強くする。この磁界Ｈｙによって、ＴＭＲ素子の記憶層
の端部の磁区の磁化方向は、完全にEasy-Axis方向を向
く（）。
【０１３７】図１１は、実施例３の書き込み原理を実現
するための磁気ランダムアクセスメモリの動作原理につ
いて簡単に示している。
【０１３８】磁界Ｈｘ，Ｈｙの発生／消滅のタイミング
や強さは、互いに交差する書き込みワード線及び書き込
みビット線に流す書き込み電流の供給／遮断のタイミン
グや大きさによって決定される。
【０１３９】まず、書き込みワード線に、一定方向の向
きの書き込み電流Ｉｐ１を流す。書き込み電流Ｉｐ１に
より、Hard-Axis方向の磁界Ｈｘが発生し、ＴＭＲ層の
記憶層の端部の磁区の磁化方向がHard-Axis方向に揃う
（ステップＳＴ１）。
【０１４０】次に、書き込みワード線に、書き込み電流
Ｉｐ１を流し続け、かつ、書き込みビット線に、書き込
みデータに応じた向きの書き込み電流Ｉｐ２を流す。こ
れら書き込み電流Ｉｐ１，Ｉｐ２によって、合成磁界Ｈ
ｘ＋Ｈｙが発生する（ステップＳＴ２）。
【０１４１】この後、書き込みワード線の書き込み電流
Ｉｐ１を停止させ、書き込みビット線に、書き込み電流
Ｉｐ３（＞Ｉｐ２）を流す。その結果、ＴＭＲ素子の記
憶層の端部の磁区の磁化方向は、磁界Ｈｙにより、完全
にEasy-Axis方向を向き、ＴＭＲ層の記憶層の磁化方向
が反転する（ステップＳＴ３）。
【０１４２】なお、書き込み電流Ｉｐ２から書き込み電
流Ｉｐ３への変化（磁界Ｈｙの変化→）は、磁界の
強さがアナログ的に変化するように行っても、又は、デ
ジタル的に変化するように行ってもよい。
【０１４３】この動作原理を実行するための回路方式、
即ち、書き込み電流を書き込みワード線及び書き込みビ
ット線に供給するタイミングや、書き込み電流の大きさ
（波形）などを決定する回路については、後に詳述す
る。
【０１４４】このように、本例の書き込み原理では、Ha
rd-Axis方向の磁界Ｈｘを消滅させた後においても、Eas
y-Axis方向の磁界ＨｙをＴＭＲ素子に作用させ続けるよ
うにしている。しかも、Hard-Axis方向の磁界Ｈｘを消
滅させた後のEasy-Axis方向の磁界Ｈｙは、磁界Ｈｘの
消滅前の磁界Ｈｙよりも強くなっている。
【０１４５】従って、Easy-Axis方向の磁界Ｈｙを消滅
させた後に、未だ、ＴＭＲ素子の記憶層の端部の磁区の
磁化方向がHard-Axis方向を向いたままである、という
事態が発生することがなく、かつ、ＴＭＲ素子の記憶層
の磁化反転に関しては、それを確実に行うことができ、
書き込み特性を向上できる。
【０１４６】(4) 実施例４ 本例の書き込み原理では、Easy-Axis方向の磁界Ｈｙを
ＴＭＲ素子に作用させる前に、ＴＭＲ素子の記憶層の端
部の磁区の磁化方向をHard-Axis方向に揃えておくため
の手法、及び、Easy-Axis方向の磁界ＨｙをＴＭＲ素子
に作用させた後においては、ＴＭＲ素子の記憶層の端部
の磁区の磁化方向が完全にEasy-Axis方向を向くように
するための手法を提案する。
【０１４７】本例の書き込み原理は、実施例１の書き込
み原理と実施例３の書き込み原理とを組み合わせたもの
である。そのポイントは、Hard-Axis方向の磁界Ｈｘの
強さ及びEasy-Axis方向の磁界Ｈｙの強さを時間的に変
化させる点、及び、Hard-Axis方向の磁界Ｈｘを消滅さ
せた後に、Easy-Axis方向の磁界ＨｙをＴＭＲ素子に作
用させ続ける点にある。
【０１４８】具体的には、まず、図１２に示すように、
Easy-Axis方向の磁界ＨｙをＴＭＲ素子に作用させる前
に、ＴＭＲ素子の記憶層の端部の磁区の磁化方向をHard
-Axis方向に揃えておくに十分な強さの磁界ＨｘをＴＭ
Ｒ素子に作用させ、ＴＭＲ層の記憶層の端部の磁区の磁
化方向をHard-Axis方向に揃える（）。
【０１４９】次に、図１３に示すように、書き込みデー
タに応じた向きを有するEasy-Axis方向の磁界ＨｙをＴ
ＭＲ素子に作用させ、ＴＭＲ素子の磁化方向をEasy-Axi
s方向に向ける。この時、ＴＭＲ素子の記憶層の端部の
磁区の磁化方向が完全にEasy-Axis方向を向くように、H
ard-Axis方向の磁界Ｈｘは、磁界ＨｙをＴＭＲ素子に作
用させる前の磁界Ｈｘよりも弱くなるように設定される
（）。
【０１５０】この後、図１４に示すように、Hard-Axis
方向の磁界Ｈｘのみを消滅させ、ＴＭＲ素子に、Easy-A
xis方向の磁界Ｈｙのみを作用させる。この時、磁界Ｈ
ｙの強さは、ＴＭＲ素子の記憶層の端部の磁区の磁化方
向が完全にEasy-Axis方向を向くように、磁界Ｈｘの消
滅前の磁界Ｈｙよりも強くする（）。
【０１５１】図１５は、実施例４の書き込み原理を実現
するための磁気ランダムアクセスメモリの動作原理につ
いて簡単に示している。
【０１５２】まず、書き込みワード線に、一定方向の向
きの書き込み電流Ｉｐ１を流す。書き込み電流Ｉｐ１に
より、Hard-Axis方向の磁界Ｈｘが発生し、ＴＭＲ層の
記憶層の端部の磁区の磁化方向がHard-Axis方向に揃う
（ステップＳＴ１）。
【０１５３】次に、書き込みワード線に、一定方向の向
きの書き込み電流Ｉｐ２（＜Ｉｐ１）を流し、書き込み
ビット線に、書き込みデータに応じた向きの書き込み電
流Ｉｐ３を流す。書き込み電流Ｉｐ２，Ｉｐ３により、
合成磁界Ｈｘ＋Ｈｙが発生する（ステップＳＴ２）。
【０１５４】この後、書き込みワード線の書き込み電流
Ｉｐ２を停止させ、書き込みビット線に、書き込み電流
Ｉｐ４（＞Ｉｐ３）を流す。その結果、ＴＭＲ素子の記
憶層の端部の磁区の磁化方向は、磁界Ｈｙにより、完全
にEasy-Axis方向を向き、ＴＭＲ層の記憶層の磁化方向
が反転する（ステップＳＴ３）。
【０１５５】なお、書き込み電流Ｉｐ１から書き込み電
流Ｉｐ２への変化（磁界Ｈｘの変化→）は、磁界の
強さがアナログ的に変化するように行っても、又は、デ
ジタル的に変化するように行ってもよい。
【０１５６】また、書き込み電流Ｉｐ３から書き込み電
流Ｉｐ４への変化（磁界Ｈｙの変化→）について
も、磁界の強さがアナログ的に変化するように行って
も、又は、デジタル的に変化するように行ってもよい。
【０１５７】この動作原理を実行するための回路方式、
即ち、書き込み電流を書き込みワード線及び書き込みビ
ット線に供給するタイミングや、書き込み電流の大きさ
（波形）などを決定する回路については、後に詳述す
る。
【０１５８】このように、本例の書き込み原理では、Ea
sy-Axis方向の磁界ＨｙをＴＭＲ素子に作用させる前
に、ＴＭＲ素子の記憶層の端部の磁区の磁化方向をHard
-Axis方向に揃えておくに十分な強さの磁界ＨｘをＴＭ
Ｒ素子に作用させている。また、Easy-Axis方向の磁界
ＨｙをＴＭＲ素子に作用させるときには、Hard-Axis方
向の磁界Ｈｘは、磁界Ｈｙを発生させる前の磁界Ｈｘよ
りも弱くなるように設定される。
【０１５９】さらに、本例の書き込み原理では、Hard-A
xis方向の磁界Ｈｘを消滅させた後においても、Easy-Ax
is方向の磁界ＨｙをＴＭＲ素子に作用させ続けるように
している。しかも、Hard-Axis方向の磁界Ｈｘを消滅さ
せた後のEasy-Axis方向の磁界Ｈｙは、磁界Ｈｘの消滅
前の磁界Ｈｙよりも大きい。
【０１６０】従って、Easy-Axis方向の磁界Ｈｙを消滅
させた後に、未だ、ＴＭＲ素子の記憶層の端部の磁区の
磁化方向がHard-Axis方向を向いたままである、という
事態が発生することがなく、かつ、ＴＭＲ素子の記憶層
の磁化反転に関しては、それを確実に行うことができ、
書き込み特性を向上できる。
【０１６１】(5) 実施例５ 本例の書き込み原理では、Hard-Axis方向の磁界ＨｘとE
asy-Axis方向の磁界Ｈｙとを同時に発生／消滅させると
共に、Easy-Axis方向の磁界Ｈｙの強さを時間的に変化
させる手法について提案する。
【０１６２】本例の手法のポイントは、Hard-Axis方向
の磁界Ｈｘの強さを常に一定とし、かつ、磁界Ｈｘ，Ｈ
ｙの発生当初においては、Easy-Axis方向の磁界Ｈｙを
小さな値に設定し、その後、Easy-Axis方向の磁界Ｈｙ
を大きな値に変化させる点にある。
【０１６３】具体的には、まず、図１６に示すように、
ＴＭＲ素子の記憶層の端部の磁区の磁化方向をHard-Axi
s方向に揃えるに十分な強さの磁界ＨｘをＴＭＲ素子に
作用させると共に、書き込みデータに応じた向きを有す
るEasy-Axis方向の小さな磁界ＨｙをＴＭＲ素子に作用
させる。この段階では、ＴＭＲ素子は、磁界Ｈｘによる
影響を大きく受けるため、ＴＭＲ層の記憶層の端部の磁
区の磁化方向は、Hard-Axis方向に揃う（）。
【０１６４】この後、図１７に示すように、Easy-Axis
方向の磁界Ｈｙを十分に大きな値に変化させ、合成磁界
Ｈｘ，Ｈｙにより、ＴＭＲ素子の記憶層の磁化方向を反
転させる。このときの磁界Ｈｘの強さと磁界Ｈｙの強さ
は、同じであっても、又は、異なっていてもよい
（）。
【０１６５】図１８は、実施例５の書き込み原理を実現
するための磁気ランダムアクセスメモリの動作原理につ
いて簡単に示している。
【０１６６】まず、書き込みワード線に、一定方向の向
きの書き込み電流Ｉｐ１を流し、書き込みビット線に、
書き込みデータに応じた向きの書き込み電流Ｉｐ２を流
す。ここで、書き込み電流Ｉｐ２は、書き込み電流Ｉｐ
１よりも十分に小さな値となっている。大きな値を有す
る書き込み電流Ｉｐ１により、Hard-Axis方向の磁界Ｈ
ｘが発生し、ＴＭＲ層の記憶層の端部の磁区の磁化方向
がHard-Axis方向に揃う（ステップＳＴ１）。
【０１６７】この後、書き込みビット線に、十分に大き
な値を有する書き込み電流Ｉｐ３（＞Ｉｐ２）を流す
と、書き込み電流Ｉｐ１，Ｉｐ３により、合成磁界Ｈｘ
＋Ｈｙが発生する。その結果、ＴＭＲ素子の記憶層の端
部の磁区の磁化方向は、磁界Ｈｙにより、完全にEasy-A
xis方向を向き、ＴＭＲ層の記憶層の磁化方向が反転す
る（ステップＳＴ２）。
【０１６８】なお、書き込み電流Ｉｐ２から書き込み電
流Ｉｐ３への変化（磁界Ｈｙの変化→）は、磁界の
強さがアナログ的に変化するように行っても、又は、デ
ジタル的に変化するように行ってもよい。
【０１６９】この動作原理を実行するための回路方式、
即ち、書き込み電流を書き込みワード線及び書き込みビ
ット線に供給するタイミングや、書き込み電流の大きさ
（波形）などを決定する回路については、後に詳述す
る。
【０１７０】このように、本例の書き込み原理では、Ea
sy-Axis方向の磁界Ｈｙを段階的に変化させているた
め、大きな磁界Ｈｙを発生させるために、急激に、書き
込みビット線に大きな書き込み電流を流す必要がない。
つまり、書き込みビット線に流れる書き込み電流（の大
きさ）の急激な変化がないため、インダクタンス成分に
よるノイズを低減することができる。
【０１７１】(6) 実施例６ 本例の書き込み原理では、Hard-Axis方向の磁界ＨｘとE
asy-Axis方向の磁界Ｈｙとを同時に発生／消滅させると
共に、Hard-Axis方向の磁界Ｈｘの強さとEasy-Axis方向
の磁界Ｈｙの強さを、共に、時間的に変化させる手法に
ついて提案する。
【０１７２】本例の手法のポイントは、磁界Ｈｘ，Ｈｙ
の発生当初においては、Hard-Axis方向の磁界Ｈｘを大
きな値とし、Easy-Axis方向の磁界Ｈｙを小さな値に設
定すると共に、その後、Easy-Axis方向の磁界Ｈｙを大
きな値に変化させ、さらに、その後、Hard-Axis方向の
磁界Ｈｘを小さな値に変化させる点にある。
【０１７３】具体的には、まず、図１９に示すように、
ＴＭＲ素子の記憶層の端部の磁区の磁化方向をHard-Axi
s方向に揃えるに十分な強さの磁界ＨｘをＴＭＲ素子に
作用させると共に、書き込みデータに応じた向きを有す
るEasy-Axis方向の小さな磁界ＨｙをＴＭＲ素子に作用
させる。この段階では、ＴＭＲ素子は、磁界Ｈｘによる
影響を大きく受けるため、ＴＭＲ層の記憶層の端部の磁
区の磁化方向は、Hard-Axis方向に揃う（）。
【０１７４】次に、図２０に示すように、Easy-Axis方
向の磁界Ｈｙを十分に大きな値に変化させ、合成磁界Ｈ
ｘ，Ｈｙにより、ＴＭＲ素子の記憶層の磁化方向を反転
させる。このときの磁界Ｈｘの強さと磁界Ｈｙの強さ
は、同じであっても、又は、異なっていてもよい
（）。
【０１７５】この後、図２１に示すように、Hard-Axis
方向の磁界Ｈｘを十分に小さな値に変化させ、合成磁界
Ｈｘ，Ｈｙにより、ＴＭＲ層の記憶層の端部の磁区の磁
化方向を完全にEasy-Axis方向に向ける（）。
【０１７６】図２２は、実施例６の書き込み原理を実現
するための磁気ランダムアクセスメモリの動作原理につ
いて簡単に示している。
【０１７７】まず、書き込みワード線に、一定方向の向
きの書き込み電流Ｉｐ１を流し、書き込みビット線に、
書き込みデータに応じた向きの書き込み電流Ｉｐ２を流
す。ここで、書き込み電流Ｉｐ２は、書き込み電流Ｉｐ
１よりも十分に小さな値となっている。大きな値を有す
る書き込み電流Ｉｐ１により、Hard-Axis方向の磁界Ｈ
ｘが発生し、ＴＭＲ層の記憶層の端部の磁区の磁化方向
がHard-Axis方向に揃う（ステップＳＴ１）。
【０１７８】次に、書き込みビット線に、十分に大きな
値を有する書き込み電流Ｉｐ３（＞Ｉｐ２）を流すと、
書き込み電流Ｉｐ１，Ｉｐ３により、合成磁界Ｈｘ＋Ｈ
ｙが発生する（ステップＳＴ２）。
【０１７９】この後、書き込みワード線に、十分に小さ
な値を有する書き込み電流Ｉｐ４（＜Ｉｐ１）を流す
と、書き込み電流Ｉｐ３，Ｉｐ４により、合成磁界Ｈｘ
＋Ｈｙが発生する。その結果、ＴＭＲ素子の記憶層の端
部の磁区の磁化方向は、磁界Ｈｙにより、完全にEasy-A
xis方向を向き、ＴＭＲ層の記憶層の磁化方向が反転す
る（ステップＳＴ３）。
【０１８０】なお、書き込み電流Ｉｐ２から書き込み電
流Ｉｐ３への変化（磁界Ｈｙの変化→）は、磁界の
強さがアナログ的に変化するように行っても、又は、デ
ジタル的に変化するように行ってもよい。
【０１８１】また、書き込み電流Ｉｐ１から書き込み電
流Ｉｐ４への変化（磁界Ｈｘの変化→）について
も、磁界の強さがアナログ的に変化するように行って
も、又は、デジタル的に変化するように行ってもよい。
【０１８２】この動作原理を実行するための回路方式、
即ち、書き込み電流を書き込みワード線及び書き込みビ
ット線に供給するタイミングや、書き込み電流の大きさ
（波形）などを決定する回路については、後に詳述す
る。
【０１８３】このように、本例の書き込み原理では、Ha
rd-Axis方向の磁界Ｈｘを段階的に弱くし、Easy-Axis方
向の磁界Ｈｙを段階的に強くしている。このため、大き
な磁界Ｈｘ，Ｈｙを発生／消滅させるために、急激に、
書き込みワード／ビット線に大きな書き込み電流を流し
たり、又は、それを遮断したりする必要がない。つま
り、書き込みワード／ビット線に流れる書き込み電流
（の大きさ）の急激な変化がないため、インダクタンス
成分によるノイズを低減できる。
【０１８４】(7) 実施例７ 本例の書き込み原理では、Hard-Axis方向の磁界ＨｘとE
asy-Axis方向の磁界Ｈｙとを同時に発生／消滅させると
共に、Hard-Axis方向の磁界Ｈｘの強さとEasy-Axis方向
の磁界Ｈｙの強さを、共に、時間的に変化させる手法に
ついて提案する。
【０１８５】本例の手法のポイントは、磁界Ｈｘ，Ｈｙ
の発生当初においては、Hard-Axis方向の磁界Ｈｘを十
分に大きな値とし、Easy-Axis方向の磁界Ｈｙを小さな
値に設定し、その後、Hard-Axis方向の磁界Ｈｘを十分
に大きな値から大きな値に変化させ、Easy-Axis方向の
磁界Ｈｙを大きな値に変化させ、さらに、その後、Hard
-Axis方向の磁界Ｈｘを小さな値に変化させる点にあ
る。
【０１８６】つまり、本例の書き込み原理では、Hard-A
xis方向の磁界Ｈｘは、３段階で次第に弱くなってい
き、Easy-Axis方向の磁界Ｈｙは、２段階で次第に強く
なっていく。
【０１８７】具体的には、まず、図２３に示すように、
ＴＭＲ素子の記憶層の端部の磁区の磁化方向をHard-Axi
s方向に揃えるに十分な強さの磁界ＨｘをＴＭＲ素子に
作用させると共に、書き込みデータに応じた向きを有す
るEasy-Axis方向の小さな磁界ＨｙをＴＭＲ素子に作用
させる。この段階では、ＴＭＲ素子は、磁界Ｈｘによる
影響を大きく受けるため、ＴＭＲ層の記憶層の端部の磁
区の磁化方向は、Hard-Axis方向に揃う（）。
【０１８８】次に、図２４に示すように、Hard-Axis方
向の磁界Ｈｘを十分に大きな値から大きな値に変化させ
る（磁界Ｈｘを少し弱くする）と共に、Easy-Axis方向
の磁界Ｈｙを大きな値に変化させる。このときの磁界Ｈ
ｘの強さと磁界Ｈｙの強さは、同じであっても、又は、
異なっていてもよい（）。
【０１８９】この後、図２５に示すように、Hard-Axis
方向の磁界Ｈｘを十分に小さな値に変化させる。そし
て、合成磁界Ｈｘ，Ｈｙにより、ＴＭＲ層の記憶層の端
部の磁区の磁化方向を完全にEasy-Axis方向に向ける
（）。
【０１９０】図２６は、実施例７の書き込み原理を実現
するための磁気ランダムアクセスメモリの動作原理につ
いて簡単に示している。
【０１９１】まず、書き込みワード線に、一定方向の向
きの書き込み電流Ｉｐ１を流し、書き込みビット線に、
書き込みデータに応じた向きの書き込み電流Ｉｐ２を流
す。ここで、書き込み電流Ｉｐ２は、書き込み電流Ｉｐ
１よりも十分に小さな値となっている。大きな値を有す
る書き込み電流Ｉｐ１により、Hard-Axis方向の磁界Ｈ
ｘが発生し、ＴＭＲ層の記憶層の端部の磁区の磁化方向
がHard-Axis方向に揃う（ステップＳＴ１）。
【０１９２】次に、書き込みワード線に書き込み電流Ｉ
ｐ３（＜Ｉｐ１）を流し、書き込みビット線に書き込み
電流Ｉｐ４（＞Ｉｐ２）を流すと、書き込み電流Ｉｐ
３，Ｉｐ４により、合成磁界Ｈｘ＋Ｈｙが発生する（ス
テップＳＴ２）。
【０１９３】この後、書き込みワード線に、書き込み電
流Ｉｐ５（＜Ｉｐ３）を流すと、書き込み電流Ｉｐ４，
Ｉｐ５により、合成磁界Ｈｘ＋Ｈｙが発生する。その結
果、ＴＭＲ素子の記憶層の端部の磁区の磁化方向は、磁
界Ｈｙにより、Easy-Axis方向を向き、ＴＭＲ層の記憶
層の磁化方向が反転する（ステップＳＴ３）。
【０１９４】なお、書き込み電流Ｉｐ１から書き込み電
流Ｉｐ３への変化及び書き込み電流Ｉｐ３から書き込み
電流Ｉｐ５への変化（磁界Ｈｘの変化→→）は、
磁界の強さがアナログ的に変化するように行っても、又
は、デジタル的に変化するように行ってもよい。
【０１９５】また、書き込み電流Ｉｐ２から書き込み電
流Ｉｐ４への変化（磁界Ｈｙの変化→）について
も、磁界の強さがアナログ的に変化するように行って
も、又は、デジタル的に変化するように行ってもよい。
【０１９６】この動作原理を実行するための回路方式、
即ち、書き込み電流を書き込みワード線及び書き込みビ
ット線に供給するタイミングや、書き込み電流の大きさ
（波形）などを決定する回路については、後に詳述す
る。
【０１９７】このように、本例の書き込み原理では、Ha
rd-Axis方向の磁界Ｈｘを、３段階で、次第に弱くし、E
asy-Axis方向の磁界Ｈｙを、２段階で、次第に強くして
いる。このため、大きな磁界Ｈｘ，Ｈｙを発生／消滅さ
せるために、急激に、書き込みワード／ビット線に大き
な書き込み電流を流したり、又は、それを遮断したりす
る必要がない。つまり、書き込みワード／ビット線に流
れる書き込み電流（の大きさ）の急激な変化がないた
め、インダクタンス成分によるノイズを低減できる。
【０１９８】(8) 実施例８ 本例の書き込み原理では、Hard-Axis方向の磁界ＨｘとE
asy-Axis方向の磁界Ｈｙとを同時に発生／消滅させると
共に、Hard-Axis方向の磁界Ｈｘの強さとEasy-Axis方向
の磁界Ｈｙの強さを、共に、時間的に変化させる手法に
ついて提案する。
【０１９９】本例の手法のポイントは、磁界Ｈｘ，Ｈｙ
の発生当初においては、Hard-Axis方向の磁界Ｈｘを十
分に大きな値とし、Easy-Axis方向の磁界Ｈｙを小さな
値に設定し、その後、Hard-Axis方向の磁界Ｈｘを十分
に大きな値から大きな値に変化させ、Easy-Axis方向の
磁界Ｈｙを大きな値に変化させ、さらに、その後、Hard
-Axis方向の磁界Ｈｘを小さな値に変化させ、Easy-Axis
方向の磁界Ｈｙを十分に大きな値に変化させる点にあ
る。
【０２００】つまり、本例の書き込み原理では、Hard-A
xis方向の磁界Ｈｘについては、３段階で次第に弱くな
っていき、Easy-Axis方向の磁界Ｈｙについては、３段
階で次第に強くなっていく。
【０２０１】具体的には、まず、図２７に示すように、
ＴＭＲ素子の記憶層の端部の磁区の磁化方向をHard-Axi
s方向に揃えるに十分な強さの磁界ＨｘをＴＭＲ素子に
作用させると共に、書き込みデータに応じた向きを有す
るEasy-Axis方向の小さな磁界ＨｙをＴＭＲ素子に作用
させる。この段階では、ＴＭＲ素子は、磁界Ｈｘによる
影響を大きく受けるため、ＴＭＲ層の記憶層の端部の磁
区の磁化方向は、Hard-Axis方向に揃う（）。
【０２０２】次に、図２８に示すように、Hard-Axis方
向の磁界Ｈｘを十分に大きな値から大きな値に変化させ
る（磁界Ｈｘを少し弱くする）と共に、Easy-Axis方向
の磁界Ｈｙを大きな値に変化させる。このときの磁界Ｈ
ｘの強さと磁界Ｈｙの強さは、同じであっても、又は、
異なっていてもよい（）。
【０２０３】この後、図２９に示すように、Hard-Axis
方向の磁界Ｈｘを十分に小さな値に変化させ、Easy-Axi
s方向の磁界Ｈｙを大きな値から十分に大きな値に変化
させる（磁界Ｈｙをさらに強くする）。その結果、ＴＭ
Ｒ層の記憶層の端部の磁区の磁化方向は、合成磁界Ｈ
ｘ，Ｈｙにより、Easy-Axis方向に向く（）。
【０２０４】図３０は、実施例８の書き込み原理を実現
するための磁気ランダムアクセスメモリの動作原理につ
いて簡単に示している。
【０２０５】まず、書き込みワード線に、一定方向の向
きの書き込み電流Ｉｐ１を流し、書き込みビット線に、
書き込みデータに応じた向きの書き込み電流Ｉｐ２を流
す。ここで、書き込み電流Ｉｐ２は、書き込み電流Ｉｐ
１よりも十分に小さな値となっている。大きな値を有す
る書き込み電流Ｉｐ１により、Hard-Axis方向の磁界Ｈ
ｘが発生し、ＴＭＲ層の記憶層の端部の磁区の磁化方向
がHard-Axis方向に揃う（ステップＳＴ１）。
【０２０６】次に、書き込みワード線に書き込み電流Ｉ
ｐ３（＜Ｉｐ１）を流し、書き込みビット線に書き込み
電流Ｉｐ４（＞Ｉｐ２）を流すと、書き込み電流Ｉｐ
３，Ｉｐ４により、合成磁界Ｈｘ＋Ｈｙが発生する（ス
テップＳＴ２）。
【０２０７】この後、書き込みワード線に、書き込み電
流Ｉｐ５（＜Ｉｐ３）を流し、書き込みビット線に、書
き込み電流Ｉｐ６（＞Ｉｐ４）を流すと、書き込み電流
Ｉｐ５，Ｉｐ６により、合成磁界Ｈｘ＋Ｈｙが発生す
る。その結果、ＴＭＲ素子の記憶層の端部の磁区の磁化
方向は、磁界Ｈｙにより、Easy-Axis方向を向き、ＴＭ
Ｒ層の記憶層の磁化方向が反転する（ステップＳＴ
３）。
【０２０８】なお、書き込み電流Ｉｐ１から書き込み電
流Ｉｐ３への変化及び書き込み電流Ｉｐ３から書き込み
電流Ｉｐ５への変化（磁界Ｈｘの変化→→）は、
磁界の強さがアナログ的に変化するように行っても、又
は、デジタル的に変化するように行ってもよい。
【０２０９】また、書き込み電流Ｉｐ２から書き込み電
流Ｉｐ４への変化及び書き込み電流Ｉｐ４から書き込み
電流Ｉｐ６への変化（磁界Ｈｙの変化→→）につ
いても、磁界の強さがアナログ的に変化するように行っ
ても、又は、デジタル的に変化するように行ってもよ
い。
【０２１０】この動作原理を実行するための回路方式、
即ち、書き込み電流を書き込みワード線及び書き込みビ
ット線に供給するタイミングや、書き込み電流の大きさ
（波形）などを決定する回路については、後に詳述す
る。
【０２１１】このように、本例の書き込み原理では、Ha
rd-Axis方向の磁界Ｈｘを、３段階で、次第に弱くし、E
asy-Axis方向の磁界Ｈｙを、３段階で、次第に強くして
いる。このため、磁界Ｈｘ，Ｈｙを発生／消滅させるた
めに、急激に、書き込みワード／ビット線に大きな書き
込み電流を流したり、又は、それを遮断したりする必要
がない。つまり、書き込みワード／ビット線に流れる書
き込み電流（の大きさ）の急激な変化がないため、イン
ダクタンス成分によるノイズを低減できる。
【０２１２】(9) 実施例９ 本例の書き込み原理では、合成磁界Ｈｘ＋Ｈｙの向き及
び強さを、それぞれアナログ的に変化させる手法につい
て提案する。
【０２１３】本例の手法のポイントは、Hard-Axis方向
の磁界Ｈｘを、十分に大きな値からアナログ的に次第に
小さくしていく点、及び、Easy-Axis方向の磁界Ｈｙ
を、十分に大きな値までアナログ的に次第に大きくして
いく点にある。
【０２１４】つまり、本例の書き込み原理では、合成磁
界Ｈｘ＋Ｈｙの向き及び強さは、アナログ的に変化す
る。
【０２１５】具体的には、図３１及び図３２に示すよう
に、まず、ＴＭＲ素子の記憶層の端部の磁区の磁化方向
をHard-Axis方向に揃えるに十分な強さの磁界ＨｘをＴ
ＭＲ素子に作用させる。そして、磁界Ｈｘの強さを一定
に保ちつつ、書き込みデータに応じた向きを有するEasy
-Axis方向の磁界ＨｙをＴＭＲ素子に作用させる。磁界
Ｈｙは、磁界Ｈｘが一定の間（時刻ｔまで）、アナログ
的に次第に大きくなっていく（）。
【０２１６】時刻ｔで、合成磁界Ｈｘ＋Ｈｙの強さは、
最大となり、その値は、アステロイド曲線の外に存在す
ることになるため、ＴＭＲ素子の記憶層の磁化が反転さ
れる状態となる。
【０２１７】この後、図３１及び図３２に示すように、
磁界Ｈｙの強さを一定に保ちつつ、磁界Ｈｘをアナログ
的に次第に小さくしていく（）。
【０２１８】このような合成磁界Ｈｘ＋Ｈｙのアナログ
的変化により、データ書き込みが実行される。
【０２１９】図３３は、実施例９の書き込み原理を実現
するための磁気ランダムアクセスメモリの動作原理につ
いて簡単に示している。
【０２２０】まず、書き込みワード線に、一定方向の向
きの書き込み電流Ｉｐ１を流し、書き込みビット線に、
書き込みデータに応じた向きの書き込み電流Ｉｐ２を流
す。ここで、書き込み電流Ｉｐ１の値は、一定を維持し
ており、かつ、書き込み電流Ｉｐ２の値は、アナログ的
に次第に大きくなる（ステップＳＴ１）。
【０２２１】次に、書き込み電流Ｉｐ２の値を一定に
し、かつ、書き込み電流Ｉｐ１の値を、アナログ的に次
第に小さくする（ステップＳＴ２）。
【０２２２】これにより、合成磁界Ｈｘ＋Ｈｙの向き及
び強さは、アナログ的に変化することになるため、書き
込みを確実に行うことができる。
【０２２３】なお、この動作原理を実行するための回路
方式、即ち、書き込み電流を書き込みワード線及び書き
込みビット線に供給するタイミングや、書き込み電流の
大きさ（波形）などを決定する回路については、後に詳
述する。
【０２２４】(10) 実施例１０ 本例の書き込み原理では、実施例９と同様に、合成磁界
Ｈｘ＋Ｈｙの向き及び強さを、それぞれアナログ的に変
化させる手法について提案する。
【０２２５】本例の手法のポイントは、Hard-Axis方向
の磁界Ｈｘ及びEasy-Axis方向の磁界Ｈｙを、合成磁界
Ｈｘ＋Ｈｙの大きさが実質的に一定となるような条件の
下で変化させ、合成磁界Ｈｘ＋Ｈｙの向きをアナログ的
に変化させるようにした点にある。
【０２２６】具体的には、図３４及び図３５に示すよう
に、まず、ＴＭＲ素子の記憶層の端部の磁区の磁化方向
をHard-Axis方向に揃えるに十分な強さの磁界ＨｘをＴ
ＭＲ素子に作用させる。そして、磁界Ｈｘの強さを、ア
ナログ的に次第に小さくしていくと共に、書き込みデー
タに応じた向きを有するEasy-Axis方向の磁界Ｈｙを、
アナログ的に次第に大きくする（）。
【０２２７】この後、図３４及び図３５に示すように、
さらに、磁界Ｈｘの強さを、アナログ的に次第に小さく
していくと共に、Easy-Axis方向の磁界Ｈｙを、アナロ
グ的に次第に大きくする（）。
【０２２８】このような合成磁界Ｈｘ＋Ｈｙのアナログ
的変化により、データ書き込みが実行される。
【０２２９】図３６は、実施例１０の書き込み原理を実
現するための磁気ランダムアクセスメモリの動作原理に
ついて簡単に示している。
【０２３０】まず、書き込みワード線に、一定方向の向
きの書き込み電流Ｉｐ１を流し、書き込みビット線に、
書き込みデータに応じた向きの書き込み電流Ｉｐ２を流
す。ここで、書き込み電流Ｉｐ１の値は、アナログ的に
次第に小さくし、かつ、書き込み電流Ｉｐ２の値は、ア
ナログ的に次第に大きくする（ステップＳＴ１）。
【０２３１】ここで、書き込み動作中、例えば、合成磁
界Ｈｘ＋Ｈｙの強さが、常に、実質的に一定となるよう
に、書き込み電流Ｉｐ１，Ｉｐ２の値を変化させること
も可能である。例えば、書き込み電流Ｉｐ１（磁界Ｈ
ｘ）の値は、時間ｔに対して、α・ｃｏｓ ｔ で変化
するように設定し、書き込み電流Ｉｐ２（磁界Ｈｙ）の
値は、時間ｔに対して、β・ｓｉｎ ｔ で変化するよ
うに設定してもよい（α及びβは、定数）。
【０２３２】これにより、合成磁界Ｈｘ＋Ｈｙの向き
は、アナログ的に変化することになるため、書き込みを
確実に行うことができる。
【０２３３】なお、この動作原理を実行するための回路
方式、即ち、書き込み電流を書き込みワード線及び書き
込みビット線に供給するタイミングや、書き込み電流の
大きさ（波形）などを決定する回路については、後に詳
述する。
【０２３４】(11) その他 実施例１〜１０で説明した書き込み原理は、磁気ランダ
ムアクセスメモリ（チップ又はブロック）内のハードウ
ェアにより実現される。書き込み原理は、磁気ランダム
アクセスメモリごとに特定されていてもよいし、また、
プログラミングにより、書き込み原理や、書き込み電流
の供給／遮断タイミング・大きさなどを設定できるよう
にしてもよい。
【０２３５】プログラミングにより書き込み原理などを
設定する場合には、例えば、プログラミング素子とし
て、レーザ溶断型ヒューズ、ＴＭＲ素子（MTJ）や、Ｔ
ＭＲ素子のトンネルバリアを破壊するアンチヒューズな
どを使用することができる。なお、磁気ランダムアクセ
スメモリのテストモードにおいて、本発明の書き込み原
理をテストするための機能を設けてもよい。
【０２３６】書き込み電流は、書き込みワード／ビット
線の一端に接続されるドライバから供給され、その他端
に接続されるシンカーに吸収される。ここで、書き込み
電流の遮断に際して、ドライバの機能を停止させた後、
一定期間後に、シンカーの機能を停止させれば、書き込
みワード／ビット線の電位を完全に０Ｖにすることがで
きる。
【０２３７】これらプログラミング、テストモード、及
び、ドライバ／シンカーの動作停止時期に関しては、次
の回路方式の項目において詳述する。
【０２３８】２． 回路方式 以下では、上述の実施例１〜１０に関わる書き込み原理
を実現するための磁気ランダムアクセスメモリの回路方
式の例について説明する。
【０２３９】(1) チップ毎又はセルアレイ毎に設定す
る場合 まず、磁気ランダムアクセスメモリのチップ毎又はメモ
リセルアレイ毎に、書き込み原理や、書き込み電流の供
給／遮断タイミング・大きさなどを設定するための回路
について説明する。
【０２４０】 回路例１ 回路例１は、書き込みワード／ビット線に対する書き込
み電流の電流供給／遮断タイミングをプログラミングに
より設定できる機能を設けた磁気ランダムアクセスメモ
リに関する。
【０２４１】i. 全体構成 図３７は、回路例１に関わる磁気ランダムアクセスメモ
リの主要部の構成を示している。
【０２４２】磁気ランダムアクセスメモリ（ＭＲＡＭ）
１１は、それ自体で１つのメモリチップを構成していて
もよいし、また、特定機能を有するチップ内の１つのブ
ロックであってもよい。メモリセルアレイ（データセ
ル）１２は、実際に、データを記憶する機能を有し、レ
ファレンスセルアレイ１３は、読み出し動作時に、読み
出しデータの値を判定するための基準を決める機能を有
する。
【０２４３】メモリセルアレイ１２及びレファレンスセ
ルアレイ１３からなるセルアレイのＸ方向の２つの端部
のうちの１つには、ロウデコーダ＆ドライバ（ロウデコ
ーダ＆書き込みワード線ドライバ，ロウデコーダ＆読み
出しワード線ドライバ）１４が配置され、他の１つに
は、書き込みワード線シンカー１５が配置される。
【０２４４】ロウデコーダ＆ドライバ１４は、書き込み
動作時、例えば、ロウアドレス信号に基づいて、複数の
書き込みワード線のうちの１つを選択し、かつ、選択さ
れた１つの書き込みワード線に、書き込み電流を供給す
る機能を有する。書き込みワード線シンカー１５は、書
き込み動作時、例えば、選択された１つの書き込みワー
ド線に供給された書き込み電流を吸収する機能を有す
る。
【０２４５】ロウデコーダ＆ドライバ１４は、読み出し
動作時、例えば、ロウアドレス信号に基づいて、複数の
読み出しワード線（書き込みワード線と一体化されてい
てもよい）のうちの１つを選択し、かつ、選択された１
つの読み出しワード線に、読み出し電流を流す機能を有
する。センスアンプ２０は、例えば、この読み出し電流
を検出して、読み出しデータを判定する。
【０２４６】メモリセルアレイ１２のＹ方向の２つの端
部のうちの１つには、カラムデコーダ＆書き込みビット
線ドライバ／シンカー１６Ａが配置され、他の１つに
は、カラムデコーダ＆書き込みビット線ドライバ／シン
カー（カラムトランスファゲート、カラムデコーダを含
む）１７Ａが配置される。
【０２４７】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー１６Ａ，１７Ａは、書き込み動作時、例え
ば、カラムアドレス信号に基づいて、複数の書き込みビ
ット線（又はデータ選択線）のうちの１つを選択し、か
つ、選択された１つの書き込みビット線に、書き込みデ
ータに応じた向きを有する書き込み電流を流す機能を有
する。カラムトランスファゲート及びカラムデコーダ
は、読み出し動作時、カラムアドレス信号により選択さ
れたデータ選択線をセンスアンプ２０に電気的に接続す
る機能を有する。
【０２４８】レファレンスセルアレイ１３のＹ方向の２
つの端部のうちの１つには、レファレンスセル用カラム
デコーダ＆書き込みビット線ドライバ／シンカー１６Ｂ
が配置され、他の１つには、レファレンスセル用カラム
デコーダ＆書き込みビット線ドライバ／シンカー（カラ
ムトランスファゲート、カラムデコーダを含む）１７Ｂ
が配置される。
【０２４９】レファレンスセル用カラムデコーダ＆書き
込みビット線ドライバ／シンカー１６Ｂ，１７Ｂは、レ
ファレンスセルアレイ１３にレファレンスデータを記憶
させる機能を有する。カラムトランスファゲート及びカ
ラムデコーダは、読み出し動作時、レファレンスデータ
を読み出し、これをセンスアンプ２０に転送する機能を
有する。
【０２５０】アドレスレシーバ１８は、アドレス信号を
受け、例えば、ロウアドレス信号を、ロウデコーダ＆ド
ライバ１４に転送し、カラムアドレス信号を、カラムデ
コーダ＆書き込みビット線ドライバ／シンカー１６Ａ，
１７Ａに転送する。データ入力レシーバ１９は、書き込
みデータを、カラムデコーダ＆書き込みビット線ドライ
バ／シンカー１６Ａ，１７Ａに転送する。また、出力ド
ライバ２１は、センスアンプ２０で検出された読み出し
データを、磁気ランダムアクセスメモリ１１の外部へ出
力する。
【０２５１】制御回路２２は、／ＣＥ（Chip Enable）
信号、／ＷＥ（Write Enable）信号及び／ＯＥ（Output
Enable）信号を受け、磁気ランダムアクセスメモリ１
１の動作を制御する。例えば、制御回路２２は、書き込
み動作時、書き込み信号ＷＲＩＴＥを、書き込み電流波
形制御回路２４に与える。書き込み電流波形制御回路２
４は、書き込み信号ＷＲＩＴＥを受けると、例えば、設
定回路２３に予めプログラムされた設定データに基づい
て、書き込み電流の供給／遮断タイミング、大きさ（電
流波形）などを決定する。
【０２５２】具体的には、書き込み電流波形制御回路２
４は、書き込み動作時、ロウデコーダ＆ドライバ１４
に、書き込みワード線ドライブ信号ＷＷＬＤＲＶを与
え、書き込みワード線シンカー１５に、書き込みワード
線シンク信号ＷＷＬＳＮＫを与え、カラムデコーダ＆書
き込みビット線ドライバ／シンカー１６Ａ，１７Ａに、
書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込
みビット線シンク信号ＷＢＬＳＮＫを与える。
【０２５３】書き込み動作時、例えば、ロウデコーダ＆
ドライバ１４については、書き込みワード線ドライブ信
号ＷＷＬＤＲＶが“Ｈ”のときに動作状態となり、同様
に、書き込みワード線シンカー１５及びカラムデコーダ
＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａ
については、それぞれ、書き込みワード線シンク信号Ｗ
ＷＬＳＮＫ、書き込みビット線ドライブ信号ＷＢＬＤＲ
Ｖ及び書き込みビット線シンク信号ＷＢＬＳＮＫが
“Ｈ”のときに動作状態となるようにする。
【０２５４】このようにすれば、書き込みワード線ドラ
イブ信号ＷＷＬＤＲＶ、書き込みワード線シンク信号Ｗ
ＷＬＳＮＫ、書き込みビット線ドライブ信号ＷＢＬＤＲ
Ｖ及び書き込みビット線シンク信号ＷＢＬＳＮＫが
“Ｈ”になるタイミングを、書き込み電流波形制御回路
２４で制御することにより、書き込み電流の供給／遮断
タイミング（磁界Ｈｘ，Ｈｙの印加タイミング）を決定
し、実施例１〜１０の書き込み原理を実現することがで
きる。
【０２５５】書き込み電流の電流吸収タイミングに関し
ては、例えば、シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫ
が“Ｈ”から“Ｌ”になるタイミングを、ドライブ信号
ＷＷＬＤＲＶ，ＷＢＬＤＲＶが“Ｈ”から“Ｌ”になる
タイミングよりも遅らせることにより、書き込みワード
／ビット線の電位を完全に０Ｖにする、といったことも
可能にできる。
【０２５６】これらの信号ＷＷＬＤＲＶ，ＷＷＬＳＮ
Ｋ，ＷＢＬＤＲＶ，ＷＢＬＳＮＫが“Ｈ”になるタイミ
ングは、設定回路２３に予めプログラムされた設定デー
タに基づいて決定される。プログラミング素子として
は、例えば、レーザ溶断型ヒューズ、ＴＭＲ素子（MT
J）や、ＴＭＲ素子のトンネルバリアを破壊するアンチ
ヒューズなどを使用することができる。
【０２５７】磁気ランダムアクセスメモリのテストモー
ドにおいては、例えば、データ入出力端子から入力され
る設定データに基づいて、書き込み電流の供給／遮断タ
イミング、大きさ（電流波形）などを決定することもで
きる。設定データは、アドレス端子から入力させるよう
にしてもよい。
【０２５８】なお、磁気ランダムアクセスメモリの回路
例１に関しては、主として、設定回路２３及び書き込み
電流波形制御回路２４に特徴を有する。
【０２５９】そこで、以下では、設定回路２３、書き込
み電流波形制御回路２４、及び、書き込み電流波形制御
回路２４の出力信号を受けるドライバ／シンカー１４，
１５１６Ａ，１７Ａの回路例について説明する。
【０２６０】ii. ロウデコーダ＆書き込みワード線ド
ライバ／シンカー 図３８は、ロウデコーダ＆書き込みワード線ドライバ／
シンカーの回路例を示している。
【０２６１】ロウデコーダ＆書き込みワード線ドライバ
（１ロウ分）１４は、ＮＡＮＤゲート回路ＴＮＤ１及び
ＰチャネルＭＯＳトランジスタＴＰ１から構成される。
ＰチャネルＭＯＳトランジスタＴＰ１のゲートは、ＮＡ
ＮＤゲート回路ＴＮＤ１の出力端子に接続され、そのソ
ースは、電源端子ＶＤＤに接続され、そのドレインは、
書き込みワード線ＷＷＬｉ（ｉ＝１，・・・）の一端に
接続される。
【０２６２】書き込みワード線シンカー（１ロウ分）１
５は、ＮチャネルＭＯＳトランジスタＴＮ１から構成さ
れる。ＮチャネルＭＯＳトランジスタＴＮ１のソース
は、接地端子ＶＳＳに接続され、そのドレインは、書き
込みワード線ＷＷＬｉ（ｉ＝１，・・・）の他端に接続
される。
【０２６３】ＮＡＮＤゲート回路ＴＮＤ１には、複数ビ
ットから構成されるロウアドレス信号（ロウｉ毎に異な
る）及び書き込みワード線ドライブ信号ＷＷＬＤＲＶが
入力され、ＮチャネルＭＯＳトランジスタＴＮ１のゲー
トには、書き込みワード線シンク信号ＷＷＬＳＮＫが入
力される。
【０２６４】選択されたロウｉでは、ロウアドレス信号
の全てのビットが“Ｈ”となる。このため、選択された
ロウｉでは、書き込みワード線ドライブ信号ＷＷＬＤＲ
Ｖが“Ｈ”となったときに、ＰチャネルＭＯＳトランジ
スタＴＰ１がオン状態となる。また、書き込みワード線
シンク信号ＷＷＬＳＮＫが“Ｈ”となると、Ｎチャネル
ＭＯＳトランジスタＴＮ１がオン状態となる。
【０２６５】ＰチャネルＭＯＳトランジスタＴＰ１とＮ
チャネルＭＯＳトランジスタＴＮ１が共にオン状態とな
ると、書き込み電流は、ロウデコーダ＆書き込みワード
線ドライバ１４から、書き込みワード線ＷＷＬｉを経由
して、書き込みワード線シンカー１５に向かって流れ
る。
【０２６６】このようなロウデコーダ＆書き込みワード
線ドライバ／シンカーによれば、書き込みワード線ドラ
イブ信号ＷＷＬＤＲＶ及び書き込みワード線シンク信号
ＷＷＬＳＮＫが“Ｈ”又は“Ｌ”になるタイミングを制
御することにより、選択されたロウｉ内の書き込みワー
ド線ＷＷＬｉに書き込み電流を流すタイミング及びその
書き込みワード線ＷＷＬｉに流れる書き込み電流を遮断
するタイミングを制御することができる。
【０２６７】また、書き込みワード線ドライブ信号ＷＷ
ＬＤＲＶを“Ｌ”に設定した後、書き込みワード線シン
ク信号ＷＷＬＳＮＫを“Ｌ”に設定すれば、書き込み動
作後の書き込みワード線ＷＷＬｉの電位を完全に０Ｖに
することができる。
【０２６８】iii. カラムデコーダ＆書き込みビット線
ドライバ／シンカー 図３９は、カラムデコーダ＆書き込みビット線ドライバ
／シンカーの回路例を示している。
【０２６９】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー（１カラム分）１６Ａは、ＮＡＮＤゲート
回路ＱＮＤ１、ＡＮＤゲート回路ＱＡＤ１、Ｐチャネル
ＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトラン
ジスタＱＮ１から構成される。
【０２７０】ＰチャネルＭＯＳトランジスタＱＰ１のゲ
ートは、ＮＡＮＤゲート回路ＱＮＤ１の出力端子に接続
され、そのソースは、電源端子ＶＤＤに接続され、その
ドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・
・）の一端に接続される。ＮチャネルＭＯＳトランジス
タＱＮ１のゲートは、ＡＮＤゲート回路ＱＡＤ１の出力
端子に接続され、そのソースは、接地端子ＶＳＳに接続
され、そのドレインは、書き込みビット線ＷＢＬｉの一
端に接続される。
【０２７１】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー（１カラム分）１７Ａは、ＮＡＮＤゲート
回路ＱＮＤ２、ＡＮＤゲート回路ＱＡＤ２、Ｐチャネル
ＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトラン
ジスタＱＮ２から構成される。
【０２７２】ＰチャネルＭＯＳトランジスタＱＰ２のゲ
ートは、ＮＡＮＤゲート回路ＱＮＤ２の出力端子に接続
され、そのソースは、電源端子ＶＤＤに接続され、その
ドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・
・）の他端に接続される。ＮチャネルＭＯＳトランジス
タＱＮ２のゲートは、ＡＮＤゲート回路ＱＡＤ２の出力
端子に接続され、そのソースは、接地端子ＶＳＳに接続
され、そのドレインは、書き込みビット線ＷＢＬｉの他
端に接続される。
【０２７３】ＮＡＮＤゲート回路ＱＮＤ１，ＱＮＤ２に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）及び書き込みビット線ドライブ信号
ＷＢＬＤＲＶが入力される。ＡＮＤゲート回路ＱＡＤ
１，ＱＡＤ２には、複数ビットから構成されるカラムア
ドレス信号（カラムｉ毎に異なる）及び書き込みビット
線シンク信号ＷＢＬＳＮＫが入力される。
【０２７４】また、ＮＡＮＤゲート回路ＱＮＤ１及びＡ
ＮＤゲート回路ＱＡＤ２には、書き込みデータＤＡＴＡ
（“Ｈ”又は“Ｌ”）が入力され、ＮＡＮＤゲート回路
ＱＮＤ２及びＡＮＤゲート回路ＱＡＤ１には、書き込み
データＤＡＴＡの反転信号ｂＤＡＴＡが入力される。
【０２７５】選択されたカラムｉでは、カラムアドレス
信号の全てのビットが“Ｈ”となる。このため、選択さ
れたカラムｉでは、書き込みビット線ドライブ信号ＷＢ
ＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫ
が“Ｈ”になったとき、書き込みデータＤＡＴＡの値に
応じた向きを有する書き込み電流が、書き込みビット線
ＷＢＬｉに流れる。
【０２７６】例えば、書き込みデータＤＡＴＡが“１”
（＝“Ｈ”）のときには、ＰチャネルＭＯＳトランジス
タＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ２がオ
ン状態となるため、カラムデコーダ＆書き込みビット線
ドライバ／シンカー１６Ａからカラムデコーダ＆書き込
みビット線ドライバ／シンカー１７Ａに向かう書き込み
電流が流れる。
【０２７７】また、書き込みデータＤＡＴＡが“０”
（＝“Ｌ”）のときには、ＰチャネルＭＯＳトランジス
タＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ１がオ
ン状態となるため、カラムデコーダ＆書き込みビット線
ドライバ／シンカー１７Ａからカラムデコーダ＆書き込
みビット線ドライバ／シンカー１６Ａに向かう書き込み
電流が流れる。
【０２７８】このようなカラムデコーダ＆書き込みビッ
ト線ドライバ／シンカーによれば、書き込みビット線ド
ライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信
号ＷＢＬＳＮＫが“Ｈ”又は“Ｌ”になるタイミングを
制御することにより、選択されたカラムｉ内の書き込み
ビット線ＷＢＬｉに書き込み電流を流すタイミング及び
その書き込みビット線ＷＢＬｉに流れる書き込み電流を
遮断するタイミングを制御することができる。
【０２７９】また、書き込みビット線ドライブ信号ＷＢ
ＬＤＲＶを“Ｌ”に設定した後、書き込みビット線シン
ク信号ＷＢＬＳＮＫを“Ｌ”に設定すれば、書き込み動
作後の書き込みビット線ＷＢＬｉの電位を完全に０Ｖに
することができる。
【０２８０】iv. 書き込み電流波形制御回路 次に、書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書
き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビッ
ト線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シ
ンク信号ＷＢＬＳＮＫを生成する書き込み電流波形制御
回路の例について説明する。
【０２８１】図４０は、書き込み電流波形制御回路の例
を示している。書き込み電流波形制御回路２４は、書き
込みワード線ドライバ／シンカー・トリガ回路２５及び
書き込みビット線ドライバ／シンカー・トリガ回路２６
から構成される。
【０２８２】書き込みワード線ドライバ／シンカー・ト
リガ回路２５は、書き込み信号ＷＲＩＴＥ及びタイミン
グ制御信号ＷＳ＜０＞〜ＷＳ＜３＞，ｂＷＳ＜０＞〜ｂ
ＷＳ＜３＞に基づいて、書き込みワード線ドライブ信号
ＷＷＬＤＲＶ及び書き込みワード線シンク信号ＷＷＬＳ
ＮＫを生成する。
【０２８３】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥ及びタイミン
グ制御信号ＢＳ＜０＞〜ＢＳ＜３＞，ｂＢＳ＜０＞〜ｂ
ＢＳ＜３＞に基づいて、書き込みビット線ドライブ信号
ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳ
ＮＫを生成する。
【０２８４】書き込み信号ＷＲＩＴＥは、書き込み動作
時に“Ｈ”となる信号である。
【０２８５】書き込みワード線ＷＷＬｉに対する書き込
み電流の供給／遮断のタイミング、即ち、書き込みワー
ド線ドライブ信号ＷＷＬＤＲＶ及び書き込みワード線シ
ンク信号ＷＷＬＳＮＫを“Ｈ”又は“Ｌ”にするタイミ
ングは、タイミング制御信号ＷＳ＜０＞〜ＷＳ＜３＞，
ｂＷＳ＜０＞〜ｂＷＳ＜３＞により決定される。
【０２８６】書き込みビット線ＷＢＬｉに対する書き込
み電流の供給／遮断のタイミング、即ち、書き込みビッ
ト線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シ
ンク信号ＷＢＬＳＮＫを“Ｈ”又は“Ｌ”にするタイミ
ングは、タイミング制御信号ＢＳ＜０＞〜ＢＳ＜３＞，
ｂＢＳ＜０＞〜ｂＢＳ＜３＞により決定される。
【０２８７】タイミング制御信号ＷＳ＜０＞〜ＷＳ＜３
＞，ｂＷＳ＜０＞〜ｂＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜
３＞，ｂＢＳ＜０＞〜ｂＢＳ＜３＞は、後述する設定回
路により生成される。
【０２８８】v. 書き込みワード線ドライバ／シンカー
・トリガ回路 図４１は、書き込みワード線ドライバ／シンカー・トリ
ガ回路の例を示している。
【０２８９】書き込みワード線ドライバ／シンカー・ト
リガ回路２５は、書き込み電流の電流供給／遮断タイミ
ングを決定する電流供給／遮断タイミング決定回路２５
Ｘと、書き込み電流の電流吸収タイミングを決定する電
流吸収タイミング決定回路２５Ｙとから構成される。
【０２９０】電流供給／遮断タイミング決定回路２５Ｘ
は、書き込み信号ＷＲＩＴＥが“Ｈ”になった後、書き
込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｈ”にする
タイミングを決定し、かつ、書き込み信号ＷＲＩＴＥが
“Ｌ”になった後、書き込みワード線ドライブ信号ＷＷ
ＬＤＲＶを“Ｌ”にするタイミングを決定する。
【０２９１】電流供給／遮断タイミング決定回路２５Ｘ
は、複数（本例では、４つ）の遅延回路ＤＷＳ＜０＞〜
ＤＷＳ＜３＞、トランスファゲートＴＧＷＳ＜０＞〜Ｔ
ＧＷＳ＜３＞及びインバータＩ１，Ｉ２から構成され
る。
【０２９２】遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜３＞は、
それぞれ、入力信号（書き込み信号ＷＲＩＴＥ）に対し
て異なる遅延量を有する。遅延回路ＤＷＳ＜０＞〜ＤＷ
Ｓ＜３＞の遅延量は、それぞれ、一定の差で又は規則的
に異なっていてもよいし、また、ランダムに異なってい
てもよい。
【０２９３】トランスファゲートＴＧＷＳ＜０＞〜ＴＧ
ＷＳ＜３＞は、複数の遅延回路ＤＷＳ＜０＞〜ＤＷＳ＜
３＞のうちの１つを選択するために、電流供給／遮断タ
イミング決定回路２５Ｘ内に設けられる。即ち、書き込
み動作時には、タイミング制御信号の複数の相補信号ペ
アＷＳ＜ｊ＞，ｂＷＳ＜ｊ＞（ｊ＝０，１，２，３）の
うちの１ペアが選択される。
【０２９４】選択された相補信号ペアは、ＷＳ＜ｊ＞＝
“Ｈ”、ｂＷＳ＜ｊ＞＝“Ｌ”となり、他の相補信号ペ
アは、ＷＳ＜ｊ＞＝“Ｌ”、ｂＷＳ＜ｊ＞＝“Ｈ”とな
るため、書き込み信号ＷＲＩＴＥは、選択された１つの
遅延回路ＤＷＳ＜ｊ＞のみを経由して、書き込みワード
線ドライブ信号ＷＷＬＤＲＶとして、書き込みワード線
ドライバ／シンカー・トリガ回路２５から出力される。
【０２９５】このように、書き込み信号ＷＲＩＴＥが
“Ｈ”又は“Ｌ”になるタイミングを、遅延回路ＤＷＳ
＜０＞〜ＤＷＳ＜３＞のうちの１つにより一定期間だけ
遅らせることで、書き込みワード線ドライブ信号ＷＷＬ
ＤＲＶを“Ｈ”又は“Ｌ”にするタイミング、即ち、書
き込み電流の電流供給／遮断タイミングを制御すること
ができる。
【０２９６】なお、本例では、遅延回路ＤＷＳ＜０＞〜
ＤＷＳ＜３＞は、４つであるが、当然に、その数を多く
すればするほど、選択できる遅延量の数が多くなり、書
き込み電流の電流供給／遮断タイミングを細かく制御で
きる。但し、この場合、遅延回路を選択するためのタイ
ミング制御信号の数も増える。
【０２９７】電流吸収タイミング決定回路２５Ｙは、Ｎ
ＡＮＤゲート回路ＮＤ１及び遅延回路２７から構成され
る。
【０２９８】電流吸収タイミング決定回路２５Ｙは、書
き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”にな
るとほぼ同時に、書き込みワード線シンク信号ＷＷＬＳ
ＮＫを“Ｈ”にし、書き込みワード線ドライブ信号ＷＷ
ＬＤＲＶが“Ｌ”になった後、遅延回路２７により決ま
る遅延時間後に、書き込みワード線シンク信号ＷＷＬＳ
ＮＫを“Ｌ”にする。
【０２９９】このように、書き込みワード線ドライブ信
号ＷＷＬＤＲＶを“Ｌ”にした後、一定のインターバル
を経た後に、書き込みワード線シンク信号ＷＷＬＳＮＫ
を“Ｌ”にすることにより、書き込み動作後に、書き込
みワード線ＷＷＬｉを完全に０Ｖにすることができる。
【０３００】vi. 書き込みビット線ドライバ／シンカ
ー・トリガ回路 図４２は、書き込みビット線ドライバ／シンカー・トリ
ガ回路の例を示している。
【０３０１】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み電流の電流供給／遮断タイミ
ングを決定する電流供給／遮断タイミング決定回路２６
Ｘと、書き込み電流の電流吸収タイミングを決定する電
流吸収タイミング決定回路２６Ｙとから構成される。
【０３０２】電流供給／遮断タイミング決定回路２６Ｘ
は、書き込み信号ＷＲＩＴＥが“Ｈ”になった後、書き
込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｈ”にする
タイミングを決定し、かつ、書き込み信号ＷＲＩＴＥが
“Ｌ”になった後、書き込みビット線ドライブ信号ＷＢ
ＬＤＲＶを“Ｌ”にするタイミングを決定する。
【０３０３】電流供給／遮断タイミング決定回路２６Ｘ
は、複数（本例では、４つ）の遅延回路ＤＢＳ＜０＞〜
ＤＢＳ＜３＞、トランスファゲートＴＧＢＳ＜０＞〜Ｔ
ＧＢＳ＜３＞及びインバータＩ３，Ｉ４から構成され
る。
【０３０４】遅延回路ＤＢＳ＜０＞〜ＤＢＳ＜３＞は、
それぞれ、入力信号（書き込み信号ＷＲＩＴＥ）に対し
て異なる遅延量を有する。遅延回路ＤＢＳ＜０＞〜ＤＢ
Ｓ＜３＞の遅延量は、それぞれ、一定の差で又は規則的
に異なっていてもよいし、また、ランダムに異なってい
てもよい。
【０３０５】トランスファゲートＴＧＢＳ＜０＞〜ＴＧ
ＢＳ＜３＞は、複数の遅延回路ＤＢＳ＜０＞〜ＤＢＳ＜
３＞のうちの１つを選択するために、電流供給／遮断タ
イミング決定回路２６Ｘ内に設けられる。即ち、書き込
み動作時には、タイミング制御信号の複数の相補信号ペ
アＢＳ＜ｊ＞，ｂＢＳ＜ｊ＞（ｊ＝０，１，２，３）の
うちの１ペアが選択される。
【０３０６】選択された相補信号ペアは、ＢＳ＜ｊ＞＝
“Ｈ”、ｂＢＳ＜ｊ＞＝“Ｌ”となり、他の相補信号ペ
アは、ＢＳ＜ｊ＞＝“Ｌ”、ｂＢＳ＜ｊ＞＝“Ｈ”とな
るため、書き込み信号ＷＲＩＴＥは、選択された１つの
遅延回路ＤＢＳ＜ｊ＞のみを経由して、書き込みビット
線ドライブ信号ＷＢＬＤＲＶとして、書き込みビット線
ドライバ／シンカー・トリガ回路２６から出力される。
【０３０７】このように、書き込み信号ＷＲＩＴＥが
“Ｈ”又は“Ｌ”になるタイミングを、遅延回路ＤＢＳ
＜０＞〜ＤＢＳ＜３＞のうちの１つにより一定期間だけ
遅らせることで、書き込みビット線ドライブ信号ＷＢＬ
ＤＲＶを“Ｈ”又は“Ｌ”にするタイミング、即ち、書
き込み電流の電流供給／遮断タイミングを制御すること
ができる。
【０３０８】なお、本例では、遅延回路ＤＢＳ＜０＞〜
ＤＢＳ＜３＞は、４つであるが、当然に、その数を多く
すればするほど、選択できる遅延量の数が多くなり、書
き込み電流の電流供給／遮断タイミングを細かく制御で
きる。但し、この場合、遅延回路を選択するためのタイ
ミング制御信号の数も増える。
【０３０９】電流吸収タイミング決定回路２６Ｙは、Ｎ
ＡＮＤゲート回路ＮＤ２及び遅延回路２８から構成され
る。
【０３１０】電流吸収タイミング決定回路２６Ｙは、書
き込みビット線ドライブ信号ＷＢＬＤＲＶが“Ｈ”にな
るとほぼ同時に、書き込みビット線シンク信号ＷＢＬＳ
ＮＫを“Ｈ”にし、書き込みビット線ドライブ信号ＷＢ
ＬＤＲＶが“Ｌ”になった後、遅延回路２８により決ま
る遅延時間後に、書き込みビット線シンク信号ＷＢＬＳ
ＮＫを“Ｌ”にする。
【０３１１】このように、書き込みビット線ドライブ信
号ＷＢＬＤＲＶを“Ｌ”にした後、一定のインターバル
を経た後に、書き込みビット線シンク信号ＷＢＬＳＮＫ
を“Ｌ”にすることにより、書き込み動作後に、書き込
みビット線ＷＢＬｉを完全に０Ｖにすることができる。
【０３１２】vii. 設定回路 次に、図４０乃至図４２に示されるタイミング制御信号
ＷＳ＜０＞〜ＷＳ＜３＞，ｂＷＳ＜０＞〜ｂＷＳ＜３
＞，ＢＳ＜０＞〜ＢＳ＜３＞，ｂＢＳ＜０＞〜ｂＢＳ＜
３＞を生成する設定回路について説明する。
【０３１３】図４３は、設定回路の例を示している。設
定回路２３は、書き込み電流の電流供給／遮断タイミン
グを決定する設定データがプログラムされるレジスタ＜
０＞〜＜３＞と、レジスタ＜０＞〜＜３＞の出力信号Ｔ
Ｄ＜０＞〜ＴＤ＜３＞，ｂＴＤ＜０＞〜ｂＴＤ＜３＞を
デコードして、タイミング制御信号ＷＳ＜０＞〜ＷＳ＜
３＞，ｂＷＳ＜０＞〜ｂＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ
＜３＞，ｂＢＳ＜０＞〜ｂＢＳ＜３＞を出力するデコー
ダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜３＞か
ら構成される。
【０３１４】レジスタ＜０＞，＜１＞には、書き込みワ
ード線ＷＷＬｉに対する書き込み電流の電流供給／遮断
タイミングを決定する設定データがプログラムされる。
図４１に示すように、書き込みワード線ドライバ／シン
カー・トリガ回路２５内の遅延回路（電流供給／遮断タ
イミング）ＤＷＳ＜０＞〜ＤＷＳ＜３＞が４つ存在する
場合には、これらを選択するために、最低、２ビットの
設定データが必要となる。
【０３１５】そこで、本例では、書き込みワード線ＷＷ
Ｌｉに対する書き込み電流の電流供給／遮断タイミング
を決定するために、２つのレジスタ＜０＞，＜１＞を用
意し、レジスタ＜０＞，＜１＞に、それぞれ１ビットの
設定データをプログラムする。
【０３１６】なお、Ｄ＜０＞，Ｄ＜１＞は、テストモー
ド時に、磁気ランダムアクセスメモリの外部から入力さ
れる設定データである。テストモード時には、この設定
データに基づいて、書き込みワード線ＷＷＬｉに対する
書き込み電流の電流供給／遮断タイミングを決定でき
る。
【０３１７】レジスタ＜０＞，＜１＞は、２ビットの相
補信号ペアＴＤ＜０＞，ｂＴＤ＜０＞，ＴＤ＜１＞，ｂ
ＴＤ＜１＞を出力する。デコーダＷＳ＜０＞〜ＷＳ＜３
＞は、２ビットの相補信号ペアＴＤ＜０＞，ｂＴＤ＜０
＞，ＴＤ＜１＞，ｂＴＤ＜１＞をデコードし、タイミン
グ制御信号ＷＳ＜０＞〜ＷＳ＜３＞，ｂＷＳ＜０＞〜ｂ
ＷＳ＜３＞を出力する。
【０３１８】例えば、デコーダＷＳ＜ｊ＞は、それぞ
れ、２つの入力信号が“Ｈ”のとき、出力信号ＷＳ＜ｊ
＞を“Ｈ”にし、出力信号ｂＷＳ＜ｊ＞を“Ｌ”にする
（ｊ＝０，１，２，３）。つまり、本例では、４つのデ
コーダＷＳ＜０＞〜ＷＳ＜３＞のうちの１つのみに関し
て、２つの入力信号が“Ｈ”となるため、タイミング制
御信号の４つの相補信号ペアＷＳ＜ｊ＞，ｂＷＳ＜ｊ＞
のうちの１ペアが、ＷＳ＜ｊ＞＝“Ｈ”、ｂＷＳ＜ｊ＞
＝“Ｌ”となり、残りの３つの相補信号ペアは、ＷＳ＜
ｊ＞＝“Ｌ”、ｂＷＳ＜ｊ＞＝“Ｈ”となる。
【０３１９】同様に、レジスタ＜２＞，＜３＞には、書
き込みビット線ＷＢＬｉに対する書き込み電流の電流供
給／遮断タイミングを決定する設定データがプログラム
される。図４２に示すように、書き込みビット線ドライ
バ／シンカー・トリガ回路２６内の遅延回路（電流供給
／遮断タイミング）ＤＢＳ＜０＞〜ＤＢＳ＜３＞が４つ
存在する場合には、これらを選択するために、最低、２
ビットの設定データが必要となる。
【０３２０】そこで、本例では、書き込みビット線ＷＢ
Ｌｉに対する書き込み電流の電流供給／遮断タイミング
を決定するために、２つのレジスタ＜２＞，＜３＞を用
意し、レジスタ＜２＞，＜３＞に、それぞれ１ビットの
設定データをプログラムする。
【０３２１】なお、Ｄ＜２＞，Ｄ＜３＞は、テストモー
ド時に、磁気ランダムアクセスメモリの外部から入力さ
れる設定データである。テストモード時には、この設定
データに基づいて、書き込みビット線ＷＢＬｉに対する
書き込み電流の電流供給／遮断タイミングを決定でき
る。
【０３２２】レジスタ＜２＞，＜３＞は、２ビットの相
補信号ペアＴＤ＜２＞，ｂＴＤ＜２＞，ＴＤ＜３＞，ｂ
ＴＤ＜３＞を出力する。デコーダＢＳ＜０＞〜ＢＳ＜３
＞は、２ビットの相補信号ペアＴＤ＜２＞，ｂＴＤ＜２
＞，ＴＤ＜３＞，ｂＴＤ＜３＞をデコードし、タイミン
グ制御信号ＢＳ＜０＞〜ＢＳ＜３＞，ｂＢＳ＜０＞〜ｂ
ＢＳ＜３＞を出力する。
【０３２３】例えば、デコーダＢＳ＜ｊ＞は、それぞ
れ、２つの入力信号が“Ｈ”のとき、出力信号ＢＳ＜ｊ
＞を“Ｈ”にし、出力信号ｂＢＳ＜ｊ＞を“Ｌ”にする
（ｊ＝０，１，２，３）。つまり、本例では、４つのデ
コーダＢＳ＜０＞〜ＢＳ＜３＞のうちの１つのみに関し
て、２つの入力信号が“Ｈ”となるため、タイミング制
御信号の４つの相補信号ペアＢＳ＜ｊ＞，ｂＢＳ＜ｊ＞
のうちの１ペアが、ＢＳ＜ｊ＞＝“Ｈ”、ｂＢＳ＜ｊ＞
＝“Ｌ”となり、残りの３つの相補信号ペアは、ＢＳ＜
ｊ＞＝“Ｌ”、ｂＢＳ＜ｊ＞＝“Ｈ”となる。
【０３２４】viii. レジスタ＜ｊ＞ 図４３の設定回路２３内のレジスタ＜ｊ＞の回路例につ
いて説明する。
【０３２５】図４４は、レジスタの回路例を示してい
る。レジスタ＜ｊ＞（ｊ＝０，１，２，３）は、プログ
ラムされた設定データを、出力信号ＴＤ＜ｊ＞，ｂＴＤ
＜ｊ＞として出力するためのプログラムデータ出力回路
２９と、磁気ランダムアクセスメモリの外部から入力さ
れた設定データを、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞
として出力するための入力データ転送回路３０とから構
成される。
【０３２６】プログラムデータ出力回路２９は、設定デ
ータを記憶するためのレーザ溶断ヒューズ（laser blow
fuse）２９を有している。レーザ溶断ヒューズ２９の
切断の有無により、１ビットデータを記憶する。Ｐチャ
ネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ２９
は、電源端子ＶＤＤと接地端子ＶＳＳの間に直列接続さ
れる。ＰチャネルＭＯＳトランジスタＰ１のゲートは、
接地端子ＶＳＳに接続されるため、ＰチャネルＭＯＳト
ランジスタＰ１は、常に、オン状態となっている。
【０３２７】ＰチャネルＭＯＳトランジスタＰ１とレー
ザ溶断ヒューズ２９の接続点は、インバータＩ９及びト
ランスファゲートＴＧ４を経由して、インバータＩ７の
入力端に接続される。インバータＩ７の出力信号は、ｂ
ＴＤ＜ｊ＞となり、インバータＩ８の出力信号は、ＴＤ
＜ｊ＞となる。
【０３２８】入力データ転送回路３０は、トランスファ
ゲートＴＧ１〜ＴＧ３及びインバータＩ５，Ｉ６から構
成される。インバータＩ５，Ｉ６とトランスファゲート
ＴＧ３は、ラッチ回路を構成している。
【０３２９】通常動作モードにおける書き込み動作時に
は、テスト信号ＶＣＴＥＳＴが“Ｌ”となり、テスト信
号ｂＶＣＴＥＳＴが“Ｈ”となる。このため、トランス
ファゲートＴＧ４は、オン状態となり、トランスファゲ
ートＴＧ１，ＴＧ２は、オフ状態となる。
【０３３０】従って、レーザ溶断ヒューズ２９にプログ
ラムされた設定データが、トランスファゲートＴＧ４及
びインバータＩ７〜Ｉ９を経由して、出力信号ＴＤ＜ｊ
＞，ｂＴＤ＜ｊ＞として出力される。
【０３３１】テストモードにおける書き込み動作時に
は、テスト信号ＶＣＴＥＳＴが“Ｈ”となり、テスト信
号ｂＶＣＴＥＳＴが“Ｌ”となる。このため、トランス
ファゲートＴＧ１，ＴＧ２は、オン状態となり、トラン
スファゲートＴＧ３，ＴＧ４は、オフ状態となる。
【０３３２】従って、外部端子（データ入力端子、アド
レス端子など）から入力される設定データＤ＜ｊ＞が、
トランスファゲートＴＧ１，ＴＧ２及びインバータＩ５
〜Ｉ８を経由して、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞
として出力される。
【０３３３】テストモードにおけるスタンバイ時には、
テスト信号ＶＣＴＥＳＴが“Ｌ”となり、テスト信号ｂ
ＶＣＴＥＳＴが“Ｈ”となる。このため、トランスファ
ゲートＴＧ１，ＴＧ２は、オフ状態となり、トランスフ
ァゲートＴＧ３，ＴＧ４は、オン状態となる。
【０３３４】従って、外部端子から入力された設定デー
タＤ＜ｊ＞は、トランスファゲートＴＧ３及びインバー
タＩ５，Ｉ６からなるラッチ回路にラッチされる。この
後は、ラッチ回路にラッチされた設定データに基づい
て、書き込みテストを行うことができる。
【０３３５】図４５は、レジスタの他の回路例を示して
いる。本例のレジスタ＜ｊ＞は、図４４のレジスタ＜ｊ
＞と比較すると、プログラムデータ出力回路２９の構成
に特徴を有する。即ち、図４４のレジスタ＜ｊ＞では、
設定データを記憶するための素子として、レーザ溶断ヒ
ューズ２９を使用したが、本例のレジスタ＜ｊ＞では、
設定データを記憶するための素子として、ＴＭＲ素子
（MTJ）を使用する。
【０３３６】プログラムデータ出力回路２９は、設定デ
ータを記憶するためのＴＭＲ素子ＭＴＪを有している。
ここで、ＴＭＲ素子ＭＴＪには、設定データを、ＴＭＲ
素子の磁化状態、即ち、固定層の磁化方向と記憶層の磁
化方向との関係（平行又は反平行）で記憶することがで
きるが、本例では、そのような方法を用いない。
【０３３７】なぜなら、設定データの値に関しては、一
度、ＴＭＲ素子ＭＴＪに書き込んだ後に、再び、それを
書き換えるということがない。
【０３３８】また、ＴＭＲ素子ＭＴＪのＭＲ比が２０〜
４０％であることを考慮すると、パワーオンと同時に、
ＴＭＲ素子ＭＴＪのデータを出力する設定回路では、設
定データの読み出し時に、ＴＭＲ素子ＭＴＪの両端に大
きな電圧が印加され、ＴＭＲ素子ＭＴＪが破壊される可
能性がある。
【０３３９】従って、設定データを記憶するためのＴＭ
Ｒ素子ＭＴＪに対しては、固定層の磁化方向と記憶層の
磁化方向との関係ではなく、トンネルバリアを絶縁破壊
するか否かで、設定データをプログラムする。
【０３４０】ＴＭＲ素子ＭＴＪの絶縁破壊を利用した設
定データのプログラム方法では、半永久的に、設定デー
タを記憶しておくことができる。
【０３４１】ＴＭＲ素子ＭＴＪの一端は、ＰチャネルＭ
ＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジス
タＮ１を経由して電源端子ＶＤＤに接続され、その他端
は、ＮチャネルＭＯＳトランジスタＮ２を経由して接地
端子ＶＳＳに接続される。
【０３４２】ＰチャネルＭＯＳトランジスタＰ１のゲー
トは、接地端子ＶＳＳに接続され、ＮチャネルＭＯＳト
ランジスタＮ２のゲートは、電源端子ＶＤＤに接続され
るため、これらＭＯＳトランジスタＰ１，Ｎ２は、常
に、オン状態となっている。
【０３４３】ＮチャネルＭＯＳトランジスタＮ１のゲー
トには、クランプ電位Ｖｃｌａｍｐが入力される。クラ
ンプ電位Ｖｃｌａｍｐを適切な値に設定することによ
り、設定データの読み出し時に、ＴＭＲ素子ＭＴＪの電
極間に高電圧が印加されるのを防止することができる。
【０３４４】なお、クランプ電位Ｖｃｌａｍｐを生成す
るＶｃｌａｍｐ生成回路の例を、図４６に示す。本例の
Ｖｃｌａｍｐ生成回路３１では、クランプ電位Ｖｃｌａ
ｍｐは、ＢＧＲ回路の出力電圧を抵抗分割することによ
り得ている。クランプ電位Ｖｃｌａｍｐは、０．３〜
０．５Ｖとなる。
【０３４５】ＮＡＮＤゲート回路ＮＤ４及びＰチャネル
ＭＯＳトランジスタＰ２は、ＴＭＲ素子ＭＴＪの絶縁破
壊を利用した設定データのプログラム方法を採用する場
合に必要となる要素である。
【０３４６】設定データのプログラム時には、プログラ
ム信号ＰＲＯＧが“Ｈ”となる。そして、例えば、ＴＭ
Ｒ素子ＭＴＪに設定データ“１”を書き込む場合には、
外部端子（データ入力端子、アドレス端子、専用端子な
ど）から、設定データＤ＜ｊ＞として、“１”（＝
“Ｈ”）を入力する。
【０３４７】この時、ＮＡＮＤゲート回路ＮＤ４の出力
信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタ
Ｐ２は、オン状態となる。従って、ＴＭＲ素子ＭＴＪの
両端には、大きな電圧が印加され、ＴＭＲ素子ＭＴＪの
トンネルバリアが破壊され、結果として、ＴＭＲ素子Ｍ
ＴＪに、設定データ“１”がプログラムされる。この場
合、ＴＤ＜ｊ＞は、“Ｌ”、ｂＴＤ＜ｊ＞は、“Ｈ”と
なる。
【０３４８】一方、例えば、ＴＭＲ素子ＭＴＪに設定デ
ータ“０”を書き込む場合には、外部端子（データ入力
端子、アドレス端子、専用端子など）から、設定データ
Ｄ＜ｊ＞として、“０”（＝“Ｌ”）を入力する。
【０３４９】この時、ＮＡＮＤゲート回路ＮＤ４の出力
信号は、“Ｈ”となり、ＰチャネルＭＯＳトランジスタ
Ｐ２は、オフ状態となる。従って、ＴＭＲ素子ＭＴＪの
両端には、大きな電圧が印加されることがないため、Ｔ
ＭＲ素子ＭＴＪのトンネルバリアが破壊されずに、結果
として、ＴＭＲ素子ＭＴＪに、設定データ“０”がプロ
グラムされる。この場合、ＴＤ＜ｊ＞は、“Ｈ”、ｂＴ
Ｄ＜ｊ＞は、“Ｌ”となる。
【０３５０】ＰチャネルＭＯＳトランジスタＰ１とＮチ
ャネルＭＯＳトランジスタＮ１の接続点は、インバータ
Ｉ９及びトランスファゲートＴＧ４を経由して、インバ
ータＩ７の入力端に接続される。インバータＩ７の出力
信号は、ｂＴＤ＜ｊ＞となり、インバータＩ８の出力信
号は、ＴＤ＜ｊ＞となる。
【０３５１】ix. デコーダＷＳ＜ｊ＞，ＢＳ＜ｊ＞ 図４３の設定回路２３内のデコーダＷＳ＜ｊ＞，ＢＳ＜
ｊ＞の回路例について説明する。
【０３５２】図４７は、デコーダの回路例を示してい
る。デコーダＷＳ＜ｊ＞，ＢＳ＜ｊ＞（ｊ＝０，１，
２，３）は、ＮＡＮＤゲート回路ＮＤ３及びインバータ
Ｉ１０から構成される。
【０３５３】ＮＡＮＤゲート回路ＮＤ３には、２つの入
力信号Ａ，Ｂが入力され、その出力信号Ｄは、ｂＷＳ＜
ｊ＞，ｂＢＳ＜ｊ＞となる。インバータＩ１０の出力信
号Ｃは、ＷＳ＜ｊ＞，ＢＳ＜ｊ＞となる。
【０３５４】デコーダＷＳ＜ｊ＞，ＢＳ＜ｊ＞のデコー
ディング表（入力信号と出力信号との関係）を、表１に
示す。
【０３５５】
【表１】
【０３５６】x. まとめ 以上、説明したように、磁気ランダムアクセスメモリの
回路例１によれば、書き込みワード／ビット線に対する
書き込み電流の電流供給／遮断タイミングを、チップ毎
又はメモリセルアレイ毎に、プログラミングにより設定
できる。これにより、例えば、実施例１〜１０の書き込
み原理を実現可能にし、ＴＭＲ素子の記憶層の磁化反転
を確実に行い、書き込み特性の向上を図ることができ
る。
【０３５７】 回路例２ 回路例２は、書き込みワード／ビット線に対する書き込
み電流の電流供給／遮断タイミング、大きさ及びその時
間的変化（電流波形）を、プログラミングにより設定で
きる機能を設けた磁気ランダムアクセスメモリに関す
る。
【０３５８】i. 全体構成 図４８は、回路例２に関わる磁気ランダムアクセスメモ
リの主要部の構成を示している。
【０３５９】磁気ランダムアクセスメモリ（ＭＲＡＭ）
１１は、それ自体で１つのメモリチップを構成していて
もよいし、また、特定機能を有するチップ内の１つのブ
ロックであってもよい。メモリセルアレイ（データセ
ル）１２は、実際に、データを記憶する機能を有し、レ
ファレンスセルアレイ１３は、読み出し動作時に、読み
出しデータの値を判定するための基準を決める機能を有
する。
【０３６０】メモリセルアレイ１２及びレファレンスセ
ルアレイ１３からなるセルアレイのＸ方向の２つの端部
のうちの１つには、ロウデコーダ＆ドライバ（ロウデコ
ーダ＆書き込みワード線ドライバ，ロウデコーダ＆読み
出しワード線ドライバ）１４が配置され、他の１つに
は、書き込みワード線シンカー１５が配置される。
【０３６１】ロウデコーダ＆ドライバ１４は、書き込み
動作時、例えば、ロウアドレス信号に基づいて、複数の
書き込みワード線のうちの１つを選択し、かつ、選択さ
れた１つの書き込みワード線に、書き込み電流を供給す
る機能を有する。書き込みワード線シンカー１５は、書
き込み動作時、例えば、選択された１つの書き込みワー
ド線に供給された書き込み電流を吸収する機能を有す
る。
【０３６２】ロウデコーダ＆ドライバ１４は、読み出し
動作時、例えば、ロウアドレス信号に基づいて、複数の
読み出しワード線（書き込みワード線と一体化されてい
てもよい）のうちの１つを選択し、かつ、選択された１
つの読み出しワード線に、読み出し電流を流す機能を有
する。センスアンプ２０は、例えば、この読み出し電流
を検出して、読み出しデータを判定する。
【０３６３】メモリセルアレイ１２のＹ方向の２つの端
部のうちの１つには、カラムデコーダ＆書き込みビット
線ドライバ／シンカー１６Ａが配置され、他の１つに
は、カラムデコーダ＆書き込みビット線ドライバ／シン
カー（カラムトランスファゲート、カラムデコーダを含
む）１７Ａが配置される。
【０３６４】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー１６Ａ，１７Ａは、書き込み動作時、例え
ば、カラムアドレス信号に基づいて、複数の書き込みビ
ット線（又はデータ選択線）のうちの１つを選択し、か
つ、選択された１つの書き込みビット線に、書き込みデ
ータに応じた向きを有する書き込み電流を流す機能を有
する。カラムトランスファゲート及びカラムデコーダ
は、読み出し動作時、カラムアドレス信号により選択さ
れたデータ選択線をセンスアンプ２０に電気的に接続す
る機能を有する。
【０３６５】レファレンスセルアレイ１３のＹ方向の２
つの端部のうちの１つには、レファレンスセル用カラム
デコーダ＆書き込みビット線ドライバ／シンカー１６Ｂ
が配置され、他の１つには、レファレンスセル用カラム
デコーダ＆書き込みビット線ドライバ／シンカー（カラ
ムトランスファゲート、カラムデコーダを含む）１７Ｂ
が配置される。
【０３６６】レファレンスセル用カラムデコーダ＆書き
込みビット線ドライバ／シンカー１６Ｂ，１７Ｂは、レ
ファレンスセルアレイ１３にレファレンスデータを記憶
させる機能を有する。カラムトランスファゲート及びカ
ラムデコーダは、読み出し動作時、レファレンスデータ
を読み出し、これをセンスアンプ２０に転送する機能を
有する。
【０３６７】アドレスレシーバ１８は、アドレス信号を
受け、例えば、ロウアドレス信号を、ロウデコーダ＆ド
ライバ１４に転送し、カラムアドレス信号を、カラムデ
コーダ＆書き込みビット線ドライバ／シンカー１６Ａ，
１７Ａに転送する。データ入力レシーバ１９は、書き込
みデータを、カラムデコーダ＆書き込みビット線ドライ
バ／シンカー１６Ａ，１７Ａに転送する。また、出力ド
ライバ２１は、センスアンプ２０で検出された読み出し
データを、磁気ランダムアクセスメモリ１１の外部へ出
力する。
【０３６８】制御回路２２は、／ＣＥ（Chip Enable）
信号、／ＷＥ（Write Enable）信号及び／ＯＥ（Output
Enable）信号を受け、磁気ランダムアクセスメモリ１
１の動作を制御する。例えば、制御回路２２は、書き込
み動作時、書き込み信号ＷＲＩＴＥを、書き込み電流波
形制御回路２４に与える。書き込み電流波形制御回路２
４は、書き込み信号ＷＲＩＴＥを受けると、例えば、設
定回路２３に予めプログラムされた設定データに基づい
て、書き込み電流の供給／遮断タイミング、大きさ及び
その時間的変化（電流波形）などを決定する。
【０３６９】具体的には、書き込み電流波形制御回路２
４は、書き込み動作時、ロウデコーダ＆ドライバ１４
に、書き込みワード線ドライブ信号（電流波形生成信
号）ＷＰ＜０＞〜ＷＰ＜３＞を与え、書き込みワード線
シンカー１５に、書き込みワード線シンク信号ＷＷＬＳ
ＮＫを与え、カラムデコーダ＆書き込みビット線ドライ
バ／シンカー１６Ａ，１７Ａに、書き込みビット線ドラ
イブ信号（電流波形生成信号）ＢＰ＜０＞〜ＢＰ＜７＞
及び書き込みビット線シンク信号ＷＢＬＳＮＫを与え
る。
【０３７０】書き込み動作時、例えば、ロウデコーダ＆
ドライバ１４については、書き込みワード線ドライブ信
号ＷＰ＜０＞〜ＷＰ＜３＞のうちの少なくとも１つが
“Ｈ”のときに動作状態となり、同様に、書き込みワー
ド線シンカー１５及びカラムデコーダ＆書き込みビット
線ドライバ／シンカー１６Ａ，１７Ａについては、それ
ぞれ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き
込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞のう
ちの少なくとも１つ及び書き込みビット線シンク信号Ｗ
ＢＬＳＮＫが“Ｈ”のときに動作状態となるようにす
る。
【０３７１】このようにすれば、書き込みワード線ドラ
イブ信号ＷＰ＜０＞〜ＷＰ＜３＞、書き込みワード線シ
ンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号
ＢＰ＜０＞〜ＢＰ＜７＞及び書き込みビット線シンク信
号ＷＢＬＳＮＫが“Ｈ”になるタイミングを、書き込み
電流波形制御回路２４で制御することにより、書き込み
電流の供給／遮断タイミング（磁界Ｈｘ，Ｈｙの印加タ
イミング）、大きさ及びその時間的変化（電流波形）を
決定し、実施例１〜１０の書き込み原理を実現すること
ができる。
【０３７２】書き込み電流の電流吸収タイミングに関し
ては、例えば、シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫ
が“Ｈ”から“Ｌ”になるタイミングを、ドライブ信号
ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞が
“Ｈ”から“Ｌ”になるタイミングよりも遅らせること
により、書き込みワード／ビット線の電位を完全に０Ｖ
にする、といったことも可能にできる。
【０３７３】これらの信号ＷＰ＜０＞〜ＷＰ＜３＞，Ｗ
ＷＬＳＮＫ，ＢＰ＜０＞〜ＢＰ＜７＞，ＷＢＬＳＮＫが
“Ｈ”になるタイミングは、設定回路２３に予めプログ
ラムされた設定データに基づいて決定される。プログラ
ミング素子としては、例えば、レーザ溶断型ヒューズ、
ＴＭＲ素子（MTJ）や、ＴＭＲ素子のトンネルバリアを
破壊するアンチヒューズなどを使用することができる。
【０３７４】磁気ランダムアクセスメモリのテストモー
ドにおいては、例えば、データ入出力端子から入力され
る設定データに基づいて、書き込み電流の供給／遮断タ
イミング、大きさ及びその時間的変化（電流波形）など
を決定することもできる。設定データは、アドレス端子
から入力させるようにしてもよい。
【０３７５】なお、磁気ランダムアクセスメモリの回路
例２に関しては、主として、設定回路２３及び書き込み
電流波形制御回路２４に特徴を有する。
【０３７６】そこで、以下では、設定回路２３、書き込
み電流波形制御回路２４、及び、書き込み電流波形制御
回路２４の出力信号を受けるドライバ／シンカー１４，
１５１６Ａ，１７Ａの回路例について説明する。
【０３７７】ii. ロウデコーダ＆書き込みワード線ド
ライバ／シンカー 図４９は、ロウデコーダ＆書き込みワード線ドライバ／
シンカーの回路例を示している。
【０３７８】ロウデコーダ＆書き込みワード線ドライバ
（１ロウ分）１４は、ＡＮＤゲート回路ＡＤ１、ＮＡＮ
Ｄゲート回路ＮＤＷＰ０〜ＮＤＷＰ３及びＰチャネルＭ
ＯＳトランジスタＷＰ０〜ＷＰ３から構成される。Ｐチ
ャネルＭＯＳトランジスタＷＰｉ（ｉ＝０，１，２，
３）のゲートは、ＮＡＮＤゲート回路ＮＤＷＰｉの出力
端子に接続され、そのソースは、電源端子ＶＤＤに接続
され、そのドレインは、書き込みワード線ＷＷＬｉ（ｉ
＝１，・・・）の一端に接続される。
【０３７９】ＮＡＮＤゲート回路ＮＤＷＰｉの２つの入
力端子の一方には、書き込みワード線ドライブ信号（電
流波形生成信号）ＷＰ＜ｉ＞が入力され、他方には、Ａ
ＮＤゲート回路ＡＤ１の出力信号が入力される。ＡＮＤ
ゲート回路ＡＤ１には、複数ビットから構成されるロウ
アドレス信号（ロウｉ毎に異なる）が入力される。
【０３８０】書き込みワード線シンカー（１ロウ分）１
５は、ＮチャネルＭＯＳトランジスタＴＮ１から構成さ
れる。ＮチャネルＭＯＳトランジスタＴＮ１のソース
は、接地端子ＶＳＳに接続され、そのドレインは、書き
込みワード線ＷＷＬｉの他端に接続される。Ｎチャネル
ＭＯＳトランジスタＴＮ１のゲートには、書き込みワー
ド線シンク信号ＷＷＬＳＮＫが入力される。
【０３８１】選択されたロウｉでは、ロウアドレス信号
の全てのビットが“Ｈ”となる。このため、選択された
ロウｉでは、書き込みワード線ドライブ信号ＷＰ＜０＞
〜ＷＰ＜３＞のうちの少なくとも１つが“Ｈ”となった
ときに、ＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３
のうちの少なくとも１つがオン状態となる。また、書き
込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”となる
と、ＮチャネルＭＯＳトランジスタＴＮ１がオン状態と
なる。
【０３８２】ＰチャネルＭＯＳトランジスタＷＰ０〜Ｗ
Ｐ３のうちの少なくとも１つとＮチャネルＭＯＳトラン
ジスタＴＮ１がオン状態となると、書き込み電流は、ロ
ウデコーダ＆書き込みワード線ドライバ１４から、書き
込みワード線ＷＷＬｉを経由して、書き込みワード線シ
ンカー１５に向かって流れる。
【０３８３】このようなロウデコーダ＆書き込みワード
線ドライバ／シンカーによれば、書き込みワード線ドラ
イブ信号ＷＰ＜０＞〜ＷＰ＜３＞及び書き込みワード線
シンク信号ＷＷＬＳＮＫが“Ｈ”又は“Ｌ”になるタイ
ミングを制御することで、選択されたロウｉ内の書き込
みワード線ＷＷＬｉに対する書き込み電流の供給／遮断
タイミング、大きさ及びその時間的変化（電流波形）な
どを決定することができる。
【０３８４】また、書き込みワード線ドライブ信号ＷＰ
＜０＞〜ＷＰ＜３＞の全てを“Ｌ”に設定した後、書き
込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”に設定す
れば、書き込み動作後の書き込みワード線ＷＷＬｉの電
位を完全に０Ｖにすることができる。
【０３８５】なお、書き込み電流の大きさ又はその時間
的変化（電流波形）を制御するに当たっては、第一に、
複数のＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３の
サイズ（チャネル幅）、即ち、駆動能力を、全て同じ値
に設定し、書き込みワード線ドライブ信号ＷＰ＜０＞〜
ＷＰ＜３＞を用いて、オン状態のＰチャネルＭＯＳトラ
ンジスタＷＰ０〜ＷＰ３の数を変える、という制御方法
を使用できる。
【０３８６】第二に、複数のＰチャネルＭＯＳトランジ
スタＷＰ０〜ＷＰ３のサイズ（チャネル幅）、即ち、駆
動能力を、互いに異なる値に設定し、書き込みワード線
ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞を用いて、複数の
ＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３のうちの
１つを選択的にオン状態にする、という制御方法を使用
できる。
【０３８７】第三に、これら第一及び第二の方法を組み
合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタ
ＷＰ０〜ＷＰ３のサイズを変え、かつ、オン状態のＰチ
ャネルＭＯＳトランジスタＷＰ０〜ＷＰ３の数を変え
て、書き込み電流の大きさの時間的変化（電流波形）を
制御する、という制御方法を使用できる。
【０３８８】iii. カラムデコーダ＆書き込みビット線
ドライバ／シンカー 図５０は、カラムデコーダ＆書き込みビット線ドライバ
／シンカーの回路例を示している。
【０３８９】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー（１カラム分）１６Ａは、ＮＡＮＤゲート
回路ＮＤＢＰ０〜ＮＤＢＰ３、ＡＮＤゲート回路ＡＤ
２，ＡＤ３、ＰチャネルＭＯＳトランジスタＢＰ０〜Ｂ
Ｐ３及びＮチャネルＭＯＳトランジスタＢＮ０から構成
される。
【０３９０】ＰチャネルＭＯＳトランジスタＢＰｉ（ｉ
＝０，１，２，３）のゲートは、ＮＡＮＤゲート回路Ｎ
ＤＢＰｉの出力端子に接続され、そのソースは、電源端
子ＶＤＤに接続され、そのドレインは、共通に、書き込
みビット線ＷＢＬｉ（ｉ＝１，・・・）の一端に接続さ
れる。
【０３９１】ＮＡＮＤゲート回路ＮＤＢＰｉ（ｉ＝０，
１，２，３）の２つの入力端子の一方には、書き込みワ
ード線ドライブ信号（電流波形生成信号）ＢＰ＜ｉ＞が
入力され、他方には、ＡＮＤゲート回路ＡＤ２の出力信
号が入力される。ＡＮＤゲート回路ＡＤ２には、複数ビ
ットから構成されるカラムアドレス信号（カラムｉ毎に
異なる）及び書き込みデータＤＡＴＡが入力される。
【０３９２】ＮチャネルＭＯＳトランジスタＢＮ０のゲ
ートは、ＡＮＤゲート回路ＡＤ３の出力端子に接続さ
れ、そのソースは、接地端子ＶＳＳに接続され、そのド
レインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・
・）の一端に接続される。ＡＮＤゲート回路ＡＤ３に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）、書き込みビット線シンク信号ＷＢ
ＬＳＮＫ及び書き込みデータの反転信号ｂＤＡＴＡが入
力される。
【０３９３】同様に、カラムデコーダ＆書き込みビット
線ドライバ／シンカー（１カラム分）１７Ａは、ＮＡＮ
Ｄゲート回路ＮＤＢＰ４〜ＮＤＢＰ７、ＡＮＤゲート回
路ＡＤ４，ＡＤ５、ＰチャネルＭＯＳトランジスタＢＰ
４〜ＢＰ７及びＮチャネルＭＯＳトランジスタＢＮ１か
ら構成される。
【０３９４】ＰチャネルＭＯＳトランジスタＢＰｉ（ｉ
＝４，５，６，７）のゲートは、ＮＡＮＤゲート回路Ｎ
ＤＢＰｉの出力端子に接続され、そのソースは、電源端
子ＶＤＤに接続され、そのドレインは、共通に、書き込
みビット線ＷＢＬｉ（ｉ＝１，・・・）の他端に接続さ
れる。
【０３９５】ＮＡＮＤゲート回路ＮＤＢＰｉ（ｉ＝４，
５，６，７）の２つの入力端子の一方には、書き込みワ
ード線ドライブ信号（電流波形生成信号）ＢＰ＜ｉ＞が
入力され、他方には、ＡＮＤゲート回路ＡＤ４の出力信
号が入力される。ＡＮＤゲート回路ＡＤ４には、複数ビ
ットから構成されるカラムアドレス信号（カラムｉ毎に
異なる）及び書き込みデータの反転信号ｂＤＡＴＡが入
力される。
【０３９６】ＮチャネルＭＯＳトランジスタＢＮ１のゲ
ートは、ＡＮＤゲート回路ＡＤ５の出力端子に接続さ
れ、そのソースは、接地端子ＶＳＳに接続され、そのド
レインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・
・）の他端に接続される。ＡＮＤゲート回路ＡＤ５に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）、書き込みビット線シンク信号ＷＢ
ＬＳＮＫ及び書き込みデータＤＡＴＡが入力される。
【０３９７】選択されたカラムｉでは、カラムアドレス
信号の全てのビットが“Ｈ”となる。このため、選択さ
れたカラムｉでは、書き込みビット線ドライブ信号ＢＰ
＜０＞〜ＢＰ＜７＞の少なくとも１つ及び書き込みビッ
ト線シンク信号ＷＢＬＳＮＫが“Ｈ”になったとき、書
き込みデータＤＡＴＡの値に応じた向きを有する書き込
み電流が、書き込みビット線ＷＢＬｉに流れる。
【０３９８】例えば、書き込みデータＤＡＴＡが“１”
（＝“Ｈ”）のときには、ＰチャネルＭＯＳトランジス
タＢＰ０〜ＢＰ３の少なくとも１つ及びＮチャネルＭＯ
ＳトランジスタＢＮ１がオン状態となるため、カラムデ
コーダ＆書き込みビット線ドライバ／シンカー１６Ａか
らカラムデコーダ＆書き込みビット線ドライバ／シンカ
ー１７Ａに向かう書き込み電流が流れる。
【０３９９】また、書き込みデータＤＡＴＡが“０”
（＝“Ｌ”）のときには、ＰチャネルＭＯＳトランジス
タＢＰ４〜ＢＰ７の少なくとも１つ及びＮチャネルＭＯ
ＳトランジスタＢＮ０がオン状態となるため、カラムデ
コーダ＆書き込みビット線ドライバ／シンカー１７Ａか
らカラムデコーダ＆書き込みビット線ドライバ／シンカ
ー１６Ａに向かう書き込み電流が流れる。
【０４００】このようなカラムデコーダ＆書き込みビッ
ト線ドライバ／シンカーによれば、書き込みビット線ド
ライブ信号ＢＰ＜０＞〜ＢＰ＜７＞の少なくとも１つ及
び書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”又
は“Ｌ”になるタイミングを制御することで、選択され
たカラムｉ内の書き込みビット線ＷＢＬｉに対する書き
込み電流の供給／遮断タイミング、大きさ及びその時間
的変化（電流波形）などを決定することができる。
【０４０１】また、書き込みビット線ドライブ信号ＢＰ
＜０＞〜ＢＰ＜７＞の全てを“Ｌ”に設定した後、書き
込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”に設定す
れば、書き込み動作後の書き込みビット線ＷＢＬｉの電
位を完全に０Ｖにすることができる。
【０４０２】なお、書き込み電流の大きさ又はその時間
的変化（電流波形）を制御するに当たっては、第一に、
複数のＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ７の
サイズ（チャネル幅）、即ち、駆動能力を、全て同じ値
に設定し、書き込みビット線ドライブ信号ＢＰ＜０＞〜
ＢＰ＜７＞を用いて、オン状態のＰチャネルＭＯＳトラ
ンジスタＢＰ０〜ＢＰ７の数を変える、という制御方法
を使用できる。
【０４０３】第二に、複数のＰチャネルＭＯＳトランジ
スタＢＰ０〜ＢＰ７のサイズ（チャネル幅）、即ち、駆
動能力を、互いに異なる値に設定し、書き込みビット線
ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞を用いて、複数の
ＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ７のうちの
１つを選択的にオン状態にする、という制御方法を使用
できる。
【０４０４】第三に、これら第一及び第二の方法を組み
合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタ
ＢＰ０〜ＢＰ７のサイズを変え、かつ、オン状態のＰチ
ャネルＭＯＳトランジスタＢＰ０〜ＢＰ７の数を変え
て、書き込み電流の大きさの時間的変化（電流波形）を
制御する、という制御方法を使用できる。
【０４０５】iv. 書き込み電流波形制御回路 次に、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ
＜３＞、書き込みワード線シンク信号ＷＷＬＳＮＫ、書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞及
び書き込みビット線シンク信号ＷＢＬＳＮＫを生成する
書き込み電流波形制御回路の例について説明する。
【０４０６】図５１は、書き込み電流波形制御回路の例
を示している。書き込み電流波形制御回路２４は、書き
込みワード線ドライバ／シンカー・トリガ回路２５及び
書き込みビット線ドライバ／シンカー・トリガ回路２６
から構成される。
【０４０７】書き込みワード線ドライバ／シンカー・ト
リガ回路２５は、書き込み信号ＷＲＩＴＥ及び電流波形
制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｗｉ（ｉ＝
０，１，２，３）に基づいて、書き込みワード線ドライ
ブ信号（電流波形生成信号）ＷＰ＜０＞〜ＷＰ＜３＞及
び書き込みワード線シンク信号ＷＷＬＳＮＫを生成す
る。
【０４０８】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥ及び電流波形
制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｂｊ（ｊ＝
０，１，・・・７）に基づいて、書き込みビット線ドラ
イブ信号（電流波形生成信号）ＢＰ＜０＞〜ＢＰ＜７＞
及び書き込みビット線シンク信号ＷＢＬＳＮＫを生成す
る。
【０４０９】ここで、電流波形制御信号ＦＳ＜０＞〜Ｆ
Ｓ＜７＞ FOR Ｗｉ，ＦＳ＜０＞〜ＦＳ＜７＞ FOR
Ｂｊにおける“FOR Ｗｉ”及び“FOR Ｂｊ”は、書き
込みワード／ビット線ドライバ／シンカー・トリガ回路
２５，２６内の後述する複数の波形生成回路Ｗｉ，Ｂｊ
ごとに、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞の値
が設定されることを意味している。
【０４１０】書き込み信号ＷＲＩＴＥは、書き込み動作
時に“Ｈ”となる信号である。
【０４１１】書き込みワード線ＷＷＬｉに対する書き込
み電流の供給／遮断のタイミング、大きさ及びその時間
的変化（電流波形）、即ち、書き込みワード線ドライブ
信号ＷＰ＜０＞〜ＷＰ＜３＞及び書き込みワード線シン
ク信号ＷＷＬＳＮＫを“Ｈ”又は“Ｌ”にするタイミン
グは、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR
Ｗｉにより決定される。
【０４１２】書き込みビット線ＷＢＬｉに対する書き込
み電流の供給／遮断のタイミング、大きさ及びその時間
的変化（電流波形）、即ち、書き込みビット線ドライブ
信号ＢＰ＜０＞〜ＢＰ＜７＞及び書き込みビット線シン
ク信号ＷＢＬＳＮＫを“Ｈ”又は“Ｌ”にするタイミン
グは、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR
Ｂｊにより決定される。
【０４１３】電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞
FOR Ｗｉ，ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｂｊは、
後述する設定回路により生成される。
【０４１４】v. 書き込みワード線ドライバ／シンカー
・トリガ回路 図５２は、書き込みワード線ドライバ／シンカー・トリ
ガ回路の例を示している。
【０４１５】書き込みワード線ドライバ／シンカー・ト
リガ回路２５は、書き込み電流の電流供給／遮断タイミ
ング、大きさ及びその時間的変化（電流波形）を決定す
る電流供給／遮断タイミング決定回路２５Ｘと、書き込
み電流の電流吸収タイミングを決定する電流吸収タイミ
ング決定回路２５Ｙとから構成される。
【０４１６】電流供給／遮断タイミング決定回路２５Ｘ
は、書き込み信号ＷＲＩＴＥが“Ｈ”又は“Ｌ”になっ
た後、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ
＜３＞を“Ｈ”又は“Ｌ”にするタイミングを決定す
る。電流供給／遮断タイミング決定回路２５Ｘは、複数
（本例では、４つ）の波形生成回路Ｗ０〜Ｗ３及びイン
バータＩＶ１〜ＩＶ８から構成される。
【０４１７】波形生成回路Ｗ０〜Ｗ３は、それぞれ、書
き込み信号ＷＲＩＴＥ及び電流波形制御信号ＦＳ＜０＞
〜ＦＳ＜７＞ FOR Ｗｉに基づいて、書き込みワード
線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞を生成する。書
き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞
は、図４９の書き込みワード線ドライバを駆動するた
め、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜
３＞の波形を合成した合成波形が、書き込みワード線Ｗ
ＷＬｉに供給される書き込み電流の波形にほぼ等しくな
る。
【０４１８】なお、本例では、波形生成回路Ｗ０〜Ｗ３
は、４つであるが、当然に、その数を多くすればするほ
ど、書き込みワード線ＷＷＬｉに流れる書き込み電流の
電流波形を細かく制御できる。
【０４１９】電流吸収タイミング決定回路２５Ｙは、イ
ンバータＩＶ０、ＮＡＮＤゲート回路ＮＤ１及び遅延回
路２７から構成される。
【０４２０】電流吸収タイミング決定回路２５Ｙは、書
き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書
き込みワード線シンク信号ＷＷＬＳＮＫを“Ｈ”にし、
書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路
２７により決まる遅延時間後に、書き込みワード線シン
ク信号ＷＷＬＳＮＫを“Ｌ”にする。
【０４２１】このように、書き込み信号ＷＲＩＴＥを
“Ｌ”にした後、一定のインターバルを経た後に、書き
込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”にするこ
とにより、書き込み動作後に、書き込みワード線ＷＷＬ
ｉを完全に０Ｖにすることができる。
【０４２２】vi. 書き込みビット線ドライバ／シンカ
ー・トリガ回路 図５３は、書き込みビット線ドライバ／シンカー・トリ
ガ回路の例を示している。
【０４２３】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み電流の電流供給／遮断タイミ
ング、大きさ及びその時間的変化（電流波形）を決定す
る電流供給／遮断タイミング決定回路２６Ｘと、書き込
み電流の電流吸収タイミングを決定する電流吸収タイミ
ング決定回路２６Ｙとから構成される。
【０４２４】電流供給／遮断タイミング決定回路２６Ｘ
は、書き込み信号ＷＲＩＴＥが“Ｈ”又は“Ｌ”になっ
た後、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ
＜７＞を“Ｈ”又は“Ｌ”にするタイミングを決定す
る。
【０４２５】電流供給／遮断タイミング決定回路２６Ｘ
は、複数（本例では、８つ）の波形生成回路Ｂ０〜Ｂ７
及びインバータＩＶ９〜ＩＶ２４から構成される。
【０４２６】波形生成回路Ｂ０〜Ｂ７は、それぞれ、書
き込み信号ＷＲＩＴＥ及び電流波形制御信号ＦＳ＜０＞
〜ＦＳ＜７＞ FOR Ｂｉに基づいて、書き込みビット
線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞を生成する。書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞
は、図５０の書き込みビット線ドライバを駆動する。
【０４２７】書き込みデータＤＡＴＡが“１”（＝
“Ｈ”）のとき、書き込み電流は、書き込みビット線ド
ライバ／シンカー１６Ａから書き込みビット線ドライバ
／シンカー１７Ａに向かって流れ、その電流波形は、書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞の
波形を合成した合成波形にほぼ等しくなる。
【０４２８】書き込みデータＤＡＴＡが“０”（＝
“Ｌ”）のとき、書き込み電流は、書き込みビット線ド
ライバ／シンカー１７Ａから書き込みビット線ドライバ
／シンカー１６Ａに向かって流れ、その電流波形は、書
き込みビット線ドライブ信号ＢＰ＜４＞〜ＢＰ＜７＞の
波形を合成した合成波形にほぼ等しくなる。
【０４２９】なお、本例では、波形生成回路Ｂ０〜Ｂ７
は、８つであるが、当然に、その数を多くすればするほ
ど、書き込みワード線ＷＷＬｉに流れる書き込み電流の
電流波形を細かく制御できる。
【０４３０】また、本例では、書き込みビット線ドライ
バ／シンカー１６Ａを駆動する書き込みビット線ドライ
ブ信号ＢＰ＜０＞〜ＢＰ＜３＞と、書き込みビット線ド
ライバ／シンカー１７Ａを駆動する書き込みビット線ド
ライブ信号ＢＰ＜４＞〜ＢＰ＜７＞が異なるが、後述す
るように、書き込みビット線ドライバ／シンカー１６
Ａ，１７Ａを、書き込みビット線ドライブ信号ＢＰ＜０
＞〜ＢＰ＜３＞により共通に駆動してもよい。
【０４３１】電流吸収タイミング決定回路２６Ｙは、イ
ンバータＩＶ０、ＮＡＮＤゲート回路ＮＤ２及び遅延回
路２８から構成される。
【０４３２】電流吸収タイミング決定回路２６Ｙは、書
き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書
き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”にし、
書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路
２７により決まる遅延時間後に、書き込みビット線シン
ク信号ＷＢＬＳＮＫを“Ｌ”にする。
【０４３３】このように、書き込み信号ＷＲＩＴＥを
“Ｌ”にした後、一定のインターバルを経た後に、書き
込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にするこ
とにより、書き込み動作後に、書き込みビット線ＷＢＬ
ｉを完全に０Ｖにすることができる。
【０４３４】vii. 波形生成回路 次に、図５２及び図５３の書き込みワード／ビット線ド
ライバ／シンカー・トリガ回路２５，２６内の波形生成
回路Ｗｉ（ｉ＝０，１，２，３），Ｂｊ（ｊ＝０，１，
・・・７）の例について説明する。
【０４３５】図５４は、波形生成回路の例を示してい
る。波形生成回路Ｗ０〜Ｗ３，Ｂ０〜Ｂ７は、書き込み
ワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３
＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち上がり時点（“Ｌ”
から“Ｈ”になるタイミング）を決定する立ち上がりタ
イミング決定回路３２と、書き込みワード／ビット線ド
ライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ
＜７＞の立ち下がり時点（“Ｈ”から“Ｌ”になるタイ
ミング）を決定する立ち下がりタイミング決定回路３３
とを有している。
【０４３６】また、波形生成回路Ｗ０〜Ｗ３，Ｂ０〜Ｂ
７は、書き込みワード／ビット線ドライブ信号ＷＰ＜０
＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞のレベル
（“Ｌ”又は“Ｈ”）を保持するフリップフロップ回路
ＦＦ１と、フリップフロップ回路ＦＦ１の出力信号を、
書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜Ｗ
Ｐ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞として出力するイン
バータ回路Ｉ１３とを有している。
【０４３７】立ち上がりタイミング決定回路３２は、直
列接続された遅延回路Ｄ０，Ｄ１，Ｄ２、ＮＡＮＤゲー
ト回路ＮＤ＜０＞〜ＮＤ＜３＞，ＮＤ６，ＮＤ８、イン
バータＩ１１及び遅延回路Ｄ７から構成される。立ち下
がりタイミング決定回路３３は、直列接続された遅延回
路Ｄ３，Ｄ４，Ｄ５，Ｄ６、ＮＡＮＤゲート回路ＮＤ＜
４＞〜ＮＤ＜７＞，ＮＤ７，ＮＤ９、インバータＩ１２
及び遅延回路Ｄ８から構成される。
【０４３８】フリップフロップ回路ＦＦ１は、２つのＮ
ＡＮＤゲート回路ＮＤ１０，ＮＤ１１から構成される。
【０４３９】遅延回路Ｄ０〜Ｄ８は、同一の構成を有し
ていても、又は、互いに異なる構成を有していてもよ
い。また、遅延回路Ｄ０〜Ｄ８の遅延量に関しても、同
一であっても、又は、互いに異なっていてもよい。但
し、遅延回路Ｄ０〜Ｄ６に関しては、互いに同一の構成
を有し、かつ、同一の遅延量を有していれば、書き込み
電流の波形制御が容易になる。
【０４４０】なお、遅延回路Ｄ０〜Ｄ６の一例として、
図５５及び図５６に、定電流源を使用した遅延回路を示
す。定電流源回路３４は、遅延回路Ｄ０〜Ｄ６に定電流
を供給する。定電流源回路３４は、ＢＧＲ回路から構成
される。
【０４４１】遅延回路Ｄ３の遅延量が遅延回路Ｄ０〜Ｄ
２の遅延量の合計よりも大きい場合には、電流波形制御
信号ＦＳ＜０＞〜ＦＳ＜３＞のうちの１つが“Ｈ”にな
ることにより、書き込みワード／ビット線ドライブ信号
ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立
ち上がり時点が決定され、電流波形制御信号ＦＳ＜４＞
〜ＦＳ＜７＞のうちの１つが“Ｈ”になることにより、
書き込みワード／ビット線ドライブ信号ＷＰ＜０＞〜Ｗ
Ｐ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち下がり時点が
決定される。
【０４４２】遅延回路Ｄ０〜Ｄ７の遅延量が全て同じ場
合には、表２に示すような関係で、電流波形制御信号Ｆ
Ｓ＜０＞〜ＦＳ＜３＞のうちの１つ、及び、電流波形制
御信号ＦＳ＜４＞〜ＦＳ＜７＞のうちの１つが“Ｈ”に
なる。
【０４４３】
【表２】
【０４４４】そして、電流波形制御信号ＦＳ＜０＞〜Ｆ
Ｓ＜３＞のうちの１つが“Ｈ”になることにより、書き
込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜
３＞，ＢＰ＜０＞〜ＢＰ＜７＞の立ち上がり時点が決定
され、電流波形制御信号ＦＳ＜４＞〜ＦＳ＜７＞のうち
の１つが“Ｈ”になることにより、書き込みワード／ビ
ット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０
＞〜ＢＰ＜７＞の立ち下がり時点が決定される。
【０４４５】この波形生成回路の動作について具体的に
説明する。
【表３】
【０４４６】まず、初期状態（状態）としては、書き
込み信号ＷＲＩＴＥは、“Ｌ”であり、出力信号ＷＰ＜
ｉ＞又はＢＰ＜ｊ＞は、“Ｌ”となっている。
【０４４７】この後、書き込み信号ＷＲＩＴＥが“Ｈ”
になると（状態）、電流波形制御信号ＦＳ＜０＞〜Ｆ
Ｓ＜３＞によって決定される遅延時間が経過した後、Ｎ
ＡＮＤゲート回路ＮＤ６の出力ノードａ１が“Ｈ”にな
る。なお、この遅延時間が書き込みワード線／ビット線
ドライブ信号ＷＰ＜ｉ＞又はＢＰ＜ｊ＞の立ち上がり時
点を決定する。
【０４４８】例えば、電流波形制御信号ＦＳ＜０＞が
“Ｈ”、電流波形制御信号ＦＳ＜１＞〜ＦＳ＜３＞が
“Ｌ”のときには、書き込み信号ＷＲＩＴＥが“Ｈ”に
なると、ＮＡＮＤゲート回路ＮＤ６の出力ノードａ１が
直ちに“Ｈ”になる。電流波形制御信号ＦＳ＜１＞が
“Ｈ”、電流波形制御信号ＦＳ＜０＞，ＦＳ＜２＞，Ｆ
Ｓ＜３＞が“Ｌ”のときには、書き込み信号ＷＲＩＴＥ
が“Ｈ”になると、遅延回路Ｄ０が有する遅延時間が経
過した後に、ＮＡＮＤゲート回路ＮＤ６の出力ノードａ
１が“Ｈ”になる。
【０４４９】ＮＡＮＤゲート回路ＮＤ６の出力ノードａ
１が“Ｈ”になると、フリップフロップ回路ＦＦ１の入
力ノードｃ１が“Ｈ”から“Ｌ”に変化するため、フリ
ップフロップ回路ＦＦ１の出力ノードｃ２は、“Ｌ”と
なる。従って、波形生成回路Ｗｉ又はＢｊの出力信号Ｗ
Ｐ＜ｉ＞又はＢＰ＜ｊ＞は、“Ｈ”となる。
【０４５０】この後、遅延回路Ｄ７が有する遅延時間が
経過すると（状態）、ＮＡＮＤゲート回路ＮＤ８の入
力ノードａ２が“Ｌ”になり、フリップフロップ回路Ｆ
Ｆ１の入力ノードｃ１が“Ｈ”になるが、波形生成回路
Ｗｉ又はＢｊの出力信号ＷＰ＜ｉ＞又はＢＰ＜ｊ＞は、
“Ｈ”を維持する。
【０４５１】次に、書き込み信号ＷＲＩＴＥが“Ｈ”に
なった後、さらに、電流波形制御信号ＦＳ＜４＞〜ＦＳ
＜７＞によって決定される遅延時間が経過すると、ＮＡ
ＮＤゲート回路ＮＤ７の出力ノードｂ１が“Ｈ”になる
（状態）。なお、この遅延時間が書き込みワード線／
ビット線ドライブ信号ＷＰ＜ｉ＞又はＢＰ＜ｊ＞の立ち
下がり時点を決定する。
【０４５２】例えば、電流波形制御信号ＦＳ＜４＞が
“Ｈ”、電流波形制御信号ＦＳ＜５＞〜ＦＳ＜７＞が
“Ｌ”のときには、書き込み信号ＷＲＩＴＥが“Ｈ”に
なった後、さらに、遅延回路Ｄ３が有する遅延時間が経
過すると、ＮＡＮＤゲート回路ＮＤ７の出力ノードｂ１
が“Ｈ”になる。電流波形制御信号ＦＳ＜５＞が
“Ｈ”、電流波形制御信号ＦＳ＜４＞，ＦＳ＜６＞，Ｆ
Ｓ＜７＞が“Ｌ”のときには、書き込み信号ＷＲＩＴＥ
が“Ｈ”になった後、さらに、遅延回路Ｄ３，Ｄ４が有
する遅延時間の合計時間が経過すると、ＮＡＮＤゲート
回路ＮＤ７の出力ノードｂ１が“Ｈ”になる。
【０４５３】ＮＡＮＤゲート回路ＮＤ７の出力ノードｂ
１が“Ｈ”になると、フリップフロップ回路ＦＦ１の入
力ノードｄ１が“Ｈ”から“Ｌ”に変化するため、フリ
ップフロップ回路ＦＦ１の出力ノードｃ２は、“Ｈ”と
なる。従って、波形生成回路Ｗｉ又はＢｊの出力信号Ｗ
Ｐ＜ｉ＞又はＢＰ＜ｊ＞は、“Ｌ”となる。
【０４５４】この後、遅延回路Ｄ８が有する遅延時間が
経過すると（状態）、ＮＡＮＤゲート回路ＮＤ９の入
力ノードｂ２が“Ｌ”になり、フリップフロップ回路Ｆ
Ｆ１の入力ノードｄ１が“Ｈ”になるが、波形生成回路
Ｗｉ又はＢｊの出力信号ＷＰ＜ｉ＞又はＢＰ＜ｊ＞は、
“Ｌ”を維持する。
【０４５５】最後に、書き込み信号ＷＲＩＴＥが“Ｈ”
から“Ｌ”に変化すると（状態）、ＮＡＮＤゲート回
路ＮＤ８，ＮＤ９の入力ノードａ１、ａ２、ｂ１、ｂ２
の値が変化し、再び、初期状態に戻る。
【０４５６】viii. 電流波形例 図５７は、図５４の波形生成回路を用いて生成した書き
込みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜
３＞，ＢＰ＜０＞〜ＢＰ＜７＞及びそれにより得られる
書き込みワード／ビット線電流の一例を示している。
【０４５７】同図の波形は、後述する設定回路に登録さ
れる電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞が以下の
場合に得られるものであり、実施例８の書き込み原理を
実現している。
【０４５８】波形生成回路Ｗ０： ＦＳ＜０＞＝
“Ｈ”，ＦＳ＜７＞＝“Ｈ” 波形生成回路Ｗ１： ＦＳ＜０＞＝“Ｈ”，ＦＳ＜６＞
＝“Ｈ” 波形生成回路Ｗ２： ＦＳ＜０＞＝“Ｈ”，ＦＳ＜６＞
＝“Ｈ” 波形生成回路Ｗ３： ＦＳ＜０＞＝“Ｈ”，ＦＳ＜４＞
＝“Ｈ” 波形生成回路Ｂ０： ＦＳ＜０＞＝“Ｈ”，ＦＳ＜７＞
＝“Ｈ” 波形生成回路Ｂ１： ＦＳ＜１＞＝“Ｈ”，ＦＳ＜７＞
＝“Ｈ” 波形生成回路Ｂ２： ＦＳ＜１＞＝“Ｈ”，ＦＳ＜７＞
＝“Ｈ” 波形生成回路Ｂ３： ＦＳ＜３＞＝“Ｈ”，ＦＳ＜７＞
＝“Ｈ” 但し、残りのＦＳ＜ｉ＞は、全て、“Ｌ”である。ま
た、書き込みデータＤＡＴＡは、“１”（＝“Ｈ”）と
仮定しているため、波形生成回路Ｂ４〜Ｂ７の出力信号
ＢＰ＜４＞〜ＢＰ＜７＞は、書き込みビット線電流に何
ら影響を与えない。書き込みデータＤＡＴＡを“０”
（＝“Ｌ”）と仮定したときには、波形生成回路Ｂ０〜
Ｂ３の出力信号ＢＰ＜０＞〜ＢＰ＜３に代わり、波形生
成回路Ｂ４〜Ｂ７の出力信号ＢＰ＜４＞〜ＢＰ＜７＞が
有効となる（図５０参照）。
【０４５９】この波形図から分かることは、書き込みワ
ード線電流の供給／遮断タイミング、大きさ及びその時
間的変化（電流波形）は、４つの書き込みワード線ドラ
イブ信号ＷＰ＜０＞〜ＷＰ＜３＞の“Ｈ”及び“Ｌ”の
組み合せにより決定されるということである。同様に、
書き込みビット線電流の供給／遮断タイミング、大きさ
及びその時間的変化（電流波形）は、４つの書き込みビ
ット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞の“Ｈ”及
び“Ｌ”の組み合せにより決定されるということであ
る。
【０４６０】これは、ロウデコーダ＆書き込みワード線
ドライバ／シンカーが、図４９に示すような構成を有
し、かつ、カラムデコーダ＆書き込みビット線ドライバ
／シンカーが、図５０に示すような構成を有しているこ
とから明らかである。
【０４６１】書き込みワード／ビット線シンク信号ＷＷ
ＬＳＮＫ，ＷＢＬＳＮＫが“Ｈ”から“Ｌ”になるタイ
ミングは、書き込みワード／ビット線ドライブ信号ＷＰ
＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞の全てが
“Ｌ”になるタイミングよりも遅くなるように、図５２
及び図５３の遅延回路２７，２８の遅延量及び図５４の
遅延回路Ｄ０〜Ｄ６の遅延量が調整される。
【０４６２】ix. 設定回路 次に、図５４に示される電流波形制御信号ＦＳ＜０＞〜
ＦＳ＜７＞を生成する設定回路について説明する。
【０４６３】図５８は、設定回路の例を示している。設
定回路２３は、書き込み電流の供給／遮断タイミング、
大きさ及びその時間的変化（電流波形）を決定する設定
データがプログラムされるレジスタ＜０＞〜＜３＞と、
レジスタ＜０＞〜＜３＞の出力信号ＴＤ＜０＞〜ＴＤ＜
３＞，ｂＴＤ＜０＞〜ｂＴＤ＜３＞をデコードして、電
流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞を出力するデコ
ーダＦＳ＜０＞〜ＦＳ＜７＞から構成される。
【０４６４】同図の設定回路２３は、１つの波形生成回
路に対応して１つ設けられる。本例では、書き込みワー
ド線ドライバ／シンカー・トリガ回路内に４つの波形生
成回路Ｗ０〜Ｗ３が設けられ、書き込みビット線ドライ
バ／シンカー・トリガ回路内に８つの波形生成回路Ｂ０
〜Ｂ７が設けられるため、これに対応して、図５８の設
定回路２３は、１２個存在する。
【０４６５】レジスタ＜０＞，＜１＞には、書き込みワ
ード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，
ＢＰ＜０＞〜ＢＰ＜７＞の立ち上がりタイミングを決定
する設定データがプログラムされる。書き込みワード／
ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜
０＞〜ＢＰ＜７＞の立ち上がりタイミングは、レジスタ
＜０＞，＜１＞に登録される２ビットの設定データによ
り、４通り（ＦＳ＜０＞〜ＦＳ＜３＞の１つが“Ｈ”）
だけ存在する。
【０４６６】なお、Ｄ＜０＞，Ｄ＜１＞は、テストモー
ド時に、磁気ランダムアクセスメモリの外部から入力さ
れる設定データである。テストモード時には、この設定
データに基づいて、書き込みワード／ビット線ドライブ
信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞
の立ち上がりタイミングを決定できる。
【０４６７】レジスタ＜２＞，＜３＞には、書き込みワ
ード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，
ＢＰ＜０＞〜ＢＰ＜７＞の立ち下がりタイミングを決定
する設定データがプログラムされる。書き込みワード／
ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜
０＞〜ＢＰ＜７＞の立ち下がりタイミングは、レジスタ
＜２＞，＜３＞に登録される２ビットの設定データによ
り、４通り（ＦＳ＜４＞〜ＦＳ＜７＞の１つが“Ｈ”）
だけ存在する。
【０４６８】なお、Ｄ＜２＞，Ｄ＜３＞は、テストモー
ド時に、磁気ランダムアクセスメモリの外部から入力さ
れる設定データである。テストモード時には、この設定
データに基づいて、書き込みワード／ビット線ドライブ
信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜７＞
の立ち下がりタイミングを決定できる。
【０４６９】x. レジスタ＜ｊ＞ 図５８の設定回路２３内のレジスタ＜ｊ＞の回路例につ
いて説明する。
【０４７０】図５９は、レジスタの回路例を示してい
る。レジスタ＜ｊ＞（ｊ＝０，１，２，３）は、プログ
ラムされた設定データを、出力信号ＴＤ＜ｊ＞，ｂＴＤ
＜ｊ＞として出力するためのプログラムデータ出力回路
２９と、磁気ランダムアクセスメモリの外部から入力さ
れた設定データを、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞
として出力するための入力データ転送回路３０とから構
成される。
【０４７１】プログラムデータ出力回路２９は、設定デ
ータを記憶するためのレーザ溶断ヒューズ（laser blow
fuse）２９を有している。レーザ溶断ヒューズ２９の
切断の有無により、１ビットデータを記憶する。Ｐチャ
ネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ２９
は、電源端子ＶＤＤと接地端子ＶＳＳの間に直列接続さ
れる。ＰチャネルＭＯＳトランジスタＰ１のゲートは、
接地端子ＶＳＳに接続されるため、ＰチャネルＭＯＳト
ランジスタＰ１は、常に、オン状態となっている。
【０４７２】ＰチャネルＭＯＳトランジスタＰ１とレー
ザ溶断ヒューズ２９の接続点は、インバータＩ９及びト
ランスファゲートＴＧ４を経由して、インバータＩ７の
入力端に接続される。インバータＩ７の出力信号は、ｂ
ＴＤ＜ｊ＞となり、インバータＩ８の出力信号は、ＴＤ
＜ｊ＞となる。
【０４７３】入力データ転送回路３０は、トランスファ
ゲートＴＧ１〜ＴＧ３及びインバータＩ５，Ｉ６から構
成される。インバータＩ５，Ｉ６とトランスファゲート
ＴＧ３は、ラッチ回路を構成している。
【０４７４】通常動作モードにおける書き込み動作時に
は、テスト信号ＶＣＴＥＳＴが“Ｌ”となり、テスト信
号ｂＶＣＴＥＳＴが“Ｈ”となる。このため、トランス
ファゲートＴＧ４は、オン状態となり、トランスファゲ
ートＴＧ１，ＴＧ２は、オフ状態となる。
【０４７５】従って、レーザ溶断ヒューズ２９にプログ
ラムされた設定データが、トランスファゲートＴＧ４及
びインバータＩ７〜Ｉ９を経由して、出力信号ＴＤ＜ｊ
＞，ｂＴＤ＜ｊ＞として出力される。
【０４７６】テストモードにおける書き込み動作時に
は、テスト信号ＶＣＴＥＳＴが“Ｈ”となり、テスト信
号ｂＶＣＴＥＳＴが“Ｌ”となる。このため、トランス
ファゲートＴＧ１，ＴＧ２は、オン状態となり、トラン
スファゲートＴＧ３，ＴＧ４は、オフ状態となる。
【０４７７】従って、外部端子（データ入力端子、アド
レス端子など）から入力される設定データＤ＜ｊ＞が、
トランスファゲートＴＧ１，ＴＧ２及びインバータＩ５
〜Ｉ８を経由して、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞
として出力される。
【０４７８】テストモードにおけるスタンバイ時には、
テスト信号ＶＣＴＥＳＴが“Ｌ”となり、テスト信号ｂ
ＶＣＴＥＳＴが“Ｈ”となる。このため、トランスファ
ゲートＴＧ１，ＴＧ２は、オフ状態となり、トランスフ
ァゲートＴＧ３，ＴＧ４は、オン状態となる。
【０４７９】従って、外部端子から入力された設定デー
タＤ＜ｊ＞は、トランスファゲートＴＧ３及びインバー
タＩ５，Ｉ６からなるラッチ回路にラッチされる。この
後は、ラッチ回路にラッチされた設定データに基づい
て、書き込みテストを行うことができる。
【０４８０】なお、設定データを記憶するための記憶素
子としては、レーザ溶断ヒューズの他に、例えば、磁化
状態によりデータを記憶するＴＭＲ素子（MTJ）や、ト
ンネルバリアを絶縁破壊するか否かでデータを記憶する
ＴＭＲ素子などを使用することができる（図４５参
照）。
【０４８１】xi. デコーダＦＳ＜ｋ＞ 図５８の設定回路２３内のデコーダＦＳ＜ｋ＞の回路例
について説明する。
【０４８２】図６０は、デコーダの回路例を示してい
る。デコーダＦＳ＜ｋ＞（ｊ＝０，１，・・・７）は、
ＮＡＮＤゲート回路ＮＤ３及びインバータＩ１０から構
成される。
【０４８３】ＮＡＮＤゲート回路ＮＤ３には、２つの入
力信号Ａ，Ｂが入力され、その出力信号は、インバータ
Ｉ１０に入力される。インバータＩ１０の出力信号Ｃ
は、ＦＳ＜ｋ＞となる。
【０４８４】デコーダＦＳ＜ｋ＞のデコーディング表
（入力信号と出力信号との関係）を、表４に示す。
【０４８５】
【表４】
【０４８６】xii. まとめ 以上、説明したように、磁気ランダムアクセスメモリの
回路例２によれば、書き込みワード／ビット線に対する
書き込み電流の電流供給／遮断タイミング、大きさ及び
その時間的変化（電流波形）を、チップ毎又はメモリセ
ルアレイ毎に、プログラミングにより設定できる。これ
により、例えば、実施例１〜１０の書き込み原理を実現
可能にし、ＴＭＲ素子の記憶層の磁化反転を確実に行
い、書き込み特性の向上を図ることができる。
【０４８７】また、回路例２では、書き込みデータの値
に応じて、書き込みビット線に流れる電流の向きが変化
する。ここで、回路例２では、書き込みビット線電流の
向きに対して、個別に、書き込み電流の電流供給／遮断
タイミング、大きさ及びその時間的変化（電流波形）を
設定できる。
【０４８８】つまり、書き込みデータが“１”（＝
“Ｈ”）のときは、書き込みビット線ドライブ信号ＢＰ
＜０＞〜ＢＰ＜３＞により、書き込みビット線電流の電
流供給／遮断タイミング、大きさ及びその時間的変化
（電流波形）が制御され、書き込みデータが“０”（＝
“Ｌ”）のときは、書き込みビット線ドライブ信号ＢＰ
＜４＞〜ＢＰ＜７＞により、書き込みビット線電流の電
流供給／遮断タイミング、大きさ及びその時間的変化
（電流波形）が制御される。
【０４８９】このように、回路例２では、ＴＭＲ素子の
特性などを考慮し、書き込みビット線に流れる書き込み
電流の向きに応じて、個別に、書き込み電流の電流供給
／遮断タイミング、大きさ及びその時間的変化（電流波
形）を設定できるため、ＴＭＲ素子の記憶層の磁化反転
を確実に行い、書き込み特性の向上を図ることができ
る。
【０４９０】 回路例３ 回路例３は、回路例２の一部を変形した変形例であり、
書き込みワード／ビット線に対する書き込み電流の電流
供給／遮断タイミング、大きさ及びその時間的変化（電
流波形）を、プログラミングにより設定できる磁気ラン
ダムアクセスメモリに関する。
【０４９１】回路例３は、回路例２と比較すると、カラ
ムデコーダ＆書き込みビット線ドライバ／シンカー及び
書き込みビット線ドライバ／シンカー・トリガ回路の構
成に特徴を有する。
【０４９２】即ち、ロウデコーダ＆書き込みワード線ド
ライバ／シンカーについては、図４９に示す回路、書き
込み電流波形制御回路内の書き込みワード線ドライバ／
シンカー・トリガ回路については、図５１及び図５２に
示す回路をそのまま使用することができる。
【０４９３】また、書き込みビット線ドライバ／シンカ
ー・トリガ回路内の波形生成回路については、図５４乃
至図５６に示す回路、設定回路については、図５８乃至
図６０に示す回路をそのまま使用することができる。
【０４９４】回路例２では、書き込みビット線電流の向
きに対して、個別に、書き込み電流の電流供給／遮断タ
イミング、大きさ及びその時間的変化（電流波形）を設
定できる構成について提案した。これに対し、回路例３
では、書き込み電流の電流供給／遮断タイミング、大き
さ及びその時間的変化（電流波形）に関しては、チップ
毎又はメモリセルアレイ毎に設定されるのみで、書き込
みビット線電流の向きに対して、それらは変わらないよ
うな構成について提案する。
【０４９５】i. 全体構成 図６１は、回路例３に関わる磁気ランダムアクセスメモ
リの主要部の構成を示している。
【０４９６】磁気ランダムアクセスメモリ（ＭＲＡＭ）
１１は、それ自体で１つのメモリチップを構成していて
もよいし、また、特定機能を有するチップ内の１つのブ
ロックであってもよい。メモリセルアレイ（データセ
ル）１２は、実際に、データを記憶する機能を有し、レ
ファレンスセルアレイ１３は、読み出し動作時に、読み
出しデータの値を判定するための基準を決める機能を有
する。
【０４９７】メモリセルアレイ１２及びレファレンスセ
ルアレイ１３からなるセルアレイのＸ方向の２つの端部
のうちの１つには、ロウデコーダ＆ドライバ（ロウデコ
ーダ＆書き込みワード線ドライバ，ロウデコーダ＆読み
出しワード線ドライバ）１４が配置され、他の１つに
は、書き込みワード線シンカー１５が配置される。
【０４９８】ロウデコーダ＆ドライバ１４は、書き込み
動作時、例えば、ロウアドレス信号に基づいて、複数の
書き込みワード線のうちの１つを選択し、かつ、選択さ
れた１つの書き込みワード線に、書き込み電流を供給す
る機能を有する。書き込みワード線シンカー１５は、書
き込み動作時、例えば、選択された１つの書き込みワー
ド線に供給された書き込み電流を吸収する機能を有す
る。
【０４９９】ロウデコーダ＆ドライバ１４は、読み出し
動作時、例えば、ロウアドレス信号に基づいて、複数の
読み出しワード線（書き込みワード線と一体化されてい
てもよい）のうちの１つを選択し、かつ、選択された１
つの読み出しワード線に、読み出し電流を流す機能を有
する。センスアンプ２０は、例えば、この読み出し電流
を検出して、読み出しデータを判定する。
【０５００】メモリセルアレイ１２のＹ方向の２つの端
部のうちの１つには、カラムデコーダ＆書き込みビット
線ドライバ／シンカー１６Ａが配置され、他の１つに
は、カラムデコーダ＆書き込みビット線ドライバ／シン
カー（カラムトランスファゲート、カラムデコーダを含
む）１７Ａが配置される。
【０５０１】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー１６Ａ，１７Ａは、書き込み動作時、例え
ば、カラムアドレス信号に基づいて、複数の書き込みビ
ット線（又はデータ選択線）のうちの１つを選択し、か
つ、選択された１つの書き込みビット線に、書き込みデ
ータに応じた向きを有する書き込み電流を流す機能を有
する。カラムトランスファゲート及びカラムデコーダ
は、読み出し動作時、カラムアドレス信号により選択さ
れたデータ選択線をセンスアンプ２０に電気的に接続す
る機能を有する。
【０５０２】レファレンスセルアレイ１３のＹ方向の２
つの端部のうちの１つには、レファレンスセル用カラム
デコーダ＆書き込みビット線ドライバ／シンカー１６Ｂ
が配置され、他の１つには、レファレンスセル用カラム
デコーダ＆書き込みビット線ドライバ／シンカー（カラ
ムトランスファゲート、カラムデコーダを含む）１７Ｂ
が配置される。
【０５０３】レファレンスセル用カラムデコーダ＆書き
込みビット線ドライバ／シンカー１６Ｂ，１７Ｂは、レ
ファレンスセルアレイ１３にレファレンスデータを記憶
させる機能を有する。カラムトランスファゲート及びカ
ラムデコーダは、読み出し動作時、レファレンスデータ
を読み出し、これをセンスアンプ２０に転送する機能を
有する。
【０５０４】アドレスレシーバ１８は、アドレス信号を
受け、例えば、ロウアドレス信号を、ロウデコーダ＆ド
ライバ１４に転送し、カラムアドレス信号を、カラムデ
コーダ＆書き込みビット線ドライバ／シンカー１６Ａ，
１７Ａに転送する。データ入力レシーバ１９は、書き込
みデータを、カラムデコーダ＆書き込みビット線ドライ
バ／シンカー１６Ａ，１７Ａに転送する。また、出力ド
ライバ２１は、センスアンプ２０で検出された読み出し
データを、磁気ランダムアクセスメモリ１１の外部へ出
力する。
【０５０５】制御回路２２は、／ＣＥ（Chip Enable）
信号、／ＷＥ（Write Enable）信号及び／ＯＥ（Output
Enable）信号を受け、磁気ランダムアクセスメモリ１
１の動作を制御する。例えば、制御回路２２は、書き込
み動作時、書き込み信号ＷＲＩＴＥを、書き込み電流波
形制御回路２４に与える。書き込み電流波形制御回路２
４は、書き込み信号ＷＲＩＴＥを受けると、例えば、設
定回路２３に予めプログラムされた設定データに基づい
て、書き込み電流の供給／遮断タイミング、大きさ及び
その時間的変化（電流波形）などを決定する。
【０５０６】具体的には、書き込み電流波形制御回路２
４は、書き込み動作時、ロウデコーダ＆ドライバ１４
に、書き込みワード線ドライブ信号（電流波形生成信
号）ＷＰ＜０＞〜ＷＰ＜３＞を与え、書き込みワード線
シンカー１５に、書き込みワード線シンク信号ＷＷＬＳ
ＮＫを与える。
【０５０７】また、カラムデコーダ＆書き込みビット線
ドライバ／シンカー１６Ａに、書き込みビット線ドライ
ブ信号（電流波形生成信号）ＢＰ＜０＞〜ＢＰ＜３＞及
び書き込みビット線シンク信号ＷＢＬＳＮＫを与え、か
つ、カラムデコーダ＆書き込みビット線ドライバ／シン
カー１７Ａに、書き込みビット線ドライブ信号（電流波
形生成信号）ＢＰ＜０＞〜ＢＰ＜３＞及び書き込みビッ
ト線シンク信号ＷＢＬＳＮＫを与える。
【０５０８】書き込み動作時、例えば、ロウデコーダ＆
ドライバ１４については、書き込みワード線ドライブ信
号ＷＰ＜０＞〜ＷＰ＜３＞のうちの少なくとも１つが
“Ｈ”のときに動作状態となり、同様に、書き込みワー
ド線シンカー１５及びカラムデコーダ＆書き込みビット
線ドライバ／シンカー１６Ａ，１７Ａについては、それ
ぞれ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き
込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞のう
ちの少なくとも１つ及び書き込みビット線シンク信号Ｗ
ＢＬＳＮＫが“Ｈ”のときに動作状態となるようにす
る。
【０５０９】このようにすれば、書き込みワード線ドラ
イブ信号ＷＰ＜０＞〜ＷＰ＜３＞、書き込みワード線シ
ンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号
ＢＰ＜０＞〜ＢＰ＜３＞及び書き込みビット線シンク信
号ＷＢＬＳＮＫが“Ｈ”になるタイミングを、書き込み
電流波形制御回路２４で制御することにより、書き込み
電流の供給／遮断タイミング（磁界Ｈｘ，Ｈｙの印加タ
イミング）、大きさ及びその時間的変化（電流波形）を
決定し、実施例１〜１０の書き込み原理を実現すること
ができる。
【０５１０】書き込み電流の電流吸収タイミングに関し
ては、例えば、シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫ
が“Ｈ”から“Ｌ”になるタイミングを、ドライブ信号
ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０＞〜ＢＰ＜３＞が
“Ｈ”から“Ｌ”になるタイミングよりも遅らせること
により、書き込みワード／ビット線の電位を完全に０Ｖ
にする、といったことも可能にできる。
【０５１１】これらの信号ＷＰ＜０＞〜ＷＰ＜３＞，Ｗ
ＷＬＳＮＫ，ＢＰ＜０＞〜ＢＰ＜３＞，ＷＢＬＳＮＫが
“Ｈ”になるタイミングは、設定回路２３に予めプログ
ラムされた設定データに基づいて決定される。プログラ
ミング素子としては、例えば、レーザ溶断型ヒューズ、
ＴＭＲ素子（MTJ）や、ＴＭＲ素子のトンネルバリアを
破壊するアンチヒューズなどを使用することができる。
【０５１２】磁気ランダムアクセスメモリのテストモー
ドにおいては、例えば、データ入出力端子から入力され
る設定データに基づいて、書き込み電流の供給／遮断タ
イミング、大きさ及びその時間的変化（電流波形）など
を決定することもできる。設定データは、アドレス端子
から入力させるようにしてもよい。
【０５１３】ii. カラムデコーダ＆書き込みビット線
ドライバ／シンカー 図６２は、カラムデコーダ＆書き込みビット線ドライバ
／シンカーの回路例を示している。
【０５１４】回路例３のカラムデコーダ＆書き込みビッ
ト線ドライバ／シンカーは、回路例２のカラムデコーダ
＆書き込みビット線ドライバ／シンカー（図５０）と比
べると、カラムデコーダ＆書き込みビット線ドライバ／
シンカー（１カラム分）１７Ａ内のＮＡＮＤゲート回路
ＮＤＢＰ４〜ＮＤＢＰ７に入力される書き込みビット線
ドライブ信号が、ＢＰ＜０＞〜ＢＰ＜３＞である点に特
徴を有する。
【０５１５】即ち、回路例３では、カラムデコーダ＆書
き込みビット線ドライバ／シンカー１６Ａ内のＮＡＮＤ
ゲート回路ＮＤＢＰ０〜ＮＤＢＰ３に入力される書き込
みビット線ドライブ信号と、カラムデコーダ＆書き込み
ビット線ドライバ／シンカー１７Ａ内のＮＡＮＤゲート
回路ＮＤＢＰ４〜ＮＤＢＰ７に入力される書き込みビッ
ト線ドライブ信号とが、同じとなっている。
【０５１６】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー（１カラム分）１６Ａは、ＮＡＮＤゲート
回路ＮＤＢＰ０〜ＮＤＢＰ３、ＡＮＤゲート回路ＡＤ
２，ＡＤ３、ＰチャネルＭＯＳトランジスタＢＰ０〜Ｂ
Ｐ３及びＮチャネルＭＯＳトランジスタＢＮ０から構成
される。
【０５１７】ＰチャネルＭＯＳトランジスタＢＰｉ（ｉ
＝０，１，２，３）のゲートは、ＮＡＮＤゲート回路Ｎ
ＤＢＰｉの出力端子に接続され、そのソースは、電源端
子ＶＤＤに接続され、そのドレインは、共通に、書き込
みビット線ＷＢＬｉ（ｉ＝１，・・・）の一端に接続さ
れる。
【０５１８】ＮＡＮＤゲート回路ＮＤＢＰｉ（ｉ＝０，
１，２，３）の２つの入力端子の一方には、書き込みワ
ード線ドライブ信号（電流波形生成信号）ＢＰ＜ｉ＞
（ｉ＝０，１，２，３）が入力され、他方には、ＡＮＤ
ゲート回路ＡＤ２の出力信号が入力される。ＡＮＤゲー
ト回路ＡＤ２には、複数ビットから構成されるカラムア
ドレス信号（カラムｉ毎に異なる）及び書き込みデータ
ＤＡＴＡが入力される。
【０５１９】ＮチャネルＭＯＳトランジスタＢＮ０のゲ
ートは、ＡＮＤゲート回路ＡＤ３の出力端子に接続さ
れ、そのソースは、接地端子ＶＳＳに接続され、そのド
レインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・
・）の一端に接続される。ＡＮＤゲート回路ＡＤ３に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）、書き込みビット線シンク信号ＷＢ
ＬＳＮＫ及び書き込みデータの反転信号ｂＤＡＴＡが入
力される。
【０５２０】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー（１カラム分）１７Ａは、ＮＡＮＤゲート
回路ＮＤＢＰ４〜ＮＤＢＰ７、ＡＮＤゲート回路ＡＤ
４，ＡＤ５、ＰチャネルＭＯＳトランジスタＢＰ４〜Ｂ
Ｐ７及びＮチャネルＭＯＳトランジスタＢＮ１から構成
される。
【０５２１】ＰチャネルＭＯＳトランジスタＢＰｉ（ｉ
＝４，５，６，７）のゲートは、ＮＡＮＤゲート回路Ｎ
ＤＢＰｉの出力端子に接続され、そのソースは、電源端
子ＶＤＤに接続され、そのドレインは、共通に、書き込
みビット線ＷＢＬｉ（ｉ＝１，・・・）の他端に接続さ
れる。
【０５２２】ＮＡＮＤゲート回路ＮＤＢＰｉ（ｉ＝４，
５，６，７）の２つの入力端子の一方には、書き込みワ
ード線ドライブ信号（電流波形生成信号）ＢＰ＜ｉ＞
（ｉ＝０，１，２，３）が入力され、他方には、ＡＮＤ
ゲート回路ＡＤ４の出力信号が入力される。ＡＮＤゲー
ト回路ＡＤ４には、複数ビットから構成されるカラムア
ドレス信号（カラムｉ毎に異なる）及び書き込みデータ
の反転信号ｂＤＡＴＡが入力される。
【０５２３】ＮチャネルＭＯＳトランジスタＢＮ１のゲ
ートは、ＡＮＤゲート回路ＡＤ５の出力端子に接続さ
れ、そのソースは、接地端子ＶＳＳに接続され、そのド
レインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・
・）の他端に接続される。ＡＮＤゲート回路ＡＤ５に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）、書き込みビット線シンク信号ＷＢ
ＬＳＮＫ及び書き込みデータＤＡＴＡが入力される。
【０５２４】選択されたカラムｉでは、カラムアドレス
信号の全てのビットが“Ｈ”となる。このため、選択さ
れたカラムｉでは、書き込みビット線ドライブ信号ＢＰ
＜０＞〜ＢＰ＜７＞の少なくとも１つ及び書き込みビッ
ト線シンク信号ＷＢＬＳＮＫが“Ｈ”になったとき、書
き込みデータＤＡＴＡの値に応じた向きを有する書き込
み電流が、書き込みビット線ＷＢＬｉに流れる。
【０５２５】例えば、書き込みデータＤＡＴＡが“１”
（＝“Ｈ”）のときには、ＰチャネルＭＯＳトランジス
タＢＰ０〜ＢＰ３の少なくとも１つ及びＮチャネルＭＯ
ＳトランジスタＢＮ１がオン状態となるため、カラムデ
コーダ＆書き込みビット線ドライバ／シンカー１６Ａか
らカラムデコーダ＆書き込みビット線ドライバ／シンカ
ー１７Ａに向かう書き込み電流が流れる。
【０５２６】また、書き込みデータＤＡＴＡが“０”
（＝“Ｌ”）のときには、ＰチャネルＭＯＳトランジス
タＢＰ４〜ＢＰ７の少なくとも１つ及びＮチャネルＭＯ
ＳトランジスタＢＮ０がオン状態となるため、カラムデ
コーダ＆書き込みビット線ドライバ／シンカー１７Ａか
らカラムデコーダ＆書き込みビット線ドライバ／シンカ
ー１６Ａに向かう書き込み電流が流れる。
【０５２７】このようなカラムデコーダ＆書き込みビッ
ト線ドライバ／シンカーによれば、書き込みビット線ド
ライブ信号ＢＰ＜０＞〜ＢＰ＜３＞の少なくとも１つ及
び書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”又
は“Ｌ”になるタイミングを制御することで、選択され
たカラムｉ内の書き込みビット線ＷＢＬｉに対する書き
込み電流の供給／遮断タイミング、大きさ及びその時間
的変化（電流波形）などを決定することができる。
【０５２８】また、書き込みビット線ドライブ信号ＢＰ
＜０＞〜ＢＰ＜３＞の全てを“Ｌ”に設定した後、書き
込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”に設定す
れば、書き込み動作後の書き込みビット線ＷＢＬｉの電
位を完全に０Ｖにすることができる。
【０５２９】なお、書き込み電流の大きさ又はその時間
的変化（電流波形）を制御するに当たっては、第一に、
複数のＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ７の
サイズ（チャネル幅）、即ち、駆動能力を、全て同じ値
に設定し、書き込みビット線ドライブ信号ＢＰ＜０＞〜
ＢＰ＜３＞を用いて、オン状態のＰチャネルＭＯＳトラ
ンジスタＢＰ０〜ＢＰ７の数を変える、という制御方法
を使用できる。
【０５３０】第二に、複数のＰチャネルＭＯＳトランジ
スタＢＰ０〜ＢＰ７のサイズ（チャネル幅）、即ち、駆
動能力を、互いに異なる値に設定し、書き込みビット線
ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞を用いて、複数の
ＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ７のうちの
１つを選択的にオン状態にする、という制御方法を使用
できる。
【０５３１】第三に、これら第一及び第二の方法を組み
合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタ
ＢＰ０〜ＢＰ７のサイズを変え、かつ、オン状態のＰチ
ャネルＭＯＳトランジスタＢＰ０〜ＢＰ７の数を変え
て、書き込み電流の大きさの時間的変化（電流波形）を
制御する、という制御方法を使用できる。
【０５３２】iii. 書き込み電流波形制御回路 次に、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ
＜３＞、書き込みワード線シンク信号ＷＷＬＳＮＫ、書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞及
び書き込みビット線シンク信号ＷＢＬＳＮＫを生成する
書き込み電流波形制御回路の例について説明する。
【０５３３】図６３は、書き込み電流波形制御回路の例
を示している。書き込み電流波形制御回路２４は、書き
込みワード線ドライバ／シンカー・トリガ回路２５及び
書き込みビット線ドライバ／シンカー・トリガ回路２６
から構成される。
【０５３４】書き込みワード線ドライバ／シンカー・ト
リガ回路２５は、書き込み信号ＷＲＩＴＥ及び電流波形
制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｗｉ（ｉ＝
０，１，２，３）に基づいて、書き込みワード線ドライ
ブ信号（電流波形生成信号）ＷＰ＜０＞〜ＷＰ＜３＞及
び書き込みワード線シンク信号ＷＷＬＳＮＫを生成す
る。
【０５３５】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥ及び電流波形
制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｂｊ（ｊ＝
０，１，２，３）に基づいて、書き込みビット線ドライ
ブ信号（電流波形生成信号）ＢＰ＜０＞〜ＢＰ＜３＞及
び書き込みビット線シンク信号ＷＢＬＳＮＫを生成す
る。
【０５３６】ここで、電流波形制御信号ＦＳ＜０＞〜Ｆ
Ｓ＜７＞ FOR Ｗｉ，ＦＳ＜０＞〜ＦＳ＜７＞ FOR
Ｂｊにおける“FOR Ｗｉ”及び“FOR Ｂｊ”は、書き
込みワード／ビット線ドライバ／シンカー・トリガ回路
２５，２６内の後述する複数の波形生成回路Ｗｉ，Ｂｊ
ごとに、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞の値
が設定されることを意味している。
【０５３７】書き込み信号ＷＲＩＴＥは、書き込み動作
時に“Ｈ”となる信号である。
【０５３８】書き込みワード線ＷＷＬｉに対する書き込
み電流の供給／遮断のタイミング、大きさ及びその時間
的変化（電流波形）、即ち、書き込みワード線ドライブ
信号ＷＰ＜０＞〜ＷＰ＜３＞及び書き込みワード線シン
ク信号ＷＷＬＳＮＫを“Ｈ”又は“Ｌ”にするタイミン
グは、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR
Ｗｉにより決定される。
【０５３９】書き込みビット線ＷＢＬｉに対する書き込
み電流の供給／遮断のタイミング、大きさ及びその時間
的変化（電流波形）、即ち、書き込みビット線ドライブ
信号ＢＰ＜０＞〜ＢＰ＜３＞及び書き込みビット線シン
ク信号ＷＢＬＳＮＫを“Ｈ”又は“Ｌ”にするタイミン
グは、電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞ FOR
Ｂｊにより決定される。
【０５４０】電流波形制御信号ＦＳ＜０＞〜ＦＳ＜７＞
FOR Ｗｉ，ＦＳ＜０＞〜ＦＳ＜７＞ FOR Ｂｊは、
図５８乃至図６０の設定回路により生成される。
【０５４１】iv. 書き込みビット線ドライバ／シンカ
ー・トリガ回路 図６４は、書き込みビット線ドライバ／シンカー・トリ
ガ回路の例を示している。
【０５４２】回路例３の書き込みビット線ドライバ／シ
ンカー・トリガ回路は、回路例２の書き込みビット線ド
ライバ／シンカー・トリガ回路（図５３）と比べると、
波形生成回路Ｂｉの数が減っている点に特徴を有する。
【０５４３】即ち、回路例２では、図５３に示すよう
に、８つの書き込みビット線ドライブ信号ＢＰ＜０＞〜
ＢＰ＜７＞に対応して、８つの波形生成回路Ｂ０〜Ｂ７
が必要であったが、回路例３では、４つの書き込みビッ
ト線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞に対応して、
４つの波形生成回路Ｂ０〜Ｂ３のみを設ければよい。
【０５４４】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み電流の電流供給／遮断タイミ
ング、大きさ及びその時間的変化（電流波形）を決定す
る電流供給／遮断タイミング決定回路２６Ｘと、書き込
み電流の電流吸収タイミングを決定する電流吸収タイミ
ング決定回路２６Ｙとから構成される。
【０５４５】電流供給／遮断タイミング決定回路２６Ｘ
は、書き込み信号ＷＲＩＴＥが“Ｈ”又は“Ｌ”になっ
た後、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ
＜３＞を“Ｈ”又は“Ｌ”にするタイミングを決定す
る。電流供給／遮断タイミング決定回路２６Ｘは、複数
（本例では、４つ）の波形生成回路Ｂ０〜Ｂ３及びイン
バータＩＶ９〜ＩＶ１６から構成される。
【０５４６】波形生成回路Ｂ０〜Ｂ３は、それぞれ、書
き込み信号ＷＲＩＴＥ及び電流波形制御信号ＦＳ＜０＞
〜ＦＳ＜７＞ FOR Ｂｉに基づいて、書き込みビット
線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞を生成する。書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞
は、図６１の書き込みビット線ドライバを駆動する。
【０５４７】書き込みデータＤＡＴＡが“１”（＝
“Ｈ”）のとき、書き込み電流は、書き込みビット線ド
ライバ／シンカー１６Ａから書き込みビット線ドライバ
／シンカー１７Ａに向かって流れ、その電流波形は、書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞の
波形を合成した合成波形にほぼ等しくなる。
【０５４８】書き込みデータＤＡＴＡが“０”（＝
“Ｌ”）のとき、書き込み電流は、書き込みビット線ド
ライバ／シンカー１７Ａから書き込みビット線ドライバ
／シンカー１６Ａに向かって流れ、その電流波形も、書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞の
波形を合成した合成波形にほぼ等しくなる。
【０５４９】なお、本例では、波形生成回路Ｂ０〜Ｂ３
は、４つであるが、当然に、その数を多くすればするほ
ど、書き込みワード線ＷＷＬｉに流れる書き込み電流の
電流波形を細かく制御できる。
【０５５０】電流吸収タイミング決定回路２６Ｙは、イ
ンバータＩＶ０、ＮＡＮＤゲート回路ＮＤ２及び遅延回
路２８から構成される。
【０５５１】電流吸収タイミング決定回路２６Ｙは、書
き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書
き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”にし、
書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路
２７により決まる遅延時間後に、書き込みビット線シン
ク信号ＷＢＬＳＮＫを“Ｌ”にする。
【０５５２】このように、書き込み信号ＷＲＩＴＥを
“Ｌ”にした後、一定のインターバルを経た後に、書き
込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にするこ
とにより、書き込み動作後に、書き込みビット線ＷＢＬ
ｉを完全に０Ｖにすることができる。
【０５５３】v. まとめ 以上、説明したように、磁気ランダムアクセスメモリの
回路例３によれば、書き込みワード／ビット線に対する
書き込み電流の電流供給／遮断タイミング、大きさ及び
その時間的変化（電流波形）を、チップ毎又はメモリセ
ルアレイ毎に、プログラミングにより設定できる。これ
により、例えば、実施例１〜１０の書き込み原理を実現
可能にし、ＴＭＲ素子の記憶層の磁化反転を確実に行
い、書き込み特性の向上を図ることができる。
【０５５４】また、回路例３では、書き込みデータの値
に応じて、書き込みビット線に流れる電流の向きが変化
する。ここで、回路例３では、書き込み電流の電流供給
／遮断タイミング、大きさ及びその時間的変化（電流波
形）は、チップ毎又はメモリセルアレイ毎に設定し、書
き込みビット線電流の向き（書き込みデータの値）に対
しては、それらが同じとなるようにしている。
【０５５５】その結果、書き込みビット線ドライブ信号
の数は、回路例２の場合に比べて、半分になる。つま
り、書き込みビット線ドライバ／シンカー・トリガ回路
内の波形生成回路の数が減るため、書き込み電流波形制
御回路の大きさを縮小でき、チップサイズの縮小などに
貢献できる。
【０５５６】(2) 書き込みワード／ビット線毎に設定
する場合 次に、磁気ランダムアクセスメモリのセルアレイ内の書
き込みワード／ビット線毎に、書き込み原理や、書き込
み電流の供給／遮断タイミング・大きさなどを設定する
ための回路について説明する。
【０５５７】 回路例１ 回路例１は、書き込みワード／ビット線に対する書き込
み電流の電流供給／遮断タイミング、大きさ及びその時
間的変化（電流波形）を、プログラミングにより設定で
きる機能を設けた磁気ランダムアクセスメモリに関す
る。
【０５５８】i. 全体構成 図６５は、回路例１に関わる磁気ランダムアクセスメモ
リの主要部の構成を示している。
【０５５９】磁気ランダムアクセスメモリ（ＭＲＡＭ）
１１は、それ自体で１つのメモリチップを構成していて
もよいし、また、特定機能を有するチップ内の１つのブ
ロックであってもよい。メモリセルアレイ（データセ
ル）１２は、実際に、データを記憶する機能を有し、レ
ファレンスセルアレイ１３は、読み出し動作時に、読み
出しデータの値を判定するための基準を決める機能を有
する。
【０５６０】メモリセルアレイ１２及びレファレンスセ
ルアレイ１３からなるセルアレイのＸ方向の２つの端部
のうちの１つには、ロウデコーダ＆ドライバ（ロウデコ
ーダ＆書き込みワード線ドライバ，ロウデコーダ＆読み
出しワード線ドライバ）１４−１が配置され、他の１つ
には、書き込みワード線シンカー１５が配置される。
【０５６１】ロウデコーダ＆ドライバ１４−１は、書き
込み動作時、例えば、ロウアドレス信号に基づいて、複
数の書き込みワード線のうちの１つを選択し、かつ、選
択された１つの書き込みワード線に、書き込み電流を供
給する機能を有する。書き込みワード線シンカー１５
は、書き込み動作時、例えば、選択された１つの書き込
みワード線に供給された書き込み電流を吸収する機能を
有する。
【０５６２】ロウデコーダ＆ドライバ１４−１は、読み
出し動作時、例えば、ロウアドレス信号に基づいて、複
数の読み出しワード線（書き込みワード線と一体化され
ていてもよい）のうちの１つを選択し、かつ、選択され
た１つの読み出しワード線に、読み出し電流を流す機能
を有する。センスアンプ２０は、例えば、この読み出し
電流を検出して、読み出しデータを判定する。
【０５６３】メモリセルアレイ１２のＹ方向の２つの端
部のうちの１つには、カラムデコーダ＆書き込みビット
線ドライバ／シンカー１６Ａ−１が配置され、他の１つ
には、カラムデコーダ＆書き込みビット線ドライバ／シ
ンカー（カラムトランスファゲート、カラムデコーダを
含む）１７Ａ−１が配置される。
【０５６４】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー１６Ａ−１，１７Ａ−１は、書き込み動作
時、例えば、カラムアドレス信号に基づいて、複数の書
き込みビット線（又はデータ選択線）のうちの１つを選
択し、かつ、選択された１つの書き込みビット線に、書
き込みデータに応じた向きを有する書き込み電流を流す
機能を有する。カラムトランスファゲート及びカラムデ
コーダは、読み出し動作時、カラムアドレス信号により
選択されたデータ選択線をセンスアンプ２０に電気的に
接続する機能を有する。
【０５６５】レファレンスセルアレイ１３のＹ方向の２
つの端部のうちの１つには、レファレンスセル用カラム
デコーダ＆書き込みビット線ドライバ／シンカー１６Ｂ
が配置され、他の１つには、レファレンスセル用カラム
デコーダ＆書き込みビット線ドライバ／シンカー（カラ
ムトランスファゲート、カラムデコーダを含む）１７Ｂ
が配置される。
【０５６６】レファレンスセル用カラムデコーダ＆書き
込みビット線ドライバ／シンカー１６Ｂ，１７Ｂは、レ
ファレンスセルアレイ１３にレファレンスデータを記憶
させる機能を有する。カラムトランスファゲート及びカ
ラムデコーダは、読み出し動作時、レファレンスデータ
を読み出し、これをセンスアンプ２０に転送する機能を
有する。
【０５６７】アドレスレシーバ１８は、アドレス信号を
受け、例えば、ロウアドレス信号を、ロウデコーダ＆ド
ライバ１４−１に転送し、カラムアドレス信号を、カラ
ムデコーダ＆書き込みビット線ドライバ／シンカー１６
Ａ−１，１７Ａ−１に転送する。データ入力レシーバ１
９は、書き込みデータを、カラムデコーダ＆書き込みビ
ット線ドライバ／シンカー１６Ａ−１，１７Ａ−１に転
送する。また、出力ドライバ２１は、センスアンプ２０
で検出された読み出しデータを、磁気ランダムアクセス
メモリ１１の外部へ出力する。
【０５６８】制御回路２２は、／ＣＥ（Chip Enable）
信号、／ＷＥ（Write Enable）信号及び／ＯＥ（Output
Enable）信号を受け、磁気ランダムアクセスメモリ１
１の動作を制御する。例えば、制御回路２２は、書き込
み動作時、書き込み信号ＷＲＩＴＥを、書き込み電流波
形制御回路・設定回路１４−２，１６Ａ−２，１７Ａ−
２に与える。
【０５６９】書き込み電流波形制御回路・設定回路１４
−２，１６Ａ−２，１７Ａ−２は、書き込み信号ＷＲＩ
ＴＥを受けると、書き込みワード／ビット線毎に、例え
ば、設定回路に予めプログラムされた設定データに基づ
いて、書き込み電流の供給／遮断タイミング、大きさ及
びその時間的変化（電流波形）などを決定する。
【０５７０】具体的には、書き込み電流波形制御回路・
設定回路１４−２は、書き込み動作時、ロウデコーダ＆
ドライバ１４−１に、書き込みワード線ドライブ信号
（電流波形生成信号）ＷＰ＜０＞〜ＷＰ＜３＞，ＷＳ＜
０＞〜ＷＳ＜３＞を与え、書き込みワード線シンカー１
５に、書き込みワード線シンク信号ＷＷＬＳＮＫを与え
る。また、書き込み電流波形制御回路・設定回路１６Ａ
−２，１７Ａ−２は、カラムデコーダ＆書き込みビット
線ドライバ／シンカー１６Ａ−１，１７Ａ−１に、書き
込みビット線ドライブ信号（電流波形生成信号）ＢＰ＜
０＞〜ＢＰ＜７＞，ＢＳ＜０＞〜ＢＳ＜７＞及び書き込
みビット線シンク信号ＷＢＬＳＮＫを与える。
【０５７１】書き込み動作時、回路例１では、書き込み
ワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＷＳ＜
０＞〜ＷＳ＜３＞を用いて、ロウデコーダ＆ドライバ１
４−１を駆動する。これにより、書き込みワード線毎
に、書き込み電流の供給／遮断タイミング、大きさ及び
その時間的変化（電流波形）を制御できる。
【０５７２】また、書き込み動作時、回路例１では、書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞，
ＢＳ＜０＞〜ＢＳ＜７＞を用いて、書き込みビット線ド
ライバ／シンカー１６Ａ−１，１７Ａ−１を駆動する。
これにより、書き込みビット線毎に、書き込み電流の供
給／遮断タイミング、大きさ及びその時間的変化（電流
波形）を制御できる。また、回路例１では、書き込みビ
ット線電流の向きに対して、それぞれ、個別に、書き込
み電流の供給／遮断タイミング、大きさ及びその時間的
変化（電流波形）を制御できる。
【０５７３】書き込み電流の電流吸収タイミングに関し
ては、例えば、シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫ
が“Ｈ”から“Ｌ”になるタイミングを、ドライブ信号
ＷＰ＜０＞〜ＷＰ＜３＞，ＷＳ＜０＞〜ＷＳ＜３＞，Ｂ
Ｐ＜０＞〜ＢＰ＜７＞，ＢＳ＜０＞〜ＢＳ＜７＞の全て
が“Ｈ”から“Ｌ”になるタイミングよりも遅らせるこ
とにより、書き込みワード／ビット線の電位を完全に０
Ｖにする、といったことも可能にできる。
【０５７４】書き込みワード線ドライブ信号ＷＳ＜０＞
〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞の値は、例え
ば、設定回路に予めプログラムされた設定データに基づ
いて決定される。プログラミング素子としては、例え
ば、レーザ溶断型ヒューズ、ＴＭＲ素子（MTJ）や、Ｔ
ＭＲ素子のトンネルバリアを破壊するアンチヒューズな
どを使用することができる。
【０５７５】磁気ランダムアクセスメモリのテストモー
ドにおいては、例えば、データ入出力端子から入力され
る設定データに基づいて、書き込み電流の供給／遮断タ
イミング、大きさ及びその時間的変化（電流波形）など
を決定することもできる。設定データは、アドレス端子
から入力させるようにしてもよい。
【０５７６】ii. ロウデコーダ＆書き込みワード線ド
ライバ／シンカー 図６６は、ロウデコーダ＆書き込みワード線ドライバ／
シンカーの回路例を示している。
【０５７７】ロウデコーダ＆書き込みワード線ドライバ
（１ロウ分）１４−１は、ＡＮＤゲート回路ＡＤ１、Ｎ
ＡＮＤゲート回路ＮＤＷＰ０〜ＮＤＷＰ３及びＰチャネ
ルＭＯＳトランジスタＷＰ０〜ＷＰ３から構成される。
ＰチャネルＭＯＳトランジスタＷＰｉ（ｉ＝０，１，
２，３）のゲートは、ＮＡＮＤゲート回路ＮＤＷＰｉの
出力端子に接続され、そのソースは、電源端子ＶＤＤに
接続され、そのドレインは、書き込みワード線ＷＷＬｉ
（ｉ＝１，・・・）の一端に接続される。
【０５７８】ＮＡＮＤゲート回路ＮＤＷＰｉは、３つの
入力端子を有し、そのうちの２つには、書き込みワード
線ドライブ信号（電流波形生成信号）ＷＰ＜ｉ＞，ＷＳ
＜ｉ＞が入力され、残りの１つには、ＡＮＤゲート回路
ＡＤ１の出力信号が入力される。ＡＮＤゲート回路ＡＤ
１には、複数ビットから構成されるロウアドレス信号
（ロウｉ毎に異なる）が入力される。
【０５７９】書き込みワード線シンカー（１ロウ分）１
５は、ＮチャネルＭＯＳトランジスタＴＮ１から構成さ
れる。ＮチャネルＭＯＳトランジスタＴＮ１のソース
は、接地端子ＶＳＳに接続され、そのドレインは、書き
込みワード線ＷＷＬｉの他端に接続される。Ｎチャネル
ＭＯＳトランジスタＴＮ１のゲートには、書き込みワー
ド線シンク信号ＷＷＬＳＮＫが入力される。
【０５８０】選択されたロウｉでは、ロウアドレス信号
の全てのビットが“Ｈ”となる。このため、選択された
ロウｉでは、入力信号としての書き込みワード線ドライ
ブ信号ＷＰ＜ｉ＞及びＷＳ＜ｉ＞が共に“Ｈ”であるＮ
ＡＮＤゲート回路ＮＤＷＰｉの出力信号を受けるＰチャ
ネルＭＯＳトランジスタＷＰｉがオン状態となる。ま
た、書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”
となると、ＮチャネルＭＯＳトランジスタＴＮ１がオン
状態となる。
【０５８１】ＰチャネルＭＯＳトランジスタＷＰ０〜Ｗ
Ｐ３のうちの少なくとも１つとＮチャネルＭＯＳトラン
ジスタＴＮ１がオン状態となると、例えば、書き込み電
流は、ロウデコーダ＆書き込みワード線ドライバ１４−
１から、書き込みワード線ＷＷＬ１を経由して、書き込
みワード線シンカー１５に向かって流れる。
【０５８２】このようなロウデコーダ＆書き込みワード
線ドライバ／シンカーによれば、書き込みワード線ドラ
イブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＷＳ＜０＞〜ＷＳ＜
３＞及び書き込みワード線シンク信号ＷＷＬＳＮＫが
“Ｈ”又は“Ｌ”になるタイミングを制御することで、
選択されたロウｉ内の書き込みワード線ＷＷＬｉに対す
る書き込み電流の供給／遮断タイミング、大きさ及びそ
の時間的変化（電流波形）などを決定することができ
る。
【０５８３】また、書き込みワード線ドライブ信号ＷＰ
＜０＞〜ＷＰ＜３＞，ＷＳ＜０＞〜ＷＳ＜３＞の全てを
“Ｌ”に設定した後、書き込みワード線シンク信号ＷＷ
ＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き
込みワード線ＷＷＬｉの電位を完全に０Ｖにすることが
できる。
【０５８４】なお、書き込み電流の大きさ又はその時間
的変化（電流波形）を制御するに当たっては、第一に、
複数のＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３の
サイズ（チャネル幅）、即ち、駆動能力を、全て同じ値
に設定し、書き込みワード線ドライブ信号ＷＰ＜０＞〜
ＷＰ＜３＞，ＷＳ＜０＞〜ＷＳ＜３＞を用いて、オン状
態のＰチャネルＭＯＳトランジスタＷＰ０〜ＷＰ３の数
を変える、という制御方法を使用できる。
【０５８５】第二に、複数のＰチャネルＭＯＳトランジ
スタＷＰ０〜ＷＰ３のサイズ（チャネル幅）、即ち、駆
動能力を、互いに異なる値に設定し、書き込みワード線
ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＷＳ＜０＞〜Ｗ
Ｓ＜３＞を用いて、複数のＰチャネルＭＯＳトランジス
タＷＰ０〜ＷＰ３のうちの１つを選択的にオン状態にす
る、という制御方法を使用できる。
【０５８６】第三に、これら第一及び第二の方法を組み
合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタ
ＷＰ０〜ＷＰ３のサイズを変え、かつ、オン状態のＰチ
ャネルＭＯＳトランジスタＷＰ０〜ＷＰ３の数を変え
て、書き込み電流の大きさの時間的変化（電流波形）を
制御する、という制御方法を使用できる。
【０５８７】iii. カラムデコーダ＆書き込みビット線
ドライバ／シンカー 図６７は、カラムデコーダ＆書き込みビット線ドライバ
／シンカーの回路例を示している。
【０５８８】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー（１カラム分）１６Ａ−１は、ＮＡＮＤゲ
ート回路ＮＤＢＰ０〜ＮＤＢＰ３、ＡＮＤゲート回路Ａ
Ｄ２，ＡＤ３、ＰチャネルＭＯＳトランジスタＢＰ０〜
ＢＰ３及びＮチャネルＭＯＳトランジスタＢＮ０から構
成される。
【０５８９】ＰチャネルＭＯＳトランジスタＢＰｉ（ｉ
＝０，１，２，３）のゲートは、ＮＡＮＤゲート回路Ｎ
ＤＢＰｉの出力端子に接続され、そのソースは、電源端
子ＶＤＤに接続され、そのドレインは、共通に、書き込
みビット線ＷＢＬｉ（ｉ＝１，・・・）の一端に接続さ
れる。
【０５９０】ＮＡＮＤゲート回路ＮＤＢＰｉ（ｉ＝０，
１，２，３）は、３つの入力端子を有し、そのうちの２
つには、書き込みワード線ドライブ信号（電流波形生成
信号）ＢＰ＜ｉ＞，ＢＳ＜ｉ＞が入力され、残りの１つ
には、ＡＮＤゲート回路ＡＤ２の出力信号が入力され
る。ＡＮＤゲート回路ＡＤ２には、複数ビットから構成
されるカラムアドレス信号（カラムｉ毎に異なる）及び
書き込みデータＤＡＴＡが入力される。
【０５９１】ＮチャネルＭＯＳトランジスタＢＮ０のゲ
ートは、ＡＮＤゲート回路ＡＤ３の出力端子に接続さ
れ、そのソースは、接地端子ＶＳＳに接続され、そのド
レインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・
・）の一端に接続される。ＡＮＤゲート回路ＡＤ３に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）、書き込みビット線シンク信号ＷＢ
ＬＳＮＫ及び書き込みデータの反転信号ｂＤＡＴＡが入
力される。
【０５９２】同様に、カラムデコーダ＆書き込みビット
線ドライバ／シンカー（１カラム分）１７Ａ−１は、Ｎ
ＡＮＤゲート回路ＮＤＢＰ４〜ＮＤＢＰ７、ＡＮＤゲー
ト回路ＡＤ４，ＡＤ５、ＰチャネルＭＯＳトランジスタ
ＢＰ４〜ＢＰ７及びＮチャネルＭＯＳトランジスタＢＮ
１から構成される。
【０５９３】ＰチャネルＭＯＳトランジスタＢＰｉ（ｉ
＝４，５，６，７）のゲートは、ＮＡＮＤゲート回路Ｎ
ＤＢＰｉの出力端子に接続され、そのソースは、電源端
子ＶＤＤに接続され、そのドレインは、共通に、書き込
みビット線ＷＢＬｉ（ｉ＝１，・・・）の他端に接続さ
れる。
【０５９４】ＮＡＮＤゲート回路ＮＤＢＰｉ（ｉ＝４，
５，６，７）は、３つの入力端子を有し、そのうちの２
つには、書き込みワード線ドライブ信号（電流波形生成
信号）ＢＰ＜ｉ＞，ＢＳ＜ｉ＞が入力され、残りの１つ
には、ＡＮＤゲート回路ＡＤ４の出力信号が入力され
る。ＡＮＤゲート回路ＡＤ４には、複数ビットから構成
されるカラムアドレス信号（カラムｉ毎に異なる）及び
書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０５９５】ＮチャネルＭＯＳトランジスタＢＮ１のゲ
ートは、ＡＮＤゲート回路ＡＤ５の出力端子に接続さ
れ、そのソースは、接地端子ＶＳＳに接続され、そのド
レインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・
・）の他端に接続される。ＡＮＤゲート回路ＡＤ５に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）、書き込みビット線シンク信号ＷＢ
ＬＳＮＫ及び書き込みデータＤＡＴＡが入力される。
【０５９６】選択されたカラムｉでは、カラムアドレス
信号の全てのビットが“Ｈ”となる。また、選択された
カラムｉでは、書き込みビット線ドライブ信号ペアＢＰ
＜ｉ＞，ＢＳ＜ｉ＞の少なくとも１つが“Ｈ”となり、
書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”にな
る。このため、書き込みビット線ＷＢＬｉには、書き込
みデータＤＡＴＡの値に応じた向きを有する書き込み電
流が流れる。
【０５９７】例えば、書き込みデータＤＡＴＡが“１”
（＝“Ｈ”）のときには、ＰチャネルＭＯＳトランジス
タＢＰ０〜ＢＰ３の少なくとも１つ及びＮチャネルＭＯ
ＳトランジスタＢＮ１がオン状態となるため、カラムデ
コーダ＆書き込みビット線ドライバ／シンカー１６Ａか
らカラムデコーダ＆書き込みビット線ドライバ／シンカ
ー１７Ａに向かう書き込み電流が流れる。
【０５９８】また、書き込みデータＤＡＴＡが“０”
（＝“Ｌ”）のときには、ＰチャネルＭＯＳトランジス
タＢＰ４〜ＢＰ７の少なくとも１つ及びＮチャネルＭＯ
ＳトランジスタＢＮ０がオン状態となるため、カラムデ
コーダ＆書き込みビット線ドライバ／シンカー１７Ａか
らカラムデコーダ＆書き込みビット線ドライバ／シンカ
ー１６Ａに向かう書き込み電流が流れる。
【０５９９】このようなカラムデコーダ＆書き込みビッ
ト線ドライバ／シンカーによれば、書き込みビット線ド
ライブ信号ペアＢＰ＜ｉ＞，ＢＳ＜ｉ＞の少なくとも１
つ及び書き込みビット線シンク信号ＷＢＬＳＮＫが
“Ｈ”又は“Ｌ”になるタイミングを制御することで、
選択されたカラムｉ内の書き込みビット線ＷＢＬｉに対
する書き込み電流の供給／遮断タイミング、大きさ及び
その時間的変化（電流波形）などを決定することができ
る。
【０６００】また、書き込みビット線ドライブ信号ＢＰ
＜０＞〜ＢＰ＜７＞，ＢＳ＜０＞〜ＢＳ＜７＞の全てを
“Ｌ”に設定した後、書き込みビット線シンク信号ＷＢ
ＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き
込みビット線ＷＢＬｉの電位を完全に０Ｖにすることが
できる。
【０６０１】なお、書き込み電流の大きさ又はその時間
的変化（電流波形）を制御するに当たっては、第一に、
複数のＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ７の
サイズ（チャネル幅）、即ち、駆動能力を、全て同じ値
に設定し、書き込みビット線ドライブ信号ＢＰ＜０＞〜
ＢＰ＜７＞，ＢＳ＜０＞〜ＢＳ＜７＞を用いて、オン状
態のＰチャネルＭＯＳトランジスタＢＰ０〜ＢＰ７の数
を変える、という制御方法を使用できる。
【０６０２】第二に、複数のＰチャネルＭＯＳトランジ
スタＢＰ０〜ＢＰ７のサイズ（チャネル幅）、即ち、駆
動能力を、互いに異なる値に設定し、書き込みビット線
ドライブ信号ＢＰ＜０＞〜ＢＰ＜７＞，ＢＳ＜０＞〜Ｂ
Ｓ＜７＞を用いて、複数のＰチャネルＭＯＳトランジス
タＢＰ０〜ＢＰ７のうちの１つを選択的にオン状態にす
る、という制御方法を使用できる。
【０６０３】第三に、これら第一及び第二の方法を組み
合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタ
ＢＰ０〜ＢＰ７のサイズを変え、かつ、オン状態のＰチ
ャネルＭＯＳトランジスタＢＰ０〜ＢＰ７の数を変え
て、書き込み電流の大きさの時間的変化（電流波形）を
制御する、という制御方法を使用できる。
【０６０４】iv. 書き込み電流波形制御回路・設定回
路 次に、書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ
＜３＞，ＷＳ＜０＞〜ＷＳ＜３＞及び書き込みワード線
シンク信号ＷＷＬＳＮＫを生成する書き込み電流波形制
御回路・設定回路の例、書き込みビット線ドライブ信号
ＢＰ＜０＞〜ＢＰ＜３＞，ＢＳ＜０＞〜ＢＳ＜３＞及び
書き込みビット線シンク信号ＷＢＬＳＮＫを生成する書
き込み電流波形制御回路・設定回路の例、並びに、書き
込みビット線ドライブ信号ＢＰ＜４＞〜ＢＰ＜７＞，Ｂ
Ｓ＜４＞〜ＢＳ＜７＞及び書き込みビット線シンク信号
ＷＢＬＳＮＫを生成する書き込み電流波形制御回路・設
定回路の例について説明する。
【０６０５】図６８は、図６５における書き込み電流波
形制御回路・設定回路１４−２の例を示している。同図
では、書き込み電流波形制御回路・設定回路１４−２の
１ロウ分についてのみ示す。よって、実際は、図６８に
示す要素（書き込みワード線ドライバ／シンカー・トリ
ガ回路２５及び設定回路２３Ａ）が、ロウの数だけ存在
する。
【０６０６】書き込み電流波形制御回路・設定回路１４
−２は、書き込みワード線ドライバ／シンカー・トリガ
回路２５及び設定回路２３Ａから構成される。
【０６０７】書き込みワード線ドライバ／シンカー・ト
リガ回路２５は、書き込み信号ＷＲＩＴＥに基づいて、
書き込みワード線ドライブ信号（電流波形生成信号）Ｗ
Ｐ＜０＞〜ＷＰ＜３＞及び書き込みワード線シンク信号
ＷＷＬＳＮＫを生成する。
【０６０８】設定回路２３Ａは、設定データに基づい
て、書き込みワード線ドライブ信号（電流波形生成信
号）ＷＳ＜０＞〜ＷＳ＜３＞を出力する。設定データ
は、プログラム信号ＰＲＯＧ、アドレス信号（ロウｉ）
及び入力データＤ＜０＞〜Ｄ＜３＞に基づいて、予め、
設定回路２３Ａ内の記憶素子（ヒューズ素子、ＴＭＲ素
子など）にプログラムされる。
【０６０９】なお、本例では、設定データのプログラム
は、ウェハ状態、アセンブリ後の製品状態など、どのよ
うな時期に行ってもよい。アセンブリ後に、設定データ
のプログラムを行う場合には、入力データＤ＜０＞〜Ｄ
＜３＞は、例えば、データ入力ピン、アドレスピンや、
専用ピンなどから入力し、設定回路２３Ａに設定データ
を登録することができる。
【０６１０】書き込み信号ＷＲＩＴＥは、書き込み動作
時に“Ｈ”となる信号である。
【０６１１】書き込みワード線ドライバ／シンカー・ト
リガ回路２５は、書き込み信号ＷＲＩＴＥが“Ｈ”にな
ると、書き込みワード線シンク信号ＷＷＬＳＮＫを
“Ｈ”にすると共に、例えば、所定のタイミングで、書
き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞を
“Ｈ”及び“Ｌ”に設定する。
【０６１２】設定回路２３Ａは、常に、設定データに基
づく書き込みワード線ドライブ信号ＷＳ＜０＞〜ＷＳ＜
３＞を出力している。
【０６１３】書き込みワード線ドライブ信号ＷＰ＜０＞
〜ＷＰ＜３＞は、書き込みワード線電流の電流波形の基
となる信号である。これに対し、書き込みワード線ドラ
イブ信号ＷＳ＜０＞〜ＷＳ＜３＞は、書き込みワード線
ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞（電流波形の基と
なる信号）を選択する機能を持つ。
【０６１４】即ち、図６６の書き込みワード線ドライバ
の構成から明らかなように、書き込みワード線ドライブ
信号ＷＳ＜ｉ＞が“Ｈ”のとき、書き込みワード線ドラ
イブ信号ＷＰ＜ｉ＞の波形にほぼ等しい波形を有する電
流が、書き込みワード線ＷＷＬｉに供給される。
【０６１５】図６９は、図６５における書き込み電流波
形制御回路・設定回路１６Ａ−２の例を示している。同
図では、書き込み電流波形制御回路・設定回路１６Ａ−
２の１カラム分についてのみ示す。よって、実際は、図
６９に示す要素（書き込みビット線ドライバ／シンカー
・トリガ回路２６及び設定回路２３Ｂ）が、カラムの数
だけ存在する。
【０６１６】書き込み電流波形制御回路・設定回路１６
Ａ−２は、書き込みビット線ドライバ／シンカー・トリ
ガ回路２６及び設定回路２３Ｂから構成される。
【０６１７】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥに基づいて、
書き込みビット線ドライブ信号（電流波形生成信号）Ｂ
Ｐ＜０＞〜ＢＰ＜３＞及び書き込みビット線シンク信号
ＷＢＬＳＮＫを生成する。
【０６１８】設定回路２３Ｂは、設定データに基づい
て、書き込みビット線ドライブ信号（電流波形生成信
号）ＢＳ＜０＞〜ＢＳ＜３＞を出力する。設定データ
は、プログラム信号ＰＲＯＧ、アドレス信号（カラム
ｉ）及び入力データＤ＜０＞〜Ｄ＜３＞に基づいて、予
め、設定回路２３Ｂ内の記憶素子（ヒューズ素子、ＴＭ
Ｒ素子など）にプログラムされる。
【０６１９】なお、本例では、設定データのプログラム
は、ウェハ状態、アセンブリ後の製品状態など、どのよ
うな時期に行ってもよい。アセンブリ後に、設定データ
のプログラムを行う場合には、入力データＤ＜０＞〜Ｄ
＜３＞は、例えば、データ入力ピン、アドレスピンや、
専用ピンなどから入力し、設定回路２３Ｂに設定データ
を登録することができる。
【０６２０】書き込み信号ＷＲＩＴＥは、書き込み動作
時に“Ｈ”となる信号である。
【０６２１】書き込みワード線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥが“Ｈ”にな
ると、書き込みビット線シンク信号ＷＢＬＳＮＫを
“Ｈ”にすると共に、例えば、所定のタイミングで、書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞を
“Ｈ”及び“Ｌ”に設定する。
【０６２２】設定回路２３Ｂは、常に、書き込みビット
線ドライブ信号ＢＳ＜０＞〜ＢＳ＜３＞を出力してい
る。
【０６２３】書き込みビット線ドライブ信号ＢＰ＜０＞
〜ＢＰ＜３＞は、書き込みビット線電流の電流波形の基
となる信号である。これに対し、書き込みビット線ドラ
イブ信号ＢＳ＜０＞〜ＢＳ＜３＞は、書き込みビット線
ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞（電流波形の基と
なる信号）を選択する機能を持つ。
【０６２４】即ち、図６７の書き込みビット線ドライバ
の構成から明らかなように、書き込みビット線ドライブ
信号ＢＳ＜ｉ＞が“Ｈ”のとき、書き込みビット線ドラ
イブ信号ＢＰ＜ｉ＞の波形にほぼ等しい波形を有する電
流が、書き込みビット線ＷＢＬｉに供給される。
【０６２５】図７０は、図６５における書き込み電流波
形制御回路・設定回路１７Ａ−２の例を示している。同
図では、書き込み電流波形制御回路・設定回路１７Ａ−
２の１カラム分についてのみ示す。よって、実際は、図
７０に示す要素（書き込みビット線ドライバ／シンカー
・トリガ回路２６及び設定回路２３Ｂ）が、カラムの数
だけ存在する。
【０６２６】書き込み電流波形制御回路・設定回路１７
Ａ−２は、書き込みビット線ドライバ／シンカー・トリ
ガ回路２６及び設定回路２３Ｂから構成される。
【０６２７】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥに基づいて、
書き込みビット線ドライブ信号（電流波形生成信号）Ｂ
Ｐ＜４＞〜ＢＰ＜７＞及び書き込みビット線シンク信号
ＷＢＬＳＮＫを生成する。
【０６２８】設定回路２３Ｂは、設定データに基づい
て、書き込みビット線ドライブ信号（電流波形生成信
号）ＢＳ＜４＞〜ＢＳ＜７＞を出力する。設定データ
は、プログラム信号ＰＲＯＧ、アドレス信号（カラム
ｉ）及び入力データＤ＜４＞〜Ｄ＜７＞に基づいて、予
め、設定回路２３Ｂ内の記憶素子（ヒューズ素子、ＴＭ
Ｒ素子など）にプログラムされる。
【０６２９】なお、本例では、設定データのプログラム
は、ウェハ状態、アセンブリ後の製品状態など、どのよ
うな時期に行ってもよい。アセンブリ後に、設定データ
のプログラムを行う場合には、入力データＤ＜４＞〜Ｄ
＜７＞は、例えば、データ入力ピン、アドレスピンや、
専用ピンなどから入力し、設定回路２３Ｂに設定データ
を登録することができる。
【０６３０】書き込み信号ＷＲＩＴＥは、書き込み動作
時に“Ｈ”となる信号である。
【０６３１】書き込みワード線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥが“Ｈ”にな
ると、書き込みビット線シンク信号ＷＢＬＳＮＫを
“Ｈ”にすると共に、例えば、所定のタイミングで、書
き込みビット線ドライブ信号ＢＰ＜４＞〜ＢＰ＜７＞を
“Ｈ”及び“Ｌ”に設定する。
【０６３２】設定回路２３Ｂは、常に、書き込みビット
線ドライブ信号ＢＳ＜４＞〜ＢＳ＜７＞を出力してい
る。
【０６３３】書き込みビット線ドライブ信号ＢＰ＜４＞
〜ＢＰ＜７＞は、書き込みビット線電流の電流波形の基
となる信号である。これに対し、書き込みビット線ドラ
イブ信号ＢＳ＜４＞〜ＢＳ＜７＞は、書き込みビット線
ドライブ信号ＢＰ＜４＞〜ＢＰ＜７＞（電流波形の基と
なる信号）を選択する機能を持つ。
【０６３４】即ち、図６７の書き込みビット線ドライバ
の構成から明らかなように、書き込みビット線ドライブ
信号ＢＳ＜ｉ＞が“Ｈ”のとき、書き込みビット線ドラ
イブ信号ＢＰ＜ｉ＞の波形にほぼ等しい波形を有する電
流が、書き込みビット線ＷＢＬｉに供給される。
【０６３５】v. 書き込みワード線ドライバ／シンカー
・トリガ回路 図７１は、書き込みワード線ドライバ／シンカー・トリ
ガ回路の例を示している。
【０６３６】書き込みワード線ドライバ／シンカー・ト
リガ回路２５は、書き込み電流の電流供給／遮断タイミ
ング、大きさ及びその時間的変化（電流波形）を決める
基となる書き込みワード線ドライブ信号ＷＰ＜０＞〜Ｗ
Ｐ＜３＞を生成する電流供給／遮断タイミング決定回路
２５Ｘと、書き込み電流の電流吸収タイミングを決定す
る電流吸収タイミング決定回路２５Ｙとから構成され
る。
【０６３７】電流供給／遮断タイミング決定回路２５Ｘ
は、書き込み信号ＷＲＩＴＥの“Ｈ”又は“Ｌ”のタイ
ミングに応じて、書き込みワード線ドライブ信号ＷＰ＜
０＞〜ＷＰ＜３＞の“Ｈ”又は“Ｌ”のタイミングを決
定する。電流供給／遮断タイミング決定回路２５Ｘは、
複数（本例では、４つ）の波形生成回路Ｗ０〜Ｗ３及び
インバータＩＶ１〜ＩＶ８から構成される。
【０６３８】波形生成回路Ｗ０〜Ｗ３は、それぞれ、書
き込み信号ＷＲＩＴＥに基づいて、書き込みワード線ド
ライブ信号ＷＰ＜０＞〜ＷＰ＜３＞を生成する。波形生
成回路Ｗ０〜Ｗ３は、それぞれ、異なる遅延量を有す
る。波形生成回路Ｗ０〜Ｗ３の遅延量の差は、一定であ
っても、又は、ランダムであってもよい。
【０６３９】これにより、書き込みワード線ドライブ信
号ＷＰ＜０＞〜ＷＰ＜３＞は、例えば、書き込み信号Ｗ
ＲＩＴＥが“Ｈ”になった後、互いに異なるタイミング
で、“Ｈ”に変化する。
【０６４０】なお、本例では、波形生成回路Ｗ０〜Ｗ３
は、４つであるが、当然に、その数を多くすればするほ
ど、書き込みワード線ＷＷＬｉに流れる書き込み電流の
電流波形を細かく制御できる。
【０６４１】電流吸収タイミング決定回路２５Ｙは、イ
ンバータＩＶ０、ＮＡＮＤゲート回路ＮＤ１及び遅延回
路２７から構成される。
【０６４２】電流吸収タイミング決定回路２５Ｙは、書
き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書
き込みワード線シンク信号ＷＷＬＳＮＫを“Ｈ”にし、
書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路
２７により決まる遅延時間後に、書き込みワード線シン
ク信号ＷＷＬＳＮＫを“Ｌ”にする。
【０６４３】このように、書き込み信号ＷＲＩＴＥを
“Ｌ”にした後、一定のインターバルを経た後に、書き
込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”にするこ
とにより、書き込み動作後に、書き込みワード線ＷＷＬ
ｉを完全に０Ｖにすることができる。
【０６４４】vi. 書き込みビット線ドライバ／シンカ
ー・トリガ回路 図７２は、図６９の書き込みビット線ドライバ／シンカ
ー・トリガ回路の例を示している。
【０６４５】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み電流の電流供給／遮断タイミ
ング、大きさ及びその時間的変化（電流波形）を決める
基となる書き込みビット線ドライブ信号ＢＰ＜０＞〜Ｂ
Ｐ＜３＞を生成する電流供給／遮断タイミング決定回路
２６Ｘと、書き込み電流の電流吸収タイミングを決定す
る電流吸収タイミング決定回路２６Ｙとから構成され
る。
【０６４６】電流供給／遮断タイミング決定回路２６Ｘ
は、書き込み信号ＷＲＩＴＥの“Ｈ”又は“Ｌ”のタイ
ミングに応じて、書き込みビット線ドライブ信号ＢＰ＜
０＞〜ＢＰ＜３＞の“Ｈ”又は“Ｌ”のタイミングを決
定する。電流供給／遮断タイミング決定回路２６Ｘは、
複数（本例では、４つ）の波形生成回路Ｂ０〜Ｂ３及び
インバータＩＶ９〜ＩＶ１６から構成される。
【０６４７】波形生成回路Ｂ０〜Ｂ３は、それぞれ、書
き込み信号ＷＲＩＴＥに基づいて、書き込みビット線ド
ライブ信号ＢＰ＜０＞〜ＢＰ＜３＞を生成する。波形生
成回路Ｂ０〜Ｂ３は、それぞれ、異なる遅延量を有す
る。波形生成回路Ｂ０〜Ｂ３の遅延量の差は、一定であ
っても、又は、ランダムであってもよい。
【０６４８】これにより、書き込みワード線ドライブ信
号ＢＰ＜０＞〜ＢＰ＜３＞は、例えば、書き込み信号Ｗ
ＲＩＴＥが“Ｈ”になった後、互いに異なるタイミング
で、“Ｈ”に変化する。
【０６４９】なお、本例では、波形生成回路Ｂ０〜Ｂ３
は、４つであるが、当然に、その数を多くすればするほ
ど、書き込みビット線ＷＢＬｉに流れる書き込み電流の
電流波形を細かく制御できる。
【０６５０】電流吸収タイミング決定回路２６Ｙは、イ
ンバータＩＶ０、ＮＡＮＤゲート回路ＮＤ２及び遅延回
路２８から構成される。
【０６５１】電流吸収タイミング決定回路２６Ｙは、書
き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書
き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”にし、
書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路
２８により決まる遅延時間後に、書き込みビット線シン
ク信号ＷＢＬＳＮＫを“Ｌ”にする。
【０６５２】このように、書き込み信号ＷＲＩＴＥを
“Ｌ”にした後、一定のインターバルを経た後に、書き
込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にするこ
とにより、書き込み動作後に、書き込みビット線ＷＢＬ
ｉを完全に０Ｖにすることができる。
【０６５３】図７３は、図７０の書き込みビット線ドラ
イバ／シンカー・トリガ回路の例を示している。
【０６５４】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み電流の電流供給／遮断タイミ
ング、大きさ及びその時間的変化（電流波形）を決める
基となる書き込みビット線ドライブ信号ＢＰ＜４＞〜Ｂ
Ｐ＜７＞を生成する電流供給／遮断タイミング決定回路
２６Ｘと、書き込み電流の電流吸収タイミングを決定す
る電流吸収タイミング決定回路２６Ｙとから構成され
る。
【０６５５】電流供給／遮断タイミング決定回路２６Ｘ
は、書き込み信号ＷＲＩＴＥの“Ｈ”又は“Ｌ”のタイ
ミングに応じて、書き込みビット線ドライブ信号ＢＰ＜
４＞〜ＢＰ＜７＞の“Ｈ”又は“Ｌ”のタイミングを決
定する。電流供給／遮断タイミング決定回路２６Ｘは、
複数（本例では、４つ）の波形生成回路Ｂ４〜Ｂ７及び
インバータＩＶ１７〜ＩＶ２４から構成される。
【０６５６】波形生成回路Ｂ４〜Ｂ７は、それぞれ、書
き込み信号ＷＲＩＴＥに基づいて、書き込みビット線ド
ライブ信号ＢＰ＜４＞〜ＢＰ＜７＞を生成する。波形生
成回路Ｂ４〜Ｂ７は、それぞれ、異なる遅延量を有す
る。波形生成回路Ｂ４〜Ｂ７の遅延量の差は、一定であ
っても、又は、ランダムであってもよい。
【０６５７】これにより、書き込みワード線ドライブ信
号ＢＰ＜４＞〜ＢＰ＜７＞は、例えば、書き込み信号Ｗ
ＲＩＴＥが“Ｈ”になった後、互いに異なるタイミング
で、“Ｈ”に変化する。
【０６５８】なお、本例では、波形生成回路Ｂ４〜Ｂ７
は、４つであるが、当然に、その数を多くすればするほ
ど、書き込みビット線ＷＢＬｉに流れる書き込み電流の
電流波形を細かく制御できる。
【０６５９】電流吸収タイミング決定回路２６Ｙは、イ
ンバータＩＶ０、ＮＡＮＤゲート回路ＮＤ２及び遅延回
路２８から構成される。
【０６６０】電流吸収タイミング決定回路２６Ｙは、書
き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書
き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”にし、
書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路
２８により決まる遅延時間後に、書き込みビット線シン
ク信号ＷＢＬＳＮＫを“Ｌ”にする。
【０６６１】このように、書き込み信号ＷＲＩＴＥを
“Ｌ”にした後、一定のインターバルを経た後に、書き
込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にするこ
とにより、書き込み動作後に、書き込みビット線ＷＢＬ
ｉを完全に０Ｖにすることができる。
【０６６２】図７２の書き込みビット線ドライバ／シン
カー・トリガ回路２６により生成された書き込みビット
線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞及び書き込みビ
ット線シンク信号ＷＢＬＳＮＫは、図６１の書き込みビ
ット線ドライバ／シンカー１６Ａ−１を駆動する。
【０６６３】また、図７３の書き込みビット線ドライバ
／シンカー・トリガ回路２６により生成された書き込み
ビット線ドライブ信号ＢＰ＜４＞〜ＢＰ＜７＞及び書き
込みビット線シンク信号ＷＢＬＳＮＫは、図６７の書き
込みビット線ドライバ／シンカー１７Ａ−１を駆動す
る。
【０６６４】なお、本例では、書き込みビット線ドライ
バ／シンカー１６Ａ−１を駆動する書き込みビット線ド
ライブ信号ＢＰ＜０＞〜ＢＰ＜３＞と、書き込みビット
線ドライバ／シンカー１７Ａ−１を駆動する書き込みビ
ット線ドライブ信号ＢＰ＜４＞〜ＢＰ＜７＞が異なる
が、書き込みビット線ドライバ／シンカー１６Ａ−１，
１７Ａ−１を、共に、書き込みビット線ドライブ信号Ｂ
Ｐ＜０＞〜ＢＰ＜３＞により駆動してもよい。
【０６６５】vii. 設定回路 図７４は、図６８の設定回路２３Ａの例を示している。
設定回路２３Ａは、設定データを記憶するためのＴＭＲ
素子ＭＴＪを有している。本例では、ＴＭＲ素子ＭＴＪ
のトンネルバリアの破壊の有無により、１ビットデータ
を記憶する。なお、ＴＭＲ素子ＭＴＪの磁化状態（平行
又は反平行）により、１ビットデータを記憶するように
してもよい。
【０６６６】ＴＭＲ素子ＭＴＪの一端は、ＮチャネルＭ
ＯＳトランジスタＮ２を経由して、接地点ＶＳＳに接続
される。ＮチャネルＭＯＳトランジスタＮ２は、そのゲ
ートに電源電位ＶＤＤが印加されているため、常に、オ
ン状態である。
【０６６７】ＴＭＲ素子ＭＴＪの他端は、ＮチャネルＭ
ＯＳトランジスタＮ１及びＰチャネルＭＯＳトランジス
タＰ１を経由して、電源電位ＶＤＤに接続される。Ｐチ
ャネルＭＯＳトランジスタＰ１は、そのゲートに接地電
位ＶＳＳが印加されているため、常に、オン状態であ
る。ＮチャネルＭＯＳトランジスタＮ１のゲートには、
クランプ電位Ｖｃｌａｍｐが印加される。
【０６６８】ゲートにクランプ電位Ｖｃｌａｍｐが入力
されるＮチャネルＭＯＳトランジスタＮ１は、通常動作
時、即ち、書き込みに際して設定回路２３Ａから書き込
みワード線ドライブ信号ＷＳ＜０＞〜ＷＳ＜３＞を出力
する時に、ＴＭＲ素子ＭＴＪに大きな電圧が印加されな
い（ＴＭＲ素子ＭＴＪが破壊されない）ようにする機能
を有する。
【０６６９】なお、クランプ電位Ｖｃｌａｍｐを生成す
るＶｃｌａｍｐ生成回路は、図４６に示すような回路に
より構成することができる。
【０６７０】ＮＡＮＤゲート回路ＮＤ４及びＰチャネル
ＭＯＳトランジスタＰ２は、ＴＭＲ素子ＭＴＪに、書き
込み電流の電流波形などを決めるための設定データを書
き込むときに使用される。
【０６７１】即ち、上述したように、本例では、設定デ
ータは、トンネルバリアの破壊の有無として、半永久的
に、ＴＭＲ素子ＭＴＪに記憶される。ここで、ＴＭＲ素
子ＭＴＪのトンネルバリアを破壊する際には、Ｐチャネ
ルＭＯＳトランジスタＰ２をオン状態にして、ＴＭＲ素
子ＭＴＪの両端に大きな電圧を与えればよい。
【０６７２】プログラム信号ＰＲＯＧは、設定データの
書き込み時に、“Ｈ”となる信号である。例えば、プロ
グラム信号ＰＲＯＧは、アセンブリ後に、データ入力ピ
ンやアドレスピンなどから供給することができる。ま
た、専用ピンから、プログラム信号ＰＲＯＧを与えても
よい。
【０６７３】ロウｉ内の設定回路２３Ａに設定データを
書き込む場合には、アドレス信号（ロウｉ）の全てのビ
ットが“Ｈ”となる。
【０６７４】このため、設定データの書き込み時、ロウ
ｉ内の設定回路２３Ａでは、入力データＤ＜０＞〜Ｄ＜
３＞の値に応じて、ＮＡＮＤゲート回路ＮＤ４の出力信
号の値が変化する。
【０６７５】例えば、入力データＤ＜０＞が“１”（＝
“Ｈ”）のときは、ＮＡＮＤゲート回路ＮＤ４の出力信
号は、“Ｌ”となる。このため、ＰチャネルＭＯＳトラ
ンジスタＰ２は、オン状態となり、ＴＭＲ素子ＭＴＪの
トンネルバリアが破壊され、ＴＭＲ素子ＭＴＪに、
“１”が記憶される。この場合、書き込みワード線ドラ
イブ信号ＷＳ＜０＞は、“Ｈ”となる。
【０６７６】また、入力データＤ＜０＞が“０”（＝
“Ｌ”）のときは、ＮＡＮＤゲート回路ＮＤ４の出力信
号は、“Ｈ”となる。このため、ＰチャネルＭＯＳトラ
ンジスタＰ２は、オフ状態となり、ＴＭＲ素子ＭＴＪの
トンネルバリアは破壊されず、ＴＭＲ素子ＭＴＪに、
“０”が記憶される。この場合、書き込みワード線ドラ
イブ信号ＷＳ＜０＞は、“Ｌ”となる。
【０６７７】このように、入力データＤ＜０＞〜Ｄ＜３
＞により、設定回路２３Ａに、設定データを書き込むこ
とができ、書き込みワード線ドライブ信号ＷＳ＜０＞〜
ＷＳ＜３＞の値が決定される。
【０６７８】図７５は、図６９の設定回路２３Ｂの例を
示している。図７６は、図７０の設定回路２３Ｂの例を
示している。図７５及び図７６の設定回路２３Ｂの構成
は、共に、上述した図７４の設定回路２３Ａと全く同じ
である。設定データは、ＴＭＲ素子ＭＴＪのトンネルバ
リアの破壊の有無により、半永久的に記憶される。
【０６７９】プログラム信号ＰＲＯＧは、設定データの
書き込み時に、“Ｈ”となる。カラムｉ内の設定回路２
３Ｂに設定データを書き込む場合には、アドレス信号
（カラムｉ）の全てのビットが“Ｈ”となる。
【０６８０】このため、設定データの書き込み時、カラ
ムｉ内の設定回路２３Ｂでは、入力データＤ＜０＞〜Ｄ
＜３＞の値に応じて、ＮＡＮＤゲート回路ＮＤ４の出力
信号の値が変化する。
【０６８１】例えば、入力データＤ＜０＞が“１”（＝
“Ｈ”）のときは、ＮＡＮＤゲート回路ＮＤ４の出力信
号は、“Ｌ”となる。このため、ＰチャネルＭＯＳトラ
ンジスタＰ２は、オン状態となり、ＴＭＲ素子ＭＴＪの
トンネルバリアが破壊され、ＴＭＲ素子ＭＴＪに、
“１”が記憶される。
【０６８２】この場合、書き込みビット線ドライブ信号
ＢＳ＜０＞は、“Ｈ”となる。
【０６８３】また、入力データＤ＜０＞が“０”（＝
“Ｌ”）のときは、ＮＡＮＤゲート回路ＮＤ４の出力信
号は、“Ｈ”となる。このため、ＰチャネルＭＯＳトラ
ンジスタＰ２は、オフ状態となり、ＴＭＲ素子ＭＴＪの
トンネルバリアは破壊されず、ＴＭＲ素子ＭＴＪに、
“０”が記憶される。
【０６８４】この場合、書き込みビット線ドライブ信号
ＢＳ＜０＞は、“Ｌ”となる。
【０６８５】このように、入力データＤ＜０＞〜Ｄ＜３
＞により、設定回路２３Ｂに、設定データを書き込むこ
とができ、図７５の書き込みビット線ドライブ信号ＢＳ
＜０＞〜ＢＳ＜３＞の値及び図７６の書き込みビット線
ドライブ信号ＢＳ＜４＞〜ＢＳ＜７＞の値が決定され
る。
【０６８６】図７５の設定回路２３Ｂにより生成された
書き込みビット線ドライブ信号ＢＳ＜０＞〜ＢＳ＜３＞
は、図６７の書き込みビット線ドライバ／シンカー１６
Ａ−１を駆動する。
【０６８７】また、図７６の設定回路２３Ｂにより生成
された書き込みビット線ドライブ信号ＢＳ＜４＞〜ＢＳ
＜７＞は、図６７の書き込みビット線ドライバ／シンカ
ー１７Ａ−１を駆動する。
【０６８８】なお、本例では、書き込みビット線ドライ
バ／シンカー１６Ａ−１を駆動する書き込みビット線ド
ライブ信号ＢＳ＜０＞〜ＢＳ＜３＞と、書き込みビット
線ドライバ／シンカー１７Ａ−１を駆動する書き込みビ
ット線ドライブ信号ＢＳ＜４＞〜ＢＳ＜７＞が異なる
が、書き込みビット線ドライバ／シンカー１６Ａ−１，
１７Ａ−１を、共に、書き込みビット線ドライブ信号Ｂ
Ｓ＜０＞〜ＢＳ＜３＞により駆動してもよい。
【０６８９】viii. 電流波形例 図７７は、図６５乃至図７６に示す回路例１により実現
できる書き込みワード線電流の電流波形の一例を示して
いる。
【０６９０】この波形例は、図７１の書き込みワード線
ドライバ／シンカー・トリガ回路２５内の遅延回路Ｗ０
〜Ｗ３が、それぞれ異なる遅延時間を有し、かつ、図７
４の設定回路２３Ａが、ＷＳ＜０＞，ＷＳ＜２＞，ＷＳ
＜３＞＝“Ｌ”、ＷＳ＜１＞＝“Ｈ”を出力することを
前提とする。
【０６９１】この場合、書き込み信号ＷＲＩＴＥが
“Ｌ”から“Ｈ”に変化した後、時刻Ｔ１の時点で、Ｗ
Ｐ＜１＞＝“Ｈ”及びＷＳ＜１＞＝“Ｈ”となる。その
結果、図６６のロウデコーダ＆書き込みワード線ドライ
バ１４−１内のＮＡＮＤゲート回路ＮＤＷＰ１の出力信
号が“Ｌ”になり、書き込みワード線ＷＷＬｉに書き込
み電流が流れる。
【０６９２】この波形例では、書き込みワード線電流の
供給／遮断タイミングが制御される形となっている。
【０６９３】但し、後述するように、書き込みワード線
ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞の波形（立ち上が
り／立ち下がり時点、パルス幅など）を自由に設定でき
るようにすれば、設定データに基づく書き込みワード線
ドライブ信号ＷＳ＜０＞〜ＷＳ＜３＞の値により、書き
込みワード線電流の供給／遮断タイミング、大きさや、
その時間的変化（電流波形）を、自由に変えることがで
きる。
【０６９４】図７８は、図６５乃至図７６に示す回路例
１により実現できる書き込みビット線電流の電流波形の
一例を示している。
【０６９５】この波形例は、書き込みデータＤＡＴＡが
“１”（＝“Ｈ”）であり、図７２の書き込みビット線
ドライバ／シンカー・トリガ回路２６内の遅延回路Ｂ０
〜Ｂ３が、それぞれ異なる遅延時間を有し、かつ、図７
５の設定回路２３Ｂが、ＢＳ＜０＞，ＢＳ＜２＞，ＢＳ
＜３＞＝“Ｌ”、ＢＳ＜１＞＝“Ｈ”を出力することを
前提とする。
【０６９６】なお、書き込みデータＤＡＴＡが“０”
（＝“Ｌ”）のときには、図７３の書き込みビット線ド
ライバ／シンカー・トリガ回路２６及び図７０の設定回
路２３Ｂが有効になる。
【０６９７】この場合、書き込み信号ＷＲＩＴＥが
“Ｌ”から“Ｈ”に変化した後、時刻Ｔ１の時点で、Ｂ
Ｐ＜１＞＝“Ｈ”及びＢＳ＜１＞＝“Ｈ”となる。その
結果、図６７のカラムデコーダ＆書き込みビット線ドラ
イバ／シンカー１６Ａ−１内のＮＡＮＤゲート回路ＮＤ
ＢＰ１の出力信号が“Ｌ”になり、書き込みビット線Ｗ
ＢＬｉに書き込み電流が流れる。
【０６９８】この波形例では、書き込みビット線電流の
供給／遮断タイミングが制御される形となっている。
【０６９９】但し、後述するように、書き込みビット線
ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞の波形（立ち上が
り／立ち下がり時点、パルス幅など）を自由に設定でき
るようにすれば、設定データに基づく書き込みビット線
ドライブ信号ＢＳ＜０＞〜ＢＳ＜３＞の値により、書き
込みワード線電流の供給／遮断タイミング、大きさや、
その時間的変化（電流波形）を、自由に変えることがで
きる。
【０７００】ix. まとめ 以上、説明したように、磁気ランダムアクセスメモリの
回路例1によれば、書き込みワード／ビット線に対する
書き込み電流の電流供給／遮断タイミング、大きさ及び
その時間的変化（電流波形）を、書き込みワード／ビッ
ト線毎に、プログラミングにより設定できる。これによ
り、例えば、実施例１〜１０の書き込み原理を実現可能
にし、ＴＭＲ素子の記憶層の磁化反転を確実に行い、書
き込み特性の向上を図ることができる。
【０７０１】また、回路例１では、書き込みデータの値
に応じて、書き込みビット線に流れる電流の向きが変化
する。ここで、回路例１では、書き込みビット線電流の
向き（書き込みデータに依存）に対して、個別に、書き
込み電流の電流供給／遮断タイミング、大きさ及びその
時間的変化（電流波形）を設定できる。
【０７０２】つまり、書き込みデータが“１”（＝
“Ｈ”）のときは、書き込みビット線ドライブ信号ＢＰ
＜０＞〜ＢＰ＜３＞により、書き込みビット線電流の電
流供給／遮断タイミング、大きさ及びその時間的変化
（電流波形）が制御され、書き込みデータが“０”（＝
“Ｌ”）のときは、書き込みビット線ドライブ信号ＢＰ
＜４＞〜ＢＰ＜７＞により、書き込みビット線電流の電
流供給／遮断タイミング、大きさ及びその時間的変化
（電流波形）が制御される。
【０７０３】このように、回路例１では、書き込みワー
ド／ビット線毎に、書き込み電流の形状を設定できると
共に、ＴＭＲ素子の特性などを考慮し、書き込みビット
線に流れる書き込み電流の向きに応じて、個別に、書き
込み電流の形状を設定できるため、ＴＭＲ素子の記憶層
の磁化反転を確実に行い、書き込み特性の向上を図るこ
とができる。
【０７０４】 回路例２ 回路例２は、回路例１の一部を変形した変形例であり、
書き込みワード／ビット線に対する書き込み電流の電流
供給／遮断タイミング、大きさ及びその時間的変化（電
流波形）を、書き込みワード／ビット線毎に、プログラ
ミングにより設定できる磁気ランダムアクセスメモリに
関する。
【０７０５】回路例２は、回路例１と比較すると、書き
込みワード線ドライバ／シンカー・トリガ回路及び書き
込みビット線ドライバ／シンカー・トリガ回路の構成に
特徴を有する。
【０７０６】即ち、回路例２の全体構成は、回路例１と
同様に、図６５に示すようになる。また、ロウデコーダ
＆書き込みワード線ドライバ／シンカーについては、図
６６に示す回路、書き込みワード線電流の電流波形を決
定する書き込み電流波形制御回路・設定回路のブロック
構成については、図６８に示す回路をそのまま使用する
ことができる。
【０７０７】カラムデコーダ＆書き込みビット線ドライ
バ／シンカーについては、図６７に示す回路、書き込み
ビット線電流の電流波形を決定する書き込み電流波形制
御回路・設定回路のブロック構成については、図６９及
び図７０に示す回路をそのまま使用することができる。
【０７０８】また、書き込み電流波形制御回路・設定回
路内の設定回路については、図７４乃至図７６に示す回
路をそのまま使用できる。
【０７０９】回路例２では、書き込みワード／ビット線
電流の電流波形のパターンを多くするために、書き込み
ワード／ビット線ドライバ／シンカー・トリガ回路内に
波形生成回路を設け、この波形生成回路により、書き込
みワード／ビット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３
＞，ＢＰ＜０＞〜ＢＰ＜７＞を生成する。
【０７１０】i. 書き込みワード線ドライバ／シンカー
・トリガ回路 図７９は、書き込みワード線ドライバ／シンカー・トリ
ガ回路の例を示している。
【０７１１】書き込みワード線ドライバ／シンカー・ト
リガ回路２５は、書き込み電流の電流供給／遮断タイミ
ング、大きさ及びその時間的変化（電流波形）を決める
基となる書き込みワード線ドライブ信号ＷＰ＜０＞〜Ｗ
Ｐ＜３＞を生成する電流供給／遮断タイミング決定回路
２５Ｘと、書き込み電流の電流吸収タイミングを決定す
る電流吸収タイミング決定回路２５Ｙとから構成され
る。
【０７１２】電流供給／遮断タイミング決定回路２５Ｘ
は、書き込み信号ＷＲＩＴＥの“Ｈ”又は“Ｌ”のタイ
ミングに応じて、書き込みワード線ドライブ信号ＷＰ＜
０＞〜ＷＰ＜３＞の“Ｈ”又は“Ｌ”のタイミングを決
定する。電流供給／遮断タイミング決定回路２５Ｘは、
複数（本例では、４つ）の波形生成回路Ｗ０〜Ｗ３及び
インバータＩＶ１〜ＩＶ８から構成される。
【０７１３】波形生成回路Ｗ０〜Ｗ３は、それぞれ、書
き込み信号ＷＲＩＴＥに基づいて、書き込みワード線ド
ライブ信号ＷＰ＜０＞〜ＷＰ＜３＞を生成する。
【０７１４】波形生成回路Ｗ０〜Ｗ３は、図５４に示す
回路から構成することができる。この場合、波形生成回
路Ｗ０〜Ｗ３自体が、複数の波形のなかから１つの波形
を選択することができるため、書き込みワード線ドライ
ブ信号ＷＰ＜０＞〜ＷＰ＜３＞の波形を、数多くの波形
パターンから選ぶことができ、結果として、書き込みワ
ード線電流の電流波形を自由に設定できるようになる。
【０７１５】また、波形生成回路Ｗ０〜Ｗ３の各々は、
特定された１つの波形のみを出力するが、それぞれの波
形、即ち、書き込みワード線ドライブ信号ＷＰ＜０＞〜
ＷＰ＜３＞の波形は、互いに異なるようにし、これらの
波形を、書き込みワード線ドライブ信号ＷＳ＜０＞〜Ｗ
Ｓ＜３＞により選択するようにしてもよい。
【０７１６】この場合の波形生成回路Ｗ０〜Ｗ３の回路
例については、後述する。
【０７１７】なお、本例では、波形生成回路Ｗ０〜Ｗ３
は、４つであるが、当然に、その数を多くすればするほ
ど、書き込みワード線ＷＷＬｉに流れる書き込み電流の
電流波形を細かく制御できる。
【０７１８】電流吸収タイミング決定回路２５Ｙは、イ
ンバータＩＶ０、ＮＡＮＤゲート回路ＮＤ１及び遅延回
路２７から構成される。
【０７１９】電流吸収タイミング決定回路２５Ｙは、書
き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書
き込みワード線シンク信号ＷＷＬＳＮＫを“Ｈ”にし、
書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路
２７により決まる遅延時間後に、書き込みワード線シン
ク信号ＷＷＬＳＮＫを“Ｌ”にする。
【０７２０】このように、書き込み信号ＷＲＩＴＥを
“Ｌ”にした後、一定のインターバルを経た後に、書き
込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”にするこ
とにより、書き込み動作後に、書き込みワード線ＷＷＬ
ｉを完全に０Ｖにすることができる。
【０７２１】ii. 書き込みビット線ドライバ／シンカ
ー・トリガ回路 図８０は、図６９の書き込みビット線ドライバ／シンカ
ー・トリガ回路の例を示している。
【０７２２】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み電流の電流供給／遮断タイミ
ング、大きさ及びその時間的変化（電流波形）を決める
基となる書き込みビット線ドライブ信号ＢＰ＜０＞〜Ｂ
Ｐ＜３＞を生成する電流供給／遮断タイミング決定回路
２６Ｘと、書き込み電流の電流吸収タイミングを決定す
る電流吸収タイミング決定回路２６Ｙとから構成され
る。
【０７２３】電流供給／遮断タイミング決定回路２６Ｘ
は、書き込み信号ＷＲＩＴＥの“Ｈ”又は“Ｌ”のタイ
ミングに応じて、書き込みビット線ドライブ信号ＢＰ＜
０＞〜ＢＰ＜３＞の“Ｈ”又は“Ｌ”のタイミングを決
定する。電流供給／遮断タイミング決定回路２６Ｘは、
複数（本例では、４つ）の遅延回路Ｂ０〜Ｂ３及びイン
バータＩＶ９〜ＩＶ１６から構成される。
【０７２４】波形生成回路Ｂ０〜Ｂ３は、それぞれ、書
き込み信号ＷＲＩＴＥに基づいて、書き込みビット線ド
ライブ信号ＢＰ＜０＞〜ＢＰ＜３＞を生成する。
【０７２５】波形生成回路Ｂ０〜Ｂ３は、図５４に示す
回路から構成することができる。この場合、波形生成回
路Ｂ０〜Ｂ３自体が、複数の波形のなかから１つの波形
を選択することができるため、書き込みビット線ドライ
ブ信号ＢＰ＜０＞〜ＢＰ＜３＞の波形を、数多くの波形
パターンから選ぶことができ、結果として、書き込みビ
ット線電流の電流波形を自由に設定できるようになる。
【０７２６】また、波形生成回路Ｂ０〜Ｂ３の各々は、
特定された１つの波形のみを出力するが、それぞれの波
形、即ち、書き込みビット線ドライブ信号ＢＰ＜０＞〜
ＢＰ＜３＞の波形は、互いに異なるようにし、これらの
波形を、書き込みビット線ドライブ信号ＢＳ＜０＞〜Ｂ
Ｓ＜３＞により選択するようにしてもよい。
【０７２７】この場合の波形生成回路Ｂ０〜Ｂ３の回路
例については、後述する。
【０７２８】なお、本例では、遅延回路Ｂ０〜Ｂ３は、
４つであるが、当然に、その数を多くすればするほど、
書き込みビット線ＷＢＬｉに流れる書き込み電流の電流
波形を細かく制御できる。
【０７２９】電流吸収タイミング決定回路２６Ｙは、イ
ンバータＩＶ０、ＮＡＮＤゲート回路ＮＤ２及び遅延回
路２８から構成される。
【０７３０】電流吸収タイミング決定回路２６Ｙは、書
き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書
き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”にし、
書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路
２８により決まる遅延時間後に、書き込みビット線シン
ク信号ＷＢＬＳＮＫを“Ｌ”にする。
【０７３１】このように、書き込み信号ＷＲＩＴＥを
“Ｌ”にした後、一定のインターバルを経た後に、書き
込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にするこ
とにより、書き込み動作後に、書き込みビット線ＷＢＬ
ｉを完全に０Ｖにすることができる。
【０７３２】図８１は、図７０の書き込みビット線ドラ
イバ／シンカー・トリガ回路の例を示している。
【０７３３】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み電流の電流供給／遮断タイミ
ング、大きさ及びその時間的変化（電流波形）を決める
基となる書き込みビット線ドライブ信号ＢＰ＜４＞〜Ｂ
Ｐ＜７＞を生成する電流供給／遮断タイミング決定回路
２６Ｘと、書き込み電流の電流吸収タイミングを決定す
る電流吸収タイミング決定回路２６Ｙとから構成され
る。
【０７３４】電流供給／遮断タイミング決定回路２６Ｘ
は、書き込み信号ＷＲＩＴＥの“Ｈ”又は“Ｌ”のタイ
ミングに応じて、書き込みビット線ドライブ信号ＢＰ＜
４＞〜ＢＰ＜７＞の“Ｈ”又は“Ｌ”のタイミングを決
定する。電流供給／遮断タイミング決定回路２６Ｘは、
複数（本例では、４つ）の遅延回路Ｂ４〜Ｂ７及びイン
バータＩＶ１７〜ＩＶ２４から構成される。
【０７３５】波形生成回路Ｂ４〜Ｂ７は、それぞれ、書
き込み信号ＷＲＩＴＥに基づいて、書き込みビット線ド
ライブ信号ＢＰ＜４＞〜ＢＰ＜７＞を生成する。
【０７３６】波形生成回路Ｂ４〜Ｂ７は、図５４に示す
回路から構成することができる。この場合、波形生成回
路Ｂ４〜Ｂ７自体が、複数の波形のなかから１つの波形
を選択することができるため、書き込みビット線ドライ
ブ信号ＢＰ＜４＞〜ＢＰ＜７＞の波形を、数多くの波形
パターンから選ぶことができ、結果として、書き込みビ
ット線電流の電流波形を自由に設定できるようになる。
【０７３７】また、波形生成回路Ｂ４〜Ｂ７の各々は、
特定された１つの波形のみを出力するが、それぞれの波
形、即ち、書き込みビット線ドライブ信号ＢＰ＜４＞〜
ＢＰ＜７＞の波形は、互いに異なるようにし、これらの
波形を、書き込みビット線ドライブ信号ＢＳ＜４＞〜Ｂ
Ｓ＜７＞により選択するようにしてもよい。
【０７３８】この場合の波形生成回路Ｂ４〜Ｂ７の回路
例については、後述する。
【０７３９】なお、本例では、遅延回路Ｂ４〜Ｂ７は、
４つであるが、当然に、その数を多くすればするほど、
書き込みビット線ＷＢＬｉに流れる書き込み電流の電流
波形を細かく制御できる。
【０７４０】電流吸収タイミング決定回路２６Ｙは、イ
ンバータＩＶ０、ＮＡＮＤゲート回路ＮＤ２及び遅延回
路２８から構成される。
【０７４１】電流吸収タイミング決定回路２６Ｙは、書
き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書
き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”にし、
書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路
２８により決まる遅延時間後に、書き込みビット線シン
ク信号ＷＢＬＳＮＫを“Ｌ”にする。
【０７４２】このように、書き込み信号ＷＲＩＴＥを
“Ｌ”にした後、一定のインターバルを経た後に、書き
込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にするこ
とにより、書き込み動作後に、書き込みビット線ＷＢＬ
ｉを完全に０Ｖにすることができる。
【０７４３】図８０の書き込みビット線ドライバ／シン
カー・トリガ回路２６により生成された書き込みビット
線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞及び書き込みビ
ット線シンク信号ＷＢＬＳＮＫは、図６７の書き込みビ
ット線ドライバ／シンカー１６Ａ−１を駆動する。
【０７４４】また、図８１の書き込みビット線ドライバ
／シンカー・トリガ回路２６により生成された書き込み
ビット線ドライブ信号ＢＰ＜４＞〜ＢＰ＜７＞及び書き
込みビット線シンク信号ＷＢＬＳＮＫは、図６７の書き
込みビット線ドライバ／シンカー１７Ａ−１を駆動す
る。
【０７４５】なお、本例では、書き込みビット線ドライ
バ／シンカー１６Ａ−１を駆動する書き込みビット線ド
ライブ信号ＢＰ＜０＞〜ＢＰ＜３＞と、書き込みビット
線ドライバ／シンカー１７Ａ−１を駆動する書き込みビ
ット線ドライブ信号ＢＰ＜４＞〜ＢＰ＜７＞が異なる
が、書き込みビット線ドライバ／シンカー１６Ａ−１，
１７Ａ−１を、共に、書き込みビット線ドライブ信号Ｂ
Ｐ＜０＞〜ＢＰ＜３＞により駆動してもよい。
【０７４６】iii. 波形生成回路 次に、図７９乃至図８１の書き込みワード／ビット線ド
ライバ／シンカー・トリガ回路２５，２６内の波形生成
回路Ｗｉ（ｉ＝０，１，２，３），Ｂｊ（ｊ＝０，１，
・・・７）の例について説明する。
【０７４７】図８２乃至図８９は、波形生成回路及びそ
の動作波形を示している。図８２の波形生成回路は、イ
ンバータＩ１１，Ｉ１２から構成される。この波形生成
回路は、単なる遅延回路であり、書き込み信号ＷＲＩＴ
Ｅを一定時間だけ遅らせる。動作波形は、図８３に示す
ようになる。
【０７４８】図８４の波形生成回路は、インバータＩ１
１，Ｉ１２、ＮＡＮＤゲート回路ＮＡ１１及び遅延回路
Ｄ１１から構成される。この波形生成回路は、入力信号
ＩＮ、即ち、書き込み信号ＷＲＩＴＥが“Ｈ”になる
と、一定のパルス幅を有するパルス信号を生成し、これ
を、書き込みワード／ビット線ドライブ信号ＷＰ＜ｉ
＞，ＢＰ＜ｊ＞として出力する。
【０７４９】パルス信号のパルス幅は、遅延回路Ｄ１１
の遅延時間により決定される。動作波形は、図８５に示
すようになる。
【０７５０】図８６の波形生成回路は、インバータＩ１
２、ＮＡＮＤゲート回路ＮＡ１１及び遅延回路Ｄ１１か
ら構成される。この波形生成回路は、入力信号ＩＮ、即
ち、書き込み信号ＷＲＩＴＥが“Ｈ”になると、一定の
パルス幅を有するパルス信号を生成し、これを、書き込
みワード／ビット線ドライブ信号ＷＰ＜ｉ＞，ＢＰ＜ｊ
＞として出力する。
【０７５１】パルス信号のパルス幅は、遅延回路Ｄ１１
の遅延時間により決定される。動作波形は、図８７に示
すようになる。この波形生成回路は、例えば、図７１乃
至図７３の波形生成回路Ｗｉ，Ｂｊとして使用すること
ができる。この場合、図７７及び図７８の波形図を実現
できる。
【０７５２】図８８の波形生成回路は、インバータＩ１
１，Ｉ１２、ＮＡＮＤゲート回路ＮＡ１１及び遅延回路
Ｄ１１，Ｄ１２から構成される。この波形生成回路は、
入力信号ＩＮ、即ち、書き込み信号ＷＲＩＴＥが“Ｈ”
になると、それから一定期間が経過した後に、一定のパ
ルス幅を有するパルス信号を生成する。このパルス信号
は、書き込みワード／ビット線ドライブ信号ＷＰ＜ｉ
＞，ＢＰ＜ｊ＞として出力される。
【０７５３】パルス信号が生成される時期、即ち、書き
込みワード／ビット線ドライブ信号ＷＰ＜ｉ＞，ＢＰ＜
ｊ＞が“Ｈ”となる時期は、遅延回路Ｄ１２の遅延時間
により決定される。また、パルス信号のパルス幅は、遅
延回路Ｄ１１の遅延時間により決定される。動作波形
は、図８９に示すようになる。
【０７５４】このように、図８２、図８４、図８６及び
図８８に示す波形生成回路Ｗｉ，Ｂｊを利用して、書き
込みワード／ビット線ドライバを構成すれば、簡単に、
書き込みワード／ビット線ドライブ信号ＷＰ＜ｉ＞，Ｂ
Ｐ＜ｊ＞を生成することができる。
【０７５５】iv. 電流波形例 図９０は、回路例２（図６５〜図７０、図７４〜図７
６、図７９〜図８２、図８４、図８６及び図８８）によ
り実現できる書き込みワード線電流の電流波形の一例を
示している。
【０７５６】この波形例は、図７９の書き込みワード線
ドライバ／シンカー・トリガ回路２５内の波形生成回路
Ｗ０〜Ｗ３が、それぞれ、図９０に示すような波形を有
する書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜
３＞を出力することを前提とする。例えば、ＷＰ＜０＞
及びＷＰ＜２＞は、図８４の波形生成回路により実現で
き、ＷＰ＜１＞は、図８２の波形生成回路により実現で
き、ＷＰ＜３＞は、図８８の波形生成回路により実現で
きる。
【０７５７】また、図７４の設定回路２３Ａは、書き込
みワード線ドライブ信号ＷＳ＜０＞，ＷＳ＜２＞を、
“Ｈ”とし、書き込みワード線ドライブ信号ＷＳ＜１
＞，ＷＳ＜３＞を、“Ｌ”とするような設定データを記
憶しているものと仮定する。
【０７５８】この場合、書き込み信号ＷＲＩＴＥが
“Ｌ”から“Ｈ”に変化すると、まず、ＷＰ＜０＞＝
“Ｈ”、ＷＳ＜０＞＝“Ｈ”、ＷＰ＜２＞＝“Ｈ”、Ｗ
Ｓ＜２＞＝“Ｈ”となり、図６６のロウデコーダ＆書き
込みワード線ドライバ１４−１内のＮＡＮＤゲート回路
ＮＤＷＰ０，ＮＤＷＰ２の出力信号が“Ｌ”になる。
【０７５９】この後、ＷＰ＜０＞が“Ｌ”となり、ＷＰ
＜２＞＝“Ｈ”、ＷＳ＜２＞＝“Ｈ”となるため、図６
６のロウデコーダ＆書き込みワード線ドライバ１４−１
内のＮＡＮＤゲート回路ＮＤＷＰ２の出力信号のみが
“Ｌ”になる。
【０７６０】これにより、図９０に示すような書き込み
ワード線電流を、書き込みワード線ＷＷＬｉに流すこと
ができる。
【０７６１】図９１は、回路例２（図６５〜図７０、図
７４〜図７６、図７９〜図８２、図８４）により実現で
きる書き込みビット線電流の電流波形の一例を示してい
る。
【０７６２】この波形例は、図８０の書き込みビット線
ドライバ／シンカー・トリガ回路２６内の波形生成回路
Ｂ０〜Ｂ３が、それぞれ、図９１に示すような波形を有
する書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜
３＞を出力することを前提とする。例えば、ＢＰ＜０
＞、ＢＰ＜２＞及びＢＰ＜３＞は、図８８の波形生成回
路により実現でき、ＢＰ＜１＞は、図８２の波形生成回
路により実現できる。
【０７６３】また、図７５の設定回路２３Ｂは、書き込
みビット線ドライブ信号ＢＳ＜０＞，ＢＳ＜２＞を、
“Ｈ”とし、書き込みビット線ドライブ信号ＢＳ＜１
＞，ＢＳ＜３＞を、“Ｌ”とするような設定データを記
憶しているものと仮定する。
【０７６４】さらに、ここでは、書き込みデータＤＡＴ
Ａは、“１”（＝“Ｈ”）であると仮定する。書き込み
データＤＡＴＡが“０”（＝“Ｌ”）のときには、図８
１の書き込みビット線ドライバ／シンカー・トリガ回路
２６及び図７０の設定回路２３Ｂが有効となる。
【０７６５】この場合、書き込み信号ＷＲＩＴＥが
“Ｌ”から“Ｈ”に変化した後、一定期間が経過する
と、ＢＰ＜２＞＝“Ｈ”、ＢＳ＜２＞＝“Ｈ”となり、
図６７のカラムデコーダ＆書き込みビット線ドライバ１
６Ａ−１内のＮＡＮＤゲート回路ＮＤＢＰ２の出力信号
が“Ｌ”になる。
【０７６６】この後、さらに、ＢＰ＜０＞＝“Ｈ”、Ｂ
Ｓ＜０＞＝“Ｈ”となり、また、ＢＰ＜２＞＝“Ｈ”、
ＢＳ＜２＞＝“Ｈ”は、そのまま維持されているため、
図６７のカラムデコーダ＆書き込みワード線ドライバ１
６Ａ−１内のＮＡＮＤゲート回路ＮＤＢＰ０，ＮＤＢＰ
２の出力信号が“Ｌ”になる。
【０７６７】これにより、図９１に示すような書き込み
ビット線電流を、書き込みビット線ＷＢＬｉに流すこと
ができる。
【０７６８】v. まとめ 以上、説明したように、磁気ランダムアクセスメモリの
回路例２によれば、書き込みワード／ビット線に対する
書き込み電流の電流供給／遮断タイミング、大きさ及び
その時間的変化（電流波形）を、書き込みワード／ビッ
ト線毎に、プログラミングにより設定できる。これによ
り、例えば、実施例１〜１０の書き込み原理を実現可能
にし、ＴＭＲ素子の記憶層の磁化反転を確実に行い、書
き込み特性の向上を図ることができる。
【０７６９】また、回路例２では、書き込みワード／ビ
ット線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３＞，ＢＰ＜０
＞〜ＢＰ＜７＞は、書き込みワード／ビット線ドライバ
／シンカー・トリガ回路内の波形生成回路により生成さ
れる。このため、書き込みワード／ビット線電流の電流
波形を自由に設定できる。
【０７７０】さらに、回路例２では、回路例１と同様
に、書き込みビット線電流の向き（書き込みデータに依
存）に対して、個別に、書き込み電流の電流供給／遮断
タイミング、大きさ及びその時間的変化（電流波形）を
設定できる。
【０７７１】このように、回路例２では、書き込みワー
ド／ビット線毎に、書き込み電流の形状を自由に設定で
きると共に、書き込みビット線に流れる書き込み電流の
向きに応じて、個別に、書き込み電流の形状を設定でき
るため、ＴＭＲ素子の記憶層の磁化反転を確実に行い、
書き込み特性の向上を図ることができる。
【０７７２】 回路例３ 回路例３は、回路例１，２の一部を変形した変形例であ
り、書き込みワード／ビット線に対する書き込み電流の
電流供給／遮断タイミング、大きさ及びその時間的変化
（電流波形）を、書き込みワード／ビット線毎に、プロ
グラミングにより設定できる磁気ランダムアクセスメモ
リに関する。
【０７７３】回路例３は、回路例１，２と比較すると、
カラムデコーダ＆書き込みビット線ドライバ／シンカー
及び書き込みビット線ドライバ／シンカー・トリガ回路
の構成に特徴を有する。
【０７７４】即ち、磁気ランダムアクセスメモリの全体
構成については、図６５に示すようになり、また、ロウ
デコーダ＆書き込みワード線ドライバ／シンカーについ
ては、図６６に示す回路をそのまま使用することができ
る。
【０７７５】また、書き込みワード線電流の生成に使用
される書き込み電流波形制御回路・設定回路について
は、図６８、図７１及び図７４に示す回路、書き込みビ
ット線電流の生成に使用される書き込み電流波形制御回
路・設定回路内の設定回路については、図７５及び図７
６に示す回路をそのまま使用することができる。
【０７７６】回路例３では、回路例１，２と同様に、書
き込みビット線電流の向きに対して、個別に、書き込み
電流の電流供給／遮断タイミング、大きさ及びその時間
的変化（電流波形）を設定できる。
【０７７７】但し、回路例３では、書き込み電流波形を
決定する際の基となる書き込みビット線ドライブ信号Ｂ
Ｐ＜０＞〜ＢＰ＜３＞を、カラムデコーダ＆書き込みビ
ット線ドライバ／シンカー（１カラム分）１６Ａ−１，
１７Ａ−１の双方に与え、回路を簡略化する。
【０７７８】この場合においても、書き込みビット線ド
ライブ信号ＢＳ＜０＞〜ＢＳ＜３＞を用いて、一方向に
向かう書き込みビット線電流の波形を決定でき、書き込
みビット線ドライブ信号ＢＳ＜４＞〜ＢＳ＜７＞を用い
て、他方向に向かう書き込みビット線電流の波形を決定
できる。
【０７７９】i. カラムデコーダ＆書き込みビット線ド
ライバ／シンカー 図９２は、カラムデコーダ＆書き込みビット線ドライバ
／シンカーの回路例を示している。
【０７８０】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー（１カラム分）１６Ａ−１は、ＮＡＮＤゲ
ート回路ＮＤＢＰ０〜ＮＤＢＰ３、ＡＮＤゲート回路Ａ
Ｄ２，ＡＤ３、ＰチャネルＭＯＳトランジスタＢＰ０〜
ＢＰ３及びＮチャネルＭＯＳトランジスタＢＮ０から構
成される。
【０７８１】ＰチャネルＭＯＳトランジスタＢＰｉ（ｉ
＝０，１，２，３）のゲートは、ＮＡＮＤゲート回路Ｎ
ＤＢＰｉの出力端子に接続され、そのソースは、電源端
子ＶＤＤに接続され、そのドレインは、共通に、書き込
みビット線ＷＢＬｉ（ｉ＝１，・・・）の一端に接続さ
れる。
【０７８２】ＮＡＮＤゲート回路ＮＤＢＰｉ（ｉ＝０，
１，２，３）は、３つの入力端子を有し、そのうちの２
つには、書き込みワード線ドライブ信号（電流波形生成
信号）ＢＰ＜ｉ＞，ＢＳ＜ｉ＞が入力され、残りの１つ
には、ＡＮＤゲート回路ＡＤ２の出力信号が入力され
る。ＡＮＤゲート回路ＡＤ２には、複数ビットから構成
されるカラムアドレス信号（カラムｉ毎に異なる）及び
書き込みデータＤＡＴＡが入力される。
【０７８３】ＮチャネルＭＯＳトランジスタＢＮ０のゲ
ートは、ＡＮＤゲート回路ＡＤ３の出力端子に接続さ
れ、そのソースは、接地端子ＶＳＳに接続され、そのド
レインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・
・）の一端に接続される。ＡＮＤゲート回路ＡＤ３に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）、書き込みビット線シンク信号ＷＢ
ＬＳＮＫ及び書き込みデータの反転信号ｂＤＡＴＡが入
力される。
【０７８４】同様に、カラムデコーダ＆書き込みビット
線ドライバ／シンカー（１カラム分）１７Ａ−１は、Ｎ
ＡＮＤゲート回路ＮＤＢＰ４〜ＮＤＢＰ７、ＡＮＤゲー
ト回路ＡＤ４，ＡＤ５、ＰチャネルＭＯＳトランジスタ
ＢＰ４〜ＢＰ７及びＮチャネルＭＯＳトランジスタＢＮ
１から構成される。
【０７８５】ＰチャネルＭＯＳトランジスタＢＰｉ（ｉ
＝４，５，６，７）のゲートは、ＮＡＮＤゲート回路Ｎ
ＤＢＰｉの出力端子に接続され、そのソースは、電源端
子ＶＤＤに接続され、そのドレインは、共通に、書き込
みビット線ＷＢＬｉ（ｉ＝１，・・・）の他端に接続さ
れる。
【０７８６】ＮＡＮＤゲート回路ＮＤＢＰｉ（ｉ＝４，
５，６，７）は、３つの入力端子を有し、そのうちの２
つには、書き込みワード線ドライブ信号（電流波形生成
信号）ＢＰ＜ｉ’＞（ｉ’＝０，１，２，３），ＢＳ＜
ｉ＞が入力され、残りの１つには、ＡＮＤゲート回路Ａ
Ｄ４の出力信号が入力される。ＡＮＤゲート回路ＡＤ４
には、複数ビットから構成されるカラムアドレス信号
（カラムｉ毎に異なる）及び書き込みデータの反転信号
ｂＤＡＴＡが入力される。
【０７８７】ここで、本例では、ＮＡＮＤゲート回路Ｎ
ＤＢＰｉ（ｉ＝４，５，６，７）には、書き込みワード
線ドライブ信号ＢＰ＜ｉ’＞（ｉ’＝０，１，２，３）
が入力される。つまり、カラムデコーダ＆書き込みビッ
ト線ドライバ／シンカー（１カラム分）１６Ａ−１，１
７Ａ−１は、共に、書き込みワード線ドライブ信号ＢＰ
＜ｉ’＞により制御される。
【０７８８】ＮチャネルＭＯＳトランジスタＢＮ１のゲ
ートは、ＡＮＤゲート回路ＡＤ５の出力端子に接続さ
れ、そのソースは、接地端子ＶＳＳに接続され、そのド
レインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・
・）の他端に接続される。ＡＮＤゲート回路ＡＤ５に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）、書き込みビット線シンク信号ＷＢ
ＬＳＮＫ及び書き込みデータＤＡＴＡが入力される。
【０７８９】ii. 書き込み電流波形制御回路・設定回
路 書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３
＞，ＷＳ＜０＞〜ＷＳ＜３＞及び書き込みワード線シン
ク信号ＷＷＬＳＮＫを生成する書き込み電流波形制御回
路・設定回路については、上述したように、図６８の回
路をそのまま使用できる。ここでは、書き込みビット線
ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞，ＢＳ＜０＞〜Ｂ
Ｓ＜７＞及び書き込みビット線シンク信号ＷＢＬＳＮＫ
を生成する書き込み電流波形制御回路・設定回路の例に
ついて説明する。
【０７９０】図９３は、図６５における書き込み電流波
形制御回路・設定回路１６Ａ−２の例を示している。同
図では、書き込み電流波形制御回路・設定回路１６Ａ−
２の１カラム分についてのみ示す。よって、実際は、図
９３に示す要素（書き込みビット線ドライバ／シンカー
・トリガ回路２６及び設定回路２３Ｂ）が、カラムの数
だけ存在する。
【０７９１】書き込み電流波形制御回路・設定回路１６
Ａ−２は、書き込みビット線ドライバ／シンカー・トリ
ガ回路２６及び設定回路２３Ｂから構成される。
【０７９２】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥに基づいて、
書き込みビット線ドライブ信号（電流波形生成信号）Ｂ
Ｐ＜０＞〜ＢＰ＜３＞及び書き込みビット線シンク信号
ＷＢＬＳＮＫを生成する。
【０７９３】設定回路２３Ｂは、設定データに基づい
て、書き込みビット線ドライブ信号（電流波形生成信
号）ＢＳ＜０＞〜ＢＳ＜３＞を出力する。設定データ
は、プログラム信号ＰＲＯＧ、アドレス信号（カラム
ｉ）及び入力データＤ＜０＞〜Ｄ＜３＞に基づいて、予
め、設定回路２３Ｂ内の記憶素子（ヒューズ素子、ＴＭ
Ｒ素子など）にプログラムされる。
【０７９４】設定データのプログラムは、ウェハ状態、
アセンブリ後の製品状態など、どのような時期に行って
もよい。アセンブリ後に、設定データのプログラムを行
う場合には、入力データＤ＜０＞〜Ｄ＜３＞は、例え
ば、データ入力ピン、アドレスピンや、専用ピンなどか
ら入力し、設定回路２３Ｂに設定データを登録すること
ができる。
【０７９５】書き込み信号ＷＲＩＴＥは、書き込み動作
時に“Ｈ”となる信号である。
【０７９６】書き込みワード線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥが“Ｈ”にな
ると、書き込みビット線シンク信号ＷＢＬＳＮＫを
“Ｈ”にすると共に、例えば、所定のタイミングで、書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞を
“Ｈ”及び“Ｌ”に設定する。
【０７９７】設定回路２３Ｂは、常に、書き込みビット
線ドライブ信号ＢＳ＜０＞〜ＢＳ＜３＞を出力してい
る。
【０７９８】書き込みビット線ドライブ信号ＢＰ＜０＞
〜ＢＰ＜３＞は、書き込みビット線電流の電流波形の基
となる信号である。これに対し、書き込みビット線ドラ
イブ信号ＢＳ＜０＞〜ＢＳ＜３＞は、書き込みビット線
ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞（電流波形の基と
なる信号）を選択する機能を持つ。
【０７９９】即ち、図９２の書き込みビット線ドライバ
の構成から明らかなように、書き込みビット線ドライブ
信号ＢＳ＜ｉ＞が“Ｈ”のとき、書き込みビット線ドラ
イブ信号ＢＰ＜ｉ＞の波形にほぼ等しい波形を有する電
流が、書き込みビット線ＷＢＬｉに供給される。
【０８００】図９４は、図６５における書き込み電流波
形制御回路・設定回路１７Ａ−２の例を示している。同
図では、書き込み電流波形制御回路・設定回路１７Ａ−
２の１カラム分についてのみ示す。よって、実際は、図
９４に示す要素（書き込みビット線ドライバ／シンカー
・トリガ回路２６及び設定回路２３Ｂ）が、カラムの数
だけ存在する。
【０８０１】書き込み電流波形制御回路・設定回路１７
Ａ−２は、書き込みビット線ドライバ／シンカー・トリ
ガ回路２６及び設定回路２３Ｂから構成される。
【０８０２】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥに基づいて、
書き込みビット線ドライブ信号（電流波形生成信号）Ｂ
Ｐ＜０＞〜ＢＰ＜３＞及び書き込みビット線シンク信号
ＷＢＬＳＮＫを生成する。
【０８０３】設定回路２３Ｂは、設定データに基づい
て、書き込みビット線ドライブ信号（電流波形生成信
号）ＢＳ＜４＞〜ＢＳ＜７＞を出力する。設定データ
は、プログラム信号ＰＲＯＧ、アドレス信号（カラム
ｉ）及び入力データＤ＜４＞〜Ｄ＜７＞に基づいて、予
め、設定回路２３Ｂ内の記憶素子（ヒューズ素子、ＴＭ
Ｒ素子など）にプログラムされる。
【０８０４】設定データのプログラムは、ウェハ状態、
アセンブリ後の製品状態など、どのような時期に行って
もよい。アセンブリ後に、設定データのプログラムを行
う場合には、入力データＤ＜４＞〜Ｄ＜７＞は、例え
ば、データ入力ピン、アドレスピンや、専用ピンなどか
ら入力し、設定回路２３Ｂに設定データを登録すること
ができる。
【０８０５】書き込み信号ＷＲＩＴＥは、書き込み動作
時に“Ｈ”となる信号である。
【０８０６】書き込みワード線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥが“Ｈ”にな
ると、書き込みビット線シンク信号ＷＢＬＳＮＫを
“Ｈ”にすると共に、例えば、所定のタイミングで、書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞を
“Ｈ”及び“Ｌ”に設定する。
【０８０７】設定回路２３Ｂは、常に、書き込みビット
線ドライブ信号ＢＳ＜４＞〜ＢＳ＜７＞を出力してい
る。
【０８０８】書き込みビット線ドライブ信号ＢＰ＜０＞
〜ＢＰ＜３＞は、書き込みビット線電流の電流波形の基
となる信号である。
【０８０９】ここで、図９３の書き込み電流波形制御回
路・設定回路１６Ａ−２内の書き込みビット線ドライバ
／シンカー・トリガ回路２６と、図９４の書き込み電流
波形制御回路・設定回路１７Ａ−２内の書き込みビット
線ドライバ／シンカー・トリガ回路２６は、共に、書き
込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞を出
力している。
【０８１０】つまり、書き込みビット線電流の電流波形
を決定する基となる信号は、書き込みビット線電流の向
き（書き込みデータ）によらず、同じとなる。これによ
り、書き込み電流波形制御回路・設定回路１６Ａ−２，
１７Ａ−２の構成を簡略化できる。
【０８１１】また、図９３の書き込み電流波形制御回路
・設定回路１６Ａ−２内の書き込みビット線ドライバ／
シンカー・トリガ回路２６の構成と、図９４の書き込み
電流波形制御回路・設定回路１７Ａ−２内の書き込みビ
ット線ドライバ／シンカー・トリガ回路２６の構成は、
完全に、同一となる。例えば、図７２の回路を、ビット
線ドライバ／シンカー・トリガ回路２６として使用でき
る。
【０８１２】従って、レイアウト的に可能ならば、図９
３の書き込み電流波形制御回路・設定回路１６Ａ−２内
の書き込みビット線ドライバ／シンカー・トリガ回路２
６と、図９４の書き込み電流波形制御回路・設定回路１
７Ａ−２内の書き込みビット線ドライバ／シンカー・ト
リガ回路２６とを、１つにまとめても構わない。
【０８１３】なお、書き込みビット線ドライブ信号ＢＳ
＜４＞〜ＢＳ＜７＞は、書き込みビット線ドライブ信号
ＢＰ＜０＞〜ＢＰ＜３＞（電流波形の基となる信号）を
選択する機能を持つので、書き込みビット線電流の向き
に応じて、異なる電流波形を実現することができる。
【０８１４】iii. まとめ 以上、説明したように、磁気ランダムアクセスメモリの
回路例３によれば、書き込みワード／ビット線に対する
書き込み電流の電流供給／遮断タイミング、大きさ及び
その時間的変化（電流波形）を、書き込みワード／ビッ
ト線毎に、プログラミングにより設定できる。これによ
り、例えば、実施例１〜１０の書き込み原理を実現可能
にし、ＴＭＲ素子の記憶層の磁化反転を確実に行い、書
き込み特性の向上を図ることができる。
【０８１５】また、回路例３では、書き込みビット線ド
ライブ信号ＢＳ＜０＞〜ＢＳ＜７＞により、書き込みビ
ット線電流の向き（書き込みデータに依存）に対して、
個別に、書き込み電流の電流供給／遮断タイミング、大
きさ及びその時間的変化（電流波形）を設定できると共
に、書き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜
３＞を、書き込みビット線電流の向きによらず、共有化
する。
【０８１６】従って、回路例３では、書き込み電流波形
制御回路・設定回路の構成を簡略化することができる。
【０８１７】 回路例４ 回路例４は、回路例１，２の一部を変形した変形例であ
り、書き込みワード／ビット線に対する書き込み電流の
電流供給／遮断タイミング、大きさ及びその時間的変化
（電流波形）を、書き込みワード／ビット線毎に、プロ
グラミングにより設定できる磁気ランダムアクセスメモ
リに関する。
【０８１８】回路例４は、回路例１，２と比較すると、
カラムデコーダ＆書き込みビット線ドライバ／シンカ
ー、書き込みビット線ドライバ／シンカー・トリガ回路
及び書き込みビット線電流に関する設定データを記憶す
る設定回路の構成に特徴を有する。
【０８１９】即ち、磁気ランダムアクセスメモリの全体
構成については、図６５に示すようになり、また、ロウ
デコーダ＆書き込みワード線ドライバ／シンカーについ
ては、図６６に示す回路、書き込みワード線電流の生成
に使用される書き込み電流波形制御回路・設定回路につ
いては、図６８、図７１及び図７４に示す回路をそのま
ま使用することができる。
【０８２０】回路例１，２では、書き込みビット線電流
の向きに対して、個別に、書き込み電流の電流供給／遮
断タイミング、大きさ及びその時間的変化（電流波形）
を設定できる構成について提案した。これに対し、回路
例４では、書き込み電流の電流供給／遮断タイミング、
大きさ及びその時間的変化（電流波形）に関しては、書
き込みワード／ビット線毎に設定できるが、書き込みビ
ット線電流の向きに対しては、それらは変わらないよう
な構成について提案する。
【０８２１】i. カラムデコーダ＆書き込みビット線ド
ライバ／シンカー 図９５は、カラムデコーダ＆書き込みビット線ドライバ
／シンカーの回路例を示している。
【０８２２】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー（１カラム分）１６Ａ−１は、ＮＡＮＤゲ
ート回路ＮＤＢＰ０〜ＮＤＢＰ３、ＡＮＤゲート回路Ａ
Ｄ２，ＡＤ３、ＰチャネルＭＯＳトランジスタＢＰ０〜
ＢＰ３及びＮチャネルＭＯＳトランジスタＢＮ０から構
成される。
【０８２３】ＰチャネルＭＯＳトランジスタＢＰｉ（ｉ
＝０，１，２，３）のゲートは、ＮＡＮＤゲート回路Ｎ
ＤＢＰｉの出力端子に接続され、そのソースは、電源端
子ＶＤＤに接続され、そのドレインは、共通に、書き込
みビット線ＷＢＬｉ（ｉ＝１，・・・）の一端に接続さ
れる。
【０８２４】ＮＡＮＤゲート回路ＮＤＢＰｉ（ｉ＝０，
１，２，３）は、３つの入力端子を有し、そのうちの２
つには、書き込みワード線ドライブ信号（電流波形生成
信号）ＢＰ＜ｉ＞，ＢＳ＜ｉ＞が入力され、残りの１つ
には、ＡＮＤゲート回路ＡＤ２の出力信号が入力され
る。ＡＮＤゲート回路ＡＤ２には、複数ビットから構成
されるカラムアドレス信号（カラムｉ毎に異なる）及び
書き込みデータＤＡＴＡが入力される。
【０８２５】ＮチャネルＭＯＳトランジスタＢＮ０のゲ
ートは、ＡＮＤゲート回路ＡＤ３の出力端子に接続さ
れ、そのソースは、接地端子ＶＳＳに接続され、そのド
レインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・
・）の一端に接続される。ＡＮＤゲート回路ＡＤ３に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）、書き込みビット線シンク信号ＷＢ
ＬＳＮＫ及び書き込みデータの反転信号ｂＤＡＴＡが入
力される。
【０８２６】同様に、カラムデコーダ＆書き込みビット
線ドライバ／シンカー（１カラム分）１７Ａ−１は、Ｎ
ＡＮＤゲート回路ＮＤＢＰ４〜ＮＤＢＰ７、ＡＮＤゲー
ト回路ＡＤ４，ＡＤ５、ＰチャネルＭＯＳトランジスタ
ＢＰ４〜ＢＰ７及びＮチャネルＭＯＳトランジスタＢＮ
１から構成される。
【０８２７】ＰチャネルＭＯＳトランジスタＢＰｉ（ｉ
＝４，５，６，７）のゲートは、ＮＡＮＤゲート回路Ｎ
ＤＢＰｉの出力端子に接続され、そのソースは、電源端
子ＶＤＤに接続され、そのドレインは、共通に、書き込
みビット線ＷＢＬｉ（ｉ＝１，・・・）の他端に接続さ
れる。
【０８２８】ＮＡＮＤゲート回路ＮＤＢＰｉ（ｉ＝４，
５，６，７）は、３つの入力端子を有し、そのうちの２
つには、書き込みワード線ドライブ信号（電流波形生成
信号）ＢＰ＜ｉ’＞，ＢＳ＜ｉ’＞（ｉ’＝０，１，
２，３）が入力され、残りの１つには、ＡＮＤゲート回
路ＡＤ４の出力信号が入力される。ＡＮＤゲート回路Ａ
Ｄ４には、複数ビットから構成されるカラムアドレス信
号（カラムｉ毎に異なる）及び書き込みデータの反転信
号ｂＤＡＴＡが入力される。
【０８２９】ここで、本例では、ＮＡＮＤゲート回路Ｎ
ＤＢＰｉ（ｉ＝４，５，６，７）には、書き込みワード
線ドライブ信号ＢＰ＜ｉ’＞，ＢＳ＜ｉ’＞（ｉ’＝
０，１，２，３）が入力される。つまり、カラムデコー
ダ＆書き込みビット線ドライバ／シンカー（１カラム
分）１６Ａ−１，１７Ａ−１は、共に、書き込みワード
線ドライブ信号ＢＰ＜ｉ’＞，ＢＳ＜ｉ’＞により制御
される。
【０８３０】ＮチャネルＭＯＳトランジスタＢＮ１のゲ
ートは、ＡＮＤゲート回路ＡＤ５の出力端子に接続さ
れ、そのソースは、接地端子ＶＳＳに接続され、そのド
レインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・
・）の他端に接続される。ＡＮＤゲート回路ＡＤ５に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）、書き込みビット線シンク信号ＷＢ
ＬＳＮＫ及び書き込みデータＤＡＴＡが入力される。
【０８３１】ii. 書き込み電流波形制御回路・設定回
路 書き込みワード線ドライブ信号ＷＰ＜０＞〜ＷＰ＜３
＞，ＷＳ＜０＞〜ＷＳ＜３＞及び書き込みワード線シン
ク信号ＷＷＬＳＮＫを生成する書き込み電流波形制御回
路・設定回路については、上述したように、図６８の回
路をそのまま使用できる。ここでは、書き込みビット線
ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞，ＢＳ＜０＞〜Ｂ
Ｓ＜３＞及び書き込みビット線シンク信号ＷＢＬＳＮＫ
を生成する書き込み電流波形制御回路・設定回路の例に
ついて説明する。
【０８３２】図９６は、図６５における書き込み電流波
形制御回路・設定回路１６Ａ−２の例を示している。同
図では、書き込み電流波形制御回路・設定回路１６Ａ−
２の１カラム分についてのみ示す。よって、実際は、図
９６に示す要素（書き込みビット線ドライバ／シンカー
・トリガ回路２６及び設定回路２３Ｂ）が、カラムの数
だけ存在する。
【０８３３】書き込み電流波形制御回路・設定回路１６
Ａ−２は、書き込みビット線ドライバ／シンカー・トリ
ガ回路２６及び設定回路２３Ｂから構成される。
【０８３４】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥに基づいて、
書き込みビット線ドライブ信号（電流波形生成信号）Ｂ
Ｐ＜０＞〜ＢＰ＜３＞及び書き込みビット線シンク信号
ＷＢＬＳＮＫを生成する。
【０８３５】設定回路２３Ｂは、設定データに基づい
て、書き込みビット線ドライブ信号（電流波形生成信
号）ＢＳ＜０＞〜ＢＳ＜３＞を出力する。設定データ
は、プログラム信号ＰＲＯＧ、アドレス信号（カラム
ｉ）及び入力データＤ＜０＞〜Ｄ＜３＞に基づいて、予
め、設定回路２３Ｂ内の記憶素子（ヒューズ素子、ＴＭ
Ｒ素子など）にプログラムされる。
【０８３６】設定データのプログラムは、ウェハ状態、
アセンブリ後の製品状態など、どのような時期に行って
もよい。アセンブリ後に、設定データのプログラムを行
う場合には、入力データＤ＜０＞〜Ｄ＜３＞は、例え
ば、データ入力ピン、アドレスピンや、専用ピンなどか
ら入力し、設定回路２３Ｂに設定データを登録すること
ができる。
【０８３７】書き込み信号ＷＲＩＴＥは、書き込み動作
時に“Ｈ”となる信号である。
【０８３８】書き込みワード線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥが“Ｈ”にな
ると、書き込みビット線シンク信号ＷＢＬＳＮＫを
“Ｈ”にすると共に、例えば、所定のタイミングで、書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞を
“Ｈ”及び“Ｌ”に設定する。
【０８３９】設定回路２３Ｂは、常に、書き込みビット
線ドライブ信号ＢＳ＜０＞〜ＢＳ＜３＞を出力してい
る。
【０８４０】書き込みビット線ドライブ信号ＢＰ＜０＞
〜ＢＰ＜３＞は、書き込みビット線電流の電流波形の基
となる信号である。これに対し、書き込みビット線ドラ
イブ信号ＢＳ＜０＞〜ＢＳ＜３＞は、書き込みビット線
ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞（電流波形の基と
なる信号）を選択する機能を持つ。
【０８４１】即ち、図９５の書き込みビット線ドライバ
の構成から明らかなように、書き込みビット線ドライブ
信号ＢＳ＜ｉ＞が“Ｈ”のとき、書き込みビット線ドラ
イブ信号ＢＰ＜ｉ＞の波形にほぼ等しい波形を有する電
流が、書き込みビット線ＷＢＬｉに供給される。
【０８４２】図９７は、図６５における書き込み電流波
形制御回路・設定回路１７Ａ−２の例を示している。同
図では、書き込み電流波形制御回路・設定回路１７Ａ−
２の１カラム分についてのみ示す。よって、実際は、図
９７に示す要素（書き込みビット線ドライバ／シンカー
・トリガ回路２６及び設定回路２３Ｂ）が、カラムの数
だけ存在する。
【０８４３】書き込み電流波形制御回路・設定回路１７
Ａ−２は、書き込みビット線ドライバ／シンカー・トリ
ガ回路２６及び設定回路２３Ｂから構成される。
【０８４４】書き込みビット線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥに基づいて、
書き込みビット線ドライブ信号（電流波形生成信号）Ｂ
Ｐ＜０＞〜ＢＰ＜３＞及び書き込みビット線シンク信号
ＷＢＬＳＮＫを生成する。
【０８４５】設定回路２３Ｂは、設定データに基づい
て、書き込みビット線ドライブ信号（電流波形生成信
号）ＢＳ＜０＞〜ＢＳ＜３＞を出力する。設定データ
は、プログラム信号ＰＲＯＧ、アドレス信号（カラム
ｉ）及び入力データＤ＜０＞〜Ｄ＜３＞に基づいて、予
め、設定回路２３Ｂ内の記憶素子（ヒューズ素子、ＴＭ
Ｒ素子など）にプログラムされる。
【０８４６】設定データのプログラムは、ウェハ状態、
アセンブリ後の製品状態など、どのような時期に行って
もよい。アセンブリ後に、設定データのプログラムを行
う場合には、入力データＤ＜０＞〜Ｄ＜３＞は、例え
ば、データ入力ピン、アドレスピンや、専用ピンなどか
ら入力し、設定回路２３Ｂに設定データを登録すること
ができる。
【０８４７】書き込み信号ＷＲＩＴＥは、書き込み動作
時に“Ｈ”となる信号である。
【０８４８】書き込みワード線ドライバ／シンカー・ト
リガ回路２６は、書き込み信号ＷＲＩＴＥが“Ｈ”にな
ると、書き込みビット線シンク信号ＷＢＬＳＮＫを
“Ｈ”にすると共に、例えば、所定のタイミングで、書
き込みビット線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞を
“Ｈ”及び“Ｌ”に設定する。
【０８４９】設定回路２３Ｂは、常に、書き込みビット
線ドライブ信号ＢＳ＜０＞〜ＢＳ＜３＞を出力してい
る。
【０８５０】書き込みビット線ドライブ信号ＢＰ＜０＞
〜ＢＰ＜３＞は、書き込みビット線電流の電流波形の基
となる信号である。書き込みビット線ドライブ信号ＢＳ
＜０＞〜ＢＳ＜３＞は、書き込みビット線ドライブ信号
ＢＰ＜０＞〜ＢＰ＜３＞を選択する機能を持つ。
【０８５１】ここで、図９６の書き込み電流波形制御回
路・設定回路１６Ａ−２と、図９７の書き込み電流波形
制御回路・設定回路１７Ａ−２は、共に、書き込みビッ
ト線ドライブ信号ＢＰ＜０＞〜ＢＰ＜３＞，ＢＳ＜０＞
〜ＢＳ＜３＞及び書き込みビット線シンク信号ＷＢＬＳ
ＮＫを出力している。つまり、書き込みビット線電流の
電流波形は、書き込みビット線電流の向き（書き込みデ
ータ）によらず、同じとなる。
【０８５２】また、図９６の書き込み電流波形制御回路
・設定回路１６Ａ−２の構成と、図９７の書き込み電流
波形制御回路・設定回路１７Ａ−２の構成は、完全に、
同一となる。例えば、図７２の回路を、ビット線ドライ
バ／シンカー・トリガ回路２６として、図７５の回路
を、設定回路２３Ｂとして、それぞれ使用できる。
【０８５３】従って、レイアウト的に可能ならば、図９
６の書き込み電流波形制御回路・設定回路１６Ａ−２
と、図９７の書き込み電流波形制御回路・設定回路１７
Ａ−２とを、１つにまとめても構わない。
【０８５４】iii. まとめ 以上、説明したように、磁気ランダムアクセスメモリの
回路例４によれば、書き込みワード／ビット線に対する
書き込み電流の電流供給／遮断タイミング、大きさ及び
その時間的変化（電流波形）を、書き込みワード／ビッ
ト線毎に、プログラミングにより設定できる。これによ
り、例えば、実施例１〜１０の書き込み原理を実現可能
にし、ＴＭＲ素子の記憶層の磁化反転を確実に行い、書
き込み特性の向上を図ることができる。
【０８５５】また、回路例４では、書き込みビット線ド
ライブ信号ＢＰ＜０＞〜ＢＰ＜３＞，ＢＳ＜０＞〜ＢＳ
＜３＞を、書き込みビット線電流の向き（書き込みデー
タ）によらず、共有化しているため、書き込み電流波形
制御回路・設定回路の構成を簡略化することができる。
【０８５６】(3) メモリセルアレイを積み重ねる場合 近年では、メモリセル（ＴＭＲ素子）の高集積化を実現
するため、半導体基板（チップ）上にメモリセルアレイ
を複数段に積み重ねるセルアレイ構造が数多く提案され
ている。
【０８５７】本発明に関わる書き込み原理及びこれを実
現する回路方式については、上述した通りであるが、こ
れらを、複数段に積み重ねられたメモリセルアレイを有
する磁気ランダムアクセスメモリに適用することも可能
である。
【０８５８】i. チップ毎又はセルアレイ毎に設定する
場合 まず、書き込みワード／ビット線電流の電流波形をチッ
プ毎又はセルアレイ毎に設定する場合の例について説明
する。
【０８５９】図９８は、複数段に積み重ねられたメモリ
セルアレイを有する磁気ランダムアクセスメモリの概略
を示している。
【０８６０】これは、上述の「 (1) チップ毎又はセル
アレイ毎に設定する場合」の回路例１〜３を、複数段に
積み重ねられたメモリセルアレイを有する磁気ランダム
アクセスメモリに適用した場合に相当する。
【０８６１】半導体基板（磁気ランダムアクセスメモリ
チップ）１１Ａ上には、ｎ（ｎは、複数）段に、メモリ
セルアレイ１２−１，１２−２，・・・１２−ｎが積み
重ねられている。ここで、メモリセルアレイ１２−１，
１２−２，・・・１２−ｎは、それぞれ、周辺回路の一
部、例えば、ロウデコーダ＆書き込みワード線ドライバ
／シンカー、カラムデコーダ＆書き込みビット線ドライ
バ／シンカーなどを含んでいるものとする。
【０８６２】入力データは、データ入力レシーバ１９を
経由して、セレクタ３４に入力される。セレクタ３４
は、入力データを、選択されたメモリセルアレイ１２−
ｉに転送する。なお、セレクタ３４の代わりに、デマル
チプレクサを用いてもよい。
【０８６３】出力データは、メモリセルアレイ１２−
１，１２−２，・・・１２−ｎのセンスアンプ２０か
ら、セレクタ３５を経由して、データ出力ドライバ２１
に転送される。セレクタ３５は、選択されたメモリセル
アレイ１２−ｉのセンスアンプ２０からの出力データ
を、データ出力ドライバ２１に転送する。なお、セレク
タ３５の代わりに、マルチプレクサを用いてもよい。
【０８６４】設定回路２３には、書き込みワード／ビッ
ト線電流の電流波形を決定する設定データが記憶され
る。また、書き込み電流波形制御回路２４は、制御回路
２２からの書き込み信号ＷＲＩＴＥ及び設定回路２３か
らの設定データに基づいて、実際に、書き込みワード／
ビット線電流の電流波形を決定する。
【０８６５】電流波形は、全てのメモリセルアレイで共
通であってもよいし（チップ毎の設定）、メモリセルア
レイ毎に異なるようにしてもよい（メモリセルアレイ毎
の設定）。後者の場合には、設定回路２３及び書き込み
電流波形制御回路２４は、メモリセルアレイ毎に設けら
れる。
【０８６６】書き込み電流波形制御回路２４は、書き込
みワード／ビット線ドライブ信号をメモリセルアレイ１
２−１，１２−２，・・・１２−ｎに出力する。
【０８６７】ii. 書き込みワード／ビット線毎に設定
する場合 次に、書き込みワード／ビット線電流の電流波形を書き
込みワード／ビット線毎に設定する場合の例について説
明する。
【０８６８】図９９は、複数段に積み重ねられたメモリ
セルアレイを有する磁気ランダムアクセスメモリの概略
を示している。
【０８６９】これは、上述の「 (2) 書き込みワード／
ビット線毎に設定する場合」の回路例１〜４を、複数段
に積み重ねられたメモリセルアレイを有する磁気ランダ
ムアクセスメモリに適用した場合に相当する。
【０８７０】半導体基板（磁気ランダムアクセスメモリ
チップ）１１Ａ上には、ｎ（ｎは、複数）段に、メモリ
セルアレイ１２−１，１２−２，・・・１２−ｎが積み
重ねられている。ここで、メモリセルアレイ１２−１，
１２−２，・・・１２−ｎは、それぞれ、周辺回路の一
部、例えば、ロウデコーダ＆書き込みワード線ドライバ
／シンカー、カラムデコーダ＆書き込みビット線ドライ
バ／シンカーなどを含んでいるものとする。
【０８７１】入力データは、データ入力レシーバ１９を
経由して、セレクタ３４に入力される。セレクタ３４
は、入力データを、選択されたメモリセルアレイ１２−
ｉに転送する。なお、セレクタ３４の代わりに、デマル
チプレクサを用いてもよい。
【０８７２】出力データは、メモリセルアレイ１２−
１，１２−２，・・・１２−ｎのセンスアンプ２０か
ら、セレクタ３５を経由して、データ出力ドライバ２１
に転送される。セレクタ３５は、選択されたメモリセル
アレイ１２−ｉのセンスアンプ２０からの出力データ
を、データ出力ドライバ２１に転送する。なお、セレク
タ３５の代わりに、マルチプレクサを用いてもよい。
【０８７３】制御回路２２からの書き込み信号ＷＲＩＴ
Ｅは、メモリセルアレイ１２−１，１２−２，・・・１
２−ｎに供給される。メモリセルアレイ１２−１，１２
−２，・・・１２−ｎは、それぞれ、書き込み電流波形
制御回路・設定回路を有している。
【０８７４】書き込み電流波形制御回路・設定回路内の
設定回路には、書き込みワード／ビット線電流の電流波
形を決定する設定データが記憶される。また、書き込み
電流波形制御回路・設定回路は、書き込み信号ＷＲＩＴ
Ｅ及び設定データに基づいて、書き込みワード／ビット
線毎に、実際に、書き込みワード／ビット線電流の電流
波形を決定する。
【０８７５】iii. まとめ 以上、説明したように、本発明に関わる書き込み原理及
びそれを実現する回路方式は、複数段に積み重ねられた
メモリセルアレイを有する磁気ランダムアクセスメモリ
にも適用可能である。
【０８７６】従って、このような複数段に積み重ねられ
たメモリセルアレイを有する磁気ランダムアクセスメモ
リにおいても、書き込みワード／ビット線に対する書き
込み電流の電流供給／遮断タイミング、大きさ及びその
時間的変化（電流波形）を、書き込みワード／ビット線
毎に、プログラミングにより設定できる。これにより、
ＴＭＲ素子の記憶層の磁化反転を確実に行い、書き込み
特性の向上を図ることができる。
【０８７７】(4) 実施例９のためのワード線／ビット
線ドライバ／シンカー 実施例９は、書き込みワード線電流の大きさ及び書き込
みビット線電流の大きさをアナログ的に変化させ、合成
磁界Ｈｘ＋Ｈｙの向き及び強さをアナログ的に変化させ
る例である。
【０８７８】これを実現するためのロウデコーダ＆書き
込みワード線ドライバ／シンカーとカラムデコーダ＆書
き込みビット線ドライバ／シンカーについて説明する。
【０８７９】 ロウデコーダ＆書き込みワード線ドラ
イバ／シンカー 図１００は、ロウデコーダ＆書き込みワード線ドライバ
／シンカーの回路例を示している。
【０８８０】ロウデコーダ＆書き込みワード線ドライバ
（１ロウ分）１４は、ＮＡＮＤゲート回路ＴＮＤ１、Ｐ
チャネルＭＯＳトランジスタＴＰ１，ＴＰａ〜ＴＰｄ、
ＮチャネルＭＯＳトランジスタＴＮａ〜ＴＮｃ及びキャ
パシタＣＰ１から構成される。
【０８８１】ＰチャネルＭＯＳトランジスタＴＰ１のゲ
ートは、ＮＡＮＤゲート回路ＴＮＤ１の出力端子に接続
され、そのソースは、ＰチャネルＭＯＳトランジスタＴ
Ｐａを経由して電源端子ＶＤＤに接続され、そのドレイ
ンは、書き込みワード線ＷＷＬｉ（ｉ＝１，・・・）の
一端に接続される。
【０８８２】書き込みワード線シンカー（１ロウ分）１
５は、ＮチャネルＭＯＳトランジスタＴＮ１から構成さ
れる。ＮチャネルＭＯＳトランジスタＴＮ１のソース
は、接地端子ＶＳＳに接続され、そのドレインは、書き
込みワード線ＷＷＬｉ（ｉ＝１，・・・）の他端に接続
される。
【０８８３】ＮＡＮＤゲート回路ＴＮＤ１には、複数ビ
ットから構成されるロウアドレス信号（ロウｉ毎に異な
る）及び書き込みワード線ドライブ信号ＷＷＬＤＲＶが
入力され、ＮチャネルＭＯＳトランジスタＴＮ１のゲー
トには、書き込みワード線シンク信号ＷＷＬＳＮＫが入
力される。
【０８８４】選択されたロウｉでは、ロウアドレス信号
の全てのビットが“Ｈ”となる。このため、選択された
ロウｉでは、書き込みワード線ドライブ信号ＷＷＬＤＲ
Ｖが“Ｈ”となったときに、ＰチャネルＭＯＳトランジ
スタＴＰ１がオン状態となる。また、書き込みワード線
シンク信号ＷＷＬＳＮＫが“Ｈ”となると、Ｎチャネル
ＭＯＳトランジスタＴＮ１がオン状態となる。
【０８８５】ＰチャネルＭＯＳトランジスタＴＰ１とＮ
チャネルＭＯＳトランジスタＴＮ１が共にオン状態とな
ると、書き込みワード線電流は、ロウデコーダ＆書き込
みワード線ドライバ１４から、書き込みワード線ＷＷＬ
ｉを経由して、書き込みワード線シンカー１５に向かっ
て流れる。
【０８８６】ここで、本例では、書き込みワード線ＷＷ
Ｌｉに流れる書き込みワード線電流の大きさは、Ｐチャ
ネルＭＯＳトランジスタＴＰａのゲート電位ＶＰＧＷに
よって決定される。ＶＰＧＷは、キャパシタＣＰ１の一
端の電位であるが、その電位は、制御信号ｂＷＷＬＣＴ
Ｒ及びリセット信号ＲＥＳＥＴが共に“Ｌ”になると、
アナログ的に変化する。
【０８８７】即ち、リセット信号ＲＥＳＥＴが“Ｌ”の
とき、制御信号ｂＷＷＬＣＴＲが“Ｌ”になると、定電
流ｉ１は、カレントミラー回路ＴＮａ，ＴＮｂ及びカレ
ントミラー回路ＴＰｂ，ＴＰｃを経由して、キャパシタ
ＣＰ１に供給される。その結果、キャパシタＣＰ１の一
端の電位ＶＰＧＷは、次第に上昇し、書き込みワード線
電流は、次第に小さくなる。
【０８８８】このようなロウデコーダ＆書き込みワード
線ドライバ／シンカーによれば、書き込みワード線ドラ
イブ信号ＷＷＬＤＲＶ及び書き込みワード線シンク信号
ＷＷＬＳＮＫが“Ｈ”又は“Ｌ”になるタイミングを制
御することにより、選択されたロウｉ内の書き込みワー
ド線ＷＷＬｉに書き込み電流を流すタイミング及びその
書き込みワード線ＷＷＬｉに流れる書き込み電流を遮断
するタイミングを制御することができる。
【０８８９】また、書き込みワード線ＷＷＬｉに流れる
書き込み電流の大きさは、ＰチャネルＭＯＳトランジス
タＴＰａのゲート電位ＶＰＧＷを制御することにより、
アナログ的に変化させることができる。なお、ＶＰＧＷ
の電位変化範囲を規定すれば、書き込みワード線ＷＷＬ
ｉに流れる書き込み電流の大きさは、ＶＰＧＷの値に正
確に比例した形で、変化させることができる。
【０８９０】さらに、書き込みワード線ドライブ信号Ｗ
ＷＬＤＲＶを“Ｌ”に設定した後、書き込みワード線シ
ンク信号ＷＷＬＳＮＫを“Ｌ”に設定すれば、書き込み
動作後の書き込みワード線ＷＷＬｉの電位を完全に０Ｖ
にすることができる。
【０８９１】なお、定電流ｉ１は、例えば、図１０２に
示すような定電流回路により生成される。
【０８９２】 カラムデコーダ＆書き込みビット線ド
ライバ／シンカー 図１０１は、カラムデコーダ＆書き込みビット線ドライ
バ／シンカーの回路例を示している。
【０８９３】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー（１カラム分）１６Ａは、ＮＡＮＤゲート
回路ＱＮＤ１、ＡＮＤゲート回路ＱＡＤ１、Ｐチャネル
ＭＯＳトランジスタＱＰ１，ＴＰａ，ＴＰｂ、Ｎチャネ
ルＭＯＳトランジスタＱＮ１，ＴＮａ，ＴＮｂ，ＴＮｄ
及びキャパシタＣＰ２から構成される。
【０８９４】ＰチャネルＭＯＳトランジスタＱＰ１のゲ
ートは、ＮＡＮＤゲート回路ＱＮＤ１の出力端子に接続
され、そのソースは、ＰチャネルＭＯＳトランジスタＴ
Ｐａを経由して電源端子ＶＤＤに接続され、そのドレイ
ンは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）の
一端に接続される。ＮチャネルＭＯＳトランジスタＱＮ
１のゲートは、ＡＮＤゲート回路ＱＡＤ１の出力端子に
接続され、そのソースは、接地端子ＶＳＳに接続され、
そのドレインは、書き込みビット線ＷＢＬｉの一端に接
続される。
【０８９５】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー（１カラム分）１７Ａは、ＮＡＮＤゲート
回路ＱＮＤ２、ＡＮＤゲート回路ＱＡＤ２、Ｐチャネル
ＭＯＳトランジスタＱＰ２，ＴＰｅ及びＮチャネルＭＯ
ＳトランジスタＱＮ２から構成される。
【０８９６】ＰチャネルＭＯＳトランジスタＱＰ２のゲ
ートは、ＮＡＮＤゲート回路ＱＮＤ２の出力端子に接続
され、そのソースは、ＰチャネルＭＯＳトランジスタＴ
Ｐｅを経由して電源端子ＶＤＤに接続され、そのドレイ
ンは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）の
他端に接続される。ＮチャネルＭＯＳトランジスタＱＮ
２のゲートは、ＡＮＤゲート回路ＱＡＤ２の出力端子に
接続され、そのソースは、接地端子ＶＳＳに接続され、
そのドレインは、書き込みビット線ＷＢＬｉの他端に接
続される。
【０８９７】ＮＡＮＤゲート回路ＱＮＤ１，ＱＮＤ２に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）及び書き込みビット線ドライブ信号
ＷＢＬＤＲＶが入力される。ＡＮＤゲート回路ＱＡＤ
１，ＱＡＤ２には、複数ビットから構成されるカラムア
ドレス信号（カラムｉ毎に異なる）及び書き込みビット
線シンク信号ＷＢＬＳＮＫが入力される。
【０８９８】また、ＮＡＮＤゲート回路ＱＮＤ１及びＡ
ＮＤゲート回路ＱＡＤ２には、書き込みデータＤＡＴＡ
（“Ｈ”又は“Ｌ”）が入力され、ＮＡＮＤゲート回路
ＱＮＤ２及びＡＮＤゲート回路ＱＡＤ１には、書き込み
データＤＡＴＡの反転信号ｂＤＡＴＡが入力される。
【０８９９】選択されたカラムｉでは、カラムアドレス
信号の全てのビットが“Ｈ”となる。このため、選択さ
れたカラムｉでは、書き込みビット線ドライブ信号ＷＢ
ＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫ
が“Ｈ”になったとき、書き込みデータＤＡＴＡの値に
応じた向きを有する書き込みビット線電流が、書き込み
ビット線ＷＢＬｉに流れる。
【０９００】例えば、書き込みデータＤＡＴＡが“１”
（＝“Ｈ”）のときには、ＰチャネルＭＯＳトランジス
タＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ２がオ
ン状態となるため、カラムデコーダ＆書き込みビット線
ドライバ／シンカー１６Ａからカラムデコーダ＆書き込
みビット線ドライバ／シンカー１７Ａに向かう書き込み
ビット線電流が流れる。
【０９０１】また、書き込みデータＤＡＴＡが“０”
（＝“Ｌ”）のときには、ＰチャネルＭＯＳトランジス
タＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ１がオ
ン状態となるため、カラムデコーダ＆書き込みビット線
ドライバ／シンカー１７Ａからカラムデコーダ＆書き込
みビット線ドライバ／シンカー１６Ａに向かう書き込み
ビット線電流が流れる。
【０９０２】ここで、本例では、書き込みビット線ＷＢ
Ｌｉに流れる書き込み電流の大きさは、ＰチャネルＭＯ
ＳトランジスタＴＰａ，ＴＰｅのゲート電位ＶＰＧＢに
よって決定される。ＶＰＧＢは、キャパシタＣＰ２の一
端の電位であるが、その電位は、制御信号ＷＢＬＣＴＲ
が“Ｈ”、リセット信号ＲＥＳＥＴが“Ｌ”になると、
アナログ的に変化する。
【０９０３】即ち、リセット信号ＲＥＳＥＴの反転信号
ｂＲＥＳＥＴが“Ｈ”のとき、制御信号ＷＢＬＣＴＲが
“Ｈ”になると、定電流ｊ１は、カレントミラー回路Ｔ
Ｎａ，ＴＮｂを経由して、ＮチャネルＭＯＳトランジス
タＴＮｄに流れる。この電流は、キャパシタＣＰ２の一
端の電荷を放電する。その結果、キャパシタＣＰ２の一
端の電位ＶＰＧＢは、次第に低下し、書き込みビット線
電流は、次第に大きくなる。
【０９０４】このようなカラムデコーダ＆書き込みビッ
ト線ドライバ／シンカーによれば、書き込みビット線ド
ライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信
号ＷＢＬＳＮＫが“Ｈ”又は“Ｌ”になるタイミングを
制御することにより、選択されたカラムｉ内の書き込み
ビット線ＷＢＬｉに書き込み電流を流すタイミング及び
その書き込みビット線ＷＢＬｉに流れる書き込み電流を
遮断するタイミングを制御することができる。
【０９０５】また、書き込みビット線ＷＢＬｉに流れる
書き込み電流の大きさは、ＰチャネルＭＯＳトランジス
タＴＰａ，ＴＰｅのゲート電位ＶＰＧＢを制御すること
により、アナログ的に変化させることができる。なお、
ＶＰＧＢの電位変化範囲を規定すれば、書き込みビット
線ＷＢＬｉに流れる書き込み電流の大きさは、ＶＰＧＢ
の値に正確に比例した形で、変化させることができる。
【０９０６】さらに、書き込みビット線ドライブ信号Ｗ
ＢＬＤＲＶを“Ｌ”に設定した後、書き込みビット線シ
ンク信号ＷＢＬＳＮＫを“Ｌ”に設定すれば、書き込み
動作後の書き込みビット線ＷＢＬｉの電位を完全に０Ｖ
にすることができる。
【０９０７】なお、定電流ｊ１は、例えば、図１０２に
示すような定電流回路により生成される。
【０９０８】 動作波形例 図１０３は、図１００の書き込みワード線ドライバ／シ
ンカー及び図１０１の書き込みビット線ドライバ／シン
カーの動作波形例を示している。
【０９０９】書き込みワード線ドライブ信号ＷＷＬＤＲ
Ｖ及び書き込みワード線シンク信号ＷＷＬＳＮＫが
“Ｈ”になると、書き込みワード線電流が書き込みワー
ド線ＷＷＬｉに流れる。
【０９１０】リセット信号ＲＥＳＥＴが“Ｌ”及び制御
信号ｂＷＷＬＣＴＲが“Ｌ”になると、図１００のキャ
パシタＣＰ１が次第に充電されるため、ＶＰＧＷの値
は、次第に上昇していく。
【０９１１】このＶＰＧＷの変化に対応して、書き込み
ワード線電流も、アナログ的に変化する。
【０９１２】一方、書き込みビット線ドライブ信号ＷＢ
ＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫ
が“Ｈ”になると、書き込みビット線電流が書き込みビ
ット線ＷＢＬｉに流れる。
【０９１３】リセット信号ＲＥＳＥＴが“Ｌ”及び制御
信号ＷＢＬＣＴＲが“Ｈ”になると、図１０１のキャパ
シタＣＰ２の電荷が次第に放電されるため、ＶＰＧＢの
値は、次第に低下していく。
【０９１４】このＶＰＧＢの変化に対応して、書き込み
ビット線電流も、アナログ的に変化する。
【０９１５】(5) 実施例１０のためのワード線／ビッ
ト線ドライバ／シンカー 実施例１０は、書き込みワード線電流の大きさ及び書き
込みビット線電流の大きさをアナログ的に変化させ、合
成磁界Ｈｘ＋Ｈｙの強さを一定としつつ、その向きをア
ナログ的に変化させる例である。
【０９１６】これを実現するためのロウデコーダ＆書き
込みワード線ドライバ／シンカーとカラムデコーダ＆書
き込みビット線ドライバ／シンカーについて説明する。
【０９１７】 ロウデコーダ＆書き込みワード線ドラ
イバ／シンカー 図１０４は、ロウデコーダ＆書き込みワード線ドライバ
／シンカーの回路例を示している。
【０９１８】ロウデコーダ＆書き込みワード線ドライバ
（１ロウ分）１４は、ＮＡＮＤゲート回路ＴＮＤ１及び
ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰａから構成
される。ＰチャネルＭＯＳトランジスタＴＰ１のゲート
は、ＮＡＮＤゲート回路ＴＮＤ１の出力端子に接続さ
れ、そのソースは、ＰチャネルＭＯＳトランジスタＴＰ
ａを経由して電源端子ＶＤＤに接続され、そのドレイン
は、書き込みワード線ＷＷＬｉ（ｉ＝１，・・・）の一
端に接続される。
【０９１９】書き込みワード線シンカー（１ロウ分）１
５は、ＮチャネルＭＯＳトランジスタＴＮ１から構成さ
れる。ＮチャネルＭＯＳトランジスタＴＮ１のソース
は、接地端子ＶＳＳに接続され、そのドレインは、書き
込みワード線ＷＷＬｉ（ｉ＝１，・・・）の他端に接続
される。
【０９２０】ＮＡＮＤゲート回路ＴＮＤ１には、複数ビ
ットから構成されるロウアドレス信号（ロウｉ毎に異な
る）及び書き込みワード線ドライブ信号ＷＷＬＤＲＶが
入力され、ＮチャネルＭＯＳトランジスタＴＮ１のゲー
トには、書き込みワード線シンク信号ＷＷＬＳＮＫが入
力される。
【０９２１】選択されたロウｉでは、ロウアドレス信号
の全てのビットが“Ｈ”となる。このため、選択された
ロウｉでは、書き込みワード線ドライブ信号ＷＷＬＤＲ
Ｖが“Ｈ”となったときに、ＰチャネルＭＯＳトランジ
スタＴＰ１がオン状態となる。また、書き込みワード線
シンク信号ＷＷＬＳＮＫが“Ｈ”となると、Ｎチャネル
ＭＯＳトランジスタＴＮ１がオン状態となる。
【０９２２】ＰチャネルＭＯＳトランジスタＴＰ１とＮ
チャネルＭＯＳトランジスタＴＮ１が共にオン状態とな
ると、書き込みワード線電流は、ロウデコーダ＆書き込
みワード線ドライバ１４から、書き込みワード線ＷＷＬ
ｉを経由して、書き込みワード線シンカー１５に向かっ
て流れる。
【０９２３】ここで、本例では、書き込みワード線ＷＷ
Ｌｉに流れる書き込みワード線電流の大きさは、Ｐチャ
ネルＭＯＳトランジスタＴＰａのゲート電位ＶＰＧＷに
よって決定される。ＶＰＧＷは、例えば、図１０６に示
すようなＶＰＧＷ生成回路により生成される。
【０９２４】リセット信号ＲＥＳＥＴが“Ｌ”のとき、
制御信号ｂＷＣＴＲが“Ｌ”になると、定電流ｉ１は、
カレントミラー回路ＴＮａ，ＴＮｂ及びカレントミラー
回路ＴＰｂ，ＴＰｃを経由して、キャパシタＣＰ１に供
給される。その結果、ＮチャネルＭＯＳトランジスタＴ
Ｎｇに多くの電流が流れ、ＶＰＧＢは、低下する。
【０９２５】一方、制御信号ＷＣＴＲは、“Ｈ”である
ため、定電流ｊ１は、ＮチャネルＭＭＯＳトランジスタ
ＴＮｆ，ＴＮｇに流れる電流を決定する。つまり、上述
のように、ＮチャネルＭＯＳトランジスタＴＮｇに多く
の電流が流れ、ＶＰＧＢが低下すると、ＶＰＧＷは、上
昇する。その結果、書き込みワード線電流は、次第に小
さくなる。
【０９２６】本例では、書き込みワード線電流と書き込
みビット線電流の合計値は、定電流ｊ１により決定され
る。また、定電流ｉ１は、書き込みビット線電流の値を
決定する。即ち、書き込みワード線電流の値は、書き込
みワード線電流と書き込みビット線電流の合計値から書
き込みビット線電流の値を引いた値となる。
【０９２７】このようなロウデコーダ＆書き込みワード
線ドライバ／シンカーによれば、書き込みワード線ドラ
イブ信号ＷＷＬＤＲＶ及び書き込みワード線シンク信号
ＷＷＬＳＮＫが“Ｈ”又は“Ｌ”になるタイミングを制
御することにより、選択されたロウｉ内の書き込みワー
ド線ＷＷＬｉに書き込み電流を流すタイミング及びその
書き込みワード線ＷＷＬｉに流れる書き込み電流を遮断
するタイミングを制御することができる。
【０９２８】また、書き込みワード線ＷＷＬｉに流れる
書き込み電流の大きさは、ＰチャネルＭＯＳトランジス
タＴＰａのゲート電位ＶＰＧＷを制御することにより、
アナログ的に変化させることができる。なお、ＶＰＧＷ
の電位変化範囲を規定すれば、書き込みワード線ＷＷＬ
ｉに流れる書き込み電流の大きさは、ＶＰＧＷの値に正
確に比例した形で、変化させることができる。
【０９２９】さらに、書き込みワード線ドライブ信号Ｗ
ＷＬＤＲＶを“Ｌ”に設定した後、書き込みワード線シ
ンク信号ＷＷＬＳＮＫを“Ｌ”に設定すれば、書き込み
動作後の書き込みワード線ＷＷＬｉの電位を完全に０Ｖ
にすることができる。
【０９３０】なお、定電流ｉ１は、例えば、図１０７に
示すような定電流回路により生成される。
【０９３１】 カラムデコーダ＆書き込みビット線ド
ライバ／シンカー 図１０５は、カラムデコーダ＆書き込みビット線ドライ
バ／シンカーの回路例を示している。
【０９３２】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー（１カラム分）１６Ａは、ＮＡＮＤゲート
回路ＱＮＤ１、ＡＮＤゲート回路ＱＡＤ１、Ｐチャネル
ＭＯＳトランジスタＱＰ１，ＴＰａ及びＮチャネルＭＯ
ＳトランジスタＱＮ１から構成される。
【０９３３】ＰチャネルＭＯＳトランジスタＱＰ１のゲ
ートは、ＮＡＮＤゲート回路ＱＮＤ１の出力端子に接続
され、そのソースは、ＰチャネルＭＯＳトランジスタＴ
Ｐａを経由して電源端子ＶＤＤに接続され、そのドレイ
ンは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）の
一端に接続される。ＮチャネルＭＯＳトランジスタＱＮ
１のゲートは、ＡＮＤゲート回路ＱＡＤ１の出力端子に
接続され、そのソースは、接地端子ＶＳＳに接続され、
そのドレインは、書き込みビット線ＷＢＬｉの一端に接
続される。
【０９３４】カラムデコーダ＆書き込みビット線ドライ
バ／シンカー（１カラム分）１７Ａは、ＮＡＮＤゲート
回路ＱＮＤ２、ＡＮＤゲート回路ＱＡＤ２、Ｐチャネル
ＭＯＳトランジスタＱＰ２，ＴＰｅ及びＮチャネルＭＯ
ＳトランジスタＱＮ２から構成される。
【０９３５】ＰチャネルＭＯＳトランジスタＱＰ２のゲ
ートは、ＮＡＮＤゲート回路ＱＮＤ２の出力端子に接続
され、そのソースは、ＰチャネルＭＯＳトランジスタＴ
Ｐｅを経由して電源端子ＶＤＤに接続され、そのドレイ
ンは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）の
他端に接続される。ＮチャネルＭＯＳトランジスタＱＮ
２のゲートは、ＡＮＤゲート回路ＱＡＤ２の出力端子に
接続され、そのソースは、接地端子ＶＳＳに接続され、
そのドレインは、書き込みビット線ＷＢＬｉの他端に接
続される。
【０９３６】ＮＡＮＤゲート回路ＱＮＤ１，ＱＮＤ２に
は、複数ビットから構成されるカラムアドレス信号（カ
ラムｉ毎に異なる）及び書き込みビット線ドライブ信号
ＷＢＬＤＲＶが入力される。ＡＮＤゲート回路ＱＡＤ
１，ＱＡＤ２には、複数ビットから構成されるカラムア
ドレス信号（カラムｉ毎に異なる）及び書き込みビット
線シンク信号ＷＢＬＳＮＫが入力される。
【０９３７】また、ＮＡＮＤゲート回路ＱＮＤ１及びＡ
ＮＤゲート回路ＱＡＤ２には、書き込みデータＤＡＴＡ
（“Ｈ”又は“Ｌ”）が入力され、ＮＡＮＤゲート回路
ＱＮＤ２及びＡＮＤゲート回路ＱＡＤ１には、書き込み
データＤＡＴＡの反転信号ｂＤＡＴＡが入力される。
【０９３８】選択されたカラムｉでは、カラムアドレス
信号の全てのビットが“Ｈ”となる。このため、選択さ
れたカラムｉでは、書き込みビット線ドライブ信号ＷＢ
ＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫ
が“Ｈ”になったとき、書き込みデータＤＡＴＡの値に
応じた向きを有する書き込み電流が、書き込みビット線
ＷＢＬｉに流れる。
【０９３９】例えば、書き込みデータＤＡＴＡが“１”
（＝“Ｈ”）のときには、ＰチャネルＭＯＳトランジス
タＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ２がオ
ン状態となるため、カラムデコーダ＆書き込みビット線
ドライバ／シンカー１６Ａからカラムデコーダ＆書き込
みビット線ドライバ／シンカー１７Ａに向かう書き込み
電流が流れる。
【０９４０】また、書き込みデータＤＡＴＡが“０”
（＝“Ｌ”）のときには、ＰチャネルＭＯＳトランジス
タＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ１がオ
ン状態となるため、カラムデコーダ＆書き込みビット線
ドライバ／シンカー１７Ａからカラムデコーダ＆書き込
みビット線ドライバ／シンカー１６Ａに向かう書き込み
電流が流れる。
【０９４１】ここで、本例では、書き込みビット線ＷＢ
Ｌｉに流れる書き込みビット線電流の大きさは、Ｐチャ
ネルＭＯＳトランジスタＴＰａ，ＴＰｅのゲート電位Ｖ
ＰＧＢによって決定される。ＶＰＧＢは、例えば、図１
０６に示すようなＶＰＧＢ生成回路により生成される。
【０９４２】このようなカラムデコーダ＆書き込みビッ
ト線ドライバ／シンカーによれば、書き込みビット線ド
ライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信
号ＷＢＬＳＮＫが“Ｈ”又は“Ｌ”になるタイミングを
制御することにより、選択されたカラムｉ内の書き込み
ビット線ＷＢＬｉに書き込み電流を流すタイミング及び
その書き込みビット線ＷＢＬｉに流れる書き込み電流を
遮断するタイミングを制御することができる。
【０９４３】また、書き込みビット線ＷＢＬｉに流れる
書き込み電流の大きさは、ＰチャネルＭＯＳトランジス
タＴＰａ，ＴＰｅのゲート電位ＶＰＧＢを制御すること
により、アナログ的に変化させることができる。なお、
ＶＰＧＢの電位変化範囲を規定すれば、書き込みビット
線ＷＢＬｉに流れる書き込み電流の大きさは、ＶＰＧＢ
の値に正確に比例した形で、変化させることができる。
【０９４４】さらに、書き込みビット線ドライブ信号Ｗ
ＢＬＤＲＶを“Ｌ”に設定した後、書き込みビット線シ
ンク信号ＷＢＬＳＮＫを“Ｌ”に設定すれば、書き込み
動作後の書き込みビット線ＷＢＬｉの電位を完全に０Ｖ
にすることができる。
【０９４５】なお、定電流ｊ１は、例えば、図１０７に
示すような定電流回路により生成される。
【０９４６】 動作波形例 図１０８は、図１０４の書き込みワード線ドライバ／シ
ンカー及び図１０５の書き込みビット線ドライバ／シン
カーの動作波形例を示している。
【０９４７】書き込みワード線ドライブ信号ＷＷＬＤＲ
Ｖ及び書き込みワード線シンク信号ＷＷＬＳＮＫが
“Ｈ”になると、書き込みワード線電流が書き込みワー
ド線ＷＷＬｉに流れる。
【０９４８】リセット信号ＲＥＳＥＴが“Ｌ”及び制御
信号ｂＷＣＴＲが“Ｌ”になると、図１０５のＶＰＧＢ
の値は、低下し、図１０４のＶＰＧＷの値は、上昇す
る。ＶＰＧＷの変化に対応して、書き込みワード線電流
も、アナログ的に変化する。本例では、書き込みワード
線電流の値は、書き込みワード線電流と書き込みビット
線電流の合計値から書き込みビット線電流の値を引いた
値となっている。
【０９４９】一方、書き込みビット線ドライブ信号ＷＢ
ＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫ
が“Ｈ”になると、書き込みビット線電流が書き込みビ
ット線ＷＢＬｉに流れる。
【０９５０】リセット信号ＲＥＳＥＴが“Ｌ”及び制御
信号ＷＣＴＲが“Ｈ”になると、図１０５のＶＰＧＢの
値は、低下する。ＶＰＧＢの変化に対応して、書き込み
ビット線電流も、アナログ的に変化する。
【０９５１】３． その他 本発明の書き込み原理及びそれを実現する回路方式は、
セルアレイ構造のタイプにかかわらず、いかなる磁気ラ
ンダムアクセスメモリにも適用できる。
【０９５２】例えば、図１１１に示すようなクロスポイ
ント型のセルアレイ構造を有する磁気ランダムアクセス
メモリは、もちろんのこと、１つ又はそれ以上のＴＭＲ
素子に１つの読み出し選択スイッチ（ＭＯＳトランジス
タ）を接続したセルアレイ構造を有する磁気ランダムア
クセスメモリにも、本発明の書き込み原理及びそれを実
現する回路方式を適用できる。
【０９５３】また、クロスポイント型ではないが、読み
出し選択スイッチを有しない磁気ランダムアクセスメモ
リ、読み出しビット線と書き込みビットを別々に設けた
磁気ランダムアクセスメモリや、１つのＴＭＲ素子に複
数ビットを記憶させるようにした磁気ランダムアクセス
メモリなどにも、本発明の書き込み原理及びそれを実現
する回路方式を適用できる。
【０９５４】
【発明の効果】以上、説明したように、本発明の磁気ラ
ンダムアクセスメモリによれば、書き込み電流を書き込
みワード／ビット線に供給するタイミングや、書き込み
電流の電流値の時間的変化（パルス形状）などを工夫す
ることにより、ＴＭＲ素子の記憶層の磁化反転を確実に
行い、書き込み特性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明に関わる書き込み原理の実施例１の一ス
テップを示す図。
【図２】本発明に関わる書き込み原理の実施例１の一ス
テップを示す図。
【図３】本発明に関わる書き込み原理の実施例１の全ス
テップを示す図。
【図４】本発明に関わる書き込み原理の実施例２の一ス
テップを示す図。
【図５】本発明に関わる書き込み原理の実施例２の一ス
テップを示す図。
【図６】本発明に関わる書き込み原理の実施例２の一ス
テップを示す図。
【図７】本発明に関わる書き込み原理の実施例２の全ス
テップを示す図。
【図８】本発明に関わる書き込み原理の実施例３の一ス
テップを示す図。
【図９】本発明に関わる書き込み原理の実施例３の一ス
テップを示す図。
【図１０】本発明に関わる書き込み原理の実施例３の一
ステップを示す図。
【図１１】本発明に関わる書き込み原理の実施例３の全
ステップを示す図。
【図１２】本発明に関わる書き込み原理の実施例４の一
ステップを示す図。
【図１３】本発明に関わる書き込み原理の実施例４の一
ステップを示す図。
【図１４】本発明に関わる書き込み原理の実施例４の一
ステップを示す図。
【図１５】本発明に関わる書き込み原理の実施例４の全
ステップを示す図。
【図１６】本発明に関わる書き込み原理の実施例５の一
ステップを示す図。
【図１７】本発明に関わる書き込み原理の実施例５の一
ステップを示す図。
【図１８】本発明に関わる書き込み原理の実施例５の全
ステップを示す図。
【図１９】本発明に関わる書き込み原理の実施例６の一
ステップを示す図。
【図２０】本発明に関わる書き込み原理の実施例６の一
ステップを示す図。
【図２１】本発明に関わる書き込み原理の実施例６の一
ステップを示す図。
【図２２】本発明に関わる書き込み原理の実施例６の全
ステップを示す図。
【図２３】本発明に関わる書き込み原理の実施例７の一
ステップを示す図。
【図２４】本発明に関わる書き込み原理の実施例７の一
ステップを示す図。
【図２５】本発明に関わる書き込み原理の実施例７の一
ステップを示す図。
【図２６】本発明に関わる書き込み原理の実施例７の全
ステップを示す図。
【図２７】本発明に関わる書き込み原理の実施例８の一
ステップを示す図。
【図２８】本発明に関わる書き込み原理の実施例８の一
ステップを示す図。
【図２９】本発明に関わる書き込み原理の実施例８の一
ステップを示す図。
【図３０】本発明に関わる書き込み原理の実施例８の全
ステップを示す図。
【図３１】本発明に関わる書き込み原理の実施例９を示
す図。
【図３２】実施例９に関して、磁界の強さの変化の様子
を示す図。
【図３３】本発明に関わる書き込み原理の実施例９の全
ステップを示す図。
【図３４】本発明に関わる書き込み原理の実施例１０を
示す図。
【図３５】実施例１０に関して、磁界の強さの変化の様
子を示す図。
【図３６】本発明に関わる書き込み原理の実施例１０の
全ステップを示す図。
【図３７】実施例１〜１０をチップ毎又はセルアレイ毎
に実現するＭＲＡＭの回路例１の全体構成を示す図。
【図３８】回路例１の書き込みワード線ドライバ／シン
カーの例を示す図。
【図３９】回路例１の書き込みビット線ドライバ／シン
カーの例を示す図。
【図４０】回路例１の書き込み電流波形制御回路の例を
示す図。
【図４１】回路例１の書き込みワード線ドライバ／シン
カー・トリガ回路の例を示す図。
【図４２】回路例１の書き込みビット線ドライバ／シン
カー・トリガ回路の例を示す図。
【図４３】回路例１の設定回路の例を示す図。
【図４４】回路例１の設定回路内のレジスタの例を示す
図。
【図４５】回路例１の設定回路内のレジスタの例を示す
図。
【図４６】回路例１に使用されるＶｃｌａｍｐ生成回路
の例を示す図。
【図４７】回路例１の設定回路内のデコーダの例を示す
図。
【図４８】実施例１〜１０をチップ毎又はセルアレイ毎
に実現するＭＲＡＭの回路例２の全体構成を示す図。
【図４９】回路例２の書き込みワード線ドライバ／シン
カーの例を示す図。
【図５０】回路例２の書き込みビット線ドライバ／シン
カーの例を示す図。
【図５１】回路例２の書き込み電流波形制御回路の例を
示す図。
【図５２】回路例２の書き込みワード線ドライバ／シン
カー・トリガ回路の例を示す図。
【図５３】回路例２の書き込みビット線ドライバ／シン
カー・トリガ回路の例を示す図。
【図５４】回路例２に使用される波形生成回路の例を示
す図。
【図５５】回路例２に使用される波形生成回路内の遅延
回路の例を示す図。
【図５６】回路例２に使用される定電流源回路の例を示
す図。
【図５７】回路例２に関わるＭＲＡＭの動作の例を示す
波形図。
【図５８】回路例２の設定回路の例を示す図。
【図５９】回路例２の設定回路内のレジスタの例を示す
図。
【図６０】回路例２の設定回路内のデコーダの例を示す
図。
【図６１】実施例１〜１０をチップ毎又はセルアレイ毎
に実現するＭＲＡＭの回路例３の全体構成を示す図。
【図６２】回路例３の書き込みビット線ドライバ／シン
カーの例を示す図。
【図６３】回路例３の書き込みビット線ドライバ／シン
カー・トリガ回路の例を示す図。
【図６４】回路例３の書き込みビット線ドライバ／シン
カー・トリガ回路の例を示す図。
【図６５】実施例１〜１０を書き込みワード／ビット線
毎に実現するＭＲＡＭの回路例１の全体構成を示す図。
【図６６】回路例１の書き込みワード線ドライバ／シン
カーの例を示す図。
【図６７】回路例１の書き込みビット線ドライバ／シン
カーの例を示す図。
【図６８】回路例１の書き込み電流波形制御回路・設定
回路の例を示す図。
【図６９】回路例１の書き込み電流波形制御回路・設定
回路の例を示す図。
【図７０】回路例１の書き込み電流波形制御回路・設定
回路の例を示す図。
【図７１】回路例１の書き込みワード線ドライバ／シン
カー・トリガ回路の例を示す図。
【図７２】回路例１の書き込みビット線ドライバ／シン
カー・トリガ回路の例を示す図。
【図７３】回路例１の書き込みビット線ドライバ／シン
カー・トリガ回路の例を示す図。
【図７４】回路例１の設定回路の例を示す図。
【図７５】回路例１の設定回路の例を示す図。
【図７６】回路例１の設定回路の例を示す図。
【図７７】回路例１に関わるＭＲＡＭの動作の例を示す
波形図。
【図７８】回路例１に関わるＭＲＡＭの動作の例を示す
波形図。
【図７９】回路例２の書き込みワード線ドライバ／シン
カー・トリガ回路の例を示す図。
【図８０】回路例２の書き込みビット線ドライバ／シン
カー・トリガ回路の例を示す図。
【図８１】回路例２の書き込みビット線ドライバ／シン
カー・トリガ回路の例を示す図。
【図８２】回路例２に使用される波形生成回路の例を示
す図。
【図８３】図８２の波形生成回路の動作波形を示す図。
【図８４】回路例２に使用される波形生成回路の例を示
す図。
【図８５】図８４の波形生成回路の動作波形を示す図。
【図８６】回路例２に使用される波形生成回路の例を示
す図。
【図８７】図８６の波形生成回路の動作波形を示す図。
【図８８】回路例２に使用される波形生成回路の例を示
す図。
【図８９】図８８の波形生成回路の動作波形を示す図。
【図９０】回路例２に関わるＭＲＡＭの動作の例を示す
波形図。
【図９１】回路例２に関わるＭＲＡＭの動作の例を示す
波形図。
【図９２】回路例３の書き込みビット線ドライバ／シン
カーの例を示す図。
【図９３】回路例３の書き込み電流波形制御回路・設定
回路の例を示す図。
【図９４】回路例３の書き込み電流波形制御回路・設定
回路の例を示す図。
【図９５】回路例４の書き込みビット線ドライバ／シン
カーの例を示す図。
【図９６】回路例４の書き込み電流波形制御回路・設定
回路の例を示す図。
【図９７】回路例４の書き込み電流波形制御回路・設定
回路の例を示す図。
【図９８】本発明に関わる回路方式を複数段に積み重ね
られたメモリセルアレイを有するＭＲＡＭに適用した場
合の概略を示す図。
【図９９】本発明に関わる回路方式を複数段に積み重ね
られたメモリセルアレイを有するＭＲＡＭに適用した場
合の概略を示す図。
【図１００】実施例９に適用される書き込みワード線ド
ライバ／シンカーの例を示す図。
【図１０１】実施例９に適用される書き込みビット線ド
ライバ／シンカーの例を示す図。
【図１０２】定電流源回路の例を示す図。
【図１０３】図１００及び図１０１の回路の動作波形を
示す図。
【図１０４】実施例１０に適用される書き込みワード線
ドライバ／シンカーの例を示す図。
【図１０５】実施例１０に適用される書き込みビット線
ドライバ／シンカーの例を示す図。
【図１０６】ＶＰＧＷ，ＶＰＧＢ生成回路の例を示す
図。
【図１０７】定電流源回路の例を示す図。
【図１０８】図１０４及び図１０５の回路の動作波形を
示す図。
【図１０９】ＴＭＲ素子の構造例を示す図。
【図１１０】ＴＭＲ素子の２つの状態を示す図。
【図１１１】磁気ランダムアクセスメモリの書き込み動
作原理を示す図。
【図１１２】ＴＭＲ曲線を示す図。
【図１１３】アステロイド曲線を示す図。
【図１１４】ＴＭＲ素子の記憶層の磁化方向を示す図。
【図１１５】従来の書き込み原理の例を示す図。
【符号の説明】
１１ ：磁気ランダムアクセスメ
モリ、 １２，１２−１〜１２−ｎ ：メモリセルアレイ、 １３ ：レファレンスセルアレ
イ、 １４，１４−１ ：ロウデコーダ＆書き込み
ワード線ドライバ、 １５ ：書き込みワード線シンカ
ー、 １６Ａ，１６Ａ−１，１７Ａ，１７Ａ−１ ：カラムデ
コーダ＆書き込みビット線ドライバ／シンカー、 １６Ｂ，１７Ｂ ：レファレンスセル用カラ
ムデコーダ＆書き込みビット線ドライバ／シンカー、 １８ ：アドレスレシーバ、 １９ ：データ入力レシーバ、 ２０ ：センスアンプ、 ２１ ：データ出力ドライバ、 ２２ ：制御回路、 ２３ ：設定回路、 ２４ ：書き込み電流波形制御回
路、 ２５ ：書き込みワード線ドライ
バ／シンカー・トリガ回路、 ２５Ｘ，２６Ｘ ：電流供給／遮断タイミン
グ決定回路、 ２５Ｙ，２６Ｙ ：電流吸収タイミング決定
回路、 ２６ ：書き込みビット線ドライ
バ／シンカー・トリガ回路、 ２７，２８ ：遅延回路、 ２９ ：プログラムデータ出力回
路、 ３０ ：入力データ転送回路、 ３１ ：Ｖｃｌａｍｐ生成回路、 ３２ ：立ち上がりタイミング決
定回路、 ３３ ：立ち下がりタイミング決
定回路、 ３４ ：定電流源回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１５年５月９日（２００３．５．９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０３２６
【補正方法】変更
【補正内容】
【０３２６】プログラムデータ出力回路２９は、設定デ
ータを記憶するためのレーザ溶断ヒューズ（laser blow
fuse）２９Ａを有している。レーザ溶断ヒューズ２９
Ａの切断の有無により、１ビットデータを記憶する。Ｐ
チャネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ
２９Ａは、電源端子ＶＤＤと接地端子ＶＳＳの間に直列
接続される。ＰチャネルＭＯＳトランジスタＰ１のゲー
トは、接地端子ＶＳＳに接続されるため、ＰチャネルＭ
ＯＳトランジスタＰ１は、常に、オン状態となってい
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０３２７
【補正方法】変更
【補正内容】
【０３２７】ＰチャネルＭＯＳトランジスタＰ１とレー
ザ溶断ヒューズ２９Ａの接続点は、インバータＩ９及び
トランスファゲートＴＧ４を経由して、インバータＩ７
の入力端に接続される。インバータＩ７の出力信号は、
ｂＴＤ＜ｊ＞となり、インバータＩ８の出力信号は、Ｔ
Ｄ＜ｊ＞となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０３３０
【補正方法】変更
【補正内容】
【０３３０】従って、レーザ溶断ヒューズ２９Ａにプロ
グラムされた設定データが、トランスファゲートＴＧ４
及びインバータＩ７〜Ｉ９を経由して、出力信号ＴＤ＜
ｊ＞，ｂＴＤ＜ｊ＞として出力される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０４７１
【補正方法】変更
【補正内容】
【０４７１】プログラムデータ出力回路２９は、設定デ
ータを記憶するためのレーザ溶断ヒューズ（laser blow
fuse）２９Ａを有している。レーザ溶断ヒューズ２９
Ａの切断の有無により、１ビットデータを記憶する。Ｐ
チャネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ
２９Ａは、電源端子ＶＤＤと接地端子ＶＳＳの間に直列
接続される。ＰチャネルＭＯＳトランジスタＰ１のゲー
トは、接地端子ＶＳＳに接続されるため、ＰチャネルＭ
ＯＳトランジスタＰ１は、常に、オン状態となってい
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０４７２
【補正方法】変更
【補正内容】
【０４７２】ＰチャネルＭＯＳトランジスタＰ１とレー
ザ溶断ヒューズ２９Ａの接続点は、インバータＩ９及び
トランスファゲートＴＧ４を経由して、インバータＩ７
の入力端に接続される。インバータＩ７の出力信号は、
ｂＴＤ＜ｊ＞となり、インバータＩ８の出力信号は、Ｔ
Ｄ＜ｊ＞となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０４７５
【補正方法】変更
【補正内容】
【０４７５】従って、レーザ溶断ヒューズ２９Ａにプロ
グラムされた設定データが、トランスファゲートＴＧ４
及びインバータＩ７〜Ｉ９を経由して、出力信号ＴＤ＜
ｊ＞，ｂＴＤ＜ｊ＞として出力される。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図４４
【補正方法】変更
【補正内容】
【図４４】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図４５
【補正方法】変更
【補正内容】
【図４５】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図５９
【補正方法】変更
【補正内容】
【図５９】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図７４
【補正方法】変更
【補正内容】
【図７４】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図７５
【補正方法】変更
【補正内容】
【図７５】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図７６
【補正方法】変更
【補正内容】
【図７６】

Claims (80)

    【特許請求の範囲】
  1. 【請求項１】 容易軸及び困難軸を有する磁気抵抗効果
    素子に、前記困難軸に平行な第１磁界を作用させ、その
    後、 前記磁気抵抗効果素子に、前記第１磁界よりも弱い前記
    困難軸に平行な第２磁界と前記容易軸に平行な第３磁界
    とを同時に作用させることを特徴とする磁気ランダムア
    クセスメモリの書き込み方法。
  2. 【請求項２】 前記第１及び第２磁界は、時間的に連続
    して、前記磁気抵抗効果素子に作用することを特徴とす
    る請求項１記載の磁気ランダムアクセスメモリの書き込
    み方法。
  3. 【請求項３】 前記第１磁界から前記第２磁界への変化
    は、磁界の強さがアナログ的に変化するように行われる
    ことを特徴とする請求項１記載の磁気ランダムアクセス
    メモリの書き込み方法。
  4. 【請求項４】 前記第１磁界から前記第２磁界への変化
    は、磁界の強さがデジタル的に変化するように行われる
    ことを特徴とする請求項１記載の磁気ランダムアクセス
    メモリの書き込み方法。
  5. 【請求項５】 前記第１及び第２磁界は、前記容易軸に
    平行な方向に流れる第１書き込み電流により発生し、前
    記第３磁界は、前記困難軸に平行な方向に流れる第２書
    き込み電流により発生することを特徴とする請求項１記
    載の磁気ランダムアクセスメモリの書き込み方法。
  6. 【請求項６】 前記第１及び第２磁界は、前記第１書き
    込み電流の電流値を時間的に変化させることにより得ら
    れることを特徴とする請求項５記載の磁気ランダムアク
    セスメモリの書き込み方法。
  7. 【請求項７】 前記第３磁界の向きは、前記磁気抵抗効
    果素子に対する書き込みデータの値を決定することを特
    徴とする請求項１記載の磁気ランダムアクセスメモリの
    書き込み方法。
  8. 【請求項８】 容易軸及び困難軸を有する磁気抵抗効果
    素子に、前記困難軸に平行な第１磁界と前記容易軸に平
    行な第２磁界とを同時に作用させ、その後、 前記磁気抵抗効果素子に、前記第２磁界よりも強い前記
    容易軸に平行な第３磁界を作用させることを特徴とする
    磁気ランダムアクセスメモリの書き込み方法。
  9. 【請求項９】 前記第２及び第３磁界は、時間的に連続
    して、前記磁気抵抗効果素子に作用することを特徴とす
    る請求項８記載の磁気ランダムアクセスメモリの書き込
    み方法。
  10. 【請求項１０】 前記第２磁界から前記第３磁界への変
    化は、磁界の強さがアナログ的に変化するように行われ
    ることを特徴とする請求項８記載の磁気ランダムアクセ
    スメモリの書き込み方法。
  11. 【請求項１１】 前記第２磁界から前記第３磁界への変
    化は、磁界の強さがデジタル的に変化するように行われ
    ることを特徴とする請求項８記載の磁気ランダムアクセ
    スメモリの書き込み方法。
  12. 【請求項１２】 前記第１磁界は、前記容易軸に平行な
    方向に流れる第１書き込み電流により発生し、前記第２
    及び第３磁界は、前記困難軸に平行な方向に流れる第２
    書き込み電流により発生することを特徴とする請求項８
    記載の磁気ランダムアクセスメモリの書き込み方法。
  13. 【請求項１３】 前記第２及び第３磁界は、前記第２書
    き込み電流の電流値を時間的に変化させることにより得
    られることを特徴とする請求項１２記載の磁気ランダム
    アクセスメモリの書き込み方法。
  14. 【請求項１４】 前記第２及び第３磁界の向きは、前記
    磁気抵抗効果素子に対する書き込みデータの値を決定す
    ることを特徴とする請求項８記載の磁気ランダムアクセ
    スメモリの書き込み方法。
  15. 【請求項１５】 容易軸及び困難軸を有する磁気抵抗効
    果素子に、前記困難軸に平行な第１磁界を作用させ、そ
    の後、 前記磁気抵抗効果素子に、前記困難軸に平行な第２磁界
    と前記容易軸に平行な第３磁界とを同時に作用させ、そ
    の後、 前記磁気抵抗効果素子に、前記容易軸に平行な第４磁界
    を作用させることを特徴とする磁気ランダムアクセスメ
    モリの書き込み方法。
  16. 【請求項１６】 前記第１及び第２磁界は、同じ強さを
    有し、時間的に連続して、前記磁気抵抗効果素子に作用
    することを特徴とする請求項１５記載の磁気ランダムア
    クセスメモリの書き込み方法。
  17. 【請求項１７】 前記第３及び第４磁界は、同じ強さを
    有し、時間的に連続して、前記磁気抵抗効果素子に作用
    することを特徴とする請求項１５記載の磁気ランダムア
    クセスメモリの書き込み方法。
  18. 【請求項１８】 前記第２磁界は、前記第１磁界よりも
    弱く、かつ、前記第１及び第２磁界は、時間的に連続し
    て、前記磁気抵抗効果素子に作用することを特徴とする
    請求項１５記載の磁気ランダムアクセスメモリの書き込
    み方法。
  19. 【請求項１９】 前記第１磁界から前記第２磁界への変
    化は、磁界の強さがアナログ的に変化するように行われ
    ることを特徴とする請求項１８記載の磁気ランダムアク
    セスメモリの書き込み方法。
  20. 【請求項２０】 前記第１磁界から前記第２磁界への変
    化は、磁界の強さがデジタル的に変化するように行われ
    ることを特徴とする請求項１８記載の磁気ランダムアク
    セスメモリの書き込み方法。
  21. 【請求項２１】 前記第４磁界は、前記第３磁界よりも
    強く、かつ、前記第３及び第４磁界は、時間的に連続し
    て、前記磁気抵抗効果素子に作用することを特徴とする
    請求項１５記載の磁気ランダムアクセスメモリの書き込
    み方法。
  22. 【請求項２２】 前記第３磁界から前記第４磁界への変
    化は、磁界の強さがアナログ的に変化するように行われ
    ることを特徴とする請求項２１記載の磁気ランダムアク
    セスメモリの書き込み方法。
  23. 【請求項２３】 前記第３磁界から前記第４磁界への変
    化は、磁界の強さがデジタル的に変化するように行われ
    ることを特徴とする請求項２１記載の磁気ランダムアク
    セスメモリの書き込み方法。
  24. 【請求項２４】 前記第１及び第２磁界は、前記容易軸
    に平行な方向に流れる第１書き込み電流により発生し、
    前記第３及び第４磁界は、前記困難軸に平行な方向に流
    れる第２書き込み電流により発生することを特徴とする
    請求項１５記載の磁気ランダムアクセスメモリの書き込
    み方法。
  25. 【請求項２５】 前記第３及び第４磁界の向きは、前記
    磁気抵抗効果素子に対する書き込みデータの値を決定す
    ることを特徴とする請求項１５記載の磁気ランダムアク
    セスメモリの書き込み方法。
  26. 【請求項２６】 容易軸及び困難軸を有する磁気抵抗効
    果素子に、前記困難軸に平行な第１磁界と前記容易軸に
    平行な第２磁界とを同時に作用させ、その後、 前記磁気抵抗効果素子に、前記困難軸に平行な第３磁界
    と前記第２磁界よりも強い前記容易軸に平行な第４磁界
    とを同時に作用させ、その後、 前記磁気抵抗効果素子に、前記第３磁界よりも弱い前記
    困難軸に平行な第５磁界と前記容易軸に平行な第６磁界
    とを同時に作用させることを特徴とする磁気ランダムア
    クセスメモリの書き込み方法。
  27. 【請求項２７】 前記第１及び第３磁界は、同じ強さを
    有することを特徴とする請求項２６記載の磁気ランダム
    アクセスメモリの書き込み方法。
  28. 【請求項２８】 前記第３磁界は、前記１磁界よりも弱
    いことを特徴とする請求項２６記載の磁気ランダムアク
    セスメモリの書き込み方法。
  29. 【請求項２９】 前記第１磁界から前記第３磁界への変
    化及び前記第３磁界から前記第５磁界への変化は、磁界
    の強さがアナログ的に変化するように行われることを特
    徴とする請求項２８記載の磁気ランダムアクセスメモリ
    の書き込み方法。
  30. 【請求項３０】 前記第１磁界から前記第３磁界への変
    化及び前記第３磁界から前記第５磁界への変化は、磁界
    の強さがデジタル的に変化するように行われることを特
    徴とする請求項２８記載の磁気ランダムアクセスメモリ
    の書き込み方法。
  31. 【請求項３１】 前記第１、第３及び第５磁界は、時間
    的に連続して、前記磁気抵抗効果素子に作用することを
    特徴とする請求項２６記載の磁気ランダムアクセスメモ
    リの書き込み方法。
  32. 【請求項３２】 前記第４及び第６磁界は、同じ強さを
    有することを特徴とする請求項２６記載の磁気ランダム
    アクセスメモリの書き込み方法。
  33. 【請求項３３】 前記第６磁界は、前記４磁界よりも強
    いことを特徴とする請求項２６記載の磁気ランダムアク
    セスメモリの書き込み方法。
  34. 【請求項３４】 前記第２磁界から前記第４磁界への変
    化及び前記第４磁界から前記第６磁界への変化は、磁界
    の強さがアナログ的に変化するように行われることを特
    徴とする請求項３３記載の磁気ランダムアクセスメモリ
    の書き込み方法。
  35. 【請求項３５】 前記第２磁界から前記第４磁界への変
    化及び前記第４磁界から前記第６磁界への変化は、磁界
    の強さがデジタル的に変化するように行われることを特
    徴とする請求項３３記載の磁気ランダムアクセスメモリ
    の書き込み方法。
  36. 【請求項３６】 前記第２、第４及び第６磁界は、時間
    的に連続して、前記磁気抵抗効果素子に作用することを
    特徴とする請求項２６記載の磁気ランダムアクセスメモ
    リの書き込み方法。
  37. 【請求項３７】 前記第１、第３及び第５磁界は、前記
    容易軸に平行な方向に流れる第１書き込み電流により発
    生し、前記第２、第４及び第６磁界は、前記困難軸に平
    行な方向に流れる第２書き込み電流により発生すること
    を特徴とする請求項２６記載の磁気ランダムアクセスメ
    モリの書き込み方法。
  38. 【請求項３８】 前記第２、第４及び第６磁界の向き
    は、前記磁気抵抗効果素子に対する書き込みデータの値
    を決定することを特徴とする請求項２６記載の磁気ラン
    ダムアクセスメモリの書き込み方法。
  39. 【請求項３９】 互いに交差する第１及び第２書き込み
    線と、前記第１及び第２書き込み線の交差点に配置され
    る磁気抵抗効果素子と、前記第１書き込み線に第１書き
    込み電流を供給するための第１ドライバと、前記第２書
    き込み線に第２書き込み電流を供給するための第２ドラ
    イバと、前記第１書き込み電流を制御するための第１設
    定データ及び前記第２書き込み電流を制御するための第
    ２設定データが登録される設定回路と、前記第１設定デ
    ータに依存して前記第１ドライバの動作を制御し、前記
    第２設定データに依存して前記第２ドライバの動作を制
    御する電流波形制御回路とを具備することを特徴とする
    磁気ランダムアクセスメモリ。
  40. 【請求項４０】 請求項３９記載の磁気ランダムアクセ
    スメモリにおいて、さらに、前記第１書き込み電流を吸
    収する第１シンカーと、前記第２書き込み電流を吸収す
    る第２シンカーとを具備し、前記電流波形制御回路は、
    前記第１及び第２シンカーの動作を制御することを特徴
    とする磁気ランダムアクセスメモリ。
  41. 【請求項４１】 前記電流波形制御回路は、前記第１ド
    ライバの動作を終了させた後に、前記第１シンカーの動
    作を終了させることを特徴とする請求項４０記載の磁気
    ランダムアクセスメモリ。
  42. 【請求項４２】 前記電流波形制御回路は、前記第２ド
    ライバの動作を終了させた後に、前記第２シンカーの動
    作を終了させることを特徴とする請求項４０記載の磁気
    ランダムアクセスメモリ。
  43. 【請求項４３】 前記第１設定データは、前記第１書き
    込み線に対する前記第１書き込み電流の電流供給／遮断
    タイミングを決定するデータであることを特徴とする請
    求項３９記載の磁気ランダムアクセスメモリ。
  44. 【請求項４４】 前記電流波形制御回路は、異なる遅延
    時間を有する複数の遅延回路を有し、前記第１設定デー
    タに基づいて前記複数の遅延回路のうちの１つを選択
    し、書き込み動作の開始／終了を指示する書き込み信号
    を、選択された遅延回路により一定時間だけ遅らせるこ
    とにより、前記第１書き込み電流の電流供給／遮断タイ
    ミングを決定することを特徴とする請求項４３記載の磁
    気ランダムアクセスメモリ。
  45. 【請求項４５】 前記第２設定データは、前記第２書き
    込み線に対する前記第２書き込み電流の電流供給／遮断
    タイミングを決定するデータであることを特徴とする請
    求項３９記載の磁気ランダムアクセスメモリ。
  46. 【請求項４６】 前記電流波形制御回路は、異なる遅延
    時間を有する複数の遅延回路を有し、前記第２設定デー
    タに基づいて前記複数の遅延回路のうちの１つを選択
    し、書き込み動作の開始／終了を指示する書き込み信号
    を、選択された遅延回路により一定時間だけ遅らせるこ
    とにより、前記第２書き込み電流の電流供給／遮断タイ
    ミングを決定することを特徴とする請求項４５記載の磁
    気ランダムアクセスメモリ。
  47. 【請求項４７】 前記第２書き込み電流の向きは、書き
    込みデータの値に応じて変化し、前記第２書き込み電流
    の電流供給／遮断タイミングは、前記第２書き込み電流
    の向きに応じて変化することを特徴とする請求項４５記
    載の磁気ランダムアクセスメモリ。
  48. 【請求項４８】 前記第２書き込み電流の向きは、書き
    込みデータの値に応じて変化し、前記第２書き込み電流
    の電流供給／遮断タイミングは、前記第２書き込み電流
    の向きによらず一定であることを特徴とする請求項４５
    記載の磁気ランダムアクセスメモリ。
  49. 【請求項４９】 前記第１設定データは、前記第１書き
    込み線に対する前記第１書き込み電流の電流波形を決定
    するデータであることを特徴とする請求項３９記載の磁
    気ランダムアクセスメモリ。
  50. 【請求項５０】 前記第１ドライバは、複数の電流供給
    源を有し、前記電流波形制御回路は、前記第１設定デー
    タに基づいて前記複数の電流供給源の動作を制御するこ
    とにより、前記第１書き込み電流の電流波形を決定する
    ことを特徴とする請求項４９記載の磁気ランダムアクセ
    スメモリ。
  51. 【請求項５１】 前記電流波形制御回路は、前記複数の
    電流供給源に対応した複数の波形生成回路を有し、前記
    複数の波形生成回路は、前記第１設定データに基づい
    て、前記複数の電流供給源の動作を制御する複数のパル
    ス信号を出力することを特徴とする請求項５０記載の磁
    気ランダムアクセスメモリ。
  52. 【請求項５２】 前記第１ドライバは、複数の電流供給
    源を有し、前記電流波形制御回路は、前記複数の電流供
    給源の動作のタイミングを決定し、前記第１設定データ
    は、前記複数の電流供給源の動作の有無を決定すること
    を特徴とする請求項４９記載の磁気ランダムアクセスメ
    モリ。
  53. 【請求項５３】 前記電流波形制御回路は、前記複数の
    電流供給源に対応した複数の波形生成回路を有し、前記
    複数の波形生成回路は、前記複数の電流供給源の動作の
    タイミングを決定する複数のパルス信号を出力すること
    を特徴とする請求項５２記載の磁気ランダムアクセスメ
    モリ。
  54. 【請求項５４】 前記複数の電流供給源の電流供給能力
    は、互いに等しいことを特徴とする請求項５０又は５２
    記載の磁気ランダムアクセスメモリ。
  55. 【請求項５５】 前記複数の電流供給源の電流供給能力
    は、互いに異なることを特徴とする請求項５０又は５２
    記載の磁気ランダムアクセスメモリ。
  56. 【請求項５６】 前記第２設定データは、前記第２書き
    込み線に対する前記第２書き込み電流の電流波形を決定
    するデータであることを特徴とする請求項３９記載の磁
    気ランダムアクセスメモリ。
  57. 【請求項５７】 前記第２ドライバは、複数の電流供給
    源を有し、前記電流波形制御回路は、前記第２設定デー
    タに基づいて前記複数の電流供給源の動作を制御するこ
    とにより、前記第２書き込み電流の電流波形を決定する
    ことを特徴とする請求項５６記載の磁気ランダムアクセ
    スメモリ。
  58. 【請求項５８】 前記電流波形制御回路は、前記複数の
    電流供給源に対応した複数の波形生成回路を有し、前記
    複数の波形生成回路は、前記第２設定データに基づい
    て、前記複数の電流供給源の動作を制御する複数のパル
    ス信号を出力することを特徴とする請求項５７記載の磁
    気ランダムアクセスメモリ。
  59. 【請求項５９】 前記第２ドライバは、複数の電流供給
    源を有し、前記電流波形制御回路は、前記複数の電流供
    給源の動作のタイミングを決定し、前記第２設定データ
    は、前記複数の電流供給源の動作の有無を決定すること
    を特徴とする請求項５６記載の磁気ランダムアクセスメ
    モリ。
  60. 【請求項６０】 前記電流波形制御回路は、前記複数の
    電流供給源に対応した複数の波形生成回路を有し、前記
    複数の波形生成回路は、前記複数の電流供給源の動作の
    タイミングを決定する複数のパルス信号を出力すること
    を特徴とする請求項５９記載の磁気ランダムアクセスメ
    モリ。
  61. 【請求項６１】 前記複数の電流供給源の電流供給能力
    は、互いに等しいことを特徴とする請求項５７又は５９
    記載の磁気ランダムアクセスメモリ。
  62. 【請求項６２】 前記複数の電流供給源の電流供給能力
    は、互いに異なることを特徴とする請求項５７又は５９
    記載の磁気ランダムアクセスメモリ。
  63. 【請求項６３】 前記第２書き込み電流の向きは、書き
    込みデータの値に応じて変化し、前記第２書き込み電流
    の電流波形は、前記第２書き込み電流の向きに応じて変
    化することを特徴とする請求項５６記載の磁気ランダム
    アクセスメモリ。
  64. 【請求項６４】 前記第２書き込み電流の向きは、書き
    込みデータの値に応じて変化し、前記第２書き込み電流
    の電流波形は、前記第２書き込み電流の向きによらず同
    じであることを特徴とする請求項５６記載の磁気ランダ
    ムアクセスメモリ。
  65. 【請求項６５】 前記設定回路は、通常動作時に、前記
    第１及び第２設定データを出力する出力回路と、テスト
    動作時に、前記第１及び第２設定データに代えて、前記
    第１及び第２書き込み電流を制御する第１及び第２テス
    トデータを転送する転送回路とを有することを特徴とす
    る請求項３９記載の磁気ランダムアクセスメモリ。
  66. 【請求項６６】 前記設定回路は、前記第１及び第２設
    定データを半永久的に記憶するための記憶素子を有して
    いることを特徴とする請求項３９記載の磁気ランダムア
    クセスメモリ。
  67. 【請求項６７】 前記記憶素子は、レーザ溶断型ヒュー
    ズであることを特徴とする請求項６６記載の磁気ランダ
    ムアクセスメモリ。
  68. 【請求項６８】 前記記憶素子は、磁気抵抗効果素子で
    あることを特徴とする請求項６６記載の磁気ランダムア
    クセスメモリ。
  69. 【請求項６９】 前記記憶素子は、磁気抵抗効果素子の
    トンネルバリアの破壊の有無によりデータを記憶するア
    ンチヒューズであることを特徴とする請求項６６記載の
    磁気ランダムアクセスメモリ。
  70. 【請求項７０】 前記第１及び第２設定データを前記ア
    ンチヒューズに電気的にプログラムする回路を有するこ
    とを特徴とする請求項６９記載の磁気ランダムアクセス
    メモリ。
  71. 【請求項７１】 前記磁気抵抗効果素子は、容易軸と困
    難軸を有し、前記容易軸は、前記第１書き込み線が延び
    る方向に平行で、前記困難軸は、前記第２書き込み線が
    延びる方向に平行であることを特徴とする請求項３９記
    載の磁気ランダムアクセスメモリ。
  72. 【請求項７２】 前記第１書き込み線は、書き込みワー
    ド線であり、前記第２書き込み線は、書き込みビット線
    であることを特徴とする請求項３９記載の磁気ランダム
    アクセスメモリ。
  73. 【請求項７３】 前記磁気抵抗効果素子は、２つの強磁
    性層と、前記２つの強磁性層の間に配置されるトンネル
    バリア層とを有するトンネル磁気抵抗効果素子であるこ
    とを特徴とする請求項３９記載の磁気ランダムアクセス
    メモリ。
  74. 【請求項７４】 複数の第１書き込み線と、前記複数の
    第１書き込み線に交差する複数の第２書き込み線と、前
    記複数の第１書き込み線と前記複数の第２書き込み線の
    交差点に配置される複数の磁気抵抗効果素子と、前記複
    数の第１書き込み線に対応した複数の第１ドライバと、
    前記複数の第２書き込み線に対応した複数の第２ドライ
    バと、前記複数の第１書き込み線に流れる第１書き込み
    電流を制御するための第１設定データ及び前記複数の第
    ２書き込み線に流れる第２書き込み電流を制御するため
    の第２設定データが登録される設定回路と、前記第１設
    定データに依存して前記複数の第１ドライバの動作を制
    御し、前記第２設定データに依存して前記複数の第２ド
    ライバの動作を制御する電流波形制御回路とを具備する
    ことを特徴とする磁気ランダムアクセスメモリ。
  75. 【請求項７５】 前記第１設定データは、前記第１書き
    込み電流の電流供給／遮断タイミング又は電流波形を、
    前記複数の第１書き込み線単位で制御するデータであ
    り、前記第２設定データは、前記第２書き込み電流の電
    流供給／遮断タイミング又は電流波形を、前記複数の第
    ２書き込み線単位で制御するデータであることを特徴と
    する請求項７４記載の磁気ランダムアクセスメモリ。
  76. 【請求項７６】 前記第１設定データは、前記第１書き
    込み電流の電流供給／遮断タイミング又は電流波形を、
    前記複数の第１書き込み線の各々に対して個別に制御す
    るデータであり、前記第２設定データは、前記第２書き
    込み電流の電流供給／遮断タイミング又は電流波形を、
    前記複数の第２書き込み線の各々に対して個別に制御す
    るデータであることを特徴とする請求項７４記載の磁気
    ランダムアクセスメモリ。
  77. 【請求項７７】 前記第２書き込み電流の向きは、書き
    込みデータの値に応じて変化し、前記第２書き込み電流
    の電流供給／遮断タイミング又は電流波形は、前記第２
    書き込み電流の向きに応じて変化することを特徴とする
    請求項７４記載の磁気ランダムアクセスメモリ。
  78. 【請求項７８】 前記第２書き込み電流の向きは、書き
    込みデータの値に応じて変化し、前記第２書き込み電流
    の電流供給／遮断タイミング又は電流波形は、前記第２
    書き込み電流の向きによらず一定であることを特徴とす
    る請求項７４記載の磁気ランダムアクセスメモリ。
  79. 【請求項７９】 前記複数の第１書き込み線、前記複数
    の第２書き込み線、前記複数の磁気抵抗効果素子、前記
    複数の第１ドライバ、及び、前記複数の第２ドライバに
    より、１つのセルアレイブロックが構成される場合に、
    複数のセルアレイブロックが半導体基板上に積み重ねら
    れ、かつ、前記設定回路及び前記電流波形制御回路は、
    前記複数のセルアレイブロックに共有されることを特徴
    とする請求項７４記載の磁気ランダムアクセスメモリ。
  80. 【請求項８０】 前記複数の第１書き込み線、前記複数
    の第２書き込み線、前記複数の磁気抵抗効果素子、前記
    複数の第１ドライバ、前記複数の第２ドライバ、前記設
    定回路、及び、前記電流波形制御回路により、１つのセ
    ルアレイブロックが構成される場合に、複数のセルアレ
    イブロックが半導体基板上に積み重ねられることを特徴
    とする請求項７４記載の磁気ランダムアクセスメモリ。
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