JP2007287328A - Ｍｒａｍ装置 - Google Patents

Abstract

【課題】書き込み性能を低下させることなくピーク書き込み電流を低減させると共に双方向の書き込み電流を提供する書き込み回路を提供すること。
【解決手段】磁気ランダムアクセスメモリ（ＭＲＡＭ）装置（８）のメモリセル（１２）の大規模なアレイ（１０）のための書き込み回路（２４）。該書き込み回路（２４）は、メモリセル（１２）の破壊限界を超えることなく選択されたワード及びビットライン（１４，１６）に制御可能で双方向の書き込み電流を提供することができる。更に、書き込み回路（２４）は、時間的に書き込み電流を分散させてピーク電流を低減させることができる。
【選択図】図９

Description

本発明は、データ記憶用のランダムアクセスメモリに関し、特に、メモリセルのアレイと該メモリセルにデータを書き込む回路とを含む磁気ランダムアクセスメモリ装置に関する。

磁気ランダムアクセスメモリ（ＭＲＡＭ）は、長期のデータ記憶を考慮した一種の不揮発性メモリである。ＭＲＡＭデバイスへのデータのアクセスは、ハードディスクドライブ等の従来の長期記憶装置へのデータのアクセスよりも遙かに高速になる。更に、ＭＲＡＭデバイスは、より小型となり、ハードディスクドライブやその他の従来の長期記憶装置よりも消費電力が少ない。

典型的なＭＲＡＭデバイスは、メモリセルのアレイを含む。ワードラインがメモリセルの行に沿って延び、ビットラインがメモリセルの列に沿って延びる。各メモリセルは、ワードラインとビットラインの交点に位置する。

各メモリセルは、１ビットの情報を磁化の向きとして記憶する。所与の時間において、各メモリセルの磁化の向きは、安定した２つの向きのうちの一方をとることができる。かかる安定した２つの磁化の向き、すなわち、平行と逆平行が、論理値「１」及び「０」を表すものとなる。

選択されたメモリセル上の書き込み動作は、選択されたメモリセルと交差するワードライン及びビットラインに書き込み電流を供給することにより行われる。該書き込み電流は、選択されたメモリセルの磁化の向きを設定する外部磁界を生成する。該磁化の向きは前記外部磁界の方向によって決まる。該外部磁界の方向は、ワードライン及びビットラインを流れる書き込み電流の方向によって決まる。

データは、典型的にはｎビットワードとしてＭＲＡＭアレイに書き込まれる。例えば、１６ビットワードは、１６個のメモリセルと交差する１本のワードラインに書き込み電流を供給すると共に１６個のメモリセルと交差する１６本のビットラインに別々の書き込み電流を供給することにより、１６個のメモリセルに書き込まれる。

大型のＭＲＡＭアレイのための書き込み回路の設計には多くの問題がある。その１つの問題は、ＭＲＡＭアレイの書き込み性能を低下させることなくピーク書き込み電流を低減させることである。高いピーク電流は、書き込み回路の一部に過度の負担をかけ、許容できないレベルの電流ノイズを生成し得るものである。更に、高いピーク電流は、メモリセルに損傷を与え得るものである。

もう１つの問題は、書き込み電流を所定範囲に制御することである。確実な書き込み動作を行うためには、書き込み電流を所定範囲に制御しなければならない。書き込み電流が少なすぎると、選択されたメモリセルの磁化の向きを変更することができず、書き込み電流が多すぎると、選択されていないメモリセルに悪影響を与えることになる。

この問題は、両方向の書き込み電流が必要なことにより複雑なものとなる。一般に、ビットライン電流は、平行な磁化の向きを設定するために一方向に流れ、逆平行の磁化の向きを設定するために前記と反対方向に流れる。

この問題は、メモリセル間の抵抗性交差結合（ｒｅｓｉｓｔｉｖｅ ｃｒｏｓｓ−ｃｏｕｐｌｉｎｇ）によって更に複雑になる。各メモリセルを抵抗要素として表し、記憶されるデータを抵抗値の小さな差により表すことが可能である。ＭＲＡＭアレイでは、各抵抗要素は他の抵抗要素に結合される。書き込み電流は、選択されたメモリセルの選択されていないメモリセルとの抵抗性交差結合による影響を受ける可能性がある。

かかる設計上の問題は、本発明により解決される。本発明の一実施形態によれば、ＭＲＡＭデバイスは、複数のワードライン及び複数のビットラインの交差領域に配列された複数のメモリセルを含むアレイと、第１列書き込み電位、第２列書き込み電位、行書き込み電位、行読み出し電位、及び列読み出し電位を生成する電源供給回路と、選択されたメモリセルに対して書き込み動作を行う書き込み回路とを含み、前記書き込み回路は、前記各々のワードラインの第１端部を、対応される基準電位、ハイインピーダンス、または前記電源供給回路から提供された前記行読み出し電位に接続する行読み出し／書き込みドライバと、前記各々のワードラインの第２端部を、対応される前記ハイインピーダンスまたは前記電源供給回路から提供された前記行書き込み電位に接続する行書き込み専用ドライバと、前記複数のビットラインと前記複数のメモリセルとを含む複数のメモリセルブロックに対応され、前記各々のビットラインの第１端部に対応される前記基準電位、前記ハイインピーダンス、前記電源供給回路から提供された前記第２列書き込み電位、または前記電源供給回路から提供された前記列読み出し電位に接続する複数の列読み出し／書き込みドライバと、前記複数のメモリセルブロックに対応され、前記各々のビットラインの第２端部を、対応される前記基準電位、前記ハイインピーダンス、または前記電源供給回路から提供された前記第１列書き込み電位に接続する複数の列書き込み専用ドライバとを含み、前記複数の列読み出し／書き込みドライバは、書き込み動作の間に対応するメモリセルブロック内の選択されたビットラインに電流パルスを提供し、少なくともいくつかの異なるメモリセルブロックに対してそれぞれ異なる時間に書き込み動作を行う。

本発明の一実施形態によれば、ＭＲＡＭ装置は、メモリセルと交差するワードラインに書き込み電流を供給し、該メモリセルと交差するビットラインに電流パルスを供給することにより、複数のメモリセルにデータワードを書き込む、書き込み回路を含む。少なくとも幾つかの電流パルスは、時差的な（ｓｔａｇｇｅｒｅｄ）シーケンスでビットラインに供給される。その結果として、ピーク書き込み電流が低減される。

もう１つの態様によれば、書き込み回路は、選択されたワードライン及びビットラインに書き込み電流を印加し、選択されていない各ラインの両端を高インピーダンスに接続する。その結果として、寄生電流等の抵抗性交差結合による影響が低減されて、書き込み電流が所定範囲内に制御される。

本発明の他の態様および利点は、本発明の原理を例示する図面に関連する以下の詳細な説明から明らかとなろう。

例示を目的として図示するように、本発明は、書き込み回路及びメモリセルアレイを含むＭＲＡＭデバイスで実施される。該書き込み回路は、メモリセルの破壊限界を超えることなく、選択されたワードライン及びビットラインに制御可能な双方向の書き込み電流を提供することができる。その結果として、該書き込み回路は、回路に過度の負荷をかけたりメモリセルを破壊することなくメモリセルにデータを格納する信頼性を高めるものとなる。該書き込み回路はまた、ピーク電流を低減させることができる。ピーク電流の低減は、高度の並列動作モード（例えば６４ビット幅動作・１２８ビット幅動作等）にとって特に望ましい。該書き込み回路はまた、列書き込みドライバの可観測性（ｏｂｓｅｒｖｅａｂｉｌｉｔｙ）を改善する試験機能が組み込まれたものとなる。

ここで図１を参照する。同図は、複数のメモリセル１２のアレイ１０を含むＭＲＡＭデバイス８を示している。メモリセル１２は、列と行に配列され、該行はｘ方向に延び、該列はｙ方向に延びる。本発明の説明を単純化するために、比較的少数のメモリセル１２しか示していない。実際には、アレイ１０は、任意のサイズのものとすることが可能である。

ワードライン１４として機能するトレースは、メモリセルアレイ１０の２つの側面の一平面上でｘ方向に延びる。ビットライン１６として機能するトレースは、メモリセルアレイ１０の２つの側面の一平面上でｙ方向に延びる。アレイ１０の各行毎に１つのワードライン１４が存在し、アレイ１０の各列毎に１つのビットライン１６が存在することが可能である。各メモリセル１２は、ワードライン１４とビットライン１６との交点に位置する。

メモリセル１２は、特定のタイプのデバイスに限定されるものではない。例えば、メモリセル１２は、スピン依存型トンネル（ＳＤＴ：Ｓｐｉｎ Ｄｅｐｅｎｄｅｎｔ Ｔｕｎｎｅｌｉｎｇ）接合素子とすることが可能である。

ここで図２ａ及び図２ｂを参照する。典型的なＳＤＴ接合素子１２は、磁化を有する固定層２０を含み、該磁化は、該固定層２０の平面内にその向きが設定され、対象となる範囲内の印加磁界が存在する場合に回転しないように固定される。ＳＤＴ接合素子１２はまた、固定されない磁化の向きを有する「自由」層１８を含む。より正確には、磁化は、自由層１８の平面内に位置する軸（「容易」軸）に沿った２つの方向の何れかに向けることができる。自由層１８及び固定層２０の磁化が何れも同じ方向の場合、その向きは「平行」（図２ａに矢印で示す）と呼ばれる。自由層１８及び固定層２０の磁化が互いに反対方向である場合には、その向きは「逆平行」（図２ｂに矢印で示す）と呼ばれる。

自由層１８と固定層に２０とは、絶縁トンネル障壁２２により隔てられる。該絶縁トンネル障壁２２は、自由層１８と固定層２０との間に量子力学的なトンネル効果を生成することを可能にする。このトンネル現象は、電子スピンに依存するものであり、ＳＤＴ接合素子１２の抵抗値を、自由層１８及び固定層２０の磁化の相対的な向きの関数にするものである。例えば、ＳＤＴ接合素子１２の抵抗値は、自由層１８及び固定層２０の磁化の向きが平行の場合に第１の値Ｒとなり、該磁化の向きが逆平行の場合に第２の値Ｒ＋ΔＲとなる。

ここで更に図３を参照する。同図は、書き込み動作時に選択されたメモリセル１２を示している。該選択されたメモリセル１２の自由層１８の磁化の向きは、該選択されたメモリセル１２と交差する選択されたワードライン１４及びビットライン１６の両者に書き込み電流Ｉｘ，Ｉｙを印加することにより設定される。ワードライン１４に電流Ｉｘを印加すると、該ワードライン１４のまわりに磁界Ｈｙが形成される。ビットライン１６に電流Ｉｙを印加すると、該ビットライン１６のまわりに磁界Ｈｘが形成される。かかる選択されたライン１４，１６に十分に大きい電流Ｉｘ，Ｉｙが流れると、自由層１８の近傍の組み合わせられた磁界により、自由層１８の磁化が平行の向きから逆平行の向き（又はその反対）に回転する。該電流の量は、前記組み合わせられた磁界が自由層１８の切換え（ｓｗｉｔｃｈｉｎｇ）磁界よりも強くなるが固定層２０の切換え磁界よりも強くならないように選択される。このため、磁界Ｈｘ，Ｈｙを両方とも印加することにより、自由層１８の磁化の向きが切り換えられる。

ビットライン電流Ｉｙの向きは、自由層１８の磁化の向きを決定するものとなる。例えば、十分な量の正のビットライン電流Ｉｙは磁化の向きを平行にし、十分な量の負のビットライン電流Ｉｙは磁化の向きを逆平行にするものとなる。

ここで図１に戻る。ＭＲＡＭデバイス８は、選択されたメモリセル１２について書き込み動作を行うための書き込み回路２４を更に含む。該書き込み回路２４は、行読み出し／書き込み（Ｒ／Ｗ）ドライバ２６と行書き込み専用（Ｗ／Ｏ）ドライバ２８とを含む。該書き込み回路２４は更に、複数の列Ｗ／Ｏドライバ３０、複数の列Ｒ／Ｗドライバ３２、及び電源（電源供給回路）３４を含む。該電源３４は、各列Ｗ／Ｏドライバ３０に第１の列書き込み電位ＶＷＣＯＬＭを提供し、各列Ｒ／Ｗドライバ３２に第２の列書き込み電位ＶＷＣＯＬＰを提供し、行Ｗ／Ｏドライバ２８に行書き込み電位ＶＷＲＯＷを提供する。該電源３４は更に、行Ｒ／Ｗドライバ２６に行読み出し電位ＲＲＰを提供し、各列Ｒ／Ｗドライバ３２に列読み出し電位ＣＲＰを提供する。

前記ドライバ２６〜３２は、選択されたメモリセル１２についての書き込み動作時に、選択されたワード及びビットライン１４，１６に書き込み電流Ｉｘ，Ｉｙを供給する。列Ｗ／Ｏドライバ３０及びＲ／Ｗドライバ３２からなる各対は、１ブロックのメモリセルにビットライン書き込み電流を供給する（すなわち、多数の列にビットライン書き込み電流が供給される）。例えば、ｎ＝１８ブロックのメモリセルと１８対の列ドライバ３０，３２とを有するアレイ１０の場合には、書き込み動作時に、１８本のビットラインにビットライン電流が供給されることになる。列ドライバ３０，３２の異なる対が、異なるブロックのメモリセル１２にビットライン電流を提供する。

メモリセル１２に書き込まれるデータは、入出力パッド３６を介してＭＲＡＭデバイス８に供給されて、データレジスタ３８に記憶される（図１には、１つの入出力パッド３６につき１つのデータレジスタ３８しか示していないが、デバイス８は、１つの入出力パッド３６につき複数のデータレジスタ３８を含むことが可能であり、この場合にはデータが入出力パッド３６に直列に供給されて異なるデータレジスタ３８に分配されることになることが理解されよう）。列ドライバ３０，３２の各対は、１ブロックのメモリセル１２についての書き込み動作を行う。任意の所与の時間において、一対の列ドライバ３０，３２は、１ブロック中の１つのメモリセル１２にしか書き込みを行わない。

書き込み回路２４は、全てのブロックに対して同時に書き込みを行うことが可能である。しかし、書き込み回路２４は、時差的なシーケンスでブロックに書き込みを行うこともできる。時差的なシーケンスでのブロックへの書き込みは、時間的に電流を分散させることにより電流のピークを低下させるという利点を提供するものとなる。ここで、１６個のブロックに同時に書き込みを行う第１の例と、１６個のブロックに重複しない時間間隔で（例えば一度に１つの）時差的なシーケンスで書き込みを行う第２の例と、一度に２つの書き込みを行う第３の例とについて考察する。各メモリセルの磁化の向きを設定するためのワードライン及びビットラインの書き込み電流が１ミリアンペアで十分であると仮定する。第１の例において、１６個のブロック全てに対する同時の書き込みは、１６ミリアンペアのビットライン書き込み電流を要することになる。しかし、第２の例では、選択されたメモリセルに一度に１つ書き込むため、ビットライン書き込み電流は最大１ミリアンペアとなる。更に、該第２の例におけるピーク電流は、第１の例よりも小さくなる。第３の例では、ビットライン書き込み電流は、最大２ミリアンペアであり、これは、第１の例の場合の最大ピーク電流よりも小さいが、第２の例の場合の最大ピーク電流よりも大きい。しかし、第３の例の場合の書き込み時間は、第２の例の場合の書き込み時間よりも速くなる。

電流変動とピーク電流は、或る程度はＭＲＡＭデバイス８におけるプロセス上の変動によって生じるものである。異なるメモリセルはそれぞれ異なる抵抗値を有し、異なるワードライン及びビットラインはそれぞれ異なる抵抗値を有し、かかる異なるメモリセル及びラインに印加される電圧はそれぞれ異なる電流を生成することになる。多数のメモリセルに対する同時の書き込みは、一度に１つのメモリセルへの書き込みよりもピーク電流が大きくなる。

行ドライバ２６，２８は、書き込み動作時に、選択されてない各ワードラインの両端を切り離し、また列ドライバ３０，３２は、書き込み動作時に、選択されていない各ビットラインの両端を切り離す。選択されていないラインの両端を切り離すことにより、選択されていないラインが基準電位または書き込み電源に対する望ましくない経路を提供することが防止される。書き込み動作時に、選択されていないラインが望ましくない経路を提供すると、アレイに寄生電流が流れることになる。かかる寄生電流は、書き込み動作を妨害するものとなり得る。しかし、選択されていない各ラインの両端を切り離す（例えば、両端を高インピーダンスに接続する）ことにより、寄生電流の相対的な大きさが小さくなって書き込み動作を妨害しないようになる。

選択されたメモリセル１２についての読み出し動作モード時に、行Ｒ／Ｗドライバ２６は、選択されていないワードラインを基準電位に接続し、列Ｒ／Ｗドライバ３２は、選択されていないビットラインを基準電位ＲＥＦに接続する。代替的には、行Ｒ／Ｗドライバ２６は、選択されたワードラインを行読み出し電位ＲＲＰに接続し、列Ｒ／Ｗドライバ３２は、選択されたビットラインを列読み出し電位に接続する。どちらの場合も、選択されたメモリセル１２に検知電流が流れる。検知増幅器４０は、選択されたメモリセル１２の抵抗状態を検知して、選択されたメモリセル１２に記憶されている論理値を判定する。例えば、検知増幅器４０は、検知電流を測定して、メモリセルが第１の状態に対応する値Ｒの抵抗値を有するか第２の状態に対応する値Ｒ＋ΔＲの抵抗値を有するかを判定することができる。対応するデータ値がレジスタ３８に記憶される。データレジスタ３８に記憶された値は、入出力パッド３６を介してＭＲＡＭデバイス８から読み出される。

ＭＲＡＭデバイス８は、「等電位」法を使用して寄生電流の大きさを低減させて、検知電流を確実に読み出すことを可能にする。列Ｒ／Ｗドライバ３２が、選択されていないビットラインに選択されたビットラインと同じ電位を提供することが可能であり、又は行Ｒ／Ｗドライバ２６が、選択されていないワードラインに選択されたビットラインと同じ電位を提供することが可能である。等電位法については、２０００年５月３日に出願された米国特許出願第０９／５６４，３０８号に一層詳細に説明されている（代理人整理番号第１０９９０６７３−１）。

ここで図４を参照する。同図は、１ブロックのメモリセル１２のための一対の列ドライバ３０，３２を示している。同図には行ドライバ２６，２８も示されている。該行Ｒ／Ｗドライバ２６は、行Ｒ／Ｗデコーダ１１２及び複数の行Ｒ／Ｗスイッチ１１４を含むことが可能であり、該Ｒ／Ｗスイッチ１１４は、１つのメモリセル行につき１つ配設される。行Ｒ／Ｗデコーダ１１２は、メモリセルアドレスＡｘをデコードし、各行Ｒ／Ｗスイッチ１１４に、ワードラインの第１の端を、行読み出し電位、基準電位、又は高インピーダンスへと接続させる。

行Ｒ／Ｗドライバ２６のための行Ｒ／Ｗスイッチ１１４の一例を図５ａに示す。該一例としての行Ｒ／Ｗスイッチ１１４は、読み出し動作時及び書き込み動作時に、選択されたワードラインの第１の端部を行読み出し電位（ＲＲＰ）に接続し、読み出し動作時に選択されていないワードラインの第１の端部をアレイ基準電位（ＲＥＦ）に接続し、書き込み動作時に選択されていないワードラインの第１の端部を高インピーダンスへと切り換える。「Ｗｒｏｗ」は、包括的な（ｇｌｏｂａｌ）書き込みイネーブル信号を示している。書き込み動作時に、該包括的な書き込みイネーブル信号ＷｒｏｗがＨＩＧＨになって、ＮＯＲゲート１１４ａの出力をＬＯＷ状態へ駆動する。該ＮＯＲゲート出力のＬＯＷ状態により、Ｎチャネルプルアップトランジスタ１１４ｂがターンオフされ、これによりワードライン１４と基準電位ＲＥＦとが強制的に高インピーダンス接続にされる。行が選択されていない場合には、プルダウントランジスタ１１４ｃもオフになり、その結果として行Ｒ／Ｗスイッチ１１４が高インピーダンス状態になる。

行Ｗ／Ｏドライバ２８は、１つの行Ｗ／Ｏデコーダ１１６と複数の行Ｗ／Ｏスイッチ１１８（１メモリセル行につき１つ）とを含むことが可能である。行Ｗ／Ｏデコーダ１１６は、メモリセルアドレスＡｘをデコードし、各行Ｗ／Ｏスイッチ１１８に、１つのワードラインの第２の端部を行書き込み電位ＶＷＲＯＷまたは高インピーダンスへと接続させる。選択されたワードラインの第２の端部は、書き込み動作時に行書き込み電位ＶＷＲＯＷに接続され、読み出し動作時には高インピーダンスに接続される。選択されていないワードラインの第２の端部は、読み出し／書き込み動作時に高インピーダンスに接続される。行Ｗ／Ｏドライバ２８の行Ｗ／Ｏスイッチ１１８の一例を図５ｂに示す。

列Ｒ／Ｗドライバ３２は、１つの列Ｒ／Ｗデコーダ１２０、１つのパルス生成器１２２、１つの列マスタ書き込みドライバ１２４、及び複数の列Ｒ／Ｗスイッチ１２６（１メモリセル列につき１つ）を含むことが可能である。列Ｒ／Ｗデコーダ１２０は、メモリセルアドレスＡｙをデコードし、列Ｒ／Ｗスイッチ１２６に、読み出し動作時及び書き込み動作時に選択されたビットラインの第１の端部を検知増幅器４０及びマスタ書き込みドライバ１２４へ接続させ、読み出し動作時に選択されていないビットラインの第１の端部を列読み出し電位（ＣＲＰ）へ接続させ、及び書き込み動作時に選択されていないビットラインの第１の端部を高インピーダンスに接続させる。列Ｒ／Ｗドライバ３２の列Ｒ／Ｗスイッチ１２６の一例を図５ｃに示す。

列Ｗ／Ｏドライバ３０は、１つの列Ｗ／Ｏデコーダ１２８、１つの列スレーブドライバ１３０、及び複数の列Ｗ／Ｏスイッチ１３２（１メモリセル列につき１つ）を含むことが可能である。列Ｗ／Ｏデコーダ１１６は、メモリセルアドレスＡｙをデコードし、列Ｗ／Ｏスイッチ１３２に、書き込み動作時に、選択されたビットラインの第２の端部をスレーブ書き込みドライバ１３０に接続させ、選択されていないビットラインの第２の端部を高インピーダンスに接続させる。読み出し動作時に、列Ｗ／Ｏデコーダ１２８は、列Ｗ／Ｏスイッチ１３２に、ビットラインの第２の端部を高インピーダンスに接続させる。列Ｗ／Ｏスイッチ１３２の一例を図５ｄに示す。

これらのスイッチ１１４，１１８，１２６，１３２は、書き込み動作を妨げないよう寄生電流の相対的な大きさを小さくするために使用される。このため、ＭＲＡＭアレイの４つの側の全てが、行または列デコーダ１１２，１１６，１２０，１２８からの制御に、かかるスイッチを使用する。読み出し動作時に列書き込みドライバ３０，３２を切り離すために２つの側に単純なスイッチが使用され、列書き込みドライバ３０，３２を書き込み動作と等電位読み出し動作との間で切り換えることが可能となるように他の２つの側にトーテムポールスイッチが使用される。

列マスタドライバ１２４及び列スレーブドライバ１３０は、書き込み動作時の書き込み電流の方向及び持続時間を制御する。マスタドライバ１２４及びスレーブドライバ１３０の一例を図６に示す。列マスタドライバ１２４は、ドライバ論理回路１３４と、第２の列書き込み電位ＶＷＣＯＬＰと基準電位ＲＥＦとの間に結合された制御された電流経路を有する第１の一対のスイッチ１３６，１３８とを含む。列スレーブドライバ１３０は、第１の列書き込み電位ＶＷＣＯＬＭと基準電位との間に結合された制御された電流経路を有する第２の一対のスイッチ１４０，１４２を含む。

列書き込みイネーブル信号ＷｃｏｌがＨＩＧＨになると、書き込み論理回路１３４は、列マスタ及びスレーブドライバ１２４，１３０に、１つのビットラインの一端へ列書き込み電位ＶＷＣＯＬＰまたはＶＷＣＯＬＭを印加させ、該ビットラインの他端へ基準電位ＲＥＦを印加させる。マスタドライバ１２４及びスレーブドライバ１３０のスイッチ１３６〜１４２がプッシュプル式に動作して、ビットライン電流の方向が確立される。電流が一方向に流れる場合、列スレーブドライバ１３０は、選択されたビットラインを第１の列書き込み電位ＶＷＣＯＬＭに接続し、列マスタドライバ１２４は、選択されたビットラインを基準電位ＲＥＦに接続する。また、電流が反対の方向に流れる場合には、列スレーブドライバ１３０は、選択されたビットラインを基準電位ＲＥＦに接続し、列マスタドライバ１２４は、選択されたビットラインを第２の書き込み電位ＶＷＣＯＬＰに接続する。書き込み論理回路は、データレジスタ３８内のデータＤｉｎの値に従って電流の方向を選択する。

読み出し動作時に、列書き込みイネーブル信号ＷｃｏｌはＬＯＷとなり、これによりマスタ書き込みドライバ１２４及びスレーブ書き込みドライバ１３０のトランジスタがターンオフされる。スレーブ書き込みドライバ１３０は、列Ｗ／Ｏスイッチ１３２により、選択されたビットラインから切り離される。マスタ書き込みドライバ１２４は、マスタ書き込みドライバスイッチ１３６，１３８の高インピーダンス状態により、選択されたビットラインから切り離される。

マスタドライバ１２４及びスレーブドライバ１３０の４つのスイッチ１３６〜１４２は、選択されたビットラインに接続されたメモリセルに印加される考え得る最小の書き込み電圧負荷（ｖｏｌｔａｇｅ ｓｔｒｅｓｓ）の特性により双方向の書き込み電流を生成する。書き込み電圧は、書き込みドライバ及びスイッチ並びにワードライン及びビットラインの抵抗の大きさを調節することにより設定される。

列書き込みイネーブル信号Ｗｃｏｌは、各ブロックに供給される包括的な信号とすることが可能である（この場合には、Ｒ／Ｗドライバ３２の複数のパルス生成器１２２を単一のパルス生成器に置換することが可能である）。包括的な列書き込みイネーブル信号Ｗｃｏｌにより、選択されたビットラインに書き込みパルスが同時に供給される。包括的な列書き込みイネーブル信号のパルス幅は、選択されたメモリセルに記憶されている磁界の方向を設定するのに十分な長さとなる。

代替的に、書き込みパルスに時間差を設けることが可能である。例えば、パルスを、１度に１つ、１度に２つといった具合に供給して列書き込み電流パルスを幅広い期間にわたって分散させ、これによりピーク書き込み電流を制御することが可能である。各パルス生成器１２２は、それぞれ別々の列書き込みイネーブル信号Ｗｃｏｌｉ（１≦ｉ≦ｎ、ｎはアレイ１０内のブロック数）を生成することが可能である。ｉ番目の列書き込みイネーブル信号Ｗｃｏｌｉの持続時間は、書き込み列パルスの幅、したがってｉ番目のブロックの選択されたメモリセルに記憶される磁界を設定するのに十分な長さとすることが可能である。最小限の書込時間は、１〜１０ナノ秒のオーダーとすることが可能である。

図７は、選択されたビットラインに１度に１つの電流パルスを供給する列書き込みイネーブル信号Ｗｃｏｌｉを生成するように異なるＲ／Ｗドライバ３２のパルス生成器１２２が構成される態様を示したものである。書き込み動作は、第１のＲ／Ｗドライバ３２のパルス生成器１２２に信号Ｗｃｏｌ０を供給することにより開始される。該信号Ｗｃｏｌ０は、第１のＲ／Ｗドライバ３２のパルス生成器１２２に第１のパルスＷｃｏｌ１を生成させる。該第１のパルスは、第１のブロックの列ドライバ３０，３２のための列書き込みイネーブル信号Ｗｃｏｌ１である。該第１のパルスＷｃｏｌ１はまた、第２のＲ／Ｗドライバ３２のパルス生成器１２２に供給される。第１のパルスＷｃｏｌ１の立下りエッジは、第２のＲ／Ｗドライバ３２のパルス生成器１２２に第２のパルスＷｃｏｌ２を生成させる。該第２のパルスは、第２のブロックの列ドライバ３０，３２のための列書き込みイネーブル信号Ｗｃｏｌ２である。ｉ番目のブロックのパルス生成器１２２により生成されるｉ番目のパルス（すなわちｉ番目の列書き込みイネーブル信号Ｗｃｏｌｉ）は、ｌ＋１番目のブロックのパルス生成器１２２に供給される。このようにして、列書き込みイネーブル信号Ｗｃｏｌｉは（図８に示すように）パルス生成器１２２を横切って伝播される。その結果として、所与の時間に１つのブロックにつき１つのメモリセルにしか書き込みが行われないように書き込みパルスがビットラインにわたって伝播する。

書き込み回路２２は、列Ｒ／Ｗドライバ３２を試験する回路を含むことが可能である。該試験回路は、書き込み回路の試験中に最後（ｎ番目）のデータレジスタ３８に供給される信号を生成することができる。最後のデータレジスタ３８に印加される信号は、列マスタ書き込みドライバ１２４から列スレーブ書き込みドライバ１３０へのプルダウン信号とすることが可能である。論理的には、プルダウン信号は、最後のブロックのパルス生成器１２２により生成されるｎ番目の列書き込みイネーブル信号Ｗｃｏｌｎによりゲートされるデータ入力（ｄａｔａ−ｉｎ）信号である。この試験回路は、書き込み動作時の列Ｒ／Ｗドライバ３２の動作を観察するのに有用である。書き込み動作時にはデータ出力（ｄａｔａ−ｏｕｔ）は使用されず、試験データを書き込み動作時にデータ出力信号に多重化することが可能である。書き込み試験機能のために追加される論理回路は、ｎ番目の検知増幅器からｎ番目のデータレジスタ３８（図１参照）までのデータ出力ラインに配置されたフルＣＭＯＳ伝達ゲート４１とすることが可能である。該伝達ゲート４１は、列マスタ書き込みドライバ回路に既に存在する列書き込みイネーブル信号により制御することが可能である。

図９は、書き込み動作時の列ドライバ３０，３２の動作を示している。書き込み電流は、３つの書き込み電位ＶＷＲＯＷ，ＶＷＣＯＬＰ，ＶＷＣＯＬＭにより設定され制御される（ブロック２０２）。書き込み動作が開始する前に、アドレスＡｘ，Ａｙを行及び列デコーダ１１２，１１６，１２０，１２８に供給することにより１つの行と１組の列とが選択される（ブロック２０４）。データレジスタ３８に記憶されたデータは、列Ｒ／Ｗドライバ３２に印加される（ブロック２０６）。包括的な書き込みイネーブル信号Ｗｒｏｗがアサートされて、選択されたワードラインにワードライン書き込み電流が確立され、及び列書き込みイネーブル信号Ｗｃｏｌ０がアサートされて、書き込みパルスが、選択されたビットラインに１度に１つ供給され、これは、最初のブロックのビットラインから始まり、最後のブロックのビットラインで終わる（ブロック２０８）。最後（ｎ番目）のＲ／Ｗドライバ３２のパルス生成器１２２からの出力を観察して、書き込み動作が完了したときを決定することが可能である（ブロック２１０）。このプロセスは、全ての書き込み動作について繰り返すことが可能である。

ここで図１０を参照する。同図は、マルチレベルＭＲＡＭチップ３００を示している。該ＭＲＡＭチップ３００は、基板３０４上でｚ方向に積み重ねられた数Ｎ（Ｎは１以上の整数）のメモリセルレベル３０２を含む。該メモリセルレベル３０２は、二酸化ケイ素等の絶縁材料（図示せず）により分離することが可能である。読み出し／書き込み回路は、基板３０４上に作製することが可能である。該読み出し／書き込み回路は、読み出し及び書き込みの対象となるレベルを選択するための追加のマルチプレクサを含むことが可能である。

本開示の書き込み回路は、大規模なＭＲＡＭアレイのためのものである。該書き込み回路は、メモリセルの破壊限界を超えることなく、選択されたワードライン及びビットラインに制御可能な双方向の書き込み電流を提供することができるものである。その結果として、該書き込み回路は、回路に過度の負荷をかけたりメモリセルに損傷を与えたりすることなく、メモリセルにデータを記憶する信頼性を改善する。該書き込み回路は、電流パルスを時間的に分散させて、ピーク電流を低下させることができる。該ピーク電流の低下によって、電力消費及び熱散逸が低下する。ピーク電流の低下は、高度の並列動作モードにとって特に望ましい。

該書き込み回路は、読み出し動作時に、選択されたライン及び選択されていないラインに等電位を印加する読み出し回路と互換性を有するものである。該書き込み回路は、列書き込みドライバの可観測性を高める試験機能が組み込まれている。内部ノードの状態の観測が可能となるため、書き込み回路の試験範囲が改善される。

本発明によるＭＲＡＭデバイスは、様々な用途に使用することができる。図１１は、１つまたは２つ以上のＭＲＡＭ３００の一般的な用途の一例を示すものである。該一般的な用途は、ＭＲＡＭ記憶モジュール４０２、インタフェイスモジュール４０４、及びプロセッサ４０６を含むマシン４００により実施される。該ＭＲＡＭ記憶モジュール４０２は、長期記憶のための１つまたは２つ以上のＭＲＡＭチップ３００を含む。インタフェイスモジュール４０４は、プロセッサ４０６とＭＲＡＭ記憶モジュール４０２との間のインタフェイスを提供する。該マシン４００はまた、短期記憶のために高速の揮発性メモリ（例えばＳＲＡＭ）を含むことが可能である。

マシン４００が、ノートブック型コンピュータやパーソナルコンピュータ等である場合には、ＭＲＡＭ記憶モジュール４０２が幾つかのＭＲＡＭチップ３００を含み、インタフェイスモジュール４０４がＥＩＤＥまたはＳＣＳＩインタフェイスを含むことが考えられる。マシン４００がサーバ等である場合には、ＭＲＡＭ記憶モジュール４０４がより多数のＭＲＡＭチップ３００を含み、インタフェイスモジュール４０４がファイバチャネル又はＳＣＳＩインタフェイスを含むことが考えられる。かかるＭＲＡＭ記憶モジュール４０２は、ハードディスクドライブ等の従来の長期記憶装置と置換し又はそれを補足することが可能である。

マシン４００がディジタルカメラ等である場合は、ＭＲＡＭ記憶モジュール４０２がより少数のＭＲＡＭチップ３００を含み、インタフェイスモジュール４０４がカメラインタフェイスを含むことが考えられる。かかるＭＲＡＭ記憶モジュール４０２は、ディジタルカメラ上のデジタル画像の長期記憶を可能にするものとなる。

本発明によるＭＲＡＭデバイスは、ハードディスクドライブ等の従来の長期データ記憶装置を上回る多くの長所を提供するものである。ＭＲＡＭデバイスに対するデータアクセスは、ハードディスクドライブ等の従来の長期記憶装置に対するデータアクセスよりも遙かに高速である。またＭＲＡＭデバイスはハードディスクドライブよりも小型である。

ＭＲＡＭデバイスは、上述の特定の実施形態に制限されるものではない。例えば、メモリセルはＳＤＴ接合素子には制限されない。使用可能な他のタイプの装置として、巨大磁気抵抗「ＧＭＲ（Ｇｉａｎｔ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）」デバイスが挙げられるが、これに限定されるものではない。

磁化容易軸に沿って向きが設定された行に関連してＭＲＡＭアレイを説明してきたが、行と列を交換することが可能であり、かかる場合には、列は磁化容易軸に沿ってその向きが設定されることになる。

行ドライバ及び列ドライバは、図５ａないし図５ｄに示したスイッチに制限されるものではない。しかし、図５ａないし図５ｄに示したスイッチは、低電圧設計と高密度レイアウトとをサポートするＮＭＯＳトランジスタで実施することが可能である。

電源は、数多くの方法で実施することが可能である。例えば、電源は、様々な電位を提供する可変電圧源を含むことが可能である。代替的に、制御された電流源は、高インピーダンスの制御された電流源または電流ミラーを含むことが可能である。

図４に示すように、パルス生成器１２２は、Ｒ／Ｗドライバ３２の一部を構成することが可能である。代替的に、列書き込みイネーブル信号Ｗｃｏｌｉを外部で生成することが可能である。

列書き込みイネーブル信号を生成するために、多数のパルス生成器以外の回路を使用することが可能である。例えば、１つまたは２つ以上のシフトレジスタにより列書き込みイネーブル信号を生成することが可能である（例えば、１つのシフトレジスタが１度に１つの書き込みイネーブル信号を生成すること、及び互いに並列動作する２つのシフトレジスタが１度に２つの書き込みイネーブル信号を生成することが可能である）。

したがって、書き込み動作は、例えば、１度に１つのブロック、１度に２つのブロックといった具合に実施することが可能である。それぞれの追加の書き込みパルスは、ピークビットライン電流を増大させるものとなる。しかし、それぞれの追加の書き込みパルスは、書き込み速度も高めるものでもある。したがって、設計者は、「書き込み速度の増大」対「ピーク書き込み電流の許容可能なレベルへの低減」のトレードオフに直面することになる。

したがって、本発明は、上述の特定の実施形態に制限されるものではない。本発明は、特許請求の範囲にしたがって解釈されるものである。

以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．メモリセル（１２）のアレイ（１０）と、前記メモリセル（１２）と交差する複数のワードライン（１４）と、前記メモリセル（１２）と交差する複数のビットライン（１６）と、各メモリセルブロック毎に１つの列ドライバ（３２）を含む回路（２４）とを備えており、前記各メモリセルブロックが、複数のビットライン（１６）と複数のメモリセル（１２）とを含み、前記列ドライバ（３２）の各々が、書き込み動作時に、対応するブロック内の選択されたビットラインに電流パルスを提供し、該列ドライバ（３２）が、少なくとも幾つかのブロックに対してそれぞれ異なる時間に書き込みを行う、ＭＲＡＭデバイス（８）。
２．前記回路（２４）が、前記列ドライバ（３２）のための書き込みイネーブルパルスを生成する少なくとも１つの構成要素（１２２）を含み、該書き込みイネーブルパルスが、前記列ドライバ（３２）に順次供給され、該書き込みイネーブルパルスの各々が、列ドライバ（３２）に電流パルスを生成させ、電流パルスが前記メモリセルブロックに順次供給される、前項１に記載のデバイス。
３．前記回路（２４）が、各ブロック毎にパルス生成器（１２２）を含み、該パルス生成器（１２２）の各々が、書き込みイネーブル信号を提供する出力を有し、該書き込みイネーブル信号の各々が前記列ドライバ（３２）に電流パルスを生成させ、前記パルス生成器（１２２）が、最初のブロックの前記パルス生成器（１２２）から始まり最後のブロックの前記パルス生成器（１２２）で終わる書き込みイネーブルパルスを生成するように接続されている、前項２に記載のデバイス。
４．最後のブロックの前記列ドライバ（３２）に結合されて、前記列ドライバ（３２）の動作可能性を示す、ゲート（４１）を更に含む、前項３に記載のデバイス。
５．前記回路（２４）が、複数の第１のスイッチ（１１４）と、複数の第２のスイッチ（１１８）と、複数の第３のスイッチ（１３６）と、複数の第４のスイッチ（１３２）とを含み、前記第１のスイッチ（１１４）が、書き込み動作時に選択されていないワードラインの第１の端部を高インピーダンスに結合し、前記第２のスイッチ（１１８）が、書き込み動作時に選択されていないワードラインの第２の端部を高インピーダンスに結合し、前記第３のスイッチ（１２６）が、書き込み動作時に選択されていないビットラインの第１の端部を高インピーダンスに結合し、前記第４のスイッチ（１３２）が、書き込み動作時に選択されていないビットラインの第２の端部を高インピーダンスに結合する、前項１に記載のデバイス。
６．第１のスイッチ（１１４）が、書き込み動作時に選択されたワードラインの第前記１の端部に基準電位を印加し、第２のスイッチ（１１８）が、書き込み動作時に選択されたワードラインの前記第２の端部に行書き込み電位を印加し、第３のスイッチ（１２６）が、書き込み動作時に選択されたビットラインの前記第１の端部に基準電位と第１の列書き込み電位との何れかを印加し、第４のスイッチ（１３２）が、書き込み動作時に選択されたビットラインの前記第２の端部に基準電位と第２の列書き込み電位との何れかを印加する、前項５に記載のデバイス。
７．前記第３及び第４のスイッチ（１２６，１３２）に前記第１及び第２の書き込み電位を印加するマスタ−スレーブドライバ（１２４〜１３０）を更に含む、前項６に記載のデバイス。
８．各ブロック毎に検知増幅器（４０）を更に含み、第１のスイッチ（１１４）が、読み出し動作時に選択されたワードラインの前記第２の端部に読み出し基準電位を印加し、前記複数の第３のスイッチ（１２６）の各々が、読み出し動作時に選択されたビットラインの前記第２の端部を検知増幅器（４０）に結合する、前項５に記載のデバイス。

本発明によるメモリセルアレイ及び書き込み回路を含むＭＲＡＭデバイスを示す説明図である。 ＳＤＴ接合メモリセルの磁化の向き（平行）を示す説明図である。 ＳＤＴ接合メモリセルの磁化の向き（逆平行）を示す説明図である。 書き込み動作時のメモリセルとその交差するワードライン及びビットラインを示す説明図である。 書き込み回路ブロック及びそれに対応するメモリセルブロックを示す説明図である。 書き込み回路用の行ドライバスイッチ及び列ドライバスイッチを示す説明図である。 書き込み回路用の行ドライバスイッチ及び列ドライバスイッチを示す説明図である。 書き込み回路用の行ドライバスイッチ及び列ドライバスイッチを示す説明図である。 書き込み回路用の行ドライバスイッチ及び列ドライバスイッチを示す説明図である。 書き込み回路用の列マスタ／スレーブ書き込みドライバを示す説明図である。 列読み出し／書き込みドライバ間で書き込みイネーブル信号を伝達する回路を示す説明図である。 図７の回路のタイミングチャートである。 書き込み回路を使用して１ブロックのメモリセルの書き込みを行う方法を示すフローチャートである。 本発明によるＭＲＡＭチップを示す説明図である。 １つまたは２つ以上のＭＲＡＭチップを含むマシンを示す説明図である。

符号の説明

８ ＭＲＡＭ装置、
１０ アレイ、
１２ メモリセル、
１４ ワードライン、
１６ ビットライン、
２４ 書き込み回路、
２６ 行読み出し／書き込みドライバ、
２８ 行書き込み専用ドライバ、
３０ 列書き込み専用ドライバ、
３２ 列読み出し／書き込みドライバ、
３４ 電源供給回路、
４０ 検知増幅器、
４１ ゲート、
１１２ 行読み出し／書き込みデコーダ、
１１４ 行読み出し／書き込みスィッチ、
１１６ 行書き込み専用デコーダ、
１１８ 行書き込み専用スィッチ、
１２０ 列読み出し／書き込みデコーダ、
１２４ マスタドライバ、
１２６ 列読み出し／書き込みスィッチ、
１２８ 列書き込み専用デコーダ、
１３０ 列スレーブドライバ
１３２ 列書き込み専用スイッチ。

Claims (21)

1. 複数のワードライン１４及び複数のビットライン１６の交差領域に配列された複数のメモリセル１２を含むアレイ１０と、
   第１列書き込み電位、第２列書き込み電位、行書き込み電位、行読み出し電位、及び列読み出し電位を生成する電源供給回路３４と、
   選択されたメモリセルに対して書き込み動作を行う書き込み回路２４とを含み、
   前記書き込み回路２４は、前記各々のワードラインの第１端部を、対応される基準電位、ハイインピーダンス、または前記電源供給回路３４から提供された前記行読み出し電位に接続する行読み出し／書き込みドライバ２６と、前記各々のワードラインの第２端部を、対応される前記ハイインピーダンスまたは前記電源供給回路３４から提供された前記行書き込み電位に接続する行書き込み専用ドライバ２８と、前記複数のビットライン１６と前記複数のメモリセル１２とを含む複数のメモリセルブロックに対応され、前記各々のビットラインの第１端部に対応される前記基準電位、前記ハイインピーダンス、前記電源供給回路３４から提供された前記第２列書き込み電位、または前記電源供給回路３４から提供された前記列読み出し電位に接続する複数の列読み出し／書き込みドライバ３２と、前記複数のメモリセルブロックに対応され、前記各々のビットラインの第２端部を、対応される前記基準電位、前記ハイインピーダンス、または前記電源供給回路３４から提供された前記第１列書き込み電位に接続する複数の列書き込み専用ドライバ３０とを含み、
   前記複数の列読み出し／書き込みドライバ３２は、書き込み動作の間に対応するメモリセルブロック内の選択されたビットラインに電流パルスを提供し、少なくともいくつかの異なるメモリセルブロックに対してそれぞれ異なる時間に書き込み動作を行う、ＭＲＡＭ装置。
2. 前記行読み出し／書き込みドライバ２６は、
   行アドレスをデコードする行読み出し／書き込みデコーダ１１２と、
   前記ワードラインに対応される複数の行読み出し／書き込みスィッチ１１４とを含み、
   前記複数の行読み出し／書き込みスィッチ１１４は、前記行読み出し／書き込みデコーダ１１２によりデコードされた行アドレスに応答して各々のワードラインの第１端部を対応する前記基準電位、前記ハイインピーダンス、または前記電源供給回路３４から提供された前記行読み出し電位に接続する請求項１に記載のＭＲＡＭ装置。
3. 前記複数の行読み出し／書き込みスィッチ１１４は、読み出し及び書き込み動作の間に選択されたワードラインの第１端部を前記基準電位に接続する請求項２に記載のＭＲＡＭ装置。
4. 前記複数の行読み出し／書き込みスィッチ１１４は、読み出し動作の間に非選択された各々のワードラインの第１端部を前記行読み出し電位に接続する請求項２に記載のＭＲＡＭ装置。
5. 前記複数の複数の行読み出し／書き込みスィッチ１１４は、書き込み動作の間に非選択された各々のワードラインの第１端部を前記ハイインピーダンスに接続する請求項２に記載のＭＲＡＭ装置。
6. 前記行書き込み専用ドライバ２８は、
   行アドレスをデコードする行書き込み専用デコーダ１１６と、
   前記ワードラインに対応される複数の行書き込み専用スィッチ１１８とを含み、
   前記複数の行書き込み専用スィッチ１１８は、前記行書き込み専用デコーダ１１６によりデコードされた行アドレスに応答して各々のワードラインの第２端部を対応する前記ハイインピーダンスまたは前記電源供給回路３４から提供された前記行書き込み電位に接続する請求項１に記載のＭＲＡＭ装置。
7. 前記複数の行書き込み専用スィッチ１１８は、読み出し及び書き込み動作の間に非選択された各々のワードラインの第２端部を前記ハイインピーダンスに接続する請求項６に記載のＭＲＡＭ装置。
8. 前記複数の行書き込み専用スィッチ１１８は、書き込み動作の間に選択されたワードラインの第２端部を前記行書き込み電位に接続する請求項６に記載のＭＲＡＭ装置。
9. 前記複数の行書き込み専用スィッチ１１８は、読み出し動作の間に選択されたワードラインの第２端部を前記ハイインピーダンスに接続する請求項６に記載のＭＲＡＭ装置。
10. 前記書き込み回路２４は、前記複数の列読み出し／書き込みドライバ３２に対して書き込みイネーブルパルスを発生する少なくとも一つの構成要素１２２を含み、
    前記書き込みイネーブルパルスは、前記列読み出し／書き込みドライバ３２に順次に供給され、
    前記各書き込みイネーブルパルスに応答して前記複数の列読み出し／書き込みドライバ３２は、電流パルスを発生し、
    前記電流パルスは、前記複数のメモリセルブロックに順次に供給される請求項１に記載のＭＲＡＭ装置。
11. 前記書き込み回路２４は、前記各メモリブロックに対応されるパルス発生器１２２を含み、前記各パルス発生器１２２は、書き込みイネーブル信号を提供する出力を有し、前記各書き込みイネーブル信号は、対応する列読み出し／書き込みドライバ３２にて電流パルスを発生させるようにし、前記パルス発生器１２２は、最初のブロックのパルス発生器１２２から始まり、最終ブロックのパルス発生器１２２で終わる書き込みイネーブルパルスを生成するように接続されている、請求項１０に記載のＭＲＡＭ装置。
12. 前記最終ブロックの列読み出し／書き込みドライバ３２に結合されて、前記列読み出し／書き込みドライバ３２の動作を指示するゲート４１をさらに含む請求項１１に記載のＭＲＡＭ装置。
13. 前記列読み出し／書き込みドライバ３２は、
    列アドレスをデコードする列読み出し／書き込みデコーダ１２０と、
    前記各ビットラインに対応される複数の列読み出し／書き込みスィッチ１２６と、
    前記列読み出し／書き込みスィッチ１２６を通じて選択されたビットラインに前記基準電位または前記電源供給回路３４から提供された前記第２列書き込み電位を接続する列マスタドライバ１２４とを含み、
    前記複数の列読み出し／書き込みスィッチ１２６は、前記列読み出し／書き込みデコーダ１２０によりデコードされた列アドレスに応答して前記各々のビットラインの第１端部を対応される前記ハイインピーダンス、電源供給回路３４から提供された前記列読み出し電位、または前記列マスタドライバ１２４に接続する請求項１に記載のＭＲＡＭ装置。
14. 前記列読み出し／書き込みスィッチ１２６は、読み出し及び書き込み動作の間に選択されたビットラインの第１端部を前記列マスタドライバ１２４に接続する請求項１３に記載のＭＲＡＭ装置。
15. 前記列読み出し／書き込みスィッチ１２６は、読み出し動作の間に非選択された各々のビットラインの第１端部を前記列読み出し電位に接続する請求項１３に記載のＭＲＡＭ装置。
16. 前記列読み出し／書き込みスィッチ１２６は書き込み動作の間に非選択された各々のビットラインの第１端部を前記ハイインピーダンスに接続する請求項１３に記載のＭＲＡＭ装置。
17. 前記列マスタドライバ１２４は、書き込み動作の間にビットライン電流の方向を設定し、前記ビットライン電流方向設定に従って選択されたビットラインに前記基準電位または前記第２列書き込み電位を接続する請求項１４に記載のＭＲＡＭ装置。
18. 前記列専用書き込みドライバ３０は、
    列アドレスをデコードする列書き込み専用デコーダ１２８と、
    前記ビットラインに対応される複数の列書き込み専用スィッチ１３２と、
    前記列書き込み専用スィッチ１３２を通じて選択されたビットラインに前記基準電位または前記電源供給回路３４から提供された前記第１列書き込み電位を接続する列スレーブドライバ１３０とを含み、
    前記複数の列書き込み専用スィッチ１３２は、前記列書き込み専用デコーダ１２８によりデコードされた列アドレスに応答して前記各々のビットラインの第２端部を対応される前記ハイインピーダンス、または前記列スレーブドライバ１３０に接続する請求項１に記載のＭＲＡＭ装置。
19. 前記列書き込み専用スィッチ１３２は、書き込み動作の間に選択されたビットラインの第２端部を前記列スレーブドライバ１３０に接続する請求項１８に記載のＭＲＡＭ装置。
20. 前記列書き込み専用スィッチ１３２は、書き込み動作の間に非選択されたビットラインの第２端部を前記ハイインピーダンスに接続する請求項１８に記載のＭＲＡＭ装置。
21. 前記列書き込み専用スィッチ１３２は、読み出し動作の間に前記各々のビットラインの第２端部を前記ハイインピーダンスに接続する請求項１８に記載のＭＲＡＭ装置。