JP5213980B2 - 薄膜磁性体記憶装置 - Google Patents
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Description
図16を参照して、データ書込時においては、リードワード線RWLは非活性化され、アクセストランジスタATRはターンオフされる。この状態で、自由磁化層VLを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線WWLおよびビット線BLにそれぞれ流される。自由磁化層VLの磁化方向は、ライトワード線WWLおよびビット線BLをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
半導体基板上にMTJメモリセルを行列状に配することによって、高集積化されたMRAMデバイスを実現することができる。図18においては、MTJメモリセルをn行×m列(n,m:自然数)に配置する構成が示される。既に説明したように、各MTJメモリセルに対して、ビット線BL、ライトワード線WWLおよびリードワード線RWLを配置する必要がある。したがって、行列状に配置されたn×m個のMTJメモリセルに対して、n本のライトワード線WWL1〜WWLnおよびリードワード線RWL1〜RWLnと、m本のビット線BL1〜BLmとが配置される。
た、Mビット(M:2以上の整数)の並列なデータ読出を指示する制御回路とを備える。制御回路は、データ書込時には、複数の書込データ線の一部を用いた、Nビット(N:N<Mで示される自然数)の並列なデータ書込を指示する。
図1は、本発明の実施の形態に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
図3はデータ読出回路51Rの構成を示す回路図である。
図4を参照し、データ読出回路52Rは、プリチャージトランジスタとして用いられるP型MOSトランジスタ171および172と、スイッチングトランジスタとして用いられるN型MOSトランジスタ173および174と、クロスカップルアンプ175と、クロスカップルアンプへの動作電流供給スイッチとして用いられるN型MOSトランジスタ180と、インバータ182および184とを含む。
スタ173および174の各々のゲートには、データ読出時に所定期間Lレベルに活性化されるトリガパルスφtrが入力される。
図5を参照して、データ書込回路51Wは、内部ノードNw0に一定電流を供給するためのP型MOSトランジスタ151と、トランジスタ151の通過電流を制御するためのカレントミラー回路を構成するP型MOSトランジスタ152および電流源153と、内部ノードNw0を介して動作電流の供給を受けて動作するインバータ154、155および156を有する。インバータ154、155および156の各々は、電源電圧Vcc3および接地電圧Vssの供給を受けて動作する。
データ読出前において、リードデータバスRDB,/RDBは電源電圧Vcc1にプリチャージされ、ビット線BL,/BLは、接地電圧Vssにプリチャージされる。
列選択結果に対応したライトコラム選択線WCSLが選択状態(Hレベル)に活性化されて、対応するライトコラム選択ゲートWCSGがオンする。これに応じて、選択メモリセルに対応する選択列のビット線BLおよび/BLの一端ずつは、ライトデータバスWDBおよび/WDBとそれぞれ結合される。
図7は、メモリアレイ10およびその周辺回路の実施の形態1の変形例に従う構成を詳細に説明するための回路図である。
図8を参照して、実施の形態1の変形例に従うデータ書込回路52Wは、データ書込電流を供給するためのデータ書込回路51Wの構成に加えて、プルアップ回路53をさらに含む。
実施の形態2においては、外部との間で、多ビットデータを並列に授受するMRAMデバイスの構成について説明する。
図11は、データバス対の配置を説明する回路図である。データバス対DBP1〜DBPMは同様に配置されるので、図11においては、データバス対DBP1の配置が代表的に示される。
図13は、メモリアレイ10およびその周辺回路の実施の形態2の変形例に従う構成を示す概略ブロック図である。
Claims (4)
- 行列状に配置された複数のメモリセルを備え、
各前記メモリセルは、
データ書込電流によって生じた磁界によって記憶データのレベルに応じた方向に磁化されるとともに、前記磁化の方向に応じて電気抵抗が変化する磁気記憶部と、
データ読出時に選択的にターンオンして、前記磁気記憶部にデータ読出電流を流すためのアクセスゲートとを含み、
前記記憶データのレベルに応じた電気信号を伝達するために、メモリセル列にそれぞれ対応して配置される複数のビット線と、
各々が、選択されたメモリセルとの間で読出データを伝達するための複数の読出データ線と、
各々が、選択されたメモリセルとの間で書込データを伝達するための複数の書込データ線と、
データ読出時に、前記複数の読出データ線の少なくとも一部を用いた、Mビット(M:2以上の整数)の並列なデータ読出を指示する制御回路とをさらに備え、
前記制御回路は、データ書込時には、前記複数の書込データ線の一部を用いた、Nビット(N:N<Mで示される自然数)の並列なデータ書込を指示し、
前記複数の読出データ線および前記複数の書込データ線は、前記複数のビット線に沿った方向に配置される、薄膜磁性体記憶装置。 - 行列状に配置された複数のメモリセルを備え、
各前記メモリセルは、
データ書込電流によって生じた磁界によって記憶データのレベルに応じた方向に磁化されるとともに、前記磁化の方向に応じて電気抵抗が変化する磁気記憶部と、
データ読出時に選択的にターンオンして、前記磁気記憶部にデータ読出電流を流すためのアクセスゲートとを含み、
前記記憶データのレベルに応じた電気信号を伝達するために、メモリセル列にそれぞれ対応して配置される複数のビット線と、
各々が、選択されたメモリセルとの間で読出データを伝達するための複数の読出データ線と、
各々が、選択されたメモリセルとの間で書込データを伝達するための複数の書込データ線と、
データ読出時に、前記複数の読出データ線の少なくとも一部を用いた、Mビット(M:2以上の整数)の並列なデータ読出を指示する制御回路とをさらに備え、
前記制御回路は、データ書込時には、前記複数の書込データ線の一部を用いた、Nビット(N:N<Mで示される自然数)の並列なデータ書込を指示し、
前記複数の読出データ線の各々は、K個(K:2以上の整数)の前記メモリセル列ごとに配置され、
前記複数の書込データ線の各々は、L個(L:L>Kで示される整数)の前記メモリセル列ごとに配置され、
前記制御回路は、前記データ読出時にM個のデータ読出回路を活性化するともに、前記データ書込時にN個のデータ書込回路を活性化する、薄膜磁性体記憶装置。 - 前記複数の書込データ線は、全体でN本配置され、
前記複数の読出データ線は、全体でM本配置され、
前記制御回路は、前記データ読出時に各前記データ読出回路を活性化するともに、前記データ書込時に各前記データ書込回路を活性化する、請求項2記載の薄膜磁性体記憶装置。 - 前記Mビットは、前記Nビットの整数倍であり、
前記制御回路は、1回のデータ書込コマンドに応答して、前記Nビットの並列なデータ書込を(M/N)回繰り返し指示する、請求項1〜3のいずれか1項に記載の薄膜磁性体記憶装置。
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