KR100514960B1 - 데이터 판독 전류 튜닝 기능을 갖는 박막 자성체 기억 장치 - Google Patents

데이터 판독 전류 튜닝 기능을 갖는 박막 자성체 기억 장치 Download PDF

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Abstract

정전류 공급 회로(70)는 제어 전압 Vctr에 따른 일정 전류 I(Read)를 생성한다. 메모리 셀을 구성하는 터널 자기 저항 소자를 데이터 판독 시에 통과하는 데이터 판독 전류는 일정 전류 I(Read)에 따라 설정된다. 정전류 공급 회로(70)는 외부 입력에 따라 조정 가능한 기준 전압 Vrs를 생성하는 전압 조정 회로(100)와, 기준 전압 Vrs에 따라 일정 전류 I(Read)를 생성하는 전류원(104)과, 통상 동작 시에 기준 전압 Vrs를 제어 전압 Vctn으로서 전류원(104)으로 전달하기 위한 전압 전환 회로(103)를 포함한다.

Description

데이터 판독 전류 튜닝 기능을 갖는 박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE HAVING DATA READ CURRENT TUNING FUNCTION}
본 발명은 박막 자성체 기억 장치에 관한 것으로, 보다 특정적으로는 자기 터널 접합(MTJ: Magnetic Tunneling Junction)을 갖는 메모리 셀을 구비한 랜덤 액세스 메모리에 관한 것이다.
저소비 전력으로 불휘발적인 데이터 기억이 가능한 기억 장치로서, MRAM (Magnetic Random Access Memory) 디바이스가 주목받고 있다. MRAM 디바이스는 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여 불휘발적인 데이터 기억을 행하고, 박막 자성체의 각각에 대하여 랜덤 액세스가 가능한 기억 장치이다.
특히, 최근에는 자기 터널 접합(MTJ: Magnetic Tunnel Junction)을 이용한 박막 자성체인 터널 자기 저항 소자를 메모리 셀에 이용함으로써, MRAM 디바이스의 성능이 비약적으로 진보하는 것이 발표되어 있다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 대해서는 "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000., "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000., 및 "A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001. 등의 기술 문헌에 개시되어 있다.
도 22는 자기 터널 접합부를 갖는 메모리 셀(이하, 단순히 「MTJ 메모리 셀」이라고도 함)의 구성을 도시하는 개략도이다.
도 22를 참조하면, MTJ 메모리 셀은 기억 데이터 레벨에 따라 전기 저항이 변화하는 터널 자기 저항 소자 TMR과, 데이터 판독 시에 터널 자기 저항 소자 TMR을 통과하는 감지 전류 Is의 경로를 형성하기 위한 액세스 소자 ATR을 구비한다. 액세스 소자 ATR은 대표적으로는 전계 효과형 트랜지스터로 형성되기 때문에, 이하에서는 액세스 소자 ATR을 액세스 트랜지스터 ATR이라고도 한다. 액세스 트랜지스터 ATR은 터널 자기 저항 소자 TMR과 직렬로 접속된다.
MTJ 메모리 셀에 대하여, 데이터 기입을 지시하기 위한 라이트 워드선 WWL과, 데이터 판독을 실행하기 위한 리드 워드선 RWL과, 데이터 판독 및 데이터 기입에 있어서, 기억 데이터의 데이터 레벨에 대응한 전기 신호를 전달하기 위한 데이터선인 비트선 BL이 배치된다.
도 23은 MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도이다.
도 23을 참조하면, 터널 자기 저항 소자 TMR은 고정된 일정한 자화 방향을 갖는 강자성체층(이하, 단순히 「고정 자화층」이라고도 함) FL과, 외부로부터의 인가 자계에 따른 방향으로 자화되는 강자성체층(이하, 단순히 「자유 자화층」라고도 함) VL을 갖는다. 고정 자화층 FL 및 자유 자화층 VL 사이에는 절연체막으로 형성되는 터널 배리어(터널막) TB가 형성된다. 자유 자화층 VL은 기입되는 기억 데이터의 레벨에 따라, 고정 자화층 FL과 동일 방향 또는 고정 자화층 FL과 반대 방향으로 자화된다. 이들 고정 자화층 FL, 터널 배리어 TB 및 자유 자화층 VL에 의해, 자기 터널 접합이 형성된다.
데이터 판독 시에는 리드 워드선 RWL의 활성화에 따라 액세스 트랜지스터 ATR이 턴 온하여, 터널 자기 저항 소자 TMR은 비트선 BL과 접지 전압 Vss 사이에 접속된다. 이에 의해, 터널 자기 저항 소자 TMR의 양단에 비트선 전압에 따른 바이어스 전압이 인가되어, 터널막에 터널 전류가 흐른다. 이러한 터널 전류를 이용함으로써, 데이터 판독 시에, 비트선 BL∼터널 자기 저항 소자 TMR∼액세스 트랜지스터 ATR∼접지 전압 Vss의 전류 경로에 감지 전류를 흘릴 수 있다.
터널 자기 저항 소자 TMR의 전기 저항은, 고정 자화층 FL 및 자유 자화층 VL의 각각의 자화 방향의 상대 관계에 따라 변화한다. 구체적으로는, 터널 자기 저항 소자 TMR의 전기 저항치는 고정 자화층 FL의 자화 방향과 자유 자화층 VL의 자화 방향이 평행한 경우에 최소치 Rmin이 되고, 양자의 자화 방향이 반대(반평행) 방향인 경우에 최대치 Rmax가 된다.
따라서, 자유 자화층 VL을 기억 데이터에 따른 방향으로 자화하면, 감지 전류 Is에 의해 터널 자기 저항 소자 TMR에서 생기는 전압 변화는 기억 데이터 레벨에 따라 다르다. 따라서, 예를 들면 비트선 BL을 일정 전압으로 프리차지한 후에, 터널 자기 저항 소자 TMR에 감지 전류 Is를 흘리면, 비트선 BL의 전압을 검지함으로써, MTJ 메모리 셀의 기억 데이터를 판독할 수 있다.
도 24는 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.
도 24를 참조하면, 데이터 기입 시에는 리드 워드선 RWL이 비활성화되어, 액세스 트랜지스터 ATR은 턴 오프된다. 이 상태에서, 자유 자화층 VL을 기입 데이터에 따른 방향으로 자화하기 위한 데이터 기입 전류가 라이트 워드선 WWL 및 비트선 BL에 각각 흐른다.
도 25는 데이터 기입 시에서의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향과의 관계를 설명하는 개념도이다.
도 25를 참조하면, 횡축은 터널 자기 저항 소자 TMR 내의 자유 자화층 VL에 있어서 자화 용이축(EA: Easy Axis) 방향으로 인가되는 자계를 나타낸다. 한편, 종축 H(HA)는 자유 자화층 VL에서 자화 곤란축(HA: Hard Axis) 방향으로 작용하는 자계를 나타낸다. 자계 H(EA) 및 자계 H(HA)는 비트선 BL 및 라이트 워드선 WWL에 각각 흐르는 전류에 의해 생기는 두 개의 자계의 각각 한 쪽에 각각 대응한다.
MTJ 메모리 셀에서는 고정 자화층 FL의 고정된 자화 방향은, 자유 자화층 VL의 자화 용이축을 따르고 있으며, 자유 자화층 VL은 기억 데이터의 레벨("1" 및 "0")에 따라, 자화 용이축 방향을 따라, 고정 자화층 FL과 평행 또는 반평행(반대) 방향으로 자화된다. MTJ 메모리 셀은 자유 자화층 VL의 2가지의 자화 방향에 대응시켜, 1 비트의 데이터("1" 및 "0")를 기억할 수 있다.
자유 자화층 VL의 자화 방향은 인가되는 자계 H(EA) 및 자계 H(HA)의 합이 도면에 도시되는 아스테로이드 특성선의 외측의 영역에 달하는 경우에 있어서만 새롭게 재기입할 수 있다. 즉, 인가된 데이터 기입 자계가 아스테로이드 특성선의 내측의 영역에 상당하는 강도인 경우에는 자유 자화층 VL의 자화 방향은 변화하지 않는다.
아스테로이드 특성선에 도시된 바와 같이, 자유 자화층 VL에 대하여 자화 곤란축 방향의 자계를 인가함으로써, 자화 용이축을 따른 자화 방향을 변화시키는 데 필요한 자화 임계치를 낮출 수 있다.
도 25에 도시한 예와 같이 데이터 기입 시의 동작점을 설계한 경우에는, 데이터 기입 대상인 MTJ 메모리 셀에서, 자화 용이축 방향의 데이터 기입 자계는 그 강도가 HWR이 되도록 설계된다. 즉, 이 데이터 기입 자계 HWR이 얻어지도록, 비트선 BL 또는 라이트 워드선 WWL을 흐르는 데이터 기입 전류의 값이 설계된다. 일반적으로, 데이터 기입 자계 HWR은 자화 방향의 전환에 필요한 스위칭 자계 HSW와, 마진분 ΔH와의 합으로 나타낸다. 즉, HRW=HSW+ΔH로 나타낸다.
MTJ 메모리 셀의 기억 데이터, 즉 터널 자기 저항 소자 TMR의 자화 방향을 재기입하기 위해서는, 라이트 워드선 WWL과 비트선 BL과의 양방에 소정 레벨 이상의 데이터 기입 전류를 흘릴 필요가 있다. 이에 의해, 터널 자기 저항 소자 TMR 내의 자유 자화층 VL은 자화 용이축(EA)을 따른 데이터 기입 자계의 방향에 따라, 고정 자화층 FL과 평행 또는 반대(반평행) 방향으로 자화된다. 터널 자기 저항 소자 TMR에 일단 기입된 자화 방향, 즉 MTJ 메모리 셀의 기억 데이터는 새로운 데이터 기입이 실행될 때까지 불휘발적으로 유지된다.
이와 같이 터널 자기 저항 소자 TMR은 인가되는 데이터 기입 자계에 의해 재기입 가능한 자화 방향에 따라 그 전기 저항이 변화하기 때문에, 터널 자기 저항 소자 TMR의 전기 저항치 Rmax 및 Rmin과, 기억 데이터의 레벨("1" 및 "0")이 각각 대응함으로써, 불휘발적인 데이터 기억을 실행할 수 있다.
이와 같이 데이터 판독 시에 터널 자기 저항 소자 TMR을 통과하는 감지 전류 Is는 터널막을 통과하는 터널 전류로서 흐른다. 그러나, 터널 자기 저항 소자 TMR에서의 전압 대 전류 특성, 즉 터널막 인가 전압(바이어스 전압) 대 터널 전류 특성은 터널 막 두께에 크게 의존한다. 따라서, 제조 프로세스에 있어서의 터널 막 두께의 제조 상의 불규칙성에 기인하여, 데이터 판독 시의 감지 전류 Is가 크게 변화한다.
즉, 동일한 바이어스 전압을 인가하여도, 터널 막 두께의 제조 상의 불규칙성에 의해, 터널 자기 저항 소자 TMR을 흐르는 감지 전류 Is가 크게 변화하기 때문에, 비트선 전압으로부터 터널 자기 저항 소자 TMR의 전기 저항치, 즉 기억 데이터 레벨을 정확하게 검지할 수 없게 된다. 따라서, 이러한 제조 상의 불규칙성에 대응하여, 데이터 판독 마진을 확보하는 구성으로 할 필요가 있다.
또한, 터널 자기 저항 소자 TMR의 전기 저항 특성은 온도 의존성이나, 바이어스 전압에 대한 의존성도 크기 때문에, 이들의 변동에 대처하여, 데이터 판독 마진을 확보하는 것도 고려할 필요가 있다.
한편, 이 터널 전류에 따라, 터널막의 신뢰성도 크게 좌우된다. 즉, 제조 상의 불규칙성에 의해, 얇은 터널막이 제작되면, 통상 동작 시에 과대한 터널 전류가 흘러, MRAM 디바이스 전체의 동작 신뢰성이 손상될 우려가 있다.
또한, 터널 자기 저항 소자 TMR의 신뢰성 평가를 위해서는 터널막의 신뢰성을 보증하기 위한 결함 가속 시험이 필요하게 되나, 종래의 MOS(Metal Oxide Semiconductor)형 LSI(Large Scale Integrated circuit)에서 실시되고 있던 것과 같은, 고전계 인가에 의한 가속 시험에서는 터널막의 스크리닝을 유효하게 행할 수는 없다.
본 발명의 목적은 자기 터널 접합을 형성하는 터널 막 두께의 제조 상의 불규칙성 등에 대응하여, 데이터 판독 마진을 확보할 수 있는 박막 자성체 기억 장치의 구성을 제공하는 것이다.
본 발명의 다른 목적은 자기 터널 접합을 형성하는 터널막의 잠재적인 결함을 현재화시키기 위한 결함 가속 시험을 효율적으로 실행할 수 있는 박막 자성체 기억 장치의 구성을 제공하는 것이다.
본 발명에 따른 박막 자성체 기억 장치는, 각각이 데이터 기억을 실행하는 복수의 메모리 셀과, 각각이 복수의 메모리 셀의 소정 구분별로 배치되는 복수의 데이터선을 구비한다. 각 메모리 셀은 기억 데이터의 레벨에 따른 방향으로 자화되고, 자화 방향에 따라 다른 전기 저항을 갖는 자기 기억부와, 복수의 데이터선 중의 대응하는 1개 및 제1 전압 사이에 자기 기억부와 직렬로 전기적으로 결합되고, 적어도 데이터 판독 대상으로 선택된 선택 메모리 셀에서 턴 온되는 액세스 소자를 포함한다. 박막 자성체 기억 장치는 복수의 데이터선 중의 선택 메모리 셀에 대응하는 데이터선을 내부 노드와 전기적으로 결합하기 위한 선택 게이트와, 선택 메모리 셀의 기억 데이터를 판독하기 위한 데이터 판독 회로를 더 포함한다. 데이터 판독 회로는 제2 전압과 내부 노드 사이에 전기적으로 결합되어, 외부 입력에 따라 불휘발적으로 조정 가능한 제어 전압에 따른 일정 전류를 내부 노드로 공급하기 위한 정전류 회로와, 내부 노드의 전압에 따라 판독 데이터를 생성하는 전압 증폭 회로를 포함한다.
이러한 박막 자성체 기억 장치는, 데이터 판독 시에 자기 기억부(터널 자기 저항 소자)를 통과하는 전류량을 외부 입력에 따라 조정할 수 있다. 따라서, 자기 기억부의 제조 상의 불규칙성 등이 존재하여도, 충분한 데이터 판독 마진을 확보할 수 있다.
본 발명의 다른 구성에 따른 박막 자성체 기억 장치는, 각각이 데이터 기억을 실행하는 복수의 메모리 셀과, 각각이 복수의 메모리 셀의 소정 구분별로 배치되는 복수의 데이터선을 구비한다. 각 메모리 셀은 기억 데이터의 레벨에 따라, 제1 및 제2 전기 저항 중 어느 하나를 갖는 자기 기억부(TMR)와, 복수의 데이터선 중의 대응하는 1개 및 제1 전압 사이에 자기 기억부와 직렬로 전기적으로 결합되고, 선택적으로 턴 온되는 액세스 소자를 포함한다. 박막 자성체 기억 장치는 액세스 소자의 턴 온에 응답하여 자기 기억부를 통과하는 전류를 공급하기 위한 전류 공급 회로를 더 포함한다. 전류 공급 회로는 통상 동작 모드에 있어서는 제1 일정 전류를 복수의 데이터선들 중에 적어도 1개에 공급하고, 다른 동작 모드에 있어서는 제1 일정 전류보다 큰 제2 일정 전류를 복수의 데이터선들 중에 적어도 1개에 공급한다.
이러한 박막 자성체 기억 장치는, 번인 테스트에 상당하는 다른 동작 모드에 있어서 자기 기억부의 통과 전류량을 통상 동작 모드보다 크게 설정할 수 있다. 따라서, 자기 기억부의 잠재 결함을 효과적으로 현재화시켜, MRAM 디바이스의 신뢰성을 향상시키기 위한 결함 가속 시험을 효율적으로 실행할 수 있다.
보다 바람직하게는, 메모리 셀 중의 M개(M: 2 이상의 복수)마다 설치되는 더미 메모리 셀을 더 구비한다. 더미 메모리 셀은 제1 및 제2 전기 저항 사이의 중간적인 전기 저항을 갖는 더미 자기 기억부와, 복수의 데이터선 중의 1개와 제1 전압 사이에, 더미 자기 기억부와 직렬로 전기적으로 결합되고, 선택적으로 턴 온되는 더미 액세스 소자를 포함한다. 다른 동작 모드에 있어서, 더미 자기 기억부에 인가되는 전류 스트레스는 복수의 메모리 셀 중의 적어도 하나의 테스트 대상 메모리 셀의 각각에 있어서 자기 기억부에 인가되는 전류 스트레스보다 크다.
이러한 박막 자성체 기억 장치는, 더미 메모리 셀과 통상 메모리 셀과의 액세스 빈도의 차이에 따른 전류 스트레스를 번인 테스트 동안에 인가할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다.
〈제1 실시예〉
도 1을 참조하면, 본 발명의 실시예에 따른 MRAM 디바이스(1)는 외부로부터의 제어 신호 CMD 및 어드레스 신호 ADD에 응답하여 랜덤 액세스를 실행하고, 기입 데이터 DIN의 입력 및 판독 데이터 DOUT의 출력을 실행한다.
MRAM 디바이스(1)는 제어 신호 CMD에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 컨트롤 회로(5)와, 행렬 형상으로 배치된 복수의 MTJ 메모리 셀을 갖는 메모리 어레이(10)를 구비한다. 메모리 어레이(10)의 구성에 대해서는 나중에 상세히 설명하지만, MTJ 메모리 셀의 행(이하, 단순히 「메모리 셀 행」이라고도 함)에 대응하여 복수의 라이트 워드선 WWL 및 리드 워드선 RWL이 배치된다. 또한, MTJ 메모리 셀의 열(이하, 단순히 「메모리 셀 열」이라고도 함」에 대응하여 비트선 BL 및 /BL이 배치된다.
MRAM 디바이스(1)는, 행 디코더(20)와, 열 디코더(25)와, 워드선 드라이버(30)와, 판독/기입 제어 회로(50, 60)를 더 구비한다.
행 디코더(20)는 어드레스 신호 ADD에 의해 나타내는 로우 어드레스 RA에 따라, 메모리 어레이(10)에 있어서의 행 선택을 실행한다. 열 디코더(25)는 어드레스 신호 ADD에 의해 나타내는 컬럼 어드레스 CA에 따라, 메모리 어레이(10)에 있어서의 열 선택을 실행한다. 워드선 드라이버(30)는 행 디코더(20)의 행 선택 결과에 기초하여 리드 워드선 RWL 또는 라이트 워드선 WWL을 선택적으로 활성화한다. 로우 어드레스 RA 및 컬럼 어드레스 CA에 의해, 데이터 판독 또는 데이터 기입 대상으로 지정된 메모리 셀(이하, 「선택 메모리 셀」이라고도 함)이 나타난다.
라이트 워드선 WWL은 메모리 어레이(10)를 사이에 두고 워드선 드라이버(30)가 배치되는 영역과는 반대측의 영역(40)에서, 접지 전압 Vss와 결합된다. 판독/기입 제어 회로(50, 60)는 데이터 판독 및 데이터 기입 시에, 선택 메모리 셀에 대응하는 선택 메모리 셀 열(이하, 「선택 열」이라고도 함)의 비트선 BL 및 /BL에 대하여 데이터 기입 전류 및 감지 전류(데이터 판독 전류)를 흘리기 위해서, 메모리 어레이(10)에 인접하는 영역에 배치되는 회로군을 총칭한 것이다.
도 2를 참조하면, 메모리 어레이(10)는 n행×m열(n, m: 자연수)로 배열되는, MTJ 메모리 셀 MC를 갖는다. MTJ 메모리 셀의 각각의 구성은 도 22에 도시한 것과 마찬가지이고, 기억 데이터의 레벨에 따라 전기 저항이 변화하는 자기 기억부로서 작용하는 터널 자기 저항 소자 TMR과, 액세스 게이트로서 작용하는 액세스 트랜지스터 ATR을 갖는다.
제1번째부터 제n번째 메모리 셀 행에 각각 대응하여, 리드 워드선 RWL1∼RWLn 및 라이트 워드선 WWL1∼WWLn이 각각 설치된다. 제1번째부터 제m번째 메모리 셀 열에 각각 대응하여, 비트선 쌍 BLP1∼BLPm을 구성하는 비트선 BL1, /BL1∼BLm, /BLm이 각각 설치된다.
이하에는 라이트 워드선, 리드 워드선, 비트선 및 비트선 쌍을 총괄적으로 표기하는 경우에는 부호 WWL, RWL, BL(/BL) 및 BLP를 이용하여 각각 표기하기로 하고, 특정한 라이트 워드선, 리드 워드선, 비트선 및 비트선 쌍을 나타내는 경우에는 이들의 부호에 첨자를 붙여, WWL1, RWL1, BL1(/BL1), BLP1과 같이 표기하기로 한다.
MTJ 메모리 셀 MC는 1행마다 비트선 BL 및 /BL 중 각각 어느 하나와 접속된다. 예를 들면, 제1번째 메모리 셀 열에 속하는 MTJ 메모리 셀에 대하여 설명하면, 제1행째 MTJ 메모리 셀은 비트선 /BL1과 결합되고, 제2행째 MTJ 메모리 셀은 비트선 BL1과 결합된다. 이하 마찬가지로, MTJ 메모리 셀의 각각은 홀수 행에 있어서 각각의 비트선 쌍의 한 쪽인 /BL1∼/BLm과 접속되고, 짝수 행에 있어서 각각의 비트선 쌍의 다른 쪽인 BL1∼BLm과 접속된다.
메모리 어레이(10)는, 비트선 BL1, /BL1∼BLm, /BLm과 각각 결합되는 복수의 더미 메모리 셀 DMC를 더 갖는다. 더미 메모리 셀 DMC는 더미 리드 워드선 DRWL1 및 DRWL2 중 어느 한쪽과 대응하도록, 2행×m열로 배치된다. 더미 리드 워드선 DRWL1에 대응하는 더미 메모리 셀은 비트선 BL, BL2∼BLm과 각각 결합된다. 한편, 더미 리드 워드선 DRWL2에 대응하는 남은 더미 메모리 셀은 비트선 /BL1, /BL2∼/BLm과 각각 결합된다.
더미 메모리 셀 DMC는 더미 저항 소자 TMRd 및 더미 액세스 소자 ATRd를 갖는다. 더미 저항 소자 TMRd의 전기 저항 Rd는 MTJ 메모리 셀 MC의 기억 데이터 레벨 "1" 및 "0"에 각각 대응하는 전기 저항 Rmax 및 Rmin의 중간치로, 즉 Rmax>Rd>Rmin으로 설정된다. 더미 액세스 소자 ATRd는 MTJ 메모리 셀의 액세스 소자와 마찬가지로, 대표적으로는 전계 효과형 트랜지스터로 구성된다. 따라서, 이하에서는 더미 액세스 소자를 더미 액세스 트랜지스터 ATRd라고도 한다.
또한, 더미 메모리 셀의 행에 각각 대응하여, 더미 라이트 워드선 DWWL1, DWWL2가 배치된다. 또, 더미 저항 소자 TMRd의 구조에 따라서는 더미 라이트 워드선의 배치는 불필요하게 되지만, 메모리 어레이 상에서의 형상의 연속성을 확보하여 제조 프로세스의 복잡화를 피하기 위해서, 라이트 워드선 WWL과 마찬가지로 설계된 더미 라이트 워드선 DWWL1, DWWL2가 설치된다.
데이터 판독 시에, 행 선택 결과에 따라 홀수 행이 선택되어, 비트선 /BL1∼/BLm의 각각과 MTJ 메모리 셀 MC가 결합되는 경우에는, 더미 리드 워드선 DRWL1이 활성화되어 비트선 BL1∼BLm의 각각과 더미 메모리 셀 DMC가 결합된다. 반대로, 짝수 행이 선택되어, 비트선 BL1∼BLm의 각각과 MTJ 메모리 셀 MC가 결합되는 경우에는, 더미 리드 워드선 DRWL2가 활성화되어 비트선 /BL1∼/BLm의 각각과 더미 메모리 셀 DMC가 결합된다.
더미 리드 워드선 DRWL1 및 DRWL2를 총칭하여, 더미 리드 워드선 DRWL이라고도 한다. 또한, 이하에서는 신호 및 신호선의 고전압 상태(전원 전압 Vcc1, Vcc2, Vcc3) 및 저전압 상태(접지 전압 Vss)의 각각을 「H 레벨」 및 「L 레벨」이라고도 한다.
워드선 드라이버(30)는 데이터 기입 시에, 선택된 메모리 셀 행(이하, 「선택 행」이라고도 함)에 대응하는 라이트 워드선 WWL의 일단을 전원 전압 Vcc3과 결합시킨다. 상술한 바와 같이 각 라이트 워드선 WWL의 타단은 영역(40)에 있어서 접지 전압 Vss와 결합되기 때문에, 선택 행의 라이트 워드선 WWL 상에, 워드선 드라이버(30)로부터 영역(40)을 향하는 방향으로, 행 방향의 데이터 기입 전류 Ip를 흘릴 수 있다. 한편, 비선택의 라이트 워드선은 워드선 드라이버(30)에 의해, 접지 전압 Vss와 결합된다.
데이터 판독 시에, 워드선 드라이버(30)는 행 선택 결과에 따라, 리드 워드선 RWL 및 더미 리드 워드선 DRWL1, DRWL2를 선택적으로 H 레벨(전원 전압 Vcc1)로 활성화한다.
다음으로, 열 선택 동작에 대하여 설명한다.
제1번째부터 제m번째 메모리 셀 열에 각각 대응하여, 열 선택을 실행하기 위한 라이트 컬럼 선택선 WCSL1∼WCSLm 및 리드 컬럼 선택선 RCSL1∼RCSLm이 설치된다.
열 디코더(25)는 컬럼 어드레스 CA의 디코드 결과, 즉 열 선택 결과에 따라, 데이터 기입 시에, 라이트 컬럼 선택선 WCSL1∼WCSLm 중의 1개를 선택 상태(H 레벨)로 활성화한다. 데이터 판독 시에는 열 디코더(25)는 열 선택 결과에 따라, 리드 컬럼 선택선 RCSL1∼RCSLm 중의 1개를 선택 상태(H 레벨)로 활성화한다.
또한, 기입 데이터를 전달하기 위한 라이트 데이터 버스 쌍 WDBP와, 판독 데이터를 전달하기 위한 리드 데이터 버스 쌍 RDBP가 독립적으로 배치된다. 라이트 데이터 버스 쌍 WDBP는 서로 상보의 라이트 데이터 버스 WDB 및 /WDB를 포함하고, 리드 데이터 버스 쌍 RDBP는 서로 상보의 리드 데이터 버스 RDB 및 /RDB를 포함한다.
판독/기입 제어 회로(50)는 데이터 기입 회로(51W)와, 데이터 판독 회로(51R)와, 메모리 셀 열에 각각 대응하여 설치되는, 리드 컬럼 선택 게이트 RCSG1∼RCSGm 및 라이트 컬럼 선택 게이트 WCSG1∼WCSGm을 포함한다.
메모리 셀 열에 각각 대응하여 배치되는 리드 컬럼 선택 게이트 RCSG1∼RCSGm의 각각 및 라이트 컬럼 선택 게이트 WCSG1∼WCSGm의 각각은, 각각 같은 구성을 갖기 때문에, 비트선 BL1, /BL1에 대응하여 설치되는, 리드 컬럼 선택 게이트 RCSG1 및 라이트 컬럼 선택 게이트 WCSG1의 구성에 대하여 대표적으로 설명한다.
리드 컬럼 선택 게이트 RCSG1은 리드 데이터 버스 RDB와 비트선 BL1 사이에 전기적으로 결합되는 트랜지스터 스위치와, 리드 데이터 버스 /RDB와 비트선 /BL1 사이에 전기적으로 결합되는 트랜지스터 스위치를 갖는다. 이들 트랜지스터 스위치는 리드 컬럼 선택선 RCSL1의 전압에 따라 온·오프한다. 즉, 리드 컬럼 선택선 RCSL1이 선택 상태(H 레벨)로 활성화된 경우에는 리드 컬럼 선택 게이트 RCSG1은 리드 데이터 버스 RDB 및 /RDB를 비트선 BL1 및 /BL1과 각각 전기적으로 결합한다.
라이트 컬럼 선택 게이트 WCSG1은 리드 컬럼 선택 게이트 RCSG1과 마찬가지의 구성을 갖고, 라이트 컬럼 선택선 WCSL1의 전압에 따라 온·오프하는 2개의 트랜지스터 스위치를 갖는다. 라이트 컬럼 선택선 WCSL1이 선택 상태(H 레벨)로 활성화된 경우에는 라이트 컬럼 선택 게이트 WCSG1은 라이트 데이터 버스 WDB 및 /WDB를 비트선 BL1 및 /BL1과 각각 전기적으로 결합한다.
또, 이하에는 리드 컬럼 선택선 RCSL1∼RCSLm, 라이트 컬럼 선택선 WCSL1∼WCSLm, 리드 컬럼 선택 게이트 RCSG1∼RCSGm 및 라이트 컬럼 선택 게이트 WCSG1∼WCSGm을 각각 총칭하여, 단순히, 리드 컬럼 선택선 RCSL, 라이트 컬럼 선택선 WCSL, 리드 컬럼 선택 게이트 RCSG 및 라이트 컬럼 선택 게이트 WCSG라고도 한다.
판독/기입 제어 회로(60)는 메모리 셀 열에 각각 대응하여 설치되는 단락 스위치 트랜지스터(62-1∼62-m)를 갖는다. 단락 스위치 트랜지스터(62-1∼62-m)는 라이트 컬럼 선택선 WCSL1∼WCSLm에 각각 응답하여 온/오프한다. 예를 들면, 단락 스위치 트랜지스터(62-1)는 제1번째 메모리 셀 열에 대응하여 설치되고, 라이트 컬럼 선택선 WCSL1의 활성화(H 레벨)에 응답하여, 비트선 BL1 및 /BL1의 일단끼리(라이트 컬럼 선택 게이트 WCSG1의 반대측) 전기적으로 결합한다.
그 밖의 메모리 셀 열에 대응하여 각각 설치되는 단락 스위치 트랜지스터(62-2∼62-m)도 마찬가지로, 라이트 컬럼 선택선 WCSL2∼WCSLm의 활성화에 각각 응답하여, 대응하는 메모리 셀 열에 있어서, 비트선 쌍 BLP를 구성하는 비트선 BL 및 /BL 간을 전기적으로 결합한다.
판독/기입 제어 회로(60)는, 비트선 BL1, /BL1∼비트선 BLm, /BLm과 접지 전압 Vss 사이에 각각 설치되는 프리차지 트랜지스터(64-1a, 64-1b∼64-ma, 64-mb)를 더 포함한다. 프리차지 트랜지스터(64-1a, 64-1b∼64-ma, 64-mb)는 비트선 프리차지 신호 BLPR의 활성화에 응답하여 온함으로써, 비트선 BL1, /BL1∼비트선 BLm, /BLm을 접지 전압 Vss로 프리차지한다.
또, 이하에서는 단락 스위치 트랜지스터(62-1∼62-m) 및 프리차지 트랜지스터(64-1a, 64-1b∼64-ma, 64-mb)를 각각 총칭하여 단락 스위치 트랜지스터(62) 및 프리차지 트랜지스터(64)라고도 한다.
컨트롤 회로(5)에 의해 생성되는 비트선 프리차지 신호 BLPR은 MRAM 디바이스(1)의 액티브 기간에, 적어도 데이터 판독 실행 전의 소정 기간에 H 레벨로 활성화된다. 한편, MRAM 디바이스(1)의 액티브 기간 중의 데이터 판독 동작 시 및 데이터 기입 동작 시에는 비트선 프리차지 신호 BLPR은 L 레벨로 비활성화되어, 프리차지 트랜지스터(64)는 오프된다.
다음으로, 데이터 판독 회로 및 데이터 기입 회로의 구성에 대하여 설명한다.
도 3을 참조하면, 데이터 판독 회로(51R)는 전원 전압 Vcc1을 받아, 일정 전류 I(Read)를 내부 노드 Ns1 및 Ns2로 각각 공급하기 위한 정전류 공급 회로(70, 71)와, 내부 노드 Ns1과 리드 데이터 버스 RDB 사이에 전기적으로 결합되는 N형 MOS 트랜지스터(73)와, 내부 노드 Ns2와 리드 데이터 버스 /RDB 사이에 전기적으로 결합되는 N형 MOS 트랜지스터(74)와, 내부 노드 Ns1 및 Ns2 사이의 전압 레벨 차를 증폭하여 판독 데이터 DOUT을 출력하는 증폭기(75)를 갖는다.
정전류 공급 회로(70, 71)의 구성은 동일하므로, 도 4에서는 대표적으로 정전류 공급 회로(70)의 구성이 도시된다.
도 4를 참조하면, 정전류 공급 회로(70)는 기준 전압 Vrs를 조정하기 위한 전압 조정 회로(100)와, 입력 단자(101, 102)와, 전압 전환 회로(103)와, 전압 전환 회로(103)에 의해 전달된 제어 전압 Vctr에 따른 일정 전류 I(Raed)를 내부 노드 Ns1에 생성하기 위한 전류원(104)을 포함한다.
전압 조정 회로(100)는 통상 동작 시에서의 데이터 판독 전류 Is의 전류량을 설정하기 위한 기준 전압 Vrs를 생성한다. 입력 단자(101)에는 테스트 모드 시에, 감지 전류 Is의 전류량을 설정하기 위한 테스트용 기준 전압 Vrt가 입력된다. 입력 단자(102)에는 테스트 모드 시에 H 레벨로 활성화되고, 통상 동작 시에 L 레벨로 비활성화되는 테스트 엔트리 신호 TE가 입력된다.
전압 전환 회로(103)는 테스트 엔트리 신호 TE에 응답하여 상보적으로 온 및 오프하는 트랜스퍼 게이트(107, 108)를 갖는다. 전압 전환 회로(103)는 테스트 엔트리 신호 TE에 응답하여, 통상 동작 시에는 전압 조정 회로(100)로부터의 기준 전압 Vrs를 제어 전압 Vctr로 하여 노드 N10으로 전달한다. 한편, 테스트 모드 시에는 전압 전환 회로(103)는 입력 단자(101)에 주어진 테스트용 기준 전압 Vrt를 제어 전압 Vctr로 하여 노드 N10으로 전달한다.
전류원(104)은 N 채널 MOS 트랜지스터(105) 및 P 채널 MOS 트랜지스터(106a, 106b)를 갖는다. N 채널 MOS 트랜지스터(105) 및 P 채널 MOS 트랜지스터(106a)는 전원 전압 Vcc1과 접지 전압 Vss 사이에 직렬로 접속된다. N 채널 MOS 트랜지스터(105)의 게이트는 노드 N10과 접속된다. 또한, N 채널 MOS 트랜지스터(105) 및 P 채널 MOS 트랜지스터(106a)의 접속 노드는 P 채널 MOS 트랜지스터(106a, 106b)의 각각의 게이트와 결합된다.
전류원(104)은 이러한 전류 미러 구성에 의해, 노드 N10의 제어 전압 Vctr에 따른 일정 전류 I(Read)를 내부 노드 Ns1에 공급한다.
이러한 구성으로 함으로써, 내부 노드 Ns1(Ns2)에 흐르는 감지 전류 Is의 전류량은 통상 동작 시에는 전압 조정 회로(100)가 출력하는 기준 전압 Vrs에 따라 설정되고, 테스트 모드 시에는 입력 단자(101)에 외부로부터 입력되는 테스트용 기준 전압 Vrt에 따라 설정된다.
전압 조정 회로(100)는 전압 조정부(110)와, 튜닝 입력부(115)를 갖는다. 전압 조정부(110)는 튜닝 입력부(115)에서의 설정에 따라, 기준 전압 Vrs를 조정한다.
전압 조정부(110)는 기준 전압 Vrs를 생성하는 노드 N11 및 접지 전압 Vss 사이에 직렬로 결합되는 P 채널 MOS 트랜지스터(120∼124)와, 연산 증폭기(125)와, 노드 N11 및 전원 전압 Vcc1 사이에 전기적으로 결합되는 P 채널 MOS 트랜지스터(126)를 갖는다. 연산 증폭기(125)는 P 채널 MOS 트랜지스터(120, 121)의 접속 노드 N12의 전압 Vα와 소정 전압 Vrs0과의 전압 차를 증폭하여 트랜지스터(126)의 게이트로 출력한다.
P 채널 MOS 트랜지스터(120∼124)의 각 게이트는 접지 전압 Vss와 결합된다. 이에 의해, 트랜지스터(120∼124)의 각각은 저항 소자로서 작용한다. 연산 증폭기(125)의 출력에 의해 P 채널 MOS 트랜지스터(126)의 게이트 전압을 제어함으로써, 노드 N12의 전압이 소정 전압 Vrs0과 동등하게 되도록 기준 전압 Vrs의 전압 레벨은 제어된다. 소정 전압 Vrs0은 기준 전압 Vrs를 고려하여 설정된다.
여기서, 노드 N12의 전압 Vα는 기준 전압 Vrs를 저항 소자로서 작용하는 트랜지스터(120∼124)로 분압하여 얻을 수 있었다. 이 분압비를 α(α=Vrs/Vα)라고 정의하면, 기준 전압 Vrs는 연산 증폭기(125)에 입력되는 소정 전압 Vrs0을 이용하여 Vrs=α×Vrs0으로 표현한다.
분압비 α는 튜닝 입력부(115)에 대한 외부 입력에 따라 프로그램 가능한, 노드 N11과 접지 전압 Vss 사이의 저항치와 노드 N12와 접지 전압 Vss 사이의 저항치의 비율에 의해 결정된다.
이와 같이 기준 전압 Vrs를 직접 프로그램하지 않고, 연산 증폭기(125)에의 입력 전압에 관한 분압비 α를 프로그램함으로써, 기준 전압 Vrs의 응답성 및 노이즈 내성을 높일 수 있다.
튜닝 입력부(115)는 트랜지스터(121∼123)의 각각과 병렬로 설치되는, 프로그램 소자인 퓨즈 소자 및 트랜스퍼 게이트의 조(組)를 갖는다. 예를 들면, 트랜지스터(121)와 병렬로, 트랜스퍼 게이트(131) 및 퓨즈 소자(141)가 직렬로 접속되어 배치된다. 트랜지스터(122)에 대해서는 직렬로 접속되는 트랜스퍼 게이트(132) 및 퓨즈 소자(142)가 배치된다. 마찬가지로, 트랜지스터(123)와 병렬로, 트랜스퍼 게이트(133) 및 퓨즈 소자(143)가 직렬로 접속되어 배치된다.
퓨즈 소자(141∼143)는 외부로부터의 레이저 광의 입사, 또는 블로우(blow) 입력 노드(151∼153)를 통한 외부로부터의 고전압 신호의 인가에 응답하여 블로우되어, 도통 상태로부터 비도통 상태로 천이한다.
튜닝 입력부(115)는, 감지 전류의 튜닝 모드 시에 활성화되는 제어 신호 TT를 받는 입력 단자(160)와, 튜닝 신호 TV1∼TV3을 각각 입력하기 위한 입력 단자(161∼163)와, 제어 신호 TT 및 튜닝 신호 TV1의 레벨에 따라 트랜스퍼 게이트(131)의 온/오프를 제어하기 위한 제어 게이트(171)와, 제어 신호 TT 및 튜닝 신호 TV2의 레벨에 따라 트랜스퍼 게이트(132)의 온/오프를 제어하기 위한 제어 게이트(172)와, 제어 신호 TT 및 튜닝 신호 TV3의 레벨에 따라 트랜스퍼 게이트(133)의 온/오프를 제어하기 위한 제어 게이트(173)를 더 포함한다.
통상 모드 시에는, 제어 신호 TT는 L 레벨로 비활성화되기 때문에, 제어 게이트(171∼173)의 출력 신호는 각각 H 레벨로 고정된다. 이에 응답하여, 트랜스퍼 게이트(131∼133)의 각각은 온하기 때문에, 분압비 α는 퓨즈 소자(141∼143)의 상태(도통 상태/비도통 상태)에 따라 결정된다.
한편, 제어 신호 TT가 H 레벨로 활성화되면, 튜닝 신호 TV1∼TV3에 각각 응답하여 제어 게이트(171∼173)의 출력 신호를 L 레벨로 설정하여, 대응하는 트랜스퍼 게이트(131∼133)를 오프시킬 수 있다. 예를 들면, 제어 신호 TT 및 튜닝 신호 TV1을 H 레벨로 활성화함으로써, 트랜스퍼 게이트(131)를 오프할 수 있어, 퓨즈 소자(141)를 블로우한 것과 등가인 상태를 의사적으로 형성할 수 있다. 마찬가지로, 퓨즈 소자(142, 143)에 대해서도, 의사적인 블로우 상태(비통도 상태)를 형성할 수 있다.
이 결과, 튜닝 입력부(115)에서, 제어 신호 TT 및 튜닝 신호 TV1∼TV3에 따라 분압비 α를 변화시켜, 감지 전류량을 조정하기 위한 기준 전압 Vrs를 가변으로 설정할 수 있다.
따라서, 튜닝 모드 시에는 실제로 퓨즈 블로우를 행하지 않고 디지털 신호의 입력에 응답하여 분압비 α를 가역적으로 조정하여 감지 전류량의 조정을 용이하게 실행할 수 있다.
또한, 튜닝 모드 종료 후에는 튜닝 결과에 기초하여 퓨즈 소자를 실제로 블로우함으로써, 적절한 감지 전류를 얻기 위한 기준 전압 Vrs를 전압 조정 회로(100)에 불휘발적으로 프로그램할 수 있다. 이 결과, 전압 조정 회로(100)는 통상 모드 시에는 퓨즈 블로우에 의해 프로그램된 적절한 기준 전압 Vrs를 생성하기 때문에, 터널 막 두께의 제조 상의 불규칙성 등이 존재하여도, 충분한 데이터 판독 마진을 적절하게 확보할 수 있다.
또, 분압비 α를 설정하기 위한 트랜지스터의 수는 도 4에 도시된 예에 한정되지 않고, 임의의 복수개를 설치할 수 있다. 이 경우에는 임의의 복수개 설치된 저항 소자로서 기능하는 트랜지스터와 병렬로, 마찬가지로 제어되는 트랜스퍼 게이트와 퓨즈 소자와의 쌍 및 제어 신호의 입력 단자를 설치하면, 기준 전압 Vrs의 설정 레벨을 더욱 세밀화할 수 있다.
또한, 도 4의 구성에서는 프로그램 소자로서, 블로우 후에 비도통 상태가 되는 퓨즈 소자를 이용하는 구성을 예시하였지만, 블로우 후에 도통 상태가 되는, 소위 안티 퓨즈 소자를 이용할 수도 있다. 이 경우에는 튜닝 테스트를 실행하기 위한 트랜스퍼 게이트(131∼133)의 각각을, 안티 퓨즈 소자와 병렬로 접속하면, 마찬가지의 효과를 얻을 수 있다.
다시 도 3을 참조하면, N형 MOS 트랜지스터(73, 74)의 각각의 게이트에는 기준 전압 Vrr이 주어진다. 저항(76, 77)은 내부 노드 Ns1 및 Ns2를 접지 전압 Vss로 풀다운하기 위해서 설치된다. 이러한 구성으로 함으로써, 데이터 판독 회로(51R)는 데이터 판독 시에, 리드 데이터 버스 RDB 및 /RDB의 각각에 대하여, 도 4에 도시한 전압 조정 회로(100)에 의해 단계적이며 불휘발적으로 조정 가능한 일정 전류 I(Read)에 따른 감지 전류 Is를 공급할 수 있다.
데이터 판독 시에, 리드 데이터 버스 RDB 및 /RDB의 각각은 비트선 BL 및 /BL의 각각 한 쪽, 및 선택 메모리 셀 및 더미 메모리 셀의 각각 한 쪽을 통해 접지 전압 Vss로 풀다운된다. 따라서, 데이터 판독 회로(51R)에 의해, 내부 노드 Ns1 및 Ns2 사이의 전압 차를 증폭함으로써, 선택 메모리 셀의 기억 데이터를 판독할 수 있다.
다음으로, 데이터 기입 회로의 구성에 대하여 설명한다.
도 5를 참조하면, 데이터 기입 회로(51W)는 일정 전류 I(write)를 흘리기 위한 정전류 공급 회로(80)와, 전류 미러를 구성하는 P 채널 MOS 트랜지스터(81, 82)를 갖는다. 이에 의해, 내부 노드 Nw0에의 공급 전류는 일정 전류 I(write)에 따라 설정된다.
데이터 기입 회로(51W)는, 내부 노드 Nw0을 통해 동작 전류의 공급을 받아 동작하는 인버터(84, 85, 86)를 더 포함한다. 각각의 인버터(84, 85, 86)는 전원 전압 Vcc3 및 접지 전압 Vss의 공급을 받아 동작한다.
인버터(84)는 기입 데이터 DIN의 전압 레벨을 반전하여 라이트 데이터 버스 WDB로 전달한다. 인버터(85)는 기입 데이터 DIN의 전압 레벨을 반전하여 인버터(86)의 입력 노드로 전달한다. 인버터(86)는 인버터(84)의 출력을 반전하여 라이트 데이터 버스 /WDB로 전달한다. 따라서, 데이터 기입 회로(51W)는 기입 데이터 DIN의 전압 레벨에 따라, 라이트 데이터 버스 WDB 및 /WDB의 전압을 전원 전압 Vcc3 및 접지 전압 Vss의 각각 한 쪽에 설정한다.
도 6은 제1 실시예에 따른 MRAM 디바이스에 있어서의 데이터 판독 및 데이터 기입 동작을 설명하기 위한 타이밍차트이다.
우선, 데이터 판독 동작에 대하여 설명한다.
데이터 판독 전에 있어서, 리드 데이터 버스 RDB, /RDB는 전원 전압 Vcc1로 프리차지되고, 비트선 BL, /BL은 접지 전압 Vss로 프리차지된다.
데이터 판독 시에는 리드 워드선 RWL 중의 선택 메모리 셀에 대응하는 1개가 행 선택 결과에 따라 선택 상태(H 레벨)로 활성화된다. 이 결과, 선택 메모리 셀은 비트선 BL 및 /BL의 한쪽과, 접지 전압 Vss 사이에 전기적으로 결합된다. 또한, 더미 리드 워드선 DRWL1 및 DRWL2 중 어느 한 쪽이 활성화되어, MTJ 메모리 셀 MC와 비결합되고, 비트선 BL 및 /BL의 다른 쪽은 더미 메모리 셀 DMC와 결합된다.
한편, 라이트 워드선 WWL 및 라이트 컬럼 선택선 WCSL은 L 레벨(접지 전압 Vss)로 비활성화된다. 라이트 워드선 WWL 및 라이트 데이터 버스 WDB, /WDB에는 전류는 흐르지 않는다.
이와 같이 데이터 판독 시에, 비트선 BL 및 /BL의 각각은 저항체로서 작용하는 선택 메모리 셀 또는 더미 메모리 셀 DMC를 통해, 접지 전압 Vss로 풀다운된다. 또한, 선택 메모리 셀 열의 비트선 BL 및 /BL의 각각에 대해서는 데이터 판독 회로(51R)에 의해 감지 전류 Is가 공급된다. 이미 설명한 바와 같이 감지 전류 Is는 전압 조정 회로(100)에 있어서의 퓨즈 블로우에 의해, 조정이 가능하다.
이 결과, 선택 메모리 셀의 터널막을 통과하는 감지 전류 Is에 의해, 비트선 BL, /BL 및 리드 데이터 버스 RDB, /RDB의 각각 한 쪽에는 선택 메모리 셀의 터널 자기 저항 소자 TMR의 전기 저항(Rmax, Rmin)에 따른 전압 변화가 생긴다. 마찬가지로, 비트선 BL, /BL 및 리드 데이터 버스 RDB, /RDB의 다른 쪽에는 더미 메모리 셀 DMC의 더미 저항 소자 TMRd의 전기 저항 Rd에 따른 전압 변화가 생긴다.
예를 들면, 선택 메모리 셀의 기억 데이터 레벨이 "1"(전기 저항 Rmax)인 경우에는 메모리 셀과 결합된 비트선 BL 및 /BL의 한 쪽에는, 더미 메모리 셀 DMC와 결합된 비트선 BL 및 /BL의 다른 쪽에 생기는 전압 변화 ΔVm보다 큰 전압 변화 ΔV1(ΔV1>ΔVm)이 생긴다. 마찬가지로, 리드 데이터 버스 RDB, /RDB에서도, 전압 변화 ΔVb1 및 ΔVbm이 생긴다(ΔVbm>ΔVb1).
이와 같이 하여 생긴 리드 데이터 버스 RDB 및 /RDB 간의 전압 차를 데이터 판독 회로(51R)에 의해 검지 증폭하여, 판독 데이터 DOUT을 출력할 수 있다.
또한, 비트선 BL 및 /BL의 프리차지 전압을 접지 전압 Vss로 하고 있기 때문에, 비선택 열에 있어서, 선택 행의 리드 워드선 RWL이 활성화에 응답하여 턴 온한 액세스 트랜지스터를 통해, 비트선 BL 및 /BL로부터 방전 전류가 생기지 않는다. 이 결과, 비트선 BL 및 /BL에서의, 프리차지에 수반되는 충방전에 따른 소비 전력을 삭감시킬 수 있다.
다음으로, 데이터 기입 시의 동작에 대하여 설명한다.
열 선택 결과에 대응한 라이트 컬럼 선택선 WCSL이 선택 상태(H 레벨)로 활성화되고, 대응하는 라이트 컬럼 선택 게이트 WCSG가 온한다. 이에 따라, 선택 메모리 셀에 대응하는 선택 열의 비트선 BL 및 /BL의 일단은 라이트 데이터 버스 WDB 및 /WDB와 각각 결합된다.
또한, 데이터 기입 시에는 대응하는 단락 스위치 트랜지스터(62)가 턴 온하여, 선택 열의 비트선 BL 및 /BL의 타단(라이트 컬럼 선택 게이트 WCSG의 반대측)끼리 단락한다.
이미 설명한 바와 같이 데이터 기입 회로(51W)는 라이트 데이터 버스 WDB 및 /WDB를 전원 전압 Vcc3 및 접지 전압 Vss 중 어느 한 쪽으로 설정한다. 예를 들면, 기입 데이터 DIN의 데이터 레벨이 L 레벨인 경우에는 라이트 데이터 버스 WDB에 L 레벨 데이터를 기입하기 위한 데이터 기입 전류 -Iw가 흐른다. 데이터 기입 전류 -Iw는 라이트 컬럼 선택 게이트 WCSG를 통해, 선택 열의 비트선 BL에 공급된다.
선택 열의 비트선 BL에 흐르는 데이터 기입 전류 -Iw는 단락 스위치 트랜지스터(62)에 의해 되돌려진다. 이에 의해, 다른 쪽의 비트선 /BL에는 반대 방향의 데이터 기입 전류 +Iw가 흐른다. 비트선 /BL을 흐르는 데이터 기입 전류 +Iw는 라이트 컬럼 선택 게이트 WCSG를 통해 라이트 데이터 버스 /WDB에 전달된다.
또한, 라이트 워드선 WWL 중의 어느 하나가 행 선택 결과에 따라 선택 상태(H 레벨: 전원 전압 Vcc3)로 활성화되고, 데이터 기입 전류 Ip가 흐른다. 이 결과, 대응하는 라이트 워드선 WWL 및 비트선 BL(/BL)의 양방에 데이터 기입 전류가 흐른 선택 메모리 셀에 대하여, 데이터 기입이 실행된다. 선택 열의 비트선 BL 및 /BL에서 되돌려져서 흐르는 데이터 기입 전류 ±Iw의 방향은 기입 데이터 DIN의 데이터 레벨에 따라 반전된다.
데이터 기입 시에는 리드 워드선 RWL은 비선택 상태(L 레벨)로 유지된다. 또한, 데이터 기입 시에도 비트선 프리차지 신호 BLPR을 H레벨로 활성화함으로써, 데이터 기입 시에의 비트선 BL 및 /BL의 전압은 데이터 판독 시의 프리차지 전압 레벨에 상당하는 접지 전압 Vss로 설정된다.
마찬가지로, 리드 데이터 버스 RDB 및 /RDB는 데이터 판독 시의 프리차지 전압에 상당하는 전원 전압 Vcc1로 설정된다. 이와 같이 비선택 열에 대응하는 비트선 BL, /BL과, 리드 데이터 버스 RDB, /RDB와의 데이터 기입 시에의 전압을 데이터 판독에 대한 프리차지 전압과 일치시킴으로써, 데이터 판독 전에 새로운 프리차지 동작의 실행이 불필요하게 되어, 데이터 판독 동작을 고속화할 수 있다.
다음으로, 데이터 판독 및 데이터 기입 회로계의 전원 전압 레벨에 대하여 설명한다. 데이터 기입 시에, 선택 메모리 셀의 터널 자기 저항 소자 TMR을 자화하기 위해서 필요한 데이터 기입 전류 Ip, ±Iw는 데이터 판독에 필요한 감지 전류 Is보다 크다. 따라서, 데이터 기입 회로(51W)의 동작 전원 전압인 Vcc3은 데이터 판독 회로(51R)의 동작 전원 전압인 Vcc1보다 높게 설정된다.
예를 들면, 전원 전압 Vcc3에는 MRAM 디바이스(1) 외부로부터 공급되는 외부 전원 전압을 그대로 적용하고, 또한 이 외부 전원 전압을 도시하지 않은 전압 강하 회로에 의해 강하시켜, 전원 전압 Vcc1을 발생하는 구성으로 하면, 상기한 이들 전원 전압 Vcc1 및 Vcc3을 효율적으로 공급할 수 있다.
이와 같이 제1 실시예에 따른 구성에 따르면, 데이터 판독 시에서의 감지 전류 Is를 외부 입력에 따라 불휘발적으로 조정할 수 있다. 따라서, 터널 자기 저항 소자 TMR의 터널 막 두께의 제조 상의 불규칙성 등에 대응하여, 충분한 데이터 판독 동작 마진을 확보할 수 있다. 또한, 전압 조정 회로(100)에 있어서, 외부로부터의 전기 신호의 입력에 응답하여, 퓨즈가 블로우된 상태를 의사적으로 발생시킬 수 있기 때문에, 감지 전류 Is의 튜닝 작업을 효율적으로 실행할 수 있다.
[제1 실시예의 변형예]
제1 실시예의 변형예에서는 조정 시에, 감지 전류 Is를 모니터할 수 있는 구성에 대하여 설명한다.
도 7을 참조하면, 제1 실시예의 변형예에 따른 구성에서는 데이터 판독 회로(51R)에 포함되는 정전류 공급 회로(70, 71)는 도 4에 도시한 구성 외에, 내부 노드 Ns1(Ns2)을 흐르는 전류량을 모니터하기 위한 전류 모니터부(190)를 더 포함하는 점에서 다르다. 정전류 공급 회로(70, 71)의 그 밖의 부분은 도 4에 도시한 구성과 마찬가지이므로, 상세한 설명은 반복하지 않는다. 또한, 데이터 판독 회로(51R) 중의 정전류 공급 회로(70, 71)를 제외한 부분의 구성도, 도 3에 도시한 것과 마찬가지이므로, 상세한 설명은 반복하지 않는다.
전류 모니터부(190)는 내부 노드 Ns1(Ns2)과 접지 전압 Vss 사이에 직렬로 결합된, 저항치를 알고 있는 모니터 저항(192) 및 트랜지스터 스위치(194)를 갖는다. 트랜지스터 스위치(194)의 게이트에는 테스트 엔트리 신호 TE가 입력된다. 따라서, 테스트 모드 엔트리 시에, 모니터 저항(192)은 내부 노드 Ns1과 접지 전압 Vss 사이에 전기적으로 결합된다.
제1 실시예의 변형예에 따른 구성에서는, 내부 노드 Ns1에 일정 전류를 공급하기 위한 P 채널 MOS 트랜지스터(106b)는 내부 노드 Ns1과, 외부로부터 전기적으로 컨택트 가능한 단자(180) 사이에 전기적으로 결합된다. 단자(180)에 대해서는 통상 동작 시에는 전원 전압 Vcc1이 공급된다. 한편, 테스트 모드 시에는 단자(180)에는 소정 전압이 인가되고, 그에 따라 발생된 전류가 측정된다.
이러한 구성으로 함으로써, 모니터 저항(192)의 기지의 저항치 및 단자(180)를 통해 계측되는 노드 Ns1의 전류로부터, 정전류 공급 회로(70(71))에 의해 공급되는 전류량을 모니터하면서, 효율적으로 감지 전류 Is의 조정을 행할 수 있다.
또는 트랜지스터 스위치(194)의 게이트에 대하여, 도 4에 도시한 제어 신호 TT를 입력하는 구성으로 하면, 전압 조정 회로(100)에 있어서, 퓨즈가 블로우된 상태를 의사적으로 형성하여 감지 전류 Is의 튜닝을 실행하는 경우에도, 마찬가지의 효과를 얻을 수 있다.
도 8을 참조하면, 모니터 저항(192)은 예를 들면, 직/병렬로 접속된 (N×N)개(N: 2 이상의 정수)의 터널 자기 저항 소자 TMR로 구성된다. 터널 자기 저항 소자 TMR은 메모리 어레이(10) 내에서, MTJ 메모리 셀 내의 터널 자기 저항 소자 TMR과 마찬가지로 제작된 것을 이용한다.
이와 같이 과대한 전류가 흐를 우려가 있는 모니터 저항(192)을, 직렬로 접속된 복수개의 터널 자기 저항 소자 TMR을 포함하도록 구성함으로써, 모니터 저항이 파괴되는 것을 방지할 수 있다.
또한, 도 8에 도시한 구성에 따르면, 모니터 저항(192)의 전기 저항을 MTJ 메모리 셀과 동등하게 할 수 있다. 따라서, 보다 통상 동작 시에 가까운 조건으로 효율적으로 감지 전류 Is의 조정을 행할 수 있다.
〈제2 실시예〉
제2 실시예에서는 터널 자기 저항 소자 TMR 내의 터널막을 스크리닝하기 위한 결함 가속 시험(이하, 「번인 테스트」라고 함)을 효율적으로 실행하기 위한 구성에 대하여 설명한다.
도 9를 참조하면, 제2 실시예에 따른 구성에서는 정전류 공급 회로(70, 71)의 각각은 도 4에 도시한 구성과 비교하여, 통상 동작 시(「통상 동작 모드」라고도 함)에 있어서의 일정 전류 I(Read)를 조정하기 위한 기준 전압 Vrsn을 생성하는 전압 조정 회로(100n)와, 번인 테스트 시(「번인 모드」라고도 함)에서의 일정 전류 I(Read)를 조정하기 위한 기준 전압 Vrsb를 생성하는 전압 조정 회로(100b)를 포함하는 점에서 다르다.
또한, 제2 실시예에 따른 구성에 있어서는 정전류 공급 회로(70, 71)의 각각은, 번인 모드 시에 L 레벨로 활성화되는 번인 모드 신호 /BIM의 입력을 받는 입력 단자(200)와, 전압 전환 회로(205)를 더 포함한다.
전압 조정 회로(100n, 100b)의 각각은, 도 4에 도시한 전압 조정 회로(100)와 마찬가지의 구성을 갖는다. 전압 조정 회로(100n)는 퓨즈 블로우 입력 및 의사 퓨즈 블로우를 위한 제어 신호군에 따른 기준 전압 Vrsn을 노드 N16으로 출력한다. 전압 조정 회로(100b)는 마찬가지로, 기준 전압 Vrsb를 노드 N11로 출력한다. 단, 전압 조정 회로(100n, 100b)에 대한, 퓨즈 블로우 입력 및 의사 퓨즈 블로우를 위한 제어 신호군(도 4에서의 제어 신호 TT 및 튜닝 신호 TV1∼TV3에 상당)은 각각 독립적으로 설정된다.
전압 전환 회로(205)는 번인 모드 신호 /BIM에 응답하여 상보적으로 온 및 오프하는 트랜스퍼 게이트(206, 208)를 갖는다. 전압 전환 회로(205)는 번인 모드 신호 /BIM에 응답하여, 통상 동작 모드에서는 전압 조정 회로(100n)로부터의 기준 전압 Vrsn을 노드 N14로 전달한다. 한편, 전압 전환 회로(205)는 번인 모드에서는 전압 조정 회로(100b)로부터의 기준 전압 Vrsb를 노드 N14로 전달한다. 노드 N14에 전달된 기준 전압 Vrsb, Vrsn은 전압 전환 회로(103)를 통해, N 채널 MOS 트랜지스터(105)의 게이트에 제어 전압 Vctr로서 전달된다.
이러한 구성에서, 번인 모드에 대응하는 기준 전압 Vrsb를, 통상 동작 모드에 대응하는 기준 전압 Vrsn보다 높게 설정함으로써, 번인 테스트 시에 터널 자기 저항 소자 TMR 내의 터널막을 통과하는 터널 전류(「번인 전류」라고도 함)를, 통상 동작 모드의 데이터 판독 동작으로 터널막을 통과하는 감지 전류 Is보다 크게 할 수 있다. 이에 의해, 각 MTJ 메모리 셀의 터널막에 대하여, 통상 동작 모드보다 큰 전류 스트레스를 인가할 수 있다. 이 결과, MRAM 디바이스의 신뢰성 향상을 위해서 필요한, 터널막의 잠재적인 결함을 현재화시키는 결함 가속 시험을 효율적으로 실행할 수 있다.
또, 번인 모드에 대응하는 기준 전압 Vrsb는 테스트용 기준 전압 Vrt가 입력되는 입력 단자(101)와 마찬가지로 설치되고, 노드 N11과 전기적으로 접속된 입력 단자(도시 생략)를 통해 입력할 수도 있다. 그러나, 도 4에서 설명한 전압 조정 회로(100)와 마찬가지의 구성의 전압 조정 회로(100b)를 이용함으로써, 번인 테스트 시의 터널 전류의 조정을 용이하게 행할 수 있다.
[제2 실시예의 변형예 1]
제2 실시예의 변형예 1에서는 번인 테스트를 효율적으로 실행하기 위한 행 선택 및 열 선택 동작에 대하여 설명한다.
도 10에는 제2 실시예의 변형예 1에 따른 열 디코더(25) 중의, 리드 컬럼 선택선 RCSL1∼RCSLm의 활성화를 제어하는 리드 컬럼 디코드부(25R)의 구성이 도시된다.
도 10을 참조하면, 리드 컬럼 디코드부(25R)는 메모리 셀 열에 각각 대응하여 설치되는, 디코딩 유닛 CDU1∼CDUm, 제어 게이트(210-1∼210-m) 및 드라이브 게이트(220-1∼220-m)를 갖는다.
디코딩 유닛 CDU1∼CDUm의 각각은 컬럼 어드레스 CA의 입력을 받아, 대응하는 메모리 셀 열이 선택된 경우에, 그 출력을 H 레벨로 활성화한다. 제어 게이트(210-1∼210-m)의 각각은 디코딩 유닛 CDU1∼CDUm 중의 대응하는 하나의 출력과, 데이터 판독 시에 H 레벨로 활성화되는 제어 신호 RE를 받아, 양자의 NAND 연산 결과를 출력한다. 이러한 구성으로 함으로써, 디코딩 유닛 CDU1∼CDUm을 라이트 컬럼 선택선 WCSL1∼WCSLm의 활성화를 제어하기 위한 라이트 컬럼 디코드부(도시 생략) 간에 공유할 수 있다.
드라이브 게이트(220-1∼220-m)는 제어 게이트(210-1∼210-m)의 출력과, 테스트 컬럼 선택 신호 /TCS1∼/TCSm과의 NAND 논리 연산 결과에 따라, 리드 컬럼 선택선 RCSL1∼RCSLm을 구동한다.
제어 신호 RE가 L 레벨로 비활성화되는 데이터 기입 시에는 열 선택 결과에 관계없이 제어 게이트(210-1∼210-m)의 각각의 출력은 H 레벨로 고정된다. 테스트 컬럼 선택 신호 /TCS1∼/TCSm의 각각은 번인 모드 이외에는 H 레벨로 비활성화된다.
따라서, 통상 동작 모드에 있어서, 리드 컬럼 디코드부(25R)는 데이터 기입 시에는 리드 컬럼 선택선 RCSL1∼RCSLm의 각각을 L 레벨로 비활성화한다. 한편, 데이터 판독 시에는 리드 컬럼 디코드부(25R)는 제어 게이트(210-1∼210-m)로부터의 출력 신호가 L 레벨이 된 메모리 셀 열, 즉 선택된 메모리 셀 열에 있어서, 대응하는 리드 컬럼 선택선 RCSL을 H 레벨로 활성화한다.
번인 모드에서는 테스트 컬럼 선택 신호 /TCS1∼/TCSm 중의 복수가 L 레벨로 활성화된다. 이에 대응하여, 복수의 리드 컬럼 선택선 RCSL이 강제적으로 활성화된다. 이에 의해, 번인 테스트 시에는 복수의 메모리 셀 열을 강제적으로 선택함으로써, 다수의 MTJ 메모리 셀에서 병렬로 터널 전류를 통과시켜, 효율적으로 단시간에 번인 테스트를 실행할 수 있다.
또, 도 10에서는 각 메모리 셀 열마다 테스트 컬럼 선택 신호 /TCS1∼/TCSm이 독립적으로 설정되는 예를 나타내었지만, 메모리 셀 열 전체를 복수의 열 그룹으로 분할하고, 테스트 컬럼 선택 신호를 열 그룹별로 설정하여도 된다. 이에 의해, 각 열 그룹별로, 터널 자기 저항 소자 TMR 내의 터널막의 번인 테스트를 실행할 수 있다.
도 11에서는 제2 실시예의 변형예 1에 따른 워드선 드라이버(30) 중의, 리드 워드선 RWL1∼RWLn 및 더미 리드 워드선 DRWL1, DRWL2의 활성화를 제어하는 리드 워드선 드라이빙부(30R)의 구성예가 도시된다.
도 11을 참조하면, 행 디코더(20)는 메모리 셀 행 및 더미 메모리 셀 행에 각각 대응하여 설치되는, 디코딩 유닛 RDU1∼RDUn, RDUd1, RDUd2를 포함한다. 각 디코딩 유닛은 로우 어드레스 RA의 입력을 받아, 대응하는 메모리 셀 행 또는 더미 메모리 셀 행이 선택된 경우에, 그 출력을 H 레벨로 활성화한다.
리드 워드선 드라이빙부(30R)는 메모리 셀 행 및 더미 메모리 셀 행에 각각 대응하여 설치되는, 제어 게이트(230-1∼230-n, 230-d1, 230-d2) 및 드라이브 게이트(240-1∼240-n, 240-d1, 240-d2)를 포함한다.
제어 게이트(230-1∼230-n, 230-d1, 230-d2)의 각각은 대응하는 디코딩 유닛의 출력과, 제어 신호 RE를 받아, 양자의 NAND 연산 결과를 출력한다. 드라이브 게이트(240-1∼240-n, 240-d1, 240-d2)는 제어 게이트(230-1∼230-n, 230-d1, 230-d2)의 출력과, 테스트 로우 선택 신호 /TRS1∼/TRSn, /TRSd1, /TRSd2와의 NAND 논리 연산 결과에 따라, 리드 워드선 RWL1∼RWLn 및 더미 리드 워드선 DRWL1, DRWL2를 구동한다.
제어 신호 RE가 L 레벨로 비활성화되는 데이터 기입 시에는 행 선택 결과에 관계없이 제어 게이트(230-1∼230-n, 230-d1, 230-d2)의 각각의 출력은 H 레벨로 고정된다. 테스트 로우 선택 신호 /TRS1∼/TRSn, /TRSd1, /TRSd2의 각각은 번인 모드 이외에는 H 레벨로 비활성화된다.
따라서, 통상 동작 모드에 있어서, 리드 워드선 드라이빙부(30R)는 데이터 기입 시에는 리드 워드선 RWL1∼RWLn 및 더미 리드 워드선 DRWL1, DRWL2의 각각을 L 레벨로 비활성화한다. 한편, 데이터 판독 시에는 리드 워드선 드라이빙부(30R)는 대응하는 제어 게이트로부터의 출력 신호가 L 레벨이 된 메모리 셀 행 및 더미 메모리 셀 행, 즉 선택된 메모리 셀 행 및 더미 메모리 셀 행에 있어서, 대응하는 리드 워드선 RWL 및 더미 리드 워드선 DRWL을 H 레벨로 활성화한다.
번인 모드에서는 적어도 테스트 로우 선택 신호 /TRS1∼/TRSn 중의 복수가 L 레벨로 활성화된다. 이에 대응하여, 복수의 리드 워드선 RWL이 강제적으로 활성화된다. 이에 의해, 번인 테스트 시에는 복수의 메모리 셀 행을 강제적으로 선택함으로써, 다수의 MTJ 메모리 셀에서 병렬로 터널 전류를 통과시켜, 효율적으로 단시간에 번인 테스트를 실행할 수 있다.
또, 도 11에서는 각 메모리 셀 행 및 더미 메모리 셀 행마다 테스트 컬럼 선택 신호 및 테스트 로우 선택 신호가 독립적으로 설정되는 예를 나타내었지만, 메모리 셀 행 및 더미 메모리 셀 행 전체를 복수의 행 그룹으로 분할하고, 테스트 로우 선택 신호를 행 그룹별로 설정하여도 된다. 이에 의해, 각 행 그룹별로, 터널 자기 저항 소자 TMR 내의 터널막의 번인 테스트를 실행할 수 있다.
도 12에서도, 제2 실시예의 변형예 1에 따른 워드선 드라이버 내의 리드 워드선 드라이빙부(30R)의 다른 구성예가 도시된다.
도 12를 참조하면, 제2 구성예에 따른 리드 워드선 드라이빙부(30R)에서는 리드 워드선 RWL1∼RWLn 및 더미 리드 워드선 DRWL1, DRWL2에 각각 대응하여, 각각이 인버터로 구성되는 드라이브 게이트(250-1∼250-n, 250-d1, 250-d2)가 배치된다. 드라이브 게이트(250-1∼250-n, 250-d1, 250-d2)의 각각은 전원 노드(262)로부터 동작 전압의 공급을 받아 동작한다.
드라이브 게이트(250-1∼250-n, 250-d1, 250-d2)의 각각은, 제어 게이트(230-1∼230-n, 230-d1, 230-d2) 중의 대응하는 하나의 제어 게이트의 출력을 반전하여, 대응하는 리드 워드선 RWL 또는 더미 리드 워드선 DRWL을 구동한다.
따라서, 도 12에 도시된 리드 워드선 드라이빙부(30R)의 동작은, 도 11에 도시된 워드선 드라이빙부의 통상 동작 시에서의 동작과 마찬가지이다.
전원 노드(262)에 대해서는, 번인 모드에서는 통상 동작 모드보다 높은 전원 전압이 공급된다. 예를 들면, 통상 동작 모드에서 전원 노드(262)로 전원 전압 Vcc2가 공급되는 경우에는 번인 모드에서는 그보다 높은 전압 Vcc2#이 전원 노드(262)로 주어진다.
이러한 구성으로 함으로써, 번인 모드에 있어서, 터널 전류를 통과시키기 위한 액세스 트랜지스터 또는 더미 액세스 트랜지스터의 게이트 전압을 통상 동작 모드보다 높게 설정할 수 있다. 이에 의해, 액세스 트랜지스터 및 더미 액세스 트랜지스터의 온 저항이 장해가 되어, 번인 모드에서의 터널 전류가 감소하는 것을 방지할 수 있다. 이 결과, 번인 테스트에서, 통상 동작 모드보다 큰 터널 전류를 흘릴 수 있기 때문에, 터널막의 번인 테스트를 효율적으로 실행할 수 있다. 또한, 도 12의 구성에서, 드라이브 게이트(250-1∼250-n, 250-d1, 250-d2) 대신에, 도 11에 도시한 드라이브 게이트(240-1∼240-n, 240-d1, 240-d2)를 배치하고, 이들 드라이브 게이트의 동작 전압을 전원 노드(262)로부터 공급하는 구성으로 하여도 된다.
[제2 실시예의 변형예 2]
데이터 판독 시에서의 감지 전류 경로의 RC 부하를 경감함으로써, 데이터 판독에 필요한 전압 변화를 빠르게 유발시켜서, MRAM 디바이스의 데이터 판독을 고속화할 수 있다. 제2 실시예의 변형예 2에서는, 이러한 목적으로 채용되는, 소위 리드 게이트 구성의 메모리 어레이에 대하여, 번인 테스트를 효율적으로 실행하는 기술에 대하여 설명한다.
우선, 리드 게이트 구성의 메모리 어레이에 대하여 상세하게 설명한다.
도 13을 참조하면, 리드 게이트 구성의 메모리 어레이에 있어서는 도 2에 도시한 구성과 비교하여, 메모리 셀 열에 각각 대응하여, 리드 드라이브 선택 게이트 RCDG1∼RCDGm 및 리드 게이트 RG1∼RGm이 또한 배치된다. 또, 이하에서는 리드 게이트 RG1∼RGm 및 리드 드라이브 선택 게이트 RCDG1∼RCDGm을 각각 총칭하여, 단순히, 리드 게이트 RG 및 리드 드라이브 선택 게이트 RCDG라고도 한다.
각 메모리 셀 열에 있어서, 리드 드라이브 선택 게이트 RCDG 및 리드 게이트 RG는 마찬가지의 구성을 갖기 때문에, 비트선 BL1, /BL1에 대응하여 설치되는, 리드 드라이브 선택 게이트 RCDG1 및 리드 게이트 RG1, 및 라이트 컬럼 선택 게이트 WCSG1의 구성에 대하여 대표적으로 설명한다.
리드 드라이브 선택 게이트 RCDG1은 비트선 BL1 및 /BL1과 전원 전압 Vcc2와의 사이에 각각 전기적으로 결합되는 트랜지스터 스위치를 포함한다. 이들 트랜지스터 스위치는 리드 컬럼 선택선 RCSL1의 전압에 따라 온·오프한다. 즉, 리드 컬럼 선택선 RCSL1이 선택 상태(H 레벨)로 활성화된 경우에는 리드 드라이브 선택 게이트 RCDG1은 비트선 BL1 및 /BL1을 전원 전압 Vcc2와 전기적으로 결합시킨다.
리드 컬럼 선택 게이트 RCSG1 및 리드 게이트 RG1은 리드 데이터 버스 RDB, /RDB와, 접지 전압 Vss와의 사이에 직렬로 결합된다. 리드 컬럼 선택 게이트 RCSG1은 리드 데이터 버스 RDB와 노드 N1a 사이에 전기적으로 결합되는 트랜지스터 스위치와, 리드 데이터 버스 /RDB와 노드 N1b 사이에 전기적으로 결합되는 트랜지스터 스위치를 갖는다. 이들 트랜지스터 스위치는 리드 컬럼 선택선 RCSL1의 전압에 따라 온·오프한다. 즉, 리드 컬럼 선택선 RCSL1이 선택 상태(H 레벨)로 활성화된 경우에는 리드 컬럼 선택 게이트 RCSG1은 리드 데이터 버스 RDB 및 /RDB를 노드 N1a 및 N1b와 각각 전기적으로 결합한다.
리드 게이트 RG1은 노드 N1a 및 노드 N1b와 접지 전압 Vss와의 사이에 각각 전기적으로 결합되는, N형 MOS 트랜지스터 Q11 및 Q12를 갖는다. 트랜지스터 Q11 및 Q12의 게이트는 비트선 /BL1 및 BL1과 각각 결합된다. 따라서, 노드 N1a 및 N1b의 전압은 비트선 /BL1 및 BL1의 전압에 각각 따른 구동력으로, 접지 전압 Vss로 구동된다.
구체적으로는, 비트선 BL1의 전압이 비트선 /BL1의 전압보다 높은 경우에는 트랜지스터 Q12에 의해, 노드 N1b가 보다 강하게 접지 전압 Vss로 구동되기 때문에, 노드 N1a의 전압은 노드 N1b의 전압보다 높아지게 된다. 반대로, 비트선 BL1의 전압이 비트선 /BL1의 전압보다 낮은 경우에는 노드 N1b의 전압이 노드 N1a의 전압보다 높아지게 된다.
메모리 어레이(10)의 그 밖의 부분의 구성은 도 2와 마찬가지이므로, 상세한 설명은 반복하지 않는다.
도 14에는 리드 게이트 구성을 갖는 MRAM 디바이스에 있어서의 데이터 판독 및 데이터 기입 동작을 설명하기 위한 타이밍차트가 도시된다.
도 14를 참조하면, 데이터 판독 전에, 리드 데이터 버스 RDB, /RDB 및 비트선 BL, /BL은 도 6에 도시한 것과 마찬가지로 프리차지된다. 또한, 데이터 판독 시에서의, 라이트 워드선 WWL, 리드 워드선 RWL, 리드 컬럼 선택선 RCSL, 라이트 컬럼 선택선 WCSL의 제어에 대해서도, 도 6에 도시한 것과 마찬가지이므로, 상세한 설명은 반복하지 않는다.
이에 의해, 데이터 판독 시에, 비트선 BL 및 /BL의 각각은 저항체로서 작용하는 선택 메모리 셀 또는 더미 메모리 셀 DMC를 통해, 접지 전압 Vss로 풀다운된다. 또한, 선택 메모리 셀 열에 있어서는 리드 드라이브 선택 게이트 RCDG에 의해, 대응하는 비트선 BL 및 /BL의 각각은 전원 전압 Vcc2로 풀업되어 있다. 따라서, 비트선 BL 및 /BL의 전압은 Vcc2로의 풀업 파워와 Vss로의 풀다운 파워와의 밸런스, 다시 말하면 저항체인 선택 메모리 셀 또는 더미 메모리 셀의 전기 저항의 대소에 따라 결정된다.
예를 들면, 선택 메모리 셀의 기억 데이터 레벨이 "1"(전기 저항 Rmax)인 경우에는, 메모리 셀과 결합된 비트선 BL 및 /BL의 한 쪽에는, 더미 메모리 셀 DMC와 결합된 비트선 BL 및 /BL의 다른 쪽에 생기는 전압 변화 ΔVm보다 큰 전압 변화 ΔV1이 생긴다. 선택 메모리 셀에 대응하는 비트선 쌍 BLP를 구성하는 비트선 BL 및 /BL의 전압 간의 상대 관계는 판독된 기억 데이터의 레벨에 따라 변화한다. 이러한 비트선 BL 및 /BL 사이의 전압 차에 따라, 리드 게이트 RG에 의해 리드 데이터 버스 RDB 및 /RDB의 전위가 구동된다.
예를 들면, 비트선 BL의 전압이 비트선 /BL의 전압보다 높은 경우에는 리드 게이트 RG에 의해, 리드 데이터 버스 /RDB가 리드 데이터 버스 RDB보다 더욱 강하게 접지 전압 Vss 측으로 구동된다(도 14에서의 전압 변화 ΔVb1>ΔVbm).
이와 같이 하여 생긴 리드 데이터 버스 RDB 및 /RDB 간의 전압 차를 데이터 판독 회로(51R)에 의해 증폭하여, H 레벨의 판독 데이터 DOUT을 출력할 수 있다.
반대로, 선택 메모리 셀이 "0"(전기 저항 Rmin)을 유지하는 경우, 즉 비트선 /BL의 전압이 비트선 BL의 전압보다 높은 경우에는 리드 게이트 RG에 의해, 리드 데이터 버스 RDB가 리드 데이터 버스 /RDB보다 더욱 강하게 접지 전압 Vss 측으로 구동된다. 이와 같이 하여 생긴 리드 데이터 버스 RDB 및 /RDB 간의 전압 차에 기초하여, L 레벨의 판독 데이터 DOUT을 출력할 수 있다.
이와 같이 리드 게이트 RG를 통해 리드 데이터 버스 RDB 및 /RDB의 전위를 구동하는 구성으로 함으로써, 기생 용량이 큰 리드 데이터 버스 RDB 및 /RDB를 선택 메모리 셀(또는 더미 메모리 셀) 및 비트선을 흐르는 감지 전류 경로로부터 배제하여 데이터 판독을 실행할 수 있다. 이에 의해, 선택 메모리 셀 및 더미 메모리 셀을 통과하는 감지 전류 경로의 RC 부하를 경감하여, 데이터 판독에 필요한 전압 변화를 비트선 BL 및 /BL에 빠르게 유발시킬 수 있다. 이에 의해, 데이터 판독을 고속으로 행하여, MRAM 디바이스에의 액세스를 고속화할 수 있다.
또한, MTJ 메모리 셀 내의 터널 자기 저항 소자 TMR의 양단 인가 전압을 억제하기 위해서, 데이터 판독 시에 비트선 BL 및 /BL을 풀업하는 전원 전압 Vcc2는 결정된다. 일반적으로, 터널 자기 저항 소자의 터널 배리어인 절연막의 신뢰성을 고려하면, 이 바이어스 전압이 약 400㎷ 이하가 되도록 설정할 필요가 있다. 이 결과, MTJ 메모리 셀의 동작 신뢰성을 확보한 후에, 데이터 판독의 고속화를 도모할 수 있다.
또한, 비트선 진폭을 작게 하여 터널 자기 저항 소자의 양단 인가 전압을 억제함과 함께, 리드 데이터 버스 RDB, /RDB의 진폭 전압을 크게 하기 위해서, 데이터 판독 회로(51R)의 동작 전원 전압인 Vcc1은 비트선 BL, /BL의 풀업 전압인 Vcc2보다 높게, 즉 Vcc1>Vcc2로 설정된다. 전원 전압 Vcc2에 대해서도, 전원 전압 Vcc1과 마찬가지로, 도시하지 않은 전압 강하 회로를 이용하여 공급할 수 있다.
데이터 기입 시에서의 동작에 대해서는 도 6과 마찬가지이므로, 상세한 설명은 반복하지 않는다.
다음으로, 이러한 리드 게이트 구성의 메모리 어레이에 있어서의 터널막의 번인 테스트에 대하여 설명한다.
예를 들면, 도 13에 도시한 구성에서, 번인 모드에 있어서, 비트선 BL 및 /BL의 풀업 전압을 Vcc2로부터 Vcc2#로 상승시킴으로써, 번인 테스트 시에서의 터널 전류를 통상 동작 모드 시보다 크게 설정할 수 있다. 그러나, 이러한 번인 테스트에서는 번인 모드에 있어서의 터널 전류를 직접적으로 조정하는 것이 곤란하다.
다시 도 13을 참조하면, 번인 테스트에서는 MTJ 메모리 셀에 대하여 통상 동작 모드보다 큰 터널 전류를 통과시키는 것을 목적으로 하고 있다. 따라서, 제2 실시예의 변형예 2에 따른 구성에 있어서는 데이터 판독 회로(51R)가 아닌, 공급 전류량의 조정 기능을 갖는 데이터 기입 회로(51W)에 의해서도, 비트선 BL 및 /BL을 통해 번인 테스트를 위한 터널 전류를 MTJ 메모리 셀에 공급할 수 있다. 특히, 데이터 기입 회로(51W)의 동작 전압인 전원 전압 Vcc3은 통상 동작 모드에서의 비트선 풀업에 이용되는 전원 전압 Vcc2 및 데이터 판독 회로의 동작 전압인 전원 전압 Vcc1보다 높기 때문에, 보다 효율적으로 큰 터널 전류를 생기게 할 수 있다.
이러한 번인 테스트를 행하기 위해서는 번인 모드에 있어서, 라이트 컬럼 선택선 WCSL1∼WCSLm 중 적어도 일부를 활성화한 후에, 리드 컬럼 선택선 RCSL1∼RCSLm의 각각을 비활성화시킬 필요가 있다. 이에 의해, 리드 워드선 RWL이 활성화된 메모리 셀 행 및 더미 리드 워드선 DRWL이 활성화된 더미 메모리 셀 행의 각 MTJ 메모리 셀에 대하여, 라이트 데이터 버스 쌍 WDBP 및 대응하는 비트선 BL, /BL을 통해, 데이터 기입 회로(51W)로부터 터널 전류를 공급할 수 있다.
도 15에는 제2 실시예의 변형예 2에 따른 열 디코더(25) 내의 리드 컬럼 디코드부(25R)의 구성이 도시된다.
도 15를 참조하면, 제2 실시예의 변형예 2에 따른 리드 컬럼 디코드부(25R)는 도 10에 도시한 리드 컬럼 디코드부(25R)의 구성과 비교하여, 드라이브 게이트(220-1∼220-m) 대신에, 드라이브 게이트(260-1∼260-m)를 갖는 점에서 다르다. 그 밖의 부분의 구성은 도 10과 마찬가지이므로, 상세한 설명은 반복하지 않는다.
드라이브 게이트(260-1∼260-m)의 각각은, 제어 게이트(210-1∼210-m) 중의 대응하는 하나의 제어 게이트로부터의 출력과, 번인 모드 신호 BIM의 NOR 연산 결과에 따라, 대응하는 리드 컬럼 선택선 RCSL을 활성화한다.
따라서, 번인 모드 신호 BIM이 H 레벨로 설정되는 번인 테스트 시에는 리드 컬럼 선택선 RCSL1∼RCSLm의 각각은 L 레벨로 비활성화된다. 한편, 통상 동작 모드(번인 모드 신호 BIM=L 레벨)에 있어서의 리드 컬럼 선택선 RCSL1∼RCSLm의 활성화 제어는 도 10에 도시한 리드 컬럼 디코드부(25R)와 마찬가지이다.
도 16을 참조하면, 라이트 컬럼 선택선 WCSL1∼WCSLm의 활성화를 제어하기 위한, 라이트 컬럼 디코드부(25W)는 리드 컬럼 디코드부(25R)와 공용하는 디코딩 유닛 CDU1∼CDUm과, 메모리 셀 열에 각각 대응하여 설치되는 제어 게이트(270-1∼270-m) 및 드라이브 게이트(280-1∼280-m)를 갖는다.
제어 게이트(270-1∼270-m)의 각각은, 디코딩 유닛 CDU1∼CDUm 중의 대응하는 하나의 출력과, 데이터 기입 시에 H 레벨로 활성화되는 제어 신호 WE를 받아, 양자의 NAND 연산 결과를 출력한다. 드라이브 게이트(280-1∼280-m)는 제어 게이트(270-1∼270-m)의 출력과, 테스트 컬럼 선택 신호 /TCS1∼/TCSm과의 NAND 논리 연산 결과에 따라, 라이트 컬럼 선택선 WCSL1∼WCSLm을 구동한다.
제어 신호 WE가 L 레벨로 비활성화되는 데이터 판독 시에는, 열 선택 결과에 관계없이 제어 게이트(270-1∼270-m)의 각각의 출력은 H 레벨로 고정된다. 테스트 컬럼 선택 신호 /TCS1∼/TCSm의 설정에 대해서는 도 10에서 설명한 것과 마찬가지이므로, 상세한 설명은 반복하지 않는다.
따라서, 통상 동작 모드에 있어서, 라이트 컬럼 디코드부(25W)는 데이터 판독 시에는 라이트 컬럼 선택선 WCSL1∼WCSLm의 각각을 L 레벨로 비활성화한다. 한편, 데이터 기입 시에는 라이트 컬럼 디코드부(25W)는 선택된 메모리 셀 열에 있어서, 대응하는 라이트 컬럼 선택선 WCSL을 H 레벨로 활성화한다.
번인 모드에서는 테스트 컬럼 선택 신호 /TCS1∼/TCSm에 응답하여, 복수의 라이트 컬럼 선택선 WCSL이 강제적으로 활성화된다. 이에 의해, 번인 테스트 시에는 복수의 메모리 셀 열을 강제적으로 선택하여, 대응하는 비트선 쌍군과, 라이트 데이터 버스 쌍 WDBP가 접속된다. 도 5에서 설명한 바와 같이 라이트 데이터 버스 쌍 WDBP의 한쪽은 데이터 기입 회로(51W)에 의해 전원 전압 Vcc3으로 설정되기 때문에, 선택된 메모리 셀 열에 대응하는 MTJ 메모리 셀에서 병렬로 터널 전류를 통과시켜, 효율적으로 번인 테스트를 행할 수 있다.
이러한 번인 테스트에서는, 데이터 기입 회로에 의한 공급 전류량을 통상 동작 모드와 번인 모드에서 각기 다른 레벨로 설정할 수 있는 구성으로 함으로써, 번인 테스트 시에 터널막에 인가하는 전류 스트레스를 용이하게 조정할 수 있다.
도 17에 도시되는 제2 실시예의 변형예 2에 따른 데이터 기입 회로(52W)는 도 13에 도시된 구성에서, 데이터 기입 회로(51W) 대신에 배치할 수 있다.
도 17을 참조하면, 제2 실시예의 변형예 2에 따른 데이터 기입 회로(52W)는 도 5에 도시한 데이터 기입 회로(51W)의 구성과 비교하여, 정전류 공급 회로(80) 대신에, 정전류 공급 회로(80#)를 포함하는 점에서 다르다. 그 밖의 부분의 구성 및 동작은 데이터 기입 회로(51W)와 마찬가지이므로, 상세한 설명은 반복하지 않는다.
정전류 공급 회로(80#)는 도 4에 도시한 정전류 공급 회로(70, 71)와 마찬가지의 구성을 갖고, 입력 단자(300, 302)와, 전압 조정 회로(100w)와, 전압 전환 회로(304)와, N 채널 MOS 트랜지스터(301)를 갖는다.
전압 조정 회로(100w)는 도 4에 도시한 전압 조정 회로(100)와 마찬가지의 구성을 갖고, 외부로부터의 퓨즈 블로우 입력 및 제어 신호에 따른 기준 전압 Vrw를 노드 N22로 출력한다. 입력 단자(300)에는 번인 테스트 시에 L 레벨로 활성화되는 번인 모드 신호 /BIM이 입력된다. 입력 단자(302)는 노드 N24와 전기적으로 결합되어, 번인 테스트 시에 이용되는 기준 전압 Vrwb의 입력을 받는다.
전압 전환 회로(304)는 번인 모드 신호 /BIM에 응답하여, 노드 N22 및 N24의 한쪽을 노드 N20과 접속함으로써, 노드 N20에 외부로부터 조정 가능한 제어 전압 Vctw를 생성한다. 번인 모드에서는 입력 단자(302)에 입력된 기준 전압 Vrwb가 제어 전압 Vctw로서 노드 N20으로 전달되고, 통상 동작 모드에서는 전압 조정 회로(100w)로부터의 기준 전압 Vrw가 제어 전압 Vctw로서 노드 N20으로 전달된다.
N 채널 MOS 트랜지스터(301)는 전원 전압 Vcc3 및 접지 전압 Vss 사이에, P 채널 MOS 트랜지스터(82)와 직렬로 접속되어, 그 게이트는 노드 N20과 접속된다. N 채널 MOS 트랜지스터(301) 및 P 채널 MOS 트랜지스터(82)의 접속 노드는 P 채널 MOS 트랜지스터(81, 82)의 각 게이트와 접속된다.
이러한 구성으로 함으로써, 내부 노드 Nw0에 공급되는 전류량 I(write)는 노드 N20으로 전달되는 제어 전압 Vctw에 따라 변화한다. 따라서, 통상 동작 모드에 있어서의 데이터 기입 전류 ±Iw를 외부 입력에 응답하여 조정할 뿐만 아니라, 번인 테스트 시에서의 터널 전류를 입력 단자(302)에 인가되는 기준 전압 Vrwb에 의해 조정할 수도 있다. 이 결과, 번인 테스트에서의 터널막의 전류 스트레스를 외부로부터 조정할 수 있다.
또, 입력 단자(302) 대신에 도 9에 도시한 전압 조정 회로(100b)를 배치하여, 노드 N24에 기준 전압 Vrwb를 생성하는 구성으로 할 수도 있다.
[제2 실시예의 변형예 3]
제2 실시예에서는 통상 동작 모드와 번인 모드에 있어서, 터널막을 통과하는 터널 전류를 독립적으로 설정 및 조정 가능한 구성에 대하여 설명하였다. 이에 대하여, 제2 실시예의 변형예 3에서는 통상 동작 모드(데이터 판독 시)와 번인 모드 사이에서, 터널막에 인가되는 전류 스트레스비를 일정하게 유지할 수 있는 구성에 대하여 설명한다.
도 18에 도시된 제2 실시예의 변형예 3에 따른 번인 모드용 전압 조정 회로(310)는 예를 들면, 도 9에 도시된 정전류 공급 회로(70, 71)의 구성에 있어서, 전압 조정 회로(100b) 대신에 배치된다.
도 18을 참조하면, 제2 실시예의 변형예 3에 따른 전압 조정 회로(310)는 통상 동작 모드용 전압 조정 회로(100n)가 출력하는 기준 전압 Vrsn을 받아, 기준 전압 Vrsn을 소정 비율 K배(K: 1보다 큰 실수)하여 기준 전압 Vrsb를 생성한다.
전압 조정 회로(310)는 연산 증폭기(312)와, P 채널 MOS 트랜지스터(315)와, 저항 소자(316, 318)를 포함한다. P 채널 MOS 트랜지스터(315)는 전원 전압 Vcc1과, 번인 모드에 대응하는 기준 전압 Vrsb를 생성하는 노드 N16과의 사이에 전기적으로 결합된다. 저항 소자(316, 318)는 노드 N16과 접지 전압 Vss 사이에 직렬로 접속된다. 연산 증폭기(312)는 전압 조정 회로(100n)로부터의 기준 전압 Vrsn과 저항 소자 R1 및 R2의 접속 노드 N26의 전압 차를 증폭하여 P 채널 MOS 트랜지스터(315)의 게이트에 입력한다.
이러한 구성으로 함으로써, 번인 모드에 대응하는 기준 전압 Vrsb는 하기 수학식 1로 표현된다.
즉, 상술한 소정 비율 K는 K=(R1+R2)/R2로 표현된다. 예를 들면, 저항 소자 R2를 가변 저항으로 형성함으로써, 이 소정 비율 K를 조정할 수 있다.
이러한 구성으로 함으로써, 번인 테스트에서의 터널 전류는 통상 동작 시의 터널 전류와 일정한 관계를 갖게 되기 때문에, 통상 동작 모드(데이터 판독 시)와 번인 모드 사이에서, 터널막에 인가되는 전류 스트레스를 소망의 소정 비율로 설정할 수 있다.
[제2 실시예의 변형예 4]
메모리 어레이(10) 상에, 선택 메모리 셀과 비교하기 위한 더미 메모리 셀을 배치한 구성에 있어서는 복수의 MTJ 메모리 셀에 대하여, 1개의 더미 메모리 셀이 배치된다. 예를 들면, 도 2 및 도 13에 도시된 메모리 어레이 구성에 있어서는 각 메모리 셀 열마다 2개의 더미 메모리 셀이 배치되기 때문에, (n/2)개의 MTJ 메모리 셀 열마다 1개의 더미 메모리 셀이 배치된다.
이 때문에, 통상의 MTJ 메모리 셀의 액세스 횟수와 비교하여, 더미 메모리 셀에 대한 액세스 빈도가 높아진다. 따라서, 번인 테스트에서, 더미 메모리 셀에 대하여, 보다 엄격한 스크리닝을 실행할 필요가 있다. 즉, 번인 테스트에서는 더미 메모리 셀에 대하여, MTJ 메모리 셀보다 엄격한 전류 스트레스를 인가하여, 더미 메모리 셀의 잠재 결함을 적절하게 현재화할 필요가 있다.
따라서, 제2 실시예의 변형예 4에서는 번인 테스트 시에, MTJ 메모리 셀의 통과 전류량 또는 전류 통과 시간을 더미 메모리 셀보다 크게 또는 길게 설정할 수 있는 구성에 대하여 설명한다.
도 19를 참조하면, 제2 실시예의 변형예 4의 제1 구성예에 따른 리드 워드선 드라이빙부(30R)는 도 12에 도시된 리드 워드선 드라이빙부(30R)의 구성과 비교하여, 전원 노드(262)와 독립적으로 설치된 전원 노드(320)와, 전원 스위치 회로(330)를 더 포함하는 점에서 다르다. 그 밖의 부분의 구성은 도 12에 도시한 리드 워드선 드라이빙부(30R)와 마찬가지이므로, 상세한 설명은 반복하지 않는다.
전원 노드(320)는 리드 워드선 RWL1∼RWLn에 각각 대응하는 드라이브 게이트(250-1∼250-n)로 동작 전압을 공급하기 위한 전원 노드(262)와는 독립적으로 설치되고, 더미 리드 워드선 DRWL1 및 DRWL2에 각각 대응하는 드라이브 게이트(250-d1, 250-d2)에 대하여 동작 전압을 공급한다.
전원 스위치 회로(330)는 번인 모드 신호 BIM에 응답하여, 전원 노드(262, 265)의 한쪽을 전원 노드(320)와 선택적으로 접속한다. 전원 스위치 회로(330)는 통상 동작 시에는 전원 노드(262, 320)를 전기적으로 결합한다. 이에 의해, 통상 동작 모드에 있어서는 리드 워드선 RWL 및 더미 리드 워드선 DRWL1, DRWL2의 활성화 시에 있어서의 전압 레벨은 동일하기 때문에, 선택 메모리 셀 및 더미 메모리 셀의 통과 전류(즉, 감지 전류 Is)의 레벨도 동등하게 된다.
한편, 번인 모드에 있어서는 전원 스위치 회로(330)는 전원 노드(265)와 전원 노드(320)를 전기적으로 결합한다. 전원 노드(265)에 대해서는 전원 노드(262)보다 높은 전원 전압이 입력된다. 예를 들면, 전원 노드(262)에 전원 전압 Vcc1이 입력되는 경우에는 전원 노드(265)에 대해서는 그보다 높은 전원 전압 Vcc1#(Vcc1#>Vcc1)이 입력되고, 전원 노드(262)로 전원 전압 Vcc2가 입력되는 경우에는 전원 노드(265)에 대해서는 그보다 높은 전원 전압 Vcc2#(Vcc2#>Vcc2)이 입력된다.
이에 의해, 번인 테스트 시에는 활성화된 더미 리드 워드선 DRWL1, DRWL2의 전압은 활성화된 리드 워드선 RWL의 전압보다 높아지게 된다. 따라서, 더미 액세스 트랜지스터 ATRd의 게이트 전압은 MTJ 메모리 셀 내의 액세스 트랜지스터 ATR의 게이트 전압보다 높게 설정된다.
이 결과, 번인 테스트에서, 더미 메모리 셀의 통과 전류를 MTJ 메모리 셀의 통과 전류보다 크게 할 수 있기 때문에, 더미 메모리 셀에 대하여, MTJ 메모리 셀보다 높은 전류 스트레스를 인가하여, 더미 메모리 셀의 잠재 결함을 적절하게 현재화할 수 있다.
도 20을 참조하면, 제2 실시예의 변형예 4의 제2 구성예에 따른 리드 워드선 드라이빙부(30R)는 도 19에 도시된 리드 워드선 드라이빙부와 비교하여, 드라이브 게이트(250-1∼250-n, 250-d1, 250-d2) 대신에, 도 11에 도시한 드라이브 게이트(240-1∼240-n, 240-d1, 240-d2)를 포함하는 점에서 다르다. 그 밖의 부분의 구성은 도 19에 도시한 워드선 드라이빙부와 마찬가지이므로, 상세한 설명은 반복하지 않는다.
리드 워드선 RWL1∼RWDn에 각각 대응하는 드라이브 게이트(240-1∼240-n)의 각각에는 제어 게이트(230-1∼230-n) 중의 대응하는 하나의 제어 게이트의 출력과, 노멀 행 테스트 선택 신호 /TRSN이 입력된다.
한편, 더미 리드 워드선 DRWL1 및 DRWL2에 대응하는 드라이브 게이트(240-d1, 240-d2)에 대해서는 제어 게이트(230-d1, 230-d2) 중의 대응하는 하나의 제어 게이트의 출력과, 더미 행 테스트 선택 신호 /TRSD가 입력된다. 노멀 행 테스트 선택 신호 /TRSN 및 더미 행 테스트 선택 신호 /TRSD는 번인 모드에 있어서, 소정 기간마다 L 레벨로 활성화된다.
번인 모드에 있어서, 드라이브 게이트(240-1∼240-n)는 노멀 행 테스트 선택 신호 /TRSN의 활성화에 응답하여, 대응하는 리드 워드선 RWL을 H 레벨로 활성화한다. 드라이브 게이트(240-d1, 240-d2)는 더미 행 테스트 선택 신호 /TRSD의 활성화에 응답하여, 대응하는 더미 리드 워드선 DRWL을 H 레벨로 활성화한다.
한편, 통상 동작 모드에 있어서는 노멀 행 테스트 선택 신호 /TRSN 및 더미 행 테스트 선택 신호 /TRSD는 H 레벨로 설정되기 때문에, 리드 워드선 RWL 및 더미 리드 워드선 DRWL은 행 선택 결과에 따라 활성화된다.
도 21은 노멀 행 테스트 선택 신호 /TRSN 및 더미 행 테스트 선택 신호 /TRSD의 활성화 기간을 도시하는 파형도이다.
도 21을 참조하면, 더미 행 테스트 선택 신호 /TRSD의 활성화 기간은, 노멀 행 테스트 선택 신호 /TRSN의 활성화 기간보다 길게 설정된다. 예를 들면, 시각 tb에서, 노멀 행 테스트 선택 신호 /TRSN과 더미 행 테스트 선택 신호 /TRSD의 각각이 L 레벨로 활성화되면, 노멀 행 테스트 선택 신호 /TRSN은 시간 Tn이 경과한 시각 tb에서, 다시 비활성화(H 레벨)된다. 한편, 더미 행 테스트 선택 신호 /TRSD는 시간 Tn보다 긴 시간 Td 경과 후의 시각 td에서, 다시 비활성화(H 레벨)된다.
따라서, 번인 테스트에서, 더미 메모리 셀 DMC 내의 더미 액세스 트랜지스터 ATRd의 온 시간은, MTJ 메모리 셀 MC 내의 액세스 트랜지스터 ATR의 온 시간보다 길게 설정되기 때문에, 더미 메모리 셀의 전류 통과 시간은 MTJ 메모리 셀의 전류 통과 시간보다 길게 설정된다. 이 결과, 통상 동작 모드에서 MTJ 메모리 셀보다 액세스 빈도가 높은 더미 메모리 셀에 대하여, 번인 모드에 있어서, 보다 큰 전류 스트레스를 공급하여, 잠재 결함의 가속 시험을 행할 수 있다.
또, 도 19 및 도 20에 각각 도시된 리드 워드선 드라이빙부의 구성을 조합하여, 번인 모드에서의 더미 메모리 셀의 통과 전류량 및 전류 통과 시간의 양방을 MTJ 메모리 셀과 다른 값으로 설정하여도 된다. 일반적으로, 전류 스트레스는 통과 전류량과 해당 전류의 통과 시간과의 곱(이하, 「스트레스 곱」이라고도 함)으로 나타나기 때문에, 예를 들면, M개(M: 2 이상의 정수)의 MTJ 메모리 셀마다 1개의 더미 메모리 셀이 배치되는 구성에 있어서는 번인 테스트에서의 더미 메모리 셀에의 스트레스 곱을 MTJ 메모리 셀의 M배가 되도록 조정하면 된다. 이에 의해, 번인 테스트에서, 더미 메모리 셀과 통상의 MTJ 메모리 셀과의 액세스 빈도의 차이에 따른 전류 스트레스를 인가할 수 있다.
이상, 본 발명에 따르면, 자기 터널 접합을 형성하는 터널 막 두께의 제조 상의 불규칙성 등에 대응하여, 데이터 판독 마진을 확보할 수 있다.
또한, 자기 터널 접합을 형성하는 터널막의 잠재적인 결함을 현재화시키기 위한 결함 가속 시험을 효율적으로 실행할 수 있다.
도 1은 본 발명의 실시예에 따른 MRAM 디바이스(1)의 전체 구성을 도시하는 개략 블록도.
도 2는 도 1에 도시한 메모리 어레이 및 그 주변 회로의 구성을 도시하는 회로도.
도 3은 도 2에 도시한 데이터 판독 회로의 구성을 도시하는 회로도.
도 4는 도 3에 도시한 정전류 공급 회로(70, 71)의 구성을 도시하는 회로도.
도 5는 도 2에 도시한 데이터 기입 회로의 구성을 도시하는 회로도.
도 6은 제1 실시예에 따른 MRAM 디바이스에 있어서의 데이터 판독 및 데이터 기입 동작을 설명하기 위한 타이밍차트.
도 7은 제1 실시예의 변형예에 따른 정전류 공급 회로(70, 71)의 구성을 도시하는 회로도.
도 8은 도 7에 도시한 모니터 저항의 구성예를 도시하는 회로도.
도 9는 제2 실시예에 따르는 정전류 공급 회로(70, 71)의 구성을 도시하는 회로도.
도 10은 제2 실시예의 변형예 1에 따른 열 디코더의 구성을 도시하는 회로도.
도 11은 제2 실시예의 변형예 1에 따른 워드선 드라이버의 제1 구성예를 도시하는 회로도.
도 12는 제2 실시예의 변형예 1에 따른 워드선 드라이버의 제2 구성예를 도시하는 회로도.
도 13은 리드 게이트 구성을 갖는 메모리 어레이 및 그 주변 회로의 구성을 도시하는 회로도.
도 14는 리드 게이트 구성을 갖는 MRAM 디바이스에 있어서의 데이터 판독 및 데이터 기입 동작을 설명하기 위한 타이밍차트.
도 15는 제2 실시예의 변형예 2에 따른 열 디코더 중의 리드 컬럼 디코드부의 구성을 도시하는 회로도.
도 16은 제2 실시예의 변형예 2에 따른 열 디코더 중의 라이트 컬럼 디코드부의 구성을 도시하는 회로도.
도 17은 제2 실시예의 변형예 2에 따른 데이터 기입 회로의 구성을 도시하는 회로도.
도 18은 제2 실시예의 변형예 3에 따른 번인 모드용의 전압 조정 회로(310)의 구성을 도시하는 회로도.
도 19는 제2 실시예의 변형예 4에 따른 리드 워드선 드라이빙부의 제1 구성예를 도시하는 회로도.
도 20은 제2 실시예의 변형예 4에 따른 리드 워드선 드라이빙부의 제2 구성예를 도시하는 회로도.
도 21은 도 20에 도시한 노멀 행 테스트 선택 신호 및 더미 행 테스트 선택 신호의 활성화 기간을 도시하는 파형도.
도 22는 자기 터널 접합부를 갖는 메모리 셀(이하, 단순히 「MTJ 메모리 셀」이라고도 함)의 구성을 도시하는 개략도.
도 23은 MTJ 메모리 셀에서의 데이터 판독 동작을 설명하는 개념도.
도 24는 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.
도 25는 데이터 기입 시에 있어서의 데이터 기입 전류와 터널 자기 저항 소자의 자화 방향과의 관계를 설명하는 개념도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : MRAM 디바이스
10 : 메모리 어레이
20 : 행 디코더
25 : 열 디코더
25R : 리드 컬럼 디코드부
25W : 라이트 컬럼 디코드부
30 : 워드선 드라이버
30R : 리드 워드선 드라이빙부
50, 60 : 판독/기입 제어 회로
51W, 52W : 데이터 기입 회로
51R : 데이터 판독 회로
70, 71, 80 : 정전류 공급 회로
100, 100b, 100n, 100w, 310 : 전압 조정 회로
110 : 전압 조정부
115 : 튜닝 입력부
141∼143 : 퓨즈 소자
190 : 전류 모니터부
192 : 모니터 저항
262, 265, 320 : 전원 노드
330 : 전원 스위치 회로
/TCS1∼/TCSm : 테스트 컬럼 선택 신호
/TRS1∼/TRSn, /TRSd1, /TRSd2 : 테스트 로우 선택 신호
/TRSD : 더미 행 테스트 선택 신호
/TRSN : 노멀 행 테스트 선택 신호
ATR : 액세스 트랜지스터
ATRd : 더미 액세스 트랜지스터
BIM, /BIM : 번인 모드 신호
BL, /BL : 비트선
CDU1∼CDUm, RDU1∼RDUn, RDUd1, RDUd2 : 디코딩 유닛
DMC : 더미 메모리 셀
DRWL : 더미 리드 워드선
Ip, ±Iw : 데이터 기입 전류
Is : 감지 전류(데이터 판독 전류)
MC MTJ : 메모리 셀
RCDG1∼RCDGm : 리드 드라이브 선택 게이트
RCSG1∼RCSGm : 리드 컬럼 선택 게이트
RCSL1∼RCSLm : 리드 컬럼 선택선
RDB, /RDB : 리드 데이터 버스
TB : 터널 배리어
TMR : 터널 자기 저항 소자
TMRd : 더미 저항 소자
Vcc1, Vcc2, Vcc3 : 전원 전압
Vss : 접지 전압
WCSG1∼WCSGm : 라이트 컬럼 선택 게이트
WCSL1∼WCSLm : 라이트 컬럼 선택선
WDB, /WDB : 라이트 데이터 버스
WWL : 라이트 워드선

Claims (3)

  1. 박막 자성체 기억 장치에 있어서,
    각각이 데이터 기억을 실행하는 복수의 메모리 셀과,
    각각이 상기 복수의 메모리 셀의 열에 대응하여 배치되는 복수의 데이터선을 포함하고,
    상기 메모리 셀의 각각은,
    기억 데이터의 레벨에 따른 방향으로 자화되어, 자화 방향에 따라 다른 전기 저항을 갖는 자기 기억부와,
    상기 복수의 데이터선 중의 대응하는 1개 및 제1 전압 사이에 상기 자기 기억부와 직렬로 전기적으로 결합되고, 적어도 데이터 판독 대상으로 선택된 선택 메모리 셀에서 턴 온되는 액세스 소자를 포함하고,
    상기 박막 자성체 기억 장치는,
    상기 복수의 데이터선 중의 상기 선택 메모리 셀에 대응하는 데이터선을 내부 노드와 전기적으로 결합하기 위한 선택 게이트와,
    상기 선택 메모리 셀의 상기 기억 데이터를 판독하기 위한 데이터 판독 회로를 더 포함하고,
    상기 데이터 판독 회로는,
    제2 전압과 상기 내부 노드 사이에 전기적으로 결합되고, 외부 입력에 따라 불휘발적으로 조정 가능한 제어 전압에 따른 일정 전류를 상기 내부 노드로 공급하기 위한 정전류 회로와,
    상기 내부 노드의 전압에 따라 판독 데이터를 생성하는 전압 증폭 회로를 포함하는 박막 자성체 기억 장치.
  2. 박막 자성체 기억 장치에 있어서,
    각각이 데이터 기억을 실행하는 복수의 메모리 셀과,
    각각이 상기 복수의 메모리 셀의 열에 대응하여 배치되는 복수의 데이터선을 포함하고,
    상기 메모리 셀의 각각은,
    기억 데이터의 레벨에 따라, 제1 및 제2 전기 저항 중 어느 하나를 갖는 자기 기억부와,
    상기 복수의 데이터선 중의 대응하는 1개 및 제1 전압 사이에 상기 자기 기억부와 직렬로 전기적으로 결합되고, 선택적으로 턴 온되는 액세스 소자를 포함하고,
    상기 박막 자성체 기억 장치는,
    상기 액세스 소자의 턴 온에 응답하여 상기 자기 기억부를 통과하는 전류를 공급하기 위한 전류 공급 회로를 더 포함하고,
    상기 전류 공급 회로는 통상 동작 모드에 있어서는 제1 일정 전류를 상기 복수의 데이터선 중의 적어도 1개의 데이터선으로 공급하고, 다른 동작 모드에 있어서는 상기 제1 일정 전류보다 큰 제2 일정 전류를 상기 복수의 데이터선 중의 적어도 1개에 공급하는 박막 자성체 기억 장치.
  3. 제2항에 있어서,
    상기 복수의 메모리 셀 중의 M개(M: 2 이상의 복수)마다 설치되는 더미 메모리 셀을 더 포함하고,
    상기 더미 메모리 셀은,
    상기 제1 및 제2 전기 저항 사이의 중간적인 전기 저항을 갖는 더미 자기 기억부와,
    상기 복수의 데이터선 중의 1개와 상기 제1 전압 사이에, 상기 더미 자기 기억부와 직렬로 전기적으로 결합되고, 선택적으로 턴 온되는 더미 액세스 소자를 포함하고,
    상기 다른 동작 모드에 있어서, 상기 더미 자기 기억부에 인가되는 전류 스트레스는 상기 복수의 메모리 셀 중의 적어도 하나의 테스트 대상 메모리 셀의 각각에 있어서 상기 자기 기억부에 인가되는 전류 스트레스보다 큰 박막 자성체 기억 장치.
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