JP4737886B2 - 薄膜磁性体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図１４は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１４を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、たとえば電界効果型トランジスタで形成され、トンネル磁気抵抗素子ＴＭＲと固定電圧（接地電圧Ｖｓｓ）との間に結合される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図１５は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図１５を参照して、トンネル磁気抵抗素子ＴＭＲは、一定方向の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部から印加される磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが設けられる。自由磁化層ＶＬは、記憶データのデータレベルに応じて、固定磁化層と同一方向または、固定磁化層ＦＬと異なる方向に磁化される。
【０００８】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンされる。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、センス電流Ｉｓを流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬに書込まれた磁化方向とが平行である場合には、両者の磁化方向が反対方向である場合に比べてトンネル磁気抵抗素子ＴＭＲの電気抵抗は小さくなる。以下、本明細書においては、記憶データの“１”および“０”にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０でそれぞれ示すこととする。ただし、Ｒ１＞Ｒ０であるものとする。
【００１０】
このように、トンネル磁気抵抗素子ＴＭＲは、磁化方向に応じてその電気抵抗が変化する。したがって、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの二通りの磁化方向と、記憶データのレベル（“１”および“０”）とをそれぞれ対応付けることによって、データ記憶を実行することができる。
【００１１】
センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、自由磁化層の磁化方向、すなわち記憶データレベルに応じて異なる。したがって、たとえば、ビット線ＢＬを一定電圧にプリチャージした状態とした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧レベルの変化の検知によって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１２】
図１６は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１３】
図１６を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１４】
図１７は、データ書込時におけるデータ書込電流の方向と磁化方向との関係を説明する概念図である。
【００１５】
図１７を参照して、横軸Ｈｘは、ビット線ＢＬを流れるデータ書込電流によって生じるデータ書込磁界Ｈ（ＢＬ）の方向を示すものとする。一方、縦軸Ｈｙは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じるデータ書込磁界Ｈ（ＷＷＬ）の方向を示すものとする。
【００１６】
自由磁化層ＶＬの磁化方向は、データ書込磁界Ｈ（ＢＬ）とＨ（ＷＷＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書換えることができる。
【００１７】
すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。したがって、ＭＴＪメモリセルの記憶データを更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上の電流を流す必要がある。トンネル磁気抵抗素子に一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
データ読出時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００１９】
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリＭＲＡＭデバイスを構成する技術が開示されている。
【００２０】
図１８は、行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
半導体基板上にＭＴＪメモリセルを行列状に配することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図１８においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する構成が示される。既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを配置する必要がある。したがって、行列状に配置されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが配置される。
【００２１】
データ読出時におけるデータ読出電流、すなわちセンス電流Ｉｓの供給は、メモリアレイに隣接して配置されるデータ読出回路５００によって実行される。データ読出回路５００は、ビット線ＢＬ１〜ＢＬｍで共有される電流供給ユニット５１０と、データバスＤＢと、メモリセル列にそれぞれ対応して設けられるコラム選択ゲートＣＳＧ１〜ＣＳＧｍを含む。
【００２２】
電流供給ユニット５１０は、データバスＤＢに対してセンス電流Ｉｓを供給する。データバスＤＢは、コラム選択ゲートＣＳＧ１〜ＣＳＧｍを介して、ビット線ＢＬ１〜ＢＬｍと結合される。
【００２３】
コラム選択線ＣＳＬ１〜ＣＳＬｍは、メモリセル列にそれぞれ対応して設けられ、列選択結果に応じて選択的に活性化される。同様に、リードワード線ＲＷＬ１〜ＲＷＬｎのうちの行選択結果に応じて選択される１本が選択的に活性化される。このような行選択結果と列選択結果との組合わせによって、データ読出対象である選択メモリセルが指定される。
【００２４】
このような構成とすることにより、メモリアレイ１０全体で共有される電流供給ユニット５１０によって、選択メモリセルによってプルダウンされたビット線に対してセンス電流Ｉｓを選択的に供給して、選択メモリセルのトンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを通過させることができる。この結果、データバスＤＢの電圧変化を検知することによって、選択メモリセルの記憶データを読出すことができる。
【００２５】
【発明が解決しようとする課題】
しかしながら、ＭＴＪメモリセル中のトンネル磁気抵抗素子は、約１０ＫΩ程度の比較的高い電気抵抗を有する抵抗体である。一方、メモリアレイ１０全体で共有されるように配置されるデータバスＤＢは、比較的大きな寄生容量を有する。したがって、図１８に示したように、ビット線ＢＬを介してデータバスＤＢに選択メモリセルを結合して、データバスＤＢの電圧変化の検知によってデータ読出を実行する構成においては、センス電流Ｉｓ経路のＲＣ時定数が大きくなり、データ読出の高速性が妨げられるおそれがある。
【００２６】
また、選択されたＭＴＪメモリセルにセンス電流Ｉｓを流すためには、図１５に示されるように、トンネル磁気抵抗素子ＴＭＲの両端にバイアス電圧を印加する必要がある。しかしながら、このバイアス電圧が大きいと、トンネルバリアＴＢに過大な電界が作用して絶縁膜破壊を招き、ＭＴＪメモリセルの信頼性を損なうおそれがある。
【００２７】
一方、近年では、メモリ装置に対して、同時に多ビットのデータを並列に取扱うことが要求されている。代表的には、データ処理分野などにおいて、高速かつ低消費電力でデータを処理するために、プロセッサなどのロジックと同一の半導体チップに集積されたシステムＬＳＩ（大規模集積回路）に適用されるメモリ装置において、当該ロジックとの間のデータ授受を、多ビット・並列に実行することが要求される。
【００２８】
しかしながら、ＭＲＡＭデバイスに対するデータ書込では、ＭＴＪメモリセルの磁化方向を書換えるためのデータ書込磁界を発生させる必要があるため、ビット線ＢＬおよびライトワード線ＷＷＬに比較的大きな電流を流す必要がある。したがって、ＭＲＡＭデバイスが、このようなシステムＬＳＩに適用された場合において、単純に多ビットデータを並列にデータ書込する構成とすると、消費電流、特にピーク電流値が過大になるため、電源系統への負担が増加し、電源電圧の変動の影響で誤動作に至るおそれすら生じてしまう。
【００２９】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ＭＴＪメモリセルの信頼性確保と高速データ読出とを両立する薄膜磁性体記憶装置の構成を提供することである。
【００３０】
この発明の他の目的は、同時に多ビットのデータ授受を安定的に行なう薄膜磁性体記憶装置の構成を提供することである。
【００３１】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、各々が記憶データを保持するための複数のメモリセルを備える。各メモリセルは、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部と、データ読出時において選択的にオンするアクセスゲートとを含む。薄膜磁性体記憶装置は、複数のメモリセルから、データ読出またはデータ書込の対象に選択された選択メモリセルをアドレス信号に応じて指定するためのデコード部と、複数のメモリセルの所定区分ごとに配置され、データ読出時において、選択メモリセルのアクセスゲートのターンオンに応答して、選択メモリセルの磁気記憶部を介して第１の電圧と結合されるビット線と、データ読出時において、ビット線を、選択メモリセルの両端への印可電圧が所定電圧以下となるように定められた第２の電圧と電気的に結合するためのビット線駆動部と、複数のメモリセルによって共有される、選択メモリセルからの読出データを伝達するための読出データ線と、読出データ線の電圧を、選択メモリセルと結合されたビット線の電圧に応じた駆動力によって固定電圧へ駆動するための読出ゲート回路と、読出データ線の電圧を検知および増幅して、読出データを生成するためのデータ読出回路とをさらに備える。
【００３２】
好ましくは、磁気記憶部は、固定された磁化方向を有する固定磁化層と、データ書込電流によって生じた磁界によって、記憶データのレベルに応じた方向に磁化される自由磁化層と、固定磁化層と自由磁化層との間に形成され、データ読出電流を通過させるためのトンネル膜層とを有する。電気抵抗は、固定磁化層および自由磁化層のそれぞれの磁化方向の相対関係に応じて変化し、所定電圧は、トンネル膜層の信頼性を考慮して定められる。
【００３３】
また、好ましくは、複数のメモリセルは行列状に配置され、ビット線は、複数のメモリセルの各列ごとに設けられる。ビット線駆動部は、各列ごとに設けられ、対応するビット線と第２の電圧との間に電気的に結合される列選択ゲートを含み、列選択ゲートは、デコード回路の指示に応じて、対応する列が選択メモリセルを含む場合にオンする。
【００３４】
好ましくは、複数のメモリセルは行列状に配置され、ビット線は、複数のメモリセルの各列ごとに設けられる。薄膜磁性体記憶装置は、データ書込電流を伝達するための書込データ線と、書込データ線にデータ書込電流を供給するためのデータ書込回路と、各列ごとに設けられ、対応する列が選択メモリセルを含む場合に、対応するビット線を書込データ線と電気的に結合するための書込列選択ゲートとをさらに備える。ビット線駆動部は、データ読出時において書込データ線と第２の電圧を結合するためのプルアップ回路を有する。プルアップ回路は、データ書込時において、書込データ線と第２の電圧とを切り離す。
【００３５】
あるいは好ましくは、データ読出回路は、第３の電圧の供給を受けて動作し、第３の電圧は、第２の電圧よりも高い。
【００３６】
好ましくは、第１の電圧は接地電圧であり、ビット線は、データ読出前に接地電圧にプリチャージされる。。
【００３７】
この発明の別の構成に従う薄膜磁性体記憶装置は、各々が記憶データを保持するための複数のメモリセルを備える。各メモリセルは、データ書込電流によって生じた磁界によって記憶データのレベルに応じた方向に磁化されるとともに、磁化の方向に応じて電気抵抗が変化する磁気記憶部と、データ読出時において選択的にオンするアクセスゲートとを含む。薄膜磁性体記憶装置は、複数のメモリセルから、データ読出またはデータ書込の対象に選択された選択メモリセルをアドレス信号に応じて選択するためのデコード部と、記憶データのレベルに応じた電気信号を伝達するために複数のメモリセルの所定区分ごとに配置され、データ読出時において、選択メモリセルのアクセスゲートのターンオンに応答して、選択メモリセルの磁気記憶部を介して第１の電圧と結合されるビット線と、データ読出時において、選択メモリセルの両端への印可電圧が所定電圧以下となるように定められた第２の電圧と電気的に結合するためのビット線駆動部と、複数のメモリセルによって共有される、選択メモリセルからの読出データを伝達するための読出データ線と、読出データ線の電圧を、選択メモリセルと結合されたビット線の電圧に応じた駆動力によって固定電圧へ駆動するための読出ゲート回路と、読出データ線の電圧を検知および増幅して、読出データを生成するためのデータ読出回路と、第２の電圧よりも高い第３の電圧によっての供給を受けて動作し、データ書込時において、選択メモリセルに対応するビット線にデータ書込電流を供給するためのデータ書込回路とをさらに備える。
【００３８】
好ましくは、磁気記憶部は、固定された磁化方向を有する固定磁化層と、データ書込電流によって生じた磁界に応じた方向に磁化される自由磁化層と、固定磁化層と自由磁化層との間に形成され、データ読出電流を通過させるためのトンネル膜層とを有する。電気抵抗は、固定磁化層および自由磁化層のそれぞれの磁化方向の相対関係に応じて変化し、所定電圧は、トンネル膜層の信頼性を考慮して定められる。
【００３９】
また、好ましくは、第３の電圧は、薄膜磁性体記憶装置の外部から供給される外部電源電圧が直接適用される。
【００４０】
あるいは好ましくは、データ読出回路は、第４の電圧の供給を受けて動作し、第４の電圧は、第３の電圧より低く、かつ第２の電圧よりも高い。
【００４１】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルを備える。各メモリセルは、データ書込電流によって生じた磁界によって記憶データのレベルに応じた方向に磁化されるとともに、磁化の方向に応じて電気抵抗が変化する磁気記憶部と、データ読出時に選択的にターンオンして、磁気記憶部にデータ読出電流を流すためのアクセスゲートとを含む。薄膜磁性体記憶装置は、さらに、記憶データのレベルに応じた電気信号を伝達するために、メモリセル列にそれぞれ対応して配置される複数のビット線と、各々が、選択されたメモリセルとの間で読出データを伝達するための複数の読出データ線と、各々が、選択されたメモリセルとの間で書込データを伝達するための複数の書込データ線と、データ読出時に、複数の読出データ線の少なくとも一部を用いた、Ｍビット（Ｍ：２以上の整数）の並列なデータ読出を指示する制御回路とを備える。制御回路は、データ書込時には、複数の書込データ線の一部を用いた、Ｎビット（Ｎ：Ｎ＜Ｍで示される自然数）の並列なデータ書込を指示する。
【００４２】
好ましくは、複数の読出データ線および複数の書込データ線は、複数のビット線に沿った方向に配置される。
【００４３】
あるいは好ましくは、複数の読出データ線および複数の書込データ線は同数ずつ配置され、各読出データ線および各書込データ線は、複数のメモリセルの所定区分ごとに配置されるデータバスを用いて、同一の配線として形成される。薄膜磁性体記憶装置は、さらに、データバスごとに設けられ、データ読出時に選択的に活性化されて、データバスの電圧に応じてデータ読出を実行するデータ読出回路と、データバスごとに設けられ、データ書込時に選択的に活性化されて、対応するデータバスに対してデータ書込電流を供給するためのデータ書込回路とを備える。制御回路は、データ読出時にＭ個のデータ読出回路を活性化するともに、データ書込時にＮ個のデータ書込回路を選択的に活性化する。
【００４４】
さらに好ましくは、データバスは全体でＭ本配置される。制御回路は、データ読出時に各データ読出回路を活性化するともに、データ書込時には、Ｍ個のデータ書込回路のうちのＮ個を選択的に活性化する。
【００４５】
好ましくは、複数の読出データ線の各々は、Ｋ個（Ｋ：２以上の整数）のメモリセル列ごとに配置され、複数の書込データ線の各々は、Ｌ個（Ｌ：Ｌ＞Ｋで示される整数）のメモリセル列ごとに配置される。制御回路は、データ読出時にＭ個のデータ読出回路を活性化するともに、データ書込時にＮ個のデータ書込回路を活性化する。
【００４６】
さらに好ましくは、複数の書込データ線は、全体でＮ本配置され、複数の読出データ線は、全体でＭ本配置され、制御回路は、データ読出時に各データ読出回路を活性化するともに、データ書込時に各データ書込回路を活性化する。
【００４７】
また、好ましくは、Ｍビットは、Ｎビットの整数倍であり、制御回路は、１回のデータ書込コマンドに応答して、Ｎビットの並列なデータ書込を（Ｍ／Ｎ）回繰り返し指示する。
【００４８】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当する部分を示すものとする。
【００４９】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００５０】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを実行し、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００５１】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成については後ほど詳細に説明するが、ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）に対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する」に対応してビット線ＢＬが配置される。
【００５２】
ＭＲＡＭデバイス１は、さらに、行デコーダ２０と、列デコーダ２５と、ワード線ドライバ３０と、ワード線電流制御回路４０と、読出／書込制御回路５０，６０とを備える。
【００５３】
行デコーダ２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列デコーダ２５は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬもしくはライトワード線ＷＷＬを選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込対象に指定されたメモリセル（以下、「選択メモリセル」とも称する）が示される。
【００５４】
ワード線電流制御回路４０は、データ書込時において、ライトワード線ＷＷＬにデータ書込電流を流すために設けられる。読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、ビット線ＢＬにデータ書込電流およびセンス電流（データ読出電流）を流すために、メモリアレイ１０に接する領域に配置される回路群を総称したものである。
【００５５】
図２は、メモリアレイ１０およびその周辺回路の実施の形態１に従う構成を詳細に説明するための回路図である。
【００５６】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される、ＭＴＪメモリセルＭＣを有する。ＭＴＪメモリセルの各々の構成は、図１４に示したのと同様であり、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部として作用するトンネル磁気抵抗素子ＴＭＲと、アクセスゲートとして作用するアクセストランジスタＡＴＲとを有する。
【００５７】
第１番目から第ｎ番目のメモリセル行にそれぞれ対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設けられる。第１番目から第ｍ番目のメモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍを構成する、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍがそれぞれ設けられる。
【００５８】
ＭＴＪメモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつと接続される。たとえば、第１番目のメモリセル列に属するＭＴＪメモリセルについて説明すれば、第１行目のＭＴＪメモリセルは、ビット線／ＢＬ１と結合され、第２行目のＭＴＪメモリセルは、ビット線ＢＬ１と結合される。以下同様に、ＭＴＪメモリセルの各々は、奇数行においてビット線対の一方ずつの／ＢＬ１〜／ＢＬｍと接続され、偶数行においてビット線対の他方ずつのＢＬ１〜ＢＬｍと接続される。
【００５９】
メモリアレイ１０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとそれぞれ結合される複数のダミーメモリセルＤＭＣを有する。ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方と対応するように、２行×ｍ列に配置される。ダミーリードワード線ＤＲＷＬ１に対応するダミーメモリセルは、ビット線ＢＬ１，ＢＬ２〜ＢＬｍとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ２に対応する残りのダミーメモリセルは、ビット線／ＢＬ１，／ＢＬ２〜／ＢＬｍとそれぞれ結合される。
【００６０】
ダミーメモリセルＤＭＣは、たとえば、図１４に示されるＭＴＪメモリセルの構成において、トンネル磁気抵抗素子ＴＭＲをダミー抵抗素子（図示せず）で置換した構成を有する。ダミー抵抗素子の電気抵抗Ｒｄは、ＭＴＪメモリセルＭＣにおける記憶データレベル“１”および“０”にそれぞれ対応する電気抵抗Ｒ１およびＲ０の中間に、すなわちＲ１＞Ｒｄ＞Ｒ０に設定される。
【００６１】
行選択結果に応じて奇数行が選択されて、ビット線／ＢＬ１〜／ＢＬｍの各々とＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ１が活性化されて、ビット線ＢＬ１〜ＢＬｍの各々とダミーメモリセルＤＭＣとが結合される。反対に、行選択結果に応じて偶数行が選択されて、ビット線ＢＬ１〜ＢＬｍの各々と、ＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ２が活性化されて、ビット線／ＢＬ１〜／ＢＬｍの各々と、ダミーメモリセルＤＭＣとが結合される。
【００６２】
また、以下においては、ライトワード線、リードワード線、ダミーリードワード線、ビット線およびビット線対を総括的に表記する場合には、符号ＷＷＬ、ＲＷＬ、ＤＲＷＬ、ＢＬ（／ＢＬ）およびＢＬＰを用いてそれぞれ表記することとし、特定のライトワード線、リードワード線、ダミーリードワード線、ビット線およびビット線対を示す場合には、これらの符号に添字を付して、ＲＷＬ１，ＷＷＬ１，ＤＲＷＬ１，ＢＬ１（／ＢＬ１），ＢＬＰ１のように表記するものとする。
【００６３】
また、以下においては、信号および信号線の高電圧状態（電源電圧Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３）および低電圧状態（接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称する。
【００６４】
ワード線電流制御回路４０は、メモリアレイ１０を挟んで、ワード線ドライバ３０と反対側の領域において、各ライトワード線ＷＷＬを接地電圧Ｖｓｓと結合する。これによりワード線ドライバによって選択的に電源電圧と結合されたライトワード線に対して、一定方向のデータ書込電流Ｉｐを流すことができる。
【００６５】
第１番目から第ｍ番目のメモリセル列にそれぞれ対応して、列選択を実行するためのライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍおよびリードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍが設けられる。
【００６６】
列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、データ書込時において、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。データ読出時においては、列デコーダ２５は、列選択結果に応じて、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。
【００６７】
さらに、書込データを伝達するためのライトデータバス対ＷＤＢＰと、読出データを伝達するためのリードデータバス対ＲＤＢＰとが独立に配置される。ライトデータバス対ＷＤＢＰは、互いに相補のライトデータバスＷＤＢおよび／ＷＤＢを含み、リードデータバス対ＲＤＢＰは、互いに相補のリードデータバスＲＤＢおよび／ＲＤＢを含む。
【００６８】
読出／書込制御回路５０は、データ書込回路５１Ｗと、データ読出回路５１Ｒと、メモリセル列にそれぞれ対応して設けられる、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍ、リードゲートＲＧ１〜ＲＧｍ、リードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍおよびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍとを含む。
【００６９】
メモリセル列にそれぞれ対応して配置される、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍの各々、リードゲートＲＧ１〜ＲＧｍの各々、リードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍの各々およびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍの各々は、それぞれ同様の構成を有するので、ビット線ＢＬ１，／ＢＬ１に対応して設けられる、リードコラム選択ゲートＲＣＳＧ１、リードゲートＲＧ１、リードドライブ選択ゲートＲＣＤＧ１およびライトコラム選択ゲートＷＣＳＧ１の構成について代表的に説明する。
【００７０】
リードドライブ選択ゲートＲＣＤＧ１は、ビット線ＢＬ１および／ＢＬ１と電源電圧Ｖｃｃ２との間にそれぞれ電気的に結合されるトランジスタスイッチを含む。これらのトランジスタスイッチは、リードコラム選択線ＲＣＳＬ１の電圧に応じてオン・オフする。すなわち、リードコラム選択線ＲＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、リードドライブ選択ゲートＲＣＤＧ１は、ビット線ＢＬ１および／ＢＬ１を電源電圧Ｖｃｃ２と電気的に結合する。
【００７１】
リードコラム選択ゲートＲＣＳＧ１およびリードゲートＲＧ１は、リードデータバスＲＤＢ，／ＲＤＢと、接地電圧Ｖｓｓとの間に直列に結合される。リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢとノードＮ１ａとの間に電気的に結合されるトランジスタスイッチと、リードデータバス／ＲＤＢとノードＮ１ｂとの間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、リードコラム選択線ＲＣＳＬ１の電圧に応じてオン・オフする。すなわち、リードコラム選択線ＲＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢおよび／ＲＤＢをノードＮ１ａおよびＮ１ｂとそれぞれ電気的に結合する。
【００７２】
リードゲートＲＧ１は、ノードＮ１ａおよびノードＮ１ｂと接地電圧Ｖｓｓとの間にそれぞれ電気的に結合される、Ｎ型ＭＯＳトランジスタＱ１１およびＱ１２を有する。トランジスタＱ１１およびＱ１２のゲートは、ビット線／ＢＬ１およびＢＬ１とそれぞれ結合される。したがって、ノードＮ１ａおよびＮ１ｂの電圧は、ビット線／ＢＬ１およびＢＬ１の電圧にそれぞれ応じた駆動力で、接地電圧Ｖｓｓに駆動される。
【００７３】
具体的には、ビット線ＢＬ１の電圧がビット線／ＢＬ１の電圧よりも高い場合には、トランジスタＱ１２によって、ノードＮ１ｂがより強く接地電圧Ｖｓｓに駆動されるので、ノードＮ１ａの電圧はノードＮ１ｂの電圧よりも高くなる。反対に、ビット線ＢＬ１の電圧が、ビット線／ＢＬ１の電圧よりも低い場合には、ノードＮ１ｂの電圧がノードＮ１ａの電圧よりも高くなる。
【００７４】
ライトコラム選択ゲートＷＣＳＧ１は、ライトデータバスＷＤＢとビット線Ｂ１との間に電気的に結合されるトランジスタスイッチと、ライトデータバス／ＷＤＢとビット線／ＢＬ１との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、ライトコラム選択線ＷＣＳＬ１の電圧に応じてオン・オフする。すなわち、ライトコラム選択線ＷＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、ライトコラム選択ゲートＷＣＳＧ１は、ライトデータバスＷＤＢおよび／ＷＤＢをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。
【００７５】
なお、以下においては、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍ、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍ、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍ、リードゲートＲＧ１〜ＲＧｍ、リードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍおよびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍをそれぞれ総称して、単に、リードコラム選択線ＲＣＳＬ、ライトコラム選択線ＷＣＳＬ、リードコラム選択ゲートＲＣＳＧ、リードゲートＲＧ、リードドライブ選択ゲートＲＣＤＧおよびライトコラム選択ゲートＷＣＳＧとも称する。
【００７６】
読出／書込制御回路６０は、メモリセル列にそれぞれ対応して設けられる短絡スイッチトランジスタ６２−１〜６２−ｍを有する。短絡スイッチトランジスタ６２−１〜６２−ｍは、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍにそれぞれ応答してオン／オフする。たとえば、短絡スイッチトランジスタ６２−１は、第１番目のメモリセル列に対応して設けられ、ライトコラム選択線ＷＣＳＬ１の活性化（Ｈレベル）に応答して、ビット線ＢＬ１および／ＢＬ１の一端同士（ライトコラム選択ゲートＷＣＳＧ１の反対側）を電気的に結合する。
【００７７】
その他のメモリセル列に対応してそれぞれ設けられる短絡スイッチトランジスタ６２−２〜６２−ｍも同様に、ライトコラム選択線ＷＣＳＬ２〜ＷＣＳＬｍの活性化にそれぞれ応答して、対応するメモリセル列において、ビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの間を電気的に結合する。
【００７８】
読出／書込制御回路６０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍと接地電圧Ｖｓｓとの間にそれぞれ設けられるプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂを有する。プリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂは、ビット線プリチャージ信号ＢＬＰＲの活性化に応答してオンすることにより、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍを接地電圧Ｖｓｓにプリチャージする。
【００７９】
なお、以下においては、短絡スイッチトランジスタ６２−１〜６２−ｍおよびプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂを、それぞれ総称して短絡スイッチトランジスタ６２およびプリチャージトランジスタ６４とも称する。
【００８０】
コントロール回路５によって生成されるビット線プリチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス１のアクティブ期間において、少なくともデータ読出実行前の所定期間においてＨレベルに活性化される。一方、ＭＲＡＭデバイス１のアクティブ期間のうちのデータ読出動作時およびデータ書込動作時においては、ビット線プリチャージ信号ＢＬＰＲは、Ｌレベルに非活性化されて、プリチャージトランジスタ６４はオフされる。
【００８１】
次に、データ読出回路およびデータ書込回路の構成について説明する。
図３はデータ読出回路５１Ｒの構成を示す回路図である。
【００８２】
図３を参照して、データ読出回路５１Ｒは、電源電圧Ｖｃｃ１を受けて、内部ノードＮｓ１およびＮｓ２に一定電流をそれぞれ供給するための電流源１６１および１６２と、内部ノードＮｓ１とリードデータバスＲＤＢの間に電気的に結合されるＮ型ＭＯＳトランジスタ１６３と、内部ノードＮｓ２とリードデータバス／ＲＤＢとの間に電気的に結合されるＮ型ＭＯＳトランジスタ１６４と、内部ノードＮｓ１およびＮｓ２の間の電圧レベル差を増幅して読出データＤＯＵＴを出力する増幅器１６５とを有する。
【００８３】
Ｎ型ＭＯＳトランジスタ１６３および１６４の各々のゲートには基準電圧Ｖｒｒが与えられる。抵抗１６６および１６７は、内部ノードＮｓ１およびＮｓ２を接地電圧Ｖｓｓにプルダウンするために設けられる。このような構成とすることにより、データ読出回路５１Ｒは、データ読出時において、リードデータバスＲＤＢおよび／ＲＤＢの各々に等しい電流を供給できる。
【００８４】
データ読出時において、選択メモリセル列に対応するリードゲートＲＧによって、リードデータバスＲＤＢおよび／ＲＤＢのそれぞれは、異なる駆動力によって接地電圧Ｖｓｓにプルダウンされる。したがって、データ読出回路５１Ｒによって、内部ノードＮｓ１およびＮｓ２間の電圧差を増幅することによって、選択メモリセルの記憶データを読出すことができる。
【００８５】
図４は、他の回路構成例に従うデータ読出回路５２Ｒの構成を示す回路図である。
【００８６】
図４を参照し、データ読出回路５２Ｒは、プリチャージトランジスタとして用いられるＰ型ＭＯＳトランジスタ１７１および１７２と、スイッチングトランジスタとして用いられるＮ型ＭＯＳトランジスタ１７３および１７４と、クロスカップルアンプ１７５と、クロスカップルアンプへの動作電流供給スイッチとして用いられるＮ型ＭＯＳトランジスタ１８０と、インバータ１８２および１８４とを含む。
【００８７】
Ｐ型ＭＯＳトランジスタ１７１および１７２は、電源電圧Ｖｃｃ１と内部ノードＮｒおよび／Ｎｒとの間にそれぞれ電気的に結合される。Ｐ型ＭＯＳトランジスタ１７１および１７２の各々のゲートには、データ読出前の所定期間にＬレベルに活性化されるプリチャージ信号φｐｒが入力される。
【００８８】
Ｎ型ＭＯＳトランジスタ１７３および１７４は、内部ノードＮｒおよび／ＮｒとリードデータバスＲＤＢおよび／ＲＤＢとの間にそれぞれ電気的に結合される。ＭＯＳトランジスタ１７３および１７４の各々のゲートには、データ読出時に所定期間Ｌレベルに活性化されるトリガパルスφｔｒが入力される。
【００８９】
クロスカップルアンプ１７５は、交差結合された、Ｐ型ＭＯＳトランジスタ１７６および１７７と、Ｎ型ＭＯＳトランジスタ１７８および１７９とを有する。Ｎ型ＭＯＳトランジスタ１８０は、クロスカップルアンプ１７５と接地電圧Ｖｓｓとの間に電気的に結合されて、ゲートにセンス信号φｓの入力を受ける。センス信号φｓは、データ読出時において、少なくともトリガパルスφｔｒと重複する活性化期間（Ｈレベル）を有する。
【００９０】
データ読出前において、ノードＮｒおよび／Ｎｒの各々は、プリチャージ信号φｐｒの活性化に応答して、電源電圧Ｖｃｃ１にプリチャージされる。ノードＮｒおよび／ＮｒとリードデータバスＲＤＢおよび／ＲＤＢとがそれぞれ電気的に結合された状態でデータ読出動作が開始される。さらに、データ読出動作開始後の所定タイミングにおいて、トリガパルスφｔｒの活性化（Ｌレベル）に応答して、Ｎ型ＭＯＳトランジスタ１７３および１７４は、リードデータバスＲＤＢおよび／ＲＤＢを、内部ノードＮｒおよび／Ｎｒと電気的に切離す。
【００９１】
クロスカップルアンプ１７５は、センス信号φｓの活性化に応答して、Ｎ型ＭＯＳトランジスタ１８０から動作電流を供給されて、内部ノードＮｒおよび／Ｎｒの電圧差を、電源電圧Ｖｃｃ１〜接地電圧Ｖｓｓの振幅で増幅する。すなわち、データ読出動作によって、リードデータバスＲＤＢの電圧がリードデータバス／ＲＤＢよりも高くなったケースでは、内部ノードＮｒおよび／Ｎｒは、電源電圧Ｖｃｃ１および接地電圧Ｖｓｓにそれぞれ設定される。
【００９２】
インバータ１８２および１８４は、内部ノードＮｒおよび／Ｎｒの電圧レベルを反転して、読出データ／ＤＯＵＴおよびＤＯＵＴをそれぞれ生成する。すなわち、読出データＤＯＵＴおよび／ＤＯＵＴの極性は、リードデータバスＲＤＢおよび／ＲＤＢの極性と一致している。
【００９３】
図５は、データ書込回路５１Ｗの構成を示す回路図である。
図５を参照して、データ書込回路５１Ｗは、内部ノードＮｗ０に一定電流を供給するためのＰ型ＭＯＳトランジスタ１５１と、トランジスタ１５１の通過電流を制御するためのカレントミラー回路を構成するＰ型ＭＯＳトランジスタ１５２および電流源１５３と、内部ノードＮｗ０を介して動作電流の供給を受けて動作するインバータ１５４、１５５および１５６を有する。インバータ１５４、１５５および１５６の各々は、電源電圧Ｖｃｃ３および接地電圧Ｖｓｓの供給を受けて動作する。
【００９４】
インバータ１５４は、書込データＤＩＮの電圧レベルを反転してライトデータバスＷＤＢに伝達する。インバータ１５５は、書込データＤＩＮの電圧レベルを反転してインバータ１５６の入力ノードに伝達する。インバータ１５６は、インバータ１５５の出力を反転してライトデータバス／ＷＤＢに伝達する。したがって、データ書込回路５１Ｗは、書込データＤＩＮの電圧レベルに応じて、ライトデータバスＷＤＢおよび／ＷＤＢの電圧を電源電圧Ｖｃｃ３および接地電圧Ｖｓｓの一方ずつに設定する。
【００９５】
図６は、実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
【００９６】
まず、データ読出動作について説明する。
データ読出前において、リードデータバスＲＤＢ，／ＲＤＢは電源電圧Ｖｃｃ１にプリチャージされ、ビット線ＢＬ，／ＢＬは、接地電圧Ｖｓｓにプリチャージされる。
【００９７】
データ読出時においては、選択メモリセルに対応するビット線ＢＬおよび／ＢＬの各々は、対応するリードドライブ選択ゲートＲＣＤＧによって、電源電圧Ｖｃｃ２と電気的に結合される。
【００９８】
さらに、リードワード線ＲＷＬのうちの選択メモリセルに対応する１本が、行選択結果に応じて選択状態（Ｈレベル）に活性化される。この結果、選択メモリセルは、ビット線ＢＬおよび／ＢＬの一方と、接地電圧Ｖｓｓとの間に電気的に結合される。また、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方が活性化されて、ＭＴＪメモリセルＭＣと非結合である、ビット線ＢＬおよび／ＢＬの他方は、ダミーメモリセルＤＭＣと結合される。
【００９９】
一方、ライトワード線ＷＷＬ、ライトコラム選択線ＷＣＳＬはＬレベル（接地電圧Ｖｓｓ）に非活性化される。ライトワード線ＷＷＬおよびライトデータバスＷＤＢ，／ＷＤＢには、電流は流されない。
【０１００】
このように、データ読出時において、ビット線ＢＬおよび／ＢＬの各々は、抵抗体として作用する選択メモリセルもしくはダミーメモリセルＤＭＣを介して、接地電圧Ｖｓｓにプルダウンされる。さらに、選択メモリセル列においては、リードドライブ選択ゲートＲＣＤＧによって、対応するビット線ＢＬおよび／ＢＬの各々は、電源電圧Ｖｃｃ２にプルアップされている。したがって、ビット線ＢＬおよび／ＢＬの電圧は、プルアップ力（Ｖｃｃ２へ）とプルダウン力（Ｖｓｓへ）とのバランス、言い換えれば抵抗体である選択メモリセルもしくはダミーメモリセルの電気抵抗に応じて決定される。
【０１０１】
たとえば、選択メモリセルの記憶データレベルが“１”（電気抵抗Ｒ１）である場合には、メモリセルと結合されたビット線ＢＬおよび／ＢＬの一方には、ダミーメモリセルＤＭＣと結合されたビット線ＢＬおよび／ＢＬの他方に生じる電圧変化ΔＶｍよりも大きい電圧変化ΔＶ１が生じる。選択メモリセルに対応するビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの電圧間の相対関係は、読出された記憶データのレベルに応じて変化する。このような、ビット線ＢＬおよび／ＢＬの間の電圧差に応じて、リードゲートＲＧによってリードデータバスＲＤＢおよび／ＲＤＢの電位が駆動される。
【０１０２】
すなわち、ビット線ＢＬの電圧がビット線／ＢＬの電圧よりも高い場合には、リードゲートＲＧによって、リードデータバス／ＲＤＢの方が、リードデータバスＲＤＢよりもより強く接地電圧Ｖｓｓ側に駆動される（図６における電圧変化ΔＶｂ１＞ΔＶｂｍ）。
【０１０３】
このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差をデータ読出回路５１Ｒまたは５２Ｒによって増幅して、Ｈレベルの読出データＤＯＵＴを出力することができる。データ読出回路５２Ｒを用いる場合には、プリチャージ信号φｐｒは、データ読出動作中Ｈレベルへ非活性化される。さらに、データ読出動作開始から所定時間経過後において、センス信号φｓはＨレベルに活性化され、トリガパルスφｔｒは、センス信号φｓと重複する活性化期間を有するように、Ｌレベルに活性化される。
【０１０４】
反対に、選択メモリセルが“０”（電気抵抗Ｒ０）を保持する場合、すなわちビット線／ＢＬの電圧がビット線ＢＬの電圧よりも高い場合には、リードゲートＲＧによって、リードデータバスＲＤＢの方が、リードデータバス／ＲＤＢよりもより強く接地電圧Ｖｓｓ側に駆動される。このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差に基づいて、Ｌレベルの読出データＤＯＵＴを出力することができる。
【０１０５】
このように、リードゲートＲＧを介してリードデータバスＲＤＢおよび／ＲＤＢの電位を駆動する構成とすることによって、寄生容量の大きいリードデータバスＲＤＢおよび／ＲＤＢを、選択メモリセル（またはダミーメモリセル）およびビット線を流れるセンス電流経路から除外してデータ読出を実行することかできる。これにより、選択メモリセルおよびダミーメモリセルを通過するセンス電流経路のＲＣ負荷を軽減して、データ読出に必要な電圧変化をビット線ＢＬおよび／ＢＬに速やかに生じさせることができる。これにより、データ読出を高速に行なって、ＭＲＡＭデバイスへのアクセスを高速化できる。
【０１０６】
さらに、ＭＴＪメモリセル中のトンネル磁気抵抗素子ＴＭＲの両端印加電圧を抑制するために、データ読出時にビット線ＢＬおよび／ＢＬをプルアップする電源電圧Ｖｃｃ２は決定される。一般的に、トンネル磁気抵抗素子のトンネルバリアである絶縁膜の信頼性を考慮すれば、このバイアス電圧が約４００ｍＶ以下となるように設定する必要がある。この結果、ＭＴＪメモリセルの動作信頼性を確保した上で、データ読出の高速化を図ることができる。
【０１０７】
また、ビット線ＢＬおよび／ＢＬのプリチャージ電圧を接地電圧としているので、非選択列において、選択行のリードワード線ＲＷＬが活性化に応答してターンオンしたアクセストランジスタを介して、ビット線ＢＬおよび／ＢＬから放電電流が生じることがない。この結果、ビット線ＢＬおよび／ＢＬにおける、プリチャージに伴う充放電による消費電力を削減できる。
【０１０８】
次に、データ書込時の動作について説明する。
列選択結果に対応したライトコラム選択線ＷＣＳＬが選択状態（Ｈレベル）に活性化されて、対応するライトコラム選択ゲートＷＣＳＧがオンする。これに応じて、選択メモリセルに対応する選択列のビット線ＢＬおよび／ＢＬの一端ずつは、ライトデータバスＷＤＢおよび／ＷＤＢとそれぞれ結合される。
【０１０９】
さらに、データ書込時においては、対応する短絡スイッチトランジスタ６２がターンオンして、選択列のビット線ＢＬおよび／ＢＬの他端（ライトコラム選択ゲートＷＣＳＧの反対側）同士を短絡する。
【０１１０】
既に説明したように、データ書込回路５１Ｗは、ライトデータバスＷＤＢおよび／ＷＤＢを、電源電圧Ｖｃｃ３および接地電圧Ｖｓｓのいずれか一方ずつに設定する。たとえば、書込データＤＩＮのデータレベルがＬレベルである場合には、ライトデータバスＷＤＢにＬレベルデータを書込むためのデータ書込電流−Ｉｗが流される。データ書込電流−Ｉｗは、ライトコラム選択ゲートＷＣＳＧを介して、選択列のビット線ＢＬに供給される。
【０１１１】
選択列のビット線ＢＬに流されるデータ書込電流−Ｉｗは、短絡スイッチトランジスタ６２によって折返される。これにより、他方のビット線／ＢＬにおいては、反対方向のデータ書込電流＋Ｉｗが流される。ビット線／ＢＬを流れるデータ書込電流＋Ｉｗは、ライトコラム選択ゲートＷＣＳＧを介してライトデータバス／ＷＤＢに伝達される。
【０１１２】
さらに、ライトワード線ＷＷＬのうちのいずれか１本が、行選択結果に応じて選択状態（Ｈレベル：電源電圧Ｖｃｃ３）に活性化されて、データ書込電流Ｉｐが流される。この結果、対応するライトワード線ＷＷＬおよびビット線ＢＬ（／ＢＬ）の両方にデータ書込電流が流された選択メモリセルに対して、データ書込が実行される。選択列のビット線ＢＬおよび／ＢＬを折返して流されるデータ書込電流±Ｉｗの方向は、書込データＤＩＮのデータレベルに応じて反転される。
【０１１３】
データ書込時においては、リードワード線ＲＷＬは非選択状態（Ｌレベル）に維持される。なお、データ読出回路５２Ｒにおいては、データ書込時には、プリチャージ信号φｐｒはＨレベルに活性化される。一方、センス信号φｓはＬレベルに非活性化され、トリガパルスφｔｒはＨレベルに非活性化される。
【０１１４】
また、データ書込時においてもビット線プリチャージ信号ＢＬＰＲをＨレベルへ活性化することによって、データ書込時におけるビット線ＢＬおよび／ＢＬの電圧は、データ読出時のプリチャージ電圧レベルに相当する接地電圧Ｖｓｓに設定される。
【０１１５】
同様に、リードデータバスＲＤＢおよび／ＲＤＢは、データ読出時のプリチャージ電圧に相当する電源電圧Ｖｃｃ１に設定される。このように、非選択列に対応するビット線ＢＬ，／ＢＬと、リードデータバスＲＤＢ，／ＲＤＢとのデータ書込時における電圧を、データ読出に備えたプリチャージ電圧と一致させることによって、データ読出前に新たなプリチャージ動作の実行が不要となり、データ読出動作を高速化することができる。
【０１１６】
次に、データ読出およびデータ書込回路系の電源電圧レベルについて説明する。データ読出回路５１Ｒ，５２Ｒの動作電源電圧であるＶｃｃ１およびビット線ＢＬ，／ＢＬのプルアップ電圧であるＶｃｃ２は、ビット線振幅を小さくしてトンネル磁気抵抗素子の両端印加電圧を抑制するとともに、リードデータバスＲＤＢ，／ＲＤＢの振幅電圧を大きくするために、Ｖｃｃ１＞Ｖｃｃ２に設定される。すなわち、Ｖｃｃ３＞Ｖｃｃ１＞Ｖｃｃ２に設定される。
【０１１７】
一方、データ書込時においては、選択メモリセルのトンネル磁気抵抗素子ＴＭＲを十分に磁化する必要がある。このため、データ書込回路５１Ｗの動作電源電圧であるＶｃｃ３は、ライトデータバスＷＤＢ，／ＷＤＢを介して、十分なデータ書込電流を供給するために、電源電圧Ｖｃｃ１およびＶｃｃ２よりも高く設定される。
【０１１８】
たとえば、電源電圧Ｖｃｃ３には、ＭＲＡＭデバイス外部から供給される外部電源電圧をそのまま適用し、さらに、この外部電源電圧を図示しない電圧降下回路によって降下させて、電源電圧Ｖｃｃ１およびＶｃｃ２を発生する構成とすれば、上記の“Ｖｃｃ３＞Ｖｃｃ１＞Ｖｃｃ２”の関係に従う電源電圧を効率的に供給することができる。
【０１１９】
［実施の形態１の変形例］
図７は、メモリアレイ１０およびその周辺回路の実施の形態１の変形例に従う構成を詳細に説明するための回路図である。
【０１２０】
図７を参照して、実施の形態１の変形例に従う構成においては、データ書込回路５１Ｗに代えてデータ書込回路５２Ｗが設けられる点と、リードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍの配置が省略される点とが、実施の形態１に従う構成と比較して異なる。
【０１２１】
図８は、データ書込回路５２Ｗの構成を説明する回路図である。
図８を参照して、実施の形態１の変形例に従うデータ書込回路５２Ｗは、データ書込電流を供給するためのデータ書込回路５１Ｗの構成に加えて、プルアップ回路５３をさらに含む。
【０１２２】
プルアップ回路５３は、電源電圧Ｖｃｃ２とライトデータバスＷＤＢおよび／ＷＤＢとの間にそれぞれ配置されるプルアップトランジスタ１５７および１５８を有する。プルアップトランジスタ１５７および１５８は、たとえば、データ書込時においてＨレベルに活性化され、データ読出時においてＬレベルに非活性化される書込制御信号ＷＥをゲートに受けるＰ型ＭＯＳトランジスタで構成することができる。データ書込回路５１Ｗに相当する部分の構成は、図５に示したのと同様であるので、詳細な説明は繰り返さない。
【０１２３】
データ書込時においては、プルアップトランジスタ１５７および１５８はターンオフするので、データ書込回路５１Ｗと同様に、ライトデータバスＷＤＢおよび／ＷＤＢに対してデータ書込電流±Ｉｗを供給することができる。一方、データ読出時においては、データ書込回路５１Ｗに相当する部分によるデータ書込電流±Ｉｗの供給は停止され、ライトデータバスＷＤＢおよび／ＷＤＢの各々は、ターンオンしたプルアップトランジスタ１５７および１５８によって、電源電圧Ｖｃｃ２にプルアップされる。
【０１２４】
図９は、実施の形態１の変形例に従うデータ書込動作およびデータ読出動作を説明するタイミングチャートである。
【０１２５】
図９を参照して、実施の形態１の変形例に従う構成においては、データ読出時においても、選択列に対応するライトコラム選択線ＷＣＳＬがＨレベルに活性化される。この結果、電源電圧Ｖｃｃ２にプルアップされたライトデータバスＷＤＢおよび／ＷＤＢは、選択列のビット線ＢＬおよび／ＢＬとそれぞれ電気的に結合される。
【０１２６】
すなわち、実施の形態１の変形例に従う構成においては、選択列のビット線ＢＬおよび／ＢＬが、データ書込系回路（データ書込回路５２Ｗ）によってプルアップされる点が、実施の形態１に従う構成と異なる。電源電圧Ｖｃｃ２にプルアップされたビット線ＢＬ，／ＢＬおよび、リードゲートＲＧによって接地電圧Ｖｓｓに駆動されるリードデータバスＲＤＢ，／ＲＤＢにそれぞれ生じる電圧変化、ならびに、これらの電圧変化を検知することによるデータ読出動作は、図６に説明したのと同様であるので詳細な説明は繰返さない。
【０１２７】
また、データ書込時における動作についても、図６と同様であるので詳細な説明は繰返さない。
【０１２８】
実施の形態１の変形例に従う構成においては、リードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍの配置を省略して、選択列に対応するビット線ＢＬおよび／ＢＬを、効率的にプルアップすることができる。なお、ライトデータバスＷＤＢおよび／ＷＤＢは、データ書込時以外において電源電圧Ｖｃｃ２にプルアップしておくことができるので、データ読出開始時における動作速度の低下を招くことはない。
【０１２９】
なお、電源電圧Ｖｃｃ１、Ｖｃｃ２およびＶｃｃ３の電圧レベルについても、実施の形態１と同様に設定すればよい。
【０１３０】
［実施の形態２］
実施の形態２においては、外部との間で、多ビットデータを並列に授受するＭＲＡＭデバイスの構成について説明する。
【０１３１】
図１０は、メモリアレイ１０およびその周辺回路の実施の形態２に従う構成を説明する概略ブロック図である。
【０１３２】
図１０を参照して、実施の形態２に従うメモリアレイは、列方向に沿って配置されるＮ個（Ｎ：自然数）のメモリバンクＭＢ１〜ＭＢＮを有する。メモリバンクＭＢ１〜ＭＢＮの各々は、実施の形態１に従うメモリアレイ１０と同様の構成を有する。
【０１３３】
列方向に沿って、メモリバンクＭＢ１〜ＭＢＮで共有されるＭ個（Ｍ：自然数のデータバス対ＤＢＰ１〜ＤＢＰＭが配置される。たとえば、データバス対ＤＢＰ１は、相補のデータバスＤＢ１および／ＤＢ１を有する。以下においては、データバス対ＤＢＰ１〜ＤＢＰＭを総称して単にＤＢＰとも称し、データバスＤＢ１〜ＤＢＭを総称して単にデータバスＤＢとも称し、データバス／ＤＢ１〜／ＤＢＭを総称してデータバス／ＤＢとも称する。
【０１３４】
読出／書込制御回路５０，６０は、データバス対ＤＢＰ１〜ＤＢＰＭにそれぞれ対応して設けられる、データ読出回路ＲＤＶ１〜ＲＤＶＭとデータ書込回路ＷＤＶ１〜ＷＤＶＭとを有する。データ読出回路ＲＤＶ１〜ＲＤＶＭは、読出制御信号ＲＥ１〜ＲＥＭにそれぞれ応答して動作する。同様に、データ書込回路ＷＤＶ１〜ＷＤＶＭは、書込制御信号ＷＥ１〜ＷＥＭにそれぞれ応答して動作する。
【０１３５】
データ読出回路ＲＤＶ１〜ＲＤＶＭの各々には、図３および図４でそれぞれ説明したデータ読出回路５１Ｒおよび５２Ｒの構成を適用することができる。すなわち、データ読出回路５１Ｒおよび５２Ｒにおいて、リードデータバスＲＤＢおよび／ＲＤＢに代えて、対応するデータバスＤＢおよび／ＤＢの電圧を検知増幅する構成とすれば、同様のデータ読出が実行できる。
【０１３６】
特に、メモリバンクＭＢ１〜ＭＢＫの各々を実施の形態１と同様のリードゲートを用いてデータ読出を実行する構成とすることにより、センス電流Ｉｓの供給機能を有さない小型化に適したデータ読出回路５２Ｒを適用できるので、データ読出の高速化およびＭＴＪメモリセルの動作信頼性の確保とともに、多数のデータ読出回路が配置される構成において、チップ面積の削減を図ることができる。
【０１３７】
また、センス電流Ｉｓの供給機能を有するデータ読出回路５１Ｒを用いる場合には、従来の技術と同様に、データバスＤＢ（／ＤＢ）およびビット線ＢＬ（／ＢＬ）を介して、選択メモリセルにセンス電流Ｉｓを流すことによってデータ読出を行なうこともできる。
【０１３８】
データ書込回路ＷＤＶ１〜ＷＤＶＭの各々には、図５および図８にそれぞれ示したデータ書込回路５１Ｗおよび５２Ｗ構成を適用できる。すなわち、データ書込回路５１Ｗおよび５２Ｗにおいて、ライトデータバスＷＤＢおよび／ＷＤＢに代えて、対応するデータバスＤＢおよび／ＤＢの電圧を駆動する構成とすれば、同様のデータ書込が実行できる。
【０１３９】
特に、メモリバンクＭＢ１〜ＭＢＫの各々を実施の形態１と同様のリードゲートを用いてデータ読出を実行する構成とする場合には、データ書込回路５２Ｗを適用することによって、チップ面積の削減をさらに図ることができる。
【０１４０】
このような構成とすることにより、各データバス対ＤＢＰごとに独立に、選択メモリセルとの間でデータ授受を実行できる。したがって、同時に複数のデータバス対ＤＢＰを用いて、複数ビットの並列なデータ読出およびデータ書込を実行できる。
【０１４１】
データバス対ＤＢＰは、ｋ個（ｋ：自然数）のメモリセルごとに配置される。
図１１は、データバス対の配置を説明する回路図である。データバス対ＤＢＰ１〜ＤＢＰＭは同様に配置されるので、図１１においては、データバス対ＤＢＰ１の配置が代表的に示される。
【０１４２】
図１１を参照して、列デコーダ２５は、同一のデータバス対に対応するｋ個のメモリセル列間での列選択を実行するためのリードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｋおよびライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｋを選択的に活性化する。
【０１４３】
第１番目から第ｋ番目のメモリセル列の各々に対応して、実施の形態１と同様の、ライトコラム選択ゲートＷＣＳＧ、リードコラム選択ゲートＲＣＳＧ、リードゲートＲＧおよびリードドライブ選択ゲートＲＤＣＧが配置される。また、ＭＴＪメモリセルＭＣ、ダミーメモリセルＤＭＣ、短絡スイッチトランジスタ６２およびプリチャージトランジスタ６４の配置についても、図２に示したメモリアレイと同様である。
【０１４４】
リードコラム選択ゲートＲＣＳＧは、対応するリードコラム選択線ＲＣＳＬの活性化に応答して、データバスＤＢ１および／ＤＢ１と、対応するビット線ＢＬおよび／ＢＬを電気的に結合する。同様に、ライトコラム選択ゲートＷＣＳＧは、対応するライトコラム選択線ＷＣＳＬの電圧に応じて、対応するビット線ＢＬおよび／ＢＬを、データバスＤＢ１および／ＤＢ１それぞれを電気的に結合する。
【０１４５】
このような構成とすることにより、ｋ個のメモリセル列で、１つのデータバス対ＤＢＰを共有することができる。
【０１４６】
データバスＤＢ１および／ＤＢ１は、ビット線ＢＬ，／ＢＬと同一方向に沿って配置される。一方、リードコラム選択線ＲＣＳＬおよびライトコラム選択線ＷＣＳＬは、ビット線ＢＬ，／ＢＬと交差する方向（すなわち行方向）に沿って配置される。これにより、ビット線ＢＬ，／ＢＬと同一方向に配置される配線が集中するのを回避して、配線ピッチを確保することができる。
【０１４７】
再び図１０を参照して、メモリバンクＭＢ１〜ＭＢＮは、図示しないバンクアドレスに応じて選択される。選択されたメモリバンクにおいて、１回のデータ読出コマンドおよび１回のデータ書込コマンドによって、Ｍ′ビット（Ｍ′：Ｍ以下の自然数）の読出データＤＯＵＴおよび書込データＤＩＮのそれぞれが外部との間で授受される。
【０１４８】
したがって、データ読出時において、最大Ｍビットのデータを並列に読出すことができる。この結果、特にロジックと同一チップ上に混載されるシステムＬＳＩなどに適したＭＲＡＭデバイスを構成することができる。
【０１４９】
一方、データ書込時においては、比較的大きなデータ書込電流をビット線ＢＬ，／ＢＬに流す必要があるので、並列に書込まれる書込データのビット数（以下、「並列書込ビット数」とも称する）を多く取ると、これに比例してデータ消費電流も増大してしまう。特に、多ビットを並列に読出す構成において、並列に読出される読出データのビット数（以下、「並列読出ビット数」とも称する）を並列書込ビット数と同様とすれば、ピーク電流値が過大になり、電源系への負担が増大する。この結果、電源電圧バウンスの影響により、誤動作が発生してしまうおそれもある。
【０１５０】
したがって、実施の形態２に従う構成においては、コントロール回路５に含まれる書込選択回路６によって、並列書込ビット数を、並列読出ビット数よりも小さく設定する。
【０１５１】
たとえば、並列にＭ′ビットのデータ読出が実行される場合には、メモリアレイ１０において同時並列に書込まれるデータのビット数は、Ｎ′ビット（Ｎ′：Ｍ′より小さい自然数）に設定される。
【０１５２】
図１２は、コントロール回路５による、データ読出回路およびデータ書込回路の動作制御を説明するタイミングチャートである。
【０１５３】
図１２においては、一例として、データバス対ＤＢＰの配置本数Ｍと、１回のデータ読出動作およびデータ書込動作によって授受されるデータのビット数Ｍ′とが等しく、Ｍ＝Ｍ′＝８である場合について代表的に説明する。
【０１５４】
図１２（ａ）を参照して、データ読出時においては、時刻ｔｒ０に１回のデータ読出コマンドが開始されると、読出制御信号ＲＥ１〜ＲＥ８が同時に活性化されて、８ビット（Ｍ′ビット）のデータが並列に読出される。なお、このようなＭ＝Ｍ′の場合には、各データ読出回路を共通の読出制御信号ＲＥに応答して活性化する構成としてもよい。
【０１５５】
図１２（ｂ）を参照して、データ書込時においては、ピーク電流の増加を抑制するために、並列書込ビット数Ｎ′は、並列読出ビット数Ｍ′よりも小さく抑えられる。たとえば、１回のデータ書込コマンドが開始されると、書込選択回路６によって、時刻ｔｗ０、ｔｗ１、ｔｗ２およびｔｗ３にそれぞれ分割して、書込制御信号ＷＥ１〜ＷＥＭの一部ずつが活性化される。
【０１５６】
データ書込回路ＷＤＶ１〜ＷＤＶＭの各々は、対応する書込制御信号ＷＥの活性化および非活性化にそれぞれ応答して、活性化および非活性化される。活性化されたデータ書込回路においては、図５に示されるインバータ１５４〜１５６に対する動作電流の供給が実行されて、対応するデータバス対ＤＢＰを用いたデータ書込が実行される。一方、非活性化されたデータ書込回路においては、図５に示されるインバータ１５４〜１５６に対する動作電流の供給が停止される。
【０１５７】
図１２（ｂ）に示される例においては、２ビット（Ｎ′ビット）ずつのデータ書込が並列に実行される。すなわち、１回のデータ書込コマンドにおいて入力される８ビット（Ｍ′ビット）の書込データを４分割して、２ビット（Ｎ′ビット）ずつの並列なデータ書込を実行している。
【０１５８】
このように、メモリアレイ１０において、複数ビットのデータ読出およびデータ書込を可能な構成とした上で、並列書込ビット数Ｎ′を、並列読出ビット数Ｍ′よりも小さく設定し、あるいはＮ′＝１として、１ビットずつシリアルにアクセスする構成とすることにより、有効にデータ書込時のピーク電流を低減することができる。この結果、ＭＲＡＭデバイスにおいて、データ読出時のデータレートを向上させるとともに、データ書込時のピーク電流値を抑制して電源系への負担を減少することによって、動作信頼性を向上することができる。
【０１５９】
特に、Ｍ′ビットのデータ書込を行なう１回のデータ書込コマンドを、Ｎ′ビット（Ｎ′：Ｍ′より小さい自然数）ずつの並列書込を（Ｍ′／Ｎ′）回繰返して構成することより、１回のデータ読出コマンドの語長（ビット数）と、１回のデータ書込コマンドの語長（ビット数）とを揃えることができる。
【０１６０】
［実施の形態２の変形例］
図１３は、メモリアレイ１０およびその周辺回路の実施の形態２の変形例に従う構成を示す概略ブロック図である。
【０１６１】
実施の形態２の変形例に従う構成においては、データバス対ＤＢＰは、リードデータバス対ＲＤＢＰおよびライトデータバス対ＷＤＢＰに分割される。さらに、メモリアレイ１０全体における、リードデータバス対ＲＤＢＰの配置本数と、ライトデータバス対ＷＤＢＰの配置本数とは異なる。
【０１６２】
図１３においては、メモリアレイ１０全体において、Ｍ個のリードデータバス対ＲＤＢＰ１〜ＲＤＢＰＭと、Ｈ個（Ｈ：Ｈ＜Ｍの自然数）のライトデータバス対ＷＤＢＰ１〜ＷＤＢＰＨが配置される構成が示される。
【０１６３】
リードデータバス対ＲＤＢＰ１〜ＲＤＢＰＭの各々は、実施の形態２に従う構成と同様に、ｋ個のメモリセル列ごとに配置されるものとする。一方、ライトデータバス対ＷＤＢＰ１〜ＷＤＢＰＨの各々は、ｋ′個（ｋ′：ｋ′＞ｋの自然数）のメモリセル列ごとに配置される。
【０１６４】
リードデータバス対ＲＤＢＰ１〜ＲＤＢＰＭのそれぞれに対応して、データ読出回路ＲＤＶ１〜ＲＤＶＭが実施の形態２と同様に配置される。同様に、ライトデータバス対ＷＤＢＰ１〜ＷＤＢＰＨのそれぞれに対応して、データ書込回路ＷＤＶ１〜ＷＤＶＨが実施の形態２の構成と同様に配置される。その他の部分の構成は、実施の形態２と同様であるので詳細な説明は繰返さない。
【０１６５】
このような構成とすることにより、並列書込ビット数が並列読出ビット数よりも小さいことを前提とする構成において、データ書込回路ＷＤＶの配置個数を削減することができる。これにより、レイアウトの自由度が向上し、ＭＲＡＭデバイスのチップ面積削減を図ることができる。
【０１６６】
さらに、ライトデータバス対ＷＤＢＰとリードデータバス対ＲＤＢＰとの配置本数の比率を適正に設定すれば、データ書込回路およびデータ読出回路における活性化の選択制御を行なう必要がなくなる。たとえば、ライトデータバス対ＷＤＢＰの配置本数を並列書込ビット数と等しく設定し（Ｈ＝Ｎ′）、さらに、リードデータバス対ＲＤＢＰの配置本数を並列読出ビット数と等しく設定（Ｍ＝Ｍ′）することによって、データ読出時において各データ読出回路を、共通の読出制御信号ＲＥに基づいて並列に活性化する一方で、データ書込時において各データ書込回路を共通の書込制御信号ＷＥに応答して並列に活性化する構成としても、実施の形態２と同様の効果を得ることができる。これにより、各データ書込回路および各データ読出回路の動作制御が簡易化される。
【０１６７】
また、実施の形態２と同様に、Ｍ′ビットのデータ書込を行なう１回のデータ書込コマンドを、Ｎ′ビット（Ｎ′：Ｍ′より小さい自然数）ずつの並列書込を（Ｍ′／Ｎ′）回繰返して構成することより、１回のデータ読出コマンドの語長（ビット数）と、１回のデータ書込コマンドの語長（ビット数）とを揃えることができる。
【０１６８】
特に、上述したように、Ｈ＝Ｎ′およびＭ＝Ｍ′とした上で、ライトデータバス対ＷＤＢＰおよびリードデータバス対ＲＤＢＰの配置本数の比率である（Ｍ／Ｈ）が整数となるように定め、かつ、１回のデータ書込コマンドに対応して、Ｈビットの並列なデータ書込を、異なるメモリバンクをそれぞれ用いて（Ｍ／Ｈ）回繰り返し実行する構成とすれば、各データ書込回路および各データ読出回路における活性化の選択制御を行なうことなく、１回のデータ読出コマンドの語長（ビット数）と、１回のデータ書込コマンドの語長（ビット数）とを揃えることができる。
【０１６９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７０】
【発明の効果】
請求項１および２に記載の薄膜磁性体記憶装置は、選択メモリセルを流れるデータ読出電流の経路に寄生容量の大きい読出データ線を含むことなく、読出ゲート回路（リードゲート）によって読出データ線（リードデータバス）の電位を駆動するので、センス電流経路のＲＣ負荷を軽減できる。さらに、ＭＴＪメモリセル中の磁気記憶部（トンネル磁気抵抗素子）の両端印加電圧は、トンネル膜層（トンネルバリア）の信頼性を考慮して、所定電圧以下に抑制されるので、ＭＴＪメモリセルの動作信頼性を確保した上で、データ読出の高速化を図ることができる。
【０１７１】
請求項３記載の薄膜磁性体記憶装置は、選択列に対応するビット線のみを選択的に駆動するので、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電力を削減できる。
【０１７２】
請求項４記載の薄膜磁性体記憶装置は、データ書込時に列選択を実行するための列選択ゲートを共用して、データ読出時において選択列に対応するビット線のみを選択的に駆動できる。したがって、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電力の削減とともに、チップ面積を削減できる。
【０１７３】
請求項５記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、読出データ線の振幅電圧を大きくしてデータ読出の高速化を図ることができる。
【０１７４】
請求項６記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、非選択列のビット線における放電電流の発生を防止して、消費電流の削減を図ることができる。
【０１７５】
請求項７および８に記載の薄膜磁性体記憶装置は、選択メモリセルを流れるデータ読出電流の経路に寄生容量の大きい読出データ線を含むことなく、読出ゲート回路（リードゲート）によって読出データ線（リードデータバス）の電位を駆動するので、センス電流経路のＲＣ負荷を軽減できる。さらに、ＭＴＪメモリセル中の磁気記憶部（トンネル磁気抵抗素子）の両端印加電圧は、トンネル膜層（トンネルバリア）の信頼性を考慮して、所定電圧以下に抑制される一方で、データ書込回路の電源電圧は、十分なデータ書込電流を供給するために高く設定される。したがって、ＭＴＪメモリセルの動作信頼性を確保した上で、データ書込およびデータ読出の高速化を図ることができる。
【０１７６】
請求項９記載の薄膜磁性体記憶装置は、請求項７記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込回路の電源電圧を効率的に供給できる。
【０１７７】
請求項１０記載の薄膜磁性体記憶装置は、請求項７記載の薄膜磁性体記憶装置が奏する効果に加えて、読出データ線の電圧振幅を大きくしてデータ読出の高速化を図ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 メモリアレイおよびその周辺回路の実施の形態１に従う構成を詳細に説明するための回路図である。
【図３】 図２に示されるデータ読出回路の構成を示す回路図である。
【図４】 図２に示されるデータ読出回路の他の構成例を示す回路図である。
【図５】 図２に示されるデータ書込回路の構成を示す回路図である。
【図６】 実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
【図７】 メモリアレイおよびその周辺回路の実施の形態１の変形例に従う構成を詳細に説明するための回路図である。
【図８】 図７に示されるデータ書込回路の構成を説明する回路図である。
【図９】 実施の形態１の変形例に従うデータ書込動作およびデータ読出動作を説明するタイミングチャートである。
【図１０】 メモリアレイおよびその周辺回路の実施の形態２に従う構成を説明する概略ブロック図である。
【図１１】 図１０に示されるデータバス対の配置を説明する回路図である。
【図１２】 コントロール回路による、データ読出回路およびデータ書込回路の動作制御を説明するタイミングチャートである。
【図１３】 メモリアレイおよびその周辺回路の実施の形態２の変形例に従う構成を示す概略ブロック図である。
【図１４】 ＭＴＪメモリセルの構成を示す概略図である。
【図１５】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図１６】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１７】 データ書込時におけるデータ書込電流の方向と磁化方向との関係を説明する概念図である。
【図１８】 行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
【符号の説明】
５ コントロール回路、６ 書込選択回路、１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、４０ ワード線電流制御回路、５０，６０ 読出／書込制御回路、５１Ｗ，５２Ｗ，ＷＤＶ１〜ＷＤＶＭデータ書込回路、５１Ｒ，５２Ｒ，ＲＤＶ１〜ＲＤＶＭ データ読出回路、５３ プルアップ回路、ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ ビット線、ＢＬＰ１〜ＢＬＰｍ ビット線対、ＤＢ１，／ＤＢ１〜ＤＢＭ，／ＤＢＭ データバス、ＤＢＰ１〜ＤＢＰＭ データバス対、ＤＭＣ ダミーメモリセル、ＤＲＷＬ１，ＤＲＷＬ２ ダミーリードワード線、Ｉｐ，±Ｉｗ データ書込電流、Ｉｓ センス電流、ＭＢ１〜ＭＢＮ メモリバンク、ＭＣ メモリセル、ＲＣＤＧ１〜ＲＣＤＧｍ リードドライブ選択ゲート、ＲＣＳＬ１〜ＲＣＳＬｍ リードコラム選択線、ＲＤＢ，／ＲＤＢ，ＲＤＢ１〜ＲＤＢＭ，／ＲＤＢ１〜／ＲＤＢＭ リードデータバス、ＲＤＢＰ，ＲＤＢＰ１〜ＲＤＢＰＭ リードデータバス対、ＲＥ１〜ＲＥＭ 読出制御信号、ＲＧ１〜ＲＧｍ リードゲート、ＲＷＬ１〜ＲＷＬｎ リードワード線、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３ 電源電圧、Ｖｓｓ 接地電圧、ＷＣＳＧ１〜ＷＣＳＧｍ ライトコラム選択ゲート、ＷＤＢ，／ＷＤＢ，ＷＤＢ１〜ＷＤＢＨ，／ＷＤＢ１〜／ＷＤＢＨ ライトデータバス、ＷＤＢＰ，ＷＤＢＰ１〜ＷＤＢＰＨ ライトデータバス対、ＷＥ１〜ＷＥＭ 書込制御信号、ＷＷＬ１〜ＷＷＬｎ ライトワード線。
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図１４は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１４を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、たとえば電界効果型トランジスタで形成され、トンネル磁気抵抗素子ＴＭＲと固定電圧（接地電圧Ｖｓｓ）との間に結合される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図１５は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図１５を参照して、トンネル磁気抵抗素子ＴＭＲは、一定方向の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部から印加される磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが設けられる。自由磁化層ＶＬは、記憶データのデータレベルに応じて、固定磁化層と同一方向または、固定磁化層ＦＬと異なる方向に磁化される。
【０００８】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンされる。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、センス電流Ｉｓを流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬに書込まれた磁化方向とが平行である場合には、両者の磁化方向が反対方向である場合に比べてトンネル磁気抵抗素子ＴＭＲの電気抵抗は小さくなる。以下、本明細書においては、記憶データの“１”および“０”にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０でそれぞれ示すこととする。ただし、Ｒ１＞Ｒ０であるものとする。
【００１０】
このように、トンネル磁気抵抗素子ＴＭＲは、磁化方向に応じてその電気抵抗が変化する。したがって、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの二通りの磁化方向と、記憶データのレベル（“１”および“０”）とをそれぞれ対応付けることによって、データ記憶を実行することができる。
【００１１】
センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、自由磁化層の磁化方向、すなわち記憶データレベルに応じて異なる。したがって、たとえば、ビット線ＢＬを一定電圧にプリチャージした状態とした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧レベルの変化の検知によって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１２】
図１６は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１３】
図１６を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１４】
図１７は、データ書込時におけるデータ書込電流の方向と磁化方向との関係を説明する概念図である。
【００１５】
図１７を参照して、横軸Ｈｘは、ビット線ＢＬを流れるデータ書込電流によって生じるデータ書込磁界Ｈ（ＢＬ）の方向を示すものとする。一方、縦軸Ｈｙは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じるデータ書込磁界Ｈ（ＷＷＬ）の方向を示すものとする。
【００１６】
自由磁化層ＶＬの磁化方向は、データ書込磁界Ｈ（ＢＬ）とＨ（ＷＷＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書換えることができる。
【００１７】
すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。したがって、ＭＴＪメモリセルの記憶データを更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上の電流を流す必要がある。トンネル磁気抵抗素子に一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
データ読出時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００１９】
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリＭＲＡＭデバイスを構成する技術が開示されている。
【００２０】
図１８は、行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
半導体基板上にＭＴＪメモリセルを行列状に配することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図１８においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する構成が示される。既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬを配置する必要がある。したがって、行列状に配置されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが配置される。
【００２１】
データ読出時におけるデータ読出電流、すなわちセンス電流Ｉｓの供給は、メモリアレイに隣接して配置されるデータ読出回路５００によって実行される。データ読出回路５００は、ビット線ＢＬ１〜ＢＬｍで共有される電流供給ユニット５１０と、データバスＤＢと、メモリセル列にそれぞれ対応して設けられるコラム選択ゲートＣＳＧ１〜ＣＳＧｍを含む。
【００２２】
電流供給ユニット５１０は、データバスＤＢに対してセンス電流Ｉｓを供給する。データバスＤＢは、コラム選択ゲートＣＳＧ１〜ＣＳＧｍを介して、ビット線ＢＬ１〜ＢＬｍと結合される。
【００２３】
コラム選択線ＣＳＬ１〜ＣＳＬｍは、メモリセル列にそれぞれ対応して設けられ、列選択結果に応じて選択的に活性化される。同様に、リードワード線ＲＷＬ１〜ＲＷＬｎのうちの行選択結果に応じて選択される１本が選択的に活性化される。このような行選択結果と列選択結果との組合わせによって、データ読出対象である選択メモリセルが指定される。
【００２４】
このような構成とすることにより、メモリアレイ１０全体で共有される電流供給ユニット５１０によって、選択メモリセルによってプルダウンされたビット線に対してセンス電流Ｉｓを選択的に供給して、選択メモリセルのトンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを通過させることができる。この結果、データバスＤＢの電圧変化を検知することによって、選択メモリセルの記憶データを読出すことができる。
【００２５】
【発明が解決しようとする課題】
しかしながら、ＭＴＪメモリセル中のトンネル磁気抵抗素子は、約１０ＫΩ程度の比較的高い電気抵抗を有する抵抗体である。一方、メモリアレイ１０全体で共有されるように配置されるデータバスＤＢは、比較的大きな寄生容量を有する。したがって、図１８に示したように、ビット線ＢＬを介してデータバスＤＢに選択メモリセルを結合して、データバスＤＢの電圧変化の検知によってデータ読出を実行する構成においては、センス電流Ｉｓ経路のＲＣ時定数が大きくなり、データ読出の高速性が妨げられるおそれがある。
【００２６】
また、選択されたＭＴＪメモリセルにセンス電流Ｉｓを流すためには、図１５に示されるように、トンネル磁気抵抗素子ＴＭＲの両端にバイアス電圧を印加する必要がある。しかしながら、このバイアス電圧が大きいと、トンネルバリアＴＢに過大な電界が作用して絶縁膜破壊を招き、ＭＴＪメモリセルの信頼性を損なうおそれがある。
【００２７】
一方、近年では、メモリ装置に対して、同時に多ビットのデータを並列に取扱うことが要求されている。代表的には、データ処理分野などにおいて、高速かつ低消費電力でデータを処理するために、プロセッサなどのロジックと同一の半導体チップに集積されたシステムＬＳＩ（大規模集積回路）に適用されるメモリ装置において、当該ロジックとの間のデータ授受を、多ビット・並列に実行することが要求される。
【００２８】
しかしながら、ＭＲＡＭデバイスに対するデータ書込では、ＭＴＪメモリセルの磁化方向を書換えるためのデータ書込磁界を発生させる必要があるため、ビット線ＢＬおよびライトワード線ＷＷＬに比較的大きな電流を流す必要がある。したがって、ＭＲＡＭデバイスが、このようなシステムＬＳＩに適用された場合において、単純に多ビットデータを並列にデータ書込する構成とすると、消費電流、特にピーク電流値が過大になるため、電源系統への負担が増加し、電源電圧の変動の影響で誤動作に至るおそれすら生じてしまう。
【００２９】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、ＭＴＪメモリセルの信頼性確保と高速データ読出とを両立する薄膜磁性体記憶装置の構成を提供することである。
【００３０】
この発明の他の目的は、同時に多ビットのデータ授受を安定的に行なう薄膜磁性体記憶装置の構成を提供することである。
【００３１】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、各々が記憶データを保持するための複数のメモリセルを備える。各メモリセルは、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部と、データ読出時において選択的にオンするアクセスゲートとを含む。薄膜磁性体記憶装置は、複数のメモリセルから、データ読出またはデータ書込の対象に選択された選択メモリセルをアドレス信号に応じて指定するためのデコード部と、複数のメモリセルの所定区分ごとに配置され、データ読出時において、選択メモリセルのアクセスゲートのターンオンに応答して、選択メモリセルの磁気記憶部を介して第１の電圧と結合されるビット線と、データ読出時において、ビット線を、選択メモリセルの両端への印可電圧が所定電圧以下となるように定められた第２の電圧と電気的に結合するためのビット線駆動部と、複数のメモリセルによって共有される、選択メモリセルからの読出データを伝達するための読出データ線と、読出データ線の電圧を、選択メモリセルと結合されたビット線の電圧に応じた駆動力によって固定電圧へ駆動するための読出ゲート回路と、読出データ線の電圧を検知および増幅して、読出データを生成するためのデータ読出回路とをさらに備える。
【００３２】
好ましくは、磁気記憶部は、固定された磁化方向を有する固定磁化層と、データ書込電流によって生じた磁界によって、記憶データのレベルに応じた方向に磁化される自由磁化層と、固定磁化層と自由磁化層との間に形成され、データ読出電流を通過させるためのトンネル膜層とを有する。電気抵抗は、固定磁化層および自由磁化層のそれぞれの磁化方向の相対関係に応じて変化し、所定電圧は、トンネル膜層の信頼性を考慮して定められる。
【００３３】
また、好ましくは、複数のメモリセルは行列状に配置され、ビット線は、複数のメモリセルの各列ごとに設けられる。ビット線駆動部は、各列ごとに設けられ、対応するビット線と第２の電圧との間に電気的に結合される列選択ゲートを含み、列選択ゲートは、デコード回路の指示に応じて、対応する列が選択メモリセルを含む場合にオンする。
【００３４】
好ましくは、複数のメモリセルは行列状に配置され、ビット線は、複数のメモリセルの各列ごとに設けられる。薄膜磁性体記憶装置は、データ書込電流を伝達するための書込データ線と、書込データ線にデータ書込電流を供給するためのデータ書込回路と、各列ごとに設けられ、対応する列が選択メモリセルを含む場合に、対応するビット線を書込データ線と電気的に結合するための書込列選択ゲートとをさらに備える。ビット線駆動部は、データ読出時において書込データ線と第２の電圧を結合するためのプルアップ回路を有する。プルアップ回路は、データ書込時において、書込データ線と第２の電圧とを切り離す。
【００３５】
あるいは好ましくは、データ読出回路は、第３の電圧の供給を受けて動作し、第３の電圧は、第２の電圧よりも高い。
【００３６】
好ましくは、第１の電圧は接地電圧であり、ビット線は、データ読出前に接地電圧にプリチャージされる。。
【００３７】
この発明の別の構成に従う薄膜磁性体記憶装置は、各々が記憶データを保持するための複数のメモリセルを備える。各メモリセルは、データ書込電流によって生じた磁界によって記憶データのレベルに応じた方向に磁化されるとともに、磁化の方向に応じて電気抵抗が変化する磁気記憶部と、データ読出時において選択的にオンするアクセスゲートとを含む。薄膜磁性体記憶装置は、複数のメモリセルから、データ読出またはデータ書込の対象に選択された選択メモリセルをアドレス信号に応じて選択するためのデコード部と、記憶データのレベルに応じた電気信号を伝達するために複数のメモリセルの所定区分ごとに配置され、データ読出時において、選択メモリセルのアクセスゲートのターンオンに応答して、選択メモリセルの磁気記憶部を介して第１の電圧と結合されるビット線と、データ読出時において、選択メモリセルの両端への印可電圧が所定電圧以下となるように定められた第２の電圧と電気的に結合するためのビット線駆動部と、複数のメモリセルによって共有される、選択メモリセルからの読出データを伝達するための読出データ線と、読出データ線の電圧を、選択メモリセルと結合されたビット線の電圧に応じた駆動力によって固定電圧へ駆動するための読出ゲート回路と、読出データ線の電圧を検知および増幅して、読出データを生成するためのデータ読出回路と、第２の電圧よりも高い第３の電圧によっての供給を受けて動作し、データ書込時において、選択メモリセルに対応するビット線にデータ書込電流を供給するためのデータ書込回路とをさらに備える。
【００３８】
好ましくは、磁気記憶部は、固定された磁化方向を有する固定磁化層と、データ書込電流によって生じた磁界に応じた方向に磁化される自由磁化層と、固定磁化層と自由磁化層との間に形成され、データ読出電流を通過させるためのトンネル膜層とを有する。電気抵抗は、固定磁化層および自由磁化層のそれぞれの磁化方向の相対関係に応じて変化し、所定電圧は、トンネル膜層の信頼性を考慮して定められる。
【００３９】
また、好ましくは、第３の電圧は、薄膜磁性体記憶装置の外部から供給される外部電源電圧が直接適用される。
【００４０】
あるいは好ましくは、データ読出回路は、第４の電圧の供給を受けて動作し、第４の電圧は、第３の電圧より低く、かつ第２の電圧よりも高い。
【００４１】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルを備える。各メモリセルは、データ書込電流によって生じた磁界によって記憶データのレベルに応じた方向に磁化されるとともに、磁化の方向に応じて電気抵抗が変化する磁気記憶部と、データ読出時に選択的にターンオンして、磁気記憶部にデータ読出電流を流すためのアクセスゲートとを含む。薄膜磁性体記憶装置は、さらに、記憶データのレベルに応じた電気信号を伝達するために、メモリセル列にそれぞれ対応して配置される複数のビット線と、各々が、選択されたメモリセルとの間で読出データを伝達するための複数の読出データ線と、各々が、選択されたメモリセルとの間で書込データを伝達するための複数の書込データ線と、データ読出時に、複数の読出データ線の少なくとも一部を用いた、Ｍビット（Ｍ：２以上の整数）の並列なデータ読出を指示する制御回路とを備える。制御回路は、データ書込時には、複数の書込データ線の一部を用いた、Ｎビット（Ｎ：Ｎ＜Ｍで示される自然数）の並列なデータ書込を指示する。
【００４２】
好ましくは、複数の読出データ線および複数の書込データ線は、複数のビット線に沿った方向に配置される。
【００４３】
あるいは好ましくは、複数の読出データ線および複数の書込データ線は同数ずつ配置され、各読出データ線および各書込データ線は、複数のメモリセルの所定区分ごとに配置されるデータバスを用いて、同一の配線として形成される。薄膜磁性体記憶装置は、さらに、データバスごとに設けられ、データ読出時に選択的に活性化されて、データバスの電圧に応じてデータ読出を実行するデータ読出回路と、データバスごとに設けられ、データ書込時に選択的に活性化されて、対応するデータバスに対してデータ書込電流を供給するためのデータ書込回路とを備える。制御回路は、データ読出時にＭ個のデータ読出回路を活性化するともに、データ書込時にＮ個のデータ書込回路を選択的に活性化する。
【００４４】
さらに好ましくは、データバスは全体でＭ本配置される。制御回路は、データ読出時に各データ読出回路を活性化するともに、データ書込時には、Ｍ個のデータ書込回路のうちのＮ個を選択的に活性化する。
【００４５】
好ましくは、複数の読出データ線の各々は、Ｋ個（Ｋ：２以上の整数）のメモリセル列ごとに配置され、複数の書込データ線の各々は、Ｌ個（Ｌ：Ｌ＞Ｋで示される整数）のメモリセル列ごとに配置される。制御回路は、データ読出時にＭ個のデータ読出回路を活性化するともに、データ書込時にＮ個のデータ書込回路を活性化する。
【００４６】
さらに好ましくは、複数の書込データ線は、全体でＮ本配置され、複数の読出データ線は、全体でＭ本配置され、制御回路は、データ読出時に各データ読出回路を活性化するともに、データ書込時に各データ書込回路を活性化する。
【００４７】
また、好ましくは、Ｍビットは、Ｎビットの整数倍であり、制御回路は、１回のデータ書込コマンドに応答して、Ｎビットの並列なデータ書込を（Ｍ／Ｎ）回繰り返し指示する。
【００４８】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当する部分を示すものとする。
【００４９】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００５０】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを実行し、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００５１】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成については後ほど詳細に説明するが、ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）に対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する」に対応してビット線ＢＬが配置される。
【００５２】
ＭＲＡＭデバイス１は、さらに、行デコーダ２０と、列デコーダ２５と、ワード線ドライバ３０と、ワード線電流制御回路４０と、読出／書込制御回路５０，６０とを備える。
【００５３】
行デコーダ２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列デコーダ２５は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬもしくはライトワード線ＷＷＬを選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込対象に指定されたメモリセル（以下、「選択メモリセル」とも称する）が示される。
【００５４】
ワード線電流制御回路４０は、データ書込時において、ライトワード線ＷＷＬにデータ書込電流を流すために設けられる。読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、ビット線ＢＬにデータ書込電流およびセンス電流（データ読出電流）を流すために、メモリアレイ１０に接する領域に配置される回路群を総称したものである。
【００５５】
図２は、メモリアレイ１０およびその周辺回路の実施の形態１に従う構成を詳細に説明するための回路図である。
【００５６】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される、ＭＴＪメモリセルＭＣを有する。ＭＴＪメモリセルの各々の構成は、図１４に示したのと同様であり、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部として作用するトンネル磁気抵抗素子ＴＭＲと、アクセスゲートとして作用するアクセストランジスタＡＴＲとを有する。
【００５７】
第１番目から第ｎ番目のメモリセル行にそれぞれ対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設けられる。第１番目から第ｍ番目のメモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍを構成する、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍがそれぞれ設けられる。
【００５８】
ＭＴＪメモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつと接続される。たとえば、第１番目のメモリセル列に属するＭＴＪメモリセルについて説明すれば、第１行目のＭＴＪメモリセルは、ビット線／ＢＬ１と結合され、第２行目のＭＴＪメモリセルは、ビット線ＢＬ１と結合される。以下同様に、ＭＴＪメモリセルの各々は、奇数行においてビット線対の一方ずつの／ＢＬ１〜／ＢＬｍと接続され、偶数行においてビット線対の他方ずつのＢＬ１〜ＢＬｍと接続される。
【００５９】
メモリアレイ１０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとそれぞれ結合される複数のダミーメモリセルＤＭＣを有する。ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方と対応するように、２行×ｍ列に配置される。ダミーリードワード線ＤＲＷＬ１に対応するダミーメモリセルは、ビット線ＢＬ１，ＢＬ２〜ＢＬｍとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ２に対応する残りのダミーメモリセルは、ビット線／ＢＬ１，／ＢＬ２〜／ＢＬｍとそれぞれ結合される。
【００６０】
ダミーメモリセルＤＭＣは、たとえば、図１４に示されるＭＴＪメモリセルの構成において、トンネル磁気抵抗素子ＴＭＲをダミー抵抗素子（図示せず）で置換した構成を有する。ダミー抵抗素子の電気抵抗Ｒｄは、ＭＴＪメモリセルＭＣにおける記憶データレベル“１”および“０”にそれぞれ対応する電気抵抗Ｒ１およびＲ０の中間に、すなわちＲ１＞Ｒｄ＞Ｒ０に設定される。
【００６１】
行選択結果に応じて奇数行が選択されて、ビット線／ＢＬ１〜／ＢＬｍの各々とＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ１が活性化されて、ビット線ＢＬ１〜ＢＬｍの各々とダミーメモリセルＤＭＣとが結合される。反対に、行選択結果に応じて偶数行が選択されて、ビット線ＢＬ１〜ＢＬｍの各々と、ＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ２が活性化されて、ビット線／ＢＬ１〜／ＢＬｍの各々と、ダミーメモリセルＤＭＣとが結合される。
【００６２】
また、以下においては、ライトワード線、リードワード線、ダミーリードワード線、ビット線およびビット線対を総括的に表記する場合には、符号ＷＷＬ、ＲＷＬ、ＤＲＷＬ、ＢＬ（／ＢＬ）およびＢＬＰを用いてそれぞれ表記することとし、特定のライトワード線、リードワード線、ダミーリードワード線、ビット線およびビット線対を示す場合には、これらの符号に添字を付して、ＲＷＬ１，ＷＷＬ１，ＤＲＷＬ１，ＢＬ１（／ＢＬ１），ＢＬＰ１のように表記するものとする。
【００６３】
また、以下においては、信号および信号線の高電圧状態（電源電圧Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３）および低電圧状態（接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称する。
【００６４】
ワード線電流制御回路４０は、メモリアレイ１０を挟んで、ワード線ドライバ３０と反対側の領域において、各ライトワード線ＷＷＬを接地電圧Ｖｓｓと結合する。これによりワード線ドライバによって選択的に電源電圧と結合されたライトワード線に対して、一定方向のデータ書込電流Ｉｐを流すことができる。
【００６５】
第１番目から第ｍ番目のメモリセル列にそれぞれ対応して、列選択を実行するためのライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍおよびリードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍが設けられる。
【００６６】
列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、データ書込時において、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。データ読出時においては、列デコーダ２５は、列選択結果に応じて、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。
【００６７】
さらに、書込データを伝達するためのライトデータバス対ＷＤＢＰと、読出データを伝達するためのリードデータバス対ＲＤＢＰとが独立に配置される。ライトデータバス対ＷＤＢＰは、互いに相補のライトデータバスＷＤＢおよび／ＷＤＢを含み、リードデータバス対ＲＤＢＰは、互いに相補のリードデータバスＲＤＢおよび／ＲＤＢを含む。
【００６８】
読出／書込制御回路５０は、データ書込回路５１Ｗと、データ読出回路５１Ｒと、メモリセル列にそれぞれ対応して設けられる、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍ、リードゲートＲＧ１〜ＲＧｍ、リードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍおよびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍとを含む。
【００６９】
メモリセル列にそれぞれ対応して配置される、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍの各々、リードゲートＲＧ１〜ＲＧｍの各々、リードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍの各々およびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍの各々は、それぞれ同様の構成を有するので、ビット線ＢＬ１，／ＢＬ１に対応して設けられる、リードコラム選択ゲートＲＣＳＧ１、リードゲートＲＧ１、リードドライブ選択ゲートＲＣＤＧ１およびライトコラム選択ゲートＷＣＳＧ１の構成について代表的に説明する。
【００７０】
リードドライブ選択ゲートＲＣＤＧ１は、ビット線ＢＬ１および／ＢＬ１と電源電圧Ｖｃｃ２との間にそれぞれ電気的に結合されるトランジスタスイッチを含む。これらのトランジスタスイッチは、リードコラム選択線ＲＣＳＬ１の電圧に応じてオン・オフする。すなわち、リードコラム選択線ＲＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、リードドライブ選択ゲートＲＣＤＧ１は、ビット線ＢＬ１および／ＢＬ１を電源電圧Ｖｃｃ２と電気的に結合する。
【００７１】
リードコラム選択ゲートＲＣＳＧ１およびリードゲートＲＧ１は、リードデータバスＲＤＢ，／ＲＤＢと、接地電圧Ｖｓｓとの間に直列に結合される。リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢとノードＮ１ａとの間に電気的に結合されるトランジスタスイッチと、リードデータバス／ＲＤＢとノードＮ１ｂとの間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、リードコラム選択線ＲＣＳＬ１の電圧に応じてオン・オフする。すなわち、リードコラム選択線ＲＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢおよび／ＲＤＢをノードＮ１ａおよびＮ１ｂとそれぞれ電気的に結合する。
【００７２】
リードゲートＲＧ１は、ノードＮ１ａおよびノードＮ１ｂと接地電圧Ｖｓｓとの間にそれぞれ電気的に結合される、Ｎ型ＭＯＳトランジスタＱ１１およびＱ１２を有する。トランジスタＱ１１およびＱ１２のゲートは、ビット線／ＢＬ１およびＢＬ１とそれぞれ結合される。したがって、ノードＮ１ａおよびＮ１ｂの電圧は、ビット線／ＢＬ１およびＢＬ１の電圧にそれぞれ応じた駆動力で、接地電圧Ｖｓｓに駆動される。
【００７３】
具体的には、ビット線ＢＬ１の電圧がビット線／ＢＬ１の電圧よりも高い場合には、トランジスタＱ１２によって、ノードＮ１ｂがより強く接地電圧Ｖｓｓに駆動されるので、ノードＮ１ａの電圧はノードＮ１ｂの電圧よりも高くなる。反対に、ビット線ＢＬ１の電圧が、ビット線／ＢＬ１の電圧よりも低い場合には、ノードＮ１ｂの電圧がノードＮ１ａの電圧よりも高くなる。
【００７４】
ライトコラム選択ゲートＷＣＳＧ１は、ライトデータバスＷＤＢとビット線Ｂ１との間に電気的に結合されるトランジスタスイッチと、ライトデータバス／ＷＤＢとビット線／ＢＬ１との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、ライトコラム選択線ＷＣＳＬ１の電圧に応じてオン・オフする。すなわち、ライトコラム選択線ＷＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、ライトコラム選択ゲートＷＣＳＧ１は、ライトデータバスＷＤＢおよび／ＷＤＢをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。
【００７５】
なお、以下においては、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍ、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍ、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍ、リードゲートＲＧ１〜ＲＧｍ、リードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍおよびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍをそれぞれ総称して、単に、リードコラム選択線ＲＣＳＬ、ライトコラム選択線ＷＣＳＬ、リードコラム選択ゲートＲＣＳＧ、リードゲートＲＧ、リードドライブ選択ゲートＲＣＤＧおよびライトコラム選択ゲートＷＣＳＧとも称する。
【００７６】
読出／書込制御回路６０は、メモリセル列にそれぞれ対応して設けられる短絡スイッチトランジスタ６２−１〜６２−ｍを有する。短絡スイッチトランジスタ６２−１〜６２−ｍは、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍにそれぞれ応答してオン／オフする。たとえば、短絡スイッチトランジスタ６２−１は、第１番目のメモリセル列に対応して設けられ、ライトコラム選択線ＷＣＳＬ１の活性化（Ｈレベル）に応答して、ビット線ＢＬ１および／ＢＬ１の一端同士（ライトコラム選択ゲートＷＣＳＧ１の反対側）を電気的に結合する。
【００７７】
その他のメモリセル列に対応してそれぞれ設けられる短絡スイッチトランジスタ６２−２〜６２−ｍも同様に、ライトコラム選択線ＷＣＳＬ２〜ＷＣＳＬｍの活性化にそれぞれ応答して、対応するメモリセル列において、ビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの間を電気的に結合する。
【００７８】
読出／書込制御回路６０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍと接地電圧Ｖｓｓとの間にそれぞれ設けられるプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂを有する。プリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂは、ビット線プリチャージ信号ＢＬＰＲの活性化に応答してオンすることにより、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍを接地電圧Ｖｓｓにプリチャージする。
【００７９】
なお、以下においては、短絡スイッチトランジスタ６２−１〜６２−ｍおよびプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂを、それぞれ総称して短絡スイッチトランジスタ６２およびプリチャージトランジスタ６４とも称する。
【００８０】
コントロール回路５によって生成されるビット線プリチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス１のアクティブ期間において、少なくともデータ読出実行前の所定期間においてＨレベルに活性化される。一方、ＭＲＡＭデバイス１のアクティブ期間のうちのデータ読出動作時およびデータ書込動作時においては、ビット線プリチャージ信号ＢＬＰＲは、Ｌレベルに非活性化されて、プリチャージトランジスタ６４はオフされる。
【００８１】
次に、データ読出回路およびデータ書込回路の構成について説明する。
図３はデータ読出回路５１Ｒの構成を示す回路図である。
【００８２】
図３を参照して、データ読出回路５１Ｒは、電源電圧Ｖｃｃ１を受けて、内部ノードＮｓ１およびＮｓ２に一定電流をそれぞれ供給するための電流源１６１および１６２と、内部ノードＮｓ１とリードデータバスＲＤＢの間に電気的に結合されるＮ型ＭＯＳトランジスタ１６３と、内部ノードＮｓ２とリードデータバス／ＲＤＢとの間に電気的に結合されるＮ型ＭＯＳトランジスタ１６４と、内部ノードＮｓ１およびＮｓ２の間の電圧レベル差を増幅して読出データＤＯＵＴを出力する増幅器１６５とを有する。
【００８３】
Ｎ型ＭＯＳトランジスタ１６３および１６４の各々のゲートには基準電圧Ｖｒｒが与えられる。抵抗１６６および１６７は、内部ノードＮｓ１およびＮｓ２を接地電圧Ｖｓｓにプルダウンするために設けられる。このような構成とすることにより、データ読出回路５１Ｒは、データ読出時において、リードデータバスＲＤＢおよび／ＲＤＢの各々に等しい電流を供給できる。
【００８４】
データ読出時において、選択メモリセル列に対応するリードゲートＲＧによって、リードデータバスＲＤＢおよび／ＲＤＢのそれぞれは、異なる駆動力によって接地電圧Ｖｓｓにプルダウンされる。したがって、データ読出回路５１Ｒによって、内部ノードＮｓ１およびＮｓ２間の電圧差を増幅することによって、選択メモリセルの記憶データを読出すことができる。
【００８５】
図４は、他の回路構成例に従うデータ読出回路５２Ｒの構成を示す回路図である。
【００８６】
図４を参照し、データ読出回路５２Ｒは、プリチャージトランジスタとして用いられるＰ型ＭＯＳトランジスタ１７１および１７２と、スイッチングトランジスタとして用いられるＮ型ＭＯＳトランジスタ１７３および１７４と、クロスカップルアンプ１７５と、クロスカップルアンプへの動作電流供給スイッチとして用いられるＮ型ＭＯＳトランジスタ１８０と、インバータ１８２および１８４とを含む。
【００８７】
Ｐ型ＭＯＳトランジスタ１７１および１７２は、電源電圧Ｖｃｃ１と内部ノードＮｒおよび／Ｎｒとの間にそれぞれ電気的に結合される。Ｐ型ＭＯＳトランジスタ１７１および１７２の各々のゲートには、データ読出前の所定期間にＬレベルに活性化されるプリチャージ信号φｐｒが入力される。
【００８８】
Ｎ型ＭＯＳトランジスタ１７３および１７４は、内部ノードＮｒおよび／ＮｒとリードデータバスＲＤＢおよび／ＲＤＢとの間にそれぞれ電気的に結合される。ＭＯＳトランジスタ１７３および１７４の各々のゲートには、データ読出時に所定期間Ｌレベルに活性化されるトリガパルスφｔｒが入力される。
【００８９】
クロスカップルアンプ１７５は、交差結合された、Ｐ型ＭＯＳトランジスタ１７６および１７７と、Ｎ型ＭＯＳトランジスタ１７８および１７９とを有する。Ｎ型ＭＯＳトランジスタ１８０は、クロスカップルアンプ１７５と接地電圧Ｖｓｓとの間に電気的に結合されて、ゲートにセンス信号φｓの入力を受ける。センス信号φｓは、データ読出時において、少なくともトリガパルスφｔｒと重複する活性化期間（Ｈレベル）を有する。
【００９０】
データ読出前において、ノードＮｒおよび／Ｎｒの各々は、プリチャージ信号φｐｒの活性化に応答して、電源電圧Ｖｃｃ１にプリチャージされる。ノードＮｒおよび／ＮｒとリードデータバスＲＤＢおよび／ＲＤＢとがそれぞれ電気的に結合された状態でデータ読出動作が開始される。さらに、データ読出動作開始後の所定タイミングにおいて、トリガパルスφｔｒの活性化（Ｌレベル）に応答して、Ｎ型ＭＯＳトランジスタ１７３および１７４は、リードデータバスＲＤＢおよび／ＲＤＢを、内部ノードＮｒおよび／Ｎｒと電気的に切離す。
【００９１】
クロスカップルアンプ１７５は、センス信号φｓの活性化に応答して、Ｎ型ＭＯＳトランジスタ１８０から動作電流を供給されて、内部ノードＮｒおよび／Ｎｒの電圧差を、電源電圧Ｖｃｃ１〜接地電圧Ｖｓｓの振幅で増幅する。すなわち、データ読出動作によって、リードデータバスＲＤＢの電圧がリードデータバス／ＲＤＢよりも高くなったケースでは、内部ノードＮｒおよび／Ｎｒは、電源電圧Ｖｃｃ１および接地電圧Ｖｓｓにそれぞれ設定される。
【００９２】
インバータ１８２および１８４は、内部ノードＮｒおよび／Ｎｒの電圧レベルを反転して、読出データ／ＤＯＵＴおよびＤＯＵＴをそれぞれ生成する。すなわち、読出データＤＯＵＴおよび／ＤＯＵＴの極性は、リードデータバスＲＤＢおよび／ＲＤＢの極性と一致している。
【００９３】
図５は、データ書込回路５１Ｗの構成を示す回路図である。
図５を参照して、データ書込回路５１Ｗは、内部ノードＮｗ０に一定電流を供給するためのＰ型ＭＯＳトランジスタ１５１と、トランジスタ１５１の通過電流を制御するためのカレントミラー回路を構成するＰ型ＭＯＳトランジスタ１５２および電流源１５３と、内部ノードＮｗ０を介して動作電流の供給を受けて動作するインバータ１５４、１５５および１５６を有する。インバータ１５４、１５５および１５６の各々は、電源電圧Ｖｃｃ３および接地電圧Ｖｓｓの供給を受けて動作する。
【００９４】
インバータ１５４は、書込データＤＩＮの電圧レベルを反転してライトデータバスＷＤＢに伝達する。インバータ１５５は、書込データＤＩＮの電圧レベルを反転してインバータ１５６の入力ノードに伝達する。インバータ１５６は、インバータ１５５の出力を反転してライトデータバス／ＷＤＢに伝達する。したがって、データ書込回路５１Ｗは、書込データＤＩＮの電圧レベルに応じて、ライトデータバスＷＤＢおよび／ＷＤＢの電圧を電源電圧Ｖｃｃ３および接地電圧Ｖｓｓの一方ずつに設定する。
【００９５】
図６は、実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
【００９６】
まず、データ読出動作について説明する。
データ読出前において、リードデータバスＲＤＢ，／ＲＤＢは電源電圧Ｖｃｃ１にプリチャージされ、ビット線ＢＬ，／ＢＬは、接地電圧Ｖｓｓにプリチャージされる。
【００９７】
データ読出時においては、選択メモリセルに対応するビット線ＢＬおよび／ＢＬの各々は、対応するリードドライブ選択ゲートＲＣＤＧによって、電源電圧Ｖｃｃ２と電気的に結合される。
【００９８】
さらに、リードワード線ＲＷＬのうちの選択メモリセルに対応する１本が、行選択結果に応じて選択状態（Ｈレベル）に活性化される。この結果、選択メモリセルは、ビット線ＢＬおよび／ＢＬの一方と、接地電圧Ｖｓｓとの間に電気的に結合される。また、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方が活性化されて、ＭＴＪメモリセルＭＣと非結合である、ビット線ＢＬおよび／ＢＬの他方は、ダミーメモリセルＤＭＣと結合される。
【００９９】
一方、ライトワード線ＷＷＬ、ライトコラム選択線ＷＣＳＬはＬレベル（接地電圧Ｖｓｓ）に非活性化される。ライトワード線ＷＷＬおよびライトデータバスＷＤＢ，／ＷＤＢには、電流は流されない。
【０１００】
このように、データ読出時において、ビット線ＢＬおよび／ＢＬの各々は、抵抗体として作用する選択メモリセルもしくはダミーメモリセルＤＭＣを介して、接地電圧Ｖｓｓにプルダウンされる。さらに、選択メモリセル列においては、リードドライブ選択ゲートＲＣＤＧによって、対応するビット線ＢＬおよび／ＢＬの各々は、電源電圧Ｖｃｃ２にプルアップされている。したがって、ビット線ＢＬおよび／ＢＬの電圧は、プルアップ力（Ｖｃｃ２へ）とプルダウン力（Ｖｓｓへ）とのバランス、言い換えれば抵抗体である選択メモリセルもしくはダミーメモリセルの電気抵抗に応じて決定される。
【０１０１】
たとえば、選択メモリセルの記憶データレベルが“１”（電気抵抗Ｒ１）である場合には、メモリセルと結合されたビット線ＢＬおよび／ＢＬの一方には、ダミーメモリセルＤＭＣと結合されたビット線ＢＬおよび／ＢＬの他方に生じる電圧変化ΔＶｍよりも大きい電圧変化ΔＶ１が生じる。選択メモリセルに対応するビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの電圧間の相対関係は、読出された記憶データのレベルに応じて変化する。このような、ビット線ＢＬおよび／ＢＬの間の電圧差に応じて、リードゲートＲＧによってリードデータバスＲＤＢおよび／ＲＤＢの電位が駆動される。
【０１０２】
すなわち、ビット線ＢＬの電圧がビット線／ＢＬの電圧よりも高い場合には、リードゲートＲＧによって、リードデータバス／ＲＤＢの方が、リードデータバスＲＤＢよりもより強く接地電圧Ｖｓｓ側に駆動される（図６における電圧変化ΔＶｂ１＞ΔＶｂｍ）。
【０１０３】
このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差をデータ読出回路５１Ｒまたは５２Ｒによって増幅して、Ｈレベルの読出データＤＯＵＴを出力することができる。データ読出回路５２Ｒを用いる場合には、プリチャージ信号φｐｒは、データ読出動作中Ｈレベルへ非活性化される。さらに、データ読出動作開始から所定時間経過後において、センス信号φｓはＨレベルに活性化され、トリガパルスφｔｒは、センス信号φｓと重複する活性化期間を有するように、Ｌレベルに活性化される。
【０１０４】
反対に、選択メモリセルが“０”（電気抵抗Ｒ０）を保持する場合、すなわちビット線／ＢＬの電圧がビット線ＢＬの電圧よりも高い場合には、リードゲートＲＧによって、リードデータバスＲＤＢの方が、リードデータバス／ＲＤＢよりもより強く接地電圧Ｖｓｓ側に駆動される。このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差に基づいて、Ｌレベルの読出データＤＯＵＴを出力することができる。
【０１０５】
このように、リードゲートＲＧを介してリードデータバスＲＤＢおよび／ＲＤＢの電位を駆動する構成とすることによって、寄生容量の大きいリードデータバスＲＤＢおよび／ＲＤＢを、選択メモリセル（またはダミーメモリセル）およびビット線を流れるセンス電流経路から除外してデータ読出を実行することかできる。これにより、選択メモリセルおよびダミーメモリセルを通過するセンス電流経路のＲＣ負荷を軽減して、データ読出に必要な電圧変化をビット線ＢＬおよび／ＢＬに速やかに生じさせることができる。これにより、データ読出を高速に行なって、ＭＲＡＭデバイスへのアクセスを高速化できる。
【０１０６】
さらに、ＭＴＪメモリセル中のトンネル磁気抵抗素子ＴＭＲの両端印加電圧を抑制するために、データ読出時にビット線ＢＬおよび／ＢＬをプルアップする電源電圧Ｖｃｃ２は決定される。一般的に、トンネル磁気抵抗素子のトンネルバリアである絶縁膜の信頼性を考慮すれば、このバイアス電圧が約４００ｍＶ以下となるように設定する必要がある。この結果、ＭＴＪメモリセルの動作信頼性を確保した上で、データ読出の高速化を図ることができる。
【０１０７】
また、ビット線ＢＬおよび／ＢＬのプリチャージ電圧を接地電圧としているので、非選択列において、選択行のリードワード線ＲＷＬが活性化に応答してターンオンしたアクセストランジスタを介して、ビット線ＢＬおよび／ＢＬから放電電流が生じることがない。この結果、ビット線ＢＬおよび／ＢＬにおける、プリチャージに伴う充放電による消費電力を削減できる。
【０１０８】
次に、データ書込時の動作について説明する。
列選択結果に対応したライトコラム選択線ＷＣＳＬが選択状態（Ｈレベル）に活性化されて、対応するライトコラム選択ゲートＷＣＳＧがオンする。これに応じて、選択メモリセルに対応する選択列のビット線ＢＬおよび／ＢＬの一端ずつは、ライトデータバスＷＤＢおよび／ＷＤＢとそれぞれ結合される。
【０１０９】
さらに、データ書込時においては、対応する短絡スイッチトランジスタ６２がターンオンして、選択列のビット線ＢＬおよび／ＢＬの他端（ライトコラム選択ゲートＷＣＳＧの反対側）同士を短絡する。
【０１１０】
既に説明したように、データ書込回路５１Ｗは、ライトデータバスＷＤＢおよび／ＷＤＢを、電源電圧Ｖｃｃ３および接地電圧Ｖｓｓのいずれか一方ずつに設定する。たとえば、書込データＤＩＮのデータレベルがＬレベルである場合には、ライトデータバスＷＤＢにＬレベルデータを書込むためのデータ書込電流−Ｉｗが流される。データ書込電流−Ｉｗは、ライトコラム選択ゲートＷＣＳＧを介して、選択列のビット線ＢＬに供給される。
【０１１１】
選択列のビット線ＢＬに流されるデータ書込電流−Ｉｗは、短絡スイッチトランジスタ６２によって折返される。これにより、他方のビット線／ＢＬにおいては、反対方向のデータ書込電流＋Ｉｗが流される。ビット線／ＢＬを流れるデータ書込電流＋Ｉｗは、ライトコラム選択ゲートＷＣＳＧを介してライトデータバス／ＷＤＢに伝達される。
【０１１２】
さらに、ライトワード線ＷＷＬのうちのいずれか１本が、行選択結果に応じて選択状態（Ｈレベル：電源電圧Ｖｃｃ３）に活性化されて、データ書込電流Ｉｐが流される。この結果、対応するライトワード線ＷＷＬおよびビット線ＢＬ（／ＢＬ）の両方にデータ書込電流が流された選択メモリセルに対して、データ書込が実行される。選択列のビット線ＢＬおよび／ＢＬを折返して流されるデータ書込電流±Ｉｗの方向は、書込データＤＩＮのデータレベルに応じて反転される。
【０１１３】
データ書込時においては、リードワード線ＲＷＬは非選択状態（Ｌレベル）に維持される。なお、データ読出回路５２Ｒにおいては、データ書込時には、プリチャージ信号φｐｒはＨレベルに活性化される。一方、センス信号φｓはＬレベルに非活性化され、トリガパルスφｔｒはＨレベルに非活性化される。
【０１１４】
また、データ書込時においてもビット線プリチャージ信号ＢＬＰＲをＨレベルへ活性化することによって、データ書込時におけるビット線ＢＬおよび／ＢＬの電圧は、データ読出時のプリチャージ電圧レベルに相当する接地電圧Ｖｓｓに設定される。
【０１１５】
同様に、リードデータバスＲＤＢおよび／ＲＤＢは、データ読出時のプリチャージ電圧に相当する電源電圧Ｖｃｃ１に設定される。このように、非選択列に対応するビット線ＢＬ，／ＢＬと、リードデータバスＲＤＢ，／ＲＤＢとのデータ書込時における電圧を、データ読出に備えたプリチャージ電圧と一致させることによって、データ読出前に新たなプリチャージ動作の実行が不要となり、データ読出動作を高速化することができる。
【０１１６】
次に、データ読出およびデータ書込回路系の電源電圧レベルについて説明する。データ読出回路５１Ｒ，５２Ｒの動作電源電圧であるＶｃｃ１およびビット線ＢＬ，／ＢＬのプルアップ電圧であるＶｃｃ２は、ビット線振幅を小さくしてトンネル磁気抵抗素子の両端印加電圧を抑制するとともに、リードデータバスＲＤＢ，／ＲＤＢの振幅電圧を大きくするために、Ｖｃｃ１＞Ｖｃｃ２に設定される。すなわち、Ｖｃｃ３＞Ｖｃｃ１＞Ｖｃｃ２に設定される。
【０１１７】
一方、データ書込時においては、選択メモリセルのトンネル磁気抵抗素子ＴＭＲを十分に磁化する必要がある。このため、データ書込回路５１Ｗの動作電源電圧であるＶｃｃ３は、ライトデータバスＷＤＢ，／ＷＤＢを介して、十分なデータ書込電流を供給するために、電源電圧Ｖｃｃ１およびＶｃｃ２よりも高く設定される。
【０１１８】
たとえば、電源電圧Ｖｃｃ３には、ＭＲＡＭデバイス外部から供給される外部電源電圧をそのまま適用し、さらに、この外部電源電圧を図示しない電圧降下回路によって降下させて、電源電圧Ｖｃｃ１およびＶｃｃ２を発生する構成とすれば、上記の“Ｖｃｃ３＞Ｖｃｃ１＞Ｖｃｃ２”の関係に従う電源電圧を効率的に供給することができる。
【０１１９】
［実施の形態１の変形例］
図７は、メモリアレイ１０およびその周辺回路の実施の形態１の変形例に従う構成を詳細に説明するための回路図である。
【０１２０】
図７を参照して、実施の形態１の変形例に従う構成においては、データ書込回路５１Ｗに代えてデータ書込回路５２Ｗが設けられる点と、リードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍの配置が省略される点とが、実施の形態１に従う構成と比較して異なる。
【０１２１】
図８は、データ書込回路５２Ｗの構成を説明する回路図である。
図８を参照して、実施の形態１の変形例に従うデータ書込回路５２Ｗは、データ書込電流を供給するためのデータ書込回路５１Ｗの構成に加えて、プルアップ回路５３をさらに含む。
【０１２２】
プルアップ回路５３は、電源電圧Ｖｃｃ２とライトデータバスＷＤＢおよび／ＷＤＢとの間にそれぞれ配置されるプルアップトランジスタ１５７および１５８を有する。プルアップトランジスタ１５７および１５８は、たとえば、データ書込時においてＨレベルに活性化され、データ読出時においてＬレベルに非活性化される書込制御信号ＷＥをゲートに受けるＰ型ＭＯＳトランジスタで構成することができる。データ書込回路５１Ｗに相当する部分の構成は、図５に示したのと同様であるので、詳細な説明は繰り返さない。
【０１２３】
データ書込時においては、プルアップトランジスタ１５７および１５８はターンオフするので、データ書込回路５１Ｗと同様に、ライトデータバスＷＤＢおよび／ＷＤＢに対してデータ書込電流±Ｉｗを供給することができる。一方、データ読出時においては、データ書込回路５１Ｗに相当する部分によるデータ書込電流±Ｉｗの供給は停止され、ライトデータバスＷＤＢおよび／ＷＤＢの各々は、ターンオンしたプルアップトランジスタ１５７および１５８によって、電源電圧Ｖｃｃ２にプルアップされる。
【０１２４】
図９は、実施の形態１の変形例に従うデータ書込動作およびデータ読出動作を説明するタイミングチャートである。
【０１２５】
図９を参照して、実施の形態１の変形例に従う構成においては、データ読出時においても、選択列に対応するライトコラム選択線ＷＣＳＬがＨレベルに活性化される。この結果、電源電圧Ｖｃｃ２にプルアップされたライトデータバスＷＤＢおよび／ＷＤＢは、選択列のビット線ＢＬおよび／ＢＬとそれぞれ電気的に結合される。
【０１２６】
すなわち、実施の形態１の変形例に従う構成においては、選択列のビット線ＢＬおよび／ＢＬが、データ書込系回路（データ書込回路５２Ｗ）によってプルアップされる点が、実施の形態１に従う構成と異なる。電源電圧Ｖｃｃ２にプルアップされたビット線ＢＬ，／ＢＬおよび、リードゲートＲＧによって接地電圧Ｖｓｓに駆動されるリードデータバスＲＤＢ，／ＲＤＢにそれぞれ生じる電圧変化、ならびに、これらの電圧変化を検知することによるデータ読出動作は、図６に説明したのと同様であるので詳細な説明は繰返さない。
【０１２７】
また、データ書込時における動作についても、図６と同様であるので詳細な説明は繰返さない。
【０１２８】
実施の形態１の変形例に従う構成においては、リードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍの配置を省略して、選択列に対応するビット線ＢＬおよび／ＢＬを、効率的にプルアップすることができる。なお、ライトデータバスＷＤＢおよび／ＷＤＢは、データ書込時以外において電源電圧Ｖｃｃ２にプルアップしておくことができるので、データ読出開始時における動作速度の低下を招くことはない。
【０１２９】
なお、電源電圧Ｖｃｃ１、Ｖｃｃ２およびＶｃｃ３の電圧レベルについても、実施の形態１と同様に設定すればよい。
【０１３０】
［実施の形態２］
実施の形態２においては、外部との間で、多ビットデータを並列に授受するＭＲＡＭデバイスの構成について説明する。
【０１３１】
図１０は、メモリアレイ１０およびその周辺回路の実施の形態２に従う構成を説明する概略ブロック図である。
【０１３２】
図１０を参照して、実施の形態２に従うメモリアレイは、列方向に沿って配置されるＮ個（Ｎ：自然数）のメモリバンクＭＢ１〜ＭＢＮを有する。メモリバンクＭＢ１〜ＭＢＮの各々は、実施の形態１に従うメモリアレイ１０と同様の構成を有する。
【０１３３】
列方向に沿って、メモリバンクＭＢ１〜ＭＢＮで共有されるＭ個（Ｍ：自然数のデータバス対ＤＢＰ１〜ＤＢＰＭが配置される。たとえば、データバス対ＤＢＰ１は、相補のデータバスＤＢ１および／ＤＢ１を有する。以下においては、データバス対ＤＢＰ１〜ＤＢＰＭを総称して単にＤＢＰとも称し、データバスＤＢ１〜ＤＢＭを総称して単にデータバスＤＢとも称し、データバス／ＤＢ１〜／ＤＢＭを総称してデータバス／ＤＢとも称する。
【０１３４】
読出／書込制御回路５０，６０は、データバス対ＤＢＰ１〜ＤＢＰＭにそれぞれ対応して設けられる、データ読出回路ＲＤＶ１〜ＲＤＶＭとデータ書込回路ＷＤＶ１〜ＷＤＶＭとを有する。データ読出回路ＲＤＶ１〜ＲＤＶＭは、読出制御信号ＲＥ１〜ＲＥＭにそれぞれ応答して動作する。同様に、データ書込回路ＷＤＶ１〜ＷＤＶＭは、書込制御信号ＷＥ１〜ＷＥＭにそれぞれ応答して動作する。
【０１３５】
データ読出回路ＲＤＶ１〜ＲＤＶＭの各々には、図３および図４でそれぞれ説明したデータ読出回路５１Ｒおよび５２Ｒの構成を適用することができる。すなわち、データ読出回路５１Ｒおよび５２Ｒにおいて、リードデータバスＲＤＢおよび／ＲＤＢに代えて、対応するデータバスＤＢおよび／ＤＢの電圧を検知増幅する構成とすれば、同様のデータ読出が実行できる。
【０１３６】
特に、メモリバンクＭＢ１〜ＭＢＫの各々を実施の形態１と同様のリードゲートを用いてデータ読出を実行する構成とすることにより、センス電流Ｉｓの供給機能を有さない小型化に適したデータ読出回路５２Ｒを適用できるので、データ読出の高速化およびＭＴＪメモリセルの動作信頼性の確保とともに、多数のデータ読出回路が配置される構成において、チップ面積の削減を図ることができる。
【０１３７】
また、センス電流Ｉｓの供給機能を有するデータ読出回路５１Ｒを用いる場合には、従来の技術と同様に、データバスＤＢ（／ＤＢ）およびビット線ＢＬ（／ＢＬ）を介して、選択メモリセルにセンス電流Ｉｓを流すことによってデータ読出を行なうこともできる。
【０１３８】
データ書込回路ＷＤＶ１〜ＷＤＶＭの各々には、図５および図８にそれぞれ示したデータ書込回路５１Ｗおよび５２Ｗ構成を適用できる。すなわち、データ書込回路５１Ｗおよび５２Ｗにおいて、ライトデータバスＷＤＢおよび／ＷＤＢに代えて、対応するデータバスＤＢおよび／ＤＢの電圧を駆動する構成とすれば、同様のデータ書込が実行できる。
【０１３９】
特に、メモリバンクＭＢ１〜ＭＢＫの各々を実施の形態１と同様のリードゲートを用いてデータ読出を実行する構成とする場合には、データ書込回路５２Ｗを適用することによって、チップ面積の削減をさらに図ることができる。
【０１４０】
このような構成とすることにより、各データバス対ＤＢＰごとに独立に、選択メモリセルとの間でデータ授受を実行できる。したがって、同時に複数のデータバス対ＤＢＰを用いて、複数ビットの並列なデータ読出およびデータ書込を実行できる。
【０１４１】
データバス対ＤＢＰは、ｋ個（ｋ：自然数）のメモリセルごとに配置される。
図１１は、データバス対の配置を説明する回路図である。データバス対ＤＢＰ１〜ＤＢＰＭは同様に配置されるので、図１１においては、データバス対ＤＢＰ１の配置が代表的に示される。
【０１４２】
図１１を参照して、列デコーダ２５は、同一のデータバス対に対応するｋ個のメモリセル列間での列選択を実行するためのリードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｋおよびライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｋを選択的に活性化する。
【０１４３】
第１番目から第ｋ番目のメモリセル列の各々に対応して、実施の形態１と同様の、ライトコラム選択ゲートＷＣＳＧ、リードコラム選択ゲートＲＣＳＧ、リードゲートＲＧおよびリードドライブ選択ゲートＲＤＣＧが配置される。また、ＭＴＪメモリセルＭＣ、ダミーメモリセルＤＭＣ、短絡スイッチトランジスタ６２およびプリチャージトランジスタ６４の配置についても、図２に示したメモリアレイと同様である。
【０１４４】
リードコラム選択ゲートＲＣＳＧは、対応するリードコラム選択線ＲＣＳＬの活性化に応答して、データバスＤＢ１および／ＤＢ１と、対応するビット線ＢＬおよび／ＢＬを電気的に結合する。同様に、ライトコラム選択ゲートＷＣＳＧは、対応するライトコラム選択線ＷＣＳＬの電圧に応じて、対応するビット線ＢＬおよび／ＢＬを、データバスＤＢ１および／ＤＢ１それぞれを電気的に結合する。
【０１４５】
このような構成とすることにより、ｋ個のメモリセル列で、１つのデータバス対ＤＢＰを共有することができる。
【０１４６】
データバスＤＢ１および／ＤＢ１は、ビット線ＢＬ，／ＢＬと同一方向に沿って配置される。一方、リードコラム選択線ＲＣＳＬおよびライトコラム選択線ＷＣＳＬは、ビット線ＢＬ，／ＢＬと交差する方向（すなわち行方向）に沿って配置される。これにより、ビット線ＢＬ，／ＢＬと同一方向に配置される配線が集中するのを回避して、配線ピッチを確保することができる。
【０１４７】
再び図１０を参照して、メモリバンクＭＢ１〜ＭＢＮは、図示しないバンクアドレスに応じて選択される。選択されたメモリバンクにおいて、１回のデータ読出コマンドおよび１回のデータ書込コマンドによって、Ｍ′ビット（Ｍ′：Ｍ以下の自然数）の読出データＤＯＵＴおよび書込データＤＩＮのそれぞれが外部との間で授受される。
【０１４８】
したがって、データ読出時において、最大Ｍビットのデータを並列に読出すことができる。この結果、特にロジックと同一チップ上に混載されるシステムＬＳＩなどに適したＭＲＡＭデバイスを構成することができる。
【０１４９】
一方、データ書込時においては、比較的大きなデータ書込電流をビット線ＢＬ，／ＢＬに流す必要があるので、並列に書込まれる書込データのビット数（以下、「並列書込ビット数」とも称する）を多く取ると、これに比例してデータ消費電流も増大してしまう。特に、多ビットを並列に読出す構成において、並列に読出される読出データのビット数（以下、「並列読出ビット数」とも称する）を並列書込ビット数と同様とすれば、ピーク電流値が過大になり、電源系への負担が増大する。この結果、電源電圧バウンスの影響により、誤動作が発生してしまうおそれもある。
【０１５０】
したがって、実施の形態２に従う構成においては、コントロール回路５に含まれる書込選択回路６によって、並列書込ビット数を、並列読出ビット数よりも小さく設定する。
【０１５１】
たとえば、並列にＭ′ビットのデータ読出が実行される場合には、メモリアレイ１０において同時並列に書込まれるデータのビット数は、Ｎ′ビット（Ｎ′：Ｍ′より小さい自然数）に設定される。
【０１５２】
図１２は、コントロール回路５による、データ読出回路およびデータ書込回路の動作制御を説明するタイミングチャートである。
【０１５３】
図１２においては、一例として、データバス対ＤＢＰの配置本数Ｍと、１回のデータ読出動作およびデータ書込動作によって授受されるデータのビット数Ｍ′とが等しく、Ｍ＝Ｍ′＝８である場合について代表的に説明する。
【０１５４】
図１２（ａ）を参照して、データ読出時においては、時刻ｔｒ０に１回のデータ読出コマンドが開始されると、読出制御信号ＲＥ１〜ＲＥ８が同時に活性化されて、８ビット（Ｍ′ビット）のデータが並列に読出される。なお、このようなＭ＝Ｍ′の場合には、各データ読出回路を共通の読出制御信号ＲＥに応答して活性化する構成としてもよい。
【０１５５】
図１２（ｂ）を参照して、データ書込時においては、ピーク電流の増加を抑制するために、並列書込ビット数Ｎ′は、並列読出ビット数Ｍ′よりも小さく抑えられる。たとえば、１回のデータ書込コマンドが開始されると、書込選択回路６によって、時刻ｔｗ０、ｔｗ１、ｔｗ２およびｔｗ３にそれぞれ分割して、書込制御信号ＷＥ１〜ＷＥＭの一部ずつが活性化される。
【０１５６】
データ書込回路ＷＤＶ１〜ＷＤＶＭの各々は、対応する書込制御信号ＷＥの活性化および非活性化にそれぞれ応答して、活性化および非活性化される。活性化されたデータ書込回路においては、図５に示されるインバータ１５４〜１５６に対する動作電流の供給が実行されて、対応するデータバス対ＤＢＰを用いたデータ書込が実行される。一方、非活性化されたデータ書込回路においては、図５に示されるインバータ１５４〜１５６に対する動作電流の供給が停止される。
【０１５７】
図１２（ｂ）に示される例においては、２ビット（Ｎ′ビット）ずつのデータ書込が並列に実行される。すなわち、１回のデータ書込コマンドにおいて入力される８ビット（Ｍ′ビット）の書込データを４分割して、２ビット（Ｎ′ビット）ずつの並列なデータ書込を実行している。
【０１５８】
このように、メモリアレイ１０において、複数ビットのデータ読出およびデータ書込を可能な構成とした上で、並列書込ビット数Ｎ′を、並列読出ビット数Ｍ′よりも小さく設定し、あるいはＮ′＝１として、１ビットずつシリアルにアクセスする構成とすることにより、有効にデータ書込時のピーク電流を低減することができる。この結果、ＭＲＡＭデバイスにおいて、データ読出時のデータレートを向上させるとともに、データ書込時のピーク電流値を抑制して電源系への負担を減少することによって、動作信頼性を向上することができる。
【０１５９】
特に、Ｍ′ビットのデータ書込を行なう１回のデータ書込コマンドを、Ｎ′ビット（Ｎ′：Ｍ′より小さい自然数）ずつの並列書込を（Ｍ′／Ｎ′）回繰返して構成することより、１回のデータ読出コマンドの語長（ビット数）と、１回のデータ書込コマンドの語長（ビット数）とを揃えることができる。
【０１６０】
［実施の形態２の変形例］
図１３は、メモリアレイ１０およびその周辺回路の実施の形態２の変形例に従う構成を示す概略ブロック図である。
【０１６１】
実施の形態２の変形例に従う構成においては、データバス対ＤＢＰは、リードデータバス対ＲＤＢＰおよびライトデータバス対ＷＤＢＰに分割される。さらに、メモリアレイ１０全体における、リードデータバス対ＲＤＢＰの配置本数と、ライトデータバス対ＷＤＢＰの配置本数とは異なる。
【０１６２】
図１３においては、メモリアレイ１０全体において、Ｍ個のリードデータバス対ＲＤＢＰ１〜ＲＤＢＰＭと、Ｈ個（Ｈ：Ｈ＜Ｍの自然数）のライトデータバス対ＷＤＢＰ１〜ＷＤＢＰＨが配置される構成が示される。
【０１６３】
リードデータバス対ＲＤＢＰ１〜ＲＤＢＰＭの各々は、実施の形態２に従う構成と同様に、ｋ個のメモリセル列ごとに配置されるものとする。一方、ライトデータバス対ＷＤＢＰ１〜ＷＤＢＰＨの各々は、ｋ′個（ｋ′：ｋ′＞ｋの自然数）のメモリセル列ごとに配置される。
【０１６４】
リードデータバス対ＲＤＢＰ１〜ＲＤＢＰＭのそれぞれに対応して、データ読出回路ＲＤＶ１〜ＲＤＶＭが実施の形態２と同様に配置される。同様に、ライトデータバス対ＷＤＢＰ１〜ＷＤＢＰＨのそれぞれに対応して、データ書込回路ＷＤＶ１〜ＷＤＶＨが実施の形態２の構成と同様に配置される。その他の部分の構成は、実施の形態２と同様であるので詳細な説明は繰返さない。
【０１６５】
このような構成とすることにより、並列書込ビット数が並列読出ビット数よりも小さいことを前提とする構成において、データ書込回路ＷＤＶの配置個数を削減することができる。これにより、レイアウトの自由度が向上し、ＭＲＡＭデバイスのチップ面積削減を図ることができる。
【０１６６】
さらに、ライトデータバス対ＷＤＢＰとリードデータバス対ＲＤＢＰとの配置本数の比率を適正に設定すれば、データ書込回路およびデータ読出回路における活性化の選択制御を行なう必要がなくなる。たとえば、ライトデータバス対ＷＤＢＰの配置本数を並列書込ビット数と等しく設定し（Ｈ＝Ｎ′）、さらに、リードデータバス対ＲＤＢＰの配置本数を並列読出ビット数と等しく設定（Ｍ＝Ｍ′）することによって、データ読出時において各データ読出回路を、共通の読出制御信号ＲＥに基づいて並列に活性化する一方で、データ書込時において各データ書込回路を共通の書込制御信号ＷＥに応答して並列に活性化する構成としても、実施の形態２と同様の効果を得ることができる。これにより、各データ書込回路および各データ読出回路の動作制御が簡易化される。
【０１６７】
また、実施の形態２と同様に、Ｍ′ビットのデータ書込を行なう１回のデータ書込コマンドを、Ｎ′ビット（Ｎ′：Ｍ′より小さい自然数）ずつの並列書込を（Ｍ′／Ｎ′）回繰返して構成することより、１回のデータ読出コマンドの語長（ビット数）と、１回のデータ書込コマンドの語長（ビット数）とを揃えることができる。
【０１６８】
特に、上述したように、Ｈ＝Ｎ′およびＭ＝Ｍ′とした上で、ライトデータバス対ＷＤＢＰおよびリードデータバス対ＲＤＢＰの配置本数の比率である（Ｍ／Ｈ）が整数となるように定め、かつ、１回のデータ書込コマンドに対応して、Ｈビットの並列なデータ書込を、異なるメモリバンクをそれぞれ用いて（Ｍ／Ｈ）回繰り返し実行する構成とすれば、各データ書込回路および各データ読出回路における活性化の選択制御を行なうことなく、１回のデータ読出コマンドの語長（ビット数）と、１回のデータ書込コマンドの語長（ビット数）とを揃えることができる。
【０１６９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７０】
【発明の効果】
請求項１および２に記載の薄膜磁性体記憶装置は、選択メモリセルを流れるデータ読出電流の経路に寄生容量の大きい読出データ線を含むことなく、読出ゲート回路（リードゲート）によって読出データ線（リードデータバス）の電位を駆動するので、センス電流経路のＲＣ負荷を軽減できる。さらに、ＭＴＪメモリセル中の磁気記憶部（トンネル磁気抵抗素子）の両端印加電圧は、トンネル膜層（トンネルバリア）の信頼性を考慮して、所定電圧以下に抑制されるので、ＭＴＪメモリセルの動作信頼性を確保した上で、データ読出の高速化を図ることができる。
【０１７１】
請求項３記載の薄膜磁性体記憶装置は、選択列に対応するビット線のみを選択的に駆動するので、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電力を削減できる。
【０１７２】
請求項４記載の薄膜磁性体記憶装置は、データ書込時に列選択を実行するための列選択ゲートを共用して、データ読出時において選択列に対応するビット線のみを選択的に駆動できる。したがって、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電力の削減とともに、チップ面積を削減できる。
【０１７３】
請求項５記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、読出データ線の振幅電圧を大きくしてデータ読出の高速化を図ることができる。
【０１７４】
請求項６記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する効果に加えて、非選択列のビット線における放電電流の発生を防止して、消費電流の削減を図ることができる。
【０１７５】
請求項７および８に記載の薄膜磁性体記憶装置は、選択メモリセルを流れるデータ読出電流の経路に寄生容量の大きい読出データ線を含むことなく、読出ゲート回路（リードゲート）によって読出データ線（リードデータバス）の電位を駆動するので、センス電流経路のＲＣ負荷を軽減できる。さらに、ＭＴＪメモリセル中の磁気記憶部（トンネル磁気抵抗素子）の両端印加電圧は、トンネル膜層（トンネルバリア）の信頼性を考慮して、所定電圧以下に抑制される一方で、データ書込回路の電源電圧は、十分なデータ書込電流を供給するために高く設定される。したがって、ＭＴＪメモリセルの動作信頼性を確保した上で、データ書込およびデータ読出の高速化を図ることができる。
【０１７６】
請求項９記載の薄膜磁性体記憶装置は、請求項７記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込回路の電源電圧を効率的に供給できる。
【０１７７】
請求項１０記載の薄膜磁性体記憶装置は、請求項７記載の薄膜磁性体記憶装置が奏する効果に加えて、読出データ線の電圧振幅を大きくしてデータ読出の高速化を図ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 メモリアレイおよびその周辺回路の実施の形態１に従う構成を詳細に説明するための回路図である。
【図３】 図２に示されるデータ読出回路の構成を示す回路図である。
【図４】 図２に示されるデータ読出回路の他の構成例を示す回路図である。
【図５】 図２に示されるデータ書込回路の構成を示す回路図である。
【図６】 実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
【図７】 メモリアレイおよびその周辺回路の実施の形態１の変形例に従う構成を詳細に説明するための回路図である。
【図８】 図７に示されるデータ書込回路の構成を説明する回路図である。
【図９】 実施の形態１の変形例に従うデータ書込動作およびデータ読出動作を説明するタイミングチャートである。
【図１０】 メモリアレイおよびその周辺回路の実施の形態２に従う構成を説明する概略ブロック図である。
【図１１】 図１０に示されるデータバス対の配置を説明する回路図である。
【図１２】 コントロール回路による、データ読出回路およびデータ書込回路の動作制御を説明するタイミングチャートである。
【図１３】 メモリアレイおよびその周辺回路の実施の形態２の変形例に従う構成を示す概略ブロック図である。
【図１４】 ＭＴＪメモリセルの構成を示す概略図である。
【図１５】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図１６】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１７】 データ書込時におけるデータ書込電流の方向と磁化方向との関係を説明する概念図である。
【図１８】 行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
【符号の説明】
５ コントロール回路、６ 書込選択回路、１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ ワード線ドライバ、４０ ワード線電流制御回路、５０，６０ 読出／書込制御回路、５１Ｗ，５２Ｗ，ＷＤＶ１〜ＷＤＶＭデータ書込回路、５１Ｒ，５２Ｒ，ＲＤＶ１〜ＲＤＶＭ データ読出回路、５３ プルアップ回路、ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ ビット線、ＢＬＰ１〜ＢＬＰｍ ビット線対、ＤＢ１，／ＤＢ１〜ＤＢＭ，／ＤＢＭ データバス、ＤＢＰ１〜ＤＢＰＭ データバス対、ＤＭＣ ダミーメモリセル、ＤＲＷＬ１，ＤＲＷＬ２ ダミーリードワード線、Ｉｐ，±Ｉｗ データ書込電流、Ｉｓ センス電流、ＭＢ１〜ＭＢＮ メモリバンク、ＭＣ メモリセル、ＲＣＤＧ１〜ＲＣＤＧｍ リードドライブ選択ゲート、ＲＣＳＬ１〜ＲＣＳＬｍ リードコラム選択線、ＲＤＢ，／ＲＤＢ，ＲＤＢ１〜ＲＤＢＭ，／ＲＤＢ１〜／ＲＤＢＭ リードデータバス、ＲＤＢＰ，ＲＤＢＰ１〜ＲＤＢＰＭ リードデータバス対、ＲＥ１〜ＲＥＭ 読出制御信号、ＲＧ１〜ＲＧｍ リードゲート、ＲＷＬ１〜ＲＷＬｎ リードワード線、ＴＭＲ トンネル磁気抵抗素子、Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３ 電源電圧、Ｖｓｓ 接地電圧、ＷＣＳＧ１〜ＷＣＳＧｍ ライトコラム選択ゲート、ＷＤＢ，／ＷＤＢ，ＷＤＢ１〜ＷＤＢＨ，／ＷＤＢ１〜／ＷＤＢＨ ライトデータバス、ＷＤＢＰ，ＷＤＢＰ１〜ＷＤＢＰＨ ライトデータバス対、ＷＥ１〜ＷＥＭ 書込制御信号、ＷＷＬ１〜ＷＷＬｎ ライトワード線。
Claims (10)
- 各々が記憶データを保持するための複数のメモリセルを備え、
各前記メモリセルは、
前記記憶データのレベルに応じて電気抵抗が変化する磁気記憶部と、
データ読出時において選択的にオンするアクセスゲートとを含み、
前記複数のメモリセルから、データ読出またはデータ書込の対象に選択された選択メモリセルをアドレス信号に応じて指定するためのデコード部と、
前記複数のメモリセルの所定区分ごとに配置され、データ読出時において、前記選択メモリセルのアクセスゲートのターンオンに応答して、前記選択メモリセルの磁気記憶部を介して第１の電圧と結合されるビット線と、
データ読出時において、前記ビット線を、前記選択メモリセルの両端への印可電圧が所定電圧以下となるように定められた第２の電圧と電気的に結合するためのビット線駆動部と、
前記複数のメモリセルによって共有される、前記選択メモリセルからの読出データを伝達するための読出データ線と、
前記読出データ線の電圧を、前記選択メモリセルと結合されたビット線の電圧に応じた駆動力によって固定電圧へ駆動するための読出ゲート回路と、
前記読出データ線の電圧を検知および増幅して、前記読出データを生成するためのデータ読出回路とをさらに備える、薄膜磁性体記憶装置。 - 前記磁気記憶部は、
固定された磁化方向を有する固定磁化層と、
データ書込電流によって生じた磁界によって、前記記憶データのレベルに応じた方向に磁化される自由磁化層と、
前記固定磁化層と前記自由磁化層との間に形成され、データ読出電流を通過させるためのトンネル膜層とを有し、
前記電気抵抗は、前記固定磁化層および前記自由磁化層のそれぞれの磁化方向の相対関係に応じて変化し、
前記所定電圧は、前記トンネル膜層の信頼性を考慮して定められる、請求項１に記載の薄膜磁性体記憶装置。 - 前記複数のメモリセルは行列状に配置され、
前記ビット線は、前記複数のメモリセルの各列ごとに設けられ、
前記ビット線駆動部は、前記各列ごとに設けられ、対応するビット線と前記第２の電圧との間に電気的に結合される列選択ゲートを含み、
前記列選択ゲートは、前記デコード部の指示に応じて、対応する列が選択メモリセルを含む場合にオンする、請求項１に記載の薄膜磁性体記憶装置。 - 前記複数のメモリセルは行列状に配置され、
前記ビット線は、前記複数のメモリセルの各列ごとに設けられ、
前記薄膜磁性体記憶装置は、
データ書込電流を伝達するための書込データ線と、
前記書込データ線に前記データ書込電流を供給するためのデータ書込回路と、
前記各列ごとに設けられ、対応する列が選択メモリセルを含む場合に、対応するビット線を前記書込データ線と電気的に結合するための書込列選択ゲートとをさらに備え、
前記ビット線駆動部は、前記データ読出時において前記書込データ線と前記第２の電圧を結合するためのプルアップ回路を有し、
前記プルアップ回路は、前記データ書込時において、前記書込データ線と前記第２の電圧とを切り離す、請求項１に記載の薄膜磁性体記憶装置。 - 前記データ読出回路は、第３の電圧の供給を受けて動作し、
前記第３の電圧は、前記第２の電圧よりも高い、請求項１に記載の薄膜磁性体記憶装置。 - 前記第１の電圧は、接地電圧であり、
前記ビット線は、データ読出前に前記接地電圧にプリチャージされる、請求項１に記載の薄膜磁性体記憶装置。 - 各々が記憶データを保持するための複数のメモリセルを備え、
各前記メモリセルは、
データ書込電流によって生じた磁界によって前記記憶データのレベルに応じた方向に磁化されるとともに、前記磁化の方向に応じて電気抵抗が変化する磁気記憶部と、
データ読出時において選択的にオンするアクセスゲートとを含み、
前記複数のメモリセルから、データ読出またはデータ書込の対象に選択された選択メモリセルをアドレス信号に応じて選択するためのデコード部と、
前記記憶データのレベルに応じた電気信号を伝達するために前記複数のメモリセルの所定区分ごとに配置され、データ読出時において、前記選択メモリセルのアクセスゲートのターンオンに応答して、前記選択メモリセルの磁気記憶部を介して第１の電圧と結合されるビット線と、
データ読出時において、前記選択メモリセルの両端への印可電圧が所定電圧以下となるように定められた第２の電圧と電気的に結合するためのビット線駆動部と、
前記複数のメモリセルによって共有される、前記選択メモリセルからの読出データを伝達するための読出データ線と、
前記読出データ線の電圧を、前記選択メモリセルと結合されたビット線の電圧に応じた駆動力によって固定電圧へ駆動するための読出ゲート回路と、
前記読出データ線の電圧を検知および増幅して、前記読出データを生成するためのデータ読出回路と、
前記第２の電圧よりも高い第３の電圧によっての供給を受けて動作し、データ書込時において、前記選択メモリセルに対応するビット線にデータ書込電流を供給するためのデータ書込回路とをさらに備える、薄膜磁性体記憶装置。 - 前記磁気記憶部は、
固定された磁化方向を有する固定磁化層と、
前記データ書込電流によって生じた磁界に応じた方向に磁化される自由磁化層と、
前記固定磁化層と前記自由磁化層との間に形成され、データ読出電流を通過させるためのトンネル膜層とを有し、
前記電気抵抗は、前記固定磁化層および前記自由磁化層のそれぞれの磁化方向の相対関係に応じて変化し、
前記所定電圧は、前記トンネル膜層の信頼性を考慮して定められる、請求項７に記載の薄膜磁性体記憶装置。 - 前記第３の電圧は、前記薄膜磁性体記憶装置の外部から供給される外部電源電圧が直接適用される、請求項７に記載の薄膜磁性体記憶装置。
- 前記データ読出回路は、第４の電圧の供給を受けて動作し、
前記第４の電圧は、前記第３の電圧より低く、かつ前記第２の電圧よりも高い、請求項７に記載の薄膜磁性体記憶装置。
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Citations (2)
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|---|---|---|---|---|
| JP2000315383A (ja) * | 1999-04-30 | 2000-11-14 | Nec Corp | 磁気ランダムアクセスメモリ回路 |
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