JP3845096B2

JP3845096B2 - 磁気記憶装置

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Publication number: JP3845096B2
Application number: JP2004035402A
Authority: JP
Inventors: 亮介滝澤; 賢二土田; 佳久岩田; 恒夫稲場
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Current assignee: Toshiba Corp
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Filing date: 2004-02-12
Publication date: 2006-11-15
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Description

本発明は、磁気記憶装置に関し、詳しくは、例えば磁気記憶装置のメモリセルから読み出しビット線の回路構成に関する。

磁気ランダムアクセスメモリ（Magnetic Random Access Memory: MRAM）のＴＭＲ（Tunneling Magneto Resistive）効果を用いたセルは、例えばＭＴＪ（Magnetic Tunnel Junction）素子と、一端がＭＴＪ素子と接続され、他端がグランド電位線と接続された選択トランジスタから構成される。

磁気記憶装置の情報の読み出しは、良好なＭＲ比を利用して低電圧での利用が可能である。しかしながら、センスアンプは従来からのｎ型ＭＯＳ（metal oxide semiconductor）トランジスタやＣＭＯＳトランジスタを用いるため、電源電圧の低下に伴ってビット線電圧がトランジスタの閾値に近くなると、高速読み出しができなくなったり、読み出し不能となる現象が生じる。そこで読み出し信号量、すなわちビット線の振幅に対し、センスアンプの振幅を大きくするための機構が必要となる。このようなセンスアンプのオーバードライブ技術は、K. Gotoh et al., Symposium On VLSI cir., June, 1996のA 0.9V Sense-Amplifier Driver for High-Speed Gb-Scale DRAMs（非特許文献１）やK-C Lee et al., Symposium On VLSI Cir. June, 1996のLow Voltage High Speed Circuit Designs for Giga-bit DRAMs（非特許文献２）に記載されている。このような手法を用いることにより、読み出しマージンを増大させることができる。しかしながら、これらの技術は、ＤＲＡＭ（dynamic RAM）に関するものであるため、ＭＲＡＭにそのまま適用すると、以下のような問題を生じる。すなわち、ＭＲＡＭに適用すると、読み出しビット線のオーバードライブにより増幅された電圧がＭＴＪ素子に印加され、この結果、ＭＴＪ素子の絶縁膜が劣化したり、破損されたりする恐れがある。特に、ＭＲＡＭの小型化により、ＭＴＪ素子の絶縁膜が薄くなることにより絶縁耐圧が低下している（例えば１０［ＭＶ／ｃｍ］）ため、この問題は顕著になる。

この出願の発明に関連する先行技術文献情報としては次のものがある。
米国特許第6,185,14４Ｂ1号明細書 K. Gotoh et al.、A 0.9V Sense-Amplifier Driver for High-Speed Gb-Scale DRAMs、Symposium On VLSI Circuits Digest of Technical Papers、June, 1996、p.108-109 K-C Lee et al.、Low Voltage High Speed Circuit Designs for Giga-bit DRAMs、Symposium On VLSI Circuits Digest of Technical Papers、June, 1996、p.104-105

本発明は、オーバードライブ技術を用いたビット線電位の増幅とＭＴＪ素子の保護との両立が可能な磁気記憶装置を提供しようとするものである。

本発明の第１の視点による磁気記憶装置は、ＭＴＪ素子を有し、一端を接地電位線と選択的に電気的に接続されるメモリセルと、前記メモリセルの他端と電気的に接続された第１ビット線と、前記第１ビット線の電位と、前記第１ビット線と相補な第２ビット線の電位と、の間の電位差を内部電源電位と接地電位との間の電位差以上まで増幅するセンスアンプと、前記ＭＴＪ素子を前記接地電位線と前記センスアンプとの間における電気的な接続から切断するための接続回路と、を具備することを特徴とする。

本発明の第２の視点による磁気記憶装置は、ＭＴＪ素子と、前記ＭＴＪ素子の一端を接地電位線と選択的に電気的に接続するスイッチング素子と、を有するメモリセルと、前記メモリセルと電気的に接続された第１ビット線と、前記第１ビット線の電位と、前記第１ビット線と相補な第２ビット線の電位と、の間の電位差を内部電源電位と接地電位との間の電位差以上まで増幅するセンスアンプと、前記センスアンプが前記電位差を増幅するに先立ち前記スイッチング素子を切断状態とすることにより前記メモリセルをフローティング状態にする制御回路と、を具備することを特徴とする。

本発明によれば、低電圧時にセンスアンプを動作させるために必要となるオーバードライブ技術を用いて高マージンの読み出し動作を可能としつつ、ＭＴＪ素子ＭＴＪに高電圧が印加されることに起因したＭＴＪ素子ＭＴＪの劣化、破壊を防止可能な磁気記憶装置を提供できる。

以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１実施形態）
図１は、本発明の第１実施形態に係る磁気記憶装置を示すブロック図である。図１に示すように、例えばマトリクス状に配置された複数のメモリセルＭＣを有するメモリセルアレイＭＣＡが設けられる。各メモリセルＭＣは、ＭＴＪ素子と選択トランジスタ（何れも図示せぬ）とから構成される。ＭＴＪ素子は、２枚の強磁性体膜と、これらに挟まれた絶縁膜とからなる積層構造と、を有し、スピン偏局トンネル効果による磁気抵抗の変化を利用して情報を記録する。

ＭＴＪ素子を交差点として、２枚の強磁性体層を間隔を有して挟むように、ビット線ＢＬと書き込みワード線ＷＷＬが設けられる。選択トランジスタのゲートには、メモリセルＭＣを選択するための読み出しワード線ＷＬが接続される。読み出しワード線ＷＬ、および書き込みワード線ＷＷＬの電位はロウデコーダＲＤにより制御される。

ＭＴＪ素子への情報の書き込みは、ビット線ＢＬおよび書き込みワード線ＷＷＬが合成磁界により２枚の強磁性体膜の相対的なスピンの向きを変えることにより行われる。情報の読み出しは、例えば選択されたセルの２枚の強磁性体膜に電圧を印加し、これを流れる電流から抵抗値を読み取ることにより行われる。または、定電流を選択セルのＭＴＪ素子に流し、２枚の強磁性体膜間の電圧を読み出すことによっても可能である。

各メモリセルＭＣは、また、ビット線ＢＬと接続される。ビット線ＢＬ上の、メモリセルアレイＭＣＡとセンスアンプＳＡとの間には、メモリセル接続制御回路１が設けられる。メモリセル接続制御回路１は、制御回路２の制御に応じて、メモリセル接続制御回路１が有する複数の経路の導通、非導通を制御する。センスアンプＳＡは、ビット線対ごとに設けられる。カラムデコーダＣＤは、例えば、外部から供給されるアドレス信号に応じて所定のビット線（ビット線対）のみが動作するように、ビット線の電位を制御する。

読み出し動作は、概略、以下のように行われる。すなわち、まず、ロウデコーダＲＤにより、読み出しの対象となるメモリセルＭＣと接続された読み出しワード線ＷＬが選択される。次に、対象のメモリセルＭＣに読み出し電圧が印加され、このメモリセルＭＣと接続されたビット線と接続されたセンスアンプＳＡが動作するようにカラムデコーダＣＤが動作する。次に、センスアンプＳＡがビット線ＢＬ上の電位を増幅することにより、データが読み出される。

図２は、図１の磁気記憶装置の主要部の回路構成を示す図である。図２に示すように、ビット線ＢＬと、ビット線ＢＬと相補なビット線／ＢＬ（記号／は否定論理を示す。以下同じ。）が設けられる。ビット線ＢＬ、／ＢＬの間には、プリチャージ回路３が接続される。プリチャージ回路３は、スタンバイ状態時にビット線ＢＬ、／ＢＬを所定の電位、例えば、内部電源電位Ｖｄと接地電位Ｖｓｓとの中間値Ｖｄ／２に固定する機能を有する。内部電源電位Ｖｄは、電源電位Ｖｃｃを降圧することにより生成される電位である。プリチャージ回路３は、例えば直列接続された２つのｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２により構成され、トランジスタＱＮ１、ＱＮ２の接続ノードは電位Ｖｄ／２を供給する電位発生回路４ａと接続される。トランジスタＱＮ１、ＱＮ２のゲートには、信号線ＰＣが接続され、信号線ＰＣ上の信号（電位）は制御回路２により制御される。

ビット線ＢＬ、／ＢＬにメモリセルＭＣがそれぞれ接続される。メモリセルＭＣは、直列接続されたＭＴＪ素子ＭＴＪと選択トランジスタＱとから構成される。選択トランジスタＱのゲートには、読み出しワード線（以下、単にワード線）ＷＬが接続される。ＭＴＪ素子ＭＴＪの、選択トランジスタＱとの接続ノードと反対の端部はビット線ＢＬ（ビット線／ＢＬ）に接続される。選択トランジスタの、ＭＴＪ素子との接続ノードと反対の端部は接地される。

ビット線対ＢＬ、／ＢＬの間には、読み出し電位供給回路５が接続される。読み出し電位供給回路５は、読み出しの際に、メモリセルＭＣに読み出し電圧（内部電源電位Ｖｄ−接地電位Ｖｓｓ）を印加するとともに、ビット線ＢＬ、／ＢＬの電位をリファレンス電位（例えば、電位Ｖｄ／２）とする機能を有する。読み出し電位供給回路５は、例えば直列接続された４つのｐ型ＭＯＳトランジスタＱＰ１〜ＱＰ４から構成される。トランジスタＱＰ１、ＱＰ４のゲートには、信号線ＳＩが接続され、信号線ＳＩ上の信号は制御回路２により制御される。トランジスタＱＰ２、ＱＰ３の接続ノードは内部電源電位Ｖｄを供給する電位発生回路４ｂと接続される。トランジスタＱＰ２、ＱＰ３のゲートにはカレントミラー電流源が供給する電流Ｉｌｏａｄが供給される。

ビット線ＢＬ、／ＢＬの経路中に、メモリセル接続制御回路１が挿入される。すなわち、ビット線ＢＬ、／ＢＬは、メモリセル接続制御回路１のメモリセル側の部分（ビット線ＢＬ、／ＢＬ）と、センスアンプ側の部分（信号線ＳＮ、／ＳＮ）とに分離される。メモリセル接続制御回路１は、信号線ＩＳＯ上の信号により、ビット線ＢＬと信号線ＳＮ、およびビット線／ＢＬと信号線／ＳＮとの接続を制御する。信号線ＩＳＯの信号は、制御回路２により制御される。メモリセル接続制御回路１は、典型的には、ビット線ＢＬ、／ＢＬ上にそれぞれ設けられたｎ型のＭＯＳトランジスタＱＮ３、ＱＮ４から構成され、信号線ＩＳＯはトランジスタＱＮ３、ＱＮ４のゲートに接続される。

信号線ＢＬ、／ＢＬの間には、センスアンプＳＡが接続される。センスアンプＳＡは、ビット線ＢＬ、／ＢＬ間の電位差を、内部電源電位Ｖｄと接地電位Ｖｓｓとの差以上に増幅するオーバードライブ機能を有する。すなわち、センスアンプＳＡには、電位発生回路４ｃから、センスアンプ供給電位Ｖｕｐ（＝Ｖｄ＋Δ）が供給され、センスアンプＳＡは、ビット線ＢＬ、／ＢＬの一方の電位を電位Ｖｓｓとし、他方をＶｕｐまで増幅する。電位Ｖｕｐは、内部電源電位Ｖｄを昇圧することにより発生させることができる。または、電源電位Ｖｃｃをそのまま用いても良い。

センスアンプＳＡは、例えば直列接続された２つのｎ型ＭＯＳトランジスタＱＮ５、ＱＮ６、直列接続された２つのｐ型ＭＯＳトランジスタＱＰ５、ＱＰ６から構成される。トランジスタＱＮ５、ＱＮ６は信号線ＳＮ、／ＳＮ間に接続され、同様にトランジスタＱＰ５、ＱＰ６も信号線ＳＮ、／ＳＮ間に接続される。トランジスタＱＮ５、ＱＰ５のゲートは信号線／ＳＮと接続され、トランジスタＱＮ６、ＱＰ６のゲートは信号線ＳＮと接続される。

トランジスタＱＰ５、ＱＰ６間の接続ノードは、ｐ型トランジスタＱＰ７、ＱＰ８のそれぞれの一端と接続される。トランジスタＱＰ７の他端には電位発生回路４ａから電位Ｖｄ／２が供給され、トランジスタＱＰ８の他端には電位発生回路４ｃから電位Ｖｕｐが供給される。トランジスタＱＰ７、ＱＰ８のゲートは、信号線ＳＣ１、ＳＣ２とそれぞれ接続され、信号線ＳＣ１、ＳＣ２上の信号は制御回路２により制御される。

トランジスタＱＮ５、ＱＮ６間の接続ノードは、ｎ型トランジスタＱＮ７、ＱＮ８のそれぞれの一端と接続される。トランジスタＱＮ７の他端には、電位発生回路４ａから電位Ｖｄ／２が供給される。トランジスタＱＮ８の他端は接地される。トランジスタＱＮ７、ＱＮ８のゲートは、信号線ＳＣ３、ＳＣ４とそれぞれ接続され、信号線ＳＣ３、ＳＣ４の電位は制御回路２により制御される。

信号線ＳＮ、／ＳＮの他端は、トランジスタＱＮ９、ＱＮ１０を介して、それぞれデータ線（図示せぬ）と接続される。トランジスタＱＮ９、ＱＮ１０のゲートには制御回路２からの信号線ＣＳＬが接続される。

図３は、カレントミラー電流源回路を示す回路図である。図３のカレントミラー電流源回路の出力が、図２の読み出し電位供給回路５に供給される電流Ｉｌｏａｄを発生する。図３に示すように、電位Ｖｄを発生する電位発生回路４ｂとの接続端は、ｐ型ＭＯＳトランジスタＱＰ９の一端と接続される。トランジスタＱＰ９の他端は、出力端とされ、また定電流源Ｉを介して接地され、またトランジスタＱＰ９のゲートと接続される。

次に、図４を参照して図２の磁気記憶装置の動作について説明する。図４は図２の磁気記憶装置の主要部の電位を示すタイミングチャートである。例として、２つのＭＴＪ素子ＭＴＪが相補な情報を記憶しており、２つのメモリセルにより１ビットの情報を記憶する場合について説明する。すなわち、例えばビット線ＢＬと接続されたメモリセルＭＣが“０”情報を記憶し、ビット線／ＢＬと接続されたメモリセルが“１”情報を記憶する場合を“０”情報を意味し、逆の場合に“１”情報であるとする。したがって、以下の読み出しの動作に先立ち、２つのメモリセルＭＣに既に相補な情報が記憶されているものとする。

図４に示すように、スタンバイ時、信号線ＰＣ上の電位（単に信号線ＰＣ、以下同）はハイレベル（電位Ｖｄ）とされているためプリチャージ回路３がオンしており、ビット線ＢＬ、／ＢＬは電位Ｖｄ／２とされている。信号ＳＩはハイレベルとされているため、読み出し電位供給回路５はオフしている。ワード線ＷＬはローレベル（電位Ｖｓｓ）とされている。信号ＩＳＯはハイレベルとされているため、ビット線ＢＬと信号線ＳＮが接続され、ビット線／ＢＬと信号線／ＳＮとが接続され、この結果、ビット線ＢＬ、／ＢＬの電位は、信号ＳＮ、／ＳＮと同じである。

また、信号ＳＣ１、ＳＣ４は電位Ｖｓｓとされ、信号ＳＣ２は電位Ｖｕｐとされ、信号ＳＣ３は電位Ｖｄとされている。このため、トランジスタＱＮ５、ＱＮ６の接続ノードの電位ＳＡＮ、およびトランジスタＱＰ５、ＱＰ６の接続ノードの電位（センスアンプ供給電位）ＳＡＰは、電位Ｖｄ／２とされている。

情報の読み出しに際し、タイミングＴ１において、信号ＰＣがローレベルとされ、選択セルと接続されたワード線ＷＬの電位がハイレベルとされ、信号ＳＩがローレベルとされる。この結果、メモリセルＭＣに読み出し電位が供給され、ビット線ＢＬ、／ＢＬにそれぞれ接続されたＭＴＪ素子ＭＴＪが有する情報に応じた抵抗値の違いによって、ビット線ＢＬ、／ＢＬの電位が上昇または下降する。この際、センスアンプ供給電位ＳＡＰ、ＳＡＮはともにＶｄ／２であるので、センスアンプＳＡは動作を開始しない。

次に、ビット線ＢＬ、／ＢＬの電位が十分に変化するのに要する時間の経過後、タイミングＴ２において、信号ＩＳＯがローレベルとされることにより、メモリセルＭＣとセンスアンプＳＡとが非接続とされる。

次に、タイミングＴ３において、信号ＳＣ２、ＳＣ３が電位Ｖｓｓとされ、信号ＳＣ１が電位Ｖｕｐとされ、信号ＳＣ４が電位Ｖｄとされることにより、センスアンプ供給電位ＳＡＰは電位Ｖｕｐとされ、センスアンプ供給電位ＳＡＮは電位Ｖｓｓとされる。この結果、センスアンプＳＡが動作を開始し、信号ＳＮ、／ＳＮの一方が電位Ｖｕｐまで上昇し、他方が電位Ｖｓｓまで下降する。次に、図２のトランジスタＱＮ９、ＱＮ１０がオンとされることにより（図示せぬ）、信号ＳＮ、／ＳＮが、データ線に読み出される。

次に、タイミングＴ４において、ＳＣ１、ＳＣ４は電位Ｖｓｓとされ、信号ＳＣ２は電位Ｖｕｐとされ、信号ＳＣ３は電位Ｖｄとされる。このため、センスアンプ供給電位ＳＡＰ、ＳＡＮが電位Ｖｄ／２とされることにより、センスアンプＳＡの動作が停止し、合わせて信号ＳＮ、／ＳＮが電位Ｖｄ／２へと変化する。

次に、タイミングＴ５において、信号ＰＣがハイレベルとされ、信号ＳＩがハイレベルとされ、ワード線ＷＬがローレベルとされる。よって、信号線ＳＮ、／ＳＮが電位Ｖｄ／２にプリチャージされる。

この後、タイミングＴ６において、信号ＩＳＯがハイレベルとされることによりビット線ＢＬ、／ＢＬと信号線ＳＮ、／ＳＮとが接続されて、スタンバイ状態へ移行する。上記タイミングＴ１〜Ｔ６までの動作で、読み出し動作の１サイクルが定義される。すなわち、ＭＲＡＭの場合、非破壊読み出しのため、ＤＲＡＭの場合の再書き込み動作は不要である。

本発明の第１実施形態に係る磁気記憶装置によれば、メモリセルＭＣからビット線ＢＬ、／ＢＬに情報が読み出された後、メモリセルＭＣとセンスアンプＳＡとの接続が切断された後、オーバードライブ技術を用いてセンス増幅が行われる。このため、オーバードライブによって信号線ＳＮ、／ＳＮの電位が電位Ｖｄ以上となったとしても、この電位がＭＴＪ素子ＭＴＪには伝わらないためＭＴＪ素子ＭＴＪの両端に高電圧が印加されることを回避できる。よって、低電圧動作時にセンスアンプを動作させるために必要となるオーバードライブ技術を用いて高マージンの読み出し動作を可能としつつ、ＭＴＪ素子ＭＴＪに高電圧が印加されることに起因したＭＴＪ素子ＭＴＪの劣化、破壊を防止できる。

（第２実施形態）
第２実施形態は、回路構成が第１実施形態と類似しており、センスアンプ供給電位ＳＡＰ、ＳＡＮが第１実施形態のものと異なる。

図５は、本発明の第２実施形態に係る磁気記憶装置の主要部の回路構成を示す図である。図５の回路は図２と類似しているため、図２との相違点のみ以下に説明する。図５に示すように、センスアンプ供給電位ＳＡＰの電位の制御の一部を担うトランジスタＱＰ８の他端には、電位発生回路４ｂから電位Ｖｄが供給される。また、センスアンプ供給電位ＳＡＮの電位の制御の一部を担うトランジスタＱＮ８の他端には、電位発生回路４ｄから電位Ｖｄｏｗｎ（＝Ｖｓｓ−Δ）が供給される。

次に、図６を参照して図５の磁気記憶装置に動作について説明する。図６は図５の磁気記憶装置の主要部の電位を示すタイミングチャートである。図６に示す動作は、図４のそれと同様であり、異なる点のみ以下に説明する。スタンバイ時、信号ＳＣ１は電位Ｖｓｓとされ、信号ＳＣ２は電位Ｖｄとされ、信号ＳＣ３は電位Ｖｄとされ、信号ＳＣ４は電位Ｖｄｏｗｎとされている。

読み出しの際、タイミングＴ２において信号ＩＳＯがローレベルとされた後、タイミングＴ３において、信号線ＳＣ１、ＳＣ４は電位Ｖｄとされ、信号ＳＣ２は電位Ｖｓｓとされ、信号ＳＣ３は電位Ｖｄｏｗｎとされる。この結果、センスアンプＳＡが動作を開始し、信号ＳＮ、／ＳＮの一方が電位Ｖｄまで上昇し、他方が電位Ｖｄｏｗｎまで下降する。次に、図５のトランジスタＱＮ９、ＱＮ１０がオンとされることにより（図示せぬ）、信号ＳＮ、／ＳＮがデータ線に読み出される。この後、タイミングＴ４において、信号ＳＣ１は電位Ｖｓｓとされ、信号ＳＣ２は電位Ｖｄとされ、信号ＳＣ３は電位Ｖｄとされ、信号ＳＣ４は電位Ｖｄｏｗｎとされる。次に、第１実施形態と同様に、タイミングＴ５を経てタイミングＴ６においてスタンバイ状態に移行する。

本発明の第２実施形態に係る半導体記憶装置によれば、センスアンプＳＡは、電位Ｖｄと、オーバードライブされた電位Ｖｄｏｗｎとを用いて、信号線ＳＮ、／ＳＮの電位を増幅する。このため、増幅後の信号線ＳＮ、／ＳＮの電位差は、第１実施形態と同様に、内部電源電位Ｖｄ−接地電位Ｖｓｓより大きくなる。また、第１実施形態と同様に、メモリセルＭＣとセンスアンプＳＡとの接続が切断された後、増幅が行われる。よって、第１実施形態と同じく、高マージンの読み出し動作を可能としつつ、ＭＴＪ素子ＭＴＪの劣化、破壊を防止できる。

（第３実施形態）
第３実施形態では、メモリセル接続制御回路１が設けられない代わりに、ＭＴＪ素子ＭＴＪに高電位が印加されることを防止するために、ワード線ＷＬの電位の制御の仕方に特徴がある。

図７は、本発明の第３実施形態に係る磁気記憶装置の回路構成を示す図である。図７に示すように、ビット線ＢＬ、／ＢＬ上の、センスアンプＳＡとメモリセルＭＣとの間にはメモリセル接続制御回路１が設けられておらず、これらは常時接続されている。

次に、図８を参照して、図７の磁気記憶装置の動作について説明する。図８は、図７の磁気記憶装置の主要部の電位を示すタイミングチャートである。図８に示すように、スタンバイ時の状態は第１実施形態と同じである。読み出しに際して、タイミングＴ１において、信号ＰＣがローレベルとされ、選択セルと接続されたワード線ＷＬの電位がハイレベルとされ、信号ＳＩがローレベルとされる。この結果、メモリセルＭＣに読み出し電圧が印加され、ビット線ＢＬ、／ＢＬにそれぞれ接続されたＭＴＪ素子ＭＴＪが有する情報に応じた抵抗値の違いによって、ビット線ＢＬ、／ＢＬの電位が上昇または下降する。この際、センスアンプＳＡは動作を開始しない。

次に、ビット線ＢＬ、／ＢＬの電位が十分に変化するのに要する時間の経過後、タイミングＴ３において、信号ＳＩがハイレベルとされるとともにワード線ＷＬがローレベルとされる。この結果、選択トランジスタＱがオフとされることにより、メモリセルＭＣがフローティングとされる。すなわち、ビット線ＢＬ、／ＢＬの電位の変化によらず、ＭＴＪ素子ＭＴＪの両端に電圧は印加されない。

また、タイミングＴ３において、信号ＳＣ２、ＳＣ３が電位Ｖｓｓとされ、信号ＳＣ１が電位Ｖｕｐとされ、信号ＳＣ４が電位Ｖｄとされることにより、センスアンプＳＡが動作を開始する。よって、ビット線ＢＬ、／ＢＬ一方の電位が電位Ｖｕｐまで上昇し、他方の電位が電位Ｖｓｓまで下降する。次に、ビット線ＢＬ、／ＢＬの電位がデータ線に読み出される。

次に、タイミングＴ４において、ＳＣ１、ＳＣ４が電位Ｖｓｓとされ、信号ＳＣ２が電位Ｖｕｐとされ、信号ＳＣ３が電位Ｖｄとされる。この結果、センスアンプＳＡの動作が停止し、合わせて信号ＳＮ、／ＳＮが電位Ｖｄ／２へと変化する。

次に、タイミングＴ５において、信号ＰＣがハイレベルとされることにより、ビット線ＢＬ、／ＢＬが電位Ｖｄ／２にプリチャージされて、スタンバイ状態に移行する。

本発明の第３実施形態に係る磁気記憶装置によれば、メモリセルＭＣからビット線ＢＬ、／ＢＬに情報が読み出された後、メモリセルＭＣをフローティングとした後にオーバードライブ技術を用いてセンス増幅を行う。このため、オーバードライブによってビット線の電位が電位Ｖｄ以上となったとしても、ＭＴＪ素子ＭＴＪの両端に電圧が印加されることを回避できる。よって、オーバードライブ技術を用いて高マージンの読み出し動作を可能としつつ、ＭＴＪ素子ＭＴＪに高電圧が印加されることに起因したＭＴＪ素子ＭＴＪの劣化、破壊を防止できる。

（第４実施形態）
第４実施形態では、第３実施形態の回路構成において、センスアンプ供給電位ＳＡＰ、ＳＡＮが第２実施形態と同様に変化する。

図９は、本発明の第４実施形態に係る磁気記憶装置の主要部の回路構成を示す図である。図９の回路は図７と類似しているため、図７との相違点のみ以下に説明する。図９に示すように、トランジスタＱＰ８の他端には、電位発生回路４ｂから電位Ｖｄが供給される。また、トランジスタＱＮ８の他端には、電位発生回路４ｄから電位Ｖｄｏｗｎが供給される。

次に、図１０を参照して図９の磁気記憶装置に動作について説明する。図１０は図９の磁気記憶装置の主要部の電位を示すタイミングチャートである。図１０に示す動作は、図８のそれと同様であり、以下に、異なる点のみ説明する。スタンバイ時、信号ＳＣ１は電位Ｖｓｓとされ、信号ＳＣ２は電位Ｖｄとされ、信号ＳＣ３は電位Ｖｄとされ、信号ＳＣ４は電位Ｖｄｏｗｎとされる。読み出しの際、タイミングＴ３において信号ＳＩがハイレベルとされるとともにワード線ＷＬがローレベルとされることにより、メモリセルＭＣがフローティングとされる。

また、タイミングＴ３において、信号ＳＣ１、ＳＣ４が電位Ｖｄとされ、信号ＳＣ２が電位Ｖｓｓとされ、信号ＳＣ３が電位Ｖｄｏｗｎとされることにより、センスアンプＳＡが動作を開始する。よって、ビット線ＢＬ、／ＢＬの一方の電位が電位Ｖｄまで上昇し、他方の電位が電位Ｖｄｏｗｎまで下降する。ビット線ＢＬ、／ＢＬの電位がデータ線に読み出される。この後、タイミングＴ４において、信号ＳＣ１が電位Ｖｓｓとされ、信号ＳＣ２が電位Ｖｄとされ、信号ＳＣ３が電位Ｖｄとされ、信号ＳＣ４が電位Ｖｄｏｗｎとされる。次に、タイミングＴ５において、スタンバイ状態に移行する。

本発明の第４実施形態に係る半導体記憶装置によれば、センスアンプＳＡは、電位Ｖｄと、オーバードライブされた電位Ｖｄｏｗｎとを用いて、ビット線ＢＬ、／ＢＬの電位を増幅する。このため、増幅後のビット線ＢＬ、／ＢＬの電位差は、第３実施形態と同様に、内部電源電位Ｖｄ−接地電位Ｖｓｓより大きくなる。また、第３実施形態と同様に、メモリセルＭＣとセンスアンプＳＡとの接続が切断された後、増幅が行われる。よって、第３実施形態と同じく、高マージンの読み出し動作を可能としつつ、ＭＴＪ素子ＭＴＪの劣化、破壊を防止できる。

なお、上記第１〜第４実施形態において、１組のビット線対についての回路構成を例にとり説明した。しかし、図１の説明において記載したように、メモリセルＭＣは複数個設けられており、ビット線対は実際は、ワード線方向に沿って多数設けられる。この場合、例えば、アドレス信号に応じて、読み出しの対象となるメモリセルＭＣと接続されたビット線対のみＶｄ／２へとプリチャージし、残りのビット線対は電位Ｖｓｓとしておく。このような制御により、読み出し対象のメモリセルＭＣと接続されたビット線対間のセンスアンプＳＡのみ動作させることができる。

図１１は、ビット線対が複数設けられた場合の回路構成を示している。図１１に示すように、図２と同様の構成が２組のビット線対に対して設けられる。センスアンプ供給電位ＳＡＰ、ＳＡＮは全ビット線に供給される。トランジスタＱＮ５、ＱＮ６の接続ノードは、ｎ型のＭＯＳトランジスタＱＮ８ａ、ＱＮ８ｂのそれぞれの一端に接続される。トランジスタＱＮ８ａの他端は接地され、トランジスタＱＮ８ｂの他端には電位Ｖｄｏｗｎが供給される。なお、この図において、制御部２、電位発生回路４ａ〜４ｄは省略されている。また、第１、第２実施形態に対応する場合の回路構成であるが、第３、第４実施形態においても同様に実現される。

さらに、各実施形態において、センスアンプＳＡは、電位Ｖｄまたは電位Ｖｓｓのいずれかの電位のみをオーバードライブして増幅する。しかし、両方の電位をオーバードライブする構成とすることも可能である。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明の第１実施形態に係る磁気記憶装置を示すブロック図。本発明の第１実施形態に係る磁気記憶装置の主要部の回路構成を示す図。カレントミラー電流源回路を示す回路図。本発明の第１実施形態に係る磁気記憶装置の主要部の電位を示すタイミングチャート。本発明の第２実施形態に係る磁気記憶装置の主要部の回路構成を示す図。本発明の第２実施形態に係る磁気記憶装置の主要部の電位を示すタイミングチャート。本発明の第３実施形態に係る磁気記憶装置の主要部の回路構成を示す図。本発明の第３実施形態に係る磁気記憶装置の主要部の電位を示すタイミングチャート。本発明の第４実施形態に係る磁気記憶装置の主要部の回路構成を示す図。本発明の第４実施形態に係る磁気記憶装置の主要部の電位を示すタイミングチャート。第１、第２実施形態の変形例を示す図。

符号の説明

１…メモリセル接続制御回路、２…制御回路、３…プリチャージ回路、４ａ、４ｂ、４ｃ、４ｄ…電位発生回路、５…読み出し電位供給回路、ＭＣ…メモリセル、ＭＴＪ…ＭＴＪ素子、Ｑ…選択トランジスタ、ＱＮ１〜ＱＮ１０、ＱＮ８ａ、ＱＮ８ｂ、ＱＰ１〜ＱＰ８…ＭＯＳトランジスタ、ＳＡ…センスアンプ、ＷＷＬ…書き込みワード線、ＷＬ…読み出しワード線、ＢＬ、／ＢＬ…ビット線、ＰＣ、ＩＳＯ、Ｉｌｏａｄ、ＣＳＬ、ＳＮ、／ＳＮ…信号線。

Claims

ＭＴＪ素子を有し、一端を接地電位線と選択的に電気的に接続されるメモリセルと、
前記メモリセルの他端と電気的に接続された第１ビット線と、
前記第１ビット線の電位と、前記第１ビット線と相補な第２ビット線の電位と、の間の電位差を内部電源電位と接地電位との間の電位差以上まで増幅するセンスアンプと、
前記センスアンプと前記ＭＴＪ素子との間を選択的に電気的に接続し、前記センスアンプが前記第１ビット線と前記第２ビット線との間の電位差を増幅するに先立ち前記センスアンプと前記ＭＴＪ素子とを電気的に切断し、前記センスアンプが増幅動作を行っている間切断状態を維持する、接続回路と、
を具備することを特徴とする磁気記憶装置。
請求項１に記載の磁気記憶装置において、前記接続回路は、前記センスアンプと前記ＭＴＪ素子との間に設けられたスイッチング素子であることを特徴とする磁気記憶装置。
請求項２に記載の磁気記憶装置において、情報の読み出しの１サイクルが、前記ＭＴＪ素子が前記接地電位線と接続された時点から、前記スイッチング素子の切断、前記センスアンプによる増幅、を経て前記スイッチング素子が接続状態とされた時点までであることを特徴とする磁気記憶装置。
ＭＴＪ素子と、前記ＭＴＪ素子の一端を接地電位線と選択的に電気的に接続するスイッチング素子と、を有するメモリセルと、
前記メモリセルと電気的に接続された第１ビット線と、
前記第１ビット線の電位と、前記第１ビット線と相補な第２ビット線の電位と、の間の電位差を内部電源電位と接地電位との間の電位差以上まで増幅するセンスアンプと、
前記センスアンプが前記第１ビット線と前記第２ビット線との間の電位差を増幅するに先立ち前記スイッチング素子を切断状態とすることにより前記メモリセルをフローティング状態にし、前記センスアンプが増幅動作を行っている間前記スイッチング素子の切断状態を維持する、制御回路と、
を具備することを特徴とする磁気記憶装置。
請求項４に記載の磁気記憶装置において、情報の読み出しの１サイクルが、前記第１ビット線と前記第２ビット線との間のプリチャージを停止し、前記スイッチング素子を接続し、前記第１ビット線および前記第２ビット線の電位の変化および前記スイッチング素子を切断した時点からの前記センスアンプによる増幅を経て、前記プリチャージを開始した時までであることを特徴とする磁気記憶装置。