JP2010267362A - 半導体メモリ装置およびその駆動方法 - Google Patents

Abstract

【課題】 ビットラインにプリチャージされる電圧をデータに応じて異なるようにし、プリチャージ動作を行なうことのできる半導体メモリ装置を提供すること。
【解決手段】本発明に係る半導体メモリ装置は、ソースラインおよびビットラインを介して流れる電流の方向に対応する極性のデータが保存される複数のメモリセル４１０と、前記データが複数の前記メモリセルに保存される前にプリチャージ信号ＰＲＥに応答し、前記ビットラインを前記データに対応する電圧でプリチャージするプリチャージ駆動手段４５０とを備える。
【選択図】図４

Description

本発明は、半導体設計技術に関し、特に、磁気トンネル接合素子（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ｄｅｖｉｃｅ、ＭＴＪ）を利用してデータを保存する半導体メモリ装置に関する。

一般に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置およびＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置は揮発性メモリ装置であって、電源が印加されなければ、メモリセルに保存されたデータを損失する短所を有する。この短所を改善するために、近年では不揮発性メモリ装置に関する研究が盛んに行なわれており、その中には、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置に関する研究がある。ＭＲＡＭ装置は不揮発性の特性のみならず、高集積化および高速動作が可能で、且つ低電力の消費特性を有するため、次世代の半導体メモリ装置として注目を浴びている。

磁気メモリ装置の一種であるＭＲＡＭ装置のメモリセルは、外部から印加されるアドレスに応じてスイッチ動作を行う１つのトランジスタ、および情報を保存する磁気トンネル接合素子（ＭＴＪ）で構成される。磁気トンネル接合素子は、２つの強磁性体の磁化方向に応じて磁気抵抗（Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ、ＭＲ）比が変化する性質を利用し、ＭＲＡＭ装置の内部回路でこのような磁気抵抗比の変化による電流量の変化を感知し、磁気トンネル接合素子に保存されたデータが「１」であるか「０」であるかを判断する。

図１は、従来の一般的な半導体メモリ装置におけるメモリセルの構造を説明する図である。

図１に示すように、各メモリセルは、１つのトランジスタおよび１つの磁気トンネル接合素子で構成される。説明の便宜のために、ＮＭＯＳトランジスタ１１０、および磁気トンネル接合素子１３０で構成されたメモリセルを代表に説明する。

ＮＭＯＳトランジスタ１１０は、第０ソースラインＳＬ０と磁気トンネル接合素子１３０との間にソースドレーン経路が形成され、第０ワードラインＷＬ０にゲートが接続され、ローアドレスによって選択される第０ワードラインＷＬ０の活性化の有無に応じてオン／オフされる。

磁気トンネル接合素子１３０は、自由膜（ｆｒｅｅ ｌａｙｅｒ）１３２、トンネル絶縁膜１３４、およびピン止め層（ｐｉｎｎｅｄ ｌａｙｅｒ）１３６で構成される。ここで、自由膜１３２は、強磁性体からなり、外部刺激、例えば、磁気トンネル接合素子１３０を通る電流に応じて磁化方向が変化する。ピン止め層１３６は、外部刺激が加えられても磁化方向は変化しない。参考に、ピン止め層１３６の磁化方向は、反強磁性体からなるピンニング膜（Pinning Layer、図示せず）によって固定される。トンネル絶縁膜１３４は、例えば、マグネシウム酸化膜（ＭｇＯ）からなり得る。

このような磁気トンネル接合素子１３０は、両端に印加された電圧によりトンネル電流が流れるが、該電流の方向によって自由膜１３２の磁化方向が決定される。自由膜１３２の磁化方向がピン止め層１３６の磁化方向と一致する場合には、磁気トンネル接合素子１３０の抵抗値は小さくなり、自由膜１３２の磁化方向がピン止め層１３６の磁化方向と一致しない場合には、磁気トンネル接合素子１３０の抵抗値は大きくなる。一般に、自由膜１３２とピン止め層１３６との磁化方向が一致する状態がデータ「０」に対応し、その反対の場合がデータ「１」に対応する。

言い換えれば、ピン止め層１３６に比べ自由膜１３２に一定の大きさ以上の正電圧を印加して臨界トンネル電流以上の正電流が流れる場合、自由膜１３２およびピン止め層１３６の磁化方向は同一になる。すなわち、データ「０」の書き込み動作が行われて磁気トンネル接合素子１３０の抵抗値は小さくなる。これとは反対に、ピン止め層１３６に比べ自由膜１３２に一定の大きさ以上の負電圧を印加し、臨界電流以上の負の電流が流れる場合、自由膜１３２とピン止め層１３６との磁化方向は互いに反対になる。すなわち、データ「１」の書き込み動作が行われて磁気トンネル接合素子１３０の抵抗値は大きくなる。

図２は、図１の磁気トンネル接合素子１３０の電流／電圧の特性を説明するための図である。

図２に示すように、経路１、８、９、１０は、自由膜１３２およびピン止め層１３６が互いに反対の磁化方向を有する場合を表しており、経路３、４、５、６は自由膜１３２とピン止め層１３６とが同じ磁化方向を有する場合を表している。また、経路２は磁気トンネル接合素子１３０に臨界電流以上の正電流が流れ、自由膜１３２およびピン止め層１３６の磁化方向が反対方向から同じ方向に変化する場合を表し、経路７は磁気トンネル接合素子１３０に臨界電流以上の負の電流が流れ、自由膜１３２およびピン止め層１３６の磁化方向が同じ方向から反対方向に変化する場合を表している。

図２から分かるように、磁気トンネル接合素子１３０は、このようなヒステリシス現象（ｈｙｓｔｅｒｅｓｉｓ）によって高い抵抗値および低い抵抗値を有することができ、且つ、このような安定した状態は電源が印加されなくても維持される。

図３は、従来のＭＲＡＭ装置の書き込み動作を説明するための図である。

図３に示すように、ＭＲＡＭ装置は、複数のメモリセルＭＣ、ソースライン駆動部３３０、ビットライン駆動部３５０、およびプリチャージ駆動部３７０を備える。ここで、参照符号３９０は、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３の寄生容量を意味する。

以下、説明の便宜のために書き込み動作が行なわれるメモリセル３１０を基準にして説明する。

メモリセル３１０は、第１ビットラインＢＬ１と第１ソースラインＳＬ１との間に接続され、第１ワードラインＷＬ１の活性化によって活性化される。活性化されたメモリセル３１０には、ソースライン駆動部３３０およびビットライン駆動部３５０によって臨界電流以上の電流が流れ、その電流方向に対応する極性のデータが保存される。

ソースライン駆動部３３０は、第１駆動制御信号ＣＴＲ１に応答して、第０ソースライン〜第２ソースラインＳＬ０、ＳＬ１、ＳＬ２を駆動する。ここで、第１駆動制御信号ＣＴＲ１は、データに対応する論理レベル値を有する。参考までに、第０ソースライン〜第２ソースラインＳＬ０、ＳＬ１、ＳＬ２は、メモリセルＭＣが占める領域の面積を減らすために共通に接続されている。

ビットライン駆動部３５０は、第２駆動制御信号ＣＴＲ２に応答して第１ビットラインＢＬ１を駆動する。ここで、第２駆動制御信号ＣＴＲ２は、データに対応する論理レベル値を有する。参考までに、ビットライン駆動部３５０は、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３の各々に対応して備えられるが、図３には、第１ビットラインＢＬ１に対応して１つのみ示している。ビットライン駆動部３５０と第１ビットラインＢＬ１との間には、第１ＮＭＯＳトランジスタＴＲ１が接続され、第１ＮＭＯＳトランジスタＴＲ１は、ビットライン選択信号ＢＳに応答してオン／オフされる。ここで、ビットライン選択信号ＢＳは、コラムアドレスによって選択される。

プリチャージ駆動部３７０は、プリチャージ信号ＰＲＥに応答して第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３を接地電圧ＶＳＳでプリチャージするためのものであって、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３の各々と接地電圧ＶＳＳ端との間にソースドレーン経路が接続され、プリチャージ信号ＰＲＥをゲートを介して受信する複数のＮＭＯＳトランジスタを備える。

以下、メモリセル３１０の書き込み動作を説明する。参考までに、書き込み動作前にはプリチャージ動作が行なわれ、このときにプリチャージ信号ＰＲＥは論理「ハイ」となり、プリチャージ駆動部３７０の第２ＮＭＯＳトランジスタＴＲ２を含む複数のトランジスタがターンオンされる。したがって、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は接地電圧ＶＳＳでプリチャージされる。

プリチャージ動作を行った後、すなわち、プリチャージ信号ＰＲＥが論理「ロー」になった後、データに対応する第１駆動制御信号ＣＴＲ１および第２駆動制御信号ＣＴＲ２に応答して、ソースライン駆動部３３０およびビットライン駆動部３５０が該当のラインを駆動する。このとき、第０ソースライン〜第２ソースラインＳＬ０、ＳＬ１、ＳＬ２は、ソースライン駆動部３３０によって、ＣＲＴ１によって決定される電圧で駆動され、第１ビットラインＢＬ１は、ビットライン選択信号ＢＳによって選択されたビットライン駆動部３５０により、ＣＲＴ２によって決定される電圧で駆動される。その後、第１ワードラインＷＬ１が活性化されると、第３ＮＭＯＳトランジスタＴＲ３を備えている各メモリセルのＮＭＯＳトランジスタがターンオンされる。これによって、メモリセル３１０には、第１ソースラインＳＬ１および第１ビットラインＢＬ１間の電圧差によって電流が流れ、メモリセル３１０の磁気トンネル接合素子は「１」または「０」を保存する。

以下、従来の半導体メモリ装置の問題点を説明するために、メモリセル３１０にデータ「１」が書き込まれる動作を例に説明する。参考までに、データ「１」の書き込み動作時に第１駆動制御信号ＣＴＲ１は論理「ロー」になり、第２駆動制御信号ＣＴＲ２は論理「ハイ」となる。

前述したように、プリチャージ動作によって第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、接地電圧ＶＳＳでプリチャージされる。その後、ビットライン選択信号ＢＳに応答して第１ＮＭＯＳトランジスタＴＲ１がターンオンされ、ソースライン駆動部３３０のＰＭＯＳトランジスタがターンオンされ、ビットライン駆動部３５０のＮＭＯＳトランジスタがターンオンされる。したがって、第０ソースライン〜第２ソースラインＳＬ０、ＳＬ１、ＳＬ２は、コア電圧ＶＣＯＲＥで駆動され、第１ビットラインＢＬ１は接地電圧ＶＳＳで駆動される。その後、第１ワードラインＷＬ１が活性化されると、第３ＮＭＯＳトランジスタＴＲ３を備えている各メモリセルのＮＭＯＳトランジスタがターンオンされる。すなわち、ソースライン駆動部３３０のコア電圧ＶＣＯＲＥ端→第１ソースラインＳＬ１→メモリセル３１０→第１ビットラインＢＬ１→ビットライン駆動部３５０の接地電圧ＶＳＳ端を介して電流が流れる。このような電流の流れによってメモリセル３１０の磁気トンネル接合素子には「１」データが保存される。

このとき、選択されていない第０ワードラインＷＬ０および第２ワードラインＷＬ２に対応するメモリセルは、それらの対応するメモリセルのＮＭＯＳトランジスタがターンオンされないため、既存のデータを維持する。しかし、問題は、書き込み対象のメモリセル３１０以外の、第１ワードラインＷＬ１によって選択されたメモリセルに発生する。

プリチャージ動作時に、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は接地電圧ＶＳＳでプリチャージされ、その後、第１ワードラインＷＬ１が活性化されると、これに該当するメモリセルのＮＭＯＳトランジスタはすべてターンオンされる。このとき、第１ソースラインＳＬ１は、メモリセル３１０にデータ「１」を書き込むためのコア電圧ＶＣＯＲＥが印加され、ビットライン選択信号ＢＳによって選択されていないメモリセルには、コア電圧ＶＣＯＲＥで駆動される第１ソースラインＳＬ１と、接地電圧ＶＳＳでプリチャージされた第０、第２、および第３ビットラインＢＬ０、ＢＬ２、ＢＬ３との電位差による望ましくない電流ＩＤＩＳＴが流れることになる。もちろん、この電流ＩＤＩＳＴの量は、第０、第２、および第３ビットラインＢＬ０、ＢＬ２、ＢＬ３の寄生容量３９０を充電しつつ順次に減少するが、数ｎｓ程度の短い時間の間に電流の流れを維持する。このような望しくない電流ＩＤＩＳＴの流れは、対応するメモリセルに保存されたデータを破壊したり、保存されたデータの品質を低下させたりするという不具合がある。

本発明は、前述の問題点を解決するために提案されたものであり、その目的は、ビットラインにプリチャージする電圧を、保存するデータに応じて異なるようにし、プリチャージ動作を行なうことのできる半導体メモリ装置を提供することにある。

前述した目的を達成するために、本発明の一側面に係る半導体メモリ装置は、ソースラインおよびビットラインを介して流れる電流の方向に対応する極性のデータが保存される複数のメモリセルと、前記データが複数の前記メモリセルに保存される前にプリチャージ信号に応答し、前記ビットラインを前記データに対応する電圧でプリチャージするプリチャージ駆動手段と、を備える。

前述した目的を達成するために、本発明の別の一側面に係る半導体メモリ装置は、ソースラインおよびビットラインを介して流れる電流の方向に対応する極性のデータが保存される複数のメモリセルと、前記データに応答して前記ソースラインを駆動する第１駆動手段と、前記データに応答して前記ビットラインを駆動する第２駆動手段と、プリチャージ信号に応答して前記第１駆動手段の出力電圧を前記ビットラインに伝達する伝達手段と、を備える。

前述した目的を達成するために、本発明の更なる一側面に係る半導体メモリ装置の駆動方法は、プリチャージ信号に応答して、ビットラインをデータに対応する電圧でプリチャージするステップと、前記データに応答してソースラインおよび前記ビットラインを駆動するステップと、前記ソースラインおよび前記ビットラインを介して流れる電流の方向に対応する極性の前記データを該当のメモリセルに保存するステップと、を含む。

本発明は、データの書き込み動作の前に、そのデータに対応する電圧でビットラインをプリチャージすることが可能である。言い換えれば、ビットラインにプリチャージされる電圧をデータに応じて異なるようにすることで、書き込み動作時に書き込み動作を行わないメモリセルに接続されたソースラインとビットラインとの電位差をなくすことができる。したがって、書き込み動作を行わないメモリセルに望しくない電流の流れを遮断することができる。

本発明は、書き込み動作が行われていないメモリセルに望しくない電流の流れをなくすことで、該当するメモリセルに保存されたデータが破壊されたり、保存されたデータの品質が低下したりする問題を改善し、半導体メモリ装置の安定した動作、および製品に対する信頼性の向上を得ることができるという効果がある。

一般的な半導体メモリ装置におけるメモリセルの構造を説明する図である。 図１の磁気トンネル接合素子１３０の電流／電圧の特性を説明するための図である。 従来のＭＲＡＭ装置の書き込み動作を説明するための図である。 本発明の第１実施形態に係る半導体メモリ装置の構成を示すブロック図である。 本発明の第２実施形態に係る半導体メモリ装置の構成を示すブロック図である。

以下、本発明が属する技術分野において通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳説するために、本発明の最も好ましい実施形態を添付の図面を参照して説明する。

図４は、本発明の第１実施形態に係る半導体メモリ装置の構成を説明するためのブロック図である。

図４に示すように、半導体メモリ装置は、複数のメモリセル４１０、書き込み駆動部４３０、およびプリチャージ駆動部４５０を備える。また、参照符号４７０は、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３の寄生容量を意味する。

複数のメモリセル４１０は、データを保存するためのものであって、各メモリセルは、アドレスに対応してスイッチ動作を行う１つのトランジスタ、ソースラインおよびビットラインを介して流れる電流の方向に対応する極性のデータが保存される磁気トンネル接合素子を備える。例えば、図４に示されたメモリセル４１２は、第１ソースラインＳＬ１および第１ビットラインＢＬ１に接続され、第１ビットラインＢＬ１および第１ソースラインＳＬ１を介して流れる電流の方向に対応する極性のデータが保存される。

書き込み駆動部４３０は、データに対応する第１駆動制御信号および第２駆動制御信号ＣＴＲ１、ＣＴＲ２に応答してビットラインＢＬおよびソースラインＳＬをＣＲＴ１、ＣＲＴ２に対応する電圧で駆動し、ソースライン駆動部４３２およびビットライン駆動部４３４を備える。ここで、ソースライン駆動部４３２は、第１駆動制御信号ＣＴＲ１に応答して第０ソースライン〜第２ソースラインＳＬ０、ＳＬ１、ＳＬ２を駆動し、ビットライン駆動部４３４は、第２駆動制御信号ＣＴＲ２に応答して該当するビットラインを駆動するものである。参考までに、ビットライン駆動部４３４は、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３の各々に対応して備えられる。但し、図４には、第１ビットラインＢＬ１に対応して１つのみが示されている。

プリチャージ駆動部４５０は、データが複数のメモリセルに保存される前、すなわち、書き込み動作の前に、プリチャージ動作のために第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３をデータに対応する電圧でプリチャージするものであって、電圧駆動部４５２および電圧供給部４５４を備える。ここで、電圧駆動部４５２は、プリチャージ動作時に活性化するプリチャージ信号ＰＲＥに応答してプリチャージ電圧Ｖ＿ＰＲＥ端のプリチャージ電圧Ｖ＿ＰＲＥで第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３を駆動するためのものであって、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３の各々とプリチャージ電圧Ｖ＿ＰＲＥ端との間に接続され、プリチャージ信号ＰＲＥをゲートを介して受信する第０ＮＭＯＳトランジスタ〜第３ＮＭＯＳトランジスタＴＲ０、ＴＲ１、ＴＲ２、ＴＲ３を備える。

そして、電圧供給部４５４は、第３駆動制御信号ＣＴＲ３に応答して、プリチャージ電圧Ｖ＿ＰＲＥ端にデータに対応するプリチャージ電圧Ｖ＿ＰＲＥを供給するためのものであって、コア電圧ＶＣＯＲＥ端と接地電圧ＶＳＳ端との間に直列に接続される、第３駆動制御信号ＣＴＲ３をゲートを介して受信する第４ＰＭＯＳトランジスタＴＲ４および第５ＮＭＯＳトランジスタＴＲ５を備える。

以下、上記した構成を有する本発明の第１の実施形態に係る半導体メモリ装置の書き込み動作を説明する。説明の便宜のために、図４のメモリセル４１２にデータ「１」を書き込む動作についてまず先に説明する。なお、データ「１」の書き込み動作時、第１駆動制御信号ＣＴＲ１は論理「ロー」になり、第２駆動制御信号ＣＴＲ２は論理「ハイ」になり、第３駆動制御信号ＣＴＲ３は論理「ロー」となる。

まず、書き込み動作の前にはプリチャージ動作が行なわれ、このとき、プリチャージ信号ＰＲＥは論理「ハイ」になり、電圧駆動部４５２の第０ＮＭＯＳトランジスタ〜第３ＮＭＯＳトランジスタＴＲ０、ＴＲ１、ＴＲ２、ＴＲ３がターンオンされる。したがって、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、プリチャージ電圧Ｖ＿ＰＲＥでプリチャージされる。このとき、電圧供給部４５４は、論理「ロー」の第３駆動制御信号ＣＴＲ３に応答してプリチャージ電圧Ｖ＿ＰＲＥをコア電圧ＶＣＯＲＥで駆動する。言い換えれば、プリチャージ駆動部４５０は、プリチャージ動作時に第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３をデータ「１」に対応するコア電圧ＶＣＯＲＥでプリチャージする。

プリチャージ動作を行った後、すなわち、プリチャージ信号ＰＲＥが論理「ロー」になった後、ビットライン選択信号ＢＳが活性化すると、論理「ロー」の第１駆動制御信号ＣＴＲ１および論理「ハイ」の第２駆動制御信号ＣＴＲ２に応答し、書き込み駆動部４３０が活性化する。このとき、第０ソースライン〜第２ソースラインＳＬ０、ＳＬ１、ＳＬ２はソースライン駆動部４３２によってコア電圧ＶＣＯＲＥで駆動され、第１ビットラインＢＬ１は、ビットライン駆動部４３４によって接地電圧ＶＳＳで駆動される。その後、第１ワードラインＷＬ１が活性化すると、第６ＮＭＯＳトランジスタＴＲ６を備える各メモリセルのＮＭＯＳトランジスタがターンオンされ、第１ソースラインＳＬ１からメモリセル４１２を経て第１ビットラインＢＬ１の方向に電流が流れる。このような電流の流れによってメモリセル４１２の磁気トンネル接合素子には、「１」データが保存される。

次に、従来の半導体メモリ装置においては問題となった書き込み対象のメモリセル４１２以外の、第１ワードラインＷＬ１によって選択されたメモリセルについて説明する。

プリチャージ動作時に、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、データに対応するコア電圧ＶＣＯＲＥでプリチャージされ、その後、第１ワードラインＷＬ１が活性化すると、対応するメモリセルのＮＭＯＳトランジスタはすべてターンオンされる。このとき、第１ソースラインＳＬ１は、メモリセル４１２にデータ「１」を書き込むためのコア電圧ＶＣＯＲＥが印加されているので、第１ソースラインＳＬ１と、ビットライン選択信号ＢＳによって選択されないメモリセルに接続された第０、第２、第３ビットラインＢＬ０、ＢＬ２、ＢＬ３との電位差はなくなる。したがって、従来においては問題であった望しくない電流ＩＤＩＳＴ（図３参照）は発生しない。

次に、メモリセル４１２にデータ「０」を書き込み動作について説明する。参考までに、「０」データの書き込み動作時、第１駆動制御信号ＣＴＲ１は論理「ハイ」となり、第２駆動制御信号ＣＴＲ２は論理「ロー」となり、第３駆動制御信号ＣＴＲ３は論理「ハイ」となる。

前述と同様に、データの書き込み動作の前にはプリチャージ動作が行なわれ、プリチャージ信号ＰＲＥに応答して第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、プリチャージ電圧Ｖ＿ＰＲＥでプリチャージされる。このとき、電圧供給部４５４は、論理「ハイ」の第３駆動制御信号ＣＴＲ３に応答してプリチャージ電圧Ｖ＿ＰＲＥを接地電圧ＶＳＳで駆動する。言い換えれば、プリチャージ駆動部４５０は、プリチャージ動作時に、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３をデータ「０」に対応する接地電圧ＶＳＳでプリチャージする。

プリチャージ動作を行った後、論理「ハイ」の第１駆動制御信号ＣＴＲ１および論理「ロー」の第２駆動制御信号ＣＴＲ２に応答し、書き込み駆動部４３０が活性化される。このとき、第０ソースライン〜第２ソースラインＳＬ０、ＳＬ１、ＳＬ２は接地電圧ＶＳＳで駆動され、第１ビットラインＢＬ１はコア電圧ＶＣＯＲＥで駆動される。その後、第１ワードラインＷＬ１が活性化すると、第６ＮＭＯＳトランジスタＴＲ６を備える各メモリセルのＮＭＯＳトランジスタがターンオンされ、第１ビットラインＢＬ１からメモリセル４１２を経て第１ソースラインＳＬ１の方向に電流が流れる。このような電流の流れによってメモリセル４１２の磁気トンネル接合素子にはデータ「０」が保存される。

ここで、書き込み対象のメモリセル４１２以外の、第１ワードラインＷＬ１によって選択されたメモリセルについて説明すると、プリチャージの動作時、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、データに対応する接地電圧ＶＳＳでプリチャージされ、その後、第１ワードラインＷＬ１が活性化すると、対応するメモリセルのＮＭＯＳトランジスタはすべてターンオンされる。このとき、第１ソースラインＳＬ１は、メモリセル４１２にデータ「０」を書き込むための接地電圧ＶＳＳが印加されているので、第１ソースラインＳＬ１と、ビットライン選択信号ＢＳによって選択されないメモリセルに接続された第０、第２、第３ビットラインＢＬ０、ＢＬ２、ＢＬ３との間の電位差はなくなる。したがって、従来では問題であった望しくない電流ＩＤＩＳＴ（図３参照）は発生しない。

一方、プリチャージ駆動部４５０の電圧供給部４５４およびソースライン駆動部４３２は、互いに類似した動作を行い、その構成も類似している。したがって、面積消費を減らすために電圧供給部４５４およびソースライン駆動部４３２を１つの構成要素として使用することも可能である。

図５は、本発明の第２実施形態に係る半導体メモリ装置の構成を説明するためのブロック図である。

図４および図５に示すように、第２実施形態は、図４の電圧供給部４５４がなく、図５のソースライン駆動部５１０の出力端がプリチャージ電圧Ｖ＿ＰＲＥ端に接続されていることが分かる。したがって、プリチャージ信号ＰＲＥに応答してターンオンされる複数のＮＭＯＳトランジスタは、ソースライン駆動部５１０の出力端、すなわち、プリチャージ電圧Ｖ＿ＰＲＥ端に駆動される電圧を各々該当するビットラインに伝達する。結局、第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、データに対応する電圧でプリチャージされる。このようにプリチャージされた第０ビットライン〜第３ビットラインＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３によって、書き込み動作時に書き込み動作を行わないメモリセルには望しくない電流ＩＤＩＳＴ（図３参照）が発生しない。

参考までに、第２実施形態は、第１実施形態の第１駆動制御信号ＣＴＲ１および第３駆動制御信号ＣＴＲ３がデータに対応して同じ論理レベルを有する場合を一例に挙げて説明し、もし、第１実施形態において、第１駆動制御信号ＣＴＲ１および第３駆動制御信号ＣＴＲ３が、プリチャージ動作時および書き込み動作時に互いに異なる論理レベルを有する場合、それに適合するよう設計の変更が行なわれることが好ましい。

また、前述した実施形態では、プリチャージ電圧Ｖ＿ＰＲＥがデータに応じてコア電圧ＶＣＯＲＥまたは接地電圧ＶＳＳになる場合を一例に挙げて説明したが、本発明は、プリチャージ動作の後、ソースラインを駆動する電圧と同じ電圧でプリチャージ電圧Ｖ＿ＰＲＥが駆動され得る。さらに、前述した実施形態において例示した論理ゲートおよびトランジスタは、入力される信号の極性に応じてその位置および種類が異なって具現されるべきである。

以上にて、本発明は好ましい実施形態によって具体的に説明されたが、以上で説明した実施形態は説明のためのものであり、本発明を限定するものではないことに注意されなければならない。また、当業者ならば、本発明の技術的思想の範囲内で様々な置換、変形、および変更により多様な実施形態が可能であることを理解するであろう。

１１０ ＮＭＯＳトランジスタ
１３０ 磁気トンネル接合素子
１３２ 自由膜
１３４ トンネル絶縁膜
１３６ ピン止め層
３１０ メモリセル
３３０ ソースライン駆動部
３５０ ビットライン駆動部
３７０ プリチャージ駆動部
３９０ 寄生容量
４１０ 複数のメモリセル
４１２ メモリセル
４３０ 書き込み駆動部
４３２ ソースライン駆動部
４３４ ビットライン駆動部
４５０ プリチャージ駆動部
４５２ 電圧駆動部
４５４ 電圧供給部
４７０ 寄生容量
５１０ ソースライン駆動部

Claims (12)

1. ソースラインおよびビットラインを介して流れる電流の方向に対応する極性のデータが保存される複数のメモリセルと、
   前記データが複数の前記メモリセルに保存される前にプリチャージ信号に応答し、前記ビットラインを前記データに対応する電圧でプリチャージするプリチャージ駆動手段と、
   を備えることを特徴とする半導体メモリ装置。
2. 前記プリチャージ駆動手段が、
   前記データに対応する電圧をプリチャージ電圧端に供給する電圧供給部と、
   前記プリチャージ電圧端に接続され、前記プリチャージ信号に応答して前記ビットラインをプリチャージ電圧で駆動する電圧駆動部と、
   を備えることを特徴とする請求項１に記載の半導体メモリ装置。
3. 複数の前記メモリセルが、前記ソースラインを共有することを特徴とする請求項１に記載の半導体メモリ装置。
4. 複数の前記メモリセルの各々が、
   アドレスに応答してスイッチ動作を行うスイッチ部と、
   該スイッチ部に接続された磁気トンネル接合素子と、
   を備えることを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記データに応答して、前記ソースラインおよび前記ビットラインを駆動する書き込み駆動部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
6. ソースラインおよびビットラインを介して流れる電流の方向に対応する極性のデータが保存される複数のメモリセルと、
   前記データに応答して前記ソースラインを駆動する第１駆動手段と、
   前記データに応答して前記ビットラインを駆動する第２駆動手段と、
   プリチャージ信号に応答して前記第１駆動手段の出力電圧を前記ビットラインに伝達する伝達手段と、
   を備えることを特徴とする半導体メモリ装置。
7. 前記伝達手段および前記第１駆動手段が、前記データが複数の前記メモリセルに保存される前に動作することを特徴とする請求項６に記載の半導体メモリ装置。
8. 複数の前記メモリセルが、前記ソースラインを共有することを特徴とする請求項６に記載の半導体メモリ装置。
9. 複数の前記メモリセルの各々が、
   アドレスに応答してスイッチ動作を行うスイッチ部と、
   該スイッチ部に接続された磁気トンネル接合素子を備えることを特徴とする請求項６に記載の半導体メモリ装置。
10. プリチャージ信号に応答して、ビットラインをデータに対応する電圧でプリチャージするステップと、
    前記データに応答してソースラインおよび前記ビットラインを駆動するステップと、
    前記ソースラインおよび前記ビットラインを介して流れる電流の方向に対応する極性の前記データを該当のメモリセルに保存するステップと、
    を含むことを特徴とする半導体メモリ装置の駆動方法。
11. プリチャージする前記ステップが、
    プリチャージ電圧端を前記データに対応する電圧で駆動するステップと、
    前記プリチャージ信号に応答して前記プリチャージ電圧端の電圧で前記ビットラインを駆動するステップと、
    を含むことを特徴とする請求項１０に記載の半導体メモリ装置の駆動方法。
12. 前記ソースラインおよび前記プリチャージ電圧端が、互いに同じ電圧で駆動されることを特徴とする請求項１０に記載の半導体メモリ装置の駆動方法。

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