CN101887746A - 半导体存储装置及其操作方法 - Google Patents

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Abstract

本发明涉及一种半导体存储装置及其操作方法，该存储装置包括：多个存储单元，其被配置成储存具有极性的数据，该极性对应于流过源极线及位线的电流的方向；及预充电驱动单元，其被配置成在数据储存于存储单元中之前、响应于预充电信号而将位线预充电至对应于数据的电压。

Description

半导体存储装置及其操作方法
相关申请的交叉引用
本发明主张2009年5月13日所申请的韩国专利申请案第10-2009-0041585号的优先权，该案的公开内容的全文以引用的方式并入本文中。
技术领域
本发明涉及一种半导体设计技术，且尤其涉及一种能够通过使用磁性隧道结器件(magnetic tunnel junction，MTJ)来储存数据的半导体存储装置。
背景技术
动态随机存取存储(DRAM)及静态随机存取存储(SRAM)为在电力中断时丢失储存于存储单元中的数据的易失性存储装置。近年来，进行了对非易失性存储装置的研究。非易失性存储装置中的一种为磁性随机存取存储器(MRAM)。详言之，MRAM由于其非易失性特性、高集成密度、高速操作及低功率消耗而被视作下一代半导体存储装置。
MRAM(其是磁性存储装置的一种类型)的存储单元包括根据输入自外部的地址而执行切换操作的晶体管及储存数据的MTJ。MTJ具有根据两种铁磁性材料的磁化方向进行改变的磁阻(MR)比。MRAM的内部电路根据该MR比检测电流量的改变且确定储存于MTJ中的数据为“1”或是“0”。
图1说明现有半导体存储装置的存储单元架构。
参看图1，每个存储单元包括晶体管及MTJ。为达成说明的目的，把包括NMOS晶体管110及MTJ 130的存储单元描述为代表性实例。
NMOS晶体管110形成处于第零源极线SL0与MTJ 130之间的源极-漏极路径且具有连接至第零字线WL0的栅极。NMOS晶体管110响应于由行地址选择的第零字线WL0的激活而导通/关断。
MTJ 130包括自由层132、隧道绝缘层134及被钉扎层136。自由层132由铁磁性材料形成且其磁化方向由外部刺激(例如，通过MTJ 130的电流)改变。即使对被钉扎层136施加外部刺激，被钉扎层136的磁化方向仍不改变。由反铁磁性材料形成的钉扎层(未图示)使被钉扎层136的磁化方向固定。隧道绝缘层134可由氧化镁(MgO)形成。
隧道电流根据施加在MTJ 130上的电压而流过MTJ 130，且自由层132的磁化方向由隧道电流的方向确定。若自由层132的磁化方向与被钉扎层136的磁化方向等同，则MTJ 130的阻抗变小。若自由层132的磁化方向与被钉扎层136的磁化方向不等同，则变大。大体而言，自由层132的磁化方向与被钉扎层136的磁化方向彼此等同的情况下的状态对应于数据“0”，且自由层132的磁化方向与被钉扎层136的磁化方向彼此不等同时的状态对应于数据“1”。
换言之，当通过相对于被钉扎层136将比特定电平高的正电压施加至自由层132而使比临界电流大的正电流流动时，自由层132的磁化方向与被钉扎层136的磁化方向变得彼此等同。亦即，执行写入数据“0”的操作，且MTJ 130的阻抗减小。相反，当通过相对于被钉扎层136将比特定电平高的负电压施加至自由层132而使比临界电流大的负电流流动时，自由层132的磁化方向与被钉扎层136的磁化方向变得彼此相反。亦即，执行写入数据“1”的操作，且MTJ 130的阻抗增大。
图2为展示图1的MTJ 130的电流-电压特性的曲线图。
参看图2，路径1、8、9及10表示自由层132与被钉扎层136具有彼此相反的磁化方向的状况，且路径3、4、5及6表示自由层132与被钉扎层136具有彼此等同的磁化方向的状况。路径2表示其中比临界电流大的正电流流过图2的MTJ 130且因此自由层132的磁化方向与被钉扎层136的磁化方向从相反方向改变为等同方向的状况。路径7表示其中比临界电流大的负电流流过MTJ 130且因此自由层132的磁化方向与被钉扎层136的磁化方向从等同方向改变为相反方向的状况。
如从图2可见，MTJ 130可归因于其磁滞特性而具有高阻抗及低阻抗，且即使电力中断仍保持该稳定状态。
图3为解释现有MRAM的写入操作的电路图。
参看图3，MRAM包括多个存储单元MC、源极线驱动单元330、位线驱动单元350、预充电驱动单元370。附图标记390表示第零至第三位线BL0、BL1、BL2及BL3的寄生电容。
为达成说明的目的，以下描述将集中于被执行写入操作的存储单元310。
存储单元310连接于第一位线BL1与第一源极线SL1之间，且响应于第一字线WL1的激活而被使能。归因于源极线驱动单元330及位线驱动单元350，比临界电流大的电流流过被使能的存储单元310，且具有与该电流的方向相对应的极性的数据储存于被使能的存储单元310中。
源极线驱动单元330响应于第一驱动控制信号CTR1驱动第零至第二源极线SL0、SL1及SL2。第一驱动控制信号CTR1具有对应于数据的逻辑电平。第零至第二源极线SL0、SL1及SL2被共同连接以用于减小存储单元MC的面积。
位线驱动单元350响应于第二驱动控制信号CTR2驱动第一位线BL1。第二驱动控制信号CTR2具有对应于数据的逻辑电平。位线驱动单元350被提供用于第零至第三位线BL0、BL1、BL2及BL3中的每一个。在图2中示出对应于第一位线BL1的仅一个位线驱动单元350。第一NMOS晶体管TR1连接于位线驱动单元350与第一位线BL1之间，且响应于位线选择信号BS而导通/关断。由列地址选择该位线选择信号BS。
预充电驱动单元370响应于预充电信号PRE将第零至第三位线BL0、BL1、BL2及BL3预充电至接地电压VSS。预充电驱动单元370可通过多个NMOS晶体管来实施。特定言之，NMOS晶体管连接于第零至第三位线BL0、BL1、BL2及BL3与接地电压端子之间以形成源极-漏极路径，且具有接收预充电信号PRE的栅极。
下文将描述存储单元310的写入操作。在写入操作之前执行预充电操作。在此时，预充电信号PRE变成逻辑高电平，且包括预充电驱动单元370的第二NMOS晶体管TR2的多个晶体管导通。因此，将第零至第三位线BL0、BL1、BL2及BL3预充电至接地电压VSS。
源极线驱动单元330及位线驱动单元350在预充电操作之后(亦即，预充电信号PRE变成逻辑低电平)响应于与数据相对应的第一驱动控制信号CTR1及第二驱动控制信号CTR2而驱动相应线。源极线驱动单元330将第零至第二源极线SL0、SL1及SL2驱动至相应电压，且由位线选择信号BS所选择的位线驱动单元350将第一位线BL1驱动至相应电压。当激活第一字线WL1时，包括第三NMOS晶体管TR3的存储单元的NMOS晶体管导通。因此，电流根据第一源极线SL1与第一位线BL1之间的电压差而流过存储单元310，且存储单元310的MTJ储存“1”或“0”。
为了解释现有半导体存储装置的限制，下文将描述存储单元310中的写入数据“1”的操作。在写入数据“1”的操作时，第一驱动控制信号CTR1变成逻辑低电平，且第二驱动控制信号CTR2变成逻辑高电平。
如上文所提及，通过预充电操作将第零至第三位线BL0、BL1、BL2及BL3预充电至接地电压VSS。第一NMOS晶体管TR1响应于位线选择信号BS而导通，且源极线驱动单元330的PMOS晶体管导通。位线驱动单元350的NMOS晶体管导通。因此，将第零至第二源极线SL0、SL1及SL2驱动至核心电压VCORE，且将第一位线BL1驱动至接地电压VSS。当驱动第一字线WL1时，包括第三NMOS晶体管TR3的存储单元的NMOS晶体管导通。亦即，电流按以下次序流动：源极线驱动单元330的核心电压(VCORE)端子，第一源极线SL1，存储单元310，第一位线BL1及位线驱动单元350的接地电压(VSS)端子。经由此电流流动，数据“1”储存于存储单元310的MTJ中。
在此状况下，因为存储单元的对应于未被选择的第零字线WL0及第二字线WL2的NMOS晶体管未导通，所以现有数据得以维持。然而，问题出现在由第一字线WL1所选择的、除目标存储单元310以外的存储单元中。
在预充电操作中，将第零至第三位线BL0、BL1、BL2及BL3预充电至接地电压VSS。当激活第一字线WL1时，相应存储单元的NMOS晶体管导通。在此时，用于写入数据“1”的核心电压VCORE经由第一源极线SL1施加至存储单元310，且归因于在驱动至核心电压VCORE的第一源极线SL1与预充电至接地电压VSS的第零、第二及第三位线BL0、BL2及BL3之间的电压差，不合需要的电流IDIST流过未由位线选择信号BS选择的存储单元。电流IDIST的量在对第零、第二及第三位线BL0、BL2及BL3的寄生电容390充电的同时逐渐减小，但仍维持电流流动达数纳秒的相对短时间。此不合需要的电流IDIST可能损坏储存于相应存储单元中的数据或可能使所储存的数据的质量降级。
发明内容
本发明的一个实施例旨在提供一种能够根据数据将位线预充电至不同电压的半导体存储装置。
根据本发明的一方面，提供一种半导体存储装置，其包括：多个存储单元，其被配置成储存具有极性的数据，该极性对应于流过源极线及位线的电流的方向；及预充电驱动单元，其被配置成在数据储存于存储单元中之前、响应于预充电信号而将位线预充电至对应于数据的电压。
根据本发明的另一方面，提供一种半导体存储装置，其包括：多个存储单元，被配置成储存具有极性的数据，该极性对应于流过源极线及位线的电流的方向；及第一驱动单元，被配置成响应于数据而驱动源极线；第二驱动单元，被配置成响应于数据而驱动位线；及传送单元，被配置成响应于预充电信号而将第一驱动单元的输出电压传送至位线。
根据本发明的另一方面，提供一种半导体存储装置的操作方法，该方法包括：响应于预充电信号而将位线预充电至对应于数据的电压；响应于数据而驱动源极线及位线；及在相应存储单元处储存具有极性的数据，该极性对应于流过源极线及位线的电流的方向。
根据本发明的实施例，可在写入操作之前将位线预充电至对应于数据的电压。换言之，通过根据数据而不同地改变位线的预充电电压，有可能消除在连接至不执行写入操作的存储单元的源极线与位线之间的电压差。因此，有可能防止不合需要的电流流过不执行写入操作的存储单元。
附图说明
图1示出现有半导体存储装置的存储单元架构。
图2为展示图1的MTJ的电流-电压特性的曲线图。
图3为解释现有MRAM的写入操作的电路图。
图4为根据本发明的第一实施例的半导体存储装置的电路图。
图5为根据本发明的第二实施例的半导体存储装置的电路图。
具体实施方式
本发明的其它目的及优点可通过以下描述而理解，且参考本发明的实施例而变得易明白。
图4为根据本发明的第一实施例的半导体存储装置的电路图。
参看图4，该半导体存储装置包括多个存储单元410、写入驱动单元430及预充电驱动单元450。附图标记470表示第零至第三位线BL0、BL1、BL2及BL3的寄生电容。
多个存储单元410被配置成储存数据，且存储单元410中的每一个包括根据地址来执行切换操作的晶体管及MTJ，该MTJ储存具有与流过源极线及位线的电流的方向相对应的极性的数据。举例而言，图4中所示出的存储单元412连接至第一源极线SL1及第一位线BL1，且储存具有与流过第一位线BL1及源极线SL1的电流的方向相对应的极性的数据。
写入驱动单元430响应于与数据对应的第一驱动控制信号CTR1及第二驱动控制信号CTR2而将位线BL及源极线SL驱动至特定电压。写入驱动单元430包括源极线驱动单元432及位线驱动单元434。源极线驱动单元432响应于第一驱动控制信号CTR1而驱动第零至第二源极线SL0、SL1及SL2，且位线驱动单元434响应于第二驱动控制信号CTR2而驱动位线。位线驱动单元434被提供用于第零至第三位线BL0、BL1、BL2及BL3中的每一个。在图4中仅示出一条位线BL1。
预充电驱动单元450在写入操作之前(亦即，在数据储存于多个存储单元中之前)把第零至第三位线BL0、BL1、BL2及BL3预充电至对应于数据的电压。预充电驱动单元450包括电压驱动单元452及电压供应单元454。
电压驱动单元452响应于在预充电操作时被激活的预充电信号PRE而将第零至第三位线BL0、BL1、BL2及BL3驱动至预充电电压端子的预充电电压V_PRE。电压驱动单元452包括第零至第三NMOS晶体管TR0、TR1、TR2及TR3，所述NMOS晶体管分别连接于第零至第三位线BL0、BL1、BL2及BL3与预充电电压端子之间，且具有接收预充电信号PRE的栅极。
电压供应单元454响应于第三驱动控制信号CTR3而将对应于数据的预充电电压V_PRE供应给预充电电压端子。电压供应单元454包括第四PMOS晶体管TR4及第五NMOS晶体管TR5，它们连接于核心电压(VCORE)端子与接地电压(VSS)端子之间且具有接收第三驱动控制信号CTR3的栅极。
下文将描述根据本发明的实施例的半导体存储装置的写入操作。为达成说明的目的，将首先描述把数据“1”写入至存储单元412的操作。在写入数据“1”的操作时，第一驱动控制信号CTR1、第二驱动控制信号CTR2及第三驱动控制信号CTR3分别变成逻辑低电平、逻辑高电平及逻辑低电平。
在写入操作之前执行预充电操作。在此状况下，预充电信号PRE变成逻辑高电平，且电压驱动单元452的第零至第三NMOS晶体管TR0、TR1、TR2及TR3导通。因此，把第零至第三位线BL0、BL1、BL2及BL3预充电至预充电电压V_PRE。电压驱动单元454响应于逻辑低电平的第三驱动控制信号CTR3而把预充电电压V_PRE驱动至核心电压VCORE。换言之，预充电驱动单元450在预充电操作期间将第零至第三位线BL0、BL1、BL2及BL3预充电至对应于数据“1”的核心电压VCORE。
当在预充电操作之后(亦即，预充电信号PRE变成逻辑低电平)激活位线选择信号BS时，响应于逻辑低电平的第一驱动控制信号CTR1及逻辑高电平的第二驱动控制信号CTR2而激活写入驱动单元430。在此状况下，源极线驱动单元432将第零至第二源极线SL0、SL1及SL2驱动至核心电压VCORE，且位线驱动单元434将第一位线BL1驱动至接地电压VSS。当激活第一字线WL1时，包括第六NMOS晶体管TR6的存储单元的NMOS晶体管导通，且在第一位线BL1的方向上流动来自于第一源极线SL1的经过存储单元412的电流。经由此电流流动，数据“1”储存于存储单元412的MTJ中。
将对由第一字线WL1选择的、除存储单元412以外的存储单元进行以下描述。
在预充电操作期间，将第零至第三位线BL0、BL1、BL2及BL3预充电至对应于数据的核心电压VCORE。当激活第一字线WL1时，相应存储单元的NMOS晶体管导通。在此状况下，用于把数据“1”写入至存储单元412的核心电压VCORE被施加至第一源极线SL1，且在连接至未由位线选择信号BS选择的存储单元的第一源极线SL1与第零、第二及第三位线BL0、BL2及BL3之间的电压差消失。因此，不同于现有技术中的情况，不合需要的电流(IDIST，参见图3)不出现。
将对把数据“0”写入至存储单元412的操作进行以下描述。在写入数据“0”的操作时，第一驱动控制信号CTR1、第二驱动控制信号CTR2及第三驱动控制信号CTR3分别变成逻辑高电平、逻辑低电平及逻辑高电平。
在写入操作之前执行预充电操作。响应于预充电信号PRE而将第零至第三位线BL0、BL1、BL2及BL3预充电至预充电电压V_PRE。电压驱动单元454响应于逻辑高电平的第三驱动控制信号CTR3而将预充电电压V_PRE驱动至接地电压VSS。换言之，预充电驱动单元450在预充电操作期间将第零至第三位线BL0、BL1、BL2及BL3预充电至对应于数据“0”的接地电压VSS。
在预充电操作之后，响应于逻辑高电平的第一驱动控制信号CTR1及逻辑低电平的第二驱动控制信号CTR2而激活写入驱动单元430。在此状况下，将第零至第二源极线SL0、SL1及SL2驱动至接地电压VSS，且将第一位线BL1驱动至核心电压VCORE。当激活第一字线WL1时，包括第六NMOS晶体管TR6的存储单元的NMOS晶体管导通，且在第一源极线SL1的方向上流动来自于第一位线BL1的经过存储单元412的电流。经由此电流流动，数据“0”储存于存储单元412的MTJ中。
将对由第一字线WL1选择的、除存储单元412以外的存储单元进行以下描述。
在预充电操作期间，将第零至第三位线BL0、BL1、BL2及BL3预充电至对应于数据的接地电压VSS。当激活第一字线WL1时，相应存储单元的NMOS晶体管导通。在此状况下，用于把数据“0”写入至存储单元412的接地电压VSS被施加至第一源极线SL1，且在连接至未由位线选择信号BS选择的存储单元的第一源极线SL1与第零、第二及第三位线BL0、BL2及BL3之间的电压差得以消除。因此，不同于现有技术，不合需要的电流(IDIST，参见图3)不出现。
同时，预充电驱动单元450的电压供应单元454和源极线驱动单元432执行类似操作且亦具有类似结构。因此，电压供应单元454及源极线驱动单元432可通过一个组件来实施以便减小它们所占据的面积，这将在下文中参看图5描述。
图5为根据本发明的第二实施例的半导体存储装置的电路图。
比较图4与图5，移除图4的电压供应单元454，且图5的源极线驱动单元510的输出端子连接至预充电电压(V_PRE)端子。因此，响应于预充电信号PRE而导通的多个NMOS晶体管把在源极线驱动单元510的输出端子(亦即，预充电电压(V_PRE)端子)处所驱动的电压传送至相应位线。因此，将第零至第三位线BL0、BL1、BL2及BL3预充电至对应于数据的电压。归因于被预充电的第零至第三位线BL0、BL1、BL2及BL3，可能在不执行写入操作的存储单元中减小/防止不合需要的电流(IDIST，参见图3)。
尽管已将其中第一驱动控制信号CTR1及第三驱动控制信号CTR3具有对应于数据的相同逻辑电平的状况用作第二实施例中的实例，但易明白，在第一驱动控制信号CTR1及第三驱动控制信号CTR3在第一实施例中于预充电操作及写入操作中具有不同逻辑电平时，可修改根据第二实施例的半导体存储装置的设计。
根据本发明的实施例，通过防止/减小流过不被执行写入操作的存储单元的不合需要的电流，有可能防止对储存于相应存储单元中的数据的损坏或质量降级。因此，可改进半导体存储装置的稳定操作及可靠性。
尽管已针对特定实施例描述了本发明，但本领域技术人员易明白，在不脱离如在所附权利要求中所界定的本发明的精神及范围的情况下，可进行各种改变及修改。
此外，尽管在上文所提及的实施例中已将其中预充电电压V_PRE为根据数据的核心电压VCORE或接地电压VSS的状况作为实例进行了说明，但预充电电压V_PRE亦可具有与在预充电操作之后在源极线处所驱动的电压相同的电平。
此外，易明白，上文所描述的逻辑门及晶体管的位置及类型将根据输入信号的极性而改变。

Claims (12)

1.一种半导体存储装置，包括：
多个存储单元，被配置成储存具有与流过源极线及位线的电流的方向相对应的极性的数据；及
预充电驱动单元，被配置成在数据被储存于存储单元中之前、响应于预充电信号而将所述位线预充电至对应于数据的电压。
2.如权利要求1的半导体存储装置，其中所述预充电驱动单元包括：
电压供应单元，被配置成将对应于数据的电压供应给所述预充电电压端子；及
电压驱动单元，连接至所述预充电电压端子，且被配置成响应于所述预充电信号而将所述位线驱动至预充电电压。
3.如权利要求1的半导体存储装置，其中所述存储单元共享所述源极线。
4.如权利要求1的半导体存储装置，其中所述半导体存储单元各自包括：
切换单元，被配置成响应于地址而执行切换操作；及
磁性隧道结器件，连接至所述切换单元。
5.如权利要求1的半导体存储装置，进一步包括写入驱动单元，所述写入驱动单元被配置成响应于数据而驱动所述源极线及所述位线。
6.一种半导体存储装置，包括：
多个存储单元，被配置成储存具有与流过源极线及位线的电流的方向相对应的极性的数据；及
第一驱动单元，被配置成响应于数据而驱动所述源极线；
第二驱动单元，被配置成响应于数据而驱动所述位线；及
传送单元，被配置成响应于预充电信号而将第一驱动单元的输出电压传送至所述位线。
7.如权利要求6的半导体存储装置，其中所述传送单元及第一驱动单元在数据储存于存储单元中之前被操作。
8.如权利要求6的半导体存储装置，其中所述存储单元共享所述源极线。
9.如权利要求6的半导体存储装置，其中所述半导体存储单元各自包括：
切换单元，被配置成响应于地址而执行切换操作；及
磁性隧道结器件，连接至所述切换单元。
10.一种半导体存储装置的操作方法，该方法包括：
响应于预充电信号而将位线预充电至对应于数据的电压；
响应于数据而驱动源极线及所述位线；及
在相应存储单元处储存具有与流过所述源极线及所述位线的电流的方向相对应的极性的数据。
11.如权利要求10的方法，其中对位线预充电包括：
将预充电电压端子驱动至对应于数据的电压；及
响应于所述预充电信号而将所述位线驱动至所述预充电电压端子的电压。
12.如权利要求10的方法，其中所述源极线及所述预充电电压端子被驱动至相同电压。
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