KR20100122598A - 반도체 메모리 장치와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 소오스 라인과 비트 라인을 통해 흐르는 전류 방향에 대응하는 극성의 데이터가 저장되는 다수의 메모리 셀, 및 상기 데이터가 상기 다수의 메모리 셀에 저장되기 이전에 프리차징 신호에 응답하여 상기 비트 라인을 상기 데이터에 대응하는 전압으로 프리차징하기 위한 프리차징 구동수단을 구비하는 반도체 메모리 장치를 제공한다.
MRAM, 자기 터널 접합 소자, 비트 라인, 소오스 라인

Description

반도체 메모리 장치와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 자기 터널 접합 소자(Magnetic Tunnel Junction device, MTJ)를 이용하여 데이터를 저장할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory) 장치와 SRAM(Static Random Access Memory) 장치는 휘발성 메모리 장치로서 전원을 인가받지 않는 경우 메모리 셀(memory cell)에 저장된 데이터를 잃어버리는 단점을 가진다. 따라서, 요즈음에는 비휘발성 메모리 장치에 관한 연구가 활발히 진행중이며, 이 중에는 MRAM(Magnetic Random Access Memory) 장치가 있다. 특히, MRAM 장치는 비휘발성 특성뿐 아니라 고집적화가 가능하고 고속 동작 및 저전력 소모 특성을 가지기 때문에, 차세대 반도체 메모리 장치로 주목받고 있다.
자기 메모리 장치의 일종인 MRAM 장치의 메모리 셀은 외부에서 인가되는 어 드레스에 대응하여 스위칭 동작을 수행하는 하나의 트랜지스터(transistor)와 정보를 저장하는 자기 터널 접합 소자(MTJ)로 구성된다. 자기 터널 접합 소자는 두 강자성체의 자화 방향(magnetization direction)에 따라 자기저항비(MagnetoResistance, MR)가 달라지는데, MRAM 장치 내부에서는 이러한 자기저항비 변화에 따른 전류량의 변화를 감지하여 자기 터널 접합 소자에 저장된 데이터가 '1' 인지 '0' 인지를 판단한다.
도 1 은 일반적인 반도체 메모리 장치의 메모리 셀 구조를 설명하기 위한 도면이다.
도 1 을 참조하면, 각각의 메모리 셀은 하나의 트랜지스터와 하나의 자기 터널 접합 소자로 구성된다. 설명의 편의를 위하여 '110' NMOS 트랜지스터와 '130' 자기 터널 접합 소자로 구성된 메모리 셀을 대표로 설명하기로 한다.
NMOS 트랜지스터(110)는 제0 소오스 라인(SL0)과 자기 터널 접합 소자(130) 사이에 소오스-드레인 경로가 형성되고 제0 워드라인(WL0)에 게이트가 접속되어, 제0 워드라인(WL0)의 활성화 유무에 따라 턴 온/오프(turn on/off)된다. 이때, 제0 워드 라인(WL0)은 로우 어드레스(row address)에 의하여 선택된다.
자기 터널 접합 소자(130)는 자유막(free layer, 132)과, 터널절연막(134), 및 핀드막(pinned layer, 136)으로 구성된다. 여기서, 자유막(132)은 강자성체로 이루어지며 외부 자극(예컨대, 자기 터널 접합 소자(130)에 투과되는 전류)에 의하여 자화방향이 변하고, 핀드막(136)은 외부 자극이 가해지더라도 자화방향이 변하지 않는다. 참고로, 핀드막(136)은 반강자성체로 이루어진 피닝막(도시되지 않음) 에 의하여 자화방향이 고정되며, 터널절연막(134)은 예컨대, 마그네슘 산화막(MgO)으로 형성될 수 있다.
이러한, 자기 터널 접합 소자(130)는 양단에 걸리는 전압에 따라 투과 전류가 흐르게 되는데 이 전류 방향에 따라 자유막(132)의 자화방향이 결정된다. 만약, 자유막(132)의 자화방향이 핀드막(136)의 자화방향과 일치하는 경우 자기 터널 접합 소자(130)의 저항 값은 작아지게 되고, 자유막(132)의 자화방향이 핀드막(136)의 자화방향과 일치하지 않는 경우 자기 터널 접합 소자(130)의 저항 값은 커지게 된다. 일반적으로 자유막(132)과 핀드막(136)의 자화방향이 일치하는 상태가 '0' 데이터에 해당하며, 그 반대의 경우가 '1' 데이터에 해당한다.
다시 말하면, 핀드막(136) 대비 자유막(132)에 일정한 크기 이상의 양의 전압을 인가하여 임계 전류 이상의 양의 전류가 흐르는 경우, 자유막(132)과 핀드막(136)의 자화방향은 동일하게 된다. 즉, '0' 데이터의 쓰기 동작이 이루어지고 자기 터널 접합 소자(130)의 저항 값은 작아진다. 이와 반대로, 핀드막(136) 대비 자유막(132)에 일정한 크기 이상의 음의 전압을 인가하여 임계전류 이상의 음의 전류가 흐르는 경우, 자유막(132)과 핀드막(136)의 자화방향은 서로 반대가 된다. 즉, '1' 데이터의 쓰기 동작이 이루어지고 자기 터널 접합 소자(130)의 저항 값은 커진다.
도 2 는 도 1 의 자기 터널 접합 소자(130)의 전류-전압 특성을 설명하기 위한 도면이다.
도 2 를 참조하면, 1, 8, 9, 10 경로는 자유막(132)과 핀드막(136)이 서로 반대의 자화방향을 가지는 경우이고, 3, 4, 5, 6 은 자유막(132)과 핀드막(136)이 동일한 자화방향을 가지는 경우이다. 이어서, 2 는 자기 터널 접합 소자(130)에 임계전류 이상의 양의 전류가 흘러 자유막(132)과 핀드막(136)의 자화방향이 반대 방향에서 동일한 방향으로 변하는 경우이고, 7 은 자기 터널 접합 소자(130)에 임계전류 이상의 음의 전류가 흘러 자화방향이 동일한 방향에서 반대 방향으로 변하는 경우이다.
도 2 에서 알 수 있듯이, 자기 터널 접합 소자(130)는 이러한 이력현상(hysteresis)으로 인하여 높은 저항 값과 낮은 저항 값을 가질 수 있으며, 이러한 안정적인 상태는 전원이 인가되지 않더라도 계속 유지된다.
도 3 은 기존의 MRAM 장치의 쓰기 동작을 설명하기 위한 도면이다.
도 3 을 참조하면, MRAM 장치는 다수의 메모리 셀(MC)과, 소오스라인 구동부(330)와, 비트라인 구동부(350), 및 프리차징 구동부(370)를 구비한다. 여기서, 390 은 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)의 기생 커패시턴스(390, parasitic capacitance)를 의미한다.
이하, 설명의 편의를 위하여 쓰기 동작이 이루어지는 메모리 셀(310)을 기준으로 설명하기로 한다.
메모리 셀(310)은 제1 비트 라인(BL1)과 제1 소오스 라인(SL1) 사이에 연결되어 있으며, 제1 워드 라인(WL1)에 응답하여 활성화된다. 활성화된 메모리 셀(310)에는 소오스라인 구동부(330)와 비트라인 구동부(350)에 의하여 임계전류 이상의 전류가 흐르게 되고, 그 전류 방향에 대응하는 극성의 데이터가 저장된다.
소오스라인 구동부(330)은 제1 구동제어신호(CTR1)에 응답하여 제0 내지 제2 소오스 라인(SL0, SL1, SL2)을 구동한다. 여기서, 제1 구동제어신호(CTR1)는 데이터에 대응하는 논리 레벨 값을 갖는다. 참고로, 제0 내지 제2 소오스 라인(SL0, SL1, SL2)은 메모리 셀(MC)이 차지하는 영역의 면적을 줄여주기 위하여 공통으로 연결되어 있다.
비트라인 구동부(350)는 제2 구동제어신호(CTR2)에 응답하여 제1 비트 라인(BL1)을 구동한다. 여기서, 제2 구동제어신호(CTR2)는 데이터에 대응하는 논리 레벨 값을 갖는다. 참고로, 비트라인 구동부(350)는 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3) 각각에 대응하여 구비되며, 도 2 에는 제1 비트 라인(BL1)에 대응하여 하나만 도시하였다. 이어서, 비트라인 구동부(350)와 제1 비트 라인(BL1) 사이에는 제1 NMOS 트랜지스터(TR1)가 접속되며, 제1 NMOS 트랜지스터(TR1)는 비트라인 선택신호(BS)에 응답하여 턴 온/오프 동작을 수행한다. 여기서, 비트라인 선택신호(BS)는 컬럼 어드레스(column address)에 의하여 선택된다.
프리차징 구동부(370)는 프리차징 신호(PRE)에 응답하여 제0 내지 제3 비트라인(BL0, BL1, BL2, BL3)을 접지전압(VSS)으로 프리차징(precharging)하기 위한 것으로, 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3) 각각과 접지전압(VSS)단 사이에 소오스-드레인 경로가 연결되고 프리차징 신호(PRE)를 게이트로 입력받는 다수의 NMOS 트랜지스터를 구비한다.
이하, 메모리 셀(310)의 쓰기 동작을 살펴보기로 한다. 참고로, 쓰기 동작 이전에는 프리차징 동작이 이루어지며, 이때 프리차징 신호(PRE)는 논리'하 이(high)'가 되고 프리차징 구동부(370)의 제2 NMOS 트랜지스터(TR2)를 포함하는 다수의 트랜지스터가 턴 온 된다. 따라서, 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)은 접지전압(VSS)으로 프리차징 된다.
프리차징 동작을 수행한 이후, 즉 프리차징 신호(PRE)가 논리'로우(low)'가 된 이후 데이터에 대응하는 제1 구동제어신호(CTR1)와 제2 구동제어신호(CTR2)에 응답하여 소오스라인 구동부(330)와 비트라인 구동부(350)가 해당 라인을 구동한다. 이때, 제0 내지 제2 소오스 라인(SL0, SL1, SL2)은 소오스라인 구동부(330)에 의하여 해당하는 전압으로 구동되고, 제1 비트 라인(BL1)은 비트라인 선택신호(BS)에 의하여 선택되어진 비트라인 구동부(350)에 의하여 해당하는 전압으로 구동된다. 이후, 제1 워드 라인(WL1)이 활성화되면 제3 NMOS 트랜지스터(TR3)를 포함하는 각 메모리 셀의 NMOS 트랜지스터가 턴 온된다. 이로 인하여, 메모리 셀(310)에는 제1 소오스 라인(SL1)과 제1 비트 라인(BL1)의 전압 차이에 따라 전류가 흐르게 되고 메모리 셀(310)의 자기 터널 접합 소자는 '1' 또는 '0' 을 저장한다.
이하, 기존 반도체 메모리 장치의 문제점을 설명하기 위하여 메모리 셀(310)에 '1' 데이터가 쓰여지는 동작을 살펴보기로 한다. 참고로, '1' 데이터의 쓰기 동작시 제1 구동제어신호(CTR1)는 논리'로우'가 되고 제2 구동제어신호(CTR2)는 논리'하이'가 된다.
위에서 설명하였듯이, 프리차징 동작에 의하여 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)은 접지전압(VSS)으로 프리차징 된다. 이후, 비트라인 선택신호(BS)에 응답하여 제1 NMOS 트랜지스터(TR1)가 턴 온 되고, 소오스라인 구동부(330)의 PMOS 트랜지스터가 턴 온되며, 비트라인 구동부(350)의 NMOS 트랜지스터가 턴 온 된다. 따라서, 제0 내지 제2 소오스 라인(SL0, SL1, SL2)은 코어전압(VCORE)으로 구동되고, 제1 비트 라인(BL1)은 접지전압(VSS)으로 구동된다. 이후, 제1 워드 라인(WL1)이 활성화되면 제3 NMOS 트랜지스터(TR3)를 포함하는 각 메모리 셀의 NMOS 트랜지스터가 턴 온된다. 즉, 소오스라인 구동부(330)의 코어전압(VCORE)단 → 제1 소오스 라인(SL1) → 메모리 셀(310) → 제1 비트라인(BL1) → 비트라인 구동부(350)의 접지전압(VSS)단을 통해 전류가 흐르게 된다. 이러한 전류 흐름을 통해 메모리 셀(310)의 자기 터널 접합 소자에는 '1' 데이터가 저장된다.
이때, 선택되지 않은 제0 워드 라인(WL0)과 제2 워드 라인(WL2)에 대응하는 메모리 셀은 해당하는 메모리 셀의 NMOS 트랜지스터가 턴 온 되지 않기 때문에 기존의 데이터를 유지한다. 하지만 문제가 되는 부분은 쓰기 대상인 메모리 셀(310) 이외에 제1 워드 라인(WL1)에 의하여 선택된 메모리 셀에 발생한다.
프리차징 동작시 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)은 접지전압(VSS)으로 프리차징되고, 이후 제1 워드 라인(WL1)이 활성화되면 이에 해당하는 메모리 셀의 NMOS 트랜지스터는 모두 턴 온 된다. 이때, 제1 소오스 라인(SL1)은 메모리 셀(310)에 '1' 데이터를 쓰기 위한 코어전압(VCORE)이 인가되며, 비트라인 선택신호(BS)에 의하여 선택되지 않은 메모리 셀들에는 코어전압(VCORE)으로 구동되는 제1 소오스 라인(SL1)과 접지전압(VSS)으로 프리차징된 제0, 제2, 제3 비트 라인(BL0, BL2, BL3)의 전위 차로 인한 원치 않는 전류(Idist)가 흐르게 된다. 물론 이 전류(Idist)의 양은 제0, 제2, 제3 비트 라인(BL0, BL2, BL3)의 기생 커패시 턴스(390)를 충전하면서 점차 감소하지만 수 ns 정도의 짧은 시간 동안 전류 흐름을 유지하게 된다. 이러한 원치 않는 전류(Idist)의 흐름은 해당 메모리 셀에 저장된 데이터를 파괴하거나, 저장된 데이터의 품질을 저하시키는 문제점을 야기한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 비트 라인에 프리차징 되는 전압을 데이터에 따라 다르게 하여 프리차징 동작을 수행할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 소오스 라인과 비트 라인을 통해 흐르는 전류 방향에 대응하는 극성의 데이터가 저장되는 다수의 메모리 셀; 및 상기 데이터가 상기 다수의 메모리 셀에 저장되기 이전에 프리차징 신호에 응답하여 상기 비트 라인을 상기 데이터에 대응하는 전압으로 프리차징하기 위한 프리차징 구동수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 소오스 라인과 비트 라인을 통해 흐르는 전류 방향에 대응하는 극성의 데이터가 저장되는 다수의 메모리 셀; 상기 데이터에 응답하여 상기 소오스 라인을 구동하기 위한 제1 구동수단; 상기 데이터에 응답하여 상기 비트 라인을 구동하기 위한 제2 구동수단; 및 프리차징 신호에 응답하여 상기 제1 구동수단의 출력전압을 상기 비트 라인으로 전달하기 위한 전달수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 구동 방법은, 프리차징 신호에 응답하여 비트 라인을 데이터에 대응하는 전 압으로 프리차징하는 단계; 상기 데이터에 응답하여 소오스 라인과 상기 비트 라인을 구동하는 단계; 및 상기 소오스 라인과 상기 비트 라인을 통해 흐르는 전류 방향에 대응하는 극성의 상기 데이터를 해당 메모리 셀에 저장하는 단계를 포함한다.
본 발명은 데이터의 쓰기 동작 이전에 그 데이터에 대응하는 전압으로 비트 라인을 프리차징하는 것이 가능하다. 다시 말하면, 비트 라인에 프리차징되는 전압을 데이터에 따라 다르게 함으로써, 쓰기 동작시 쓰기 동작을 수행하지 않는 메모리 셀에 연결된 소오스 라인과 비트 라인의 전위 차이를 없애줄 수 있다. 따라서, 쓰기 동작을 수행하지 않는 메모리 셀에 원치 않게 흐르는 전류 흐름을 막아줄 수 있다.
본 발명은 쓰기 동작을 수행하지 않는 메모리 셀에 원치 않게 흐르는 전류 흐름을 없애 주어 해당 메모리 셀에 저장된 데이터가 파괴되거나 저장된 데이터의 품질이 저하되는 문제점을 개선함으로써, 반도체 메모리 장치의 안정적인 동작 및 제품에 대한 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명에 따른 반도체 메모리 장치의 제1 실시예를 설명하기 위한 블록도이다.
도 4 를 참조하면, 반도체 메모리 장치는 다수의 메모리 셀(410)과, 쓰기 구동부(430), 및 프리차징 구동부(450)를 구비한다. 참고로, 470 은 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)의 기생 커패시턴스(470)를 의미한다.
다수의 메모리 셀(410)은 데이터를 저장하기 위한 것으로, 각 메모리 셀은 어드레스에 대응하여 스위칭 동작을 수행하는 하나의 트랜지스터와 소오스 라인과 비트 라인을 통해 흐르는 전류 방향에 대응하는 극성의 데이터가 저장되는 자기 터널 접합 소자를 구비한다. 예컨대, 도 4 에 도시된 메모리 셀(412)은 제1 소오스 라인(SL1)과 제1 비트 라인(BL1)에 연결되며, 제1 비트 라인(BL1)과 제1 소오스 라인(SL1)을 통해 흐르는 전류 방향에 대응하는 극성의 데이터가 저장된다.
쓰기 구동부(430)는 데이터에 대응하는 제1 및 제2 구동제어신호(CTR1, CTR2)에 응답하여 비트 라인(BL)과 소오스 라인(SL)을 해당하는 전압으로 구동하기 위한 것으로, 소오스라인 구동부(432)와, 비트라인 구동부(434)를 구비한다. 여기서, 소오스라인 구동부(432)는 제1 구동제어신호(CTR1)에 응답하여 제0 내지 제2 소오스 라인(SL0, SL1, SL2)을 구동하기 위한 것이고, 비트라인 구동부(434)는 제2 구동제어신호(CTR2)에 응답하여 해당하는 비트 라인을 구동하기 위한 것이다. 참고로, 비트라인 구동부(434)는 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3) 각각에 대응하여 구비되며, 도 4 에는 제1 비트 라인(BL1)에 대응하여 하나만 도시하였다.
프리차징 구동부(450)는 데이터가 다수의 메모리 셀에 저장되기 이전 즉, 쓰기 동작 이전에 프리차징 동작을 위하여 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)을 데이터에 대응하는 전압으로 프리차징 하기 위한 것으로서, 전압구동부(452)와 전압공급부(454)를 구비한다.
여기서, 전압구동부(452)는 프리차징 동작시 활성화되는 프리차징 신호(PRE)에 응답하여 프리차징 전압(V_PRE)단의 프리차징 전압(V_PRE)으로 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)을 구동하기 위한 것으로, 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3) 각각과 프리차징 전압(V_PRE)단 사이에 연결되고 프리차징 신호(PRE)를 게이트로 입력받는 제0 내지 제3 NMOS 트랜지스터(TR0, TR1, TR2, TR3)를 구비한다.
그리고, 전압공급부(454)는 제3 구동제어신호(CTR3)에 응답하여 프리차징 전압(V_PRE)단에 데이터에 대응하는 프리차징 전압(V_PRE)을 공급하기 위한 것으로, 코어전압(VCORE)단과 접지전압(VSS)단 사이에 직렬 연결되고 제3 구동제어신호(CTR3)를 게이트로 입력받는 제4 PMOS 트랜지스터(TR4)와 제5 NMOS 트랜지스터(TR5)를 구비한다.
이하, 본 발명에 따른 반도체 메모리 장치의 쓰기 동작을 살펴보기로 한다. 설명의 편의를 위하여 메모리 셀(412)에 '1' 데이터에 대한 쓰기 동작을 먼저 살펴보기로 한다. 참고로, '1' 데이터의 쓰기 동작시 제1 구동제어신호(CTR1)는 논리'로우'가 되고, 제2 구동제어신호(CTR2)는 논리'하이'가 되며, 제3 구동제어신호(CTR3)는 논리'로우'가 된다.
우선, 쓰기 동작 이전에는 프리차징 동작이 이루어지며, 이때 프리차징 신호(PRE)는 논리'하이'가 되고 전압구동부(452)의 제0 내지 제3 NMOS 트랜지스터(TR0, TR1, TR2, TR3)가 턴 온 된다. 따라서, 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)은 프리차징 전압(V_PRE)으로 프리차징 된다. 이때, 전압공급부(454)는 논리'로우'의 제3 구동제어신호(CTR3)에 응답하여 프리차징 전압(V_PRE)을 코어전압(VCORE)으로 구동한다. 다시 말하면, 프리차징 구동부(450)는 프리차징 동작시 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)을 '1' 데이터에 대응하는 코어전압(VCORE)으로 프리차징 한다.
프리차징 동작을 수행한 이후, 즉 프리차징 신호(PRE)가 논리'로우'가 된 이후 비트라인 선택신호(BS)가 활성화되면, 논리'로우'의 제1 구동제어신호(CTR1)와 논리'하이'의 제2 구동제어신호(CTR2)에 응답하여 쓰기 구동부(430)가 활성화된다. 이때, 제0 내지 제2 소오스 라인(SL0, SL1, SL2)은 소오스라인 구동부(432)에 의하여 코어전압(VCORE)으로 구동되고, 제1 비트 라인(BL1)은 비트라인 구동부(434)에 의하여 접지전압(VSS)으로 구동된다. 이후, 제1 워드 라인(WL1)이 활성화되면 제6 NMOS 트랜지스터(TR6)를 포함하는 각 메모리 셀의 NMOS 트랜지스터가 턴 온되고, 제1 소오스 라인(SL1)에서 메모리 셀(412)을 거쳐 제1 비트 라인(BL1) 방향으로 전류가 흐르게 된다. 이러한 전류 흐름을 통해 메모리 셀(412)의 자기 터널 접합 소자에는 '1' 데이터가 저장된다.
한편, 기존 반도체 메모리 장치에 문제가 되었던 쓰기 대상인 메모리 셀(412) 이외에 제1 워드 라인(WL1)에 의하여 선택된 메모리 셀에 대하여 살펴보기 로 한다.
프리차징 동작시 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)은 데이터에 대응하는 코어전압(VCORE)으로 프리차징되고, 이후 제1 워드 라인(WL1)이 활성화되면 이에 해당하는 메모리 셀의 NMOS 트랜지스터는 모두 턴 온 된다. 이때, 제1 소오스 라인(SL1)은 메모리 셀(412)에 '1' 데이터를 쓰기 위한 코어전압(VCORE)이 인가되며, 비트라인 선택신호(BS)에 의하여 선택되지 않은 메모리 셀들에 연결된 제1 소오스 라인(SL1)과 제0, 제2, 제3 비트 라인(BL0, BL2, BL3)의 전위 차이는 없어지게 된다. 따라서, 기존에 문제가 되었던 원치 않는 전류(Idist, 도 3 참조)는 발생하지 않게 된다.
다음으로, 메모리 셀(412)에 '0' 데이터에 대한 쓰기 동작을 살펴보기로 한다. 참고로, '0' 데이터의 쓰기 동작시 제1 구동제어신호(CTR1)는 논리'하이'가 되고, 제2 구동제어신호(CTR2)는 논리'로우'가 되며, 제3 구동제어신호(CTR3)는 논리'하이'가 된다.
위와 마찬가지로 데이터의 쓰기 동작 이전에는 프리차징 동작이 이루어지며, 프리차징 신호(PRE)에 응답하여 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)은 프리차징 전압(V_PRE)으로 프리차징 된다. 이때, 전압공급부(454)는 논리'하의'의 제3 구동제어신호(CTR3)에 응답하여 프리차징 전압(V_PRE)을 접지전압(VSS)으로 구동한다. 다시 말하면, 프리차징 구동부(450)는 프리차징 동작시 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)을 '0' 데이터에 대응하는 접지전압(VSS)으로 프리차징 한다.
프리차징 동작을 수행한 이후, 논리'하이'의 제1 구동제어신호(CTR1)와 논리'로우'의 제2 구동제어신호(CTR2)에 응답하여 쓰기 구동부(430)가 활성화된다. 이때, 제0 내지 제2 소오스 라인(SL0, SL1, SL2)은 접지전압(VSS)으로 구동되고, 제1 비트 라인(BL1)은 코어전압(VCORE)으로 구동된다. 이후, 제1 워드 라인(WL1)이 활성화되면 제6 NMOS 트랜지스터(TR6)를 포함하는 각 메모리 셀의 NMOS 트랜지스터가 턴 온되고, 제1 비트 라인(BL1)에서 메모리 셀(412)을 거쳐 제1 소오스 라인(SL1) 방향으로 전류가 흐르게 된다. 이러한 전류 흐름을 통해 메모리 셀(412)의 자기 터널 접합 소자에는 '0' 데이터가 저장된다.
여기서, 쓰기 대상인 메모리 셀(412) 이외에 제1 워드 라인(WL1)에 의하여 선택된 메모리 셀에 대하여 살펴보면, 프리차징 동작시 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)은 데이터에 대응하는 접지전압(VSS)으로 프리차징되고, 이후 제1 워드 라인(WL1)이 활성화되면 이에 해당하는 메모리 셀의 NMOS 트랜지스터는 모두 턴 온 된다. 이때, 제1 소오스 라인(SL1)은 메모리 셀(412)에 '0' 데이터를 쓰기 위한 접지전압(VSS)이 인가되며, 비트라인 선택신호(BS)에 의하여 선택되지 않은 메모리 셀들에 연결된 제1 소오스 라인(SL1)과 제0, 제2, 제3 비트 라인(BL0, BL2, BL3)의 전위 차이는 없어지게 된다. 따라서, 기존에 문제가 되었던 원치 않는 전류(Idist, 도 3 참조)는 발생하지 않게 된다.
한편, 프리차징 구동부(450)의 전압공급부(454)와 소오스라인 구동부(432)는 서로 유사한 동작을 수행하며, 그 구성 역시 유사하다. 따라서, 면적 소모를 줄이기 위하여 전압공급부(454)와 소오스라인 구동부(432)를 하나의 구성요소로 사용하 는 것도 가능하다. 이하, 도 5 를 통해 살펴보기로 한다.
도 5 는 본 발명에 따른 반도체 메모리 장치의 제2 실시예를 설명하기 위한 블록도이다.
도 4 와 도 5 를 참조하면, 제2 실시예는 도 4 의 전압공급부(454)가 없어지고 도 5 의 소오스라인 구동부(510)의 출력단이 프리차징 전압(V_PRE)단에 연결된 것을 볼 수 있다. 따라서, 프리차징 신호(PRE)에 응답하여 턴 온 되는 다수의 NMOS 트랜지스터는 소오스라인 구동부(510)의 출력단, 즉 프리차징 전압(V_PRE)단에 구동된 전압을 각각 해당하는 비트 라인으로 전달한다. 결국, 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)은 데이터에 대응하는 전압으로 프리차징 된다. 이렇게 프리차징된 제0 내지 제3 비트 라인(BL0, BL1, BL2, BL3)에 의하여 쓰기 동작시 쓰기 동작을 수행하지 않는 메모리 셀에는 원치 않는 전류(Idist, 도 3 참조)가 발생하지 않는다.
참고로, 제2 실시예는 제1 실시예의 제1 구동제어신호(CTR1)와 제3 구동주에신호(CTR3)가 데이터에 대응하여 서로 동일한 논리 레벨을 가지는 경우를 일례로 하였으며, 만약, 제1 실시예에서 제1 구동제어신호(CTR1)와 제3 구동제어신호(CTR3)가 프리차징 동작과 쓰기 동작시 서로 다른 논리 레벨을 가지는 경우 그에 맞게 설계게 변경되는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 프리차징 전압(V_PRE)이 데이터에 따라 코어전압(VCORE) 또는 접지전압(VSS)이 되는 경우를 일례로 설명하였으나, 본 발명은 프리차징 동작 이후 소오스 라인에 구동되는 전압과 동일한 전압으로 프리차징 전압(V_PRE)이 구동될 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 일반적인 반도체 메모리 장치의 메모리 셀 구조를 설명하기 위한 도면.
도 2 는 도 1 의 자기 터널 접합 소자(130)의 전류-전압 특성을 설명하기 위한 도면.
도 3 은 기존의 MRAM 장치의 쓰기 동작을 설명하기 위한 도면.
도 4 는 본 발명에 따른 반도체 메모리 장치의 제1 실시예를 설명하기 위한 블록도.
도 5 는 본 발명에 따른 반도체 메모리 장치의 제2 실시예를 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 다수의 메모리 셀
430 : 쓰기 구동부
450 : 프리차징 구동부
470 : 기생 커패시턴스

Claims (12)

  1. 소오스 라인과 비트 라인을 통해 흐르는 전류 방향에 대응하는 극성의 데이터가 저장되는 다수의 메모리 셀; 및
    상기 데이터가 상기 다수의 메모리 셀에 저장되기 이전에 프리차징 신호에 응답하여 상기 비트 라인을 상기 데이터에 대응하는 전압으로 프리차징하기 위한 프리차징 구동수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 프리차징 구동수단은,
    상기 데이터에 대응하는 전압을 프리차징 전압단에 공급하기 위한 전압공급부; 및
    상기 프리차징 전압단에 연결되고, 상기 프리차징 신호에 응답하여 상기 비트 라인을 프리차징 전압으로 구동하기 위한 전압구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 다수의 메모리 셀은 상기 소오스 라인을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 다수의 메모리 셀 각각은,
    어드레스에 응답하여 스위칭 동작을 수행하는 스위칭부; 및
    상기 스위칭부와 연결된 자기 터널 접합 소자(Magnetic Tunnel Junction device)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 데이터에 응답하여 상기 소오스 라인과 상기 비트 라인을 구동하기 위한 쓰기 구동부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 소오스 라인과 비트 라인을 통해 흐르는 전류 방향에 대응하는 극성의 데이터가 저장되는 다수의 메모리 셀;
    상기 데이터에 응답하여 상기 소오스 라인을 구동하기 위한 제1 구동수단;
    상기 데이터에 응답하여 상기 비트 라인을 구동하기 위한 제2 구동수단; 및
    프리차징 신호에 응답하여 상기 제1 구동수단의 출력전압을 상기 비트 라인으로 전달하기 위한 전달수단
    을 구비하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 전달수단과 상기 제1 구동수단은 상기 데이터가 상기 다수의 메모리 셀에 저장되기 이전에 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 다수의 메모리 셀은 상기 소오스 라인을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 다수의 메모리 셀 각각은,
    어드레스에 응답하여 스위칭 동작을 수행하는 스위칭부; 및
    상기 스위칭부와 연결된 자기 터널 접합 소자(Magnetic Tunnel Junction device)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 프리차징 신호에 응답하여 비트 라인을 데이터에 대응하는 전압으로 프리차징하는 단계;
    상기 데이터에 응답하여 소오스 라인과 상기 비트 라인을 구동하는 단계; 및
    상기 소오스 라인과 상기 비트 라인을 통해 흐르는 전류 방향에 대응하는 극성의 상기 데이터를 해당 메모리 셀에 저장하는 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  11. 제10항에 있어서,
    상기 프리차징하는 단계는,
    프리차징 전압단을 상기 데이터에 대응하는 전압으로 구동하는 단계; 및
    상기 프리차징 신호에 응답하여 상기 프리차징 전압단의 전압으로 상기 비트 라인을 구동하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  12. 제10항에 있어서,
    상기 소오스 라인과 상기 프리차징 전압단은 서로 동일한 전압으로 구동되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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