CN1953096A - 抑制数据读出时的误写入的非易失存储装置 - Google Patents

抑制数据读出时的误写入的非易失存储装置 Download PDF

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CN1953096A
CN1953096A CNA2006101373917A CN200610137391A CN1953096A CN 1953096 A CN1953096 A CN 1953096A CN A2006101373917 A CNA2006101373917 A CN A2006101373917A CN 200610137391 A CN200610137391 A CN 200610137391A CN 1953096 A CN1953096 A CN 1953096A
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大石司
日高秀人
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Abstract

从钉扎层侧到自由层侧的数据写入电流比从自由层侧到钉扎层侧的数据写入电流大。数据读出电流值比数据写入电流小，在高电阻状态和低电阻状态下数据读出电流之差较小时，读出放大器(SA)连接成：使数据读出电流从钉扎层侧流入自由层侧即从源极线(SL)侧流入位线(BL)侧。

Description

抑制数据读出时的误写入的非易失存储装置
技术领域
本发明涉及非易失存储装置，更具体涉及具备设有磁隧道结(MTJ：Magnetic Tunnel Junction)的存储单元的随机存取存储器。
背景技术
近年，作为新一代非易失存储装置，MRAM(Magnetic RandomAccess Memory)器件受到人们关注。MRAM器件是利用半导体集成电路中形成的多个薄膜磁性体进行非易失的数据存储，并可对各薄膜磁性体进行随机存取的非易失存储装置。特别在近年发表了将利用磁隧道结(MTJ)的薄膜磁性体用作存储单元，从而使MRAM器件的性能飞跃发展的技术。
一般，执行这些非易失存储装置的用作存储元件的存储单元的数据读出时，可通过测定流过构成存储元件的隧道磁阻元件(TMR)的电流或TMR的两端电压，间接测定TMR的电阻值来执行。
一方面，为了使该MRAM器件的单元结构也能与DRAM(Dynamic Random Access Memory)器件的单元结构同样可通过简易的工艺实现而进行开发。
具体地说，在一般的MRAM器件的存储单元中，采用与读出用字线分开地设写入用字线的结构，但无需设置写入用字线的存储单元，近年提倡自旋注入方式的存储单元(例如专利文献：日本特开2005-11907号公报、日本特开2004-111904号公报、日本特开2005-92912号公报)。
在自旋注入方式的存储单元与现有的MRAM器件在数据的写入方式上不同。在现有的MRAM器件的存储单元中采用使电流流过与TMR元件相邻的布线(包含写入用字线)而发生磁场，从而反转磁化的方式，但在自旋注入方式的存储单元中采用由直接流入TMR元件的电流来使TMR元件所具有的磁化反转的方式。通过改变电流流向来将自由层的磁化在与固定层平行或反平行之间转换。由于通过电流中的自旋极化的电子作用来反转磁化，所以称为自旋注入方式。从而无需特别对MRAM器件的存储单元设置写入用字线且可实现简易的单元结构。
但是，在自旋注入方式的MRAM器件中执行存储单元的数据写入时，由于采用如上述那样由直接流入TMR元件的电流来反转磁化的方式，因执行数据读出时流过的电流量而可能发生存储的数据在数据读出时反转的误写入。
发明内容
本发明为解决上述问题构思而成，目的在于提供可抑制在MRAM器件的自旋注入方式的存储单元中数据读出时误写入的非易失存储装置。
本发明的非易失存储装置具备：矩阵状配置的多个存储单元；分别对应于存储单元列设置的、经由数据读出时或数据写入时选择的存储单元供给电流的多根第一和第二电流线。各存储单元包含分别设于对应的第一和第二电流线之间的、执行磁性非易失的数据存储的磁阻元件。磁阻元件包括：与对应的第一电流线电连接的、沿第一磁化方向磁化的固定磁化层；与对应的第二电流线电连接的、基于自旋极化电子沿第一磁化方向或与第一磁化方向相反的方向即第二磁化方向中的任一方向磁化的自由磁化层，所述自旋极化电子取决于数据写入时经由对应的第一和第二电流线流过的数据写入电流的流入方向；以及设于固定磁化层与自由磁化层之间的非磁性体即阻挡层。还具备在数据读出时，在与选择的存储单元对应的第一和第二电流线上沿难以发生干扰的方向供给数据读出电流的数据读出电路。
本发明的另一非易失存储装置具备：矩阵状配置的多个存储单元；分别对应于存储单元列设置的、经由数据读出时或数据写入时选择的存储单元供给电流的多根第一和第二电流线。各存储单元包含分别设于对应的第一和第二电流线之间的、执行磁性非易失的数据存储的磁阻元件。磁阻元件包括：与对应的第一电流线电连接的、沿第一磁化方向磁化的固定磁化层；与对应的第二电流线电连接的、基于自旋极化电子沿第一磁化方向或与第一磁化方向相反的方向即第二磁化方向中任一方向磁化的自由磁化层，所述自旋极化电子取决于数据写入时经由对应的第一和第二电流线流过的数据写入电流的流入方向；以及设于固定磁化层与自由磁化层之间的非磁性体即阻挡层。还具备在数据读出时，与选择的存储单元对应的第一和第二电流线上，沿数据写入时将磁阻元件的自由磁化层向第二磁化方向磁化的电流方向相同的方向供给数据读出电流的数据读出电路。
本发明的非易失存储装置中，包含设有基于取决于数据写入电流的流入方向的自旋极化电子沿第一磁化方向或与第一磁化方向相反的方向即第二磁化方向中的任一方向磁化的自由磁化层的磁阻元件的存储单元，设有在对应的第一和第二电流线上沿难以发生干扰的方向供给数据读出电流的数据读出电路。从而，可实现防止数据读出时误写入的非易失存储装置。
本发明的其它非易失存储装置中，包含设有基于取决于数据写入电流的流入方向的自旋极化电子沿第一磁化方向或与第一磁化方向相反的方向即第二磁化方向中的任一方向磁化的自由磁化层的磁阻元件的存储单元，设有在数据读出时，在与数据写入时磁阻元件的自由磁化层由第一磁化方向向第二磁化方向磁化的方向相同的方向上供给数据读出电流的数据读出电路。从而，由于能够向第一和第二电流线供给沿难以发生干扰的方向的数据读出电流，可实现防止数据读出时误写入的非易失存储装置。
对于本发明的上述以及其它目的、特征、形态及优点，以下借助附图理解的关于本发明的详细说明将给出清晰阐述。
附图说明
图1是表示以本发明实施例1的非易失存储装置的代表例示出的MRAM器件的整体结构的概略方框图。
图2是本发明实施例1的存储器阵列的概略结构图。
图3A和图3B是说明本发明实施例1的存储单元的概念图。
图4A和图4B是本发明实施例1的存储单元的数据写入的说明图。
图5A和图5B是本发明实施例1的存储单元的磁化方向的反转的说明图。
图6A和图6B是本发明实施例1的存储单元、源极线及位线等布线结构的说明图。
图7是说明本发明实施例1的数据读出时的概念图。
图8是本发明实施例1的读出放大器的电路结构图。
图9是本发明实施例1的数据写入的写入驱动器的说明图。
图10是本发明实施例1的变形例1的存储器阵列的结构说明图。
图11是本发明实施例1的变形例2的存储单元的说明图。
图12是本发明实施例1的变形例2的存储单元的待机时的说明图。
图13A～图13C是本发明实施例1的变形例3的数据写入及数据读出的说明图。
图14是本发明实施例1的变形例4的存储器阵列的结构图。
图15A和图15B是本发明实施例1的变形例4的数据写入电流从位线的另一端流到一端时的说明图。
图16A和图16B是本发明实施例1的变形例4的由辅助磁场执行数据写入时的说明图。
图17是本发明实施例2的存储器阵列及其外围电路的概念图。
图18是存储单元的数据写入的说明图。
图19是存储器垫的存储单元的数据读出的说明图。
图20是本发明实施例2的变形例的存储器阵列及其外围电路的概念图。
具体实施方式
以下参照附图，就本发明的实施例进行详细说明。另外，图中同一或相当部分采用同一符号，且不重复其说明。
实施例1
参照图1，作为本发明实施例1的非易失存储装置的代表例而示出的MRAM器件1设有：响应控制信号CMD控制MRAM器件1全体的动作的控制电路5和包含各矩阵状配置的MTJ存储单元MC的存储器阵列10。这里，将存储器阵列10的各矩阵状配置的多个存储单元MC的行和列分别称为存储单元行和存储单元列。
另外，MRAM器件1具备行解码器20、列解码器25和输入/输出控制电路30。行解码器20基于地址信号ADD中包含的行地址RA，有选择地执行成为存取对象的存储器阵列10中的行选择。另外，列解码器25基于地址信号ADD中包含的列地址CA有选择地执行成为存取对象的存储器阵列10的列选择。
另外，输入/输出控制电路30进行输入数据DIN、输出数据DOUT等的数据的输入/输出控制，响应来自控制电路5的指示，传递到内部电路或输出到外部。
再有，以下将信号、信号线及数据等的二值的高电压状态和低电压状态分别称为“H”电平和“L”电平。
还有，在本例中，存储器阵列10中示出作为代表的单一的存储单元MC，且对应于存储单元行设置的字线WL、对应于存储单元列设置的位线BL及源极线SL各示出1根，以作代表。
参照图2，本发明的实施例1的存储器阵列10包含矩阵状集成配置的存储单元MC。另外，包含分别对应于存储单元列而设置的多根位线BL及源极线SL。另外，包含分别对应于存储单元行而设置的多根字线WL。参照图2，这里分别示出总括多根位线BL的位线群BLG和总括多根源极线SL的源极线群SLG。源极线SL和位线BL分别在同一方向沿列方向而设置。另外，设有总括多根字线WL的字线群WLG。而且，设有分别对应于多根源极线SL而设置的、用以将多根源极线SL中的一根与数据线RD电连接的多个选通晶体管SG。再有，选通晶体管SG的栅极上被输入来自列解码器25的列选择信号。
存储单元MC具有连接在位线BL与源极线SL之间的结构。这里就存储单元MC的结构进行说明。
参照图3A，本发明实施例1的存储单元MC包含隧道磁阻元件TMR和存取晶体管ATR。隧道磁阻元件TMR和存取晶体管ATR在位线BL和源极线SL之间串联连接。具体地说，存取晶体管ATR设于源极线SL和隧道磁阻元件TMR之间，其栅极与字线WL电连接。并且，隧道磁阻元件TMR在存取晶体管ATR与位线BL之间电连接。
作为向存储单元MC执行数据写入的结构(后述)，位线BL及源极线SL中的至少一方设定为高电位或低电位。即，数据写入时，通过形成经由存储单元MC从位线BL侧到源极线SL侧或从源极线SL侧到位线BL侧的电流通路来执行数据写入。
参照图3B，隧道磁阻元件TMR设有：具有固定的一定磁化方向的强磁性体层(固定层)(以下称为钉扎层)PL；根据流入元件的电流而磁化方向反转的强磁性体层(自由层)(以下仅称为自由层)FL；在钉扎层PL及自由层FL之间由绝缘体膜形成的隧道阻挡(隧道膜)BAL。
自由层FL根据按写入的存储数据的电平而流过的数据写入电流的电流方向，在与钉扎层PL同一方向或与钉扎层PL相反方向磁化。由这些钉扎层PL、阻挡层BAL及自由层FL形成磁隧道结。
隧道磁阻元件TMR的电阻根据钉扎层PL及自由层FL的各磁化方向的相对关系而变化。具体地说，隧道磁阻元件TMR的电阻在自由层FL的磁化方向与钉扎层PL的磁化方向相同(平行)时成为低电阻状态(最小值)Rmin，而两者磁化方向为相反(反平行)方向时成为高电阻状态(最大值)Rmax。
在数据写入时，字线WL被激活，存取晶体管ATR导通。在该状态下，磁化方向根据从自由层FL向钉扎层PL供给数据写入电流或从钉扎层PL向自由层FL供给数据写入电流而反转。
借助图4A及图4B，说明本发明实施例1的存储单元MC的数据写入。
参照图4A，这里将位线BL设为高电位并将源极线SL设为低电位，从而数据写入电流Iwrite1流入隧道磁阻元件TMR。即，这时有数据写入电流Iwrite1从位线BL侧流入源极线SL侧。另一方面，参照图4B，这里示出位线BL与低电位电连接且源极线SL与高电位电连接的状态。此时，数据写入电流Iwrite2从源极线SL侧流入位线BL侧。即，电流从钉扎层PL向自由层FL通过。
借助图5A及图5B，说明本发明实施例1的存储单元MC的磁化方向的反转。
参照图5A，说明数据写入电流Iwrite1从位线BL侧流入源极线SL侧的情况。
这里，示出钉扎层PL在从右到左的方向磁化的情况。这样一来，注入的自旋极化电子以与数据写入电流Iwrite1的方向的相反方向流入，与钉扎层PL的磁化方向相同的自旋电子流入自由层FL。因而，自由层FL的磁化方向与钉扎层PL为相同方向即平行。
参照图5B，示出数据写入电流Iwrite2从源极线SL侧流入位线BL侧的场合。
这里，示出钉扎层PL在从右到左的方向磁化的情况。这样，注入的自旋极化电子以与数据写入电流Iwrite2的方向相反的方向流入，此时，自旋极化电子从自由层PL流入钉扎层PL。这样一来，从自由层FL流入的自旋极化电子中与钉扎层PL相同方向的自旋极化电子通过，相反方向的自旋极化电子被反射而作用于自由层FL，与钉扎层PL相反方向变化。从而自由层FL和钉扎层PL的磁化方向成为相反(反平行)状态。
还有，关于数据写入电流Iwrite1和Iwrite2的电流大小，与数据写入电流Iwrite1时通过与钉扎层PL的相同方向的自旋电子作用于自由层FL而确定磁化方向的情况相比，数据写入电流Iwrite2时由于反射的自旋电子作用于自由层FL而确定磁化方向，所以需要较大的电流。即，数据写入电流Iwrite2设定在比Iwrite1大的值上。
借助图6A及图6B，说明本发明实施例1的存储单元MC、源极线及位线等的布线结构。
参照图6A，这里示出存储单元MC、源极线及位线等的布线结构。具体地说，在P型的半导体衬底Psub上形成的存取晶体管ATR设有N型区即源极/漏极区102a、102b和栅极区106。为提高集成度，存取晶体管ATR的栅极区在字线WL同一的布线层上作为多晶硅栅极106形成。源极/漏极区102b经由接触孔107与第一层的金属布线层108上形成的源极线SL电连接。源极/漏极区102a经由接触孔103与连接片ST电连接。隧道磁阻元件TMR在连接片SL与第二金属布线层105中形成的位线BL之间经由接触孔104电连接。其它存储单元MC的布线结构相同，因此不重复其详细说明。
再有，在相邻的存储单元MC之间分别设有在P型的半导体衬底Psub上形成的绝缘区101a、101b、101c。
图6B是从上侧观看本发明实施例1的存储单元MC的布线结构的布图(平面图)的说明图。这里示出2列存储单元列。
参照图6B，这里示出设于连接片ST上侧的隧道磁阻元件TMR的磁化方向。即示出隧道磁阻元件TMR中在钉扎层及自由层上沿X方向磁化时的情况。这里，示出钉扎层沿+X方向磁化的情况，并示出自由层沿+X或-X方向中的任一方向磁化的情况。朝向存储单元MC0看时，钉扎层及自由层均沿+X方向磁化。
另外，这里字线WL沿X方向设置，源极线SL及位线BL沿Y方向设置。
在存储单元MC0中，与隧道磁阻元件TMR连接的连接片ST经由接触孔103与N型区即源极/漏极区102a电连接。N型区源极/漏极区102b经由接触孔107与第一层的金属布线层108的源极线SL电连接。源极线SL即第一层的金属布线层108经由接触孔103沿Y方向配置。
相邻的存储单元MC1也按同样的连接关系而与源极线SL及位线BL电连接。再有，存储单元MC1的隧道磁阻元件TMR的钉扎层及自由层的磁化方向是，钉扎层沿+X方向磁化，自由层沿-X方向磁化。存储单元MC2也同样。这里仅对1个存储单元列进行了说明，但其它存储单元列中也按同样的方式配置。
借助图7，说明本发明实施例1的数据读出。
在本发明的实施例1中，说明为抑制读出干扰而将数据读出电流的方向设为从钉扎层到自由层的情况。
如上所述，图5A和图5B中说明的从钉扎层PL侧到自由层FL侧的数据写入电流Iwrite2大于从自由层FL侧到钉扎层PL侧的数据写入电流Iwrite1。据认为：数据读出电流值小于数据写入电流值，且数据读出电流的方向在电流量比数据写入电流Iwrite1大的数据写入电流Iwrite2相同方向即从钉扎层PL侧流到自由层FL侧的方向对反转数据的读出干扰的影响少。
因而，本发明的实施例1中连接了数据读出电路中包含的读出放大器SA，以使数据读出电流从钉扎层PL侧到自由层FL侧即从源极线SL侧到位线BL侧流过。
具体地说，经由选通晶体管SG与源极线SL电连接的数据线RD，与读出放大器SA的一端电连接。读出放大器SA的另一端与数据线/RD电连接。数据线/RD与恒流源95电连接，在数据读出时供给基准电流Iref。
读出放大器SA也取决于读出放大器的结构，作为一例假设从读出放大器侧向位线PL流过预充电电流的情况，这时与高电位侧(例如电源电压VDD)电连接，位线BL与低电位侧(例如接地电压GND)电连接。与此相应，在数据读出时，从读出放大器SA侧经由数据线RD、源极线SL、存储单元MC及位线BL，供给对应于存储单元MC的电阻值的数据读出电流Iread。
读出放大器SA比较流过数据线RD的数据读出电流Iread和流过数据线/RD的基准电流Iref，输出基于该比较结果的读出数据RDT。
参照图8，本发明实施例1的读出放大器SA包含：向电源供给节点NO供给电源电压VDD的电压供给部件90；在节点NO与节点N1之间配置的其栅极与节点N1电连接的晶体管QP1；在接受电源电压VDD的供给的节点N3与读出节点/SN之间配置的其栅极与节点N1电连接的晶体管QP2；在节点N3与节点N6之间配置的其栅极与节点N1电连接的晶体管QP3；在节点NO与节点N2之间配置的其栅极与节点N2电连接的晶体管QP5；在节点N3与读出节点SN之间配置的其栅极与节点N2电连接的晶体管QP6；在节点N3与节点N4之间配置的其栅极与节点N2电连接的晶体管QP7；在读出节点/SN与节点N5之间配置的其栅极与读出节点/SN电连接的晶体管QN1；在节点N4与节点N5之间配置的其栅极与读出节点/SN电连接的晶体管QN2；在节点N6与节点N5之间配置的其栅极与读出节点SN电连接的晶体管QN3；在读出节点/SN与节点N5之间配置的其栅极与读出节点SN电连接的晶体管QN4；以及向节点N5供给接地电压GND的电压供给部件91。
另外，还包含放大器50，该放大器与读出节点SN、/SN连接，将传递到读出节点SN、/SN的读出数据SOUT、/SOUT之差进一步放大后输出读出数据RDT。
另外，包含节点N1与数据线RD之间配置且其栅极上被输入由Vref发生电路40生成的基准电压Vref的晶体管QV1和在节点N2与数据线/RD之间配置且其栅极上被输入基准电压Vref的晶体管QV2。与之相应，晶体管QV1及QV2将数据线RD、/RD维持在基准电压以下。
电压供给部件90包含在电源电压VDD与节点NO之间配置的晶体管QPS，其栅极上被从控制电路5输入在数据读出时被激活为“L”电平的控制信号/SAE。另外，电压供给部件91包含在接地电压GND与节点N5之间配置的晶体管QNS，其栅极上被从控制电路5输入数据读出时被激活为“H”电平的控制信号SAE。随着该控制信号SAE及/SAE的输入，读出放大器SA被激活。还有，作为一例，设控制信号SAE及/SAE在数据读出时从控制电路5输出。
这里，作为一例，设晶体管QP1～QP7及QPS为P沟道MOS晶体管。另外，作为一例，设晶体管QN1～QN4、QNS、QV1及QV2为N沟道MOS晶体管。再有，本例中，设晶体管QP1～QP7的各晶体管尺寸相等。另外，设晶体管QN1～QN4的各晶体管尺寸相等。
另外，晶体管QP1～QP3构成电流镜电路，以分别供给相同的工作电流(镜电流)。晶体管QP5～QP7构成电流镜电路，以分别供给相同的工作电流。晶体管QN1及QN2构成电流镜电路，以分别供给相同的工作电流(镜电流)。晶体管QN3及QN4构成电流镜电路，以分别供给相同的工作电流。本例中，以各晶体管尺寸设为相等进行说明，但也可通过调整晶体管尺寸来可调整上述工作电流量。具体地说，按照构成电流镜电路的晶体管的尺寸比来供给工作电流。以下也相同。
还有。晶体管QP2向读出节点/SN供给与流过节点N1的工作电流相同的工作电流，同时晶体管QP7、QN1、QN2输出与从读出节点/SN流入节点N2的工作电流相同的工作电流。
另一方面，晶体管QP6向读出节点SN供给与流过节点N2的工作电流相同的工作电流，同时晶体管QP3、QN3、QN4输出与从读出节点SN流入节点N1的工作电流相同的工作电流。
本发明实施例1的读出放大器SA将数据线RD、/RD维持在基准电压以下，并在读出节点SN、/SN产生与数据线RD、/RD产生的通过电流差对应的电压差。
这里，就该读出放大器SA的读出动作进行说明。
作为一例，就通过电流Ia及Ib分别流入读出数据总线RDB、/RDB的情况进行说明。这样一来，由于如上述那样晶体管QP1～QP3构成电流镜电路，晶体管QP2及QP3分别向读出节点/SN及节点N6供给与流过晶体管QP1的通过电流Ia相同的工作电流。另外，在同样的定时，晶体管QP6及QP7也分别向读出节点SN及节点N4供给与流过晶体管QP5的通过电流Ib相同的工作电流。另一方面，如上所述，晶体管QN1及QN2也构成电流镜电路，因此晶体管QN1从读出节点/SN向与接地电压连接的节点N5供给与晶体管QN2相同的工作电流Ib。另外，如上所述，晶体管QN3及QN4也构成电流镜电路，因此晶体管QN4从读出节点SN向与接地电压GND连接的节点N5供给与晶体管QN3相同的工作电流Ia。
这样一来，在读出节点SN上由晶体管QP6供给工作电流Ib，但晶体管QN4从读出节点SN输出与晶体管QN3相同的工作电流Ia。另一方面，读出节点/SN上由晶体管QP2供给工作电流Ia，但晶体管QN1从读出节点/SN输出与晶体管QN3相同的工作电流Ib。
因此，由电流镜电路生成与通过数据线RD、/RD的通过电流对应的镜电流，并将生成的镜电流的电流差变换成电压差后向读出节点SN、/SN输出。例如工作电流Ia＞Ib时，读出节点SN、/SN的电压电平分别变换为“L”电平及“H”电平。另一方面，当工作电流Ib＞Ia时，读出节点SN、/SN的电压电平分别变换为“H”电平及“L”电平。
放大器50将该读出节点SN、/SN的电压电平即读出输出SOUT、/SOUT进一步放大并生成读出数据RDT。
再有，使本发明实施例1的读出放大器SA动作的工作电流相当于与存储单元的存储数据对应的存储单元电流，因此伴随读出放大器SA的放大动作的工作电流极小。从而可实现数据读出中的耗电减少的读出放大器SA。
参照图9，作为本发明实施例1的数据写入中的写入驱动器，这里，对应于数据线RD设有源极驱动器SLD，且对应于位线BL设有位线驱动器BLD。另外，设有写入控制电路35，基于控制电路5的指示根据输入数据DIN在数据写入时生成写入控制信号WDTA、/WDTA及WDTB、/WDTB。
源极驱动器SLD设有晶体管Ta、Tb。还有，晶体管Ta、Tb例如为各P沟道MOS晶体管及N沟道MOS晶体管。
晶体管Ta设于电源电压VDD和节点Na之间，其栅极被输入写入控制信号/WDTA。另一方面，晶体管Tb设于节点Na和接地电压GND之间，其栅极被输入写入控制信号WDTB。节点Na与数据线RD电连接。
位线驱动器BLD设有晶体管Tc、Td。晶体管Tc设于电源电压VDD和节点Nb之间，其栅极上被输入写入控制信号/WDTB。晶体管Td设于节点Nb和接地电压GND之间，其栅极上被输入写入控制信号WDTA或读出控制信号RE。
首先，就从自由层FL向钉扎层PL即从位线BL向源极线供给数据写入电流Iwrite1的情况进行说明。
这时，写入控制电路35根据输入数据DIN(例如“0”数据)将写入控制信号WDTB、/WDTB分别设定为“H”电平、“L”电平。
晶体管Tb及晶体管Tc随之分别被激活。位线驱动器BLD的晶体管Tc一旦导通，电源电压VDD就与节点Nb电连接。另一方面，源极线驱动器SLD的晶体管Tb一旦被激活，接地电压GND就与节点Na电连接。从而，位线BL侧的电位成为比源极线SL侧的电位高的电位，从位线侧向源极线SL侧供给数据写入电流Iwrite1。
另一方面，响应输入数据DIN(例如“1”数据)，写入控制电路35将写入控制信号WDTA、/WDTA分别设定为“H”电平及“L”电平。
位线驱动器BLD的晶体管Td及源极线驱动器SLD的晶体管Ta随之被激活。位线驱动器BLD的晶体管Td一旦被激活，节点Nb就与接地电压GND电连接。另一方面，源极线驱动器SLD的晶体管Ta一旦被激活，电源电压VDD就与节点Na电连接。从而，源极线SL侧的电位成为比位线BL侧的电位高的电位，因此，如上所述，从源极线SL侧向位线BL侧供给数据写入电流Iwrite2。还有，本例中说明了一例输入数据DIN(例如“0”数据)输入时供给数据写入电流Iwrite1、输入数据DIN(例如“1”数据)输入时供给数据写入电流Iwrite2的情况，但输入数据与数据写入电流的关系，由于附加反相器就使输入数据的数据电平反转，因此该关系上并无特别限定，显然可设为相反的关系。
还有，如上所述，数据写入电流Iwrite1及Iwrite2为彼此不同的电流量(Iwrite2＞Iwrite1)，因此适当调整晶体管Ta～Td(驱动器晶体管)的尺寸以供给期望的数据写入电流，但电流量的变更不以此为限定，也可通过设置调整读出放大器内节点N1、N2的电位的装置来实现。此时，由于可将位线驱动器BLD及源极线驱动器SLD的驱动器晶体管的尺寸设计成相等，可缩小这些驱动器晶体管群的区域面积。
以下，说明数据读出时的情况。
在数据读出时，控制电路5将读出控制信号RE(“H”电平)输入到位线驱动器BLD的晶体管Td。
位线驱动器BLD的晶体管Td随之被激活，节点Nb和接地电压GND电连接。
如上所述，由于读出放大器SA的控制信号SAE、/SAE设定为“H”电平、“L”电平，形成从源极线SL侧到位线BL侧的电流通路。
从而，如上述那样从读出放大器SA经由数据线RD、源极线SL、隧道磁阻元件TMR、存取晶体管ATR及位线BL供给数据读出电流Iread。
如上所述，在本发明的实施例1中，形成电流通路，使数据读出电流从钉扎层PL侧到自由层FL侧即从源极线SL侧流到位线BL侧。数据读出电流为比数据写入电流小的值，至于数据读出电流的方向，与其电流量值大于数据写入电流Iwrite1的数据写入电流Iwrite2相同方向即从钉扎层PL侧流到自由层FL侧时可抑制使数据反转的读出干扰的影响。即，能够实现防止因数据读出电流造成的误写入并提高可靠性的自旋注入方式的MRAM器件。而且，通过采用自旋注入方式的MRAM器件，能够提高具有简单且布图效率高的单元结构的MRAM器件。
实施例1的变形例1
参照图10，与图2中说明的存储器阵列10相比本发明实施例1的变形例1的存储器阵列10a不同于在图2的结构中在源极线驱动器SLD与各源极线SL之间仅设置选通晶体管SG，在本发明实施例1的变形例1的结构中进一步在位线驱动器BLD和多根位线BL之间分别设置选通晶体管/SG。
具体地说，选通晶体管SG和选通晶体管/SG分别对应于存储单元列而设置，接受来自列解码器25的列选择线的列选择信号SEL的输入而被激活。本例中，在位线BL侧也设有选通晶体管/SG，因此选择列的位线BL及源极线SL成为与其它非选择列的位线BL及源极线SL电气上隔离的状态。
因而，例如在图2中说明的存储器阵列的结构中，由于位线BL处于与全部位线BL常时电气连接的状态而成为重负载，但通过图10的结构，由于非选择列的位线BL及源极线SL电气上隔离而负载减轻，可高速地预充电或放电，结果可使数据读出及数据写入时对选择存储单元的存取时间高速化。
实施例1的变形例2
在本发明实施例1的变形例2中，就与上述实施例1的存储单元MC不同的存储单元MC#进行说明。
参照图11，本发明实施例1的变形例2的存储单元MC#包含隧道磁阻元件TMR和存取晶体管ATR#。
与存取晶体管ATR相比，存取晶体管ATR#的不同点是N沟道MOS晶体管的存取晶体管置换为P沟道MOS晶体管。
存取晶体管ATR#在字线WL的电位设定为低电位时被激活，经由隧道磁阻元件TMR将位线BL与源极线SL之间电连接。另一方面，当字线WL的电位高时，存取晶体管ATR#为非激活状态，在位线BL与源极线SL之间不形成电流通路。
当形成从源极线SL侧到位线BL侧的电流通路时，产生隧道磁阻元件TMR的电阻使与隧道磁阻元件TMR连接的位线BL的电位上浮的现象。这样，在源极线SL和位线BL之间难以产生电位差，因此存在数据写入电流不充分流过的可能。
因而，如本发明实施例1的变形例2的结构所示，通过将存取晶体管ATR变更为P沟道MOS晶体管，可确保栅极-源极间电压，因此可抑制位线的上浮，供给充分的数据写入电流。
借助图12说明本发明实施例1的变形例2的存储单元MC#的待机时的情况。
参照图12，待机时位线BL、源极线SL及字线WL分别设定为高电位。从而，这些线全部设定为同电位，因此可抑制待机时的泄漏电流的发生。
实施例1的变形例3
借助图13A～图13C说明本发明实施例1的变形例3的数据写入及数据读出。
参照图13A，本例中将位线RL固定地电连接到高电位与低电位之间的中间电位即电源电压Vmid。而且，使源极线SL侧电连接到低电位，从而向隧道磁阻元件TMR供给数据写入电流Iwrite1。
参照图13B，本例中将位线RL固定地电连接到高电位与低电位之间的中间电位即电源电压Vmid。而且，这里使源极线SL侧电连接到高电位，从而供给数据写入电流Iwrite2。还有，本例中适当设定高电位、中间电位及低电位，以向隧道磁阻元件TMR供给期望的数据写入电流Iwrite1及Iwrite2。
参照图13C，就执行数据读出时的情况进行说明。
本例中，读出放大器SA与数据线RD电连接，并将位线BL如上述那样固定地电连接到中间电位即电源电压Vmid。在该结构中，如上述那样将读出放大器SA与数据线RD电连接，并将源极线SL侧的电位设定为比中间电位高的高电位，从而可将数据读出电流Iread从源极线SL侧供给位线BL侧。
还有，为供给期望的数据读出电流Iread，适当设定源极线SL的电位。
通过采用该方式，由于能够将位线BL常时固定地连接到中间电位即电源电压Vmid，无需在位线BL侧设置位线驱动器BLD，可减少电路的部件数并缩小布图面积。
实施例1的变形例4
参照图14，与本发明实施例1的变形例1的存储器阵列10#相比，本发明实施例1的变形例4的存储器阵列10#a的不同点在于：还在位线BL的另一端设置选通晶体管SG#。选通晶体管SG#分别对应于多根位线BL在另一端设置多个。
另外，其不同点在于：位线BL的一端隔着选通晶体管/SG设有位线驱动器部件BLDa，位线BL的另一端隔着选通晶体管SG#设有位线驱动器部件BLDb。另外，多个选通晶体管SG#的栅极上被供给控制信号WAS。
其它方面与图10的存储器阵列10a相同，不重复其详细说明。
位线驱动器部件BLDa包含晶体管Tf，且设于接地电压GND与节点Nb之间，其栅极上被输入写入控制信号WDTA或读出控制信号RDT或控制信号AS。
位线驱动器部件BLDb包含晶体管Te，且设于电源电压VDD与节点Nc之间，其栅极上被输入写入控制信号/WDTB。
源极线驱动器SLD与上述的相同。
首先，就数据写入电流从自由层FL向钉扎层PL即从位线BL向源极线供给的情况进行说明。
此时，写入控制电路35根据输入数据DIN(例如“0”数据)将写入控制信号WDTB、/WDTB分别设定为“H”电平、“L”电平。
晶体管Tb及晶体管Te随之被分别激活。另外，在本发明实施例1的变形例4中，数据写入时将控制信号WAS及控制信号AS均设定为“H”电平。即，选通晶体管SG#及位线驱动器部件BLDa的晶体管Tf被激活。位线驱动器部件BLDb的晶体管Te一旦导通，电源电压VDD就与节点Nc电连接。另外，选通晶体管SG#一被激活，位线BL的另一端就与位线驱动器部件BLDb电连接。位线驱动器部件BLDa的晶体管Tf一被激活，接地电压GND就与节点Nb电连接。另一方面，源极线驱动器SLD的晶体管Tb一被激活，接地电压GND就与节点Na电连接。
位线BL的一端成为低电位，另一端成为高电位，源极线侧成为低电位。因而，形成从位线BL的另一端到一端的电流通路。另外，经由隧道磁阻元件TMR、存取晶体管ATR、源极线SL及数据线RD形成电流通路。即，形成2个电流通路。
另一方面，根据输入数据DIN(例如“1”数据)，写入控制电路35将写入控制信号WDTA、/WDTA分别设定为“H”电平及“L”电平。晶体管Ta及晶体管Tf随之被分别激活。电源电压VDD也随之与节点Na电连接。另外，接地电压GND和节点Nb电连接。
从源极线SL向位线BL经由存取晶体管ATR、隧道磁阻元件TMR形成电流通路。由于在位线BL的一端设置的位线驱动器部件BLDa的节点Nb与上述同样电连接到接地电压GND，在位线BL上形成的电流通路的方向成为相同。
即，本发明实施例1的变形例4的数据写入方式中，任一输入数据DIN的数据写入均从位线BL的另一端向一端流过数据写入电流。
借助图15A及图15B说明本发明实施例1的变形例4的数据写入电流从位线BL的另一端流入一端的情况。
参照图15A，如上所述，在形成由位线BL的另一端到一端的电流通路时，一有通过电流Ias流过，隧道磁阻元件上就被施加磁场Has。关于本发明实施例1的变形例4的结构，就再用由流过位线BL的通过电流发生的辅助磁场执行数据写入的情况进行说明。再有，该结构中，形成电流通路使得在与存储单元MC的钉扎层PL的磁化方向相反的方向上施加辅助磁场Has。
图15B中示出用图6B说明的存储单元MC0～MC2。
此时，例如朝存储单元MC0看，钉扎层PL和自由层FL均为平行状态，但也设为在与钉扎层PL的磁化方向相反的方向上施加辅助磁场Has。
借助图16A和图16B说明通过本发明实施例1的变形例4的辅助磁场来执行数据写入的情况。
参照图16A说明：如上所述当使钉扎层PL及自由层FL的磁化方向相反即变化为高电阻状态时，需要供给比数据写入电流Iwrite1大的数据写入电流Iwrite2。另外，说明：当使钉扎层PL及自由层FL的磁化方向成为并行状态即低电阻状态时，需要供给数据写入电流Iwrite1。
本例中，数据写入时供给数据写入电流Iwrite1和数据写入电流Iwrite2之间的电流值即数据写入电流Iwrite3。
此时，如图16B所示，例如当使钉扎层PL及自由层FL的磁化方向成为相反即高电阻状态时，需要供给比数据写入电流Iwrite1大的数据写入电流Iwrite2，但可通过施加数据写入电流Iwrite3来产生辅助磁场Has支持自由层FL的磁化方向成为与钉扎层PL的磁化方向相反，使钉扎层PL及自由层PL的磁化方向成为相反(反平行状态)即高电阻状态。
另一方面，例如，当使钉扎层PL及自由层FL的磁化方向成为相同即低电阻状态时，需要供给数据写入电流Iwrite1，但如上所述，由于辅助磁场Has起到使钉扎层PL和自由层FL的磁化方向相反的作用，通过供给比数据写入电流Iwrite1大的数据写入电流Iwrite3，即便存在辅助磁场Has也能使钉扎层PL及自由层FL的磁化方向成为相同(并行状态)即低电阻状态。
即，在本实施例1的变形例4的数据写入时，可在任一数据写入中施加辅助磁场来设定数据写入电流Iwrite1和Iwrite2之间的数据写入电流Iwrite3，如上述实施例1中说明的那样，由于生成如数据写入电流Iwrite1及Iwrite2这样的不同的数据写入电流，无需调整位线驱动器BLD及源极线驱动器SLD的晶体管(驱动器晶体管)的尺寸，可按相同的尺寸设计，因此可简单地作成驱动器。
还有，这里说明了用位线BL施加辅助磁场Has的方式，但并不限于此，例如显然也可用源极线SL来施加辅助磁场。另外还可新设置其它电流线来发生辅助磁场，而不仅限于位线BL或源极线SL。
实施例2
上述的实施例1中，就为抑制读出干扰而将源极线SL和读出放大器SA电连接，并供给数据读出电流的情况作了说明。本发明的实施例2中，进一步对抑制读出干扰的情况进行说明。
一直以来，作为一般指标示出MR比作为存储单元MC的低电阻状态及高电阻状态的电阻差的状态。具体地说，对于低电阻状态的“0”数据的隧道磁阻元件(TMR)的电阻值Rmin和高电阻状态的“1”数据的隧道磁阻元件(TMR)的电阻值Rmax，定义MR比＝(Rmax-Rmin)/Rmin×100(％)，为确保足够的工作容限最好具有10～20％的值。
但是，近年来MR比飞跃得地到改善，出现了具有100％以上的MR比的存储单元MC。具体地说，作为一例有通过选择上述阻挡层BAL的材料而得到显著效果的报告(“Giant tunneling magnetoresistanceat room temperature with MgO(100)tunnel barriers”，nature materials |ADVANCE ONLINE PUBLICATION|www.nature.com/naturematerials 2004 Nature Publishing Group，Published online：31October 2004；doi：10.1038/nmat1256)。
当MR比高时，在高电阻状态和低电阻状态数据读出电流显著不同。还有，本例中将高电阻状态(Rmax)时流过的数据读出电流标为数据读出电流Iread1，并将低电阻状态(Rmin)时流过的数据读出电流标为数据读出电流Iread2(＞Iread1)加以说明。
因而，再考虑图5A及图5B中说明的存储单元MC的磁化方向的反转，假设使数据读出电流从自由层FL流入钉扎层PL时出现读出干扰的可能性大的是从高电阻状态(Rmax)迁移到低电阻状态(Rmin)的场合。
因为如图5A所示，数据读出电流Iread1与数据写入电流Iwrite1相同方向流过。这时，如上所述，由于数据写入电流Iwrite1为小于数据写入电流Iwrite2小的电流，根据数据写入电流Iwrite1与数据读出电流Iread1的电流差，也要考虑读出干扰的影响，但MR比极高时，高电阻状态(Rmax)时流过的数据读出电流Iread1极小。
另一方面，假设使数据读出电流从钉扎层PL流入自由层FL时出现读出干扰的可能性大的是从低电阻状态(Rmin)迁移到高电阻状态(Rmax)的场合。此时也同样如图5B所示，是因为数据读出电流Iread2与数据写入电流Iwrite2相同方向流过。此时，数据读出电流Iread2为比数据写入电流Iwrite1(＜Iwrite2)小的电流，因此认为读出干扰的可能性小，但MP比极高时，低电阻状态(Rmin)时流过数据读出电流Iread2比高电阻状态(Rmax)时的数据读出电流Iread1显著大，很可能也会接近数据写入电流Iwrite2。
本发明的实施例2中，就根据MR比的比例进一步抑制数据读出时基于数据读出电流的读出干扰的可能方式进行说明。在本发明的实施例2中，比较MR比与Iwrite2对数据写入电流Iwrite1之比(也称为Iw比)，当MR比≥Iw比时，数据读出电流从自由层FL流入钉扎层PL。另外，当MR比＜Iw比时，数据读出电流从钉扎层PL流入自由层FL。还有，这里说明了存储单元MC的数据读出电流在高电阻状态和低电阻状态显著不同即MR比高的场合(MR比≥Iw比)。
借助图17，就本发明实施例2的存储器阵列及其外围电路进行说明。
参照图17，本发明实施例2的存储器阵列分割为多个存储器垫。这里作为一例示出分割为2个存储器垫MAT1、MAT2的场合。
存储器垫MAT1、MAT2设有分别矩阵状集成配置的存储单元MC和作为存储单元MC的比较对象而设置的多个伪存储单元DMC。
多个伪存储单元DMC在每个列中各设一个为存储单元列所共有。通过本结构，可有效率地配置伪存储单元并缩小存储器阵列的面积。
在存储器垫MAT1中，分别对应于存储单元行设置多根字线WL。本例中，示出对应于存储单元DMC设置的字线WLi(i：自然数)和对应于伪存储单元DMC设置的字线DWL。
在存储器垫MAT2中，分别对应于存储单元行设置多根字线/WL。本例中，示出对应于存储单元MC设置的字线/WLi和对应于伪存储单元DMC设置的字线/DWL。
另外，对应于存储单元列设置位线BL及源极线SL。具体地说，在存储器垫MAT1中示出位线BL1及源极线SL1。另外，在存储器垫MAT2中示出位线/BL1及源极线/SL1。位线BL1、/BL1构成位线对。另外，源极线SL1、/SL1构成源极线对。
另外，在位线的一端、源极线的一端及另一端分别设有选通开关。例如，在位线BL1的一端分别并联地设置选通开关WS1及选通开关RS1。另外，在源极线SL1的一端及另一端分别设选通开关/WS1及/RS1。
另外，在位线/BL1的一端分别并联地设有选通开关WS2及选通开关RS2。另外，在源极线/SL1的一端及另一端分别设有选通开关/WS2及/RS2。选通开关WS1、/WS1响应写入列选择信号WCSL1的输入而被激活。另外，选通开关RS1、/RS1响应读出列选择信号RCSL1的输入而被激活。另外，选通开关WS2、/WS2响应写入列选择信号WCSL2的输入而被激活。另外，选通开关RS2、/RS2响应读出列选择信号RCSL2的输入而被激活。
另外，对应于存储器垫MAT1分别设有写入数据总线WDB1、/WDB1。同样地对应于存储器垫MAT2分别设有写入数据总线WDB2、/WDB2。写入数据总线WDB1、/WDB1经由选通开关WS1、/WS1分别与位线BL1及源极线SL1的各一端电连接。另外，写入数据总线WDB2、/WDB2经由选通开关WS2、/WS2分别与位线/BL1及源极线/SL1的各一端电连接。
另外，分别对应于存储器垫MAT1、MAT2设有与读出放大器SA电连接的读出数据总线RDB、/RDB。另外，设有与接地电压GND固定连接的接地线GL、/GL。读出数据总线RDB、/RDB经由选通开关RS1、RS2分别与位线BL1、BL2的一端电连接。另外，接地线GL、/GL经由选通开关/RS1、/RS2分别与源极线SL1、SL2的另一端电连接。
另外，分别对应于写入数据总线WDB1、/WDB1设有写入驱动器WDV1、/WDV1。写入驱动器WDV1、/WDV1根据数据写入时输入的写入控制信号WDV1、/WDV1而动作。例如，当写入控制信号WDT1、/WDT1为“H”电平及“L”电平时，写入数据总线WDB1、/WDB1分别与恒流源Iw1及接地电压GND电连接。另一方面，当写入控制信号WDT1、WDT1为“L”电平及“H”电平时，写入数据总线WDB1、/WDB1分别与接地电压GND及恒流源/Iw1电连接。
同样地，分别对应于写入数据总线WDB2、/WDB2设有写入驱动器WDV2、/WDV2。
另外，分别对存储器垫MAT1、MAT2设有供给数据写入电流的恒流源Iw1、/Iw1及Iw2、/Iw2。这里，恒流源Iw1从位线BL侧向源极线SL侧供给数据写入电流。恒流源Iw1从源极线SL侧向位线BL侧供给数据写入电流。对于恒流源Iw2、/Iw2也同样。
写入驱动器WDV2、/WDV2根据数据写入时输入的写入控制信号WDT2、/WDT2而动作。例如，当写入控制信号WDT2、/WDT2为“H”电平及“L”电平时，写入数据总线WDB2、/WDB2分别与恒流源Iw2及接地电压GND电连接。另一方面，当写入控制信号WDT2、/WDT2为“L”电平及“H”电平时，写入数据总线WDB2、/WDB2分别与接地电压GND及恒流源/Iw2电连接。
在存储器阵列中，设有数据写入时传递写入列选择信号WCSL的写入列选择线及数据读出时传递读出列选择信号RCSL的读出列选择线(未图示)。
另外，在本结构中，读出放大器SA分别与读出数据总线RDB、/RDB电连接，按照与读出数据总线RDB、/RDB的通过电流差产生的读出数据RDT。
借助图18，就存储单元MC及/MC的数据写入进行说明。
参照图18，当输入了“0”数据的输入数据DIN时，在存储器垫MAT1中，未图示的写入控制电路将写入控制信号WDT1、/WDT1分别设定为“H”电平及“L”电平。响应该设定，写入驱动器WDV1如上所述使恒流源Iw1与写入数据总线WDB1电连接。另外，写入列选择信号WCSL1被设定为“H”电平。写入驱动器/WDV1使接地电压GND与写入数据总线/WDB1电连接。从而，选通开关WS1被激活，写入数据总线WDB1与位线BL1电连接。另外，选通开关/WS1被激活，写入数据总线/WDB1与源极线SL1电连接。
另外，字线WL1被激活。随之形成恒流源Iw1、写入数据总线WDB1、选通开关WS1、位线BL1、存储单元MC、源极线SL1、选通开关/WS1、写入数据总线/WDB1及接地电压GND的电流通路。即，在选择的存储单元MC中数据写入电流从自由层FL流入钉扎层PL。此时，恒流源Iw1供给数据写入电流Iwrite1。
还有，当输入了“1”数据的输入数据DIN时，数据写入电流的方向反转。具体地说，恒流源/Iw1、写入数据总线/WDB1、选通开关/WS1、源极线SL1、存储单元MC、位线BL1、选通开关WS1、写入数据总线WDB1及接地电压GND的电流通路形成。即，选择的存储单元MC中数据写入电流从钉扎层PL流入自由层FL。此时，恒流源/Iw1也供给数据写入电流Iwrite2。
存储器垫MAT2也按照同样的方式执行数据写入。
接着，就存储单元MC的数据读出进行说明。
当选择了存储器垫MAT1时，存储器垫MAT2选择伪存储单元/DMC，生成成为读出放大器SA中的比较对象的基准电流Iref。另一方面，当选择了存储器垫MAT2时，存储器垫MAT1选择伪存储单元DMC，生成基准电流Iref。
借助图19，就存储器垫MAT1的存储单元MC的数据读出进行说明。
参照图19，当存储单元MC以数据读出对象的方式被选择时，如上所述选择存储器垫MAT2的伪存储单元/DMC。
具体地说，读出列选择信号RCSL1、RCSL2分别设定为“H”电平。随之读出数据总线RDB与位线BL1电连接。另外，源极线SL1与接地线GL电连接。另外，读出数据总线/RDB与位线/BL1电连接。另外，源极线/SL1与接地线/GL电连接。然后，字线WL1与伪字线/DWL电连接。
随即，对于选择的存储单元MC，读出放大器SA、读出数据总线RDB、选通开关RS1、位线BL1、存储单元MC、源极线SL1、选通开关/RS1、接地线GL的电流通路形成。即，选择的存储单元MC中数据读出电流从自由层FL流入钉扎层PL。另外，对于伪存储单元/DMC，读出放大器SA、读出数据总线/RDB、选通开关RS2、位线/BL1、伪存储单元DMC、源极线/SL1、选通开关/RS2、接地线/GL的电流通路形成。这里，伪存储单元DMC设定为高电阻状态Rmax及低电阻状态Rmin的中间值，基于该电阻值，成为比较对象的基准电流Iref供给读出数据总线/RDB。
基于与该基准电流的比较，读出放大器SA输出读出数据RDT。
本例中示出MR比高的场合即MR比≥Iw比的情况，以及读出放大器SA使数据读出电流从自由层FL流入钉扎层PL的情况。
如上所述，当MR比≥Iw比即MR比极高时，使数据读出电流从自由层FL流入钉扎层PL。此时，也要根据数据写入电流Iwrite1和数据读出电流Iread1的电流差考虑读出干扰的影响，但MR比极高的场合，高电阻状态(Rmax)时流过的数据读出电流Iread1极小。另一方面，在低电阻状态(Rmin)时流过的数据读出电流Iread2极大。
因而，当MR比极高时，比较数据写入电流Iwrite1对从自由层FL流入钉扎层PL的数据读出电流Iread1之比(标记为Iwrite1/Iread1＝Iwr1比)和数据写入电流Irite2对从钉扎层PL流入自由层FL的数据读出电流Iread2之比(标记为Iwrite2/Iread2＝Iwr2比)时成为Iwr1比≥Iwr2比，在数据读出电流从自由层FL流入钉扎层PL时可充分确保电流差，且可进一步抑制读出干扰。
另一方面，当MR比＜Iw比即MR比低时，数据读出电流如实施例1中说明的那样从钉扎层PL流入自由层FL。此时，也要根据数据写入电流Iwrite2与数据读出电流Iread2的电流差考虑读出干扰的影响，但MR比低的数据读出电流Iread2也不会变得极大。即，比较数据写入电流Iwrite2与从钉扎层PL流入自由层FL的数据读出电流Iread2之比即Iwr2比和数据写入电流Iwrite1与从自由层FL流入钉扎层PL的数据读出电流Iread1之比即Iwr1比时，Iwr2比≥Iwr1比，数据读出电流从钉扎层PL流入自由层FL时可充分确保电流差，可进一步抑制读出干扰。
还有，在本结构中，在2个存储器垫MAT中可按数据读出电流和基准电流的不同通路流过存储单元并可通过数据读出时的电流的分散来抑制选择的存储单元的读出干扰。
实施例2的变形例
本发明实施例2的变形例说明高速执行数据读出的方式。
参照图20，与图17的结构相比，本发明实施例2的变形例的存储器阵列及其外围电路的概念图的不同点在于：对于存储器垫MAT1、MAT2设置伪电阻Rp、/Rp和伪晶体管ATRp、/ATRp，它们共有存储单元列。具体地说，伪电阻Rp和伪晶体管ATRp在位线BL1和源极线SL1之间串联连接。另外，伪电阻/Rp和伪晶体管/ATRp在位线/BL1和源极线/SL1之间串联连接。另外，不同的是设有与伪晶体管ATRp、/ATRp的栅极电连接的伪字线WLp、/WLp。
当伪字线WLp被激活时，伪电阻Rp经由伪晶体管ATRp在位线BL1和源极线SL1之间电连接。另外，同样地伪字线/WLp被激活时，伪电阻/Rp经由伪晶体管/ATRp在位线/BL1和源极线/SL1之间电连接。
以下，说明本发明实施例2的变形例的数据读出方式。
本例中，当选择了存储器垫MAT1时，例如选择了存储单元MC时，伪字线WLp被激活。因而，在位线BL1与源极线SL1之间，除了隧道磁阻元件TMR外还并联有伪电阻Rp。还有，当选择了存储器垫MAT2时也按照同样的方式，伪字线/WLp被激活。因而，位线/BL1t源极线/SL1之间，除了隧道磁阻元件/TMR外还并联有伪电阻/Rp。
例如，假设伪电阻Rp为存储单元的低电阻状态Rmin。还假设这里在高电阻状态Rmax与低电阻状态Rmin的比较中，MR比极大即有Rmax＞＞Rmin的关系。
这样，当执行存储器垫MAT1的存储单元MC的数据读出时，字线WL1及伪字线WLp被激活。由此，例如当存储单元MC的电阻值为低电阻状态Rmin时，与伪电阻Rp的合成电阻成为Rmin/2。因而，读出放大器SA供给与合成电阻对应的数据读出电流，因此数据读出电流增加，可执行高速的读出动作。还有，在这种情况下，通过选择的存储单元MC的数据读出电流的电流值不变，因此读出干扰的可能性不会提高。
还有，当存储单元MC的电阻值为高电阻状态Rmax时，合成电阻近似为Rmin。这里设Rmax＞＞Rmin。
因而，当伪电阻Rp的电阻值设定为Rmin时，存储器垫MAT2侧的伪存储单元DMC的电阻值设定为合成电阻Rmin/2与Rmin的中间值即3Rmin/4。还有，此时电阻差ΔR成为Rmin/4，并根据该值产生通过电流差。
另外，例如将伪电阻Rp的电阻值设定为2Rmin时，若存储单元MC的电阻值为低电阻状态Rmin，则与伪电阻Rp的合成电阻成为2Rmin/3。还有，当存储单元MC的电阻值为高电阻状态Rmax时，合成电阻近似于2Rmin。这里设Rmax＞＞Rmin。因而，当伪电阻Rp的电阻值设定为2Rmin时，存储器垫MAT2侧的伪存储单元DMC的电阻值设定为合成电阻2Rmin3和2Rmin的中间值即4Rmin/3。此时，电阻差ΔR成为2Rmin/3，并根据该值产生通过电流差。因而，通过增加伪电阻Rp的电阻值来增加数据读出容限。
而且，例如将伪电阻Rp的电阻值设定为2Rmin时，若存储单元MC的电阻值为低电阻状态Rmin，则与伪电阻Rp的合成电阻成为Rmin/2。还有，当存储单元MC的电阻值为高电阻状态Rmax时，合成电阻近似于2Rmin。这里设Rmax＞＞Rmin。因而，当伪电阻Rp的电阻值设定为2Rmin时，存储器垫MAT2侧的伪存储单元DMC的电阻值设定为合成电阻Rmin/2和2Rmin的中间值即2Rmin。此时，电阻差ΔR成为(2-1)Rmin，并根据该值产生通过电流差。
再有，将伪电阻Rp的电阻值设定为N×Rmin时，若存储单元MC的电阻值为低电阻状态Rmin，则与伪电阻Rp的合成电阻成为(N/(N+1))Rmin。还有，当存储单元MC的电阻值为高电阻状态Rmax时，合成电阻近似于N×Rmin。这里设Rmax＞＞Rmin。因而，将伪电阻Rp的电阻值设定为N×Rmin时，存储器垫MAT2侧的伪存储单元DMC的电阻值设定为合成电阻(N/(N+1))Rmin和N×Rmin的中间值即(N/2)×(N+2)/(N+1)Rmin。此时，电阻差ΔR成为(N/2)×N/(N+1)Rmin，并根据该值产生通过电流差。
因而，如上所述，通过提高伪电阻Rp的电阻值，增加数据读出容限，因此可充分确保数据读出容限并通过降低电源电压的电压电平抑制直接流过选择的存储单元MC的数据读出电流的电流值，进一步抑制读出干扰。
还有，以上就将伪电阻Rp设于位线BL与源极线SL之间且与选择的存储单元MC并联连接的状态进行了说明，但并不限于此，作为与读出数据总线RDB或/RDB连接的状态也可设为与选择的存储单元MC并联连接的状态。
还有，在上述实施例中，就自旋注入方式的MRAM存储单元进行了说明，但并不限于此，本发明也可适用于通过施加电流(电压)来改写存储单元数据的电阻可变存储器元件例如RRAM(ResistanceRAM)。
以上详细说明了本发明，但这仅为例示，并不限定本发明，应当清楚本发明的精神和范围由权利要求限定。

Claims (10)

1.一种非易失存储装置，具备：
矩阵状配置的多个存储单元；
分别对应于存储单元列设置的、经由数据读出时或数据写入时选择的存储单元供给电流的多根第一和第二电流线，
各所述存储单元包含分别设于对应的第一和第二电流线之间的、执行磁性非易失数据存储的磁阻元件，
所述磁阻元件包括：
与所述对应的第一电流线电连接的沿第一磁化方向磁化的固定磁化层；
与所述对应的第二电流线电连接的、基于自旋极化电子沿所述第一磁化方向或与所述第一磁化方向相反的方向即第二磁化方向中任一方向磁化的自由磁化层，所述自旋极化电子取决于所述数据写入时经由所述对应的第一和第二电流线流过的数据写入电流的流入方向；以及
设于所述固定磁化层与所述自由磁化层之间的非磁性体即阻挡层，
还具备在所述数据读出时，在与所述选择的存储单元对应的第一和第二电流线上沿难以发生干扰的方向供给数据读出电流的数据读出电路。
2.如权利要求1所述的非易失存储装置，其特征在于：
在所述数据写入时，若经由所述选择的存储单元从对应的第一电流线向对应的第二电流线供给第一数据写入电流，则所述选择存储单元的磁阻元件具有第一电阻值，若经由所述选择的存储单元从所述对应的第二电流线向所述对应的第一电流线供给比所述第一数据写入电流小的第二数据写入电流，则所述选择存储单元的磁阻元件具有比所述第一电阻值低的第二电阻值，
所述数据读出电路基于所述磁阻元件的第一和第二电阻值的电阻比与所述第一和第二数据写入电流的电流比之间的关系，在难以产生所述干扰的方向供给所述数据读出电流。
3.如权利要求2所述的非易失存储装置，其特征在于：
所述数据读出电路包含基于基准电流与根据所述第一和第二电阻值的数据读出电流的比较结果来生成读出数据的读出放大器。
4.如权利要求3所述的非易失存储装置，其特征在于：
还具备在所述数据读出时，与所述选择的存储单元在所述对应的第一和第二电流线之间并联地电连接的伪电阻元件。
5.如权利要求1所述的非易失存储装置，其特征在于：
还具备分别对应于存储单元行设置的多根字线，
各所述存储单元还包含在所述对应的第一和第二电流线之间经由所述磁阻元件连接的开关，
所述开关相当于含有与对应的字线电连接的栅极的p型MOS沟道晶体管。
6.如权利要求5所述的非易失存储装置，其特征在于：
所述多根字线中选择的字线设定为使所述p型MOS沟道晶体管导通的第一电位电平，
所述多根字线中非选择的字线设定为比使所述p型MOS沟道晶体管截止的所述第一电位电平高的第二电位电平。
7.如权利要求1所述的非易失存储装置，其特征在于：
所述多根第一和第二电流线沿同一方向平行地配置。
8.如权利要求1所述的非易失存储装置，其特征在于：
所述数据写入时或所述数据读出时，与所述选择的存储单元对应的第一和第二电流线中的任一方与固定电位电连接，所述对应的第一和第二电流线的另一方与比所述固定电位高或低的电位电连接。
9.如权利要求1所述的非易失存储装置，其特征在于：
还具备为了在所述数据写入时向所述选择的存储单元供给所述数据写入电流而分别对应于所述对应的第一和第二电流线而设置的第一和第二电流线驱动器，
所述第一和第二电流线驱动器中的至少一方包含将对应的电流线的一端和另一端控制在第一和第二电位电平上的第一和第二驱动器部件，
所述第一和第二驱动器部件控制所述对应的电流线的一端及另一端的电位电平，以在所述数据写入时对所述选择的存储单元的自由磁化层施加通过流过所述对应的电流线的所述数据写入电流而产生所述第一和第二磁化方向中的一方的磁化作用的辅助磁场。
10.一种非易失存储装置，具备：
矩阵状配置的多个存储单元；
分别对应于存储单元列设置的、经由数据读出时或数据写入时选择的存储单元供给电流的多根第一和第二电流线，
各所述存储单元包含分别设于对应的第一和第二电流线之间的、执行磁性非易失数据存储的磁阻元件，
所述磁阻元件包括：
与所述对应的第一电流线电连接的、沿第一磁化方向磁化的固定磁化层；
与所述对应的第二电流线电连接的、基于自旋极化电子沿所述第一磁化方向或与所述第一磁化方向相反的方向即第二磁化方向中任一方向磁化的自由磁化层，所述自旋极化电子取决于所述数据写入时经由所述对应的第一和第二电流线流过的数据写入电流的流入方向；以及
设于所述固定磁化层与所述自由磁化层之间的非磁性体即阻挡层，
还具备在所述数据读出时，在与选择的存储单元对应的第一和第二电流线上，沿所述数据写入时在与使所述磁阻元件的自由磁化层在所述第二磁化方向磁化的电流之方向相同的方向上供给数据读出电流的数据读出电路。
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