CN110277122A - 存储器件及其感测放大器和读取方法 - Google Patents

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Abstract

本发明的实施例提供了存储器件及其感测放大器和读取方法。存储器件包括存储单元和感测放大器。感测放大器具有被配置为输出参考电压的参考电路和连接至存储单元的感测电路。比较器包括第一输入端和第二输入端，其中，第一输入端连接至参考电路以接收参考电压，并且第二输入端连接至存储单元。预充电器被配置为选择性地将感测电路预充电至预定的预充电电压。

Description

存储器件及其感测放大器和读取方法
技术领域
本发明的实施例总体涉及电子电路领域，更具体地，涉及存储器件及其感测放大器和读取方法。
背景技术
存储器件用于存储半导体器件和系统中的信息。电阻式随机存取存储器(RRAM)单元是基于电阻的变化来存储信息的非易失性存储单元。通常，RRAM单元包括其中可以依次堆叠底电极、电阻切换层和顶电极的存储节点。电阻切换层的电阻根据施加的电压而变化。RRAM单元可以处于电阻不同的多个状态。每个不同的状态均可以表示数字信息。可以通过在电极之间施加预定电压或电流来改变该状态。只要不实施预定操作，就保持该状态。
发明内容
根据本发明的一个方面，提供了一种存储器件，包括：存储单元；感测放大器，包括：参考电路，被配置为输出参考电压；感测电路，连接至所述存储单元；比较器，具有第一输入端和第二输入端，所述第一输入端连接至所述参考电路以接收所述参考电压，所述第二输入端连接至所述存储单元；和预充电器，被配置为选择性地将所述感测电路预充电至预定的预充电电压。
根据本发明的另一个方面，提供了一种用于存储器的感测放大器，包括：感测放大器输入端子；比较器，具有第一输入端和第二输入端，所述第一输入端被配置为接收参考电压，所述第二输入端连接至所述感测放大器输入端并且被配置为从存储单元接收数据信号；预充电二极管，连接至源电压端子；第一开关，连接在所述预充电二极管和所述比较器的第二输入端之间；第二开关，连接在所述源电压端子和所述感测放大器输入端子之间；以及其中，所述第一开关和所述第二开关被配置为选择性地将所述感测放大器输入端预充电至预定的预充电电压。
根据本发明的又一个方面，提供了一种存储器读取方法，包括：提供参考电压信号；提供具有连接至存储单元的源极线的存储单元；将所述源极线连接至预充电器以将所述源极线预充电至预定的预充电电压电平；在对所述源极线预充电之后，将所述源极线连接至感测电路以从所述存储单元产生数据电压信号；将所述数据电压信号与所述参考电压信号进行比较；以及基于所述比较提供数据输出。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的描绘具有预充电器的RRAM器件的实例的框图。
图2是根据一些实施例的描绘图1所示的RRAM器件的其它方面的电路图。
图3是根据一些实施例的描绘用于图2所示的RRAM器件的预充电器的实例的其它方面的电路图。
图4A和图4B示出了分别用于图3的RRAM器件的预充电和读取操作的实例。
图5是根据一些实施例的描绘图1所示的RRAM器件的其它方面的电路图。
图6是根据一些实施例的描绘RRAM电路的示例性信号的时序图。
图7是根据一些实施例的描绘RRAM读取方法的实例的工艺流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
一些公开的实施例涉及用于存储器件的感测放大器预充电系统。在一些实例中，存储器件是电阻式随机存取存储器(RRAM)器件，但是在其它实施方式中，可以采用其它存储器技术。RRAM器件通常包括布置在导电电极之间的高k介电材料层，该导电电极设置在后段制程(BEOL)金属化堆叠件内。RRAM器件被配置为基于电阻状态之间的可逆切换过程来操作。通过选择性地在高k介电材料层内形成导电细丝，能够实现这种可逆切换。例如，通常绝缘的高k介电材料层可以通过在导电电极两端施加电压以形成延伸贯穿高k介电材料层的导电细丝来导电。具有第一(例如，高)电阻状态的RRAM单元对应于第一数据值(例如，逻辑‘0’)，并且具有第二(例如，低)电阻状态的RRAM单元对应于第二数据值(例如，逻辑‘1’)。
图1示出了根据本发明的各个方面的存储器电路10的实例。在示出的实例中，存储器电路可以是RRAM电路10，RRAM电路10包括具有多个RRAM单元14a至14d的RRAM阵列12。为简单起见，图1中仅示出了RRAM单元14a至14d；典型的RRAM存储器阵列将包括更多的RRAM单元。RRAM单元14a至14d以行和/或列布置在RRAM阵列12内。RRAM阵列12的行内的RRAM单元14a至14b或14c至14d分别可操作地连接至字线WL1或WL2，而RRAM阵列12的列内的RRAM单元14a至14c或14b至14d可操作地连接至位线BL1或BL2和公共源极线CSL。多个RRAM单元14a至14d分别与由字线WL1或WL2和位线BL1或BL2的交叉点限定的地址相关。
RRAM单元14a至14d的每个均包括RRAM电阻元件16和存取晶体管18。RRAM电阻元件16具有可在低电阻状态和高电阻状态之间切换的电阻状态。该电阻状态表示存储在RRAM电阻元件16内的数据值(例如，“1”或“0”)。RRAM电阻元件16具有连接至位线BL1和BL2中的一条的第一端子和连接至存取晶体管18的第二端子。存取晶体管18具有连接至字线WL1和WL2中的一条的栅极、连接至公共源极线CSL的源极和连接至RRAM电阻元件16的第二端子的漏极。通过激活字线WL1或WL2，存取晶体管18导通，从而允许公共源极线CSL连接至RRAM电阻元件16的第二端子。
RRAM阵列12被配置为从多个RRAM单元14a至14d读取数据和/或向多个RRAM单元14a至14d写入数据。基于由字线解码器20接收的第一地址ADDR1将字线信号(例如，电流和/或电压)施加至字线WL1至WL2中的一条，基于由位线解码器22接收的第二地址ADDR2将位线信号施加至多条位线BL1至BL2中的一条。在一些实例中，基于第二地址ADDR2，将公共源极线信号施加至公共源极线CSL，并且在其它实例中，基于第三地址ADDR3将CSL信号施加至公共源极线CSL。
通过选择性地将信号施加至字线WL1至WL2、位线BL1至BL2和公共源极线CSL，可以对多个RRAM单元14a至14d中的所选择的RRAM单元实施形成、置位、复位和读取操作。例如，为了从RRAM单元14a读取数据，将字线信号(例如，电压)施加至字线WL1，将位线信号(例如，电压)施加至位线BL1，并且将源极线信号(例如，电压)施加至公共源极线CSL。施加的信号使读取感测放大器110接收具有取决于RRAM单元14a的数据状态的值的信号(例如，电压)。感测放大器110被配置为感测该信号并且基于该信号确定所选择的RRAM单元14a的数据状态(例如，通过将接收的电压与参考电压进行比较)。在示出的实施例中，感测放大器110还包括源极线预充电器100，该源极线预充电器100被配置为在读取操作之前对公共源极线CSL预充电，如下面进一步讨论的。
随着存储器阵列尺寸的增加，可能需要长位线。由于这种长位线，可能会产生RC延迟，进而限制存储器访问时间。根据本发明的各个方面，即使存储单元阵列尺寸增加，对RRAM电路预充电也提供更快的存储器访问时间。因此，公开的实例提供用于RRAM感测放大器的预充电器，该预充电器将感测放大器输入端预充电至接近存储器读取值的预充电值，从而增加访问时间。更具体地，在一些实施例中，感测放大器包括预充电器，该预充电器将数据读取信号预充电至接近参考电压电平。这使得更快的读取，从而通过促进读取信号的更快产生和从参考电压电平处更宽的摆动来减少单元访问时间。
图2描绘了示出图1所示的RRAM器件10的感测放大器110的实例的框图。感测放大器110包括参考电路102和感测电路104。参考电路102被配置为生成在比较器200的第一输入端220处接收的参考电压RDREF。参考电路102包括PMOS镜像晶体管218，镜像晶体管218的源极端子连接至电源电压VDD。参考电路102的镜像晶体管218是二极管接法的，镜像晶体管218的栅极连接至其漏极。镜像晶体管218的漏极端子进一步连接以将参考电压RDREF提供给比较器200的第一输入端220，并且也连接至NMOS参考控制晶体管210的源极。控制晶体管210的栅极连接以接收控制电压VCL并且其漏极经由NMOS晶体管214连接至第二电压端子(接地)，NMOS晶体管214在其栅极处接收VRD信号。
感测电路104包括感测放大器输入端子112，其经由公共源极线CSL选择性地连接至RRAM阵列12，以响应于由存储单元14的存取晶体管18接收的字线信号WL来选择性地将RRAM单元14中的一个连接至感测放大器110。感测电路104也包括PMOS镜像晶体管216，镜像晶体管216的源极端子连接至VDD端子。镜像晶体管216的漏极端子连接以向比较器200的第二输入端222提供读取信号RDI，并且进一步连接至NMOS感测控制晶体管212的源极。感测控制晶体管212的栅极连接以接收控制电压VCL，并且其漏极响应于字线信号WL而连接至RRAM单元14。
当访问存储单元14以进行读取操作时，参考电路104在比较器200的第一输入端220处产生参考信号RDREF，并且感测电路104被配置为在比较器200的第二输入端处生成单元电压RDI。第一输入端220和第二输入端222之间的电压差确定感测放大器110的输出DOUT。例如，在一些实施例中，如果RDREF小于RDI，则DOUT输出为对应于逻辑“1”的电压值，而如果RDREF大于RDI，则DOUT输出为对应于逻辑“0”的电压值。
预充电器100被配置为选择性地将感测电路104预充电至预定的预充电电压。在一些实例中，预充电电压小于源电压VDD。
图3描绘了RRAM器件10的读取感测放大器110的实例，从而示出了预充电器100的其它方面。预充电器100包括单端电流，其中，第一开关P1可操作以选择性地将感测电路104和比较器200的第二输入端222连接至预定的预充电电压。第二开关P2连接在VDD端子和NMOS感测控制晶体管212之间，NMOS感测控制晶体管212进一步连接至感测放大器输入端子112。因此，第一开关P1和第二开关P2可操作以将源极线CSL预充电至预定的预充电电压，或将感测电路104连接至VDD端子并且经由镜像晶体管216、218来镜像参考电路102中的参考电流，并且基于RRAM电阻器16的电阻值在感测电路104中产生电压。
示出的预充电器100包括连接在VDD端子和第一开关P1之间的预充电二极管120。在示出的实例中，预充电二极管120是二极管接法的PMOS晶体管。因此，第一开关P1选择性地将感测放大器输入端子112连接至预充电二极管120，而第二开关P2经由感测电路104的镜像晶体管216选择性地将感测放大器输入端子112连接至VDD端子。
图4A概念性地示出了处于第一或预充电阶段的感测放大器110的实例，其中，激活第一开关P1并且停用第二开关P2以将感测电路104预充电至预定的预充电电压电平。因此，感测放大器输入端子112与VDD电压端子断开，并且感测放大器输入端子112连接至预充电二极管120的输出端处的预定预充电电压，如经由公共源极线CSL从预充电二极管120延伸至RRAM单元14的预充电电流路径Ipre-charge 130所示。参考电流路径Iref 132从镜像晶体管218延伸至接地端子。
在示出的实例中，根据下式确定预充电电压电平
VDD-VTH1
其中，VDD是在VDD端子处接收的源电压，并且，VTH1是预充电二极管120的阈值电压(由二极管接法的PMOS晶体管形成)。如上所述，预充电器100包括连接至VDD电压端子的预充电二极管120。参考电路102类似地包括连接至VDD端子且也是二极管接法的镜像晶体管218。因此，根据下式确定参考电压电平
VDD-VTH2
其中，VDD是在VDD端子处接收的源电压，并且其中，VTH2是二极管接法的镜像晶体管218的阈值电压。二极管接法的镜像晶体管218的结构类似于形成预充电二极管120的二极管接法的PMOS晶体管。因此，二极管接法的镜像晶体管218和形成预充电二极管120的二极管接法的PMOS晶体管的阈值电压近似相等。因此，预充电电压近似等于参考电压。因此，预充电器100将比较器200的第二输入端222预充电至与在比较器200的第一输入端220处接收的参考电压近似相同的电压电平。
图4B示出了第二或信号发展阶段，其中，停用P1开关以切断预充电路径130。同时，激活第二开关P2以建立数据读取路径Iread 134。这使得感测电路104镜像由参考路径Iref产生的参考电流并且在感测电路104中产生电压差。在比较器200的第二输入端222处接收由感测电路104产生的电压信号RDI，并且在比较器200的第一输入端220处接收参考电压信号RDREF。然后，比较器200可以检测RDI和RDREF之间的电压差，并且将适当的结果锁存在输出端子DOUT处。
示出的感测放大器110的实例还分别包括参考电路102中的PMOS晶体管MCLREF210和感测电路104中的MPCELL 212。MCLREF晶体管210和MPCELL晶体管212都连接它们相应的栅极端子以接收VCL控制信号，以选择性地将感测放大器110连接至输入端子112，从而连接RRAM单元14的源极线CLS。如上所述，字线信号WL基于接收的字线地址选择适当的存储单元14。
图5是示出RRAM器件10的实例的其它方面的示意图。图5所示的实例包括上面讨论的图3中示出的感测放大器110。控制晶体管140、142接收感测放大器使能信号SE，该感测放大器使能信号SE使感测放大器110能够进行读取操作。偏置发生器302提供控制信号VCL和VRD以控制感测放大器参考电路102和感测电路104的操作。偏置发生器302提供稳定的读取参考电流Iref和读取参考电压偏置信号VRSL以用于读取操作。参考电流Iref连接至钳位晶体管306的一个端子，并且通过VRD偏置信号镜像至感测放大器110，VRD偏置信号连接至电流镜晶体管304的栅极节点。读取电压信号VRSL在比较器308的输入端处接收，并且可以通过VCL偏置信号传递至感测放大器110，VCL偏置信号连接至钳位晶体管306的栅极节点。
感测放大器110也连接至RRAM阵列12的RRAM存储单元14a、14b的公共源极线CSL。位线BL0、BL1被配置为经由相应的存取晶体管18将存储单元14a、14b连接至感测放大器110的感测电路104。字线WL1连接至存取晶体管18，并且被配置为基于接收的字线地址提供字线信号322以控制单元阵列晶体管18的操作。
均衡器314被配置为均衡位线BL0、BL1之间的电压，并且多路复用器316、318基于位线地址接收位线控制信号，以选择期望的位线BL0、BL1以用于存储操作。
在示出的实例中，第二或位线/源极线预充电器310响应于预充电控制信号W_pre选择性地向位线BL0、BL1和公共源极线CSL提供预充电电压VRSL，预充电控制信号W_pre是字线信号WL的互补(即，当字线信号WL为逻辑高时，W-pre信号为逻辑低，反之亦然)。这使得基本静态和偏置电压施加至公共源极线CSL。
图6示出了图表400，其描绘了用于读取1和读取0操作的RRAM器件10的示例性波形。图表400还将所公开的包括预充电器100的RRAM器件10的某些信号与不具有本文公开的预充电器的RRAM的信号进行比较。在读取操作开始时，感测放大器使能信号SE、字线信号WL和第一相位预充电信号P1变高。高感测放大器使能信号SE使能控制晶体管140、142，因此感测放大器110连接至单元阵列12。在第一预充电控制信号P1_ctl为高的预充电阶段期间，开关P1闭合以建立通过第一开关P1(见图4A)的预充电路径。这将RDI信号预充电至预定的预充电电压电平，该预充电电压电平接近读取电压电平。如上所述，在一些实例中，预充电电压电平是VDD减去预充电二极管120的阈值电压(VDD-VTH1)。字线WL信号激活存储单元阵列12中的适当存取晶体管18，从而将所需存储单元14a、14b连接至所选位线BL0、BL1和公共源极线CSL。
因此，在预充电阶段Tpre期间，将RDI信号预充电至预充电电压电平。在预充电阶段Tpre结束时，停用开关P1(预充电控制信号P1_ctl变低)。然后，激活第二开关P2以用于感测阶段，第二开关控制信号P2_ctl信号变高。这将感测电路104连接至VDD电压并且建立图4B所示的Iread电流路径134，这使得产生RDI信号以在感测电路104中建立电压差。由于预充电阶段，RDI信号快速转换，从而允许比较器200更快地锁存输出DOUT，如较短的访问时间Tacc所示。虚线410示出了由不包括本文公开的预充电器100的RRAM器件生成的比较性RDI信号410的实例。如图6所示，比较性RDI信号410转换较慢，增加了用于锁存输出信号DOUT的访问时间Tacc。
由于响应于如图5所示的W-pre信号而施加VRSL信号，局部源极线信号SL保持稳定并且几乎恒定。与由虚线420示出的比较性的局部源极线信号SL相比，这减少了置位时间，使得每个读取周期的逻辑低电平与高电平之间的转换几乎全部完成，从而使得产生输出信号DOUT所需的时间增加。一旦锁存DOUT信号，则信号P2_ctl、WL和SE将变为低电平并且该工艺将被重置以用于下一个读取周期。
图7示出了用于RRAM器件的数据读取工艺430。在操作432中，提供参考电压信号RDREF。在操作434中，提供RRAM单元14。如前所述，RRAM单元具有连接至电阻式存储单元14的公共源极线CSL，以及位线BL0、BL1和字线WL1、WL2。在操作436中，源极线CSL连接至预充电器100，以将源极线CSL预充电至预定的预充电电压电平，如操作438所示。在一些实例中，预充电电平近似等于参考电压RDREF。在对源极线CSL预充电之后，源极线连接至感测电路104以从电阻式存储单元14产生数据电压信号RDI，如操作440、442所示。
例如，在操作444中，通过比较器200将数据电压信号RDI与参考电压信号RDREF进行比较。比较器锁存输出，并且在操作446中，基于RDI和RDREFF信号的比较来提供数据输出DOUT。
因此，本文公开的各个实施例提供了可以通过克服RC延迟来实现更快的存储器读取访问时间的RRAM预充电器件和方法。预充电分为两个阶段。首先，将位线预充电至接近读取电压的值。然后，将读取的SA电路预充电至最终预充电值。然后读取RRAM并且将其值与参考值进行比较并且产生DOUT。
通过使用两个开关来完成预充电，一个在预充电器中而另一个在感测电路中。在第一阶段期间，第一开关闭合并且预充电开始。在第二阶段中，第一开关打开而第二开关闭合，并且产生电压差。然后输出DOUT。
因此，公开的实施例提供了感测放大器装置，其有助于更快的RRAM数据信号转换，并且与提供给感测放大器比较器的参考信号相比也提供更大的数据信号差。这进而使得存储单元访问时间减少，并且数据输出更快。根据一些公开的实例，诸如电阻式存储器件的存储器件包括电阻式存储单元和感测放大器。感测放大器具有被配置为输出参考电压的参考电路和连接至电阻式存储单元的感测电路。比较器包括第一输入端和第二输入端，其中，第一输入端连接至参考电路以接收参考电压，并且第二输入端连接至电阻式存储单元。预充电器被配置为选择性地将感测电路预充电至预定的预充电电压。
在一些实施例中，所述存储单元包括电阻式存储单元，所述存储器件还包括：位线，连接至所述电阻式存储单元；字线，连接至所述电阻式存储单元；源极线，连接至所述电阻式存储单元；其中，所述预充电器被配置为选择性地将所述预充电器和所述感测电路中的一个连接至所述源极线。
在一些实施例中，所述电阻式存储单元包括：电阻元件，具有第一端子和第二端子，所述第一端子连接至所述位线；控制晶体管，连接在所述电阻元件的第二端子和所述源极线之间，其中，所述字线连接至所述控制晶体管的栅极端子，以响应于所述字线上的字线选择信号而电连接所述位线和所述源极线之间的所述电阻元件。
在一些实施例中，该存储器件还包括：偏置发生器，被配置为将控制信号输出至所述参考电路和所述感测电路。
在一些实施例中，所述预充电器包括：第一开关，被配置为选择性地将所述感测电路连接至所述预充电电压；以及第二开关，被配置为选择性地将所述感测电路连接至被配置为接收源电压的源电压端子，其中，所述预充电电压低于所述源电压。
在一些实施例中，所述预充电器包括连接在所述源电压端子和所述第一开关之间的预充电二极管。
在一些实施例中，所述预充电二极管包括二极管接法的PMOS晶体管。
在一些实施例中，所述参考电路包括连接在所述源电压端子和所述比较器的第一输入端之间的第一镜像晶体管，所述第一镜像晶体管是二极管接法的；以及所述感测电路包括连接在所述源电压端子和所述比较器的第二端子之间的第二镜像晶体管，所述第二镜像晶体管的栅极端子连接至所述第一镜像晶体管的栅极端子。
在一些实施例中，所述预充电电压近似等于所述参考电压。
在一些实施例中，该存储器件还包括：源极线预充电器，被配置为选择性地将所述位线和所述源极线中的至少一条预充电至所述源极线预充电电压。根据进一步公开的实施例，用于存储器的感测放大器提供有感测放大器输入端子。比较器具有第一输入端和第二输入端。第一输入端被配置为接收参考电压，并且第二输入端连接至感测放大器输入端并且被配置为从存储单元接收数据信号，在一些实例中，存储单元可以是电阻式存储单元。预充电二极管连接至源电压端子。第一开关连接在预充电二极管和比较器的第二输入端之间，并且第二开关连接在源电压端子和感测放大器输入端子之间。第一和第二开关被配置为选择性地将感测放大器输入端预充电至预定的预充电电压。
在一些实施例中，所述预充电二极管包括二极管接法的PMOS晶体管。
在一些实施例中，所述存储单元是电阻式存储单元，所述感测放大器还包括：参考电路，被配置为输出所述参考电压，所述参考电路包括连接在所述源电压端子和所述比较器的第一输入端之间的第一镜像晶体管；以及感测电路，被配置为感测从所述电阻式存储单元接收的数据信号，所述感测电路包括连接在所述源电压端子和所述比较器的第二端子之间的第二镜像晶体管，所述第二镜像晶体管的栅极端子连接至所述第一镜像晶体管的栅极端子。
在一些实施例中，所述第一镜像晶体管是二极管接法的PMOS晶体管。
在一些实施例中，所述预充电电压近似等于所述参考电压。
在一些实施例中，所述源电压端子被配置为接收第一电压VDD，并且所述预充电电压根据下式确定：VDD-VTH，其中，VTH是所述预充电二极管的阈值电压。
在一些实施例中，所述源电压端子被配置为接收第一电压VDD，并且所述预充电电压根据下式确定：VDD-VTH1，并且所述参考电压根据下式确定：VDD-VTH2，其中，VTH1是所述预充电二极管的阈值电压，并且VTH2是所述第一镜像晶体管的阈值电压，并且所述VTH1近似等于所述VTH2。
根据其它公开的实例，存储器读取方法包括提供参考电压信号以及具有连接至电阻式存储单元的源极线的存储单元。在一些实例中，存储单元可以是电阻式存储单元。源极线连接至预充电器以将源极线预充电至预定的预充电电压电平。在对源极线预充电之后，源极线连接至感测电路以从电阻式存储单元产生数据电压信号。将数据电压信号与参考电压信号进行比较，并且基于该比较提供数据输出。
在一些实施例中，将所述源极线连接至所述预充电器包括连接所述源极线以接收预定的预充电电压电平，以及将所述源极线从源电压端子处断开。
在一些实施例中，将所述源极线连接至所述感测电路包括将所述源极线与所述预定的预充电电压电平断开，并且将所述源极线连接至所述源电压端子。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器件，包括：
存储单元；
感测放大器，包括：
参考电路，被配置为输出参考电压；
感测电路，连接至所述存储单元；
比较器，具有第一输入端和第二输入端，所述第一输入端连接至所述参考电路以接收所述参考电压，所述第二输入端连接至所述存储单元；和
预充电器，被配置为选择性地将所述感测电路预充电至预定的预充电电压。
2.根据权利要求1所述的存储器件，其中，所述存储单元包括电阻式存储单元，所述存储器件还包括：
位线，连接至所述电阻式存储单元；
字线，连接至所述电阻式存储单元；
源极线，连接至所述电阻式存储单元；
其中，所述预充电器被配置为选择性地将所述预充电器和所述感测电路中的一个连接至所述源极线。
3.根据权利要求2所述的存储器件，其中，所述电阻式存储单元包括：
电阻元件，具有第一端子和第二端子，所述第一端子连接至所述位线；
控制晶体管，连接在所述电阻元件的第二端子和所述源极线之间，其中，所述字线连接至所述控制晶体管的栅极端子，以响应于所述字线上的字线选择信号而电连接所述位线和所述源极线之间的所述电阻元件。
4.根据权利要求1所述的存储器件，还包括：偏置发生器，被配置为将控制信号输出至所述参考电路和所述感测电路。
5.根据权利要求1所述的存储器件，其中，所述预充电器包括：第一开关，被配置为选择性地将所述感测电路连接至所述预充电电压；以及第二开关，被配置为选择性地将所述感测电路连接至被配置为接收源电压的源电压端子，其中，所述预充电电压低于所述源电压。
6.根据权利要求5所述的存储器件，其中，所述预充电器包括连接在所述源电压端子和所述第一开关之间的预充电二极管。
7.一种用于存储器的感测放大器，包括：
感测放大器输入端子；
比较器，具有第一输入端和第二输入端，所述第一输入端被配置为接收参考电压，所述第二输入端连接至所述感测放大器输入端并且被配置为从存储单元接收数据信号；
预充电二极管，连接至源电压端子；
第一开关，连接在所述预充电二极管和所述比较器的第二输入端之间；
第二开关，连接在所述源电压端子和所述感测放大器输入端子之间；以及
其中，所述第一开关和所述第二开关被配置为选择性地将所述感测放大器输入端预充电至预定的预充电电压。
8.根据权利要求7所述的感测放大器，其中，所述预充电二极管包括二极管接法的PMOS晶体管。
9.一种存储器读取方法，包括：
提供参考电压信号；
提供具有连接至存储单元的源极线的存储单元；
将所述源极线连接至预充电器以将所述源极线预充电至预定的预充电电压电平；
在对所述源极线预充电之后，将所述源极线连接至感测电路以从所述存储单元产生数据电压信号；
将所述数据电压信号与所述参考电压信号进行比较；以及
基于所述比较提供数据输出。
10.根据权利要求9所述的方法，其中，将所述源极线连接至所述预充电器包括连接所述源极线以接收预定的预充电电压电平，以及将所述源极线从源电压端子处断开。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112820336A (zh) * 2019-11-15 2021-05-18 台湾积体电路制造股份有限公司 存储器器件及提供写入电压的方法
CN113053445A (zh) * 2020-03-31 2021-06-29 台湾积体电路制造股份有限公司 存储器电路及其方法
CN113470706A (zh) * 2020-06-15 2021-10-01 台湾积体电路制造股份有限公司 存储器件及其操作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019103746A1 (de) * 2018-03-16 2019-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Speicher-Leseverstärker mit Vorladung
DE102019113401A1 (de) 2018-06-01 2019-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Rram-schaltung und verfahren
US10950303B2 (en) * 2018-06-01 2021-03-16 Taiwan Semiconductor Manufacturing Company Ltd. RRAM current limiting circuit
JP2021064731A (ja) * 2019-10-16 2021-04-22 キオクシア株式会社 半導体記憶装置
US11380371B2 (en) * 2020-11-13 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier and operating method for non-volatile memory with reduced need on adjusting offset to compensate the mismatch
US11854590B2 (en) * 2021-04-23 2023-12-26 Applied Materials, Inc. Reference generation for narrow-range sense amplifiers

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1747058A (zh) * 2004-06-19 2006-03-15 三星电子株式会社 采用控制电流方法的相变存储元件驱动电路及其控制方法
CN1953096A (zh) * 2005-10-19 2007-04-25 株式会社瑞萨科技 抑制数据读出时的误写入的非易失存储装置
US20080232177A1 (en) * 2007-03-22 2008-09-25 Samsung Electronics Co., Ltd. Nonvolatile memory device using variable resistive element
US20110199812A1 (en) * 2010-02-15 2011-08-18 Sony Corporation Nonvolatile semiconductor memory device
CN102714053A (zh) * 2010-01-14 2012-10-03 高通股份有限公司 控制施加到磁性隧道结的电流的方向的系统和方法
US8619459B1 (en) * 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
CN106960685A (zh) * 2016-01-11 2017-07-18 华邦电子股份有限公司 电阻式随机存取内存
US20170309330A1 (en) * 2016-04-21 2017-10-26 Suk-Soo Pyo Resistive memory device and a memory system including the same
CN107799133A (zh) * 2016-08-29 2018-03-13 爱思开海力士有限公司 感测放大器、存储装置及包括其的系统

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3471251B2 (ja) 1999-04-26 2003-12-02 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
KR20140008745A (ko) 2012-07-11 2014-01-22 삼성전자주식회사 자기 메모리 장치
KR102237735B1 (ko) * 2014-06-16 2021-04-08 삼성전자주식회사 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법
CN107437431B (zh) 2016-05-26 2022-08-30 新唐科技日本株式会社 非易失性存储装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1747058A (zh) * 2004-06-19 2006-03-15 三星电子株式会社 采用控制电流方法的相变存储元件驱动电路及其控制方法
CN1953096A (zh) * 2005-10-19 2007-04-25 株式会社瑞萨科技 抑制数据读出时的误写入的非易失存储装置
US20080232177A1 (en) * 2007-03-22 2008-09-25 Samsung Electronics Co., Ltd. Nonvolatile memory device using variable resistive element
CN102714053A (zh) * 2010-01-14 2012-10-03 高通股份有限公司 控制施加到磁性隧道结的电流的方向的系统和方法
US20110199812A1 (en) * 2010-02-15 2011-08-18 Sony Corporation Nonvolatile semiconductor memory device
US8619459B1 (en) * 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
CN106960685A (zh) * 2016-01-11 2017-07-18 华邦电子股份有限公司 电阻式随机存取内存
US20170309330A1 (en) * 2016-04-21 2017-10-26 Suk-Soo Pyo Resistive memory device and a memory system including the same
CN107799133A (zh) * 2016-08-29 2018-03-13 爱思开海力士有限公司 感测放大器、存储装置及包括其的系统

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112820336A (zh) * 2019-11-15 2021-05-18 台湾积体电路制造股份有限公司 存储器器件及提供写入电压的方法
CN112820336B (zh) * 2019-11-15 2024-05-24 台湾积体电路制造股份有限公司 存储器器件及提供写入电压的方法
CN113053445A (zh) * 2020-03-31 2021-06-29 台湾积体电路制造股份有限公司 存储器电路及其方法
CN113053445B (zh) * 2020-03-31 2023-09-12 台湾积体电路制造股份有限公司 存储器电路及其方法
CN113470706A (zh) * 2020-06-15 2021-10-01 台湾积体电路制造股份有限公司 存储器件及其操作方法
CN113470706B (zh) * 2020-06-15 2024-01-02 台湾积体电路制造股份有限公司 存储器件及其操作方法

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