KR102324591B1

KR102324591B1 - 프리차지를 갖는 메모리 감지 증폭기

Info

Publication number: KR102324591B1
Application number: KR1020210010912A
Authority: KR
Inventors: 젱-준 린; 충-쳉 초우; 페이-링 쳉
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2018-03-16
Filing date: 2021-01-26
Publication date: 2021-11-12
Also published as: TWI686813B; US10755780B2; KR20190109306A; KR20210013635A; CN110277122A; TW201939489A; US20190287612A1; CN110277122B

Abstract

메모리 디바이스는 메모리 셀과 감지 증폭기를 포함한다. 감지 증폭기는 기준 전압을 출력하도록 구성된 기준 회로와 메모리 셀에 접속된 감지 회로를 갖는다. 비교기는 제1 입력단과 제2 입력단을 가지며, 제1 입력단은 기준 전압을 수신하도록 기준 회로에 접속되고, 제2 입력단은 메모리 셀에 접속된다. 프리차저(precharger)는 감지 회로를 미리 정해진 프리차지 전압으로 선택적으로 프리차지하도록 구성된다.

Description

프리차지를 갖는 메모리 감지 증폭기{MEMORY SENSE AMPLIFIER WITH PRECHARGE}

메모리 디바이스는 반도체 디바이스와 시스템에 정보를 저장하기 위해 사용된다. 저항성 랜덤 액세스 메모리(Resistive Random Access Memory; RRAM) 셀은, 전기 저항의 변화에 기초해 정보를 저장하는 비휘발성 메모리 셀이다. 일반적으로, RRAM 셀은, 그 안에 하단 전극, 저항성 스위칭층, 및 상단 전극이 순차적으로 적층될 수 있는 저장 노드를 포함한다. 저항성 스위칭층의 저항은 인가되는 전압에 따라 변한다. RRAM 셀은 전기 저항들이 상이한, 복수의 상태들에 있을 수 있다. 각각의 상이한 상태는 디지털 정보를 나타낼 수 있다. 상태는 미리 정해진 전압 또는 전류를 전극들 사이에 인가함으로써 변경될 수 있다. 미리 정해진 동작이 수행되지 않는 한 상태가 유지된다.

본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 프리차저(precharger)를 갖는 RRAM 디바이스의 예시를 묘사하는 블록도이다.
도 2는 일부 실시예에 따른 도 1에 도시된 RRAM 디바이스의 추가적인 양상을 묘사하는 회로도이다.
도 3은 일부 실시예에 따른 도 2에 도시된 RRAM 디바이스를 위한 프리차저의 예시의 추가적인 양상을 묘사하는 회로도이다.
도 4a 및 4b는 각각 도 3의 RRAM 디바이스를 위한 프리차지 및 판독 동작들의 예시를 예증한다.
도 5는 일부 실시예에 따른 도 1에 도시된 RRAM 디바이스의 추가적인 양상을 묘사하는 회로도이다.
도 6은 일부 실시예에 따른 RRAM 회로의 예시적인 신호를 묘사하는 타이밍도이다.
도 7은 일부 실시예에 따른 RRAM 판독 방법의 예시를 묘사하는 공정 흐름도이다.

하기의 개시 내용은 제공되는 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 장치들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있어서 제1 및 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.

또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.

일부 개시된 실시예는 메모리 디바이스를 위한 감지 증폭기 프리차지 시스템과 관련된다. 비록 다른 구현에서 다른 메모리 기술이 채용될 수 있지만, 일부 예시에서 메모리 디바이스는 저항성 랜덤 액세스 메모리(RRAM) 디바이스이다. RRAM 디바이스는, BEOL(back-end-of-the-line) 금속화 스택 내에 배치된 전도성 전극들 사이에 배열된 하이-k 유전체 물질층을 포함한다. RRAM 디바이스는 저항성 상태들 사이에 가역(reversible) 스위칭 공정에 기초해 동작하도록 구성된다. 이 가역 스위칭은 하이-k 유전체 물질층을 관통해 전도성 필라멘트를 선택적으로 형성함으로써 인에이블된다. 예를 들면, 일반적으로 절연인 하이-k 유전체 물질층은, 하이-k 유전체 물질층을 관통해 연장되는 전도성 필라멘트를 형성하도록 전도성 전극을 가로질러 전압을 인가함으로써 전도하게 될 수 있다. 제1 (예를 들면, 하이) 저항성 상태를 갖는 RRAM 셀을 제1 데이터 값(예를 들면, 논리적 ‘0’)에 대응하고, 제2 (예를 들면, 로우) 저항성 상태를 갖는 RRAM 셀은 제2 데이터 값(예를 들면, 논리적 ‘1’)에 대응한다.

도 1은 본 개시 내용의 양상에 따른 메모리 회로(10)의 예시를 예증한다. 예증된 예시에서, 메모리 회로는, 복수의 RRAM 셀들(14a-14d)을 갖는 RRAM 어레이(120)를 포함하는 RRAM 회로(10)일 수 있다. 간략함을 위해, 단지 RRAM 셀들(14a-14d)만이 도 1에 도시되며; 통상적인 RRAM 메모리 어레이는 더 많은 RRAM 셀을 포함할 것이다. RRAM 셀들(14a-14d)은 행 및/또는 열에서 RRAM 어레이(12) 내에 배열된다. RRAM 어레이(12)의 행 내의 RRAM 셀들(14a-14b 또는 14c-14d)이 워드 라인(WL1 또는 WL2)에 동작적으로 결합되는 한편, RRAM 어레이(12)의 열 내의 RRAM 셀들(14a-14c 또는 14b-14d)이 비트 라인(BL1 또는 BL2) 및 공통 소스 라인(CSL)에 동작적으로 결합된다. 복수의 RRAM 셀들(14a-14d)은 워드 라인(WL1 또는 WL2)과 비트 라인(BL1 또는 BL2)의 교차점에 의해 규정되는 어드레스와 각각 연관된다.

RRAM 셀들(14a-14d) 각각은 RRAM 저항성 요소(16)와 액세스 트랜지스터(18)를 포함한다. RRAM 저항성 요소(16)는 로우 저항성 상태와 하이 저항성 상태 간에 스위칭가능한 저항성 상태를 갖는다. 저항성 상태는 RRAM 저항성 요소(16) 내에 저장된 데이터 값(예를 들면, “1” 또는 “0”)을 나타낸다. RRAM 저항성 요소(16)는 비트 라인(BL1 또는 BL2) 중 하나에 결합된 제1 단자와 액세스 트랜지스터(18)에 결합된 제2 단자를 갖는다. 액세스 트랜지스터(18)는 워드 라인(WL1 또는 WL2) 중 하나에 결합된 게이트, 공통 소스 라인(CSL)에 결합된 소스와, RRAM 저항성 요소(16)의 제2 단자에 결합된 드레인을 갖는다. 워드 라인(WL1 또는 WL2)을 활성화함으로써, 액세스 트랜지스터(18)가 켜져(turn on), 공통 소스 라인(CSL)이 RRAM 저항성 요소(16)의 제2 단자에 결합되는 것을 허용한다.

RRAM 어레이(12)는 데이터를 복수의 RRAM 셀들(14a-14d)로부터 판독하고 그리고/또는 데이터를 복수의 RRAM 셀들(14a-14d)에 기록하도록 구성된다. 워드 라인 신호(예를 들면, 전류 및/또는 전압)는 워드 라인 디코더(20)에 의해 수신된 제1 어드레스(ADDR1)에 기초해 워드 라인들(WL1-WL2) 중 하나에 인가되고, 비트 라인 신호는 비트 라인 디코더(22)에 의해 제2 어드레스(ADDR2)에 기초해 복수의 비트 라인들(BL1-BL2) 중 하나에 인가된다. 일부 예시에서, 공통 소스 라인 신호가 제2 어드레스(ADDR2)에 기초해 공통 소스 라인(CSL)에 인가되고, 다른 예시에서, CSL 신호는 제3 어드레스(ADDR3)에 기초해 공통 소스 라인(CSL)에 인가된다.

신호를 워드 라인들(WL1-WL2), 비트 라인들(BL1-BL2), 및 공통 소스 라인(CSL)에 선택적으로 인가하고, 형성, 설정, 재설정, 및 판독 동작이 복수의 RRAM 셀들(14a-14d) 중 선택된 하나에 대해 수행될 수 있다. 예를 들면, RRAM 셀(14a)로부터 데이터를 판독하기 위해, 워드 라인 신호(예를 들면, 전압)가 워드 라인(WL1)에 인가되고, 비트 라인 신호(예를 들면, 전압)가 비트 라인(BL1)에 인가되며, 소스 라인 신호(예를 들면, 전압)가 공통 소스 라인(CSL)에 인가된다. 인가된 신호는 판독 감지 증폭기(110)로 하여금, RRAM 셀(14a)의 데이터 상태에 의존하는 값을 갖는 신호(예를 들면, 전압)를 수신하게 한다. 감지 증폭기(110)는, 이 신호를 감지하고, (예를 들면, 수신된 전압을 기준 전압과 비교함으로써) 신호에 기초해 선택된 RRAM 셀(14a)의 데이터 상태를 결정하도록 구성된다. 예증된 실시예에서, 감지 증폭기(110)는 이하에서 더 논의되는 바와 같이 판독 동작 전에 공통 소스 라인(CSL)을 프리차지하도록 구성된 소스 라인 프리차저(100)를 더 포함한다.

증가하는 메모리 어레이 크기와 함께, 긴 비트 라인이 필요할 수 있다. 이러한 긴 비트 라인 때문에, RC 지연이 생성(develop)될 수 있어서, 결국 메모리 액세스 시간을 제한한다. 본 개시 내용의 양상에 따라, RRAM 회로를 프리차지하는 것은, 메모리 셀 어레이 크기가 증가할지라도 더 고속의 메모리 액세스 시간을 제공한다. 따라서, 개시된 예시는 메모리 판독 값에 근접한 프리차지 값으로 감지 증폭기 입력을 프리차지하여 액세스 시간을 증가시키는 프리차저를 RRAM 감지 증폭기를 위해 제공한다. 더 특별히, 일부 실시예에서, 감지 증폭기는 데이터 판독 신호를 거의 기준 전압 레벨로 프리차지하는 프리차저를 포함한다. 이것은 더 고속의 판독을 초래하여, 판독 신호의 더 고속의 생성과 기준 전압 레벨로부터의 더 폭넓은 변동을 용이하게 함으로써 셀 액세스 시간을 감소시킨다.

도 2는 도 1에 도시된 RRAM 디바이스(10)의 감지 증폭기(110)의 예시를 도시하는 블록도를 묘사한다. 감지 증폭기(110)는 기준 회로(102)와 감지 회로(104)를 포함한다. 기준 회로(102)는 비교기(200)의 제1 입력(220)에서 수신되는 기준 전압 (RDREF)을 생성하도록 구성된다. 기준 회로(102)는 소스 전압 공급원(VDD)에 결합된 소스 단자를 갖는 PMOS 미러 트랜지스터(218)를 포함한다. 기준 회로(102)의 미러 트랜지스터(218)는 게이트가 드레인에 결합되면서 다이오드-접속된다(diode-connected). 미러 트랜지스터(218)의 드레인 단자는 또한, 비교기(200)의 제1 입력단(220)에 기준 전압 RDREF을 제공하도록 결합되고, NMOS 기준 제어 트랜지스터(210)의 소스에 또한 결합된다. 제어 트랜지스터(210)는 제어 전압(VCL)을 수신하도록 결합된 게이트와, 게이트에서 VRD 신호를 수신하는, NMOS 트랜지스터(214)를 거쳐 제2 전압 단자(접지)에 결합된 드레인을 가진다.

감지 회로(104)는 메모리 셀(14)의 액세스 트랜지스터(18)에 의해 수신된 워드 라인 신호(WL)에 응답해서, RRAM 셀들(14) 중 하나를 감지 증폭기(110)에 선택적으로 결합시키도록, 공통 소스 라인(CSL)을 거쳐 RRAM 어레이(12)에 선택적으로 접속되는 감지 증폭기 입력 단자(112)를 포함한다. 감지 회로(104)는 VDD 단자에 결합된 소스 단자를 갖는 PMOS 미러 트랜지스터(216)를 또한 포함한다. 미러 트랜지스터(216)의 드레인 단자는 비교기(200)의 제2 입력단(222)에 판독 신호(RDI)를 제공하도록 결합되고, NMOS 감지 제어 트랜지스터(212)의 소스에 또한 결합된다. 감지 제어 트랜지스터(212)는 워드 라인 신호(WL)에 응답해서 제어 전압(VCL)을 수신하도록 결합된 게이트와 RRAM 셀(14)에 결합된 드레인을 갖는다.

메모리 셀(14)이 판독 동작을 위해 액세스될 때, 기준 회로(104)는 비교기(200)의 제1 입력단(220)에서 기준 신호(RDREF)를 발생하고, 감지 회로(104)는 비교기(200)의 제2 입력(222)에서 셀 전압(RDI)를 생성하도록 구성된다. 제1 입력단(220)과 제2 입력단(222) 사이의 전압 차이는 감지 증폭기(200)의 출력 DOUT을 결정한다. 예를 들면, 일부 실시예에서, RDREF가 RDI보다 작으면, 논리적 “1”에 대응하는 전압 값이 DOUT에서 출력되고, RDREF가 RDI보다 크면, 논리적 “0”에 대응하는 전압 값이 DOUT에서 출력된다.

프리차저는 감지 회로(100)를 미리 정해진 프리차지 전압으로 선택적으로 프리차지하도록 구성된다. 일부 예시에서, 프리차지 전압은 소스 전압(VDD)보다 작다.

도 3은 프리차저(100)의 추가적인 양상을 예증하는, RRAM 디바이스(10)의 판독 감지 증폭기(110)의 예시를 묘사한다. 프리차저(100)는, 비교기(200)의 감지 회로(104)와 제2 입력단(222)을 미리 정해진 프리차지 전압에 선택적으로 접속시키도록 동작가능한 제1 스위치(P1)를 갖는 단종단(single-ended) 전류를 포함한다. 제2 스위치(P2)는 VDD 단자와, 감지 증폭기 입력단(112)에 또한 접속되는 감지 증폭기 입력단(112) 사이에 접속된다. 따라서, 제1 및 제2 스위치들(P1, P2)은, 소스 라인(CSL)을 미리 정해진 프리차지 전압으로 프리차지하거나, 감지 회로(104)를 VDD 단자에 접속시키고, 미러 트랜지스터(216, 218)를 거쳐 기준 회로(102) 내의 기준 전류를 미러하며, RRAM 저항기(16)의 저항값에 기초해 감지 회로(104) 내의 전압을 발생하도록 동작가능하다.

예증된 프리차저(100)는 VDD 단자와 제1 스위치(P1) 사이에 접속된 프리차지 다이오드(120)를 포함한다. 예증된 예시에서, 프리차지 다이오드(120)는 다이오드-접속된 PMOS 트랜지스터이다. 따라서, 제1 스위치(P1)는 감지 증폭기 입력 단자(112)를 프리차지 다이오드(120)에 선택적으로 접속시키는 한편, 제2 스위치(P2)는 감지 증폭기 입력 단자(112)를 감지 회로(104)의 미러 트랜지스터(216)를 거쳐 VDD 단자에 선택적으로 접속시킨다.

도 4a는 제1 또는 프리차지 단계(phase)에서 감지 증폭기(110)의 예시를 개념적으로 예증하는데, 여기서 제1 스위치(P1)가 활성화되고, 제2 스위치(P2)는 감지 회로(104)를 미리 정해진 프리차지 전압 레벨로 프리차지하도록 비활성화된다. 따라서, 감지 증폭기 입력 단자(112)는 VDD 전압 단자로부터 분리되고, 감지 증폭기 입력 단자(112)는, 프리차지 다이오드(120)로부터 공통 소스 라인(CSL)을 거쳐 RRAM 셀(14)까지 연장되는 프리차지 전류 경로 Ipre-charge(130)에 의해 표시되는 바와 같이, 프리차지 다이오드(120)의 출력단에서 미리 정해진 프리차지 전압에 접속된다. 기준 전류 경로 Iref(132)는 미러 트랜지스터(218)로부터 접지 단자까지 연장된다.

예증된 예시에서, 프리차지 전압 레벨은 VDD-VTH1에 따라 결정되며, VDD는 VDD 단자에서 수신된 소스 전압이고, VTH1은 (다이오드-접속된 PMOS 트랜지스터에 의해 형성된) 프리차지 다이오드(120)의 문턱 전압이다. 위에서 주목된 바와 같이, 프리차저(100)는 VDD 전압 단자에 접속된 프리차지 다이오드(120)를 포함한다. 기준 회로(102)는, VDD에 결합된, 또한 다이오드-접속되는, 미러 트랜지스터(218)를 유사하게 포함한다. 이와 같이, 기준 전압 레벨이 VDD-VTH2에 따라 결정되며, VDD는 VDD 단자에서 수신된 소스 전압이며, VTH2는 다이오드-접속된 미러 트랜지스터(218)의 문턱 전압이다. 다이오드-접속된 미러 트랜지스터(218)의 구조는 프리차지 다이오드(120)를 형성하는 다이오드-접속된 PMOS 트랜지스터와 유사하다. 이와 같이, 다이오드-접속된 미러 트랜지스터(218) 및 프리차지 다이오드를 형성하는 다이오드-접속된 PMOS 트랜지스터의 문턱 전압들은 대략 동일하다. 따라서, 프리차지 전압은 기준 전압과 대략 동일하다. 결과적으로, 프리차저(100)는 비교기(200)의 제2 입력단(222)을, 비교기(200)의 제1 입력단(220)에서 수신된 기준 전압과 대략 동일한 전압 레벨로 프리차지한다.

도 4b는 제2의 또는 신호 생성 단계를 예증하며, P1 스위치는 프리차지 경로(130)를 차단하도록 비활성화된다. 한편, 제2 스위치(P2)는 데이터 판독 경로 (Iread, 134)를 수립하도록 활성화된다. 이것은 감지 회로(104)가 기준 경로(Iref)에 의해 생성된 기준 전류를 미러(mirror)하고 감지 회로(104)에서 전압 차이를 생성하는 것을 초래한다. 감지 회로(104)에 의해 생성된 전압 신호(RDI)는 비교기(200)의 제2 입력단(222)에서 수신되고, 기준 전압 신호(RDREF)는 비교기(200)의 제1 입력단(220)에서 수신된다. 그런 다음, 비교기(200)는 RDI와 RDREF 사이의 전압 차이를 검출하고, 출력 단자(DOUT)에서 적절한 결과를 래치(latch)할 수 있다.

감지 증폭기(110)의 예증된 예시는, 기준 회로(102)와 감지 회로(104)에서 각각 PMOS 트랜지스터들((MCLREF, 210)와 (MPCELL, 212))을 더 포함한다. MCLREF 트랜지스터(210)와 MPCELL 트랜지스터(212) 둘 다는 감지 증폭기(110)를 입력 단자(112)와, 따라서 RRAM 셀(14)의 소스 라인(CLS)에 선택적으로 접속시키기 위해 VCL 제어 신호를 수신하도록 접속된 그 자신의 개별 게이트 단자를 갖는다. 위에서 주목된 바와 같이, 워드 라인 신호(WL)는 수신된 워드 라인 주소에 기초해 적절한 메모리 셀(14)을 선택한다.

도 5는 RRAM 디바이스(10)의 예시의 추가적인 양상을 예증하는 개략도이다. 도 5에 도시된 예시는 위에서 논의된 도 3에 예증된 감지 증폭기(110)를 포함한다. 제어 트랜지스터(140, 142)는, 판독 동작을 위해 감지 증폭기(110)를 인에이블하는 감지 증폭기 인에이블 신호(SE)를 수신한다. 바이어스 생성기(302)는 감지 증폭기 기준 회로(106)와 감지 회로(104)의 동작을 제어하도록 제어 신호들(VCL 및 VRD)을 제공한다. 바이어스 생성기(302)는 판독 동작을 위해 안정된 판독 기준 전류(Iref)와 판독 기준 전압 바이어스 신호(VRSL)를 제공한다. 기준 전류(Iref)는 클램핑 트랜지스터(306)의 하나의 단자에 접속되고, 전류 미러 트랜지스터(304)의 게이트 노드에 접속되는, VRD 바이어스 신호에 의해 감지 증폭기(110)에 미러된다. 판독 전압 신호(VRSL)는 비교기(308)의 입력단에서 수신되고, 클램핑 트랜지스터(306)의 게이트 노드에 접속되는, VCL 바이어스 신호에 의해 감지 증폭기(110)에 전달될 수 있다.

감지 증폭기(110)는 RRAM 어레이(12)의 RRAM 메모리 셀들(14a, 14b)의 공통 소스 라인(CSL)에 또한 결합된다. 비트 라인들(BL0, BL1)은 메모리 셀들(14a, 14b)을 각각의 액세스 트랜지스터(18)를 통해 감지 증폭기(110)의 감지 회로(104)에 접속시키도록 구성된다. 워드 라인(WL1)은 액세스 트랜지스터(18)에 접속되고, 수신된 워드 라인 주소에 기초해 셀 어레이 트랜지스터(18)의 동작을 제어하기 위해 워드 라인 신호(322)를 공급하도록 구성된다.

등화기(314)는 메모리 동작을 위해 요구되는 비트 라인(들)(BL0, BL1)을 선택하기 위해 비트 라인 주소에 기초해 비트 라인 제어 신호를 수신한다. .

예증된 예시에서, 제2의 또는 비트 라인/소스 라인 프리차저(310)는, 워드 라인 신호(WL)의 상보인 프리차지 제어 신호(W_pre)(즉, W_pre 신호는 워드 라인 신호(WL)가 논리적 하이일 때 논리적 로우이고 그 반대도 성립한다)에 응답해서 프리차지 전압(VRSL)을 비트 라인들(BL0, BL1)과 공통 소스 라인(CSL)에 선택적으로 제공한다. 이것은 실질적으로 정적인 바이어스 전압이 공통 소스 라인(CSL)에 인가되는 것을 초래한다.

도 6은 판독 1 및 판독 0 동작들을 위한 RRAM 디바이스의 예시적인 파형을 묘사하는 도표(400)를 도시한다. 도표(400)는 또한, 프리차저(100)를 포함하는 개시된 RRAM 디바이스를 위한 특정 신호와, 여기서 개시된 프리차저를 구비하지 않는 RRAM을 위한 신호를 비교한다. 판독 동작의 시작시에, 감지 증폭기 인에이블 신호(SE), 워드 라인 신호(WL) 및 제1 위상 프리차지 신호(P1)는 하이가 된다. 하이 감지 증폭기 인에이블 신호(SE)는 제어 트랜지스터(140, 142)를 인에이블하고, 감지 증폭기(110)는 셀 어레이(12)에 접속된다. 제1 프리차지 제어 신호(P1_ctl)가 하이인 프리차지 단계 동안, 스위치(P1)가 닫혀 제1 스위치(P1)를 통해 프리차지 경로를 수립한다(도 4a 참조). 이것은 RDI 신호를, 판독 전압 레벨에 근접한 미리 정해진 프리차지 전압 레벨로 프리차지한다. 위에서 주목된 바와 같이, 일부 예시에서, 프리차지 전압 레벨은 VDD에서 프리차지 다이오드(120)(VDD-VTH1)의 문턱 전압을 뺀 것이다. 워드 라인(WL) 신호는 메모리 셀 어레이(12) 내의 적절한 액세스 트랜지스터(18)를 활성화하고, 요구되는 메모리 셀들(14a, 14b)을 선택된 비트 라인(BL0, BL1)과 공통 소스 라인(CSL)에 접속시킨다.

따라서, 프리차지 단계(Tpre) 동안에, RDI 신호는 프리차지 전압 레벨로 프리차지된다. 프리차지 단계(Tpre)의 끝에서, 스위치(P1)는 비활성화된다(프리차지 제어 신호(P1_ctl)가 로우가 된다). 그런 다음, 제어 스위치(P2)가 감지 단계를 위해 활성화되며, 제2 스위치 제어 신호(P2_ctl 신호)는 하이가 된다. 이것은 감지 회로(104)를 VDD 전압에 접속시키고, 도 4b에 도시된 Iread 전류 경로(134)를 수립하여, 감지 회로(104) 내의 전압 차이를 수립하도록 RDI 신호를 생성하는 것을 초래한다. 프리차지 단계 때문에, RDI 신호는 빠르게 전이하여, 더 짧은 액세스 시간(Tacc)에 의해 도시된 바와 같이, 비교기(200)가 출력단(DOUT)을 래치하게 허용한다. 끊겨진 라인(410)은, 여기서 개시된 프리차저(100)를 포함하지 않는 RRAM 디바이스에 의해 생성된 비교되는 RDI 신호(410)의 예시를 예증한다. 도 6에 도시된 바와 같이, 비교되는 RDI 신호(410)는 더 느리게 전이하여, 출력 신호(DOUT)를 래치하기 위해 액세스 시간(Tacc)을 증가시킨다.

로컬 소스 라인 신호(SL)는, 도 5에 도시된 바와 같이 W-pre 신호에 응답해서 VRSL 신호의 인가 때문에 안정적이고 거의 일정하게 유지된다. 이것은 끊겨진 라인(420)에 의해 예증된 비교되는 로컬 소스 라인 신호(SL)와 비교되는 안정 시간(settling time)을 감소시키는데, 이는 각각의 판독 사이클에 대해 논리적 로우 레벨과 하이 레벨 간의 거의 완전한 전이를 하여 출력 신호(DOUT)를 생성하기 위해 증가된 시간이 요구되는 것을 초래한다. 일단 DOUT 신호가 래치되었으면, 신호들 P2_ctl, WL 및 SE 402가 로우가 될 것이고, 공정은 다음 판독 사이클을 위해 리셋될 것이다.

도 7은 RRAM 디바이스를 위한 데이터 판독 공정(430)을 예증한다. 동작(432)에서 기준 전압 신호(RDREF)가 제공된다. RRAM 셀(14)이 동작(434)에서 제공된다. 이전에 주목된 바와 같이, RRAM 셀은, 비트 라인들(BL0, BL1)과 워드 라인들(WL1, WL2)뿐만 아니라 저항성 메모리 셀(14)에 접속된 공통 소스 라인(CSL)을 갖는다. 동작(436)에서, 소스 라인(CSL)은 동작(438)에 도시된 바와 같이 소스 라인(CSL)을 미리 정해진 프리차지 전압 레벨로 프리차지하도록 프리차저(100)에 접속된다. 일부 예시에서, 프리차지 레벨은 기준 전압(RDREF)과 대략 동일하다. 소스 라인(CSL)을 프리차지한 후에, 동작들(440, 442)에서 표시된 바와 같이, 소스 라인은 저항성 메모리 셀(14)로부터 데이터 전압 신호(RDI)를 발생시키도록 감지 회로(104)에 접속된다.

데이터 전압 신호(RDI)는 예를 들면, 동작(444)에서 비교기(200)에 의해 기준 전압 신호(RDREF)와 비교된다. 비교기는 출력을 래치하고, 동작(446)에서, 데이터 출력(DOUT)이 RDI와 RDREF 신호들의 비교에 기초해 제공된다.

따라서, 여기에서 개시된 다양한 실시예들은, RC 지연을 극복함으로써 더 고속의 메모리 판독 액세스 시간을 달성할 수 있는 RRAM 프리차지 디바이스 및 방법을 제공한다. 프리차지는 두 개의 단계들에서 발생한다. 먼저 비트 라인은 대략 판독 전압인 값으로 프리차지된다. 그런 다음, 판독 SA 회로는 최종 프리차지 값으로 프리차지된다. 그런 다음, RRAM이 판독되고, 그 값은 기준 값과 비교되며, DOUT이 생성된다.

프리차지는 두 개의 스위치들, 즉, 프리차저 내의 하나의 스위치와 감지 회로 내의 다른 스위치를 사용해서 달성된다. 제1 단계 동안에, 제1 스위치가 닫히고 프리차지가 시작된다. 제2 단계에서, 제1 스위치가 열리고, 제2 스위치가 닫히며, 전압 차이가 생성된다. 그런 다음, DOUT이 출력된다.

따라서, 개시된 실시예는 더 고속의 RRAM 데이터 신호 전이를 용이하게 하는 감지 증폭기 장치를 제공하고, 감지 증폭기 비교기에 제공되는 기준 신호와 비교해서 더 큰 데이터 신호 차이를 또한 제공한다. 결국 이것은 감소되는 메모리 셀 액세스 시간과 더 고속의 데이터 출력을 초래한다. 일부 개시된 예시에 따라, 예를 들면, 저항성 메모리 디바이스와 같은 메모리 디바이스는 저항성 메모리 셀과 감지 증폭기를 포함한다. 감지 증폭기는 기준 전압을 출력하도록 구성된 기준 회로와 저항성 메모리 셀에 접속된 감지 회로를 갖는다. 비교기는 제1 입력단과 제2 입력단을 가지며, 제1 입력단은 기준 전압을 수신하도록 기준 회로에 접속되며, 제2 입력단은 저항성 메모리 셀에 접속된다. 프리차저는 감지 회로를 미리 정해진 프리차지 전압으로 선택적으로 프리차지하도록 구성된다.

추가적으로 개시된 실시예에 따라, 감지 증폭기 입력 단자가 메모리를 위한 감지 증폭기에 제공된다. 비교기는 제1 입력단과 제2 입력단을 가진다. 제1 입력단은 기준 전압을 수신하도록 구성되고, 제2 입력단은 감지 증폭기 입력단에 결합되고, 일부 예시에서 저항성 메모리 셀일 수 있는 메모리 셀로부터 데이터 신호를 수신하도록 구성된다. 프리차지 다이오드는 소스 전압 단자에 접속된다. 제1 스위치는 프리차지 다이오드와, 비교기의 제2 입력단 사이에 결합되고, 제2 스위치는 소스 전압 단자와 감지 증폭기 입력 단자 사이에 결합된다. 제1 스위치와 제2 스위치는 감지 증폭기 입력단을 미리 정해진 프리차지 전압으로 선택적으로 프리차지하도록 구성된다.

다른 개시된 예시에 따라, 메모리 판독 방법은 저항성 메모리 셀에 접속된 소스 라인을 갖는 메모리 셀과 기준 전압 신호를 제공하는 단계를 포함한다. 일부 예시에서 메모리 셀은 저항성 메모리 셀일 수 있다. 소스 라인은 소스 라인을 미리 정해진 프리차지 전압 레벨로 프리차지하도록 프리차저에 접속된다. 소스 라인을 프리차지한 후에, 저항성 메모리 셀로부터 데이터 전압 신호를 생성하도록 소스 라인이 감지 회로에 접속된다. 데이터 전압 신호는 기준 전압 신호와 비교되고, 데이터 출력은 이 비교에 기초해 제공된다.

이 개시 내용은 다양한 실시예들을 약술하여, 당업자가 본 개시 내용의 양상을 더 잘 이해할 수 있게 된다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조물을 설계하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

실시예들

실시예 1. 메모리 디바이스에 있어서,

메모리 셀; 및

감지 증폭기를 포함하고,

상기 감지 증폭기는,

기준 전압을 출력하도록 구성된 기준 회로;

상기 메모리 셀에 접속된 감지 회로;

제1 입력단과 제2 입력단을 갖는 비교기 - 상기 제1 입력단은 상기 기준 전압을 수신하도록 상기 기준 회로에 접속되고, 상기 제2 입력단은 상기 메모리 셀에 접속됨 -; 및

상기 감지 회로를 미리 정해진 프리차지(precharge) 전압으로 선택적으로 프리차지하도록 구성된 프리차저(precharger)

를 포함하는 것인, 메모리 디바이스.

실시예 2. 실시예 1에 있어서,

상기 메모리 셀은 저항성 메모리 셀을 포함하고,

상기 메모리 디바이스는,

상기 저항성 메모리 셀에 접속된 비트 라인;

상기 저항성 메모리 셀에 접속된 워드 라인; 및

상기 저항성 메모리 셀에 접속된 소스 라인을 더 포함하고,

상기 프리차저는, 상기 프리차저 또는 상기 감지 회로 중 하나를 상기 소스 라인에 선택적으로 접속시키도록 구성되는 것인, 메모리 디바이스.

실시예 3. 실시예 2에 있어서,

상기 저항성 메모리 셀은,

제1 단자와 제2 단자를 갖는 저항성 요소 - 상기 제1 단자는 상기 비트 라인에 접속됨 -;

상기 저항성 요소의 상기 제2 단자와 상기 소스 라인 사이에 접속된 제어 트랜지스터를 포함하고,

상기 워드 라인은, 상기 워드 라인 상의 워드 라인 선택 신호에 응답해서, 상기 비트 라인과 상기 소스 라인 사이에 상기 저항성 요소를 전기적으로 접속시키도록 상기 제어 트랜지스터의 게이트 단자에 접속되는 것인, 메모리 디바이스.

실시예 4. 실시예 1에 있어서,

제어 신호를 상기 기준 회로와 상기 감지 회로에 출력하도록 구성된 바이어스 생성기를 더 포함하는, 메모리 디바이스.

실시예 5. 실시예 1에 있어서,

상기 프리차저는, 상기 감지 회로를 상기 프리차지 전압에 선택적으로 접속시키도록 구성된 제1 스위치와, 소스 전압을 수신하도록 구성된 소스 전압 단자에 상기 감지 회로를 선택적으로 접속시키도록 구성된 제2 스위치를 포함하고, 상기 프리차지 전압은 상기 소스 전압보다 낮은 것인, 메모리 디바이스.

실시예 6. 실시예 5에 있어서,

상기 프리차저는 상기 소스 전압 단자와 상기 제1 스위치 사이에 접속된 프리차지 다이오드를 포함하는 것인, 메모리 디바이스.

실시예 7. 실시예 6에 있어서,

상기 프리차지 다이오드는 다이오드-접속된 PMOS 트랜지스터를 포함하는 것인, 메모리 디바이스.

실시예 8. 실시예 7에 있어서,

상기 기준 회로는 상기 소스 전압 단자와 상기 비교기의 상기 제1 입력단 사이에 접속된 제1 미러(mirror) 트랜지스터를 포함하고, 상기 제1 미러 트랜지스터는 다이오드-접속되며,

상기 감지 회로는 상기 소스 전압 단자와 상기 비교기의 상기 제2 입력단 사이에 접속된 제2 미러 트랜지스터를 포함하고, 상기 제2 미러 트랜지스터는 상기 제1 트랜지스터의 게이트 단자에 접속된 게이트 단자를 갖는 것인, 메모리 디바이스.

실시예 9. 실시예 1에 있어서,

상기 프리차지 전압은 상기 기준 전압과 대략 동일한 것인, 메모리 디바이스.

실시예 10. 실시예 2에 있어서,

상기 비트 라인 또는 상기 소스 라인 중 적어도 하나를 소스 라인 프리차지 전압으로 선택적으로 프리차지하도록 구성된 소스 라인 프리차저를 더 포함하는, 메모리 디바이스.

실시예 11. 메모리 디바이스를 위한 감지 증폭기에 있어서,

감지 증폭기 입력 단자;

제1 입력단과 제2 입력단을 갖는 비교기 - 상기 제1 입력단은 기준 전압을 수신하도록 구성되고, 상기 제2 입력단은 상기 감지 증폭기 입력단에 결합되고 데이터 신호를 메모리 셀로부터 수신하도록 구성됨 -;

소스 전압 단자에 접속된 프리차지 다이오드;

상기 프리차지 다이오드와 상기 비교기의 상기 제2 입력단 사이에 결합된 제1 스위치; 및

상기 소스 전압 단자와 상기 감지 증폭기 입력 단자 사이에 결합된 제2 스위치

를 포함하고,

상기 제1 스위치와 상기 제2 스위치는 상기 감지 증폭기 입력 단자를 미리 정해진 프리차지 전압으로 선택적으로 프리차지하도록 구성되는 것인, 감지 증폭기.

실시예 12. 실시예 11에 있어서,

상기 프리차지 다이오드는 다이오드-접속된 PMOS 트랜지스터를 포함하는 것인, 감지 증폭기.

실시예 13. 실시예 12에 있어서,

상기 메모리 셀은 저항성 메모리 셀을 포함하고, 상기 감지 증폭기는,

상기 기준 전압을 출력하도록 구성된 기준 회로 - 상기 기준 회로는 상기 소스 전압 단자와 상기 비교기의 상기 제1 입력단 사이에 접속된 제1 미러 트랜지스터를 포함함 -;

상기 저항성 메모리 셀로부터 수신된 데이터 신호를 감지하도록 구성된 감지 회로를 더 포함하고, 상기 감지 회로는 상기 소스 전압 단자와 상기 비교기의 상기 제2 단자 사이에 접속된 제2 미러 트랜지스터를 포함하고, 상기 제2 미러 트랜지스터는 상기 제1 미러 트랜지스터의 게이트 단자에 접속된 게이트 단자를 갖는 것인, 감지 증폭기.

실시예 14. 실시예 13에 있어서,

상기 제1 미러 트랜지스터는 다이오드-접속된 PMOS 트랜지스터인 것인, 감지 증폭기.

실시예 15. 실시예 11에 있어서,

상기 프리차지 전압은 상기 기준 전압과 대략 동일한 것인, 감지 증폭기.

실시예 16. 실시예 11에 있어서,

상기 소스 전압 단자는 제1 전압 VDD를 수신하도록 구성되고, 상기 프리차지 전압은 VDD-VTH에 따라 결정되고, VTH는 상기 프리차지 다이오드의 문턱 전압인 것인, 감지 증폭기.

실시예 17. 실시예 14에 있어서,

상기 소스 전압 단자는 제1 전압 VDD를 수신하도록 구성되고, 상기 프리차지 전압은 VDD-VTH1에 따라 결정되고, 상기 기준 전압은 VDD-VTH2에 따라 결정되며, VTH1은 상기 프리차지 다이오드의 문턱 전압이고, VTH2는 상기 제1 미러 트랜지스터의 문턱 전압이며, VTH1은 VTH2와 대략 같은 것인, 감지 증폭기.

실시예 18. 메모리 판독 방법에 있어서,

기준 전압 신호를 제공하는 단계;

상기 메모리에 접속된 소스 라인을 갖는 메모리 셀을 제공하는 단계;

상기 소스 라인을 미리 정해진 프리차지 전압 레벨로 프리차지하도록 상기 소스 라인을 프리차저에 접속시키는 단계;

상기 소스 라인을 프리차지한 후에, 데이터 전압 신호를 상기 메모리 셀로부터 생성(develop)하도록 상기 소스 라인을 감지 회로에 접속시키는 단계;

상기 데이터 전압 신호를 상기 기준 전압 신호와 비교하는 단계; 및

상기 비교에 기초해 데이터 출력을 제공하는 단계

를 포함하는, 메모리 판독 방법.

실시예 19. 실시예 18에 있어서,

상기 소스 라인을 상기 프리차저에 접속시키는 단계는, 미리 정해진 프리차지 전압 레벨을 수신하도록 상기 소스 라인을 접속시키는 단계와, 상기 소스 라인을 소스 전압 단자로부터 분리시키는 단계를 포함하는 것인, 메모리 판독 방법.

실시예 20. 실시예 19에 있어서,

상기 소스 라인을 상기 감지 회로에 접속시키는 단계는, 상기 소스 라인을 상기 미리 정해진 프리차지 전압 레벨로부터 분리시키는 단계와, 상기 소스 라인을 상기 소스 전압 단자에 접속시키는 단계를 포함하는 것인, 메모리 판독 방법.

Claims

메모리 디바이스에 있어서,
저항성 메모리 셀을 포함하는 메모리 셀;
감지 증폭기로서,
기준 전압을 출력하도록 구성된 기준 회로;
워드 라인 신호에 응답하여 소스 라인에 의해 상기 메모리 셀에 접속 가능한 감지 회로;
제1 입력단과 제2 입력단을 갖는 비교기 - 상기 제1 입력단은 상기 기준 전압을 수신하도록 상기 기준 회로에 접속되고, 상기 제2 입력단은 상기 소스 라인에 접속됨 - ; 및
제어 스위치를 통해 상기 비교기의 상기 제2 입력단에 접속된 프리차저(precharger) - 상기 프리차저는 상기 소스 라인을 미리 정해진 프리차지 전압으로 선택적으로 프리차지하도록 구성됨 -
를 포함하는, 상기 감지 증폭기;
제어 신호를 상기 기준 회로와 상기 감지 회로에 출력하도록 구성된 바이어스 생성기;
상기 저항성 메모리 셀에 접속된 비트 라인; 및
상기 비트 라인 및 상기 소스 라인 중 적어도 하나를 소스 라인 프리차지 전압으로 선택적으로 프리차지하도록 구성된 소스 라인 프리차저
를 포함하는, 메모리 디바이스.
제1항에 있어서,
상기 메모리 디바이스는,
상기 저항성 메모리 셀에 접속되고 상기 워드 라인 신호를 수신하도록 구성된 워드 라인
을 더 포함하고,
상기 프리차저는, 상기 프리차저 또는 상기 감지 회로 중 하나를 상기 소스 라인에 선택적으로 접속시키도록 구성되는 것인, 메모리 디바이스.
제2항에 있어서,
상기 저항성 메모리 셀은,
제1 단자와 제2 단자를 갖는 저항성 요소 - 상기 제1 단자는 상기 비트 라인에 접속됨 - ; 및
상기 저항성 요소의 상기 제2 단자와 상기 소스 라인 사이에 접속된 제어 트랜지스터
를 포함하고,
상기 워드 라인은, 상기 워드 라인 상의 워드 라인 선택 신호에 응답해서, 상기 비트 라인과 상기 소스 라인 사이에 상기 저항성 요소를 전기적으로 접속시키도록 상기 제어 트랜지스터의 게이트 단자에 접속되는 것인, 메모리 디바이스.
제1항에 있어서,
상기 프리차저는, 상기 감지 회로를 상기 프리차지 전압에 선택적으로 접속시키도록 구성된 제1 스위치와, 소스 전압을 수신하도록 구성된 소스 전압 단자에 상기 감지 회로를 선택적으로 접속시키도록 구성된 제2 스위치를 포함하고, 상기 프리차지 전압은 상기 소스 전압보다 낮은 것인, 메모리 디바이스.
제4항에 있어서,
상기 프리차저는, 상기 소스 전압 단자와 상기 제1 스위치 사이에 접속된 프리차지 다이오드를 포함하는 것인, 메모리 디바이스.
제5항에 있어서,
상기 프리차지 다이오드는, 다이오드-접속된(diode-connected) PMOS 트랜지스터를 포함하는 것인, 메모리 디바이스.
제6항에 있어서,
상기 기준 회로는, 상기 소스 전압 단자와 상기 비교기의 상기 제1 입력단 사이에 접속된 제1 미러(mirror) 트랜지스터를 포함하고, 상기 제1 미러 트랜지스터는 다이오드-접속되며,
상기 감지 회로는, 상기 소스 전압 단자와 상기 비교기의 상기 제2 입력단 사이에 접속된 제2 미러 트랜지스터를 포함하고, 상기 제2 미러 트랜지스터는 상기 제1 미러 트랜지스터의 게이트 단자에 접속된 게이트 단자를 갖는 것인, 메모리 디바이스.
제1항에 있어서,
상기 프리차지 전압은 상기 기준 전압과 동일한 것인, 메모리 디바이스.
메모리 디바이스를 위한 감지 증폭기에 있어서,
감지 증폭기 입력 단자;
제1 입력단과 제2 입력단을 갖는 비교기 - 상기 제1 입력단은 기준 전압을 수신하도록 구성되고, 상기 제2 입력단은 상기 감지 증폭기 입력 단자에 결합되고 데이터 신호를 메모리 셀로부터 수신하도록 구성됨 - ;
소스 전압 단자에 접속된 프리차지 다이오드;
상기 프리차지 다이오드와 상기 비교기의 상기 제2 입력단 사이에 결합된 제1 스위치;
상기 소스 전압 단자와 상기 감지 증폭기 입력 단자 사이에 결합된 제2 스위치; 및
상기 기준 전압을 출력하도록 구성된 기준 회로 - 상기 기준 회로는 상기 소스 전압 단자와 상기 비교기의 상기 제1 입력단 사이에 접속된 제1 미러 트랜지스터를 포함함 -
를 포함하고,
상기 제1 스위치와 상기 제2 스위치는 상기 감지 증폭기 입력 단자를 미리 정해진 프리차지 전압으로 선택적으로 프리차지하도록 구성되고,
상기 소스 전압 단자는 제1 전압 VDD를 수신하도록 구성되고, 상기 프리차지 전압은 VDD-VTH에 따라 결정되고, VTH는 상기 프리차지 다이오드의 문턱 전압이고,
상기 감지 증폭기 입력 단자는 상기 메모리 셀의 소스 라인에 접속되고, 상기 제1 스위치와 상기 제2 스위치는 상기 소스 라인을 상기 미리 정해진 프리차지 전압으로 선택적으로 프리차지하도록 구성되고,
상기 소스 전압 단자는 제1 전압 VDD를 수신하도록 구성되고, 상기 프리차지 전압은 VDD-VTH1에 따라 결정되고,
상기 기준 전압은 VDD-VTH2에 따라 결정되며,
VTH1은 상기 프리차지 다이오드의 문턱 전압이고, VTH2는 상기 제1 미러 트랜지스터의 문턱 전압이며, VTH1은 VTH2와 같은 것인, 감지 증폭기.
메모리 판독 방법에 있어서,
기준 전압 신호를 제공하는 단계;
소스 라인을 갖는 메모리 셀을 제공하는 단계;
상기 소스 라인을 미리 정해진 프리차지 전압 레벨로 프리차지하도록 상기 메모리 셀의 상기 소스 라인을 프리차저에 접속시키는 단계;
상기 메모리 셀의 상기 소스 라인을 프리차지한 후에, 데이터 전압 신호를 상기 메모리 셀로부터 생성(develop)하도록 상기 소스 라인을 감지 회로에 접속시키는 단계;
상기 메모리 셀의 상기 데이터 전압 신호를 상기 기준 전압 신호와 비교하는 단계; 및
상기 비교에 기초해 상기 메모리 셀로부터 데이터 출력을 제공하는 단계
를 포함하고,
상기 소스 라인을 상기 프리차저에 접속시키는 단계는, 미리 정해진 프리차지 전압 레벨을 수신하도록 상기 소스 라인을 접속시키는 단계와, 상기 소스 라인을 소스 전압 단자로부터 분리시키는 단계를 포함하고,
상기 소스 라인을 상기 감지 회로에 접속시키는 단계는, 상기 소스 라인을 상기 미리 정해진 프리차지 전압 레벨로부터 분리시키는 단계와, 상기 소스 라인을 상기 소스 전압 단자에 접속시키는 단계를 포함하는 것인, 메모리 판독 방법.