TW201939489A

TW201939489A - 記憶體元件、感測放大器以及記憶體讀取方法

Info

Publication number: TW201939489A
Application number: TW108108737A
Authority: TW
Inventors: 林鉦峻; 鄒宗成; 曾珮玲
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2018-03-16
Filing date: 2019-03-14
Publication date: 2019-10-01
Also published as: US20190287612A1; CN110277122A; TWI686813B; KR102324591B1; CN110277122B; KR20190109306A; US10755780B2; KR20210013635A

Abstract

記憶體元件包括記憶胞及感測放大器。感測放大器具有經配置以輸出參考電壓的參考電路及連接至記憶胞的感測電路。比較器包括第一輸入及第二輸入，其中第一輸入連接至參考電路以接收參考電壓，且第二輸入連接至記憶胞。預充電器經配置以將感測電路選擇性地預充電至預定預充電電壓。

Description

帶有預充電的記憶體感測放大器

記憶體元件用來將資訊儲存於半導體元件及系統中。電阻式隨機存取記憶體（Resistive Random Access Memory；RRAM）胞為基於電阻變化來儲存資訊的非揮發性記憶胞。大體而言，RRAM胞包含儲存節點，其中底部電極、電阻切換層以及頂部電極可依序堆疊。電阻切換層的電阻根據所施加電壓而變化。RRAM胞可處於電阻不同的多個狀態中。每一不同狀態可表示數位資訊。可藉由在電極之間施加預定電壓或電流來改變狀態。只要不執行預定操作，則狀態維持。

以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵上方或第二特徵上可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單性及清晰的目的且本身不指示所論述的各種實施例及/或配置之間的關係。

另外，為易於描述，本文中可使用諸如「在...之下（beneath）」、「在...下方（below）」、「下部（lower）」、「在...上方（above）」、「上部（upper）」以及類似者的空間相對術語以描述如在圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語還意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。

一些所揭露實施例涉及一種用於記憶體元件的感測放大器預充電系統。在一些實施例中，記憶體元件為電阻式隨機存取記憶體（RRAM）元件，但在其他實施方案中可採用其他記憶體技術。 RRAM元件一般而言包括配置於導電電極之間的高k介電材料層，所述導電電極安置於後段製程（back-end-of-the-line；BEOL）金屬化堆疊內。RRAM元件經配置以基於電阻式狀態之間的可逆切換過程來操作。藉由選擇性地形成穿過高k介電材料層的導電長絲來啟用此可逆切換。舉例而言，可藉由在導電電極上施加電壓以形成延伸穿過高k介電材料層的導電長絲來使通常絕緣的高k介電材料層導電。具有第一（例如，高）電阻狀態的RRAM胞對應於第一資料值（例如，邏輯「0」），且具有第二（例如，低）電阻狀態的RRAM胞對應於第二資料值（例如，邏輯「1」）。

圖1示出根據本揭露內容的態樣的記憶體電路10的實例。在所示出實例中，記憶體電路可為包含具有多個RRAM胞14a至RRAM胞14d的RRAM陣列12的RRAM電路10。為簡單起見，圖1中僅繪示RRAM胞14a~14d；典型的RRAM記憶體陣列將包含更多個RRAM胞。RRAM胞14a~14d配置於呈列及/或行的RRAM陣列12內。RRAM陣列12的列內的RRAM胞14a~14b或RRAM胞14c~14d分別以可操作方式耦接至字元線WL1或字元線WL2，而RRAM陣列12的行內的RRAM胞14a至RRAM胞14c或RRAM胞14b至RRAM胞14d以可操作方式耦接至位元線BL1或位元線BL2及共同源極線CSL。多個RRAM胞14a至RRAM胞14d分別與由字元線WL1或字元線WL2與位元線BL1或位元線BL2的交叉點限定的位址相關聯。

各RRAM胞14a至RRAM胞14d包含RRAM電阻元件16及存取電晶體18。RRAM電阻元件16具有可在低電阻狀態與高電阻狀態之間切換的電阻狀態。電阻狀態指示儲存於RRAM電阻元件16內的資料值（例如，「1」或「0」）。RRAM電阻元件16具有耦接至位元線BL1或位元線BL2中的一者的第一端以及耦接至存取電晶體18的第二端。存取電晶體18具有耦接至字元線WL1或字元線WL2中的一者的閘極、耦接至共同源極線CSL的源極以及耦接至RRAM電阻元件16的第二端的汲極。藉由激活字元線WL1或字元線WL2，存取電晶體18被接通，允許共同源極線CSL耦接至RRAM電阻元件16的第二端。

RRAM陣列12經配置以自多個RRAM胞14a~14d讀取資料及/或將資料寫入至多個RRAM胞14a~14d。基於藉由字元線解碼器20接收到的第一位址ADDR1將字元線信號（例如，電流及/或電壓）施加於字元線WL1至字元線WL2中的一者，基於藉由位元線解碼器22接收到的第二位址ADDR2將位元線信號施加於多個位元線BL1至位元線BL2中的一者。在一些實例中，基於第二位址ADDR2將共同源極線信號施加於共同源極線CSL，且在其他實例中，基於第三位址ADDR3將CSL信號施加於共同源極線CSL。

藉由將信號選擇性地施加於字元線WL1~WL2、位元線BL1~BL2以及共同源極線CSL，可對多個RRAM胞14a~14d中的經選擇者執行形成、設定、復位以及讀取操作。舉例而言，為了自RRAM胞14a讀取資料，將字元線信號（例如電壓）施加於字元線WL1，將位元線信號（例如電壓）施加於位元線BL1，且將源極線信號（例如電壓）施加於共同源極線CSL。所施加信號使得讀取感測放大器110接收具有取決於RRAM胞14a的資料狀態的值的信號（例如電壓）。感測放大器110經配置以感測此信號且基於所述信號（例如，藉由比較接收到的電壓與參考電壓）來判定經選擇RRAM胞14a的資料狀態。在所示出實施例中，感測放大器110更包含經配置以在如以下進一步論述的讀取操作之前對共同源極線CSL進行預充電的源極線預充電器100。

隨著記憶體陣列大小增加，可能需要較長位元線。歸因於此類較長位元線，可產生RC延遲，繼而限制記憶體存取時間。根據本揭露內容的態樣，對RRAM電路進行預充電即使在記憶胞陣列大小增加時亦提供較快的記憶體存取時間。因此，所揭露實例提供一種用於RRAM感測放大器的預充電器，所述預充電器將感測放大器輸入預充電至接近記憶體讀取值的預充電值，增加存取時間。更特定而言，在一些實施例中，感測放大器包含將資料讀取信號預充電至接近參考電壓位準的預充電器。此使得讀取更快，藉由促進讀取信號更快地產生及自參考電壓位準更寬地擺動來減少胞存取時間。

圖2描繪繪示圖1中所繪示的RRAM元件10的感測放大器110的實例的方塊圖。感測放大器110包含參考電路102及感測電路104。參考電路102經配置以產生在比較器200的第一輸入220處接收到的參考電壓RDREF。參考電路102包含PMOS電流鏡電晶體（MPCELL）218，所述PMOS電流鏡電晶體的源極端耦接至源極電壓供應VDD。參考電路102的電流鏡電晶體218為二極體連接，其閘極耦接至其汲極。電流鏡電晶體218的汲極端進一步耦接以將參考電壓RDREF提供給比較器200的第一輸入220，且亦耦接至NMOS參考控制電晶體210的源極。控制電晶體210的閘極耦接以接收控制電壓VCL，且其汲極經由在其閘極處接收VRD信號的NMOS電晶體214耦接第二電壓端（接地）。

感測電路104包含經由共同源極線CSL選擇性地連接至RRAM陣列12以反應於藉由記憶胞14的存取電晶體18接收到的字元線信號WL而將RRAM胞14中的一者選擇性地耦接至感測放大器110的感測放大器輸入端112。感測電路104亦包含PMOS電流鏡電晶體（MPREF）216，所述PMOS電流鏡電晶體的源極端耦接至VDD端。電流鏡電晶體216的汲極端耦接以將讀取信號RDI提供給比較器200的第二輸入222，且進一步耦接至NMOS感測控制電晶體212的源極。感測控制電晶體212的閘極耦接以接收控制電壓VCL且其汲極反應於字元線信號WL而耦接RRAM胞14。

當對記憶胞14進行存取以供讀取操作時，參考電路104在比較器200的第一輸入220處產生參考信號RDREF，且感測電路104經配置以在比較器200的第二輸入222處產生胞電壓RDI。第一輸入220與第二輸入222之間的電壓差決定感測放大器200的輸出DOUT。舉例而言，在一些實施例中，若RDREF小於RDI，則在DOUT處輸出對應於邏輯「1」的電壓值，且若RDREF大於RDI，則在DOUT處輸出對應於邏輯「0」的電壓值。

預充電器100經配置以將感測電路104選擇性地預充電至預定預充電電壓。在一些實例中，預充電電壓小於源極電壓VDD。

圖3描繪RRAM元件10的讀取感測放大器110的實例，示出預充電器100的又一態樣。預充電器100包含帶有第一開關P1的單端電流，所述第一開關可操作以將感測電路104及比較器200的第二輸入222選擇性地連接至預定預充電電壓。第二開關P2連接於VDD端與感測放大器輸入112之間，所述感測放大器輸入進一步連接至感測放大器輸入端112。因此，第一開關P1及第二開關P2可操作以將源極線CSL預充電至預定預充電電壓，或將感測電路104連接至VDD端且經由電流鏡電晶體216、電流鏡電晶體218來鏡射參考電路102中的參考電流且基於RRAM電阻器16的電阻值在感測電路104中產生電壓。

所示出的預充電器100包含連接於VDD端與第一開關P1之間的預充電二極體120。在所示出實例中，預充電二極體120為二極體連接PMOS電晶體。因此，第一開關P1將感測放大器輸入端112選擇性地連接至預充電二極體120，而第二開關P2將感測放大器輸入端112經由感測電路104的電流鏡電晶體216選擇性地連接至VDD端。

圖4A在概念上示出處於第一階段或預充電階段的感測放大器110的實例，其中啟動第一開關P1且停用第二開關P2以將感測電路104預充電至預定預充電電壓位準。因此，感測放大器輸入端112自VDD電壓端斷開，且感測放大器輸入端112在預充電二極體120的輸出處連接至預定的預充電電壓，如由自預充電二極體120經由共同源極線CSL延伸至RRAM胞14的預充電電流路徑Ipre-charge 130所指示。參考電流路徑Iref 132自電流鏡電晶體218延伸至接地端。

在所示出實例中，預充電電壓位準根據以下來判定，

VDD-VTH1

其中VDD為在VDD端處接收到的源極電壓，且其中VTH1為（由二極體連接PMOS電晶體形成的）預充電二極體120的臨限電壓。如上文所提及，預充電器100包含連接至VDD電壓端的預充電二極體120。參考電路102類似地包含耦接至VDD端的亦為二極體連接的電流鏡電晶體218。因此，參考電壓位準根據以下來判定，

VDD-VTH2

其中VDD為在VDD端處接收到的源極電壓，且其中VTH2為二極體連接電流鏡電晶體218的臨限電壓。二極體連接電流鏡電晶體218的結構類似於形成預充電二極體120的二極體連接PMOS電晶體。因此，二極體連接電流鏡電晶體218的臨限電壓與形成預充電二極體120的二極體連接PMOS電晶體的臨限電壓大致相等。因此，預充電電壓大致等於參考電壓。因此，預充電器100將比較器200的第二輸入222預充電至與在比較器200的第一輸入220處接收到的參考電壓大致相同的電壓位準。

圖4B示出第二階段或信號產生階段，其中停用P1開關以切斷預充電路徑130。同時，啟動第二開關P2以建立資料讀取路徑Iread 134。此使得感測電路104鏡射由參考路徑Iref產生的參考電流且在感測電路104中產生電壓差。在比較器200的第二輸入222處接收到由感測電路104產生的電壓信號RDI，且在比較器200的第一輸入220處接收到參考電壓信號RDREF。比較器200可接著偵測RDI與RDREF之間的電壓差且在輸出端DOUT處鎖存合適的結果。

感測放大器110的所示出實例更包含分別位於參考電路102及感測電路104中的PMOS電晶體MCLREF 210及PMOS電晶體MCLCELL 212。MCLREF電晶體210及MCLCELL電晶體212兩者的各別閘極端連接以接收VCL控制信號以將感測放大器110選擇性地連接至輸入端112，且因此連接至RRAM胞14的源極線CSL。如上文所提及，字元線信號WL基於接收到的字元線位址選擇合適的記憶胞14。

圖5為示出RRAM元件10的實例的又一態樣的示意圖。圖5中所繪示的實例包含上文所論述的圖3中所示出的感測放大器110。控制電晶體140、142接收使得感測放大器110能夠進行讀取操作的感測放大器致能信號SE。偏壓產生器302提供控制信號VCL及控制信號VRD以控制感測放大器參考電路106及感測電路104的操作。偏壓產生器302提供穩定讀取參考電流Iref及讀取參考電壓偏壓信號VRSL以供讀取操作。參考電流Iref連接至箝位電晶體306的一端，且藉由連接至電流鏡電晶體304的閘極節點的VRD偏壓信號鏡射至感測放大器110。讀取電壓信號VRSL在比較器308的輸入處經接收，且可藉由連接至箝位電晶體306的閘極節點的VCL偏壓信號傳送至感測放大器110。

感測放大器110亦耦接至RRAM陣列12的RRAM記憶胞14a、14b的共同源極線CSL。位元線BL0、BL1經配置以將記憶胞14a、14b經由各別存取電晶體18連接至感測放大器110的感測電路104。字元線WL1連接至存取電晶體18且經配置以供應字元線信號322以基於接收到的字元線位址來控制胞陣列電晶體18的操作。

均衡器314經配置以均衡位元線BL0與位元線BL1之間的電壓，且多工器（cmux_t）316、多工器（cmux_b）318基於位元線位址接收位元線控制信號以選擇所要位元線BL0、BL1以供記憶體操作。

在所示出實例中，第二預充電器或位元線/源極線預充電器（VRSL_pre）310反應於預充電控制信號W_pre而將預充電電壓VRSL選擇性地提供至位元線BL0、位元線BL1及共同源極線CSL，所述預充電控制信號為字元線信號WL的互補數（亦即，當字元線信號WL為邏輯高時W_pre信號為邏輯低，且反之亦然）。此使得實質上靜態且偏壓的電壓施加於共同源極線CSL。

圖6繪示描繪針對讀取1及讀取0操作的RRAM元件10的實例波形的圖表400。圖表400進一步比較包含預充電器100的所揭露RRAM元件10的某些信號與不具有本文中所揭露預充電器的RRAM的信號。在讀取操作開始處，感測放大器致能信號SE、字元線信號WL以及第一階段預充電信號P1變高。高感測放大器致能信號SE使得控制電晶體140、控制電晶體142以及感測放大器110能夠連接至胞陣列12。在第一預充電控制信號P1_ctl為高的預充電階段期間，開關P1閉合以經由第一開關P1（見圖4A）建立預充電路徑。此將RDI信號預充電至接近讀取電壓位準的預定預充電電壓位準。如上文所提及，在一些實例中，預充電電壓位準為VDD減去預充電二極體120的臨限電壓（VDD-VTH1）。字元線WL信號啟動記憶胞陣列12中的合適的存取電晶體18，將所要記憶胞14a、記憶胞14b連接至經選擇位元線BL0、位元線BL1以及共同源極線CSL。

因此，在預充電階段Tpre期間，RDI信號預充電至預充電電壓位準。在預充電階段Tpre的末尾處，停用開關P1（預充電控制信號P1_ctl變低）。接著啟動第二開關P2用於感測階段，其中第二開關控制信號P2_ctl信號變高。感測電路104被連接至VDD電壓且建立圖4B中所繪示的Iread電流路徑134，使得產生RDI信號以在感測電路104中建立電壓差。歸因於預充電階段，RDI信號快速轉變，允許比較器200如由更短存取時間Tacc所繪示更快地鎖存輸出DOUT。虛線410示出由不包括本文中所揭露預充電器100的RRAM元件產生的比較RDI信號410的實例。如圖6中所繪示，比較RDI信號410轉變更慢，增加了用於鎖存輸出信號DOUT的存取時間Tacc。

由於反應於如圖5中所繪示的W-pre信號而施加VRSL信號，故本地源極線信號SL保持穩定且接近恆定。相較於由虛線420示出的比較本地源極線信號SL，此減少了穩定時間，所述比較本地源極線信號SL在每一讀取週期的邏輯低位準與邏輯高位準之間製造幾乎完整的轉變，導致產生輸出信號DOUT所需的時間增加。一旦DOUT信號已鎖存，則信號P2_ctl、信號WL以及信號SE 402將變低且過程將復位以供下一個讀取週期。

圖7示出針對RRAM元件的資料讀取過程430。在操作432處，提供參考電壓信號RDREF。在操作434處提供RRAM胞14。如先前所提及，RRAM胞具有連接至電阻式記憶胞14的共同源極線CSL，以及位元線BL0、位元線BL1以及字元線WL1、字元線WL2。在操作436處，源極線CSL連接至預充電器100以如操作438中所繪示將源極線CSL預充電至預定預充電電壓位準。在一些實例中，預充電位準大致等於參考電壓RDREF。在對源極線CSL進行預充電之後，源極線連接至感測電路104以自電阻式記憶胞14產生資料電壓信號RDI，如操作440、操作442中所指示。

舉例而言，在操作444處藉由比較器200比較資料電壓信號RDI與參考電壓信號RDREF。比較器鎖存輸出，且在操作446處基於RDI信號與RDREFF信號的比較來提供資料輸出DOUT。

因此，本文中所揭露的各種實施例提供一種RRAM預充電元件以及可藉由克服RC延遲達成較快記憶體讀取存取時間的方法。預充電以2個階段發生。首先將位元線預充電至近似讀取電壓的值。接著將讀取SA電路預充電至最終預充電值。接著讀取RRAM且比較其值與參考值，且產生DOUT。

藉由使用兩個開關實現預充電，一個開關在預充電器中且另一開關在感測電路中。在第一階段期間第一開關閉合且預充電開始。在第二階段，第一開關斷開且第二開關閉合，且產生電壓差。接著輸出DOUT。

因此，所揭露實施例提供一種有助於更快轉變RRAM資料信號的感測放大器配置，且亦提供與提供給感測放大器比較器的參考信號相比更大的資料信號差。此繼而導致記憶胞存取時間減少，且資料輸出更快。根據一些所揭露實例，一種記憶體元件（諸如電阻式記憶體元件）包括電阻式記憶胞及感測放大器。感測放大器具有經配置以輸出參考電壓的參考電路及連接至電阻式記憶胞的感測電路。比較器包括第一輸入及第二輸入，其中第一輸入連接至參考電路以接收參考電壓，且第二輸入連接至電阻式記憶胞。預充電器經配置以將感測電路選擇性地預充電至預定的預充電電壓。

根據又一所揭露實施例，一種用於記憶體的感測放大器具有感測放大器輸入端。比較器具有第一輸入及第二輸入。第一輸入經配置以接收參考電壓，且第二輸入耦接至感測放大器輸入且經配置以自記憶胞接收資料信號，在一些實例中，所述記憶胞可為電阻式記憶胞。預充電二極體連接至源極電壓端。第一開關耦接於預充電二極體與比較器的第二輸入之間，且第二開關耦接於源極電壓端與感測放大器輸入端之間。第一開關及第二開關經配置以將感測放大器輸入選擇性地預充電至預定的預充電電壓。

根據其他所揭露實例，一種記憶體讀取方法包括提供參考電壓信號及具有連接至電阻式記憶胞的源極線的記憶胞。在一些實例中，記憶胞可為電阻式記憶胞。源極線連接至預充電器以將源極線預充電至預定預充電電壓位準。在對源極線進行預充電之後，源極線連接至感測電路以自電阻式記憶胞產生資料電壓信號。比較資料電壓信號與參考電壓信號，且基於比較提供資料輸出。

本揭露內容概述各種實施例，以使所屬領域中具通常知識者可更好地理解本揭露內容的態樣。所屬領域中具通常知識者應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬領域中具通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。

10‧‧‧電阻式隨機存取記憶體電路

12‧‧‧電阻式隨機存取記憶體陣列

14、14a、14b、14c、14d‧‧‧電阻式隨機存取記憶胞

16‧‧‧電阻式隨機存取記憶體電阻元件

18‧‧‧存取電晶體

20‧‧‧字元線解碼器

22‧‧‧位元線解碼器

100‧‧‧源極線預充電器

102‧‧‧參考電路

104‧‧‧感測電路

110‧‧‧感測放大器

112‧‧‧感測放大器輸入端

120‧‧‧預充電二極體

130、Ipre-charge‧‧‧預充電電流路徑

132、Iref‧‧‧參考電流路徑

134、Iread‧‧‧資料讀取路徑

140、142‧‧‧控制電晶體

200‧‧‧比較器

210、MCLREF‧‧‧參考控制電晶體

212、MCLCELL‧‧‧感測控制電晶體

214‧‧‧電晶體

216、218、MPREF、MPCELL‧‧‧電流鏡電晶體

220‧‧‧第一輸入

222‧‧‧第二輸入

302‧‧‧偏壓產生器

304‧‧‧電流鏡電晶體

306‧‧‧箝位電晶體

310、VRSL_pre‧‧‧位元線/源極線預充電器

314‧‧‧均衡器

316、318、cmux_t、cmux_b‧‧‧多工器

322、WL‧‧‧字元線信號

400‧‧‧圖表

410、420‧‧‧虛線

430‧‧‧資料讀取過程

432、434、436、438、440、442、444、446‧‧‧操作

ADDR1‧‧‧第一位址

ADDR2‧‧‧第二位址

ADDR3‧‧‧第三位址

BL0、BL1、BL2‧‧‧位元線

CSL‧‧‧共同源極線

DOUT‧‧‧輸出

P1‧‧‧第一開關

P1_ctl‧‧‧第一預充電控制信號

P2_ctl‧‧‧第二開關控制信號

RDI‧‧‧讀取信號

RDREF‧‧‧參考電壓

SE‧‧‧感測放大器致能信號

Tacc‧‧‧存取時間

Tpre‧‧‧預充電階段

VCL、VRD‧‧‧控制信號

VDD‧‧‧源極電壓

VRSL‧‧‧讀取參考電壓偏壓信號

WL‧‧‧字元線信號

WL1、WL2‧‧‧字元線

W_pre‧‧‧預充電控制信號

結合隨附圖式閱讀以下具體實施方式時會最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵的尺寸。

圖1為描繪根據一些實施例的帶有預充電器的RRAM元件的實例的方塊圖。

圖2為描繪根據一些實施例的圖1中所繪示的RRAM元件的又一態樣的電路圖。

圖3為描繪根據一些實施例的用於圖2中所繪示的RRAM元件的預充電器的實例的又一態樣的電路圖。

圖4A及圖4B分別示出針對圖3的RRAM元件的預充電及讀取操作的實例。

圖5為描繪根據一些實施例的圖1中所繪示的RRAM元件的又一態樣的電路圖。

圖6為描繪根據一些實施例的RRAM電路的實例信號的時序圖。

圖7為描繪根據一些實施例的RRAM讀取方法的實例的過程流程圖。

Claims

一種記憶體元件，包括：記憶胞；感測放大器，包括：參考電路，經配置以輸出參考電壓；感測電路，連接至所述記憶胞；比較器，具有第一輸入及第二輸入，所述第一輸入連接至所述參考電路以接收所述參考電壓，所述第二輸入連接至所述記憶胞；以及預充電器，經配置以將所述感測電路選擇性地預充電至預定的預充電電壓。
如申請專利範圍第1項所述的記憶體元件，其中所述記憶胞包括電阻式記憶胞，所述記憶體元件更包括：位元線，連接至所述電阻式記憶胞；字元線，連接至所述電阻式記憶胞；源極線，連接至所述電阻式記憶胞；其中所述預充電器經配置以將所述預充電器或所述感測電路中的一者選擇性地連接至所述源極線。
如申請專利範圍第2項所述的記憶體元件，其中所述電阻式記憶胞包括：電阻元件，具有第一端及第二端，所述第一端連接至所述位元線；控制電晶體，連接於所述電阻元件的所述第二端與所述源極線之間，其中所述字元線連接至所述控制電晶體的閘極端以反應於所述字元線上的字元線選擇信號而電性連接所述位元線與所述源極線之間的所述電阻元件。
如申請專利範圍第1項所述的記憶體元件，更包括經配置以將控制信號輸出至所述參考電路及所述感測電路的偏壓產生器。
如申請專利範圍第1項所述的記憶體元件，其中所述預充電器包括經配置以將所述感測電路選擇性地連接至所述預充電電壓的第一開關，以及經配置以將所述感測電路選擇性地連接至經配置以接收源極電壓的源極電壓端的第二開關，其中所述預充電電壓低於所述源極電壓。
如申請專利範圍第5項所述的記憶體元件，其中所述預充電器包括連接於所述源極電壓端與所述第一開關之間的預充電二極體。
如申請專利範圍第6項所述的記憶體元件，其中所述預充電二極體包括二極體連接PMOS電晶體。
如申請專利範圍第7項所述的記憶體元件，其中：所述參考電路包括連接於所述源極電壓端與所述比較器的所述第一輸入之間的第一電流鏡電晶體，所述第一電流鏡電晶體為二極體連接；且所述感測電路包括連接於所述源極電壓端與所述比較器的所述第二端之間的第二電流鏡電晶體，所述第二電流鏡電晶體具有連接至所述第一電流鏡電晶體的閘極端的閘極端。
如申請專利範圍第1項所述的記憶體元件，其中所述預充電電壓大致等於所述參考電壓。
如申請專利範圍第2項所述的記憶體元件，更包括經配置以將所述位元線或所述源極線中的至少一者選擇性地預充電至源極線預充電電壓的源極線預充電器。
一種用於記憶體元件的感測放大器，包括：感測放大器輸入端；比較器，具有第一輸入及第二輸入，所述第一輸入經配置以接收參考電壓，所述第二輸入耦接至所述感測放大器輸入且經配置以自記憶胞接收資料信號；預充電二極體，連接至源極電壓端；第一開關，耦接於所述預充電二極體與所述比較器的所述第二輸入之間；第二開關，耦接於所述源極電壓端與所述感測放大器輸入端之間；以及其中所述第一開關及所述第二開關經配置以將所述感測放大器輸入選擇性地預充電至預定的預充電電壓。
如申請專利範圍第11項所述的感測放大器，其中所述預充電二極體包括二極體連接PMOS電晶體。
如申請專利範圍第12項所述的感測放大器，其中所述記憶胞為電阻式記憶胞，所述感測放大器更包括：參考電路，經配置以輸出所述參考電壓，所述參考電路包括連接於所述源極電壓端與所述比較器的所述第一輸入之間的第一電流鏡電晶體；以及感測電路，經配置以感測自所述電阻式記憶胞接收到的資料信號，所述感測電路包括連接於所述源極電壓端與所述比較器的所述第二端之間的第二電流鏡電晶體，所述第二電流鏡電晶體具有連接至所述第一電流鏡電晶體的閘極端的閘極端。
如申請專利範圍第13項所述的感測放大器，其中所述第一電流鏡電晶體為二極體連接PMOS電晶體。
如申請專利範圍第11項所述的感測放大器，其中所述預充電電壓大致等於所述參考電壓。
如申請專利範圍第11項所述的感測放大器，其中所述源極電壓端經配置以接收第一電壓VDD，且其中所述預充電電壓根據以下來判定， VDD-VTH 其中VTH為所述預充電二極體的臨限電壓。
如申請專利範圍第14項所述的感測放大器，其中所述源極電壓端經配置以接收第一電壓VDD，且其中所述預充電電壓根據以下來判定， VDD-VTH1 且其中所述參考電壓根據以下來判定， VDD-VTH2 其中VTH1為所述預充電二極體的臨限電壓，且VTH2為所述第一電流鏡電晶體的臨限電壓，且其中VTH1大致等於VTH2。
一種記憶體讀取方法，包括：提供參考電壓信號；提供具有連接至記憶胞的源極線的所述記憶胞；將所述源極線連接至預充電器以將所述源極線預充電至預定預充電電壓位準；在對所述源極線進行預充電之後，將所述源極線連接至感測電路以自所述記憶胞產生資料電壓信號；比較所述資料電壓信號與所述參考電壓信號；以及基於所述比較提供資料輸出。
如申請專利範圍第18項所述的記憶體讀取方法，其中將所述源極線連接至所述預充電器包括連接所述源極線以接收所述預定預充電電壓位準，以及自源極電壓端斷開所述源極線。
如申請專利範圍第19項所述的記憶體讀取方法，其中將所述源極線連接至所述感測電路包括自所述預定預充電電壓位準斷開所述源極線，以及將所述源極線連接至所述源極電壓端。