CN112447226A - 可程式化电阻式装置存储器及用于该存储器的方法 - Google Patents

Abstract

本发明公开了一种可程式化电阻式装置存储器及用于该存储器的方法，为基于时间的感测电路，将一个一次性可程式化(OTP)元件的电阻转换为逻辑状态。一个一次性可程式化(OTP)存储器具有多个OTP装置。该些OTP装置的至少一个可以具有至少一OTP元件，该OTP元件为通过一字元线和一位元线可选择地存取的。该位元线可以耦合到一电容，并且该电容可以被预充电和放电。通过比较该电容的放电率与在一参考单元(例如，参考胞、参考电阻、参考选择器等等)中的一参考电容的放电率，可以判断OTP电阻是大于或小于参考电阻，然后将该OTP元件电阻转换为逻辑状态。

Description

可程式化电阻式装置存储器及用于该存储器的方法

技术领域

本发明是有关于一种用于将可程式化电阻式装置中的电阻转换为逻辑状态的感测电路；可程式化电阻式装置(Programmable Resistive Device，或PRD)存储器为一次性可程式化(One-Time Programmable，或OTP)存储器、多次可程式化(MTP)存储器、相变随机存取存储器(PCRAM)、铁电随机存取存储器(FeRAM)、电阻式随机存取存储器(RRAM)及磁性随机存取存储器(MRAM)等等。

背景技术

可程式化电阻式装置(PRD)通常是指其电阻可以通过程式化的手段来改变的装置。电阻状态也可以由电阻值确定；例如，可程式化电阻式装置可以是一次性可程式化(OTP)装置，例如电熔丝(或反熔丝)，并且程式化的手段可以施加高电压以感应大电流流过OTP元件；当大电流流过OTP元件时(例如，通过导通选择器)，可对OTP元件进行程式化，或者烧录成高电阻状态或低电阻状态(取决于熔丝或反熔丝)。

图1示出了具有可程式化电阻式元件(Programmable Resistive Element，或PRE)11和选择器12的一般的可程式化电阻式装置(PRD)10的示意图。PRE 11可以是电熔丝、反熔丝、悬浮闸极装置、相变材料、电阻式RAM元件或磁性穿隧接面(MTJ)等等。选择器12可以是MOS、二极管、MOS/二极管合并，或甚至是通过施加一信号Sel而导通或断开的双极性装置。

在读取PRD胞(cell)之后，需要将PRD装置中的PRE的电阻转换为逻辑准位；这可以通过使用一感测电路或感测放大器(Sense Amplifier，或SA)来实现。感测PRE电阻的一般的方法是通过施加流经PRE的电流将电阻值转换为电压，然后使用一电压放大器以放大电压信号；这种方式取决于MOS装置的放大，而此MOS装置通常需要使用消耗大量电流才能获得高增益的高电压以完全地偏压。

图2是一般的感测放大器20的示意图。SA 20具有PMOS 21，PMOS 21的闸极耦合至汲极；PMOS 21的闸极也耦合到PMOS 22的闸极；PMOS 21的源极和PMOS 22的源极耦合到电源电压VDD；PMOS 21的汲极和PMOS 22的汲极分别耦合到NMOS 23的汲极和NMOS 24的汲极；NMOS 23的闸极和NMOS 24的闸极分别耦合到差动输入信号Vp和差动输入信号Vn；NMOS 23的源极和NMOS 24的源极耦合到NMOS 26的汲极，NMOS 26的闸极耦合到致能信号ψ，并且NMOS 26的源极耦合到地。介于Vp和Vn之间的输入差动电压可以被放大到输出端Vout(在PMOS 22的汲极)。当断开NMOS 26以禁用SA时，藉由NMOS 27将Vout保持为高准位。

图3是另一种一般的电压感测放大器30的示意图。图3的方式是将在一锁存器中的MOS装置偏压到高增益区域中，然后进行锁存。在高增益区域中偏压MOS通常需要大量电流，并且需要在高电压下操作。PMOS 31的源极耦合到电源电压VDD，PMOS 31的汲极耦合到NMOS33的汲极，NMOS 33的源极耦合到另一个NMOS 35的汲极，NMOS 33的闸极耦合到输入电压V+，NMOS 35的闸极耦合到PMOS 31的闸极。还有另一类似的具有PMOS 32的分支，PMOS 32的源极耦合到电源电压VDD，PMOS 32的闸极耦合到PMOS 31的汲极，PMOS 32的汲极耦合到NMOS 34的汲极，NMOS 34的源极耦合到另一个NMOS 36的汲极，NMOS 34的闸极耦合到另一个输入电压V-，NMOS 36的闸极耦合到PMOS 32的闸极。四个装置PMOS 31、NMOS 35、PMOS 32和NMOS 36像两个交叉耦合的反向器一样互连，即PMOS 31的闸极和NMOS 35的闸极耦合到PMOS 32的汲极，PMOS 32的闸极和NMOS 36的闸极耦合到PMOS 31的汲极，NMOS 35的源极和NMOS 36的源极耦合到NMOS 39的汲极，NMOS 39的闸极耦合到致能信号ψ，NMOS 39的源极耦合到地。通过接通该致能信号ψ，可以将V+和V-的输入差动信号分别放大到Vn和Vp。反向器37和反向器38进一步缓冲内部节点Vn和Vp以分别输出Vout+和Vout-。当藉由断开NMOS 39以禁用该感测放大器时，装置40将Vn和Vp保持为VDD。在此实施例中，输入装置33和34被放置在三个MOS装置堆叠的中间。在其他实施例中，输入装置33和34可以放置在MOS堆叠的顶部或底部。还有在其他实施例中，通过直接用参考及胞电阻分别取代NMOS 33和NMOS 34以感测。

图2或图3中的电压感测的一般方法取决于电源电压VDD和MOS门槛值电压Vtn和Vtp，以在通常需要一些电流的高增益区域中偏压MOS装置。如果电源电压为0.8伏特，并且Vtn和|Vtp|大约为0.3伏特，则仅用0.4伏特来感测PRD对于MOS处于高增益区域将是非常困难的。即使电压感测放大器能够工作，在高增益区域中的MOS偏压电流也将相当高，以使感测放大器(SA)工作；这样做至少需要100uA，而实现1uA的感测电流是几乎是不可能的。在物联网应用中，有一些要求仅使用0.4伏特电压和1uA电流来感测可程式化电阻式装置，而标称电源电压为0.8伏特。

通过转换为电压来感测电阻的一般方法需要高电源电压和高电流。但是，半导体行业的趋势是使用低电源电压和低电流消耗，尤其是在PC、平板电脑、智能手机、可携式和IoT应用中；因此，将持续需要改进的方法以在低电压和低电流的条件下仍然可以感测可程式化电阻式存储器胞的电阻。

发明内容

本文公开了在低电源电压下以低电流感测可程式化电阻式装置胞的实施例。低电压和低电流感测的方法和电路可用于任何种类的可程式化电阻式存储器，例如一次性可程式化(OTP)存储器、多次可程式化(MTP)存储器、相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、铁电随机存取存储器(FeRAM)及磁性随机存取存储器(MRAM)等等。本文公开的一个或多个实施例可包含或利用将可程式化电阻式装置的感测电阻转换为逻辑状态的技术和电路。

在一实施例中，一电容可以在第一时间段期间被充电到接近电源电压准位。然后，该电容可以在第二时间段内通过电阻放电。可以将在放电电容的电压与一参考电压进行比较，以改变一存储器读取输出。一输出逻辑装置(例如比较装置)改变其输出的时间由电阻和电容的乘积所决定。由于电容是已知的或为可知的，因此该输出逻辑装置改变输出的时间与电阻值有关。因此，可以通过自放电开始以来的时间延迟来判断电阻；时间延迟越长，则电阻越大。在一种实施方式中，MOS装置仅为用于导通或断开以进行充电或放电的开关，而不是一个放大器。因此，在这种基于时间的感测结构中，MOS装置的门槛值电压不是至关重要的。

本发明可以以多种方式实现，包含作为方法、系统、装置或设备(包含电脑可读取媒体)。下面讨论本发明的几个实施例。

作为一可程式化电阻式存储器，一个实施例可以例如至少包含多个可程式化电阻式装置(PRD)胞。该些PRD胞中的至少一个可以至少包含一选择器、一可程式化电阻式元件(PRE)及一逻辑装置；该选择器由一控制信号所控制，该选择器至少具有一第一端和一第二端，该第二端耦合到一第一导线；该PRE的一第一端耦合到一电容，该PRE的一第二端耦合到该选择器的该第一端；该逻辑装置可耦合在该PRE的该第一端和该电容之间以作为一开关或一多工器。该电容的充电/放电率可用于判断该PRE的逻辑状态。

作为一电子系统，一个实施例可以例如至少包含一处理器以及可操作地连接到该处理器的一可程式化电阻式存储器。该可程式化电阻式存储器可以至少包含用于提供数据储存的多个可程式化电阻式装置(PRD)胞，该些PRD胞的每一个可以至少包含一选择器、一可程式化电阻式元件(PRE)及一逻辑装置；该选择器由一控制信号所控制，该选择器具有一第一端和一第二端，该第二端耦合到一第一导线；该PRE的一第一端耦合到一电容，该PRE的一第二端耦合到该选择器的该第一端；该逻辑装置可耦合在该PRE的该第一端和该电容之间以作为一开关或一多工器。该电容的充电/放电率可用于判断该PRE的逻辑状态。

作为一种用于提供包含多个可程式化电阻式装置胞和至少一电容的可程式化电阻式存储器的方法，该些可程式化电阻式装置胞中的至少一个包含至少一可程式化电阻式元件。一实施例可以例如至少包含：对电容充电，停止充电，接着将该可程式化电阻式元件耦合到电容，在该可程式化电阻式元件保持耦合到电容的同时监测电容的放电率，根据放电率的监测判断该可程式化电阻式元件的电阻值，根据所判断的该可程式化电阻式元件的电阻值判断该些可程式化电阻式装置胞中的至少一个的逻辑状态。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

通过以下详细描述并结合附图，将容易地理解本发明，其中相同的附图标记表示相似的结构元件，其中：

图1示出了一般的可程式化电阻式存储器装置的示意图。

图2示出了一般的电压感测放大器的示意图。

图3示出了另一种一般的电压感测放大器的示意图。

图4(a)示出了根据一实施例的低功率感测电路的示意图。

图4(b)示出了根据一实施例的被放电的电压和比较器输出的时序波形。

图5(a)示出了根据一实施例的基于时间的感测电路的示意图。

图5(b)示出了根据一实施例的在一个胞单元和一个参考单元中的电容放电电压的时序波形。

图5(c1)示出了根据一实施例的使用至少一参考行的利用基于时间感测的一PRE存储器的一部分的示意图。

图5(c2)示出了根据另一实施例的使用至少一参考行的利用基于时间感测的一PRE存储器的一部分的示意图。

图5(d)示出了根据另一实施例的使用参考列的利用基于时间感测的一PRE存储器的一部分的示意图。

图5(e)示出了利用自定时电路进行预充电和放电的一PRE存储器的一部分的示意图。

图6是根据一实施例的将电阻转换为时间的方法的流程图。

图7是根据一实施例的基于时间的电阻感测的方法的流程图。

图8示出了根据一实施例的具有至少一使用低电压和低电流感测电路的可程式化电阻式存储器的处理器系统。

具体实施方式

下面结合附图和具体实施例对本发明技术方案进行详细的描述，以更进一步了解本发明的目的、方案及功效，但并非作为本发明所附权利要求保护范围的限制。

本文公开的实施例使用通过可程式化电阻式元件(PRE)放电的电容来评估程式化状态。通过比较达到一预定电压的一放电时间，可以将PRE的电阻转换成逻辑状态。可以将放电时间与使用一参考电阻的一独立单元所提供的放电时间进行比较。

该可程式化电阻式元件及一感测电路可以被包含在一可程式化电阻式装置(PRD)存储器中。可选地，该可程式化电阻式元件及该感测电路可以被包含在一电子系统内。

该PRD可以是一个一次性可程式化(OTP)装置，例如电熔丝(或反熔丝)。流过OTP元件的电流(例如，通过导通一选择器)可以对该OTP元件进行程式化，或者可以将该OTP元件烧录成高电阻状态或低电阻状态(取决于熔丝或反熔丝)。电熔丝可以是一个互连熔丝或触点/通孔熔丝；互连熔丝可以由金属氧化物半导体(MOS)闸极、多晶硅、硅化物、硅化的多晶硅、金属、金属合金、局部互连、MOS闸极或热隔离主动区制成；触点或通孔熔丝可以由单个或多个触点或通孔制成，以进行程式化。可以通过击穿导体之间的MOS氧化物或介电质来制成反熔丝。该PRD也可以是其他类型的存储器装置，例如多次可程式化(MTP)存储器、相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、铁电随机存取存储器(FeRAM)及磁性随机存取存储器(MRAM)等等，可进行多次的程式化。

在这感测电路中的任何MOS装置均作为开关。因此，与电源电压相关的MOS装置的门槛值电压对于电路的操作来说不是至关重要的。因此，可以在标准的CMOS逻辑制程中实现低电压和低电流感测，而无需额外的遮罩或制程步骤以节省成本。

图4(a)示出了根据一实施例的低功率的感测电路50的一部分的示意图。感测电路50具有一开关52，该开关52耦合到一电源电压VDD并且通过一电容51接地。该电容51耦合到一开关54，然后耦合到接地的一电阻式装置53。可以通过接通该开关52并断开该开关54来将该电容51充电至VDD。在该电容51充满电之后，可以通过接通该开关54并断开该开关52来使该电容51放电。因此，在该电容51的节点A的电压可以根据一RC时间常数放电至地。该RC时间常数取决于电阻(R)和电容(C)的乘积。由于该电容51的该电容(C)可以固定，所以放电率将取决于该电阻式装置53的电阻(R)。

图4(b)示出了根据一实施例的在节点B的电压被放电的时序波形。如果该电阻式装置53的电阻具有比一参考电阻大的电阻，则放电曲线看起来像62。相反地，如果该电阻式装置53的电阻具有比该参考电阻小的电阻，则放电曲线看起来像61。如果一半的VDD(Vdd/2)是预定电压，则曲线61和曲线62达到该预定电压的时间延迟ts和tl如图4(b)所示，分别为逻辑波形63和逻辑波形64。电阻越大，则时间延迟越长。换句话说，该感测电路50将电阻转换为时间，如图4(b)所示。如果将一比较器(未示出)耦合到节点B，则在分别经过延迟时间ts和tl之后，在比较之后的曲线61的放电波形和曲线62的放电波形可以分别升高为VDD以作为逻辑波形63和逻辑波形64。通过将该些延迟时间ts和tl与一参考延迟时间进行比较，可以判断该电阻式装置53的电阻。

图5(a)示出了根据一实施例的基于时间的感测电路100的示意图的一部分。基于时间的感测电路100具有一个胞单元120和一参考单元130。该胞单元120具有一电容101，该电容101通过一充电通道闸102耦合至一电源电压VDD并耦合至地。该电容101还耦合到一放电通道闸106。该放电通道闸106耦合到一可程式化电阻式装置103。该可程式化电阻式装置103包含与一选择器105串联耦合的一可程式化电阻式元件104，该选择器105偶接至地。放电电容101还耦合到一反向器107，该反向器107可以用为一比较器或逻辑状态转换器。

该参考单元130具有一电容111，该电容111通过一充电通道闸112耦合到电源电压VDD并且耦合到地。该电容111还耦合到一放电通道闸116。该放电通道闸116耦合到一参考装置113。该参考装置113包含一参考元件114，该参考元件114与耦合到地的一选择器115串联耦合。该电容111还耦合到一反向器117，该反向器117可以用为一比较器或逻辑状态转换器。该反向器107的输出和该反向器117的输出可以分别耦合到一锁存器(或正反器)108的一输入端和一致能端。该锁存器(或正反器)108的输出端QB可以表示该PRE104相对于该参考元件114的逻辑状态。

基于时间的感测电路的操作可以进一步详述如下。该胞单元120包含该电容101，并且该参考单元130包含该电容111。该电容101和该电容111通常具有相同的电容值C。该电容101和该电容111可以在施加CKB的情况下被充电至接近VDD，其中所述在施加CKB的情况下指的是导通该充电通道闸102和该充电通道闸112而断开该放电通道闸106和该放电通道闸116。当该电容101和该电容111几乎充满电时，该充电通道闸102和该充电通道闸112可以被断开，而该放电通道闸106和该放电通道闸116以及该选择器105和该选择器115可以被接通。接着，该电容101和该电容111将通过该PRE 104的电阻和该参考元件114的电阻分别地放电。该电容101和该电容111还分别耦合到该反向器107和该反向器117，而该反向器107和该反向器117用作逻辑比较器以产生逻辑状态。在放电之前，作为比较器的该反向器107的输出和该反向器117的输出均为0。当该电容电压在该反向器107和该反向器117的跳变点以下放电时，该反向器107的输出和该反向器117的输出将独立地变为1。如果该反向器117的输出变为1，则该锁存器(或正反器)108将被导通以锁存该反向器107的输出。如果在该胞单元120内的该PRE 104的电阻小于该参考元件114的电阻，则输出端QB将为高，否则该锁存器(或正反器)108的输出端QB将为低。

图5(b)示出了根据一实施例的分别在该胞单元120和该参考单元130中的节点Bc和节点Br的电容电压的时序波形200。曲线202示出了在该参考单元130中的该电容111的放电。当节点Br的电压达到被设置为该反向器117的跳变点的一半的VDD(Vdd/2)时，该反向器117的输出将变为高准位。然后，取决于在该胞单元120中的该PRE 104的电阻是低于还是高于该参考元件114的电阻，该锁存器(或正反器)108可以分别针对曲线201或曲线203锁存数据1或0。波形211、波形212和波形213分别是曲线201、曲线202和曲线203的比较器输出。

图5(c1)示出了根据本发明的一实施例的并入了基于时间的感测电路的一PRE宏观的方块图500的一部分的示意图。方块图500具有多个PRE胞510和一附加的参考行，该些PRE胞510被组织为n列乘m行的阵列。每个PRE胞510具有耦合至一选择器512的一PRE元件511。PRE 510的一端作为在每一行中的位元线(BL)连接，并且耦合至Y写入通道闸(YWPG)540，该Y写入通道闸540进一步耦合至VDDP以用于程式化。每条位元线还耦合到一个或多个的Y读取通道闸(YRPG)530，以作为多工器连接到数据线(DL)，然后每条DL耦合到一放电电容535和一比较器540。在另一实施例中，每条DL耦合到多个位元线。

另外，在一参考行中有耦合到参考位元线(BLR)的一个附加参考电阻551。普通行的比较器输出可以耦合到一锁存器550的输入D，而参考行的比较器输出可以耦合到该锁存器550的致能端E。可以有上拉PMOS(未示出)在感测之前将DL0～DLm-1和DLR预充电至VDD。在感测期间，DL预充电被切断，YRPG和WL被导通，在DLi(其中i＝0、1、…、m-1)中的选定DL和DLR将分别通过PRE元件511及该参考电阻551放电至地。当DL和DLR电压降到预定门槛值以下时，该比较器输出Ci(其中i＝0、1、…m-1)和CR将改变逻辑状态。CR可用作一锁存致能以锁存一个或多个Ci(其中i＝0、1、…、m-1)，以判断该PRE元件的电阻是大于还是小于该参考电阻。

图5(c2)示出了根据另一实施例的并入了基于时间的感测电路的一PRE宏观的方块图500”的一部分的示意图。方块图500”具有多个PRE胞510”和一附加的参考行BLR，该些PRE胞510”被组织为n列乘m行的阵列。每个PRE胞510”具有耦合到一选择器512”的一PRE元件511”。在每一行中作为位元线(BL)连接的PRE 510”的另一端耦合到Y写入通道闸(YWPG)540”，该Y写入通道闸540”进一步耦合到VDDP以用于程式化。每条位元线还耦合到一个或多个Y读取通道闸(YRPG)530”，以作为多工器连接到单个数据线(DL0)。在此实施例中，所有的位元线被多路复用到单个数据线(DL0)。另外，如果DL0电容足够大，则可以省略放电电容535”。在参考行BLR中有一附加的参考电阻551”耦合到参考位元线。普通行的比较器输出耦合到一锁存器550”的输入D，而参考行的比较器输出耦合到锁存器550”的致能E。可以有上拉PMOS(未显示)在感测之前将DL0和DLR预充电至VDD。在感测期间，DL0/DLR预充电被切断，YRPG 530”、参考YRPG 531”和WL被导通，并且选定的BLi(其中i＝0、1、…、m-1)和BLR为通过PRE元件511”和参考电阻551”分别放电到地。当DL0和DLR电压下降到预定门槛值以下时，比较器输出C0和比较器输出CR将改变逻辑状态。CR可用作锁存致能以锁存C0以判断该PRE元件的电阻是大于还是小于该参考电阻。在一些实施例中，可以建立一虚拟参考电容536”以与该数据线电容535匹配。

图5(c1)和5(c2)所示的基于时间的感测电路500和500”分别是自定时电路。例如，该参考行放置在最右边，使得在每条字元线(WL)中的该些参考胞将在最后导通。可以将虚拟YRPG 530”或参考YRPG 531”放置为与在普通位元线中的阻抗匹配，或作为多工器。在放电期间，该参考比较器541”可以驱动所有锁存器的致能信号以锁存胞数据。此外，信号CR还可以用于切断WL或YRPG以节省功耗。在这些实施例中，可以精确地追踪该胞及参考单元的时间延迟。该些参考胞可以放置在列中，而不是如图5(c1)或5(c2)所示的在行中。

图5(d)示出了根据一实施例的并入了基于时间的感测电路的一PRE宏观的方块图500’的一部分的示意图。方块图500’具有多个PRE胞510’以及两条附加的参考列WLRe、WLRo，该些PRE胞510’组织为n列乘m行的阵列。每个PRE胞510’具有耦合到一选择器512’的PRE元件511’。PRE 510’的一端可以作为在每一行中的位元线(BL)连接，并且可以耦合到Y写入通道闸(YWPG)540’，该Y写入通道闸540’进一步耦合到VDDP以用于程式化。每条位元线还耦合到一个或多个Y读取通道闸(YRPG)530’作为多工器连到数据线(DL)，然后每条DL耦合到一放电电容535’和一比较器540’。每条字元线(WL)仅连接到该些胞的一半。例如，偶数的WL仅连接到偶数的行胞，而奇数的WL仅连接到奇数的行胞。在该胞中具有参考电阻的两个附加参考字元线WLRe和WLRo也以与普通WL相同的方式连接。如果偶数的WL导通，则奇数的参考WL也导通，反之亦然。通过这种方式，如果一行具有导通的一个胞，则另一行具有导通的一个参考胞，例如WLe和WLRo，将同时导通。这称为在一对行中的自参考，亦即一个是在偶数行中耦合到一个普通胞，而另一个则是在奇数行中耦合到一个参考胞。因此，该比较器输出可用于比较时序延迟，以便根据哪个单元会更早达到VDD来确定胞电阻。这可以通过将该胞单元的该比较器输出耦合到一锁存器输入D并将该参考单元耦合到该锁存器致能E来完成。例如，如果存取了在C0中的偶数胞，则C0耦合到该锁存器输入D而C1耦合到该锁存器550'的该致能输入E，反之亦然。另一个锁存器552’正好相反；两个锁存器550’和552’在一个输出多工器580’中进一步多路复用，以选择适当的输出以产生Q0和Q1。有上拉PMOS(未显示)可在感测之前将DL0～DLm-1和DLR预充电至VDD。在感测期间，DL预充电被切断，YRPG和WL被导通。至少一对DL将分别通过PRE元件511’和该参考电阻551’放电到地。当DL电压降至一预定门槛值以下时，一对行的该比较器输出将改变逻辑状态。该比较器输出C0和C1耦合至一锁存器的输入与致能以判断该PRE电阻。在此实施例中，与图5(c1)所示的参考行的实施例相比，甚至可以更好地追踪该胞及参考分支。参考列可以多于一对，以在其他实施例中提供可选择的不同参考电阻准位。在另一实施例中，在一对行中的锁存器的数量可以是一个且具有适当逻辑以判断适当的胞和参考行，以便于分别诠释锁存器输入和致能。

图5(e)示出在示意图500”’中的电路的一部分，以进一步示出一个自定时电路。电路500”’具有多个位元线(BL)，570_0”’～570_m-1”’或BL0～BLm-1。每条位元线BL0～BLm-1都耦合到至少一Y读取通道闸(YRPG)530_0”’～530_m-1”’，作为一个多工器。该些YRPG的输出耦合到至少一数据线(DL)。在此电路中，k条数据线DL0～DLk-1是从m条位元线BL0～BLm-1输入感测的该些多工器YRPG 530_0”’～530_m-1”’的输出。每条数据线耦合到至少一预充电PMOS 520”’、电容535”’和比较器540_0”’～540_k-1”’，跟包含以类似的配置彼此耦合的至少一参考位元线BLR 571”’、参考YRPG531”’、参考数据线DLR、参考电容536”’及参考比较器541”’的参考分支相同。例如，DLR耦合到该参考电容536”’和该参考比较器541”’，该参考比较器541”’具有一输出CR。该CR耦合至NOR 590”’的输入；NOR 590”’的输出耦合到上拉PMOS 520_0”’～520_k-1”’的闸极以及参考上拉PMOS 521”’的闸极。NOR 590”’的另一输入耦合到CKB，以导通/断开所有的上拉PMOS。该参考比较器541”’的输出CR还耦合到多个NAND闸580_0”’～580_n-1”’的输入，该些NAND闸的输出分别耦合到字元线(WL)WL0～WLn-1。如图所示，NAND闸的另一输入耦合到X-预解码器或解码器，例如XPDi或XPDj。多个XPDi和XPDj的组合可以为n列产生n个X解码器580_0”’～580_n-1”’。为了简单起见，未示出胞阵列和输出锁存器。

在预充电期间，所有的XPD和YRPG 530_0”’～530_m-1”’以及531”’分别为低准位和断开。DL0～DLk-1和DLR可通过将CKB设置为高准位以将所有上拉PMOS 520_0”’～520_k-1”’和521”’相应地导通来预充电至高准位的VDD。在感测期间，使所选择的X-预解码器XPDi有效以导通所选择的字元线WL 580_0”’～580_n-1”’。而且还导通了该些YRPG 530_0”’～530_m-1”’和参考YRPG 531”’当中的至少一个。然后，将CKB设置为低准位以断开所有的上拉PMOS 520_0”’～520_k-1”’和521”’。因此，数据线DL0～DLk-1和参考数据线DLR可以分别通过该胞PRE和参考PRE放电。根据该些胞PRE和该参考PRE的电阻，数据线DL0～DLk-1和DLR可以相应地以不同的速率放电。当DLR电压下降到预定准位，或是例如VDD的一半时，该参考比较器输出CR将从低准位切换为高准位。CR可用于将输出C0～Ck-1锁存到锁存器中，其中C0～Ck-1分别是该些比较器540_0”’～540_k-1”’的输出，具有DL0～DLk-1作为输入。还可以提供例如如图5(c1)、图5(c2)和图5(d)所示的锁存器，但为简单起见，于此并未示出。同时，CR将WL驱动器580_0”’～580_n-1”’设置为无效，以防止进一步放电。CR还可以导通NOR590”’以进行预充电并为下一个感测周期作准备。因此，用于下一个感测的预充电不需要从0V开始，从而可以节省能量。在其他实施例中，也可以在CR有效之后断开该些YRPG。

图5(c1)、图5(c2)、图5(d)和图5(e)中的电路是出于说明目的。可以有许多不同但又等效的实施例仍落入本发明的范围内。列和行的数量可以变化。数据线和感测单元的数量可以变化。例如，位元线与数据线的比例可以为1：1，或者数据线与位元线的比例可以为1比很多。该参考列/行的数量也可以变化。该参考列/行可以是每列一个、每行一个、每个I/O一个、每区一个，或者可以是宏观的任何列/行的一组。在不同的实施例中，耦合至字元线的该些胞可以完全填充或一半填充。在胞中的选择器可以是NMOS、PMOS、二极管、合并的MOS/二极管或双极性装置等等。该些PRE胞可以是如上所述的1R1T胞，该些PRE胞可以具有一位元线BL，该BL耦合到NMOS选择器的源极，该BL可以耦合到在行中的一个共享的NMOS以作为YWPG，然后进一步耦合到VSS(地线)，而在另一实施例中，该PRE的另一端可以直接耦合到VDDP。在连到用于程式化的VDDP的该些BL之间可以有YWPG的大于一个的准位，但也可以不存在准位。在连到用于读取的该些DL的该些BL之间可以有YRPG的大于一个的准位，但也可以不存在准位。在另一实施例中，可以省略该些附加的DL电容，而是使用内部的BL或DL负载作为取代充电/放电电容。在另一实施例中，可以在充电阶段而不是在放电阶段比较介于胞和参考单元之间的时间延迟。

在图5(a)至图5(e)中的基于时间的感测电路仅是示例性实施例，许多改变或变化是可能的。该些通道闸可以实现为NMOS、PMOS或完整的CMOS通道闸。电容可以由MOS闸极电容、多晶硅-绝缘体-多晶硅(PIP)、金属-绝缘体-金属(MIM)电容或其他类型的电容制成。如果使用MOS闸极电容，则厚的氧化物I/O装置将比核心逻辑装置更加，可减少漏电流。该些比较装置(例如，反向器或任何逻辑闸)可以体现为任何类型的类比比较器或感测放大器，可为静态或动态比较器。该些比较装置也可以是逻辑闸的配置，例如反向器或施密特触发器，用于在输入达到一定电压准位时切换输出。虽然一半的VDD(Vdd/2)是合宜的电压，但是用于比较的参考电压可以是介于VDD及地之间的任何电压。在一些实施例中，可以省略通道闸，例如图5(a)中的通道闸106和116。在一些实施例中，可以使电容充电时间长于放电时间，以减小峰值电流；亦即，充电或放电工作周期不需要为50％。在一些实施例中，可以使用一个锁存器(或正反器)来锁存该输出数据。可以有许多不同的变体和等同的实施例，它们都属于本发明的范围。

图6和图7分别示出了根据某些实施例的用于一可程式化电阻式存储器的一基于时间的测量电阻方法300和一基于时间的读取方法400的实施例的流程图。方法300和方法400是在一可程式化电阻式存储器的背景下描述的，例如在图5(c1)、图5(c2)、图5(d)和图5(e)中的可程式化电阻式存储器500、500”、500’和500’”。另外，尽管被描述为步骤的流程，但是本领域的普通技术人员应知晓，至少一些步骤可以以不同的顺序执行，包含同时执行或跳过。

图6是根据一实施例的将电阻转换为时间的方法300的流程图。在第一步骤310中，将具有一电容值C的一电容充电至接近例如VDD的一电源电压。在第二步骤320中，该电容通过具有一电阻值R的一电阻式装置放电。在第三步骤325中，获取一固定电压以作为一参考电压准位Vr；该固定电压可以预先决定或在需要时决定。在第四步骤330中，将放电电压与参考电压准位进行比较，以判断放电电压是否已经达到参考电压准位。在第五步骤340中，从该电容的该电容值C开始放电直到放电电压被判定为等于或小于参考电压准位的时间由R*C所决定。由于该电容值C是固定的，因此可以据此判断该电阻值R。

图7是根据一实施例的基于时间的电阻感测的方法400的流程图。方法400可以使用一PRD胞以及一参考单元。在步骤410中，至少两个电容被充电到接近一电源电压VDD。一个电容是该PRD胞单元的一部分，而另一个电容是该参考单元的一部分。在步骤420中，该两个电容分别通过可一程式化电阻式元件(PRE)和一参考元件放电。该PRD胞包含该PRE，而该参考单元包含该参考元件。在一种实施方式中，可以通过导通选择器来启动放电。在步骤425中，决定一固定的参考电压以检查放电电压准位。

在步骤430中，可以通过比较器将该固定的参考电压与放电电压进行比较；当电压放电至该参考电压准位以下时，比较器的输出可以独立地改变。在步骤440中，当该参考单元中的放电电压准位低于该参考电压准位时，该参考单元的比较器输出可以用于导通一锁存器(或正反器)。在步骤450中，该PRD胞的该比较器输出用作锁存器(或正反器)的输入。在步骤460中，锁存器(或正反器)的输出是PRE电阻的逻辑状态。在步骤470中，该电容放电被禁止。在步骤480中，再次对该电容和参考电容进行预充电以准备下一次感测。

图8示出了根据一实施例的一处理器系统700。根据一实施例，该处理器系统700可以在一可程式化电阻式存储器740中包含一可程式化电阻式装置744和一基于时间的感测电路742。该处理器系统700可以例如有关于一电脑系统。该电脑系统可以包含一中央处理单元(CPU)710，该中央处理单元710通过一公用汇流排715与各种存储器和周围的装置(例如，输入输出单元720、硬盘机730、CDROM 750、可程式化电阻式存储器740和其他存储器760)进行通讯。其他存储器760是一般的存储器，例如静态随机存取存储器(SRAM)、DRAM或快闪存储器，通常通过一存储器控制器与CPU 710连接。CPU 710通常是一微处理器、一数位信号处理器或其他可程式化数位逻辑装置。可程式化电阻式存储器740较佳地被构造为一积体电路，该积体电路包含在一存储器阵列中的多个可程式化电阻式装置744及至少一基于时间的感测电路742。该可程式化电阻式存储器740通常通过简单的界面控制或透过一存储器控制器与CPU 710连接。如果需要，该可程式化电阻式存储器740可以在一个单一的积体电路中与该处理器(例如CPU 710)结合。

如果该PRE是一个一次性可程式化(OTP)元件，例如电熔丝，则可靠地对熔丝进行程式化的方法可包含以下步骤：(a)首先从低程式化电压开始对一OTP存储器的一部分进行程式化并增加该程式化电压，直到所有计划的OTP胞都可以被程式化并通过验证为止，将此电压标记为程式化电压的下限；(b)连续增加该程式化电压以对OTP存储器胞的另一部分进行程式化，直到至少一个OTP胞(无论是否已程式化)验证失败，将此电压标记为程式化电压的上限。在不同的实施例中，递增的程式化可以发生在相同或另一未程式化的OTP存储器上。此外，可以通过相应地重复上述步骤(a)和(b)直到下限、上限或程式化窗口(介于上限和下限之间的电压范围)达到目标值，来调整程式化时间以特征化该程式化窗口。因此，可以找到可靠地对该电熔丝进行程式化的窗口。在特征化该程式化窗口之后，可以在至少一脉冲的介于下限和上限之间的电压对其他OTP胞进行程式化。

本发明可以在印刷电路板(PCB)或系统(电子系统、计算系统等等)中的积体电路的一部分或全部中实现。可程式化电阻式存储器可以是熔丝、反熔丝或新兴的非挥发性存储器。熔丝可以是硅化或非硅化的多晶硅熔丝、金属熔丝、MOS闸极、局部互连，热隔离主动区域熔丝、触点熔丝、通孔熔丝或鳍式场效电晶体(FinFET)本身。反熔丝可以是闸极氧化物崩溃反熔丝、具有介电质在中间的触点反熔丝或通孔反熔丝。新兴的非挥发性存储器可以是电磁RAM(MRAM)、相变存储器(PCM)、导电桥RAM(CBRAM)、铁电RAM(FeRAM)或电阻式RAM(RRAM)。虽然程式化机制不同，但是它们的逻辑状态可以通过不同的电阻值来区分。半导体也可以由非晶、多晶硅或有机半导体薄膜基板以所谓的薄膜电晶体(TFT)技术代替硅晶技术，例如批量或SOI(绝缘层上覆硅)技术来制造。

本申请通过引用并入：(1)2017年4月14日提交的标题为“用于可程式化电阻式存储器的超低电压和低电流读取的电路及系统”的美国临时专利申请案第62/485,895号；以及(2)2018年4月14日提交的标题为“用于可程式化电阻式存储器的低功率读取操作”的美国专利申请案第15/953,422号；(3)2019年9月3日提交的美国临时专利申请案第16/559,560号及(4)2020年7月16日提交的美国临时专利申请案第16/931,314号。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (16)

1.一种可程式化电阻式装置存储器，其特征在于，包含：

多个可程式化电阻式装置胞，该些可程式化电阻式装置胞的每一个包含至少一可程式化电阻式元件，该至少一可程式化电阻式元件耦合到一选择器，该选择器被配置为接收一致能信号；

多个字元线，该些字元线的每一个通过该选择器的该致能信号耦合到该些可程式化电阻式装置胞；

多个位元线，该些位元线的每一个耦合到该些可程式化电阻式装置胞的一第一端；

至少一参考可程式化电阻式装置胞，该至少一参考可程式化电阻式装置胞包含耦合到一参考选择器的至少一参考电阻或至少一参考可程式化电阻式元件，该参考选择器被配置为接收一参考致能信号；

至少一参考字元线，该至少一参考字元线通过该参考选择器的该参考致能信号耦合至该至少一参考可程式化电阻式装置胞；及

至少一参考位元线，该至少一参考位元线耦合到该至少一参考可程式化电阻式装置胞的一第一端，

其中，为了判断一个或多个该些可程式化电阻式装置胞的一电阻准位，适当的该些位元线和该至少一参考位元线被预充电，然后基本上同时放电；

其中，通过比较一个或多个该至少一可程式化电阻式元件通过相应的该位元线与对应于该至少一参考位元线的该至少一参考电阻的放电率，判断该些可程式化电阻式装置胞的一个或多个该至少一可程式化电阻式元件的电阻。

2.如权利要求1所述的可程式化电阻式装置存储器，其特征在于，该可程式化电阻式装置存储器包含：

至少一比较器，该至少一比较器耦合到相应的该位元线和该至少一参考位元线；基于一预定电压准位，每个该至少一比较器分别将来自该至少一可程式化电阻式元件和该至少一参考可程式化电阻式元件的放电电压，或者是将耦合的该可程式化电阻式装置胞和该至少一参考可程式化电阻式装置胞的电阻，转换为一逻辑值。

3.如权利要求2所述的可程式化电阻式装置存储器，其特征在于，该至少一比较器包含至少一反向器或至少一逻辑闸，该至少一反向器或该至少一逻辑闸的输出耦合到一锁存器或一正反器的输入。

4.如权利要求3所述的可程式化电阻式装置存储器，其特征在于，该些位元线被多路复用到至少一数据线，该至少一数据线耦合到该至少一比较器。

5.如权利要求1所述的可程式化电阻式装置存储器，其特征在于，该可程式化电阻式装置存储器包含在感测期间耦合到该些位元线及/或该至少一参考位元线的至少一电容。

6.如权利要求1所述的可程式化电阻式装置存储器，其特征在于，当该至少一比较器的输出的至少一个改变逻辑状态时，断开放电以节省功耗。

7.如权利要求1所述的可程式化电阻式装置存储器，其特征在于，该可程式化电阻式元件包含一次性可程式化存储器、多次可程式化存储器、铁电随机存取存储器、相变随机存取存储器、电阻式随机存取存储器及磁性随机存取存储器中的至少一个。

8.如权利要求1所述的可程式化电阻式装置存储器，其特征在于，该可程式化电阻式元件包含一个一次性可程式化元件，并且其中该一次性可程式化元件包含电熔丝、闸极氧化物或介电质崩溃反熔丝或悬浮闸极一次性可程式化元件中的至少一个。

9.如权利要求1所述的可程式化电阻式装置存储器，其特征在于，该可程式化电阻式元件包含一电熔丝，并且其中该电熔丝包含多晶硅、硅化的多晶硅、硅化物、金属、金属合金、局部互连、热隔离主动区、鳍式场效电晶体或金属氧化物半导体闸极中的至少一个。

10.如权利要求1所述的可程式化电阻式装置存储器，其特征在于，该可程式化电阻式装置存储器内置在包含非晶、多晶硅或有机半导体之一的一薄膜基板上。

11.如权利要求1所述的可程式化电阻式装置存储器，其特征在于，该可程式化电阻式装置存储器被整合到具有至少一中央处理单元、静态随机存取存储器、输入输出单元或逻辑电路的芯片中。

12.一种用于操作一可程式化电阻式装置存储器的方法，其特征在于，该可程式化电阻式装置存储器包含：

多个可程式化电阻式装置胞，该些可程式化电阻式装置胞中的至少一个包含多个可程式化电阻式元件及一选择器，该些可程式化电阻式元件耦合至该选择器；

多个字元线，该些字元线耦合到该些可程式化电阻式装置胞中的至少一个的该选择器的一致能信号；

多个位元线，该些位元线耦合到该些可程式化电阻式装置胞的至少一第一端；

至少一参考电阻胞，该至少一参考电阻胞包含耦合到一参考选择器的至少一参考电阻或至少一参考可程式化电阻式元件；

至少一参考字元线，该至少一参考字元线耦合到该至少一参考电阻胞的该参考选择器的一参考致能信号；及

至少一参考位元线，该至少一参考位元线耦合到该至少一参考电阻胞的至少一第一端，

其中，该方法包含：

对该位元线和该至少一参考位元线充电；

停止对该位元线和该至少一参考位元线充电；

随后将该可程式化电阻式元件和该至少一参考可程式化电阻式元件或该至少一参考电阻分别耦合到该位元线和该至少一参考位元线，并基本上同时开始放电；

监视该位元线和该至少一参考位元线的多个放电率以达到一预定的电压门槛值；及

基于该位元线与该至少一参考位元线的该些放电率，判断该些可程式化电阻式装置胞中的至少一个的一逻辑状态。

13.如权利要求12所述的方法，其特征在于，该些可程式化电阻式装置胞是多个一次性可程式化存储器胞。

14.如权利要求12所述的方法，其特征在于，监视该位元线和该至少一参考位元线的该些放电率是通过一比较器将放电电压转换成该逻辑状态。

15.如权利要求12所述的方法，其特征在于，当该比较器的输出的至少一个改变该逻辑状态时，断开放电以节省功耗。

16.如权利要求13所述的方法，其特征在于，为程式化该些一次性可程式化存储器胞的方法，其中至少一个一次性可程式化胞的一次性程式化包含：

首先使用相对较低的一程式化电压对该些一次性可程式化存储器胞的一部分进行程式化，并逐渐地增加该程式化电压，直到在该些一次性可程式化存储器胞中的计划的该至少一个一次性可程式化胞进行程式化和正确地验证，从而决定该程式化电压的一下限；

连续递增地增加该程式化电压并程式化该些一次性可程式化存储器胞，直到识别出一过电压为止，其中已程式化或未程式化的该至少一个一次性可程式化胞被验证为错误，从而决定该程式化电压的一上限；及

在该程式化电压的该下限和该上限之间设置一电压，以便相应地对所有的该至少一个一次性可程式化胞进行程式化。

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