-
HINTERGRUND DER ERFINDUNG
-
Gebiet der Erfindung
-
Die vorliegende Erfindung bezieht sich auf einen Messschaltkreis zum Umwandeln von Widerständen in programmierbaren resistiven Vorrichtungen in logische Zustände. Die Speicher von programmierbaren resistiven Vorrichtungen sind OTP, MTP, PCRAM, FeRAM, RRAM und MRAM, usw.
-
Beschreibung des Stands der Technik
-
Eine programmierbare resistive Vorrichtung (Programmable Resistive Device, PRD) bezieht sich im Allgemeinen auf eine Vorrichtung, deren Widerstand mithilfe einer Programmierung verändert werden kann. Die Widerstandszustände können auch durch Widerstandswerte ermittelt werden. Zum Beispiel kann eine programmierbare resistive Vorrichtung eine einmalprogrammierbare Vorrichtung (One-Time Programmable device, OTP-Vorrichtung) wie zum Beispiel eine elektrische Sicherung (oder eine Anti-Sicherung) sein und das Programmierelement kann eine hohe Spannung anlegen, um einen hohen Strom zu induzieren, der durch das OTP-Element fließt. Wenn ein hoher Strom durch ein OTP-Element fließt (z.B. indem ein Selektor eingeschaltet wird), kann das OTP-Element in einen hohen oder niedrigen Widerstandszustand programmiert oder gebrannt werden (abhängig entweder von der Sicherung oder der Anti-Sicherung).
-
1 zeigt ein schematisches Schaltbild einer herkömmlichen programmierbaren resistiven Vorrichtung (Programmable Resistive Device, PRD) 10, die ein programmierbares resistives Element (PRE) 11 und einen Selektor 12 aufweist. Das PRE 11 kann eine elektrische Sicherung, eine Anti-Sicherung, eine potenzialfreie Gate-Vorrichtung, ein Phasenübergangsmaterial, ein resistives RAM-Element oder ein magnetischer Tunnelübergang (Magnetic Tunnel Junction, MTJ) usw. sein. Der Selektor 12 kann ein MOS, eine Diode, eine MOS/Diodenkombination oder sogar eine Bipolarvorrichtung sein, die durch ein Aktivieren eines Signals Sei eingeschaltet oder ausgeschaltet werden kann.
-
Der Widerstand eines PRE in einer PRD-Vorrichtung muss nach dem Lesen der PRD-Zelle in einen Logikpegel umgewandelt werden. Dies kann erreicht werden, indem ein Messschaltkreis oder ein Messverstärker (Sense Amplifier, SA) verwendet wird. Der herkömmliche Weg zum Messen eines PRE-Widerstands ist es, den Widerstandswert in eine Spannung umzuwandeln, indem ein Strom angelegt wird, der durch das PRE fließt und danach ein Spannungsverstärker verwendet wird, um das Spannungssignal zu vergrößern. Dieses Schema hängt von einer Verstärkung einer MOS-Vorrichtung ab, die üblicherweise vollständig mithilfe einer hohen Spannung vorgespannt werden muss, die eine erhebliche Strommenge verbraucht, um eine hohe Verstärkung aufzuweisen.
-
2 ist ein schematisches Schaltbild eines herkömmlichen Messverstärkers 20. Der SA 20 weist einen PMOS 21 auf, bei dem das Gate mit dem Drain verbunden ist. Das Gate des PMOS 21 ist auch mit einem Gate eines PMOS 22 verbunden. Die Sources der PMOS 21 und 22 sind mit einer Versorgungsspannung VDD verbunden. Die Drains der PMOS 21 und 22 sind mit den Drains der NMOS 23 bzw. 24 verbunden. Die Gates der NMOS 23 und 24 sind mit einem Differenzeingangssignal Vp bzw. Vn verbunden. Die Sources der NMOS 23 und 24 sind mit einem Drain eines NMOS 26 verbunden, dessen Gate mit einem Aktivierungssignal Φ verbunden ist und dessen Source mit der Erdung verbunden ist. Die Eingangsdifferenzspannung zwischen Vp und Vn kann auf die Ausgabe Vout an dem Drain des PMOS 22 verstärkt werden. Die Vorrichtung 27 zieht Vout auf High, wenn der Schaltkreis deaktiviert ist oder der NMOS 26 ausgeschaltet ist.
-
3 ist ein schematisches Schaltbild eines weiteren herkömmlichen Spannungsmessverstärkers 30. Das Schema bedeutet, dass MOS-Vorrichtungen in einem Zwischenspeicher in einen hohen Verstärkungsbereich vorgespannt werden und danach ein Zwischenspeichern erfolgt. Ein Vorspannen eines MOS in einen hohen Verstärkungsbereich erfordert normalerweise eine erhebliche Strommenge und ein Funktionieren bei einer hohen Spannung. Ein PMOS 31 weist eine Source, die mit einer Versorgungsspannung VDD verbunden ist, und einen Drain auf, der mit einem Drain eines NMOS 33 verbunden ist, dessen Source, mit einem Drain eines weiteren NMOS 35 verbunden ist. Das Gate des NMOS 33 ist mit einer Eingangsspannung V+ verbunden. Das Gate des NMOS 35 ist mit dem Gate des PMOS 31 verbunden. Es ist auch ein ähnlicher Zweig vorhanden, der einen PMOS 32 aufweist, der eine Source, die mit einer Versorgungsspannung VDD verbunden ist, ein Gate, das mit einem Drain des PMOS 31 verbunden ist, und einen Drain aufweist, der mit einem Drain eines NMOS 34 verbunden ist, dessen Source, mit einem Drain eines weiteren NMOS 36 verbunden ist. Das Gate des NMOS 34 ist mit einer anderen Eingangsspannung V- verbunden. Das Gate des NMOS 36 ist mit dem Gate des PMOS 32 verbunden. Die vier Vorrichtungen 31, 35, 32 und 36 sind wie zwei kreuzgekoppelte Inverter miteinander verbunden, d.h., die Gates von 31 und 35 sind mit dem Drain des PMOS 32 verbunden und die Gates von 32 und 36 sind mit dem Drain des PMOS 31 verbunden. Die Sources der NMOS 35 und 36 sind mit einem Drain eines NMOS 39 verbunden, dessen Gate mit einem Aktivierungssignal Φ verbunden ist und dessen Source mit der Erdung verbunden ist. Die Eingangsdifferenzsignale von V+ und V- können auf Vn bzw. Vp verstärkt werden, indem das Aktivierungssignal Φ eingeschaltet wird. Bei dieser Ausführungsform sind die Eingabevorrichtungen 33 und 34 in der Mitte des Drei-MOS-Vorrichtungsstapels platziert. Die Eingabevorrichtungen 33 und 34 können bei weiteren Ausführungsformen oben oder unten in dem MOS-Stapel platziert werden. Es sind auch weitere Ausführungsformen einer Widerstandsmessung vorhanden, indem die NMOS 33 und 34 direkt durch einen Widerstands- bzw. Zellenwiderstand ersetzt werden. Die Inverter 37 und 38 sind Pufferspeicher für die internen Knoten Vn und Vp, um die Ausgaben Vout+ bzw. Vout- zu erzeugen. Die Vorrichtung 40 lädt die internen Vp und Vn auf VDD vor, wenn der NMOS 39 nicht eingeschaltet ist.
-
Die herkömmlichen Ansätze zur Spannungsmessung in 2 oder 3 hängen von der Versorgungsspannung VDD und den MOS-Schwellenspannungen Vtn und Vtp ab, um die MOS-Vorrichtungen in einen hohen Verstärkungsbereich vorzuspannen, was normalerweise eine erhebliche Strommenge erfordert. Wenn die Versorgungsspannung 0,8 V beträgt und die Vtn und die |Vtp| ungefähr 0,3 V betragen, würde es mit einem Messen der PRD mit nur 0,4 V für einen MOS sehr schwierig, in hohe Verstärkungsbereiche zu gelangen. Selbst wenn der Spannungsmessverstärker zu einem Betrieb in der Lage sein würde, wäre der MOS-Vorspannungsstrom signifikant hoch für einen Betrieb eines Messverstärkers (SA). Mindestens 100 µA wären dafür erforderlich und ein Erreichen von 1 µA eines Messstroms wäre fast unmöglich. In IoT-Anwendungen gibt es einige Anforderungen zum Messen von programmierbaren resistiven Vorrichtungen mit einer Spannung von nur 0,4 V und einem Strom von 1 µA, während die Versorgungsspannung 0,8 V beträgt.
-
Die herkömmlichen Ansätze zum Messen eines Widerstands durch ein Umwandeln in eine Spannung erfordern eine hohe Versorgungsspannung und einen hohen Strom. Die Tendenz in der Industrie geht jedoch zu einer Verwendung einer niedrigen Versorgungsspannung und einem niedrigen Stromverbrauch insbesondere in PCs, Tablet-Computern, Smartphones, tragbaren Vorrichtungen und IoT-Anwendungen. Somit besteht eine anhaltende Notwendigkeit für verbesserte Ansätze zum Messen eines Widerstands von programmierbaren resistiven Speicherzellen unter Niedrigspannungs- und Niedrigstrombedingungen.
-
KURZDARSTELLUNG DER ERFINDUNG
-
Es werden Ausführungsformen zum Messen von programmierbaren resistiven Vorrichtungszellen bei einer niedrigen Versorgungsspannung mit einem niedrigen Strom offenbart. Die Verfahren und Schaltkreise einer Niedrigspannungs- und Niedrigstrommessung können in einer beliebigen Art von programmierbaren resistiven Speichern wie zum Beispiel OTP, MTP, PCRAM, RRAM, FeRAM und MRAM usw. verwendet werden. Eine oder mehrere der hier offenbarten Ausführungsformen können Techniken und Schaltungen aufweisen oder verwenden, die einen gemessenen Widerstand von programmierbaren resistiven Speichern in Logikzustände umwandeln.
-
Bei einer Ausführungsform kann ein Kondensator während eines ersten Zeitraums bis nahe an den Versorgungsspannungspegel aufgeladen werden. Danach kann der Kondensator während eines zweiten Zeitraums durch einen Widerstand entladen werden. Eine Spannung an dem Entladekondensator kann mit einer Referenzspannung verglichen werden, um einen Speicherleseausgang zu verändern. Die Zeit für eine Ausgabelogikeinheit (z.B. eine Vergleichseinheit) zum Ändern ihres Ausgangs, wird durch ein Produkt des Widerstands und der Kapazität ermittelt. Da die Kapazität bekannt ist oder bekannt sein kann, hängt die Zeit für die Ausgabelogikeinheit zum Ändern ihres Ausgangs von dem Widerstandswert ab. Somit kann der Widerstand durch die Zeitverzögerung seit dem Beginn des Entladens ermittelt werden. Je größer die Zeitverzögerung ist, desto größer ist der Widerstand. Bei einer Umsetzung werden MOS-Vorrichtungen nur als Schalter verwendet, um ein Laden oder ein Entladen einzuschalten oder auszuschalten. Daher sind die Schwellenspannungen der MOS-Vorrichtungen bei diesem zeitabhängigen Messschema nicht kritisch.
-
Die Erfindung kann in vielfacher Weise umgesetzt werden einschließlich als Verfahren System, Gerät oder Vorrichtung (einschließlich eines computerlesbaren Mediums). Zahlreiche Ausführungsformen der Erfindung werden nachfolgend erörtert.
-
Als ein programmierbarer resistiver Speicher kann eine Ausführungsform zum Beispiel mindestens eine Vielzahl von programmierbaren resistiven Vorrichtungszellen (Programmable Resistive Device cells, PRD-Zellen) aufweisen. Mindestens eine der PRD-Zellen kann mindestens Folgendes aufweisen: einen Selektor, der von einem Steuersignal gesteuert wird, wobei der Selektor mindestens ein erstes Ende und ein zweites Ende aufweist, wobei das erste Ende mit einer ersten leitfähigen Leitung verbunden ist; ein programmierbares resistives Element (PRE), das ein erstes Ende, das mit einem Kondensator verbunden ist, und ein zweites Ende aufweist, das mit dem ersten Ende des Selektors verbunden ist; und eine Logikeinheit, die als ein Schalter oder ein Multiplexer zwischen das erste Ende des PRE und den Kondensator geschaltet werden kann. Die Lade-/Entladegeschwindigkeit des Kondensators kann verwendet werden, um den Logikzustand des PRE zu ermitteln.
-
Als ein elektronisches System kann eine Ausführungsform zum Beispiel mindestens einen Prozessor und einen programmierbaren resistiven Speicher aufweisen, der funktionsfähig mit dem Prozessor verbunden ist. Der programmierbare resistive Speicher kann mindestens eine Vielzahl von programmierbaren resistiven Vorrichtungszellen (Programmable Resistive Device cells, PRD-Zellen) zum Bereitstellen eines Datenspeichers aufweisen, wobei jede der PRD-Zellen mindestens Folgendes aufweisen kann: einen Selektor, der von einem Steuersignal gesteuert wird, wobei der Selektor ein erstes Ende und ein zweites Ende aufweist, wobei das erste Ende mit einer ersten leitfähigen Leitung verbunden ist; ein programmierbares resistives Element (PRE), das ein erstes Ende, das mit einem Kondensator verbunden ist, und ein zweites Ende aufweist, das mit dem ersten Ende des Selektors verbunden ist; und eine Logikeinheit, die als ein Schalter oder ein Multiplexer zwischen das erste Ende des PRE und den Kondensator geschaltet wird. Die Lade-/Entladegeschwindigkeit des Kondensators kann verwendet werden, um den Logikzustand des PRE zu ermitteln.
-
Ein Verfahren zum Bereitstellen eines programmierbaren resistiven Speichers, der eine Vielzahl von programmierbaren resistiven Vorrichtungszellen und mindestens einen Kondensator aufweist. Mindestens eine der programmierbaren resistiven Vorrichtungszellen weist mindestens ein programmierbares resistives Element auf. Eine Ausführungsform kann zum Beispiel mindestens folgende Schritte aufweisen: Aufladen des Kondensators; Beenden des Aufladens; nachfolgend Verbinden des programmierbaren resistiven Elements mit dem Kondensator; Überwachen einer Entladegeschwindigkeit des Kondensators, während das programmierbare Widerstandselement mit dem Kondensator verbunden bleibt; Ermitteln eines Widerstandswerts des programmierbaren resistiven Elements aufgrund des Überwachens der Entladegeschwindigkeit; und Ermitteln eines Logikzustands für die mindestens Eine der programmierbaren resistiven Vorrichtungszellen aufgrund des ermittelten Widerstandswerts des programmierbaren resistiven Elements.
-
Als ein einmalprogrammierbarer resistiver Speicher (One-Time Programmable memory, OTP-Speicher) kann eine Ausführungsform zum Beispiel Folgendes aufweisen: mindestens eine Vielzahl von OTP-Zellen, die ein OTP-Element aufweisen, das mit einem Selektor verbunden ist, wobei der Selektor ein Steuersignal aufweist; eine Vielzahl von Wortleitungen, wobei jede über das Steuersignal des Selektors mit einer Vielzahl von OTP-Zellen verbunden ist; eine Vielzahl von Bitleitungen, wobei jede mit einer Vielzahl von mindestens einem Ende der OTP-Zellen verbunden ist; mindestens eine Referenz-OTP-Zelle, wobei jede der Referenz-OTP-Zellen ein Referenz-OTP-Element aufweist, das mit einem Referenzselektor verbunden ist, wobei der Referenzselektor ein Steuersignal aufweist; mindestens eine Referenzwortleitung, wobei jede über das Steuersignal des Referenzselektors mit den Referenz-OTP-Zellen verbunden ist; und mindestens eine Referenzbitleitung, wobei jede mit mindestens einem Ende der Referenz-OTP-Zelle verbunden ist. Die Bitleitungen und die Referenzbitleitungen können vorgeladen werden und danach im Wesentlichen gleichzeitig entladen werden. Der Widerstand des OTP-Elements kann ermittelt werden, indem die Entladegeschwindigkeiten der Bitleitung und der Referenzbitleitung verglichen werden.
-
Als ein elektronisches System kann eine Ausführungsform zum Beispiel mindestens einen Prozessor und einen einmalprogrammierbaren resistiven Speicher (One-Time Programmable memory, OTP-Speicher) aufweisen, der funktionsfähig mit dem Prozessor verbunden ist. Der OTP-Speicher weist mindestens eine Vielzahl von OTP-Zellen zum Bereitstellen eines Datenspeichers auf. Jede der OTP-Zellen kann mindestens Folgendes aufweisen: ein einmalprogrammierbares Element (One-Time Programmable element, OTP-Element), das mit einem Selektor verbunden ist, der ein Aktivierungssignal aufweist; eine Vielzahl von Wortleitungen, die mit den Aktivierungssignalen des Selektors verbunden sind; eine Vielzahl von Bitleitungen, die mit einem ersten Ende der OTP-Zellen verbunden sind; mindestens eine Referenz-OTP-Zelle, die einen Referenz-OTP-Widerstand umfasst, der mit einem Referenzselektor verbunden ist, der ein Referenz-Aktivierungssignal aufweist; mindestens eine Referenzwortleitung, die mit dem Aktivierungssignal verbunden ist; und mindestens eine Referenzbitleitung, die mit mindestens einem ersten Ende der Referenz-OTP-Zelle verbunden ist. Sowohl die Bitleitung als auch die Referenzbitleitung sind in der Lage im Wesentlichen gleichzeitig durch eine Spannungsversorgungsleitung vorgeladen zu werden und auf eine andere Versorgungsspannung entladen zu werden. Der Widerstand des OTP kann ermittelt werden, indem die Entladegeschwindigkeiten der Bitleitung und der Referenzbitleitung verglichen werden.
-
Als ein Verfahren zum Betreiben eines einmalprogrammierbaren Speichers (One-Time Programmable memory, OTP-Speicher) kann eine Ausführungsform den OTP-Speicher betreiben, um zum Beispiel eine Datenspeicherung bereitzustellen. Der OTP-Speicher kann zum Beispiel Folgendes umfassen: eine Vielzahl von OTP-Zellen, wobei mindestens eine der OTP-Zellen eine Vielzahl von einem OTP-Element und einen Selektor aufweist, wobei das OTP-Element mit einem Selektor verbunden ist; eine Vielzahl von Wortleitungen, die mit den Aktivierungssignalen des Selektors der mindestens einen OTP-Zelle verbunden sind; eine Vielzahl von Bitleitungen, die mit mindestens einem ersten Ende der OTP-Zellen verbunden sind; mindestens eine Referenz-OTP-Zelle, wobei die mindestens eine Referenz-OTP-Zelle mindestens ein Referenz-OTP-Element aufweist, das mit einem Referenzselektor verbunden ist; mindestens eine Referenzwortleitung, die mit dem Aktivierungssignal des Referenzselektors der mindestens einen Referenz-OTP-Zelle verbunden ist; und mindestens eine Referenzbitleitung, die mit mindestens einem ersten Ende der Referenzwiderstandszelle verbunden ist. Das Verfahren kann zum Beispiel mindestens folgende Schritte aufweisen: Aufladen der Bitleitung und der Referenzbitleitung; im Wesentlichen gleichzeitiges Beenden des Aufladens der Bitleitung und der Referenzbitleitung; nachfolgendes Verbinden des OTP-Elements und des Referenz-OTP-Elements mit der Bitleitung bzw. der Referenzbitleitung; Überwachen einer Entladegeschwindigkeit der Bitleitung und der Referenzbitleitung, um einen vorbestimmten Spannungsschwellenwert zu erreichen; und Ermitteln eines Logikzustands für die mindestens eine der OTP-Zellen aufgrund der Entladegeschwindigkeiten der Bitleitung und der Referenzbitleitung.
-
Figurenliste
-
Die vorliegende Erfindung wird einfach verständlich durch die nachfolgenden detaillierten Beschreibungen in Zusammenhang mit den begleitenden Zeichnungen, bei denen gleiche Bezugszeichen gleiche strukturelle Elemente bezeichnen und in denen Folgendes dargestellt wird:
- 1 zeigt ein schematisches Schaltbild einer herkömmlichen programmierbaren resistiven Speichervorrichtung.
- 2 zeigt ein schematisches Schaltbild eines herkömmlichen Spannungsmessverstärkers.
- 3 zeigt ein schematisches Schaltbild eines weiteren herkömmlichen Spannungsmessverstärkers.
- 4(a) stellt ein schematisches Schaltbild eines Niedrigleistungsmessschaltkreises gemäß einer Ausführungsform dar.
- 4(b) stellt eine zeitabhängige Wellenform einer Spannung, die entladen wird, und eines Komparatorausgangs gemäß einer Ausführungsform dar.
- 5(a) stellt ein schematisches Schaltbild eines zeitbasierten Messschaltkreises gemäß einer Ausführungsform dar.
- 5(b) stellt eine zeitabhängige Wellenform von Entladekondensatorspannungen in einer Zelleneinheit und einer Referenzeinheit gemäß einer Ausführungsform dar.
- 5(c1) stellt gemäß einer Ausführungsform ein schematisches Schaltbild eines Teils eines PRE-Speichers dar, der ein zeitbasiertes Messen nutzt, wobei mindestens eine Referenzspalte verwendet wird.
- 5(c2) stellt gemäß einer weiteren Ausführungsform ein schematisches Schaltbild eines Teils eines PRE-Speichers dar, der ein zeitbasiertes Messen nutzt, wobei mindestens eine Referenzspalte verwendet wird.
- 5(d) stellt gemäß einer weiteren Ausführungsform ein schematisches Schaltbild eines Teils eines PRE-Speichers dar, der ein zeitbasiertes Messen nutzt, wobei Referenzreihen verwendet werden.
- 5(e) stellt ein schematisches Schaltbild eines Teils eines PRE-Speichers dar, der einen eigenzeitgesteuerten Schaltkreis zum Vorladen und Entladen nutzt.
- 6 ist ein Ablaufplan eines Verfahrens zum Umwandeln eines Widerstands in eine Zeit gemäß einer Ausführungsform.
- 7 ist ein Ablaufplan eines Verfahrens zum zeitbasierten Messen eines Widerstands gemäß einer Ausführungsform.
- 8 zeigt gemäß einer Ausführungsform ein Prozessorsystem mit mindestens einem programmierbaren resistiven Speicher, der einen Niedrigspannungs- und Niedrigstrommessschaltkreis verwendet.
-
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
-
Hier offenbarte Ausführungsformen verwenden ein Entladen von Kondensatoren durch ein programmierbares Widerstandselement (Programmable Resistance Element, PRE), um einen Programmierzustand zu beurteilen. Durch ein Vergleichen einer Entladezeit zum Erreichen einer vorbestimmten Spannung, kann ein Widerstand des PRE in einen Logikzustand umgewandelt werden. Die Entladezeit kann mit einer Entladezeit verglichen werden, die von einer separaten Einheit bereitgestellt werden, die einen Referenzwiderstand verwendet.
-
Das programmierbare resistive Element und ein Messschaltkreis können in einem Speicher mit einer programmierbaren resistiven Vorrichtung (Programmable Resistive Device memory, PRD-Speicher) enthalten sein. Optional können das programmierbare resistive Element und der Messschaltkreis in einem elektronischen System enthalten sein.
-
Die PRD kann eine einmalprogrammierbare Vorrichtung (One-Time Programmable device, OTP-Vorrichtung) wie zum Beispiel eine elektrische Sicherung (oder eine Anti-Sicherung) sein. Ein Strom, der durch ein OTP-Element fließt (z.B. indem ein Selektor eingeschaltet wird), kann das OTP-Element in einen hohen oder niedrigen Widerstandszustand programmieren oder brennen (abhängig entweder von der Sicherung oder der Anti-Sicherung). Die elektrische Sicherung kann eine Verbindungs- oder eine Kontakt-/Durchkontaktierungssicherung sein. Die Verbindungssicherung kann aus einem MOS-Gate, einem Polysilicium, einem Silicid, einem siliziertem Polysilicium, einem Metall, einer Metalllegierung, einer lokalen Verbindung, einem MOS-Gate oder einem thermisch isolierten aktiven Gebiet gefertigt sein. Die Kontakt- oder Durchkontaktierungssicherung kann aus einer einzigen oder einer Vielzahl von Kontakt- oder Durchkontaktierungsöffnungen zum Programmieren gefertigt sein. Die Anti-Sicherung kann aus einem Durchbruch eines MOS-Oxids oder eines Dielektrikums zwischen Leiterbahnen gefertigt sein. Die PRD kann auch eine andere Art von Speichervorrichtungen sein wie zum Beispiel ein MTP, ein PCRAM, ein RRAM, ein FeRAM und ein MRAM usw., die mehr als einmal programmiert werden können.
-
Alle MOS-Vorrichtungen in diesem Messschaltkreis werden als Schalter verwendet. Daher sind ihre Schwellenspannungen in Bezug auf die Versorgungsspannung nicht kritisch für den Betrieb des Schaltkreises. Somit kann ein Niedrigspannungs- und Niedrigstrommessen in einem Standard-CMOS-Logikprozess ohne zusätzliche Masken oder Prozessschritte zum Sparen von Kosten erreicht werden.
-
4(a) stellt ein schematisches Schaltbild eines Teils eines Niedrigleistungsmessschaltkreises 50 gemäß einer Ausführungsform dar. Der Messschaltkreis 50 weist einen Schalter 52 auf, der mit einer Versorgungsspannung VDD und durch einen Kondensator mit der Erdung 51 verbunden ist. Der Kondensator 51 ist mit einem Schalter 54 und danach über eine resistive Einheit 53 mit der Erdung verbunden. Der Kondensator 51 kann auf VDD aufgeladen werden, indem der Schalter 52 eingeschaltet und der Schalter 54 ausgeschaltet wird. Nachdem der Kondensator 51 vollständig aufgeladen ist, kann der Kondensator 51 entladen werden, indem der Schalter 54 eingeschaltet und der Schalter 52 ausgeschaltet wird. Somit kann die Spannung am Knoten A am Kondensator 51 gemäß einer RC-Zeitkonstante auf die Erdung entladen werden. Die RC-Zeitkonstante ist abhängig von dem Produkt aus einem Widerstand (R) und einer Kapazität (C). Da die Kapazität (C) des Kondensators 51 festgelegt werden kann, hängt die Entladegeschwindigkeit von dem Widerstand (R) der resistiven Einheit 53 ab.
-
4(b) stellt eine zeitabhängige Wellenform einer Spannung am Knoten B dar, die gemäß einer Ausführungsform entladen wird. Wenn der Widerstand der resistiven Einheit 53 einen größeren Widerstand als ein Referenzwiderstand aufweist, würde die Entladekurve wie 62 aussehen. Wenn umgekehrt der Widerstand der resistiven Einheit 53 einen kleineren Widerstand als der Referenzwiderstand aufweist, würde die Entladekurve wie 61 aussehen. Wenn eine halbe VDD (Vdd/2) die vorbestimmte Spannung ist, sind die Zeitverzögerungen ts und tl für die Kurven 61 bzw. 62 zum Erreichen der vorbestimmten Spannung wie sie in 4(b) als logische
-
Wellenformen 63 bzw. 64 gezeigt werden. Je größer der Widerstand ist, desto größer ist die Zeitverzögerung. In anderen Worten wandelt der Messschaltkreis 50 einen Widerstand in eine Zeit, wie in 4(b) gezeigt wird. Wenn ein (nicht gezeigter) Komparator mit dem Knoten B verbunden ist, können die Entladewellenformen von 61 und 62 nach einem Vergleich nach den Verzögerungszeiten ts bzw. tl auf VDD als logische Wellenformen 63 bzw. 64 angehoben werden. Durch ein Vergleichen der Verzögerungszeiten ts und tl mit einer Referenzverzögerungszeit kann der Widerstand der resistiven Einheit 53 ermittelt werden.
-
5(a) stellt einen Teil eines schematischen Schaltbilds eines zeitbasierten Messschaltkreises 100 gemäß einer Ausführungsform dar. Der zeitbasierte Messschaltkreis 100 weist eine Zelleneinheit 120 und eine Referenzeinheit 130 auf. Die Zelleneinheit 120 weist einen Kondensator 101 auf, der durch ein Ladedurchgangsgate 102 mit einer Versorgungsspannung VDD verbunden ist und mit einer Erdung verbunden ist. Der Kondensator 101 ist auch mit einem Entladedurchgangsgate 106 verbunden. Das Entladedurchgangsgate 106 ist mit einer programmierbaren resistiven Vorrichtung 103 verbunden. Die programmierbare resistive Vorrichtung 103 weist ein programmierbares resistives Element 104 auf, das mit einem Selektor 105 in Reihe geschaltet ist, der mit einer Erdung verbunden ist. Der Entladekondensator 101 ist auch mit einem Inverter 107 verbunden, der als ein Komparator oder als Logikzustandswandler dienen kann.
-
Die Referenzeinheit 130 weist einen Kondensator 111 auf, der durch ein Ladedurchgangsgate 112 mit einer Versorgungsspannung VDD verbunden ist und mit einer Erdung verbunden ist. Der Kondensator 111 ist auch mit einem Entladedurchgangsgate 116 verbunden. Das Entladedurchgangsgate 116 ist mit einer Referenzvorrichtung 113 verbunden. Die Referenzvorrichtung 113 weist ein Referenzelement 114 auf, das mit einem Selektor 115 in Reihe geschaltet ist, der mit einer Erdung verbunden ist. Der Kondensator 111 ist auch mit einem Inverter 117 verbunden, der als ein Komparator oder als ein Logikzustandswandler dienen kann. Der Ausgang der Inverter 107 und 117 kann mit einem Eingang bzw. einem Enable-Eingang eines Latchs (oder eines Flipflops) 108 verbunden sein. Der Ausgang QB des Latchs (oder Flipflops) 108 kann einen Logikzustand des PRE 104 in Bezug auf das Referenzelement 114 darstellen.
-
Der Betrieb eines zeitbasierten Messschaltkreises kann außerdem wie folgt ausgeführt sein. Die Zelleneinheit 120 weist den Kondensator 101 auf und die Referenzeinheit 130 weist den Kondensator 111 auf. Die Kondensatoren 101 und 111 weisen typischerweise die gleiche Kapazität C auf. Die Kondensatoren 101 und 111 können durch eine Aktivierung der CKB, welche die Ladedurchgangsgates 102 und 112 einschaltet, während die Entladedurchgangsgates 106 und 116 ausgeschaltet werden, bis in die Nähe von VDD aufgeladen werden. Wenn die Kondensatoren 101 und 111 nahezu vollständig aufgeladen sind, können die Ladedurchgangsgates 102 und 112 ausgeschaltet werden und die Entladedurchgangsgates 106 und 116 sowie die Selektoren 105 und 115 können eingeschaltet werden. Die Kondensatoren 101 und 111 werden dann jeweils durch den Widerstand des PRE 104 und des Referenzelements 114 entladen. Die Kondensatoren 101 und 111 sind auch mit den Invertern 107 bzw. 117 verbunden, die als Logikkomparatoren dienen, um Logikzustände zu erzeugen. Vor dem Entladen liegen die Ausgänge der Inverter 107 und 117 als Komparatoren alle auf 0. Wenn die Kondensatorspannungen unter die Auslösepunkte der Inverter 107 und 117 entladen wurden, werden die Ausgänge der Inverter 107 und 117 unabhängig voneinander auf 1 geändert. Wenn der Ausgang des Inverters 117 auf 1 geändert wird, wird der Latch (oder Flipflop) 108 eingeschaltet, um den Ausgang des Inverters 107 zu fixieren. Der Ausgang QB wird High sein, wenn der Widerstandswert des 104 in der Zelleneinheit 120 einen niedrigeren Widerstand als den Widerstand des Referenzelements 114 aufweist, andernfalls wird der Ausgang des Latchs (oder Flipflops) 108 Low sein.
-
5(b) stellt eine zeitabhängige Wellenform 200 der Kondensatorspannungen Bc und Br in der Zelleneinheit 120 bzw. der Referenzeinheit 130 gemäß einer Ausführungsform dar. Eine Kurve 202 zeigt das Entladen des Kondensators 111 in der Referenzeinheit 130. Wenn die Spannung am Knoten Br die Hälfte von VDD (Vdd/2) erreicht, die als Auslösepunkt des Inverters 117 eingestellt ist, geht der Ausgang des Inverters 117 auf High. Danach kann der Latch (oder Flipflop) 108 die Daten 1 oder 0 für die Kurven 201 bzw. 203 abhängig davon beibehalten, ob der Widerstand des PRE 104 in der Zelleneinheit 120 niedriger oder höher als der Widerstand des Referenzelements 114 ist. Die Wellenformen 211, 212 und 213 sind Komparatorausgaben von 201, 202 bzw. 203.
-
5(c1) stellt gemäß einer Ausführungsform der vorliegenden Erfindung ein schematisches Schaltbild eines Teils eines Blockschaltbilds 500 eines PRE-Makros dar, das den zeitbasierten Messschaltkreis enthält. Das schematische Schaltbild 500 weist eine Vielzahl von PRE-Zellen 510 auf, die als Anordnungen von n Reihen mal m Spalten und einer zusätzlichen Referenzspalte organisiert sind. Jede PRE-Zelle 510 weist ein PRE-Element 511 auf, das mit einem Selektor 512 verbunden ist. Ein Ende des PRE 510 ist mit einer Bitleitung (BL) in jeder Spalte verbunden und ist mit einem Y-Schreib-Durchgangsgate (Y-write Pass Gate, YWPG) 540 verbunden, das außerdem für ein Programmieren mit einem VDDP verbunden ist. Jede Bitleitung ist auch mit einem oder mehreren Y-Lese-Durchgangsgates (Y-Read Pass Gate (YRPG) 530 als Multiplexer mit jeder Datenleitung (DL) verbunden und danach ist jede DL mit einem entladenen Kondensator 535 und einem Komparator 540 verbunden. Bei einer weiteren Ausführungsform kann jede DL mit einer Vielzahl von Bitleitungen verbunden sein.
-
Außerdem ist ein zusätzlicher Referenzwiderstand 551 vorhanden, der in einer Referenzspalte mit der Referenzbitleitung (BLR) verbunden ist. Der Komparatorausgang der normalen Spalte kann mit einem Eingang D eines Latchs 550 verbunden werden, während der Komparatorausgang der Referenzspalte mit dem Enable-Eingang E des Latchs 550 verbunden werden kann. Es können (nicht gezeigte) PMOS-Pull-ups vorhanden sein, um vor dem Messen DL0 bis DLm-1 und DLR auf VDD vorzuladen. Während des Messens wird das Vorladen der DLs ausgeschaltet, YRPG und WL werden eingeschaltet, und die aus den DLi (i= 0, 1, ..., m-1) ausgewählte DL und die DLR werden durch das PRE-Element 511 bzw. den Referenzwiderstand 551 zur Erdung entladen. Wenn die DL- und die DLR-Spannung unter einen vorbestimmten Schwellenwert fallen, werden der Komparatorausgang Ci (i = 0, 1, ... m-1) und der CR den Logikzustand ändern. CR kann als ein Latch-Enable-Eingang verwendet werden zum Fixieren des einen oder der mehreren Ci (i = 0, 1, ... m-1), um zu ermitteln, ob der Widerstand des PRE-Elements größer oder kleiner als der Referenzwiderstand ist.
-
5(c2) stellt gemäß einer weiteren Ausführungsform ein schematisches Schaltbild eines Teils eines Blockschaltbilds 500'' eines PRE-Makros dar, das den zeitbasierten Messschaltkreis enthält. Das Blockschaltbild 500'' weist eine Vielzahl von PRE-Zellen 510'' auf, die als Anordnungen von n Reihen mal m Spalten und einer zusätzlichen Referenzspalte BLR organisiert sind. Jede PRE-Zelle 510'' weist ein PRE-Element 511'' auf, das mit einem Selektor 512'' verbunden ist‟. Das andere Ende des PRE 510'', das mit einer Bitleitung (BL) in jeder Spalte verbunden ist, ist mit einem Y-Schreib-Durchgangsgate (Y-write Pass Gate, YWPG) 540'' verbunden, das außerdem für ein Programmieren mit einem VDDP verbunden ist. Jede Bitleitung ist auch mit einem oder mehreren Y-Lese-Durchgangsgates (Y-Read Pass Gate YRPG) 530'' als Multiplexer mit einer einzigen Datenleitung (DL0) verbunden. Bei dieser Ausführungsform werden alle Bitleitungen auf eine einzige Datenleitung (DL0) gemultiplext. Wenn die DL0-Kapazität groß genug ist, kann auch der Entladekondensator 535'' weggelassen werden. Es ist ein zusätzlicher Referenzwiderstand 551'' vorhanden, der in der Referenzspalte mit der Referenzbitleitung BLR verbunden ist. Der Komparatorausgang der normalen Spalte wird mit einem Eingang D eines Latchs 550'' verbunden, während der Komparatorausgang der Referenzspalte mit dem Enable-Eingang E des Latchs 550" verbunden wird. Es können (nicht gezeigte) PMOS-Pull-ups vorhanden sein, um vor dem Messen DL0 und DLR auf VDD vorzuladen. Während des Messens wird das DLO/DLR-Vorladen ausgeschaltet, das YRPG 530'', das Referenz-YRPG 531'' und WL werden eingeschaltet, und die ausgewählte BLi (i= 0, 1, ... m-1) und die BLR werden durch das PRE-Element 511'' bzw. den Referenzwiderstand 551'' zur Erdung entladen. Wenn die DL0- und die DLR-Spannung unter einen vorbestimmten Schwellenwert fallen, ändern die Komparatorausgänge C0 und CR den Logikzustand. CR kann als ein Latch-Enable-Eingang verwendet werden zum Fixieren von C0, um zu ermitteln, ob der Widerstand des PRE-Elements größer oder kleiner als der Referenzwiderstand ist. Bei einigen Ausführungsformen kann ein Dummy-Referenzkondensator 536'' eingebaut werden, um mit dem Datenleitungskondensator 535'' übereinzustimmen.
-
Die zeitbasierten Messschaltkreise 500 und 500'', die in den 5(c1) bzw. 5(c2) gezeigt werden, sind eigenzeitgesteuerte Schaltkreise. Die Referenzspalte wird zum Beispiel ganz rechts platziert, sodass die Referenzzellen in jeder Wortleitung (WL) als Letztes eingeschaltet werden. Ein Dummy-YRPG 530" oder ein Referenz-YRPG 531" kann zum Übereinstimmen mit der Impedanz in den normalen Bitleitungen bzw. als ein Multiplexer platziert werden. Während des Entladens kann der Referenzkomparator 541'' die Enable-Eingangssignale aller Latches antreiben, um alle Zellendaten zu fixieren. Außerdem kann das Signal CR auch zum Abschalten der WL oder des YRPG verwendet werden, um beim Leistungsverbrauch zu sparen. Bei diesen Ausführungsformen können die Zeitverzögerungen der Zellen und der Referenzeinheiten genau nachverfolgt werden. Die Referenzzellen können statt in Spalten, wie in der 5(c1) oder 5(c2) gezeigt wird, auch in Reihen angeordnet werden.
-
5(d) stellt gemäß einer Ausführungsform ein schematisches Schaltbild eines Teils eines Blockschaltbilds 500' eines PRE-Makros dar, das den zeitbasierten Messschaltkreis enthält. Das Blockschaltbild 500' weist eine Vielzahl von PRE-Zellen 510" auf, die als Anordnungen von n Reihen mal m Spalten und zwei zusätzliche Referenzreihen WLRe und WLRo organisiert sind. Jede PRE-Zelle 510' weist ein PRE-Element 511' auf, das mit einem Selektor 512' verbunden ist. Ein Ende des PRE 510' kann mit einer Bitleitung (BL) in jeder Spalte verbunden werden und kann mit einem Y-Schreib-Durchgangsgate (Y-write Pass Gate, YWPG) 540' verbunden werden, das außerdem für ein Programmieren mit einem VDDP verbunden ist. Jede Bitleitung ist auch mit einem oder mehreren Y-Lese-Durchgangsgates (Y-Read Pass Gate YRPG) 530' als Multiplexer mit jeder Datenleitung (DL) verbunden und danach ist jede DL mit einem entladenen Kondensator 535' und einem Komparator 540' verbunden. Jede Wortleitung (WL) ist nur mit einer Hälfte der Zellen verbunden. Zum Beispiel sind die geraden WLs nur mit den geraden Spalten verbunden und die ungeraden WLs sind nur mit den ungeraden Spalten verbunden. Die zwei zusätzlichen Referenzwortleitungen WLRe und WLRo, die einen Referenzwiderstand in der Zelle aufweisen, sind in der gleichen Weise wie die normalen WLs verbunden. Wenn eine gerade WL eingeschaltet wird, wird die ungerade Referenz-WL auch eingeschaltet und umgekehrt. Wenn in einer Spalte eine Zelle eingeschaltet wird, wird auf diese Weise in der anderen Spalte eine Referenzzelle eingeschaltet, z.B. WLe und WLRo, die gleichzeitig eingeschaltet werden. Dies wird in einem Spaltenpaar Eigenreferenz genannt, d.h., dass Eine mit einer normalen Zelle in der geraden Spalte verbunden ist und die Andere mit einer Referenzzelle in einer ungeraden Spalte verbunden ist. Daher können die Komparatorausgänge verwendet werden zum Vergleichen der Zeitverzögerungen, um den Zellenwiderstand abhängig davon zu ermitteln, welche Einheit die VDD früher erreicht. Dies kann dadurch erfolgen, dass der Komparatorausgang der Zelleneinheit mit einem Latch-Eingang D und derjenige der Referenzeinheit mit einem Latch-Enable-Eingang E verbunden wird. Wenn zum Beispiel auf die gerade Zelle in C0 zugegriffen wird, wird C0 mit dem Latch-Eingang D verbunden und C1 wird mit dem Enable-Eingang E des Latchs 550' verbunden und umgekehrt. Ein anderer Latch 552' führt genau das Gegenteil aus. Die beiden Latches 550' und 552' werden außerdem in einem Ausgangsmultiplexer 580' gemultiplext, um die geeignete Ausgabe zum Erzeugen von Q0 und Q1 auszuwählen. Es sind (nicht gezeigte) PMOS-Pull-ups vorhanden, um vor dem Messen DL0 bis DLm-1 und DLR auf VDD vorzuladen. Während des Messens wird das Vorladen der DLs ausgeschaltet und ein YRPG und eine WL werden eingeschaltet. Zuletzt wird ein Paar DL durch das PRE-Element 511' bzw. den Referenzwiderstand 551' zur Erdung entladen. Wenn die DL-Spannungen unter einen vorbestimmten Schwellenwert fallen, ändert der Komparatorausgang eines Spaltenpaars die Logikzustände. Die Komparatorausgänge C0 und C1 sind mit einem Eingang und einem Enable-Eingang eines Latchs verbunden, um den PRE-Widerstand zu ermitteln. Bei dieser Ausführungsform können die Zellen- und Referenzzweige besser verfolgt werden als in der Referenzspaltenausführungsform, die in 5(c1) gezeigt wird. Die Referenzreihen können mehr als ein Paar sein, um unterschiedliche Referenzwiderstandspegel bereitzustellen, aus denen in anderen Ausführungsformen gewählt werden kann. Bei einer weiteren Ausführungsform kann die Anzahl von Latches in einem Spaltenpaar Eins mit einer geeigneten Logik zum Ermitteln einer geeigneten Zellen- und Referenzspalte sein, um den Latch-Eingang bzw. -Enable-Eingang zu interpretieren.
-
5(e) zeigt einen Teil eines Schaltkreises in einem Schaltbild 500''', um einen eigenzeitgesteuerten Schaltkreis ausführlicher darzustellen. Der Schaltkreis 500''' weist eine Vielzahl von Bitleitungen (BL), 570_0''' bis 570_m-1''' oder BL0 bis BLm-1 auf. Jede Bitleitung BL0 bis BLm-1 ist mit mindestens einem Y-Lese-Durchgangsgate (Y-Read Pass Gate, YRPG), 530_0''' bis 530_m-1''' als ein Multiplexer verbunden. Die Ausgänge der YRPGs werden mit mindestens einer Datenleitung (DL) verbunden. In diesem Schaltkreis sind die k Datenleitungen DL0 bis DLk-1 die Ausgänge der Multiplexer YRPGs 530_0''' bis 530_m-1''' zum Messen von Eingängen der Bitleitungen BL0 bis BLm-1. Jede Datenleitung ist mit mindestens einem Vorlade-PMOS 520''', einem Kondensator 535''' und einem Komparator 540_0''' bis 540_m-1 verbunden. Das Gleiche gilt für den Referenzzweig, der mindestens eine Referenzbitleitung BLR 571'', ein Referenz-YRPG 531''', eine Referenzdatenleitung DLR, einen Referenzkondensator 536''' und einen Referenzkomparator 541''' aufweist, die in ähnlichen Konfigurationen miteinander verbunden sind. Zum Beispiel ist der DLR mit dem Referenzkondensator 536''' und dem Referenzkomparator 541''' verbunden, der einen Ausgang CR aufweist. Der CR ist mit einem Eingang eines NOR 590" verbunden, wobei der Ausgang mit den Gates von PMOS-Pull-ups 520_0''' bis 520_k-1'' und einem Referenz-PMOS-Pull-up 521''' verbunden ist. Der andere Eingang des NOR 590''' ist mit der CKB verbunden, um alle PMOS-Pull-ups ein/auszuschalten. Der Ausgang CR des Referenzkomparators 541''' kann auch mit einem Eingang einer Vielzahl von NAND-Gattern 580_0''' bis 580_n-1''' verbunden werden, deren Ausgänge jeweils mit einer der Wortleitungen (WL), WL0 bis WLn-1 verbunden sind. Wie dargestellt, ist der andere Eingang der NAND-Gatter mit X Vordecodierern oder Decodierern wie zum Beispiel XPDi oder XPDj verbunden, wobei 0 <= i, ..., j <= n-1 ist. Der Einfachheit halber werden die Zellenanordnung und die Ausgangs-Latches nicht gezeigt.
-
Während des Vorladens sind alle XPDs und YRPGs 530_0'' bis 530_m-1'' und 531''' Low bzw. ausgeschaltet. DL0 bis DLk-1 und DLR können hoch auf VDD vorgeladen werden, indem CKB auf High gesetzt wird, um folglich alle PMOS-Pull-ups 520_0''' bis 520_k-1''' und 521''' einzuschalten. Während des Messens werden die ausgewählten X Vordecodierer XPDi (j = 0, 1, 2, ..., n-1) aktiviert, um eine ausgewählte Wortleitung WL 580_0''' bis 580_n-1''' einzuschalten. Und mindestens Eine der YRPGs, 530_0''' bis 530_m-1''' und der Referenz-YRPG 531''' wird auch eingeschaltet. Danach wird CKB auf Low gesetzt, um alle PMOS-Pull-ups, 520_0'' bis 520_k-1'' und 521''' auszuschalten. Infolgedessen können die Datenleitungen DL0 bis DLk-1 und die Referenzdatenleitung DLR durch das Zellen-PRE bzw. das Referenz-PRE entladen werden. Abhängig von dem Widerstand der Zellen-PREs und des Referenz-PRE können die Datenleitungen DL0 ... DLk-1 und DLR folglich mit unterschiedlichen Geschwindigkeiten entladen werden. Wenn die DLR-Spannung auf einen vorbestimmten Pegel oder zum Beispiel auf die Hälfte von VDD abfällt, wird der Referenzkomparator CR von Low auf High geschaltet. CR kann verwendet werden, um die Ausgänge C0 .... Ck-1 in den Latches zu fixieren, wobei C0, ... Ck-1 jeweils die Ausgänge der Komparatoren 540_0''' bis 540_k-1''' mit DL0 ... DLk-1 als Eingänge sind. Die Latches können auch so bereitgestellt werden, wie in 5(c1), 5(c2) und 5(d) gezeigt wird, aber hier der Einfachheit halber nicht gezeigt wird. Gleichzeitig deaktiviert CR die WL-Treiber 580_0''' bis 580_n-1''', um ein weiteres Entladen zu verhindern. CR kann auch das NOR 590''' zum Vorladen und zum Vorbereiten des nächsten Messzyklus einschalten. Somit muss das Vorladen der nächsten Messung nicht bei VSS beginnen, sodass Energie eingespart werden kann. Bei weiteren Ausführungsformen können die YRPGs auch ausgeschaltet werden, nachdem CR aktiviert wurde.
-
Die Schaltkreise in den 5(c1), 5(c2), 5(d) und 5(e) dienen zu anschaulichen Zwecken. Es können viele unterschiedliche, aber noch immer äquivalente Ausführungsformen existieren, die noch immer in den Umfang der vorliegenden Erfindung fallen. Die Anzahl der Reihen und der Spalten kann variieren. Die Anzahl der Datenleitungen und der Messeinheiten kann variieren. Ale Beispiele kann ein 1:1-Verhältnis von Bitleitungen zu Datenleitungen vorhanden sein oder es kann ein Verhältnis von 1 zu Vielen von Datenleitungen zu Bitleitungen vorhanden sein. Die Anzahl der Referenzreihen/Referenzspalten kann auch variieren. Die Referenzreihen/Referenzspalten können eine pro Reihe, eine pro Spalte, eine pro E/A-Einheit, eine pro Sektor oder können eine Gruppe von beliebigen Reihen/Spalten in einem Makro betragen. Die mit einer Wortleitung verbundenen Zellen können bei verschiedenen Ausführungsformen vollständig bestückt oder bis zur Hälfte bestückt sein. Der Selektor in der Zelle kann ein NMOS, ein PMOS, eine Diode, eine Kombination aus MOS und Diode oder bipolar usw. sein. Die PRE-Zellen, die 1R1T-Zellen sein können, wie oben erwähnt wurde, können eine BL aufweisen, die mit der Source des NMOS-Selektors verbunden ist, und die BL kann mit einem gemeinsam als YWPG genutzten NMOS in einer Spalte verbunden werden und kann außerdem mit VSS verbunden sein, während bei einer anderen Ausführungsform das andere Ende des PRE direkt mit VDDP verbunden sein kann.
-
Es kann mehr als ein Pegel oder kein Pegel des YWPG zwischen den BLs und VDDP zum Programmieren vorhanden sein. Es kann mehr als ein Pegel oder kein Pegel des YRPG zwischen den BLs und DLs zum Lesen vorhanden sein. Bei einer weiteren Ausführungsform können die zusätzlichen DL-Kondensatoren weggelassen werden, aber stattdessen ein intrinsisches BL- oder DL-Laden als Lade-/Entladekondensator verwendet werden. Bei einer weiteren Ausführungsform kann das Vergleichen von Zeitverzögerungen zwischen den Zellen- und Referenzeinheiten während einer Ladephase anstatt einer Entladephase ausgeführt werden.
-
Die zeitbasierten Messschaltkreise in den 5(a) bis 5(e) sind rein beispielhafte Ausführungsformen. Viele Änderungen und Variationen sind möglich. Die Durchgangsgates können als NMOS-, PMOS-, oder vollständige CMOS-Durchgangsgates verkörpert sein. Die Kondensatoren können aus einem MOS-Gate-Kondensator, einem Poly-Isolator-Poly-Kondensator (PIP-Kondensator), einem Metall-Isolator-Metall-Kondensator (MIM-Kondensator) oder einem anderen Typ von Kondensatoren gefertigt sein. Wenn ein MOS-Gate-Kondensator verwendet wird, werden dicke Oxid-E/A-Einheiten gegenüber den Core-Logikeinheiten bevorzugt, um Leckströme zu verringern. Die Vergleichseinheiten (z.B. Inverter oder ein beliebiges Logik-Gate) können als eine beliebige Art von Analogkomparatoren oder Messverstärkern, entweder als statische oder dynamische Komparatoren verkörpert werden. Die Vergleichseinheiten können auch eine Anordnung von Logik-Gates wie zum Beispiel Inverter oder Schmitt-Trigger sein, um den Ausgang umzuschalten, wenn der Eingang einen bestimmten Spannungspegel erreicht. Die für einen Vergleich verwendete Referenzspannung kann eine beliebige Spannung zwischen VDD und einer Erdung sein, obwohl die Hälfte von VDD (Vdd/2) eine geeignete Spannung ist. Die Durchgangsgates, z.B. die Durchgangsgates 106 und 116 in 5(a) können bei einigen Ausführungsformen weggelassen werden. Die Zeit zum Aufladen der Kondensatoren kann länger als die Entladezeit gemacht werden, um bei einigen Ausführungsformen den Spitzenstrom zu verringern, d.h., dass der Lade- oder Entladearbeitszyklus nicht bei 50 % liegen muss. Ein transparenter Latch (oder Flipflop) kann verwendet werden, um bei einigen Ausführungsformen die Ausgangsdaten zu fixieren. Es können viele unterschiedliche Varianten aber noch immer äquivalente Ausführungsformen existieren, die alle in den Umfang der vorliegenden Erfindung fallen.
-
Die 6 und 7 zeigen Ablaufpläne eines Verfahrens 300 für ein zeitbasiertes Messen von Widerständen bzw. ein Verfahren 400 für ein zeitbasiertes Lesen für einen programmierbaren resistiven Speicher gemäß bestimmten Ausführungsformen. Die Verfahren 300 und 400 werden im Zusammenhang mit einem programmierbaren resistiven Speicher wie zum Beispiel dem programmierbaren resistiven Speicher 500, 500", und 500''' in den 5(c1), 5(c2), 5(d) und 5(e) beschrieben. Außerdem wird ein Fachmann erkennen, dass mindestens ein Teil der Schritte, obwohl sie als ein Ablauf von Schritten beschrieben werden, in einer anderen Reihenfolge einschließlich gleichzeitig ausgeführt oder übersprungen werden können.
-
6 ist ein Ablaufplan eines Verfahrens 300 zum Umwandeln eines Widerstands in eine Zeit gemäß einer Ausführungsform. Im ersten Schritt 310 wird ein Kondensator, der eine Kapazität C aufweist, bis auf eine Versorgungsspannung wie zum Beispiel VDD aufgeladen. Im zweiten Schritt 320 wird der Kondensator durch eine resistive Vorrichtung entladen, die einen Widerstand R aufweist. Im dritten Schritt 325 wird eine feste Spannung als ein Referenzspannungspegel Vr bestimmt. Die feste Spannung kann zuvor bestimmt werden oder dann bestimmt werden, wenn es erforderlich ist. Im vierten Schritt 330 wird die Entladespannung mit dem Referenzspannungspegel vergleichen, um zu ermitteln, ob die Entladespannung den Referenzspannungspegel erreicht hat. Im fünften Schritt 340 wird die Zeit vom Beginn des Entladens der Kapazität C des Kondensators bis zum Ermitteln, dass die Entladespannung gleich dem Referenzspannungspegel ist oder darunter liegt, durch R * C ermittelt werden. Da die Kapazität C festgelegt ist, kann der Widerstandswert R entsprechend ermittelt werden.
-
7 ist ein Ablaufplan eines Verfahrens 400 zum zeitbasierten Messen eines Widerstands gemäß einer Ausführungsform. Das Verfahren 400 kann eine PRD-Zellen- und eine Referenzeinheit verwenden. Im Schritt 410 werden mindestens zwei Kondensatoren bis in die Nähe einer Versorgungsspannung VDD aufgeladen. Ein Kondensator ist Teil der PRD-Zelleneinheit und ein weiterer Kondensator ist Teil der Referenzeinheit. Im Schritt 420 werden die beiden Kondensatoren durch ein programmierbares resistives Element (PRE) bzw. ein Referenzelement entladen. Die PRE-Zelle enthält das PRE und die Referenzeinheit enthält das Referenzelement. Bei einer Umsetzung kann das Entladen durch ein Einschalten von Selektoren initiiert werden. Im Schritt 425 wird eine feste Referenzspannung bestimmt, um den Entladespannungspegel zu prüfen. Im Schritt 430 kann die feste Referenzspannung durch Komparatoren mit den Entladespannungspegel verglichen werden. Die Komparatorausgänge können unabhängig voneinander verändert werden, wenn die Spannungen unter die Referenzspannung entladen werden. Im Schritt 440 kann der Komparatorausgang der Referenzeinheit verwendet werden, um einen Latch (oder ein Flipflop) einzuschalten, wenn der Entladespannungspegel in der Referenzeinheit unter dem Referenzspannungspegel liegt. Im Schritt 450 wird der Komparatorausgang der PRD-Zelle als Eingang für den Latch (oder das Flipflop) verwendet. Im Schritt 460 ist der Ausgang des Latchs (oder des Flipflops) ein Logikzustand für den PRE-Widerstand. Im Schritt 470 wird das Entladen des Kondensators deaktiviert. Im Schritt 480 werden der Kondensator und der Referenzkondensator wieder vorgeladen, um für die nächste Messung vorbereitet zu werden.
-
8 zeigt ein Prozessorsystem 700 gemäß einer Ausführungsform. Das Prozessorsystem 700 kann gemäß einer Ausführungsform eine programmierbare resistive Vorrichtung 744 und einen zeitbasierten Messschaltkreis 742 in einem programmierbaren resistiven Speicher 740 aufweisen. Das Prozessorsystem 700 kann zum Beispiel zu einem Computersystem gehören. Das Computersystem kann eine zentrale Verarbeitungseinheit (Central Process Unit, CPU) 710 aufweisen, die über einen gemeinsamen Bus 715 mit zahlreichen Speicher- und peripheren Vorrichtungen wie zum Beispiel einer E/A-Einheit 720 einem Festplattenlaufwerk 730, einem CDROM 750, einem programmierbaren resistiven Speicher 740 und einem weiteren Speicher 760 kommuniziert. Der weitere Speicher 760 ist ein herkömmlicher Speicher wie zum Beispiel ein SRAM, DRAM oder ein Flashspeicher, die typischerweise in einer Speichersteuereinheit eine Schnittstelle zur CPU 710 aufweisen. Die CPU 710 ist im Allgemeinen ein Mikroprozessor, ein digitaler Signalprozessor oder eine andere programmierbare digitale Logikvorrichtung. Der programmierbare resistive Speicher 740 ist vorzugsweise als ein integrierter Schaltkreis aufgebaut, der eine Vielzahl von programmierbaren resistiven Vorrichtungen 744 in einer Speichermatrix und mindestens einen zeitbasierten Messschaltkreis 742 aufweist. Der programmierbare resistive Speicher 740 weist typischerweise durch eine einfache Schnittstellensteuerung oder durch eine Speichersteuereinheit eine Schnittstelle zur CPU 710 auf. Falls erwünscht, kann der programmierbare resistive Speicher 740 mit dem Prozessor zum Beispiel der CPU 710 in einem einzigen integrierten Schaltkreis kombiniert werden.
-
Wenn das PRE ein einmalprogrammierbares Element (One-Time Programmable element, OTP-Element) wie zum Beispiel eine elektrische Sicherung ist, kann ein Verfahren zum zuverlässigen Programmieren einer Sicherung die folgenden Schritte aufweisen: (a) Beginnen mit einer anfänglich niedrigen Programmspannung, um einen Teil eines OTP-Speichers zu programmieren und Erhöhen der Programmierspannung bis alle geplanten OTP-Zellen programmiert und erfolgreich geprüft sind, wodurch diese Spannung als eine untere Grenze der Programmierspannung gekennzeichnet wird, (b) kontinuierliches Erhöhen der Programmierspannung, um einen anderen Teil eines OTP-Speichers zu programmieren, bis mindestens eine OTP-Zelle, ob programmiert oder nicht, als fehlerhaft geprüft wird, wodurch diese Spannung als eine obere Grenze der Programmierspannung gekennzeichnet wird. Bei verschiedenen Ausführungsformen kann das schrittweise Programmieren des gleichen oder eines anderen nicht programmierten OTP-Speichers erfolgen. Außerdem kann die Programmierspannung angepasst werden, um das Programmierfenster zu kennzeichnen, indem die obigen Schritte (a) und (b) entsprechend wiederholt werden, bis eine untere Grenze, eine obere Grenze oder ein Programmierfenster (Spannungsbereich zwischen der oberen und der unteren Grenze) einen Zielwert erfüllt. Das Fenster zum zuverlässigen Programmieren einer elektrischen Sicherung wird folglich gefunden. Nach dem Kennzeichnen des Programmierfensters können die anderen OTP-Zellen mit einer Spannung zwischen der unteren und der oberen Grenze in mindestens einem Puls programmiert werden.
-
Die Erfindung kann in einem Teil oder einer Gesamtheit eines integrierten Schaltkreises in einer gedruckten Leiterplatte (Printed Circuit Board, PCB) oder in einem System (elektronisches System, Computersystem usw.) umgesetzt werden.
-
Der programmierbare resistive Speicher kann eine Sicherung, eine Anti-Sicherung oder ein neuartiger nichtflüchtiger Speicher sein. Die Sicherung kann eine silizierte oder nichtsilizierte Polysilicium-Sicherung, eine Metallsicherung, ein MOS-Gate, eine lokale Verbindung, eine thermisch isolierte Aktivbereichssicherung, eine Kontaktsicherung, eine Durchkontaktierungssicherung oder ein FinFET selbst sein. Die Anti-Sicherung kann eine Gate-Oxid-Durchbruch-Anti-Sicherung, eine Kontakt- oder Durchkontaktierungs-Anti-Sicherung mit zwischengelagerten Dielektrika sein. Der neuartige nichtflüchtige Speicher kann ein Magnet-RAM (MRAM), ein Phasenwechselspeicher (Phase Change Memory, PCM), ein RAM mit leitfähigen Brücken (Conductive Bridge RAM, CBRAM), ein ferroelektrischer RAM (FeRAM) oder ein resistiver RAM (RRAM) sein. Obwohl die Programmiermechanismen verschieden sind, können ihre Logikzustände durch unterschiedliche Widerstandswerte unterschieden werden. Der Halbleiter kann auch aus einem amorphen, einem Polysilicium- oder einem organischen Halbleiter-Dünnschichtsubstrat in sogenannten Dünnschicht-Transistor-Technologien (Thin-Film Transistor technologies, TFT-Technologien) anstatt den kristallinen Silicium-Technologien wie zum Beispiel Bulk- oder SOI-Technologien (Silicon-On-Insulator technologies) hergestellt werden.
-
Diese Anmeldung nimmt durch Bezugnahme auf: (1) Vorläufige U.S.-Patentanmeldung Nr.
62/485.895 , angemeldet am 14. April 2017 mit dem Titel „CIRCUIT AND SYSTEM OF ULTRA LOWVOLTAGE AND LOW CURRENT READ FOR PROGRAMMABLE RESISTIVE MEMORIES;“ und (2) U.S.-Patentanmeldung Nr.
15/953.422 , angemeldet am 14. April 2018 mit dem Titel „LOW POWER READ OPERATION FOR PROGRAMMABLE RESISTIVE MEMORIES.“
-
Die obige Beschreibung und Zeichnung sind als rein anschaulich für beispielhafte Ausführungsformen zu betrachten, welche die Merkmale und Vorteile der vorliegenden Erfindung verwirklichen. Veränderungen und das Ersetzen von spezifischen Prozessbedingungen und Strukturen können ausgeführt werden, ohne von dem Erfindungsgedanken und dem Umfang der vorliegenden Erfindung abzuweichen.
-
Die vielen Merkmale und Vorteile der vorliegenden Erfindung werden aus der niedergeschriebenen Beschreibung offensichtlich und somit ist es ein Ziel der angefügten Ansprüche, alle diese Merkmale und Vorteile der Erfindung abzudecken. Da dem Fachmann ohne weiteres zahlreiche Modifikationen und Änderungen einfallen, ist es nicht erwünscht die Erfindung auf den genauen Aufbau und die genaue Ausführung zu begrenzen, wie sie dargestellt und beschrieben wurden. Folglich sollten alle geeigneten Modifikationen und Äquivalenzen so betrachtet werden, dass sie in den Umfang der Erfindung fallen.
-
ZITATE ENTHALTEN IN DER BESCHREIBUNG
-
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
-
Zitierte Patentliteratur
-
- US 62/485895 [0047]
- US 15/953422 [0047]
