DE102021110976A1 - Nichtflüchtige speicherschaltung und verfahren - Google Patents

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Gu-Huan Li
Chen-Ming Hung
Yu-Der Chih
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Abstract

Eine Speicherschaltung enthält eine erste Bank von nichtflüchtigen Speichervorrichtungen (NVM-Vorrichtungen), mehrere erste Decoder, mehrere erste HV-Treiber, die den mehreren ersten Decodern entsprechen, und mehrere erste HV-Stromschalter. Ein erster HV-Stromschalter ist mit jedem HV-Treiber der mehreren ersten HV-Treiber gekoppelt und jeder Decoder ist eingerichtet, ein Freigabesignal zu erzeugen, das einer Spalte der ersten Bank von NVM-Vorrichtungen entspricht. Jeder HV-Treiber ist eingerichtet, als Reaktion auf ein Stromsignal des ersten HV-Stromschalters und auf das Freigabesignal des entsprechenden Decoders ein HV-Aktivierungssignal an der entsprechenden Spalte der ersten Bank von NVM-Vorrichtungen auszugeben.

Description

  • PRIORITÄTSANSPRUCH
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/148,800 , eingereicht am 12. Februar 2021, die durch Bezugnahme vollumfänglich hierin aufgenommen wird.
  • HINTERGRUND
  • Integrierte Schaltungen (ICs) umfassen gegebenenfalls nichtflüchtige Speicher (None Volatile Memory, NVM), bei denen die Daten nicht verloren gehen, wenn die IC ausgeschaltet wird. In einigen NVM-Anwendungen sind einmal programmierbare (One-Time Programmable, OTP) Speicherelemente so ausgelegt, dass sie einen logischen Anfangszustand aufweisen, der bei einem Programmieroperation irreversibel umgeschaltet werden kann. Eine Art von OTP-Speicher umfasst ein Anti-Fuse-Bit, das in eine IC unter Verwendung einer Schicht dielektrischen Materials (eines Oxid etc.) integriert ist, das mit anderen Schaltungselementen verbunden ist. Um ein Anti-Fuse-Bit zu programmieren, wird ein programmierendes elektrisches Feld über die dielektrische Materialschicht angelegt, um das dielektrische Material nachhaltig zu verändern (beispielsweise durchzubrechen) und so den Widerstand der dielektrischen Materialschicht zu verringern. Um den Zustand eines Anti-Fuse-Bits zu bestimmen, wird typischerweise eine Lesespannung, die niedriger als die Programmierspannung ist, an die dielektrische Materialschicht angelegt und ein resultierender Strom erfasst.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1A und 1B sind Diagramme einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 2 ist ein Diagramm einer Speichereinrichtung gemäß einigen Ausführungsformen.
    • 3A und 3B sind Diagramme von Dekodierschaltungen gemäß einigen Ausführungsformen.
    • 4 ist ein Diagramm eines Hochspannungstreibers (HV-Treibers) gemäß einigen Ausführungsformen.
    • 5A ist ein Diagramm einer Treiberschaltung gemäß einigen Ausführungsformen.
    • 5B ist ein Diagramm von Treiberschaltungsparametern gemäß einigen Ausführungsformen.
    • 6A ist ein Diagramm einer Treiberschaltung gemäß einigen Ausführungsformen.
    • 6B ist ein Diagramm von Treiberschaltungsparametern gemäß einigen Ausführungsformen.
    • 7A ist ein Diagramm einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 7B ist ein Diagramm von Speicherschaltungsparametern gemäß einigen Ausführungsformen.
    • 7C ist ein Diagramm einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 8 ist ein Flussdiagramm eines Verfahrens zur Durchführung einer Programmieroperation gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Implementierung verschiedener Merkmale des bereitgestellten Gegenstands. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten, Werte, Operationen, Materialien, Anordnungen oder dergleichen beschrieben. Dies sind natürlich nur Beispiele und sollen nicht einschränkend sein. Andere Komponenten, Werte, Operationen, Materialien, Anordnungen oder dergleichen sind denkbar. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vor.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „unten“, „über“, „oberhalb“, „oben“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen neben der in den Zeichnungen dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • In verschiedenen Ausführungsformen umfasst eine Speicherschaltung eine hierarchische Dualpath-Anordnung, die verwendet wird, um Hochspannungspegel (HV-Pegel) während einer Programmieroperation und einer Leseoperation zu verteilen, so dass nicht-ausgewählte NVM-Vorrichtungen in Bänken, die benachbart zu Vorrichtungstreiberschaltungen sind, ein jeweiliges HV-Aktivierungssignal erhalten, das entweder einen Niederspannungspegel (LV-Pegel) oder einen Massespannungspegel aufweist. Im Vergleich zu Ansätzen, bei denen NVM-Vorrichtungen in benachbarten, nicht-ausgewählten Bänken einen Programmierpegel und einen Lesespannungspegel während einer Programmieroperation und einer Leseoperation auf benachbarten ausgewählten Bänken erhalten, werden NVM-Vorrichtungsleckstrompegel reduziert, wodurch der Energieverbrauch verringert wird, und die HV-Belastungen werden reduziert, wodurch die Zuverlässigkeit der NVM-Vorrichtungen verbessert wird.
  • In einigen Ausführungsformen umfasst die hierarchische Dualpath-Anordnung HV-Stromschalter und HV-Treiber, die eingerichtet sind, HV-Aktivierungssignale zu erzeugen, indem ein Massesignal von einem Massespannungspegel auf einen Mittelspannungspegel (MV-Pegel) umgeschaltet wird, entweder durch Erfassen eines HV-Pegels oder basierend auf einer Verzögerungsschaltung. Im Vergleich zu Ansätzen, die das Umschalten eines Massesignals von einem Massespannungspegel auf einen Mittelspannungspegel nicht umfassen, können HV-Treiber weniger Kaskodentransistoren aufweisen, wodurch der Platzbedarf reduziert wird.
  • In einigen Ausführungsformen umfasst eine hierarchische Dualpath-Anordnung, in der HV-Stromschalter eingerichtet sind, HV-Pegel zu erfassen, eine Rückkopplungsanordnung, womit Entladezeiten während der Programmieroperationen der NVM-Vorrichtung gesteuert werden. Im Vergleich zu Ansätzen, die das Erkennen von HV-Pegeln zur Steuerung von Entladezeiten nicht umfassen, können solche Ausführungsformen den Leistungsbedarf reduzieren und Restspannungsschäden bei nachfolgenden Operationen vermeiden.
  • 1A und 1B sind Diagramme einer Speicherschaltung 100 gemäß einigen Ausführungsformen. 1A ist ein Blockdiagramm eines nicht einschränkenden Beispiels eines Layouts der Speicherschaltung 100 in der x-y-Ebene, angegeben durch die x-Achse und y-Achse, und 1B ist eine schematische Darstellung der Speicherschaltung 100.
  • 1A und 1B sind jeweils der Übersichtlichkeit halber vereinfacht dargestellt. In verschiedenen Ausführungsformen umfasst die Speicherschaltung 100 verschiedene Elemente zusätzlich zu den Elementen, die in 1A und 1B dargestellt sind, oder ist auf eine andere Weise so angeordnet, dass die nachstehend beschriebenen Operationen durchgeführt werden können.
  • Wie in 1A dargestellt, ist die Speicherschaltung 100 eine IC, die Speicherpartitionen 100A-100D, Bitleitungstreiber (BL) 100BL, eine globale HV-Schalterschaltung 100HV und eine Funktionsschaltung 100F aufweist. Jede Speicherpartition 100A-100D weist Speicherbänke 110U und 110D neben einer Treiberschaltung 100AC auf, die in einigen Ausführungsformen auch als eine Aktivierungsschaltung 110AC bezeichnet wird. Jede Speicherbank 110U und 110D weist ein Array 110AR und eine BL-Auswahlschaltung 110BS auf und jede Treiberschaltung 110AC weist eine Bankdekodierung 110DC auf.
  • Eine Speicherpartition, beispielsweise die Speicherpartition 100A-100D, ist ein Teil der Speicherschaltung 100, der eine Teilmenge von NVM-Vorrichtungen (in 1A nicht dargestellt) und benachbarte Schaltungen umfasst, die eingerichtet sind, bei Programmier- und Leseoperationen selektiv auf eine Teilmenge von NVM-Vorrichtungen zuzugreifen. In der in 1A dargestellten Ausführungsform umfasst die Speicherschaltung 100 insgesamt vier Partitionen. In verschiedenen Ausführungsformen umfasst die Speicherschaltung 100 eine Gesamtzahl von Partitionen, die größer oder kleiner als vier ist.
  • Der BL-Treiber 100BL ist eine elektronische Schaltung, die eingerichtet ist, den Zugriff auf einen oder mehrere elektrische Pfade, beispielsweise Bitleitungen, zu jeder NVM-Vorrichtung der jeweiligen Speicherbank 110U oder 110D jeder der Speicherpartitionen 100A-100D zu steuern, beispielsweise indem ein oder mehrere Steuersignale erzeugt werden. In einigen Ausführungsformen umfasst der BL-Treiber 100BL eine Erfassungsschaltung (nicht dargestellt), beispielsweise einen Leseverstärker, der eingerichtet ist, einen absoluten und/oder relativen Spannungspegel und/oder Strompegel eines oder mehrerer Signale zu bestimmen, die von einer ausgewählten NVM-Vorrichtung empfangen sind.
  • Die globale HV-Schalterschaltung 100HV ist eine elektronische Schaltung, die eingerichtet ist, HV-Stromsignale, die jeweils einen Spannungspegel VPP (in 1 nicht dargestellt) aufweisen, welcher einer Programmieroperation auf einer NVM-Vorrichtung entspricht, und einen Spannungspegel VRD auszugeben, der einer Leseoperation auf einer NVM-Vorrichtung entspricht, wobei der Spannungspegel VPP einen größeren Wert aufweist als der Spannungspegel VRD. Wie nachstehend mit Bezug auf 1B erläutert, umfasst die globale HV-Schalterschaltung 100HV einen ersten und einen zweiten globalen HV-Stromschalter (in 1A nicht dargestellt), die jeweils eingerichtet sind, das HV-Stromsignal mit den Spannungspegeln VPP und VRD an die entsprechende Speicherbank 110U oder 110D jeder der Speicherpartitionen 100A-100D auszugeben.
  • Die Funktionsschaltung 100F ist eine elektronische Schaltung, die eingerichtet ist, einige oder alle Programmier- und Leseoperationen auf jeder der Speicherpartitionen 100A-100D zu steuern, beispielsweise durch Erzeugen und/oder Ausgeben eines oder mehrerer Steuersignale und/oder Freigabesignale. In einigen Ausführungsformen umfasst die Funktionsschaltung 100F eine Steuerschaltung (nicht dargestellt). In verschiedenen Ausführungsformen umfasst die Funktionsschaltung 100F eine oder mehrere analoge Schaltungen, die eingerichtet sind, eine Schnittstelle zu den Speicherpartitionen 100A-100D zu bilden, die Programmierung von Daten in einer oder mehreren NVM-Vorrichtungen zu bewirken und/oder von einer oder mehreren NVM-Vorrichtungen empfangene Daten in einer oder mehreren Schaltungsoperationen zu verwenden. In einigen Ausführungsformen umfasst die Funktionsschaltung 100F eine oder mehrere globale Adressdekodierschaltungen oder Vordekodierschaltungen (in 1A nicht dargestellt), die eingerichtet sind, ein oder mehrere Adresssignale, beispielsweise die Adresssignale 100AD wie in 1B dargestellt, an die Aktivierungsschaltung 110AC jeder der Speicherpartitionen 100A-100D auszugeben.
  • Jede der Treiberschaltungen 110AC ist eine elektronische Schaltung, die die entsprechende Bankdekodierschaltung 110DC aufweist, welche eingerichtet ist, das eine oder die mehreren Adressensignale zu empfangen und Freigabesignale zu erzeugen, die benachbarten Teilmengen von NVM-Vorrichtungen entsprechen, welche durch das eine oder die mehreren Adressensignale identifiziert werden. In einigen Ausführungsformen entsprechen die benachbarten Teilmengen von NVM-Vorrichtungen Spalten von NVM-Vorrichtungen. In einigen Ausführungsformen ist jede Bankdekodierschaltung 110DC eingerichtet, jedes Freigabesignal als ein komplementäres Paar von Freigabesignalen zu erzeugen. Wie nachstehend mit Bezug auf 1 und 3A-3B beschrieben, ist jede Bankdekodierschaltung 110DC in verschiedenen Ausführungsformen eingerichtet, jedes Freigabesignal entsprechend einer oder beiden benachbarten Speicherbänken 110U oder 110D der jeweiligen Speicherpartition 100A-100D zu erzeugen.
  • Jede Treiberschaltung 110AC umfasst jeweilige Signalerzeugungsschaltungen (in 1A nicht dargestellt), die eingerichtet sind, Aktivierungssignale als Reaktion auf die jeweiligen Freigabesignale zu erzeugen und die Aktivierungssignale an die benachbarten Speicherbänke 110U und 110D der entsprechenden Speicherpartition 100A-100D auszugeben. Wie nachstehend mit Bezug auf 1B erläutert, enthält jede Treiberschaltung 110AC einen HV-Stromschalter und mehrere HV-Treiber, die der benachbarten Speicherbank 110U entsprechen, und einen HV-Stromschalter und mehrere HV-Treiber, die der benachbarten Speicherbank 110D entsprechen. Jede Treiberschaltung 110AC ist somit eingerichtet, mehrere erste HV-Aktivierungssignale an die benachbarte Speicherbank 110U auszugeben als Reaktion auf entsprechende Freigabesignale und ein erstes Stromsignal, das von dem zugehörigen HV-Stromschalter empfangen wird, und mehrere zweite HV-Aktivierungssignale an die benachbarte Speicherbank 110D auszugeben als Reaktion auf entsprechende Freigabesignale und ein zweites Stromsignal, das von dem zugehörigen HV-Stromschalter empfangen wird.
  • Jede der Speicherbänke 110U und 110D umfasst die zugehörige BL-Auswahlschaltung 110BS, die eingerichtet ist, selektiv auf eine oder mehrere Bitleitungen (nicht dargestellt) zuzugreifen, welche mit benachbarten Teilmengen von NVM-Vorrichtungen des jeweiligen Arrays 110AR gekoppelt sind, als Reaktion auf den BL-Treiber 100BL, beispielsweise basierend auf einem oder mehreren BL-Steuersignalen. In einigen Ausführungsformen entsprechen die benachbarten Teilmengen von NVM-Vorrichtungen Reihen von NVM-Vorrichtungen.
  • Jede der Speicherbänke 110U und 110D umfasst das zugehörige Array 110AR mit NVM-Vorrichtungen 112, wie nachstehend mit Bezug auf 1B erläutert, die für einen Zugriff durch die benachbarte BL-Auswahlschaltung 110BS und die benachbarte Treiberschaltung 110AC, welche wie vorstehend erläutert konfiguriert sind, bei Programmier- und Leseoperationen eingerichtet sind.
  • Die NVM-Vorrichtung 112 ist eine elektrische, elektromechanische, elektromagnetische oder andere Vorrichtung, die eingerichtet ist, Bitdaten zu speichern, welche durch logische Zustände dargestellt werden. Bei einer Schreiboperation kann mindestens ein logischer Zustand einer NVM-Vorrichtung 112 programmiert werden und bei einer Leseoperation kann dieser erfasst werden. In einigen Ausführungsformen entspricht ein logischer Zustand einem Spannungspegel einer elektrischen Ladung, die in einer bestimmten NVM-Vorrichtung 112 gespeichert ist. In einigen Ausführungsformen entspricht ein logischer Zustand einer physikalischen Eigenschaft, wie beispielsweise einem Widerstand oder einer magnetischen Ausrichtung, einer Komponente einer bestimmten NVM-Vorrichtung 112.
  • In verschiedenen Ausführungsformen umfassen die NVM-Vorrichtungen 112 eine oder mehrere OTP-Speichervorrichtungen, wie beispielsweise elektronische Fuse- (eFuse) oder Anti-Fuse-Vorrichtungen, Flash-Speichervorrichtungen, RAM-Vorrichtungen (Random Access Memory), resistive RAM-Vorrichtungen, ferroelektrische RAM-Vorrichtungen, magnetoresistive RAM-Vorrichtungen, löschbare programmierbare Festwertspeicher (EPROM), elektrisch löschbare programmierbare Festwertspeicher (EEPROM) oder dergleichen. In einigen Ausführungsformen ist eine NVM-Vorrichtung 112 eine OTP-Speichervorrichtung, einschließlich einer oder mehrerer OTP-Vorrichtungen 200, wie nachstehend mit Bezug auf 2 beschrieben.
  • In 1B umfasst die schematische Darstellung der Speicherschaltung 100 repräsentative Merkmale einer einzelnen Speicherpartition 100A und repräsentative Merkmale eines Teils jeder der entsprechenden Instanzen der Speicherbänke 110U und 110D und der Treiberschaltung 110AC innerhalb der Speicherpartition 100A. Jede Instanz der Speicherbänke 110U und 110D enthält die jeweilige Instanz des Arrays 110AR einschließlich mehrerer benachbarter Teilmengen von Speichervorrichtungen 112, wobei jede benachbarte Teilmenge in 1B als eine einzelne Instanz von Speichervorrichtungen 112 dargestellt ist. In einigen Ausführungsformen entspricht jede benachbarte Teilmenge der Speichervorrichtungen 112 einer Spalte von Speichervorrichtungen 112 eines bestimmten Arrays 110AR. Der BL-Treiber 100BL, die Bitleitungsauswahlschaltungen 110BS und die Bitleitungen sind in 1B der Übersichtlichkeit halber nicht dargestellt.
  • Die Funktionsschaltung 100F umfasst einen globalen Decoder (nicht abgebildet), der mit jeder Instanz der Treiberschaltung 110AC gekoppelt ist, die einer Speicherpartition 100A-100D entspricht. Die globale HV-Schalterschaltung 100HV umfasst globale HV-Stromschalter HVSU und HVSD, die jeweils mit jeder Instanz der Treiberschaltung 110AC gekoppelt sind.
  • Zwei oder mehr Schaltungselemente werden als gekoppelt betrachtet, basierend auf einer oder mehreren direkten Signalverbindungen und/oder einer oder mehreren indirekten Signalverbindungen, die eine oder mehrere logische Vorrichtungen, beispielsweise einen Inverter oder ein Logikgate, zwischen den zwei oder mehreren Schaltungselementen umfassen. In einigen Ausführungsformen kann die Signalkommunikation zwischen den zwei oder mehr gekoppelten Schaltungselementen durch die eine oder mehrere Logikvorrichtungen modifiziert werden, beispielsweise invertiert oder mit Bedingungen verknüpft werden.
  • Jede Instanz der Treiberschaltung 110AC umfasst einen HV-Stromschalter HVPSU, der mit dem globalen HV-Stromschalter HVSU gekoppelt ist, und einen HV-Stromschalter HVPSD, der mit dem globalen HV-Stromschalter HVSD gekoppelt ist. Jede Instanz des HV-Stromschalters HVPSU ist somit eingerichtet, ein HV-Stromsignal HVU von dem globalen HV-Stromschalter HVSU zu empfangen, und jede Instanz des HV-Stromschalters HVPSD ist somit eingerichtet, ein HV-Stromsignal HVD von dem globalen HV-Stromschalter HVSD zu empfangen.
  • Jeder Teil jeder Treiberschaltung 110AC umfasst einen entsprechenden Teil der Bankdekodierschaltung 110DC, der mit dem globalen Decoder und mit den entsprechenden benachbarten Teilmengen der Speichervorrichtungen 112 jeder der Speicherbänke 110U und 110D gekoppelt ist. Jeder Teil jeder Treiberschaltung 110AC umfasst ferner zwei Instanzen eines HV-Treibers HVDR. Eine Instanz des HV-Treibers HVDR ist mit dem HV-Stromschalter HVPSU, dem Teil der Bankdekodierschaltung 110DC und der benachbarten Teilmenge von Speichervorrichtungen 112 der Speicherbank 110U gekoppelt. Die andere Instanz des HV-Treibers HVDR ist mit dem HV-Stromschalter HVPSD, dem Teil der Bankdekodierschaltung 110DC und der benachbarten Teilmenge der Speichervorrichtungen 112 der Speicherbank 110D gekoppelt.
  • Jeder Teil der Bankdekodierschaltung 110DC ist somit eingerichtet, ein oder mehrere Adressensignale 100AD von dem globalen Decoder zu empfangen. Jede Instanz des HV-Treibers HVDR, die der Speicherbank 110U entspricht, ist somit eingerichtet, ein Stromsignal PSU und ein Massesignal AGU von dem HV-Stromschalter HVPSU und ein Freigabesignal ENU von dem Teil der Bankdekodierschaltung 110DC zu empfangen. Jede Instanz des HV-Treibers HVDR, die der Speicherbank 110D entspricht, ist somit eingerichtet, ein Stromsignal PSD und ein Massesignal AGD von dem HV-Stromschalter HVPSD und ein Freigabesignal END von dem Teil der Bankdekodierschaltung 110DC zu empfangen.
  • Jede Teilmenge der Speichervorrichtungen 112 der Speicherbank 110U ist somit eingerichtet, ein Aktivierungssignal WLRU von dem entsprechenden Teil der Bankdekodierschaltung 110DC und ein HV-Aktivierungssignal WLPU von dem entsprechenden HV-Treiber HVDR zu empfangen, und jede Teilmenge der Speichervorrichtungen 112 der Speicherbank 110D ist somit eingerichtet, ein Aktivierungssignal WLRD von dem entsprechenden Teil der Bankdekodierschaltung 110DC und ein HV-Aktivierungssignal WLPD von dem entsprechenden HV-Treiber HVDR zu empfangen.
  • Jeder der globalen HV-Stromschalter HVSU und HVSD ist eine elektronische Schaltung, die mindestens eine Schaltvorrichtung (in 1B nicht dargestellt) aufweist und eingerichtet ist, das entsprechende HV-Stromsignal HVU oder HVD mit den Spannungspegeln VPP und VRD zu erzeugen, die den jeweiligen Programmier- und Leseoperationen auf den NVM-Vorrichtungen 112 entsprechen. In verschiedenen Ausführungsformen ist jeder der globalen HV-Stromschalter HVSU und HVSD eingerichtet, das entsprechende HV-Stromsignal HVU oder HVD auszugeben, das entweder eine positive oder negative Polarität bezüglich eines Massespannungspegels aufweist.
  • Im Betrieb ist der globale HV-Stromschalter HVSU eingerichtet, ein HV-Stromsignal HVU zu erzeugen, das einen Spannungspegel VPP als Reaktion auf ein erstes Freigabesignal (nicht gezeigt) aufweist, welches angibt, dass die Programmieroperation auf einer NVM-Vorrichtung in einer der Speicherbänke 110U durchgeführt wird, und das ansonsten einen Spannungspegel VRD aufweist. Der globale HV-Stromschalter HVSD ist eingerichtet, ein HV-Stromsignal HVD zu erzeugen, das einen Spannungspegel VPP als Reaktion auf ein zweites Freigabesignal (nicht dargestellt) aufweist, welches anzeigt, dass die Programmieroperation auf einer NVM-Vorrichtung in einer der Speicherbänke 110D durchgeführt wird, und das ansonsten einen Spannungspegel VRD aufweist. In einigen Ausführungsformen werden das erste und das zweite Freigabesignal von der Funktionsschaltung 100F empfangen.
  • In einigen Ausführungsformen sind die globalen HV-Stromschalter HVSU und HVSD ein gleicher globale HV-Stromschalter, der eingerichtet ist, die HV-Stromsignale HVU und HVD als ein gleiches HV-Stromsignal zu erzeugen, wobei das gleiche HV-Stromsignal den Spannungspegel VPP aufweist als Reaktion auf ein einzelnes Freigabesignal, das beispielsweise von der Funktionsschaltung 100F empfangen wird und angibt, dass die Programmieroperation auf einer NVM-Vorrichtung in einer der Speicherbänke 110U oder 110D durchgeführt wird, und ansonsten den Spannungspegel VRD aufweist.
  • In einigen Ausführungsformen ist jeder der globalen HV-Stromschalter HVSU und HVSD eingerichtet, das jeweilige HV-Stromsignal HVU oder HVD mit einem Spannungspegel VPP von 3 V bis 8 V zu erzeugen. In einigen Ausführungsformen ist jeder der globalen HV-Stromschalter HVSU und HVSD eingerichtet, das entsprechende HV-Stromsignal HVU oder HVD mit einem Spannungspegel VPP von 4 V bis 6 V zu erzeugen. In einigen Ausführungsformen ist jeder der globalen HV-Stromschalter HVSU und HVSD eingerichtet, das entsprechende HV-Stromsignal HVU oder HVD mit einem Spannungspegel VPP von etwa 4,8 V zu erzeugen.
  • In einigen Ausführungsformen ist jeder der globalen HV-Stromschalter HVSU und HVSD eingerichtet, das entsprechende HV-Stromsignal HVU oder HVD mit einem Spannungspegel VRD von 0,8 V bis 3 V zu erzeugen. In einigen Ausführungsformen ist jeder der globalen HV-Stromschalter HVSU und HVSD eingerichtet, das entsprechende HV-Stromsignal HVU oder HVD mit einem Spannungspegel VRD von etwa 1,35 V zu erzeugen.
  • In einigen Ausführungsformen umfasst ein globaler HV-Stromschalter HVSU und/oder HVSD einen globalen HV-Stromschalter 750, wie nachstehend mit Bezug auf 7A-7C beschrieben.
  • Jede Instanz des HV-Stromschalters HVPSU und HVPSD ist eine elektronische Schaltung, die mindestens eine Schaltvorrichtung (in 1B nicht dargestellt) aufweist und eingerichtet ist, als Reaktion auf das HV-Freigabesignal das entsprechende HV-Stromsignal HVU oder HVD, ein MV-Stromsignal, ein LV-Stromsignal und ein HV-Freigabesignal (in 1B nicht dargestellt) zu empfangen und entsprechende Strom/Masse-Signale PSU/AGU oder PSD/AGD mit einem ersten oder einem zweiten Paar von Spannungspegeln zu erzeugen.
  • Ein MV-Stromsignal ist ein Stromsignal, der einen vorbestimmten MV-Pegel zwischen dem Spannungspegel VPP und dem Massespannungspegel aufweist. In einigen Ausführungsformen liegt der vorbestimmte MV-Pegel zwischen den Spannungspegeln VPP und VRD. In einigen Ausführungsformen weist eine Differenz zwischen dem Spannungspegel VPP und dem vorbestimmten MV-Pegel einen Wert auf, der so konfiguriert ist, dass eine Überbeanspruchung von Transistoren in dem HV-Treiber HVDR vermieden wird, beispielsweise der Transistoren P1, P2, N4 und N5 eines HV-Treibers 400, wie nachstehend mit Bezug auf 4 erläutert.
  • In einigen Ausführungsformen weist der vorbestimmte MV-Pegel einen Wert von 2,5 V bis 3 V auf. In einigen Ausführungsformen beträgt der vorbestimmte MV-Pegel etwa 2,7 V.
  • Ein NS-Stromsignal ist ein Stromsignal, der einen vorbestimmten NS-Pegel zwischen dem Spannungspegel VRD und dem Massespannungspegel aufweist. In einigen Ausführungsformen ist das NS-Stromsignal eine Stromversorgungsspannung der Speicherschaltung 100. In einigen Ausführungsformen entspricht der vorbestimmte LV-Pegel einem logischen High-Zustand verschiedener Signale, wie beispielsweise einem Freigabesignal, der Speicherschaltung 100 und der Massespannungspegel entspricht einem logischen Low-Zustand der verschiedenen Signale.
  • In einigen Ausführungsformen weist der vorgegebene LV-Pegel einen Wert von 0,8 V bis 1,8 V auf. In einigen Ausführungsformen beträgt der vorgegebene NS-Pegel etwa 1,2 V.
  • Das HV-Freigabesignal ist eingerichtet, einen ersten logischen Zustand aufzuweisen, der keiner der NVM-Vorrichtungen 112 in der jeweiligen Speicherbank 110U oder 110D entspricht, auf welche bei einer Programmier- oder Leseoperation zugegriffen wird, und einen zweiten logischen Zustand aufzuweisen, der einer NVM-Vorrichtung 112 in der entsprechenden Speicherbank 110U oder 110D entspricht, auf welche bei einer Programmier- oder Leseoperation zugegriffen wird. In einigen Ausführungsformen wird das HV-Freigabesignal von der Funktionsschaltung 100F empfangen.
  • Im Betrieb ist jede Instanz des HV-Stromschalters HVPSU und HVPSD eingerichtet, als Reaktion auf das HV-Freigabesignal, das den ersten logischen Zustand aufweist, das entsprechende Stromsignal PSU oder PSD mit einem Spannungspegel des NS-Stromsignals und das entsprechende Massesignal AGU oder AGD mit dem Massespannungspegel zu erzeugen. Jede Instanz des HV-Stromschalters HVPSU und HVPSD ist eingerichtet, als Reaktion auf das HV-Freigabesignal, das einen zweiten logischen Zustand aufweist, das entsprechende Stromsignal PSU oder PSD mit dem Spannungspegel VPP oder VRD des jeweiligen HV-Stromsignals HVU oder HVD zu erzeugen.
  • Als Reaktion darauf, dass das HV-Freigabesignal den zweiten logischen Zustand aufweist, ist jede Instanz des HV-Stromschalters HVPSU und HVPSD eingerichtet, ein entsprechendes Massesignal AGU oder AGD zu erzeugen, das entweder den Massespannungspegel oder einen Spannungspegel des MV-Stromsignals aufweist, welches ferner auf dem Spannungspegel des jeweiligen HV-Stromsignals HVU oder HVD basiert. Jede Instanz der HV-Stromschalter HVPSU und HVPSD ist eingerichtet, ein entsprechendes Massesignal AGU oder AGD zu erzeugen, das den Spannungspegel des MS-Stromsignals aufweist, wenn das jeweilige HV-Stromsignal HVU oder HVD den Spannungspegel VPP aufweist, und das den Massespannungspegel aufweist, wenn das jeweilige HV-Stromsignal HVU oder HVD den Spannungspegel VRD aufweist.
  • In einigen Ausführungsformen umfasst der HV-Stromschalter HVPSU und/oder HVPSD eine Erfassungsschaltung, die eingerichtet ist, die Erzeugung des jeweiligen Massesignals AGU oder AGD basierend auf der Erfassung des Spannungspegels des entsprechenden HV-Stromsignals HVU oder HVD zu steuern. In einigen Ausführungsformen umfasst ein HV-Stromschalter HVPSU und/oder HVPSD einen HV-Stromschalter 500 wie nachstehend mit Bezug auf 5A und 5B erläutert, oder einen HV-Stromschalter 700 wie nachstehend mit Bezug auf 7A-7C erläutert.
  • In einigen Ausführungsformen umfasst ein HV-Stromschalter HVPSU und/oder HVPSD eine Verzögerungs- und Pegelverschiebungsschaltung, die eingerichtet ist, die Erzeugung des jeweiligen Massesignals AGU oder AGD basierend auf dem HV-Freigabesignal und einem oder mehreren zusätzlichen Signalen zu steuern. In einigen Ausführungsformen umfasst ein HV-Stromschalter HVPSU und/oder HVPSD einen HV-Stromschalter 600 wie nachstehend mit Bezug auf 6A und 6B erläutert.
  • Die Bankdekodierschaltung 110DC ist eine elektronische Schaltung, in der jeder Teil ein oder mehrere Logikgates (nicht dargestellt) aufweist, die eingerichtet sind, als Reaktion auf Adressensignale 100AD entsprechende Freigabesignale ENU und END zu erzeugen. Jeder Teil der Bankdekodierschaltung 110DC ist eingerichtet, die jeweiligen Freigabesignale ENU und END zu erzeugen, die logische Zustände aufweisen, die konfiguriert sind, um zu bewirken, dass die entsprechenden Teilmengen von NVM-Vorrichtungen 112, welche durch die Adressensignale 100AD identifiziert werden, bei Programmier- und Leseoperationen aktiviert werden. In einigen Ausführungsformen ist jeder Teil der Bankdekodierschaltung 110DC eingerichtet, die jeweiligen Freigabesignale ENU und END als komplementäre Paare zu erzeugen, wobei jedes Paar in 1B als ein Freigabesignal ENU oder END dargestellt ist.
  • In der in 1B dargestellten Ausführungsform ist jeder Teil der Bankdekodierschaltung 110DC eingerichtet, ein Aktivierungssignal WLRU zu erzeugen und an die entsprechende Teilmenge der NVM-Vorrichtungen 112 der Speicherbank 110U auszugeben, und ein Aktivierungssignal WLRD zu erzeugen und an die entsprechende Teilmenge der NVM-Vorrichtungen 112 der Speicherbank 110D auszugeben. Jeder Teil der Bankdekodierschaltung 110DC ist eingerichtet, jedes Aktivierungssignal WLRU und WLRD mit logischen Zuständen auszugeben, die konfiguriert sind, um die entsprechende Teilmenge der NVM-Vorrichtungen 112 bei Programmier- und Leseoperationen gemäß den logischen Zuständen der jeweiligen Freigabesignale ENU und END zu aktivieren. In einigen Ausführungsformen ist jeder Teil der Bankdekodierschaltung 110DC eingerichtet, das Aktivierungssignal WLRU als ein gleiches Signal wie einige oder alle Freigabesignale ENU zu erzeugen und auszugeben, und das Aktivierungssignal WLRD als ein gleiches Signal wie einige oder alle Freigabesignale END zu erzeugen und auszugeben.
  • In einigen Ausführungsformen umfasst jede Treiberschaltung 110AC die Teile der Bankdekodierschaltung 110DC, die auf eine andere Weise eingerichtet sind, um zu bewirken, dass die entsprechenden Teilmengen von NVM-Vorrichtungen 112, welche durch Adressensignale 100AD identifiziert werden, bei Programmier- und Leseoperationen aktiviert werden, beispielsweise durch Hinzufügen eines Puffers und/oder Inverters (nicht gezeigt), der zwischen jedem Teil der Bankdekodierschaltung 110DC und den entsprechenden Teilmengen der NVM-Vorrichtungen 112 gekoppelt ist, wobei der Puffer und/oder Inverter eingerichtet ist, das entsprechende Aktivierungssignal WLRU oder WLRD als Reaktion auf das jeweilige Freigabesignal ENU oder END zu erzeugen.
  • In einigen Ausführungsformen umfasst jeder Teil der Bankdekodierschaltung 110DC einen einzelnen Decoder, der eingerichtet ist, Freigabesignale ENU und END als ein gleiches Freigabesignal zu erzeugen und Aktivierungssignale WLRU und WLRD als ein gleiches Aktivierungssignal basierend auf den Adressensignalen 100AD zu erzeugen, die eine benachbarte Teilmenge von NVM-Vorrichtungen 112 bei Programmier- und Leseoperationen als aktiviert identifizieren. In einigen Ausführungsformen umfasst jeder Teil der Bankdekodierschaltung 110DC eine Dekodierschaltung 300A wie nachstehend mit Bezug auf 3A erläutert.
  • In einigen Ausführungsformen umfasst jeder Teil der Bankdekodierschaltung 110DC einen ersten Decoder, der eingerichtet ist, ein Freigabesignal ENU und ein Aktivierungssignal WLRU basierend auf den Adressensignalen 100AD zu erzeugen, welche die Teilmenge der NVM-Vorrichtungen 112 der benachbarten Speicherbank 110U bei Programmier- und Leseoperationen als aktiviert identifizieren, und einen zweiten Decoder, der eingerichtet ist, ein Freigabesignal END und ein Aktivierungssignal WLRD basierend auf den Adressensignalen 100AD zu erzeugen, welche die Teilmenge der NVM-Vorrichtungen 112 der benachbarten Speicherbank 110U bei Programmier- und Leseoperationen als aktiviert identifizieren. In einigen Ausführungsformen umfasst jeder Teil der Bankdekodierschaltung 110DC eine Dekodierschaltung 300B wie nachstehend mit Bezug auf 3B erläutert.
  • Jede Instanz des HV-Treibers HVDR ist eine elektronische Schaltung, die mehrere Transistoren aufweist (in 1B nicht dargestellt), die eingerichtet sind, das HV-Aktivierungssignal WLPU oder WLPD als Reaktion auf das entsprechende Freigabesignal ENU und die Strom-/Massesignale PSU/AGU oder das Freigabesignal END und die Strom-/Massesignale PSD/AGD zu erzeugen und auszugeben.
  • Jede Instanz des HV-Treibers ist eingerichtet, als Reaktion auf das entsprechende Freigabesignal ENU oder END, das den logischen Zustand (die logischen Zustände) aufweist, welcher konfiguriert ist, zu bewirken, dass die entsprechende Teilmenge der NVM-Vorrichtungen 112 bei einer Programmier- oder Leseoperation aktiviert wird, das entsprechende HV-Aktivierungssignal WLPU oder WLPD zu erzeugen, das den Spannungspegel des entsprechenden Stromsignals PSU oder PSD aufweist, und ansonsten das entsprechende HV-Aktivierungssignal WLPU oder WLPD zu erzeugen, das den Massespannungspegel aufweist.
  • In einigen Ausführungsformen umfasst der HV-Treiber HVDR den HV-Treiber 400 wie nachstehend mit Bezug auf 4 erläutert.
  • Wie vorstehend erläutert, ist jede Instanz des HV-Stromschalters HVPSU und HVPSD eingerichtet, das jeweilige Stromsignal PSU oder PSD auszugeben, das den Spannungspegel VPP als Reaktion auf die Durchführung der Programmieroperation auf einer NVM-Vorrichtung 112 in der entsprechenden Speicherbank 110U oder 110D aufweist, den Spannungspegel VRD als Reaktion auf die Durchführung der Leseoperation auf einer NVM-Vorrichtung 112 in der entsprechenden Speicherbank 110U oder 110D aufweist, und ansonsten den Spannungspegel des LV-Stromsignals aufweist.
  • In Ausführungsformen, in denen jeder Teil der Bankdekodierschaltung 110DC eingerichtet ist, die Freigabesignale ENU und END als ein gleiches Freigabesignal zu erzeugen, ist jede Instanz des HV-Treibers somit eingerichtet, das jeweilige HV-Aktivierungssignal WLPU oder WLPD auszugeben, das den Spannungspegel VPP oder VRD des entsprechenden Stromsignals PSU oder PSD als Reaktion darauf aufweist, dass die Programmier- oder Leseoperation auf einer NVM-Vorrichtung in der Teilmenge der NVM-Vorrichtungen in der entsprechenden der Speicherbänke 110U und 110D neben der Treiberschaltung 110AC durchgeführt wird, und das den Spannungspegel des NS-Stromsignals als Reaktion darauf aufweist, dass die Programmier- oder Leseoperation auf einer NVM-Vorrichtung in der Teilmenge der NVM-Vorrichtungen in der anderen der Speicherbänke 110U und 110D neben der Treiberschaltung 110AC ausgeführt wird.
  • In Ausführungsformen, in denen jeder Teil der Bankdekodierschaltung 110DC eingerichtet ist, Freigabesignale ENU und END als separate Freigabesignale zu erzeugen, ist jede Instanz des HV-Treibers somit eingerichtet, das jeweilige HV-Aktivierungssignal WLPU oder WLPD zu auszugeben, das den Spannungspegel VPP oder VRD des entsprechenden Stromsignals PSU oder PSD als Reaktion darauf aufweist, dass die Programmier- oder Leseoperation auf einer NVM-Vorrichtung in der Teilmenge der NVM-Vorrichtungen in der entsprechenden der Speicherbänke 110U und 110D neben der Treiberschaltung 110AC ausgeführt wird, und den Massespannungspegel als Reaktion darauf aufweist, dass die Programmier- oder Leseoperation auf einer NVM-Vorrichtung in der Teilmenge der NVM-Vorrichtungen in der anderen der Speicherbänke 110U und 110D neben der Treiberschaltung 110AC ausgeführt wird.
  • Somit sind Teilmengen der NVM-Vorrichtungen in der nicht-ausgewählten der benachbarten Bänke 110U und 110D während Programmier- und Leseoperationen eingerichtet, das jeweilige HV-Aktivierungssignal WLPU oder WLPD zu empfangen, das entweder den NS- oder den Massespannungspegel aufweist. Im Vergleich zu Ansätzen, bei denen die NVM-Vorrichtungen in nicht-ausgewählten benachbarten Bänken während Programmier- und Leseoperationen auf ausgewählten benachbarten Bänken einen Programmierspannungspegel und einen Lesespannungspegel erhalten, die gegebenenfalls als Störereignisse bezeichnet werden, werden Leckstrompegel der NVM-Vorrichtungen reduziert, wodurch der Stromverbrauch verringert wird, und die HV-Belastungen werden reduziert, wodurch die Zuverlässigkeit der NVM-Vorrichtungen verbessert wird.
  • In einigen Ausführungsformen ist jeder der HV-Stromschalter HVPSU und HVPSD eingerichtet, zu bewirken, dass jeder der HV-Treiber HVDR ein HV-Aktivierungssignal WLPU oder WLPD erzeugt, indem das Massesignal AGU oder AGD von dem Massespannungspegel auf den MS-Pegel geschaltet wird. Im Vergleich zu Ansätzen, die das Umschalten eines Massesignals von einem Massespannungspegel auf einen MS-Pegel nicht umfassen, können die HV-Treiber HVDR somit womöglich weniger Kaskodentransistoren enthalten, so dass der Platzbedarf reduziert wird.
  • 2 ist eine schematische Darstellung einer OTP-Vorrichtung 200 gemäß einigen Ausführungsformen. Die OTP-Vorrichtung 200, die in einigen Ausführungsformen auch als eine Anti-Fuse-Vorrichtung 200 bezeichnet wird, kann als ein Teil oder die Gesamtheit der NVM-Vorrichtung 112 wie vorstehend mit Bezug auf die 1A und 1B erläutert verwendet werden.
  • Die OTP-Vorrichtung 200 umfasst einen Programmiertransistor 210 und einen Lesetransistor 220. Der Programmiertransistor 210 umfasst ein Gate 212 und einen Source/Drain-Anschluss (S/D-Anschluss) 214, der Lesetransistor 220 umfasst ein Gate 222 und einen S/D-Anschluss 224 und der Programmiertransistor 210 und der Lesetransistor 220 nutzen einen gemeinsamen S/D-Anschluss 230.
  • In der in 2 dargestellten Ausführungsform ist der Programmiertransistor 210 und der Lesetransistor 220 jeweils ein NMOS-Transistor. In einigen Ausführungsformen ist einer oder beide von dem Programmiertransistor 210 und dem Lesetransistor 220 ein PMOS-Transistor.
  • Das Gate 212 ist mit einer Instanz des HV-Treibers HVDR gekoppelt und somit eingerichtet, ein HV-Aktivierungssignal WLP zu empfangen, das einem der HV-Aktivierungssignale WLPU oder WLPD wie vorstehend beschrieben entspricht. Der S/D-Anschluss 214 ist elektrisch von den Schaltungselementen außerhalb des Transistors 210 isoliert und wird daher so betrachtet, dass er einen schwebenden Spannungspegel aufweist.
  • Das Gate 222 ist mit einem Teil einer Instanz der Bankdekodierschaltung 110DC gekoppelt und ist somit eingerichtet, ein HV-Aktivierungssignal WLR zu empfangen, das einem der Aktivierungssignale WLRU oder WLRD wie vorstehend beschrieben entspricht. Der S/D-Anschluss 224 ist mit einer Bitleitung gekoppelt und somit eingerichtet, ein Bitleitungssignal BL wie vorstehend beschrieben zu empfangen.
  • Der S/D-Anschluss 230 ist elektrisch von Elementen außerhalb der Transistoren 210 und 220 isoliert und somit als eine leitfähiger Pfad zwischen den Transistoren 210 und 220 konfiguriert.
  • Jeder der Gates 212 und 222 nutzt eine gemeinsame elektrische Verbindung mit jeweiligen Gates anderer Instanzen (nicht gezeigt) der OTP-Vorrichtung 200, so dass eine entsprechende Teilmenge, beispielsweise einer Spalte, der OTP-Vorrichtungen 200 eingerichtet ist, die gleichen Instanzen des Aktivierungssignals WLRU oder WLRD und des HV-Aktivierungssignals WLPU oder WLPD zu empfangen. Der S/D-Anschluss 224 nutzt eine gemeinsame elektrische Verbindung mit entsprechenden S/D-Anschlüssen anderer Instanzen (nicht dargestellt) der OTP-Vorrichtung 200, so dass eine entsprechende Teilmenge, beispielsweise einer Reihe, der OTP-Vorrichtungen 200 eingerichtet ist, die gleiche Instanz des Bitleitungssignals BL zu empfangen. Jede Instanz der OTP-Vorrichtung 200 ist somit eingerichtet, eine eindeutige Kombination von dem Aktivierungssignal WLR, dem HV-Aktivierungssignal WLP und dem Bitleitungssignal BL zu empfangen.
  • Bei Programmier- und Leseoperationen auf der OTP-Vorrichtung 200 wird das Signal WLP an das Gate 212 angelegt und der Transistor 220 wird als Reaktion auf das an das Gate 222 angelegte Signal WLR und das Bitleitungssignal BL eingeschaltet, das den Massespannungspegel aufweist.
  • Vor einer Programmieroperation ist eine dielektrische Schicht des Gates 212 als ein Isolator mit einem hohen Widerstand konfiguriert, der in einigen Ausführungsformen einen logischen High-Pegel darstellt. Während der Programmieroperation weist das Signal WLP den vorstehend beschriebenen Spannungspegel VPP auf, wodurch eine Differenz zwischen dem ersten Spannungspegel und dem Massespannungspegel ein elektrisches Feld über eine dielektrische Schicht des Gate 212 erzeugt, das groß genug ist, um das dielektrische Material nachhaltig zu verändern, so dass ein resultierender verringerter Widerstand in einigen Ausführungsformen einen logischen Low-Pegel darstellt.
  • In einer Leseoperation weist das Signal WLP den vorstehend erläuterten Spannungspegel VRD auf, wobei eine Differenz zwischen dem zweiten Spannungspegel und dem Massespannungspegel ein elektrisches Feld erzeugt, das ausreichend klein ist, um das dielektrische Material des Gates 212 nicht nachhaltig zu verändern, und ausreichend groß ist, um einen Strom zu erzeugen, welcher durch die S/D-Anschlüsse 230 und 224 fließt und eine Größe aufweist, die von einem Leseverstärker (nicht gezeigt) erfasst werden kann und somit verwendet wird, um einen programmierten Status der OTP-Vorrichtung 200 zu bestimmen.
  • Aufgrund der vorstehend erläuterten Konfiguration kann die OTP-Vorrichtung 200 als Reaktion auf die Aktivierungssignale WLRU und WLRD und die HV-Aktivierungssignale WLPU und WLPD programmiert und gelesen werden, wie vorstehend mit Bezug auf die Speicherschaltung 100 und 1A und 1B erläutert, so dass die Speicherschaltung 100, die die OTP-Vorrichtungen 200 aufweist, die vorstehend erläuterten diskutierten Vorteile realisieren kann.
  • 3A und 3B sind Diagramme der Dekodierschaltungen 300A und 300B gemäß einigen Ausführungsformen. Jede der Dekodierschaltungen 300A und 300B kann als ein Teil der Bankdekodierschaltung 110DC wie vorstehend mit Bezug auf 1A und 1B erläutert verwendet werden. Die Dekodierschaltung 300A entspricht Ausführungsformen, bei denen der Teil der Bankdekodierschaltung 110DC eingerichtet ist, Freigabe-/Aktivierungssignale ENU/WLRU und END/WLRD als gleiche Freigabe-/Aktivierungssignale auszugeben, und die Dekodierschaltung 300B entspricht Ausführungsformen, bei denen der Teil der Bankdekodierschaltung 110DC eingerichtet ist, Freigabe-/Aktivierungssignale ENU/WLRU und END/WLRD als separate Freigabe-/Aktivierungssignale auszugeben.
  • Die Dekodierschaltung 300A umfasst einen Dekodierer 310A, der mit den Treibern DU und DD gekoppelt ist, wobei der Dekodierer 310A eingerichtet ist, Adressensignale 100AD zu empfangen und ein einzelnes Freigabesignal ENU/END auszugeben.
  • Ein Decoder, beispielsweise der Decoder 310A, ist eine Logikschaltung, die eingerichtet ist, ein Freigabesignal, beispielsweise das Freigabesignal ENU und/oder END, zu erzeugen, das einen ersten logischen Zustand basierend auf empfangenen Signalen, beispielsweise Adressensignalen 100AD, aufweist, welche eine vorbestimmte Kombination von logischen Zuständen aufweisen, beispielsweise entsprechend einer Adresse einer Teilmenge von NVM-Vorrichtungen 112, und ansonsten einen zweiten logischen Zustand aufweist. In einigen Ausführungsformen ist ein Decoder eingerichtet, das Freigabesignal als ein komplementäres Paar zu erzeugen. In einigen Ausführungsformen umfasst ein Decoder eine Kombination von Logikgates, beispielsweise Invertern und/oder NAND-, NOR- und/oder anderen geeigneten Gates.
  • Ein Treiber, beispielsweise der Treiber DU oder DD, ist eine elektronische Schaltung, die eingerichtet ist, ein Aktivierungssignal, beispielsweise das Aktivierungssignal WLRU oder WLRD, zu erzeugen, das einen logischen Zustand basierend auf dem/den logischen Zustand(Zuständen) eines empfangenen Signals, beispielsweise des Freigabesignals ENU oder END, und einen maximalen Spannungspegel basierend auf einem empfangenen Stromsignal aufweist. In verschiedenen Ausführungsformen ist der maximale Spannungspegel des Aktivierungssignals gleich dem des empfangenen Signals oder größer. In verschiedenen Ausführungsformen umfasst ein Treiber einen oder mehrere Inverter und/oder Puffer. In verschiedenen Ausführungsformen umfasst ein Treiber einen Ausgangsinverter oder einen Ausgangspuffer, der eingerichtet ist, das Aktivierungssignal zu erzeugen, welches einen Treiberstrom enthält, der eingerichtet ist, eine kombinierte Kapazität einer Teilmenge, beispielsweise einer Spalte, der NVM-Vorrichtungen aufzuladen.
  • In der in 3A dargestellten Ausführungsform ist jeder der Treiber DU und DD eingerichtet, ein einzelnes Freigabesignal ENU/END von dem Decoder 310A zu empfangen und entsprechende Aktivierungssignale WLRU und WLRD als ein gleiches Aktivierungssignal zu erzeugen. In einigen Ausführungsformen sind die Treiber DU und DD eingerichtet, jeweilige Aktivierungssignale WLRU und WLRD basierend auf dem Empfangen des Freigabesignals ENU/END von dem Decoder 310A als komplementäres Paar zu erzeugen. In einigen Ausführungsformen ist jeder der Treiber DU und DD eingerichtet, ein einzelnes Freigabesignal ENU/END von dem Decoder 310A zu empfangen und ein komplementäres Signal zu erzeugen, wodurch das Freigabesignal ENU/END von der Dekodierschaltung 300A als ein komplementäres Paar ausgegeben wird. In einigen Ausführungsformen umfasst die Dekodierschaltung 300A nicht die Treiber DU und DD und ist eingerichtet, das Freigabesignal ENU/END als ein Aktivierungssignal WLRU/WLRD auszugeben.
  • Die Dekodierschaltung 300A ist somit eingerichtet, ein Freigabesignal ENU/END und ein Aktivierungssignal WLRU/WLRD zu erzeugen, falls zutreffend, als Reaktion darauf, dass die Speichersignale 100AD zur Anzeige eingerichtet sind, dass eine Programmier- oder Leseoperation auf einer NVM-Vorrichtung 112 auf entweder einer Teilmenge der NVM-Vorrichtungen 112 in einer benachbarten Speicherbank 110U oder auf einer Teilmenge der NVM-Vorrichtungen 112 in einer benachbarten Speicherbank 110D durchgeführt wird.
  • Die Dekodierschaltung 300B umfasst einen Decoder 310B, der mit dem Treiber DU gekoppelt ist, und einen Decoder 310B, der mit dem Treiber DD gekoppelt ist, wobei jede Instanz des Decoders 310B eingerichtet ist, Adressensignale 100AD zu empfangen. Eine erste Instanz des Decoders 310B ist eingerichtet, das Freigabesignal ENU auszugeben, und eine zweite Instanz des Decoders 310B ist eingerichtet, das Freigabesignal END auszugeben. Die Treiber DU und DD sind eingerichtet, separate Freigabesignale ENU und END von den Instanzen des Decoders 310B zu empfangen und jeweilige separate Aktivierungssignale WLRU und WLRD zu erzeugen. In einigen Ausführungsformen sind die Treiber DU und DD eingerichtet, jeweilige Aktivierungssignale WLRU und WLRD basierend auf dem Empfang der Freigabesignale ENU und END von den Decodern 310B als komplementäre Paare zu erzeugen. In einigen Ausführungsformen ist jeder der Treiber DU und DD eingerichtet, ein einzelnes Freigabesignal ENU oder END von dem jeweiligen Decoder 310B zu empfangen und ein komplementäres Signal zu erzeugen, wobei jedes Freigabesignal ENU oder END von der Dekodierschaltung 300B als ein komplementäres Paar ausgegeben wird. In einigen Ausführungsformen umfasst die Dekodierschaltung 300B nicht die Treiber DU und DD und ist eingerichtet, Freigabesignale ENU und END als Aktivierungssignale WLRU und WLRD auszugeben.
  • Die Dekodierschaltung 300B ist somit eingerichtet, ein Freigabesignal ENU und gegebenenfalls ein Aktivierungssignal WLRU zu erzeugen als Reaktion darauf, dass die Speichersignale 100AD zur Anzeige eingerichtet sind, dass eine Programmier- oder Leseoperation auf einer NVM-Vorrichtung 112 in einer Teilmenge von NVM-Vorrichtungen 112 in einer benachbarten Speicherbank 110U durchgeführt wird, und ein Freigabesignal END und gegebenenfalls ein Aktivierungssignal WLRD zu erzeugen als Reaktion darauf dass die Speichersignale 100AD zur Anzeige eingerichtet sind, dass eine Programmier- oder Leseoperation auf einer NVM-Vorrichtung 112 in einer Teilmenge von NVM-Vorrichtungen 112 in einer benachbarten Speicherbank 110D durchgeführt wird.
  • Aufgrund der vorstehend erläuterten Konfigurationen kann jede der Dekodierschaltungen 300A und 300B Freigabesignale ENU und END und Aktivierungssignale WLRU und WLRD wie vorstehend mit Bezug auf die Bankdekodierschaltung 110DC und 1A und 1B erläutert zu erzeugen, so dass die Speicherschaltung 100, die die Dekodierschaltungen 300A oder 300B aufweisen, die vorstehend erläuterten Vorteile realisieren kann.
  • 4 ist ein Diagramm des HV-Treibers 400 gemäß einigen Ausführungsformen. Der HV-Treiber 400, der in einigen Ausführungsformen auch als ein Hybrid-Latch 400 oder ein Zweiphasen-Hybrid-Latch 400 bezeichnet wird, ist als ein Teil oder die Gesamtheit des HV-Treibers HVDR wie vorstehend mit Bezug auf die 1A und 1B erläutert verwendbar.
  • Der HV-Treiber 400 umfasst einen Stromsignalknoten PSN, der eingerichtet ist, ein Stromsignal PS zu empfangen, welches einem der Stromsignale PSU oder PSD entspricht, einen Masseknoten AGN, der eingerichtet ist, ein Massesignal AG zu empfangen, welches einem der Massesignale AGU oder AGD entspricht, und einen Ausgangsknoten WLPN, der eingerichtet ist, ein HV-Aktivierungssignal WLP auszugeben, welches einem der HV-Aktivierungssignale WLPU oder WLPD entspricht, wie jeweils vorstehend mit Bezug auf 1A und 1B erläutert.
  • Ein PMOS-Transistor P1 und ein NMOS-Transistor N4 sind in Reihe zwischen dem Stromsignalknoten PSN und dem Masseknoten AGN gekoppelt, ein PMOS-Transistor P2 und ein NMOS-Transistor N5 sind in Reihe zwischen dem Stromsignalknoten PSN und dem Masseknoten AGN gekoppelt, Gates der Transistoren P1 und N,4 sind miteinander und mit den Source-Anschlüssen der Transistoren P2 und N5 gekoppelt, und Gates der Transistoren P2 und N5 sind miteinander und mit den Source-Anschlüssen der Transistoren P1 und N4 gekoppelt. Die PMOS-Transistoren P1 und P2 und die NMOS-Transistoren N4 und N5 sind somit als eine Latch-Schaltung angeordnet, die eingerichtet ist, ein Paar von gekoppelten Gates der Transistoren P1 und N4 oder der Transistoren P2 und N5 auf den Spannungspegel des Stromsignals PS festzuhalten (zu „latchen“) und das andere Paar von gekoppelten Gates der Transistoren P1 und N4 oder P2 und N5 auf den Spannungspegel des Massesignals AG einzurasten.
  • Die NMOS-Transistoren N1 und N6 sind in Reihe gekoppelt, wobei die Reihe parallel zu dem NMOS-Transistor N4 angeordnet ist, und NMOS-Transistoren N2 und N7 sind in Reihe gekoppelt, wobei die Reihe parallel zu dem NMOS-Transistor N5 angeordnet ist. Die PMOS-Transistoren P3 und P4 sind in Reihe zwischen dem Stromsignalknoten PSN und dem Ausgangsknoten WLRN gekoppelt und die NMOS-Transistoren N3 und N8 sind in Reihe zwischen dem Ausgangsknoten WLRN und einem Massereferenzknoten gekoppelt, der eingerichtet ist, den Massespannungspegel aufzuweisen. Ein Gate des PMOS-Transistors P3 ist mit dem Paar der gekoppelten Gates der Transistoren P2 und N5 gekoppelt.
  • Der PMOS-Transistor P4 ist eingerichtet, eine Kaskodenvorspannung VPCB zu empfangen, und jeder der NMOS-Transistoren N1-N3 ist eingerichtet, eine Kaskodenvorspannung VNCB zu empfangen. Der NMOS-Transistor N6 ist eingerichtet, ein Freigabesignal EN zu empfangen, das einem der Freigabesignale ENU oder END entspricht, wie vorstehend mit Bezug auf 1A, 1B, 3A und 3B erläutert, und die Transistoren N7 und N8 sind eingerichtet, ein Freigabesignal ENB komplementär zu dem Freigabesignal EN zu empfangen.
  • Die Kaskodenvorspannung VPCB weist einen Spannungspegel relativ zu dem Spannungspegel des Stromsignals PS auf, der eingerichtet ist, eine Spannungsdifferenz über die Elemente des PMOS-Transistors P3 bei oder unter einem vorbestimmten PMOS-Überlastungspegel beizubehalten, und die Kaskodenvorspannung VNCB weist einen Spannungspegel relativ zu dem Spannungspegel des Massesignals AG auf, der eingerichtet ist, eine Spannungsdifferenz über die Elemente jedes der NMOS-Transistoren N1-N3 bei oder unter einem vorbestimmten NMOS-Überlastungspegel beizubehalten.
  • Die Freigabesignale EN/ENB sind so konfiguriert, dass sie eine logische High/Low-Zustandskombination aufweisen, wenn eine mit dem Ausgangsknoten WLPN gekoppelte NVM-Vorrichtung bei einer Programmier- oder Leseoperation ausgewählt wird, und dass sie ansonsten eine logische Low/High-Zustandskombination aufweisen.
  • Der HV-Treiber 400 ist somit eingerichtet, im Betrieb auf Freigabesignale EN/ENB mit der logischen Low/High-Zustandskombination zu reagieren, indem der NMOS-Transistor N6 ausgeschaltet wird und die NMOS-Transistoren N7 und N8 eingeschaltet werden, wodurch die gekoppelten Gates der Transistoren P1 und N4 den Spannungspegel des Massesignals AG aufweisen und die gekoppelten Gates der Transistoren P2, P3 und N5 den Spannungspegel des Stromsignals PS aufweisen. Die Spannungspegel bewirken, dass der PMOS-Transistor P3 ausgeschaltet wird und der NMOS-Transistor N8 eingeschaltet wird, wodurch der Ausgangsknoten WLPN von dem Stromsignalknoten PSN entkoppelt wird und der Ausgangsknoten WLPN mit dem Massereferenzknoten gekoppelt wird, wodurch das HV-Aktivierungssignal WLP den Massespannungspegel aufweist.
  • Als Reaktion auf die Freigabesignale EN/ENB mit der logischen High/Low-Zustandskombination ist der HV-Treiber 400 eingerichtet, den NMOS-Transistor N6 einzuschalten und die NMOS-Transistoren N7 und N8 auszuschalten, wodurch die gekoppelten Gates der Transistoren P1 und N4 den Spannungspegel des Stromsignals PS aufweisen und die gekoppelten Gates der Transistoren P2, P3 und N5 den Spannungspegel des Massesignals AG aufweisen. Die Spannungspegel bewirken, dass der PMOS-Transistor P3 eingeschaltet wird und der NMOS-Transistor N8 ausgeschaltet wird, wodurch der Ausgangsknoten WLPN von dem Massereferenzknoten entkoppelt wird und der Ausgangsknoten WLPN mit dem Stromsignalknoten PSN gekoppelt wird, wodurch das HV-Aktivierungssignal WLP den Spannungspegel des Stromsignals PS aufweist.
  • Wie vorstehend erläutert, ist jeder der HV-Stromschalter HVPSU und HVPSD eingerichtet, jeweilige Leistungs-/Masse-Signale PSU/AGU oder PSD/AGD, die den Spannungspegel VPP oder VRD/MV-Stromsignal-Spannungspegel aufweisen, als Reaktion darauf auszugeben, dass eine NVM-Vorrichtung in einer jeweiligen Speicherbank 110U oder 110D bei einer Programmier- oder Leseoperation ausgewählt wird, und ansonsten den LV-Leistungsspannungspegel/Massespannungspegel aufweisen. Somit treten die Freigabesignale EN/ENB, die die logische High/Low-Zustandskombination aufweisen, dann auf, wenn Leistungs-/Massesignale PS/AG den Spannungspegel VPP oder den Stromsignal-Spannungspegel VRD/MV aufweisen, so dass das HV-Aktivierungssignal WLP an dem Ausgangsknoten WLPN ausgegeben wird, der den Spannungspegel VPP bei Programmieroperationen aufweist und den Spannungspegel VRD bei Leseoperationen aufweist.
  • Wenn die Freigabesignale EN/ENB die logische Low/High-Zustandskombination aufweisen, wird das Aktivierungssignal WLP an dem Ausgangsknoten WLPN ausgegeben, der den Massespannungspegel unabhängig von den Spannungspegeln der jeweiligen Leistungs-/Massesignale PSU/AGU oder PSD/AGD aufweist, welche als Leistungs-/Massesignale PS/AG empfangen werden.
  • Die Programmabläufe des HV-Treibers 400 werden nachstehend mit Bezug auf 5A-7C erläutert. 5A, 6A, 7A und 7C sind jeweils ein Schaltplan eines Abschnitts der Speicherschaltung 100, der Veranschaulichung halber vereinfacht dargestellt. 5B, 6B und 7B sind Diagramme der jeweiligen Speicherschaltungsparameter. Die in 5B, 6B und 7B dargestellten Parameter sind nicht einschränkende Beispiele und dienen dem Zweck der Veranschaulichung. In verschiedenen Ausführungsformen umfasst die Speicherschaltung 100 andere Betriebsparameter als die Betriebsparameter wie in 5B, 6B und 7B dargestellt, wodurch eine Programmieroperation wie hierin beschrieben durchgeführt wird.
  • 5A ist ein Diagramm der Treiberschaltung 110AC und 5B ist ein Diagramm der entsprechenden Parameter der Treiberschaltung gemäß einigen Ausführungsformen. In dem nicht einschränkenden Beispiel wie in 5A dargestellt umfasst die Treiberschaltung 110AC den vorstehend mit Bezug auf 4 erläuterten HV-Treiber 400 und den HV-Stromschalter 500, der als ein HV-Stromschalter HVPSU oder HVPSD verwendet werden kann, wie vorstehend mit Bezug auf 1B erläutert. Der Veranschaulichung halber enthält 5A eine vereinfachte Version des HV-Treibers 400.
  • Der HV-Stromschalter 500 umfasst einen Pegelschieber/Stromschalter Si, der mit dem Stromsignalknoten PSN des HV-Treibers 400 gekoppelt ist. Ein PMOS-Transistor P5, der NMOS-Transistor N9 und die Stromquelle IS1 sind in Reihe zwischen dem Stromsignalknoten PSN und dem Massereferenzknoten gekoppelt und die NMOS-Transistoren N10 und N11 sind in Reihe zwischen dem Stromsignalknoten/Signal MV und dem Massereferenzknoten gekoppelt. Ein Verbindungspunkt zwischen den Transistoren P5 und N9 ist mit einem Gate des NMOS-Transistors N10 gekoppelt und ein Inverter IN1 umfasst einen Eingangsanschluss, der mit einem Verbindungspunkt zwischen dem NMOS-Transistor N9 und der Stromquelle IS1 gekoppelt ist, und einen Ausgangsanschluss, der mit einem Gate des NMOS-Transistors N11 gekoppelt ist. Ein Verbindungspunkt zwischen den NMOS-Transistoren N10 und N11 ist mit dem Masseknoten AGN des HV-Treibers 400 gekoppelt.
  • Der Pegelschieber/Stromschalter S1 ist eine elektronische Schaltung, die eingerichtet ist, ein HV-Freigabesignal ENHV, ein LV-Stromsignal LV und ein HV-Stromsignal HV zu empfangen, das dem HV-Stromsignal HVU oder HVD entspricht, wie vorstehend mit Bezug auf 1B erläutert. Ein Pegelschieberabschnitt ist eingerichtet, die Gates von mehreren Transistoren (nicht mit Bezugszeichen versehen) zu steuern, als Reaktion darauf, dass das Freigabesignal ENHV entsprechend dem Spannungspegel VPP oder VRD des HV-Stromsignals HV verschoben wird. Der Pegelschieber/Stromschalter S1 ist somit eingerichtet, im Betrieb ein Stromsignal PS an dem Stromsignalknoten PSN auszugeben, das einen der Spannungspegel VPP oder VRD des HV-Stromsignals HV oder den Spannungspegel des LV-Stromsignals LV aufweist.
  • Ein Gate des PMOS-Transistors P5 ist eingerichtet, eine Referenzspannung VDET zu empfangen, ein Gate des NMOS-Transistors N9 ist eingerichtet, eine Kaskodenvorspannung VNCB zu empfangen, und die Stromquelle IS1 ist eingerichtet, den durch die Transistoren P5 und N9 geleiteten Strom zu begrenzen, wenn jeder der Transistoren P5 und N9 während einer Programmieroperation eingeschaltet wird, wie nachstehend erläutert.
  • Die Transistoren P5 und N9 und die Stromquelle IS1 sind somit als ein HV-Pegeldetektor ausgelegt, der eingerichtet ist, im Betrieb ein Signal HVF1 an dem Gate des NMOS-Transistors N10 zu erzeugen und ein Signal HVF2 an dem Gate des NMOS-Transistors zu erzeugen, als Reaktion auf den Spannungspegel des Stromsignals PS relativ zu denjenigen der Referenzspannung VDET und der Kaskodenvorspannung VNCB. Die NMOS-Transistoren N10 und N11 sind somit als ein Massesignalschalter ausgelegt, der eingerichtet ist, das Massesignal AG an dem Masseknoten AGN auszugeben, als Reaktion auf die Spannungspegel der Signale HVF1 und HVF2 relativ zu dem Spannungspegel des Stromsignals MV und dem Massespannungspegel.
  • Der Betrieb des HV-Stromschalters 500 wird mit Bezug auf 5B näher erläutert. In 5B sind das Stromsignal PS, das Massesignal AG, das Signal HVF1 und das HV-Freigabesignal ENHV über die Zeit aufgetragen (nicht mit Bezugszeichen versehen). Das Stromsignal PS ist relativ zu einer Referenzspannung VDT1 aufgetragen, entsprechend der Referenzspannung VDET plus einer Schwellspannung des PMOS-Transistors P5. In einigen Ausführungsformen sind der HV-Stromschalter 500 und die Referenzspannung VDET so eingerichtet, dass die Referenzspannung VDT1 einen Spannungspegel aufweist, der etwa der Hälfte des Spannungspegels VPP entspricht. Eine Programmieroperation ist in eine erste Phase PH1 gefolgt von einer zweiten Phase PH2 unterteilt.
  • Zu Beginn der Phase PH1 einer Programmieroperation weisen die Freigabesignale EN/ENB die logische High/Low-Zustandskombination auf, was bewirkt, dass das HV-Aktivierungssignal WLP den Spannungspegel des Stromsignals PS aufweist, wie vorstehend mit Bezug auf 4 beschrieben. Basierend auf dem HV-Freigabesignal ENHV, das den Massespannungspegel aufweist, weist das Stromsignal PS den Spannungspegel LV auf, so dass der PMOS-Transistor ausgeschaltet wird, das Signal HVF1 weist den logischen Low-Zustand auf, so dass der NMOS-Transistor N10 ausgeschaltet wird, das Signal HVF2 weist den logischen High-Zustand auf, so dass der NMOS-Transistor N11 eingeschaltet wird, ein Massesignalknoten AGN ist von dem Spannungsknoten/-pegel MV entkoppelt und mit dem Massereferenzknoten gekoppelt und das Massesignal AG weist den Massespannungspegel auf. Wie in 5A und 5B dargestellt, wird der HV-Stromschalter 500 somit so gesteuert, dass das Stromsignal PS mit dem Spannungspegel LV ausgegeben wird, und der HV-Treiber 400 wird somit so eingestellt, dass das HV-Aktivierungssignal WLP mit dem Spannungspegel LV ausgegeben wird.
  • Am Ende der Phase PH1 und zu Beginn der Phase PH2 schaltet das HV-Freigabesignal ENHV von dem Massespannungspegel auf den Spannungspegel LV um, was bewirkt, dass der Pegelschieber/Stromschalter S1 das Ausgangsleistungssignal PS von dem Spannungspegel LV zum Spannungspegel VPP des HV-Stromsignals HV rampenförmig ansteigt (entsprechend der Programmieroperation), was als Übergang T1 dargestellt ist.
  • Das Stromsignal PS, das über die Referenzspannung VDT1 ansteigt, bewirkt, dass der PMOS-Transistor P5 eingeschaltet wird, so dass das Signal HVF1 den Spannungspegel VPP des HV-Stromsignals HV aufweist (und das Signal HVF2 den Massespannungspegel aufweist), was als Übergang T2 dargestellt ist. Das Signal HVFi, das den Spannungspegel VPP des HV-Stromsignals HV aufweist, bewirkt, dass der NMOS-Transistor eingeschaltet wird (und das Signal HVF2, das den Massespannungspegel aufweist, bewirkt, dass der NMOS-Transistor P11 ausgeschaltet wird), so dass der Massesignalknoten AGN mit dem Spannungsknoten/-pegel MV gekoppelt wird und von dem Massereferenzknoten entkoppelt wird und das Signal AG als ein Spannungspegel MV ausgegeben wird, was als Übergang T3 dargestellt ist.
  • Am Ende der Phase PH2 weist das Stromsignal PS den Spannungspegel VPP des HV-Stromsignals HV auf. Wie in 5A und 5B dargestellt, wird der HV-Stromschalter 500 somit so gesteuert, dass das Stromsignal PS mit dem Spannungspegel VPP des HV-Stromsignals HV ausgegeben wird, und der HV-Treiber 400 stellt („latcht“) somit das HV-Aktivierungsausgangssignal WLP auf dem Spannungspegel VPP des HV-Stromsignals HV fest, während das Massesignal AG mit dem Spannungspegel MV empfangen wird.
  • 6A ist ein Diagramm der Treiberschaltung 110AC und 6B ist ein Diagramm der zugehörigen Parameter der Treiberschaltung gemäß einigen Ausführungsformen. In dem nicht einschränkenden Beispiel wie in 6A dargestellt umfasst die Treiberschaltung 110AC den vorstehend mit Bezug auf 4 erläuterten HV-Treiber 400 und den HV-Stromschalter 600, der als der HV-Stromschalter HVPSU oder HVPSD verwendet werden kann, wie vorstehend mit Bezug auf 1B erläutert. Der Veranschaulichung halber enthält 6A eine vereinfachte Version des HV-Treibers 400.
  • Der HV-Stromschalter 600 umfasst den Pegelschieber/Stromschalter Si, die Transistoren N10 und N11 und den Inverter IN1, der so wie vorstehend mit Bezug auf den HV-Stromschalter 500 und 5A beschrieben eingerichtet ist. Anstatt der Transistoren P5 und N9 und der Stromquelle CS1 umfasst der HV-Stromschalter 600 eine Verzögerungs- und HV-Pegelschieberschaltung D1, die in einigen Ausführungsformen auch als eine Verzögerungsschaltung D1 bezeichnet wird.
  • Die Verzögerungsschaltung D1 ist eine elektronische Schaltung, die eingerichtet ist, das HV-Freigabesignal ENHV zu empfangen und als Reaktion auf eine ansteigende Flanke des HV-Freigabesignals ENHV ansteigende Flanken in jeweils einem Steuersignal (nicht mit Bezugszeichen versehen) an dem Inverter IN1 und dem Signal HVF1 (wie pegelverschoben) nach einer vorbestimmten Verzögerungszeit auszugeben.
  • Wie in 6B dargestellt, weisen die Signale ENHV, HVF1, AG und PS während der Phasen PH1 und PH2 Wellenformen auf, die denen entsprechen, welche vorstehend mit Bezug auf den HV-Stromschalter 500 und 5A und 5B erläutert sind. In 6B sind Übergänge T4-T6 anstelle der Übergänge T1-T3 dargestellt.
  • Zu Beginn der Phase PH1 bewirkt das HV-Freigabesignal, das den Massespannungspegel aufweist, dass die Verzögerungsschaltung D1 das Signal HVF1 mit dem Massespannungspegel ausgibt und dass der Inverter IN1 den logischen High-Zustand aufweist, was bewirkt, dass das Massesignal AG den Massespannungspegel wie vorstehend erläutert aufweist.
  • Übergang T4 entspricht dem vorstehend beschriebenen Übergang T1, bei dem die ansteigende Flanke des HV-Freigabesignals ENHV bewirkt, dass der Pegelschieber/Stromschalter S1 das Ausgangsleistungssignal PS von dem Spannungspegel LV auf den Spannungspegel VPP des HV-Stromsignals HV am Ende der Phase PH1 und zu Beginn der Phase PH2 anhebt. Die ansteigende Flanke des HV-Freigabesignals ENHV bewirkt ferner, dass die Verzögerungsschaltung D1 das Signal HVF1 mit dem Spannungspegel VPP des HV-Stromsignals HV ausgibt (und dass der Inverter IN1 das Signal HVF2 mit dem Massespannungspegel ausgibt), nach der vorbestimmten Verzögerungszeit, was als Übergang T5 dargestellt ist.
  • Übergang T6 entspricht dem oben beschriebenen Übergang T3, nach welchem der HV-Stromschalter 600 das Massesignal AG mit dem Spannungspegel MV ausgibt.
  • Aufgrund der vorstehend erläuterten Konfigurationen kann die Speicherschaltung 100, die den HV-Treiber 400 und einen HV-Stromschalter HVPSU oder HVPSD, welcher einen der HV-Stromschalter 500 oder 600 aufweist, das HV-Aktivierungssignal WLP mit den vorstehend bezüglich der Speicherschaltung 100 beschriebenen Eigenschaften auszugeben, so dass die Speicherschaltung 100, der den HV-Treiber 400 und einen HV-Stromschalter HVPSU oder HVPSD aufweist, welcher einen der HV-Stromschalter 500 oder 600 aufweist, die vorstehend erläuterten Vorteile realisieren kann.
  • 7A und 7C sind jeweils ein Diagramm einer Instanz der Speicherschaltung 100 und 7B ist ein Diagramm der zugehörigen Speicherschaltungsparameter gemäß einigen Ausführungsformen. In dem nicht einschränkenden Beispiel wie in 7A dargestellt umfasst die Speicherschaltung 100 den vorstehend mit Bezug auf 4 erläuterten HV-Treiber 400, einen HV-Stromschalter 700, der als ein HV-Stromschalter HVPSU oder HVPSD verwendet werden kann, und einen globalen HV-Stromschalter 750, der als ein globaler HV-Stromschalter HVSU oder HVSD verwendet werden kann, wie vorstehend mit Bezug auf 1B erläutert. Der Veranschaulichung halber umfasst 7A eine vereinfachte Version des HV-Treibers 400.
  • Zum Zwecke der Veranschaulichung umfasst die Speicherschaltung 100 in der in 7A-7C dargestellten Ausführungsform die OTP-Vorrichtungen 200, die durch eine einzelne Instanz der OTP-Vorrichtung 200 dargestellt sind, in welcher das empfangene Aktivierungssignal WLR den logischen Zustand aufweist, der dem Einschalten des Transistors 220 entspricht, wodurch ein Strompfad zu der Bitleitung BL bereitgestellt ist. In einigen Ausführungsformen umfasst die Speicherschaltung 100 andere NVM-Vorrichtungen 112 als die OTP-Vorrichtungen 200 und ist auf eine andere Weise eingerichtet, einen oder mehrere Strompfade zu einer oder mehreren Bitleitungen BL bereitzustellen.
  • Der HV-Stromschalter 700 umfasst den Pegelschieber/Stromschalter Si, die Transistoren N9-N11, die Stromquelle IS1 und den Inverter IN1, die so wie vorstehend mit Bezug auf den HV-Stromschalter 500 und 5A beschrieben konfiguriert sind. Der HV-Stromschalter 700 umfasst die PMOS-Transistoren P6 und P7, die zwischen den Stromsignalknoten PSN und den NMOS-Transistor N9 geschaltet sind, anstelle des PMOS-Transistors P5 und der HV-Stromschalter 700 umfasst ferner einen Inverter IN2, der einen Eingangsanschluss aufweist, welcher mit dem Ausgangsanschluss des Inverters IN1 verbunden ist.
  • Ein Gate des Transistors P6 ist eingerichtet, die Kaskodenvorspannung VPCB zu empfangen, und ein Gate des PMOS-Transistors P7 ist eingerichtet, den Spannungspegel VRD zu empfangen, wie vorstehend erläutert, so dass der HV-Stromschalter 700 eingerichtet ist, im Betrieb das Massesignal AG an dem Massesignalknoten AGN auszugeben, als Reaktion darauf, dass der Spannungspegels des Stromsignals PS an dem Stromsignalknoten PSN erfasst wird, gemäß der vorstehenden Erläuterung mit Bezug auf den HV-Stromschalter 500 und 5A und 5B.
  • In der in 7A dargestellten Ausführungsform, wenn das Stromsignal PS von dem Spannungspegel LV auf den Spannungspegel VPP ansteigt, ist der HV-Stromschalter 700 somit eingerichtet, den Spannungspegel des Stromsignals PS relativ zu der Referenzspannung VDT1, wie vorstehend mit Bezug auf 5B beschrieben, basierend auf der Kaskodenvorspannung VPCB, dem Spannungspegel VRD und den Schwellspannungen der PMOS-Transistoren P6 und P7 zu erfassen. In einigen Ausführungsformen ist der HV-Stromschalter 700 somit eingerichtet, den Spannungspegel des Stromsignals PS relativ zu der Referenzspannung VDT1 zu erfassen, die einen Spannungspegel aufweist, welcher etwa der Hälfte des Spannungspegels VPP entspricht.
  • Aufgrund der Einbeziehung des Inverters IN2 ist der HV-Stromschalter 700 ferner eingerichtet, das Signal HVF3 zu erzeugen, als Reaktion darauf, dass der Spannungspegel des Stromsignals PS an dem Stromsignalknoten PSN erfasst wird, so dass das Signal HVF3 bei einer Entladeoperation von dem globalen HV-Stromschalter 750 verwendet werden kann, wie nachstehend erläutert.
  • Der globale HV-Stromschalter 750 umfasst einen Pegelschieber/Stromschalter S2, der mit einem Knoten HVN gekoppelt ist, eine Entladesteuerungsschaltung DC sowie den PMOS-Transistor P8 und die NMOS-Transistoren N12 und N13, die in Reihe zwischen dem Knoten HVN und dem Massereferenzknoten geschaltet sind.
  • Der Pegelschieber/Stromschalter S2 ist eingerichtet, das HV-Stromsignal HV an dem Knoten HVN auszugeben, der einen der empfangenen Spannungspegel VPP oder VRD aufweist. Die Entladesteuerungsschaltung DC ist eingerichtet, das Signal HVF3 von dem HV-Stromschalter 700 zu empfangen und ein Entladefreigabesignal ENHVD auszugeben. Ein Gate des Transistors P8 ist eingerichtet, den Spannungspegel VRD zu empfangen, ein Gate des NMOS-Transistors N12 ist eingerichtet, die Kaskodenvorspannung VNCB zu empfangen, und ein Gate des NMOS-Transistors N13 ist eingerichtet, das Freigabesignal ENHVD zu empfangen.
  • Die Speicherschaltung 100, die den globalen HV-Stromschalter 750 und den HV-Stromschalter 700 aufweist, ist somit eingerichtet, eine Programmieroperation einschließlich einer Entladeoperation zu steuern, wie nachstehend mit Bezug auf 7B und 7C erläutert.
  • 7B zeigt ein Steuersignal PGM, das beispielsweise von der Funktionsschaltung 100F empfangen wird, ein Entladefreigabesignal ENHVD, ein Signal HVF3, ein HV-Stromsignal HV, ein BL-Signal BL und ein Aktivierungssignal WLR, die gegen die Zeit aufgetragen sind (nicht mit Bezugszeichen versehen). Das HV-Stromsignal HV ist relativ zu einer Referenzspannung VDT2 aufgetragen, die dem Spannungspegel VRD plus einer Schwellspannung des PMOS-Transistors P7 entspricht.
  • Der HV-Stromschalter 500 und der Spannungspegel VRD sind so eingerichtet, dass die Referenzspannung VDT2 einen Spannungspegel aufweist, der geringer ist als der der vorstehend erläuterten Referenzspannung VDT1. In einigen Ausführungsformen sind der HV-Stromschalter 500 und der Spannungspegel VRD so eingerichtet, dass die Referenzspannung VDT2 einen Spannungspegel von 1,5 V bis 2,0 V aufweist. In einigen Ausführungsformen sind der HV-Stromschalter 500 und der Spannungspegel VRD so eingerichtet, dass die Referenzspannung VDT2 einen Spannungspegel von etwa 1,8 V aufweist.
  • Zu Beginn der Periode wie in 7B dargestellt weist das Steuersignal PGM den logischen Low-Zustand auf, der der Programmieroperation entspricht, gefolgt von einer ansteigenden Flanke, die dem Beginn der Entladeoperation entspricht. Die ansteigende Flanke des Steuersignals PGM bewirkt, dass die Entladesteuerungsschaltung DC das Entladefreigabesignal ENHVD ausgibt, das den logischen High-Zustand aufweist, was als Übergang T7 dargestellt ist.
  • Die ansteigende Flanke des Entladefreigabesignals ENHVD bewirkt, dass der Pegelschieber/Stromschalter S2 das HV-Stromsignal HV von dem Spannungspegel VPP auf den Spannungspegel VRD anhebt, was als Übergang T8 dargestellt ist.
  • Das Absinken des HV-Stromsignals HV unter die Referenzspannung VDT2 bewirkt, dass der PMOS-Transistor P6 ausgeschaltet wird, so dass das Signal HVF2 den logischen High-Zustand aufweist und das Signal HVF3 den Massespannungspegel aufweist, was als Übergang T9 dargestellt ist.
  • Die fallende Flanke des Signals HVF3 bewirkt, dass die Entladesteuerungsschaltung DC das Entladefreigabesignal ENHVD ausgibt, das den logischen Low-Zustand aufweist, was als Übergang T10 dargestellt ist, und die fallende Flanke des Entladefreigabesignals ENHVD bewirkt, dass das BL-Signal BL den logischen High-Zustand aufweist und dass das Aktivierungssignal WLR den Massespannungspegel aufweist, was zusammen als Übergang T11 dargestellt ist.
  • Wie durch Pfeile in 7A dargestellt, stellt die Speicherschaltung 100 während des Zeitraums von Übergang T7 bis Übergang T10 zwei Stromentladungspfade bereit. Ein erster Entladungspfad zu dem Massereferenzknoten wird durch die Transistoren P8, N12 und N13 bereitgestellt und ein zweiter Entladungspfad wird durch die Bitleitung BL und die Transistoren 210 und 220 der OTP-Vorrichtung 200 bereitgestellt, die während der Programmieroperation auf einen niederohmigen Zustand programmiert ist.
  • Die fallende Flanke des Entladefreigabesignals ENHVD bewirkt bei Übergang T10, dass der Transistor N13 ausgeschaltet wird, wodurch der erste Entladepfad geöffnet wird, und die nachfolgende fallende Flanke des Aktivierungssignals WLR bewirkt, dass der Transistor 220 ausgeschaltet wird, wodurch der zweite Entladepfad geöffnet wird.
  • Da Übergang T10 auf der Erfassung des HV-Stromsignals HV basiert, das bei Übergang T9 unter die Referenzspannung VDT2 abfällt, ist die Speicherschaltung 100 so eingerichtet, wie in 7A dargestellt, dass die Entladeoperationen beendet werden, nachdem das HV-Stromsignal HV einen Spannungspegel unter dem der Referenzspannung VDT2 aufweist. Da Teilmengen der NVM-Vorrichtungen 112, beispielsweise die in 7A dargestellte OTP-Vorrichtung 200, während der Programmieroperationen gemeinsam vorgespannt werden, wird durch das Sicherstellen, dass das HV-Stromsignal HV einen Spannungspegel unterhalb der Referenzspannung VDT2 aufweist, vermieden, dass potenziell schädliche Restspannungen an den Teilmengen von NVM-Vorrichtungen verbleiben.
  • Die Programmieroperation ist ferner in 7C dargestellt. In 7C sind drei Programmierzustände dargestellt: ein Anfangszustand ST1, ein Programmzustand ST2 und ein Beendigungszustand ST3. Jeder Zustand umfasst eine vereinfachte Darstellung der in 7A dargestellten Ausführungsform.
  • In jedem der Zustände ST1, ST2 und ST3 wird der globale HV-Stromschalter 750 als ein Pegelschieber/Stromschalter S2, eine Entladesteuerungsschaltung DC und Transistoren P8, N12 und N13 dargestellt, die durch eine Stromquelle IS2 repräsentiert werden. Der HV-Stromschalter 700 ist dargestellt als ein Pegelschieber/Stromschalter Si, Transistoren P6, P6, N9 und Inverter IN1 und IN2, die durch einen Spannungsdetektor VD repräsentiert werden, und Transistoren N10 und N11, die durch einen Masseschalter AGS repräsentiert werden. Der HV-Treiber 400 ist mit einem Ausgangsknoten WLPN (nicht mit Bezugszeichen versehen) dargestellt, der mit einem Stromsignalknoten PSN (nicht mit Bezugszeichen versehen) gekoppelt ist, welcher einer Teilmenge der NVM-Vorrichtungen 112 entspricht, die bei der Programmieroperation ausgewählt werden. Die Teilmenge der NVM-Vorrichtungen wird durch ein nicht einschränkendes Beispiel der OTP-Vorrichtung 200 dargestellt, die einen Programmiertransistor 210 und einen Lesetransistor 220 (nicht mit Bezugszeichen versehen) eingeschaltet umfasst, wodurch ein Strompfad zu der Bitleitung BL bereitgestellt wird, die den Massespannungspegel aufweist.
  • In Zustand ST1 breitet sich das HV-Stromsignal HV, das den Spannungspegel VRD aufweist, von dem Pegelschieber/Stromschalter S2 über den Pegelschieber/Stromschalter S1 und den HV-Treiber 400 zu dem Gate des Transistors 210 aus. Die Entladesteuerschaltung DC gibt das Entladefreigabesignal ENHVD aus, wodurch die Stromquelle IS2 ausgeschaltet wird. Basierend auf dem Spannungsdetektor VD, der das HV-Stromsignal HV mit einem Spannungspegel VRD unterhalb der Referenzspannung VDT1 erfasst, wird der Masseschalter AGS mit dem Massereferenzknoten gekoppelt, so dass das Massesignal AG den Massespannungspegel aufweist.
  • In Zustand ST2 breitet sich das HV-Stromsignal HV mit dem Programmierspannungspegel VPP von dem Pegelschieber/Stromschalter S2 über den Pegelschieber/Stromschalter S1 und den HV-Treiber 400 zu dem Gate des Transistors 210 aus, wodurch die ausgewählte NVM-Vorrichtung 112 in den niederohmigen Zustand programmiert wird, beispielsweise durch Bildung eines Leitungskanals in dem Gate des Transistors 210. Basierend auf dem Spannungsdetektor VD, der das HV-Stromsignal HV erfasst, das einen Spannungspegel VPP größer als VDT1 aufweist, gibt die Entladesteuerungsschaltung DC das Entladefreigabesignal ENHVD aus, das bewirkt, dass die Stromquelle IS2 ausgeschaltet bleibt, und der Masseschalter AGS wird mit dem Spannungsknoten/Pegel MV gekoppelt, so dass das Massesignal AG den Spannungspegel MV aufweist.
  • In Zustand ST3 breitet sich das HV-Stromsignal HV, das auf den Spannungspegel VRD abfällt, von dem Pegelschieber/Stromschalter S2 über den Pegelschieber/Stromschalter S1 und den HV-Treiber 400 zu dem Gate des Transistors 210 aus. Basierend auf dem Spannungsdetektor VD, der das HV-Stromsignal HV erfasst, das einen Spannungspegel unterhalb der Referenzspannung VDT2 aufweist, gibt die Entladesteuerungsschaltung DC das Entladefreigabesignal ENHVD aus, wodurch die Stromquelle IS2 eingeschaltet wird, und der Masseschalter AGS wird mit dem Spannungsreferenzknoten gekoppelt, so dass das Massesignal AG den Spannungspegel aufweist. Die resultierenden dualen Stromentladungspfade wie vorstehend mit Bezug auf 7B erläutert sind in 7C durch Pfeile dargestellt.
  • Aufgrund der vorstehend mit Bezug auf 7A-7C erläuterten Konfiguration kann die Speicherschaltung 100, die den HV-Treiber 400, einen HV-Stromschalter HVPSU oder HVPSD, welcher einen HV-Stromschalter 700 aufweist, und einen globalen HV-Stromschalter HVSU oder HVSD aufweist, welcher einen globalen HV-Stromschalter 750 aufweist, ein HV-Aktivierungssignal WLP ausgeben, das die vorstehend mit Bezug auf die Speicherschaltung 100 diskutierten Eigenschaften aufweist, so dass die Speicherschaltung 100, die den HV-Treiber 400, einen HV-Stromschalter HVPSU oder HVPSD, welcher einen HV-Stromschalter 700 aufweist, und einen globalen HV-Stromschalter HVSU oder HVSD aufweist, welcher einen globalen HV-Stromschalter 750 aufweist, die oben diskutierten Vorteile realisieren kann.
  • Die Speicherschaltung 100, die den Hochspannungstreiber 400, einen HV-Stromschalter HVPSU oder HVPSD, welcher den HV-Stromschalter 700 aufweist, und einen globalen HV-Stromschalter HVSU oder HVSD aufweist, welcher den globalen HV-Stromschalter 750 aufweist, kann ferner erfasste Hochspannungspegel durch eine Rückkopplungsanordnung verwenden, wodurch die Entladezeiten während der Programmieroperationen der NVM-Vorrichtung gesteuert werden. Im Vergleich zu Ansätzen, die das Erfassen von HV-Pegeln zur Steuerung der Entladezeiten nicht vorsehen, sind solche Ausführungsformen in der Lage, den Energieverbrauchsbedarf zu reduzieren und Restspannungsschäden bei nachfolgenden Operationen zu verhindern.
  • 8 ist ein Flussdiagramm eines Verfahrens 800 zur Durchführung einer Programmieroperation gemäß einer oder mehreren Ausführungsformen. Das Verfahren 800 ist mit einer Speicherschaltung verwendbar, beispielsweise der Speicherschaltung 100 wie vorstehend mit Bezug auf 1A-7C erläutert.
  • Die Reihenfolge, in der die Operationen des Verfahrens 800 in 8 dargestellt sind, dient nur der Veranschaulichung; die Operationen des Verfahrens 800 können in einer anderen Reihenfolge als wie in 8 dargestellt ausgeführt werden. In einigen Ausführungsformen werden zusätzlich zu den Operationen, die in 8 dargestellt sind, weitere Operationen vor, zwischen, während und/oder nach den Operationen wie in 8 dargestellt ausgeführt. In einigen Ausführungsformen sind die Operationen des Verfahrens 800 eine Teilmenge von Operationen eines Verfahrens zum Betrieben einer Speicherschaltung.
  • Bei Operation 810 wird in einigen Ausführungsformen ein Adressensignal an einer Treiberschaltung empfangen, das eine Konfiguration aufweist, welche einer NVM-Vorrichtung in einer ersten Bank von NVM-Vorrichtungen entspricht, die benachbart zu der ersten Bank von NVM-Vorrichtungen und zu einer zweiten Bank von NVM-Vorrichtungen ist. In einigen Ausführungsformen umfasst das Empfangen des Adresssignals an der Treiberschaltung das Empfangen von Adresssignalen 100AD an einer Treiberschaltung 110AC, die benachbart zu den Speicherbänken 110U und 110D ist, wie vorstehend mit Bezug auf 1A und 1B beschrieben.
  • Bei Operation 820 werden ein erstes und ein zweites HV-Stromsignal durch einen ersten und einen zweiten globalen HV-Stromschalter erzeugt, als Reaktion darauf, dass das Adressensignal die Konfiguration aufweist, welche der NVM-Vorrichtung in der ersten Bank von NVM-Vorrichtungen entspricht. Das erste HV-Stromsignal weist eine erste Spannungsgröße auf und das zweite HV-Stromsignal weist eine zweite Spannungsgröße auf, die kleiner als die erste Spannungsgröße ist.
  • In einigen Ausführungsformen umfasst das Erzeugen des ersten und des zweiten HV-Stromsignals die Verwendung des globalen HV-Stromschalters HVSU zum Erzeugen des HV-Stromsignals HVU, das den Spannungspegel VPP aufweist, und des globalen HV-Stromschalters HVSD zum Erzeugen des HV-Stromsignals HVD, das den Spannungspegel VRD aufweist, wie vorstehend mit Bezug auf 1A-7C erläutert.
  • Bei Operation 830 werden das erste und das zweite Stromsignal an der Treiberschaltung empfangen, die benachbart zu der ersten und der zweiten Bank von NVM-Vorrichtungen ist. In einigen Ausführungsformen umfasst das Empfangen des ersten und des zweiten Stromsignal das Empfangen des HV-Stromsignals HVU an dem HV-Stromschalter HVPSU und des HV-Stromsignals HVD an dem HV-Stromschalter HVPSD, wie vorstehend mit Bezug auf 1A-7C erläutert.
  • Bei Operation 840 wird ein erstes HV-Aktivierungssignal von der Treiberschaltung an der NVM-Vorrichtung ausgegeben, als Reaktion darauf, dass das Adressensignal die Konfiguration aufweist, wobei das erste HV-Aktivierungssignal die erste Spannungsgröße aufweist. In einigen Ausführungsformen umfasst das Ausgeben des ersten HV-Aktivierungssignals an der NVM-Vorrichtung die Verwendung des HV-Treibers HVDR, um das HV-Aktivierungssignal WLPU, das den Spannungspegel VPP aufweist, an einer Teilmenge von NVM-Vorrichtungen 112 auszugeben, wie vorstehend mit Bezug auf 1A-7C beschrieben. In einigen Ausführungsformen umfasst die Verwendung des HV-Treibers HVDR zum Ausgeben des HV-Aktivierungssignals WLPU die Verwendung des HV-Treibers 400 wie vorstehend mit Bezug auf 4-7C beschrieben.
  • In einigen Ausführungsformen umfasst das Ausgeben des ersten HV-Aktivierungssignals, das die erste Spannungsgröße aufweist, die Verwendung eines HV-Schalters in der Treiberschaltung, um ein Massesignal mit einer vierten Spannungsgröße zu erzeugen, die zwischen der ersten Spannungsgröße und einem Massespannungspegel liegt. In einigen Ausführungsformen umfasst die Verwendung des HV-Schalters in der Treiberschaltung zum Erzeugen des Massesignals mit der vierten Spannungsgröße die Verwendung eines der vorstehend mit Bezug auf die 5A-7C beschriebenen Stromschalter 500-700.
  • In einigen Ausführungsformen umfasst die NVM-Vorrichtung eine OTP-Vorrichtung und das Ausgeben des ersten HV-Aktivierungssignals von der Treiberschaltung an der NVM-Vorrichtung umfasst das Ausgeben des ersten HV-Aktivierungssignals und eines weiteren Aktivierungssignals an der OTP-Vorrichtung. In einigen Ausführungsformen umfasst das Ausgeben des ersten HV-Aktivierungssignals und eines weiteren Aktivierungssignals an der OTP-Vorrichtung das Ausgeben des HV-Aktivierungssignals WLP und des Aktivierungssignals WLR an der OTP-Vorrichtung 200 wie vorstehend mit Bezug auf 2 beschrieben.
  • Bei Operation 850 wird ein zweites HV-Aktivierungssignal von der Treiberschaltung an der zweiten Bank von NVM-Vorrichtungen ausgegeben als Reaktion darauf, dass das Adressensignal die Konfiguration aufweist, wobei das zweite HV-Aktivierungssignal eine dritte Spannungsgröße aufweist, die gleich oder kleiner als die zweite Spannungsgröße ist. In einigen Ausführungsformen umfasst das Ausgeben des zweiten HV-Aktivierungssignals an der zweiten Bank von NVM-Vorrichtungen die Verwendung des HV-Treibers HVDR, um das HV-Aktivierungssignal WLPD, das den Spannungspegel VRD oder den Spannungspegel LV aufweist, an einer Teilmenge von NVM-Vorrichtungen 112 auszugeben, wie vorstehend mit Bezug auf 1A-7C erläutert. In einigen Ausführungsformen umfasst die Verwendung des HV-Treibers HVDR zum Ausgeben des HV-Aktivierungssignals WLPD die Verwendung des HV-Treibers 400 wie vorstehend mit Bezug auf 4-7C beschrieben.
  • In einigen Ausführungsformen erfolgt das Ausgeben des ersten HV-Aktivierungssignals bei Operation 840 und das Ausgeben des zweiten Aktivierungssignals jeweils als Reaktion auf ein gleiches Freigabesignal, das von der Treiberschaltung erzeugt wird, und das Ausgeben des zweiten HV-Aktivierungssignals von der Treiberschaltung an der zweiten Bank von NVM-Vorrichtungen umfasst, dass das zweite HV-Aktivierungssignal die dritte Spannungsgröße gleich der zweiten Spannungsgröße aufweist. In einigen Ausführungsformen umfasst das Erzeugen des gleichen Freigabesignals durch die Treiberschaltung die Verwendung der Dekodierschaltung 300A zum Erzeugen der Freigabesignale ENU und END wie vorstehend mit Bezug auf 3A beschrieben.
  • In einigen Ausführungsformen erfolgt das Ausgeben des ersten HV-Aktivierungssignals bei Operation 840 als Reaktion auf ein erstes Freigabesignal, das von der Treiberschaltung erzeugt wird, das Ausgeben des zweiten Aktivierungssignals erfolgt als Reaktion auf ein zweites Freigabesignal, das von der Treiberschaltung separat von dem ersten Freigabesignal erzeugt wird, und das Ausgeben des zweiten HV-Aktivierungssignals von der Treiberschaltung an der zweiten Bank von NVM-Vorrichtungen umfasst, dass das zweite HV-Aktivierungssignal die dritte Spannungsgröße gleich einem Massespannungspegel aufweist. In einigen Ausführungsformen umfasst das Erzeugen des ersten und des zweiten Freigabesignals durch die Treiberschaltung die Verwendung der Dekodierschaltung 300B zum Erzeugen der Freigabesignale ENU und END, wie vorstehend mit Bezug auf 3B erläutert.
  • Bei Operation 860 wird in einigen Ausführungsformen die Treiberschaltung verwendet, um eine Entladeoperation an der NVM-Vorrichtung durchzuführen, wobei die Entladeoperation das Erfassen eines Spannungspegels des ersten HV-Stromsignals umfasst. In einigen Ausführungsformen umfasst das Durchführen der Entladeoperation die Verwendung des globalen HV-Stromschalters 750, des HV-Stromschalters 700 und des HV-Treibers 400, um einen Spannungspegel des HV-Stromsignals HV zu erfassen, wie vorstehend mit Bezug auf die 7A-7C erläutert.
  • Durch das Durchführen der Operationen des Verfahrens 800 wird eine Programmieroperation an einer Speicherschaltung durchgeführt, bei dem eine hierarchische Dualpath-Anordnung verwendet wird, um die HV-Pegel so zu verteilen, dass nicht-ausgewählte NVM-Vorrichtungen in zu den Vorrichtungstreiberschaltungen benachbarten Bänken ein entsprechendes HV-Aktivierungssignal erhalten, das entweder einen LV- oder einen Massespannungspegel aufweist, wodurch die vorstehend mit Bezug auf die Speicherschaltung 100 erläuterten Vorteile realisiert werden.
  • In einigen Ausführungsformen umfasst eine Speicherschaltung eine erste Bank von NVM-Vorrichtungen, mehrere erste Decoder, wobei jeder Decoder der mehreren ersten Decoder eingerichtet ist, ein Freigabesignal zu erzeugen, welches einer Spalte der ersten Bank von NVM-Vorrichtungen entspricht, mehrere erste HV-Treiber, die den mehreren ersten Decodern entsprechen, und mehrere erste HV-Stromschalter, wobei ein erster HV-Stromschalter der mehreren ersten HV-Stromschalter mit jedem HV-Treiber der mehreren ersten HV-Treiber gekoppelt ist, wobei jeder HV-Treiber der mehreren ersten HV-Treiber eingerichtet ist, ein HV-Aktivierungssignal an der entsprechenden Spalte der ersten Bank von NVM-Vorrichtungen auszugeben als Reaktion auf ein Stromsignal des ersten HV-Stromschalters der mehreren ersten HV-Stromschalter und auf das Freigabesignal des entsprechenden Decoders der mehreren ersten Decoder. In einigen Ausführungsformen umfasst die Speicherschaltung eine zweite Bank von NVM-Vorrichtungen, mehrere zweite HV-Treiber, welche den mehreren ersten Decodern entsprechen, und mehrere zweite HV-Stromschalter, wobei ein erster HV-Stromschalter der mehreren zweiten HV-Stromschalter mit jedem HV-Treiber der mehreren zweiten HV-Treiber gekoppelt ist, wobei jeder Decoder der mehreren ersten Decoder eingerichtet ist, das Freigabesignal zu erzeugen, das ferner einer Spalte der zweiten Bank von NVM-Vorrichtungen entspricht, und jeder HV-Treiber der mehreren zweiten HV-Treiber eingerichtet ist, ein HV-Aktivierungssignal an der entsprechenden Spalte der zweiten Bank von NVM-Vorrichtungen auszugeben als Reaktion auf ein Stromsignal des ersten HV-Stromschalters der mehreren zweiten HV-Stromschalter und auf das Freigabesignal des entsprechenden Decoders der mehreren ersten Decoder. In einigen Ausführungsformen umfasst die Speicherschaltung eine zweite Bank von NVM-Vorrichtungen, mehrere zweite Decoder, wobei jeder Decoder der mehreren zweiten Decoder eingerichtet ist, ein Freigabesignal zu erzeugen, das einer Spalte der zweiten Bank von NVM-Vorrichtungen entspricht, mehrere zweite HV-Treiber, die den mehreren zweiten Decodern entsprechen, und mehrere zweite HV-Stromschalter, wobei ein erster HV-Stromschalter der mehreren zweiten HV-Stromschalter mit jedem HV-Treiber der mehreren zweiten HV-Treiber gekoppelt ist, wobei jeder HV-Treiber der mehreren zweiten HV-Treiber eingerichtet ist, ein HV-Aktivierungssignal an der entsprechenden Spalte der zweiten Bank von NVM-Vorrichtungen auszugeben als Reaktion auf ein Stromsignal des ersten HV-Stromschalters der mehreren zweiten HV-Stromschaltern und auf das Freigabesignal des entsprechenden Decoders der mehreren zweiten Decoder. In einigen Ausführungsformen sind die mehreren ersten HV-Treiber eine Mehrzahl von HV-Treibern von mehreren Mehrzahlen von HV-Treibern und jeder HV-Stromschalter der mehreren ersten HV-Stromschalter ist mit jedem HV-Treiber einer entsprechenden Mehrzahl von HV-Treibern der mehreren Mehrzahlen von HV-Treibern gekoppelt. In einigen Ausführungsformen umfasst die Speicherschaltung einen globalen HV-Stromschalter, der eingerichtet ist, ein HV-Stromsignal zu erzeugen, wobei jeder HV-Stromschalter der mehreren ersten HV-Stromschalter eingerichtet ist, das Stromsignal und ein Massesignal basierend auf dem HV-Stromsignal zu erzeugen. In einigen Ausführungsformen umfasst jeder HV-Stromschalter der mehreren ersten HV-Stromschalter einen Pegeldetektor, der eingerichtet ist, das Massesignal als Reaktion auf einen Spannungspegel des HV-Stromsignals von einem Massespannungspegel auf einen mittleren Spannungspegel umzuschalten. In einigen Ausführungsformen umfasst jeder HV-Stromschalter der mehreren ersten HV-Stromschalter eine Verzögerungsschaltung, die eingerichtet ist, das Massesignal als Reaktion auf ein HV-Freigabesignal von einem Massespannungspegel auf einen mittleren Spannungspegel umzuschalten. In einigen Ausführungsformen umfasst jede NVM-Vorrichtung der ersten Bank von NVM-Vorrichtungen ein OTP-Bit, wobei jedes OTP-Bit einen Programmiertransistor, der eingerichtet ist, das HV-Aktivierungssignal von einem entsprechenden HV-Treiber der mehreren ersten HV-Treiber zu empfangen, und einen Lesetransistor aufweist, der eingerichtet ist, ein Aktivierungssignal basierend auf dem Freigabesignal eines entsprechenden Decoders der mehreren ersten Decoder zu empfangen.
  • In einigen Ausführungsformen umfasst eine Speicherschaltung eine erste OTP-Vorrichtung und eine zweite OTP-Vorrichtung, wobei jede der OTP-Vorrichtungen einen Lesetransistor und einen Programmiertransistor aufweist, und eine Treiberschaltung, die einen ersten HV-Stromschalter, welcher eingerichtet ist, ein erstes Stromsignal zu erzeugen, einen zweiten HV-Stromschalter, welcher eingerichtet ist, ein zweites Stromsignal zu erzeugen, einen ersten HV-Treiber, welcher eingerichtet ist, als Reaktion auf das erste Stromsignal ein erstes HV-Aktivierungssignal an dem Programmiertransistor der ersten OTP-Vorrichtung auszugeben und einen zweiten HV-Treiber, welcher eingerichtet ist, als Reaktion auf das zweite Stromsignal ein zweites HV-Aktivierungssignal an dem Programmiertransistor der zweiten OTP-Vorrichtung auszugeben, wobei die Treiberschaltung eingerichtet ist, ein erstes Aktivierungssignal an dem Lesetransistor der ersten OTP-Vorrichtung und ein zweites Aktivierungssignal an dem Lesetransistor der zweiten OTP-Vorrichtung auszugeben, wobei das erste Aktivierungssignal und das erste HV-Aktivierungssignal auf einem ersten Freigabesignal basieren und das zweite Aktivierungssignal und das zweite HV-Aktivierungssignal auf einem zweiten Freigabesignal basieren. In einigen Ausführungsformen umfasst die Treiberschaltung einen Decoder, der eingerichtet ist, das erste Freigabesignal und das zweite Freigabesignal als ein gleiches Freigabesignal zu erzeugen, und das erste Aktivierungssignal, das zweite Aktivierungssignal, das erste HV-Aktivierungssignale und das zweite HV-Aktivierungssignal basieren jeweils auf dem gleichen Freigabesignal. In einigen Ausführungsformen umfasst die Treiberschaltung einen ersten Decoder, der eingerichtet ist, das erste Freigabesignal zu erzeugen, und einen zweiten Decoder, der eingerichtet ist, das zweite Freigabesignal separat von dem ersten Freigabesignal zu erzeugen. In einigen Ausführungsformen ist der erste Hochspannungstreiber ein erster Hochspannungstreiber aus mehreren ersten Hochspannungstreibern, der zweite Hochspannungstreiber ist ein zweiter Hochspannungstreiber aus mehreren zweiten Hochspannungstreibern, jeder der ersten Hochspannungstreiber aus den mehreren ersten Hochspannungstreibern ist mit dem ersten HV-Stromschalter gekoppelt, und jeder der zweiten Hochspannungstreiber aus den mehreren zweiten Hochspannungstreibern ist mit dem zweiten HV-Stromschalter gekoppelt. In einigen Ausführungsformen ist der erste HV-Stromschalter ein erster HV-Stromschalter aus mehreren ersten HV-Stromschaltern, der zweite HV-Stromschalter ist ein zweiter HV-Stromschalter aus mehreren zweiten HV-Stromschaltern, jeder der ersten HV-Stromschalter aus den mehreren ersten HV-Stromschaltern ist mit einem ersten globalen HV-Stromschalter gekoppelt, und jeder der zweiten HV-Stromschalter aus den mehreren zweiten HV-Stromschaltern ist mit einem zweiten globalen HV-Stromschalter gekoppelt. In einigen Ausführungsformen ist der erste HV-Stromschalter eingerichtet, das erste Stromsignal und ein erstes Massesignal basierend auf einem ersten HV-Stromsignal, einem ersten LV-Stromsignal und einem ersten HV-Freigabesignal zu erzeugen, und der zweite HV-Stromschalter ist eingerichtet, das zweite Stromsignal und ein zweites Massesignal basierend auf einem zweiten HV-Stromsignal, einem zweiten LV-Stromsignal und einem zweiten HV-Freigabesignal zu erzeugen.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Durchführen einer Programmieroperation als Reaktion auf ein Adressensignal, das eine Konfiguration aufweist, welche einer NVM-Vorrichtung in einer ersten Bank von NVM-Vorrichtungen entspricht: Erzeugen eines ersten HV-Stromsignals, das eine erste Spannungsgröße aufweist; Erzeugen eines zweiten HV-Stromsignals, das eine zweite Spannungsgröße kleiner als die erste Spannungsgröße aufweist; Empfangen des ersten HV-Stromsignals und des zweiten HV-Stromsignals und des Adressensignals an einer Treiberschaltung benachbart zu der ersten Bank von NVM-Vorrichtungen und zu einer zweiten Bank von NVM-Vorrichtungen; und Ausgeben eines ersten HV-Aktivierungssignals von der Treiberschaltung an der NVM-Vorrichtung als Reaktion auf das Adressensignal, das die Konfiguration aufweist, wobei das erste HV-Aktivierungssignal die erste Spannungsgröße hat, und Ausgeben eines zweiten HV-Aktivierungssignals von der Treiberschaltung an der zweiten Bank von NVM-Vorrichtungen, wobei das zweite HV-Aktivierungssignal eine dritte Spannungsgröße gleich oder kleiner als die zweite Spannungsgröße aufweist. In einigen Ausführungsformen erfolgt sowohl das Ausgeben des ersten HV-Aktivierungssignals als auch das Ausgeben des zweiten Aktivierungssignals als Reaktion auf ein gleiches Freigabesignal, das von der Treiberschaltung erzeugt wird, und das Ausgeben des zweiten HV-Aktivierungssignals von der Treiberschaltung an der zweiten Bank von NVM-Vorrichtungen umfasst, dass das zweite HV-Aktivierungssignal die dritte Spannungsgröße gleich der zweiten Spannungsgröße aufweist. In einigen Ausführungsformen erfolgt das Ausgeben des ersten HV-Aktivierungssignals als Reaktion auf ein erstes Freigabesignal, das von der Treiberschaltung erzeugt wird, das Ausgeben des zweiten Aktivierungssignals erfolgt als Reaktion auf ein zweites Freigabesignal, das von der Treiberschaltung separat von dem ersten Freigabesignal erzeugt wird, und das Ausgeben des zweiten HV-Aktivierungssignals von der Treiberschaltung an der zweiten Bank von NVM-Vorrichtungen umfasst, dass das zweite HV-Aktivierungssignal die dritte Spannungsgröße gleich einem Erdspannungspegel aufweist. In einigen Ausführungsformen umfasst das Ausgeben des ersten HV-Aktivierungssignals, dass die erste Spannungsgröße aufweist, Verwendung eines HV-Schalters in der Treiberschaltung, um ein Massesignal zu erzeugen, das eine vierte Spannungsgröße zwischen der ersten Spannungsgröße und einem Massespannungspegel aufweist. In einigen Ausführungsformen umfasst die NVM-Vorrichtung eine OTP-Vorrichtung, und das Ausgeben des ersten HV-Aktivierungssignals von der Treiberschaltung an der NVM-Vorrichtung umfasst Ausgeben des ersten HV-Aktivierungssignals und eines weiteren Aktivierungssignals an der OTP-Vorrichtung. In einigen Ausführungsformen umfasst das Verfahren Durchführen einer Entladeoperation an der NVM-Vorrichtung, wobei die Entladeoperation Erfassen eines Spannungspegels des ersten HV-Stromsignals umfasst.
  • Vorstehende sind Merkmale mehrerer Ausführungsformen umrissen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwendet werden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen, und verschiedene Änderungen, Ersetzungen und Modifikationen hierin vorgenommen werden können, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/148800 [0001]

Claims (20)

  1. Speicherschaltung aufweisend: eine erste Bank von NVM-Vorrichtungen; mehrere erste Decoder, wobei jeder Decoder der mehreren ersten Decoder eingerichtet ist, ein Freigabesignal zu erzeugen, das einer Spalte der ersten Bank von NVM-Vorrichtungen entspricht; mehrere erste HV-Treiber, die den mehreren ersten Decodern entsprechen; und mehrere erste HV-Stromschalter, wobei ein erster HV-Stromschalter der mehreren ersten HV-Stromschalter mit jedem HV-Treiber der mehreren ersten HV-Treiber gekoppelt ist, wobei jeder HV-Treiber der mehreren ersten HV-Treiber eingerichtet ist, ein HV-Aktivierungssignal an der entsprechenden Spalte der ersten Bank von NVM-Vorrichtungen auszugeben als Reaktion auf ein Stromsignal des ersten HV-Stromschalters der mehreren ersten HV-Stromschalter und auf das Freigabesignal des entsprechenden Decoders der mehreren ersten Decoder.
  2. Speicherschaltung nach Anspruch 1, ferner aufweisend: eine zweite Bank von NVM-Vorrichtungen; mehrere zweite HV-Treiber, die den mehreren ersten Decodern entsprechen; und mehrere zweite HV-Stromschalter, wobei ein erster HV-Stromschalter der mehreren zweiten HV-Stromschalter mit jedem HV-Treiber der mehreren zweiten HV-Treiber gekoppelt ist, wobei jeder Decoder der mehreren ersten Decoder eingerichtet ist, das Freigabesignal zu erzeugen, das ferner einer Spalte der zweiten Bank von NVM-Vorrichtungen entspricht, wobei jeder HV-Treiber der mehreren zweiten HV-Treiber eingerichtet ist, ein HV-Aktivierungssignal an der entsprechenden Spalte der zweiten Bank von NVM-Vorrichtungen auszugeben, als Reaktion auf ein Stromsignal des ersten HV-Stromschalters der mehreren zweiten HV-Stromschalter und auf das Freigabesignal des entsprechenden Decoders der mehreren ersten Decoder.
  3. Speicherschaltung nach Anspruch 1 oder 2, ferner aufweisend: eine zweite Bank von NVM-Vorrichtungen; mehrere zweite Decoder, wobei jeder Decoder der mehreren zweiten Decoder eingerichtet ist, ein Freigabesignal zu erzeugen, das einer Spalte der zweiten Bank von NVM-Vorrichtungen entspricht; mehrere zweite HV-Treiber, die den mehreren zweiten Decodern entsprechen; und mehrere zweite HV-Stromschaltern, wobei ein erster HV-Stromschalter der mehreren zweiten HV-Stromschalter mit jedem HV-Treiber der mehreren zweiten HV-Treiber gekoppelt ist, wobei jeder HV-Treiber der mehreren zweiten HV-Treiber eingerichtet ist, ein HV-Aktivierungssignal an der entsprechenden Spalte der zweiten Bank von NVM-Vorrichtungen auszugeben als Reaktion auf ein Stromsignal des ersten HV-Stromschalters der mehreren zweiten HV-Stromschalter und auf das Freigabesignal des entsprechenden Decoders der mehreren zweiten Decoder.
  4. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die mehreren ersten HV-Treiber eine Mehrzahl von HV-Treibern von mehreren Mehrzahlen von HV-Treibern ist, wobei jeder HV-Stromschalter der mehreren ersten HV-Stromschalter mit jedem HV-Treiber einer entsprechenden Mehrzahl von HV-Treibern der mehreren Mehrzahlen von HV-Treibern gekoppelt ist.
  5. Speicherschaltung nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen globalen HV-Stromschalter, der eingerichtet ist, ein HV-Stromsignal zu erzeugen, wobei jeder HV-Stromschalter der mehreren ersten HV-Stromschalter eingerichtet ist, das Stromsignal und ein Massesignal basierend auf dem HV-Stromsignal zu erzeugen.
  6. Speicherschaltung nach Anspruch 5, wobei jeder HV-Stromschalter der mehreren ersten HV-Stromschalter einen Pegeldetektor umfasst, der eingerichtet ist, das Massesignal von einem Massespannungspegel auf einen mittleren Spannungspegel zu schalten, als Reaktion auf einen Spannungspegel des HV-Stromsignals.
  7. Speicherschaltung nach Anspruch 5 oder 6, wobei jeder HV-Stromschalter der mehreren ersten HV-Stromschalter eine Verzögerungsschaltung aufweist, die eingerichtet ist, das Massesignal von einem Massespannungspegel auf einen mittleren Spannungspegel zu schalten, als Reaktion auf ein HV-Freigabesignal.
  8. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei jede NVM-Vorrichtung der ersten Bank von NVM-Vorrichtungen ein einmalig programmierbares Bit, ein OTP-Bit, umfasst, wobei jedes OTP-Bit Folgendes aufweist: einen Programmiertransistor, der eingerichtet ist, das HV-Aktivierungssignal von einem entsprechenden HV-Treiber der mehreren ersten HV-Treiber zu empfangen; und einen Lesetransistor, der eingerichtet ist, ein Aktivierungssignal basierend auf dem Freigabesignal eines entsprechenden Decoders der mehreren ersten Decoder zu empfangen.
  9. Speicherschaltung aufweisend: eine erste OTP-Vorrichtung und eine zweite OTP-Vorrichtung, wobei die OTP-Vorrichtungen jeweils einen Lesetransistor und einen Programmiertransistor aufweisen; und eine Treiberschaltung aufweisend: - einen ersten HV-Stromschalter, der eingerichtet ist, ein erstes Stromsignal zu erzeugen; - einen zweiten HV-Stromschalter, der eingerichtet ist, ein zweites Stromsignal zu erzeugen; - einen ersten HV-Treiber, der eingerichtet ist, ein erstes HV-Aktivierungssignal an dem Programmiertransistor der ersten OTP-Vorrichtung auszugeben, als Reaktion auf das erste Stromsignal; und - einen zweiten HV-Treiber, der eingerichtet ist, ein zweites HV-Aktivierungssignal an dem Programmiertransistor der zweiten OTP-Vorrichtung auszugeben, als Reaktion auf das zweite Stromsignal, wobei die Treiberschaltung eingerichtet ist, ein erstes Aktivierungssignal an dem Lesetransistor der ersten OTP-Vorrichtung und ein zweites Aktivierungssignal an dem Lesetransistor der zweiten OTP-Vorrichtung auszugeben, wobei das erste Aktivierungssignal und das erste HV-Aktivierungssignal auf einem ersten Freigabesignal basieren, wobei das zweite Aktivierungssignal und das zweite HV-Aktivierungssignal auf einem zweiten Freigabesignal basieren.
  10. Speicherschaltung nach Anspruch 9, wobei die Treiberschaltung einen Decoder aufweist, der eingerichtet ist, das erste Freigabesignal und das zweite Freigabesignal als ein gleiches Freigabesignal zu erzeugen, wobei jedes von dem ersten und dem zweite Aktivierungssignal und dem ersten und dem zweiten HV-Aktivierungssignal auf dem gleichen Freigabesignal basiert.
  11. Speicherschaltung nach Anspruch 9 oder 10, wobei die Treiberschaltung aufweist: einen ersten Decoder, der eingerichtet ist, das erste Freigabesignal zu erzeugen; und einen zweiten Decoder, der eingerichtet ist, das zweite Freigabesignal separat von dem ersten Freigabesignal zu erzeugen.
  12. Speicherschaltung nach einem der Ansprüche 9 bis 11, wobei der erste HV-Treiber ein erster HV-Treiber aus mehreren ersten HV-Treibern ist, wobei der zweite HV-Treiber ein zweiter HV-Treiber aus mehreren zweiten HV-Treibern ist, wobei jeder der ersten HV-Treiber der mehreren ersten HV-Treiber mit dem ersten HV-Stromschalter gekoppelt ist, wobei jeder der zweiten HV-Treiber der mehreren zweiten HV-Treiber mit dem zweiten HV-Stromschalter gekoppelt ist.
  13. Speicherschaltung nach einem der Ansprüche 9 bis 12, wobei der erste HV-Stromschalter ein erster HV-Stromschalter aus mehreren ersten HV-Stromschaltern ist, wobei der zweite HV-Stromschalter ein zweiter HV-Stromschalter aus mehreren zweiten HV-Stromschaltern ist, wobei jeder der ersten HV-Stromschalter der mehreren ersten HV-Stromschalter mit einem ersten globalen HV-Stromschalter gekoppelt ist, wobei jeder der zweiten HV-Stromschalter der mehreren zweiten HV-Stromschalter mit einem zweiten globalen HV-Stromschalter gekoppelt ist.
  14. Speicherschaltung nach einem der Ansprüche 9 bis 13, wobei der erste HV-Stromschalter eingerichtet ist, das erste Stromsignal und ein erstes Massesignal basierend auf einem ersten HV-Stromsignal, einem ersten LV-Stromsignal und einem ersten HV-Freigabesignal zu erzeugen, wobei der zweite HV-Stromschalter eingerichtet ist, das zweite Stromsignal und ein zweites Massesignal basierend auf einem zweiten HV-Stromsignal, einem zweiten LV-Stromsignal und einem zweiten HV-Freigabesignal zu erzeugen.
  15. Verfahren zum Durchführen einer Programmieroperation, wobei das Verfahren umfasst: als Reaktion darauf, dass ein Adressensignal eine Konfiguration aufweist, die einer NVM-Vorrichtung in einer ersten Bank von NVM-Einrichtungen entspricht: - Erzeugen eines ersten HV-Stromsignals, das eine erste Spannungsgröße aufweist; und - Erzeugen eines zweiten HV-Stromsignals, das eine zweite Spannungsgröße kleiner als die erste Spannungsgröße aufweist; Empfangen des ersten HV-Stromsignals und des zweiten HV-Stromsignals und des Adressensignals an einer Treiberschaltung benachbart zu der ersten Bank von NVM-Vorrichtungen und zu einer zweiten Bank von NVM-Vorrichtungen; und als Reaktion darauf, dass das Adressensignal die Konfiguration aufweist: - Ausgeben eines ersten HV-Aktivierungssignals von der Treiberschaltung an der NVM-Vorrichtung, wobei das erste HV-Aktivierungssignal die erste Spannungsgröße aufweist; und - Ausgeben eines zweiten HV-Aktivierungssignals von der Treiberschaltung an der zweiten Bank von NVM-Vorrichtungen, wobei das zweite HV-Aktivierungssignal eine dritte Spannungsgröße gleich oder kleiner als die zweite Spannungsgröße aufweist.
  16. Verfahren nach Anspruch 15, wobei das Ausgeben des ersten HV-Aktivierungssignals und das Ausgeben des zweiten Aktivierungssignals jeweils als Reaktion auf ein gleiches Freigabesignal erfolgt, das von der Treiberschaltung erzeugt wird, wobei das Ausgeben des zweiten HV-Aktivierungssignals von der Treiberschaltung an der zweiten Bank von NVM-Vorrichtungen umfasst, dass das zweite HV-Aktivierungssignal die dritte Spannungsgröße gleich der zweiten Spannungsgröße aufweist.
  17. Verfahren nach Anspruch 15 oder 16, wobei das Ausgeben des ersten HV-Aktivierungssignals als Reaktion auf ein erstes Freigabesignal erfolgt, das von der Treiberschaltung erzeugt wird, wobei das Ausgeben des zweiten Aktivierungssignals als Reaktion auf ein zweites Freigabesignal erfolgt, das von der Treiberschaltung separat von dem ersten Freigabesignal erzeugt wird, wobei das Ausgeben des zweiten HV-Aktivierungssignals von der Treiberschaltung an der zweiten Bank von NVM-Vorrichtungen umfasst, dass das zweite HV-Aktivierungssignal die dritte Spannungsgröße gleich einem Massespannungspegel aufweist.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei das Ausgeben des ersten HV-Aktivierungssignals, das die erste Spannungsgröße aufweist, Verwendung eines HV-Schalters in der Treiberschaltung umfasst, um ein Massesignal zu erzeugen, das eine vierte Spannungsgröße zwischen der ersten Spannungsgröße und einem Massespannungspegel aufweist.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei die NVM-Vorrichtung eine OTP-Vorrichtung aufweist, wobei das Ausgeben des ersten HV-Aktivierungssignals von der Treiberschaltung an der NVM-Vorrichtung Ausgeben des ersten HV-Aktivierungssignals und eines weiteren Aktivierungssignals an der OTP-Vorrichtung umfasst.
  20. Verfahren nach einem der Ansprüche 15 bis 19, ferner umfassend: Durchführen einer Entladeoperation an der NVM-Vorrichtung, wobei die Entladeoperation Erfassen eines Spannungspegels des ersten HV-Stromsignals umfasst.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270780B2 (en) * 2020-03-31 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory readout circuit and method
US11450395B2 (en) * 2021-02-12 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory circuit and method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462998B1 (en) * 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Programmable and electrically configurable latch timing circuit
JP3822495B2 (ja) * 2000-03-30 2006-09-20 マイクロン テクノロジー インコーポレイテッド シンクロナスフラッシュメモリ
US7586787B2 (en) * 2007-09-20 2009-09-08 Kilopass Technology Inc. Reducing bit line leakage current in non-volatile memories
KR100967102B1 (ko) * 2008-06-30 2010-07-01 주식회사 하이닉스반도체 반도체 메모리 장치
TW201044393A (en) * 2009-06-01 2010-12-16 Aplus Flash Technology Inc A NAND string based NAND/NOR flash memory cell, array, and memory device having parallel bit lines and source lines, having a floating gate select gating transistor, and circuits and methods for operating same
TW201701578A (zh) * 2014-03-06 2017-01-01 先進充電技術公司 用於提供電力給電子裝置之電路與電力模組，以及組裝降壓設備之方法
US11101673B2 (en) * 2018-03-13 2021-08-24 Cypress Semiconductor Corporation Programmable gate driver control in USB power delivery
US10878928B2 (en) 2018-09-21 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. One-time-programmable (OTP) implementation using magnetic junctions
US10748591B2 (en) 2019-01-13 2020-08-18 Ememory Technology Inc. Random code generator
US11450395B2 (en) * 2021-02-12 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory circuit and method

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