DE102018107201A1 - Speicherschaltkreiskonfiguration und Verfahren - Google Patents

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Abstract

Ein Schaltkreis umfasst eine Datenleitung, eine erste Zelle in einer ersten Zeile einer Speicheranordnung und eine zweite Zelle in einer zweiten Zeile der Speicheranordnung. Die erste Zelle ist elektrisch mit der Datenleitung gekoppelt, und die zweite Zelle ist elektrisch mit der Datenleitung gekoppelt. Der Schaltkreis ist dafür konfiguriert, Daten von der ersten Zelle und der zweiten Zelle zu der Datenleitung in einer ersten Lese-Operation der ersten Zeile gleichzeitig zu transferieren.

Description

  • HINTERGRUND
  • Ein Speicheranordnungs-Datenzugriff umfasst Lese- und Schreib-Operationen, deren Geschwindigkeiten von Speicherzellentyp, Speicherschaltkreis-Design, Betriebsspannungen, Betriebstemperatur und Schwankungen des Herstellungsprozess abhängig ist. Die Gesamtgeschwindigkeit eines Systems, das eine Speicheranordnung aufweist, basiert mitunter auf Speicherzugriffsgeschwindigkeiten.
  • In vielen Anwendungen werden Speicherschaltkreise mit geringen Spannungen betrieben, um Stromverbrauch und Wärmeerzeugung zu reduzieren. In dem Maße, wie die Betriebsspannungen sinken, sinken in der Regel auch die Schaltkreisgeschwindigkeiten und damit die Speicherzugriffsgeschwindigkeiten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • 1A ist ein Schaubild eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 1B und 1C sind Kurvendiagramme von Speicherschaltkreis-Betriebsparametern gemäß einigen Ausführungsformen.
    • 2 ist ein Schaubild eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 3 ist ein Schaubild eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 4 ist ein Schaubild eines Speicherschaltkreises gemäß einigen Ausführungsformen.
    • 5A-5C sind Schaubilder von Adressendecodierschaltkreisen gemäß einigen Ausführungsformen.
    • 6 ist ein Flussdiagramm eines Verfahrens zum Lesen von Daten aus einer schwachen Zelle gemäß einigen Ausführungsformen.
    • 7 ist ein Flussdiagramm eines Verfahrens zum Konfigurieren eines Speicherschaltkreises gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen umfassen, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • In verschiedenen Ausführungsformen wird eine schwache Zelle in einer Zeile eines Speicherschaltkreises auf der Basis einer Geschwindigkeit einer Testlese-Operation identifiziert, und Adressinformation, die einer Adresse der Zeile entspricht, wird in einer Speichervorrichtung gespeichert. Während anschließender Lese-Operationen der Zeile, welche die schwache Zelle umfasst, werden Daten gleichzeitig aus der schwachen Zelle und aus einer Zelle in einer zweiten Zeile des Speicherschaltkreises auf der Basis der gespeicherten Adressinformation gelesen, wodurch die Geschwindigkeiten der anschließenden Lese-Operationen verbessert werden.
  • In verschiedenen Ausführungsformen umfasst ein Speicherschaltkreis eine erste Zeile von Speicherzellen, die eine schwache Zelle enthalten, und eine zweite Zeile von Speicherzellen, wobei die zweite Zeile dafür konfiguriert ist, während Lese- und Schreib-Operationen der ersten Zeile von Speicherzellen aktiviert zu werden. Durch Paaren der zweiten Zeile mit der ersten Zeile und Ermöglichen, dass die erste Zeile mit erhöhten Lesebetriebsgeschwindigkeiten betrieben werden kann, wird die Gesamtbetriebsgeschwindigkeit des Speicherschaltkreises erhöht, und eine verringerte Betriebsspannung des Speicherschaltkreises wird ermöglicht.
  • 1A ist ein Schaubild eines Speicherschaltkreises 100 gemäß einigen Ausführungsformen. Der Speicherschaltkreis 100 umfasst eine Speicheranordnung 110, einen Adressendecodierschaltkreis 120, der kommunikativ mit der Speicheranordnung 110 durch einen Lese/Schreib (R/W)-Signalbus 115 gekoppelt ist, eine Steuerschaltung 130, die kommunikativ mit dem Adressendecodierschaltkreis 120 durch einen Steuersignalbus 125 gekoppelt ist, und eine Speichervorrichtung 140, die kommunikativ mit der Steuerschaltung 130 durch den Steuersignalbus 125 gekoppelt ist und kommunikativ mit dem Adressendecodierschaltkreis 120 durch einen Referenzadressbus 145 gekoppelt ist.
  • Zwei oder mehr Schaltkreiselemente gelten als kommunikativ gekoppelt, wenn eine direkte Signalverbindung besteht, oder wenn eine indirekte Signalverbindung besteht, die eine oder mehrere Logikvorrichtungen, zum Beispiel einen Inverter oder ein Logik-Gatter, zwischen den zwei oder mehr Schaltkreiselementen umfasst. In einigen Ausführungsformen können Signalübermittlungen zwischen den zwei oder mehr kommunikativ gekoppelten Schaltkreiselementen durch die eine oder die mehreren Logikvorrichtungen modifiziert, zum Beispiel invertiert oder bedingt, werden.
  • In einigen Ausführungsformen ist der Speicherschaltkreis 100 ein Speicher-Makro. In einigen Ausführungsformen ist der Speicherschaltkreis 100 eine Teilmenge eines Speicher-Makros, das eine oder mehrere zusätzliche Komponenten umfasst, zum Beispiel mindestens eine (nicht gezeigte) Speicheranordnung zusätzlich zu der Speicheranordnung 110.
  • Die Speicheranordnung 110 umfasst eine Anordnung von Speicherzellen 112. Die Speicherzellen 112 sind elektrische, elektromechanische, elektromagnetische oder sonstige Vorrichtungen, die dafür konfiguriert sind, Daten zu speichern, die durch logische Zustände dargestellt sind. Die logischen Zustände von Speicherzellen 112 können in einer Schreib-Operation programmiert und in einer Lese-Operation detektiert werden.
  • In verschiedenen Ausführungsformen entspricht ein logischer Zustand einem Spannungspegel einer elektrischen Ladung, die in einer Speicherzelle 112 gespeichert ist, einer physikalischen Eigenschaft, zum Beispiel einem Widerstand oder einer magnetischen Orientierung, einer Komponente einer Speicherzelle 112, oder einem sonstigen konfigurierbaren Aspekt einer Speicherzelle 112.
  • In einigen Ausführungsformen sind die Speicherzellen 112 statische Direktzugriffsspeicher (SRAM)-Zellen. In einigen Ausführungsformen sind die Speicherzellen 112 Acht-Transistor (8T)-SRAM-Speicherzellen zum Beispiel Speicherzellen 300, die unten mit Bezug auf 3 besprochen werden. In einigen Ausführungsformen sind die Speicherzellen 112 Neun-Transistor (9T) SRAM-Speicherzellen, zum Beispiel Speicherzellen 400, die unten mit Bezug auf 4 besprochen werden.
  • In einigen Ausführungsformen sind die Speicherzellen 112 dynamische Direktzugriffsspeicher (DRAM)-Zellen.
  • Die Speicherzellen 112 sind als ein Satz Zeilen 110A und ein Satz Zeilen 110B angeordnet. In der in 1A gezeigten Ausführungsform enthalten sowohl der Satz Zeilen 110A als auch der Satz Zeilen 110B zwei Zeilen von Speicherzellen 112. In einigen Ausführungsformen umfasst einer oder enthalten beide der Sätze Zeilen 110A und 110B eine Zeile von Speicherzellen 112.
  • In der in 1A gezeigten Ausführungsform umfasst die Speicheranordnung 110 keine zusätzliche Zeile von Speicherzellen 112 zwischen dem Satz Zeilen 110A und dem Satz Zeilen 110B. In einigen Ausführungsformen umfasst die Speicheranordnung 110 eine oder mehrere zusätzliche Zeilen (nicht gezeigt) von Speicherzellen 112 zwischen dem Satz Zeilen 110A und dem Satz Zeilen 110B.
  • In der in 1 gezeigten Ausführungsform hat der Speicherschaltkreis 100 eine Datenspeicherkapazität, die allein auf einer Anzahl von Zeilen in dem Satz Zeilen 110A basiert, und der Satz Zeilen 110B ist als ein Satz Zeilen konfiguriert, die den Satz Zeilen 110A ergänzt. In einigen Ausführungsformen hat der Speicherschaltkreis 100 eine Datenspeicherkapazität, die auf einer Gesamtzahl von Zeilen in dem Satz Zeilen 110A und dem Satz Zeilen 110B basiert.
  • In der in 1A gezeigten Ausführungsform umfasst der Satz Zeilen 110A insgesamt zwei Zeilen von Speicherzellen 112. In einigen Ausführungsformen umfasst der Satz Zeilen 110A eine Anzahl von Zeilen größer als zwei. In einigen Ausführungsformen umfasst der Satz Zeilen 110A eine Anzahl von Zeilen im Bereich von 4 bis 1024. In einigen Ausführungsformen umfasst der Satz Zeilen 110A eine Anzahl von Zeilen im Bereich von 128 bis 512.
  • In der in 1A gezeigten Ausführungsform umfasst der Satz Zeilen 110B insgesamt zwei Zeilen von Speicherzellen 112. In einigen Ausführungsformen umfasst der Satz Zeilen 110B eine Anzahl von Zeilen größer als zwei. In einigen Ausführungsformen umfasst der Satz Zeilen 110B eine Anzahl von Zeilen im Bereich von 4 bis 32.
  • In der in 1A gezeigten Ausführungsform umfasst jede Zeile des Satzes Zeilen 110A und des Satzes Zeilen 110B vier Speicherzellen 112. In verschiedenen Ausführungsformen umfasst jede Zeile des Satzes Zeilen 110A und des Satzes Zeilen 110B weniger oder mehr als vier Speicherzellen 112. In einigen Ausführungsformen umfasst jede Zeile des Satzes Zeilen 110A und des Satzes Zeilen 110B eine Anzahl von Speicherzellen 112 im Bereich von 4 bis 128. In einigen Ausführungsformen umfasst jede Zeile des Satzes Zeilen 110A und des Satzes Zeilen 110B eine Anzahl von Speicherzellen 112 im Bereich von 32 bis 64.
  • Die Lesedatenleitungen 114 sind leitfähige Leitungen in der Speicheranordnung 110, die senkrecht zu jeder Zeile des Satzes Zeilen 110A und des Satzes Zeilen 110B ausgerichtet sind und diese schneiden. In der in 1A gezeigten Ausführungsform wird jede Speicherzelle 112 durch eine Lesedatenleitung 114 geschnitten. In einigen Ausführungsformen wird jede Speicherzelle 112 durch mehr als eine Lesedatenleitung 114 geschnitten. Eine Gesamtzahl von Lesedatenleitungen 114 basiert auf der Anzahl von Speicherzellen 112 in jeder Zeile des Satzes Zeilen 110A und des Satzes Zeilen 110B und der Art von Speicherzellen 112 in der Speicheranordnung 110,
  • Die Speicheranordnung 110 ist dafür konfiguriert, in den Speicherzellen 112 Daten zu speichern, die von einem (nicht gezeigten) externen Schaltkreis durch (nicht gezeigte) Schreibdatenleitungen empfangen werden, und Daten von Speicherzellen 112 zu dem externen Schaltkreis durch Lesedatenleitungen 114 auszugeben. In Schreib-Operationen werden die empfangenen Daten an Zeilenpositionen gespeichert, die durch entsprechende Lese/Schreib-Signale 115S aktiviert werden, die von dem R/W-Signalbus 115 empfangen werden. In Lese-Operationen werden die gespeicherten Daten von Zeilenpositionen ausgegeben, die durch entsprechende Lese/Schreib-Signale 115S aktiviert werden, die von dem R/W-Signalbus 115 kommend empfangen werden.
  • Der Adressendecodierschaltkreis 120 umfasst einen Logikschaltkreis, der dafür konfiguriert ist, Lese/Schreib-Signale 115S auf der Basis von Steuersignalen 125S zu generieren, die von dem Steuersignalbus 125 kommend empfangen werden, und Lese/Schreib-Signale 115S an den R/W-Signalbus 115 auszugeben. Der R/W-Signalbus 115 umfasst mehrere Schreibsignalleitungen, die den Speicherzellenreihen der Speicheranordnung 110 entsprechen, und mehrere Lesesignalleitungen, zum Beispiel Lesesignalleitungen RWL1 und RWL2, die unten mit Bezug auf 2 besprochen werden, die den Speicherzellenreihen der Speicheranordnung 110 entsprechen.
  • Steuerungssignale 125S enthalten Zeilenadressinformation, die durch den Adressendecodierschaltkreis 120 verwendet werden können, um eine Schreibsignalleitung zu bestimmen, auf der ein bestimmtes Lese/Schreib-Signal 115S auszugeben ist, das anzeigt, dass eine bestimmte Zeile des Satzes Zeilen 110A in einer Schreib-Operation zu aktivieren ist, und eine Lesesignalleitung zu bestimmen, auf der ein bestimmtes Lese/Schreib-Signal 115S auszugeben ist, das anzeigt, dass eine bestimmte Zeile des Satzes Zeilen 110A in einer Lese-Operation zu aktivieren ist.
  • In verschiedenen Ausführungsformen enthält die Zeilenadressinformation eine Zeilenadresse einer Zeile des Satzes Zeilen 110A, einen Abschnitt einer Zeilenadresse einer Zeile des Satzes Zeilen 110A, oder einen Index oder sonstigen Identifizierer, der einer Zeilenadresse einer Zeile des Satzes Zeilen 110A entspricht.
  • In einigen Ausführungsformen umfasst das Ausgeben eines bestimmten Lese/Schreib-Signals 115S, das anzeigt, eine bestimmte Zeile in einer Lese- oder Schreib-Operation zu aktivieren, das Ausgeben des bestimmten Lese/Schreib-Signals 115S, das einen hohen logischen Spannungspegel aufweist. In einigen Ausführungsformen umfasst das Ausgeben eines bestimmten Lese/Schreib-Signals 115S, das anzeigt, eine bestimmte Zeile in einer Lese- oder Schreib-Operation zu aktivieren, das Ausgeben des bestimmten Lese/Schreib-Signals 115S, das einen niedrigen logischen Spannungspegel aufweist.
  • In einigen Ausführungsformen enthalten die Steuersignale 125S zusätzliche Informationen, die durch den Adressendecodierschaltkreis 120 dafür verwendet werden können, zusätzliche Operationen auszuführen, zum Beispiel das Initiieren und Beenden von Schreib- und Lese-Operationen auf der Basis eines Timings von Steuersignalen 125S.
  • Der R/W-Signalbus 115 umfasst einen R/W-Signalbus 115A, der dem Satz Zeilen 110A entspricht, und einen R/W-Signalbus 115B, der dem Satz Zeilen 110B entspricht. Der Adressendecodierschaltkreis 120 umfasst einen Adressendecodierschaltkreis 120A, der dem R/W-Signalbus 115A entspricht, und einen Adressendecodierschaltkreis 120B, zum Beispiel einen Adressendecodierschaltkreis 500, der unten mit Bezug auf 5 besprochen wird, der dem R/W-Signalbus 115B entspricht.
  • Der Adressendecodierschaltkreis 120A ist kommunikativ mit der Steuerschaltung 130 durch den Steuersignalbus 125 gekoppelt und ist dafür konfiguriert, auf der Basis der Zeilenadressinformation in Steuersignalen 125S, die von dem Steuersignalbus 125 kommend empfangen werden, während des Betriebes Lese/Schreib-Signale 115S zu generieren und an den R/W-Signalbus 115A auszugeben.
  • Der Adressendecodierschaltkreis 120B ist kommunikativ mit der Steuerschaltung 130 durch den Steuersignalbus 125 gekoppelt und ist kommunikativ mit der Speichervorrichtung 140 durch den Referenzadressbus 145 gekoppelt. Der Adressendecodierschaltkreis 120B ist dafür konfiguriert, auf der Basis eines Vergleichs der Zeilenadressinformation in den Steuersignalen 125S mit Referenzadressinformation, die in der Speichervorrichtung 140 gespeichert ist und die von dem Referenzadressbus 145 kommend empfangen wird, während des Betriebes Lese/Schreib-Signale 115S zu generieren und an den R/W-Signalbus 115B auszugeben.
  • Die Referenzadressinformation enthält Information, die, zusammen mit der Zeilenadressinformation, durch den Decodierschaltkreis 120B verwendet werden kann, um zu bestimmen, ob eine bestimmte Zeile des Satzes Zeilen 110A in einer Schreib- oder Lese-Operation aktiviert wird. Der Decodierschaltkreis 120B ist dafür konfiguriert, wenn die anhand der Zeilenadressinformation bestimmte Zeile mit der anhand der Referenzadressinformation bestimmten Zeile übereinstimmt, damit zu reagieren, dass in der Schreib- oder Lese-Operation ein aktivierendes Lese/Schreib-Signal 115S generiert und auf dem R/W-Signalbus 115B ausgegeben wird.
  • Die Referenzadressinformation kann des Weiteren durch den Decodierschaltkreis 120B verwendet werden, um eine bestimmte Schreibsignalleitung des R/W-Signalbusses 115B zu bestimmen, auf der das Lese/Schreib-Signal 115S ausgegeben werden soll, das anzeigt, eine entsprechende Zeile des Satzes Zeilen 110B in der Schreib-Operation zu aktivieren, und eine bestimmte Lesesignalleitung des R/W-Signalbusses 115B zu bestimmen, auf der das Lese/Schreib-Signal 115S ausgegeben werden soll, das anzeigt, eine entsprechende Zeile des Satzes Zeilen 110B in der Lese-Operation zu aktivieren. In einigen Ausführungsformen ist der Decodierschaltkreis 120B dafür konfiguriert, die konkrete Schreib- oder Leseleitung auf der Basis einer oder mehrerer Positionen auf dem Referenzadressbus 145 zu bestimmen, an denen die Referenzadressinformation empfangen wird.
  • In verschiedenen Ausführungsformen enthält die Referenzadressinformation eine Zeilenadresse einer Zeile des Satzes Zeilen 110A, einen Abschnitt einer Zeilenadresse einer Zeile des Satzes Zeilen 110A, oder einen Index oder sonstigen Identifizierer, der einer Zeilenadresse einer Zeile des Satzes Zeilen 110A entspricht.
  • Der Steuerungsschaltkreis 130 umfasst einen oder mehrere Logikschaltkreise, die dafür konfiguriert sind, den Betrieb des Speicherschaltkreises 100 zu steuern, indem Eingangssignale auf einen (nicht gezeigten) Eingangsbus empfangen und auf der Basis der Eingangssignale Steuersignale 125S erzeugt und auf dem Steuersignalbus 125 ausgegeben werden.
  • Der Steuerungsschaltkreis 130 ist dafür konfiguriert, Steuersignale 125S zu generieren, die die Zeilenadressinformation enthalten, die durch den Adressendecodierschaltkreis 120 empfangen werden, wie oben besprochen. Der Steuerungsschaltkreis 130 ist des Weiteren dafür konfiguriert, Steuersignale 125S, die die Referenzadressinformation enthalten, zu generieren und an den Steuersignalbus 125 auszugeben.
  • Die Speichervorrichtung 140 umfasst ein flüchtiges oder nicht-flüchtiges Speichermedium, das in der Lage ist, die Referenzadressinformation von dem Steuersignalbus 125 zu empfangen, die Referenzadressinformation zu speichern und die Referenzadressinformation an den Referenzadressbus 145 auszugeben. In einigen Ausführungsformen enthält das Speichern der Referenzadressinformation während des Betriebes das Verwahren der Referenzadressinformation in der Speichervorrichtung 140 während Zeiträumen, wenn der Speicherschaltkreis 100 in einem abgeschalteten Zustand ist.
  • In einigen Ausführungsformen umfasst die Speichervorrichtung 140 einen nicht-flüchtigen Speicher (Non-Volatile Memory, NVM). Ein NVM umfasst Speicherelemente, die in Reaktion auf die Steuersignale 125S so konfiguriert werden können, dass Referenzadressinformation in der Speichervorrichtung 140 während Zeiträumen verwahrt wird, wenn der Speicherschaltkreis 100 in einem abgeschalteten Zustand ist. In einigen Ausführungsformen umfasst ein NVM einen oder mehrere Sätze von Sicherungen, die in Reaktion auf Steuersignale 125S selektiv geöffnet werden können, wobei die Struktur der geöffneten Sicherungen der gespeicherten Adressinformation entspricht. In einigen Ausführungsformen umfasst das Speichern der Referenzadressinformation während des Betriebes das Öffnen einer oder mehrerer Sicherungen in der Speichervorrichtung 140.
  • Der Speicherschaltkreis 100 ist dadurch dafür konfiguriert, während des Betriebes die Referenzadressinformation in der Speichervorrichtung 140 zu speichern und die Referenzadressinformation an den Adressendecodierschaltkreis 120B zu übermitteln.
  • In einer Schreib- oder Lese-Operation, in der Daten in die Speicherzellen 112 einer bestimmten Zeile des Satzes Zeilen 110A geschrieben oder daraus gelesen werden, gibt die Steuerschaltung 130 Steuersignale 125S, die die Zeilenadressinformation enthalten, die der bestimmten Zeile entspricht, an den Steuersignalbus 125 aus, und jeder der Adressendecodierschaltkreise 120A und 120B empfängt Steuersignale 125S, die die relevante Zeilenadressinformation enthalten, von dem Steuersignalbus 125.
  • In der Schreib-Operation reagiert der Adressendecodierschaltkreis 120A auf den Empfang der relevanten Zeilenadressinformation durch Ausgeben des Lese/Schreib-Signals 115S, das anzeigt, die bestimmte Zeile auf der Schreibsignalleitung des R/W-Signalbusses 115A, die der bestimmten Zeile entspricht, zu aktivieren. In Reaktion auf den Aktivierungshinweis speichern die Speicherzellen 112 der bestimmten Zeile Daten von den Schreibdatenleitungen gemäß logischen Spannungspegeln auf entsprechenden Schreibdatenleitungen.
  • In der Lese-Operation reagiert der Adressendecodierschaltkreis 120A auf den Empfang der relevanten Zeilenadressinformation durch Ausgeben des Lese/Schreib-Signals 115S, das anzeigt, die bestimmte Zeile auf der Lesesignalleitung des R/W-Signalbusses 115A, die der bestimmten Zeile entspricht, zu aktivieren. In Reaktion auf den Aktivierungshinweis transferieren die Speicherzellen 112 der bestimmten Zeile Daten zu den Lesedatenleitungen 114. Das Transferieren von Daten in der Lese-Operation umfasst das Vor-Laden der Lesedatenleitungen 114 auf einen Vor-Ladungs-Spannungspegel und das selektive Vorspannen der Lesedatenleitungen 114 auf einen Vorspannungspegel auf der Basis der logischen Zustände der Speicherzellen 112 in der bestimmten Zeile.
  • Wie oben besprochen, sowohl in den Schreib- als auch den Lese-Operationen reagiert der Adressendecodierschaltkreis 120B auf den Empfang der relevanten Zeilenadressinformation in Steuersignalen 125S durch Vergleichen der relevanten Zeilenadressinformation mit der Referenzadressinformation, die von dem Referenzadressbus 145 empfangen werden. Während des Betriebes, falls die relevante Zeilenadressinformation und die Referenzadressinformation derselben Zeile des Satzes Zeilen 110A entsprechen, gibt der Adressendecodierschaltkreis 120B ein entsprechendes Lese/Schreib-Signal 115S aus, das anzeigt, eine erste Zeile des Satzes Zeilen 110B auf einer entsprechenden Schreib- oder Lesesignalleitung des R/W-Signalbusses 115B zu aktivieren. In Reaktion auf den Aktivierungshinweis speichern die Speicherzellen 112 der ersten Zeile des Satzes Zeilen 110B Daten von den Schreibdatenleitungen in der Schreib-Operation und transferieren Daten von den Speicherzellen 112 zu den Lesedatenleitungen 114 in der Lese-Operation.
  • Der Speicherschaltkreis 100 ist so konfiguriert, dass die Schreib- und Lese-Operationen auf der bestimmten Zeile des Satzes Zeilen 110A und der ersten Zeile des Satzes Zeilen 110B synchronisiert werden, so dass sie ungefähr die gleichen Initiierungs- und Beendigungszeiten haben. In einigen Ausführungsformen kann ein Timing von Steuersignalen 125S, die durch die Steuerschaltung 130 an den Steuersignalbus 125 ausgegeben werden, durch die Adressendecodierschaltkreise 120A und 120B verwendet werden, um die Initiierungs- und Beendigungszeiten in den Schreib- und Lese-Operationen zu steuern.
  • In der Schreib-Operation werden die Daten auf den Schreibdatenleitungen darum gleichzeitig in den Speicherzellen 112 der bestimmten Zeile des Satzes Zeilen 110A und in den Speicherzellen 112 der ersten Zeile des Satzes Zeilen 110B gespeichert.
  • In der Lese-Operation werden die Daten, die in den Speicherzellen 112 der bestimmten Zeile des Satzes Zeilen 110A und in der ersten Zeile des Satzes Zeilen 110B gespeichert sind, gleichzeitig von den Speicherzellen 112 der bestimmten Zeile des Satzes Zeilen 110A und der ersten Zeile des Satzes Zeilen 110B zu den Lesedatenleitungen 114 transferiert. Weil die Daten zuvor gleichzeitig sowohl in die Speicherzellen 112 der bestimmten Zeile des Satzes Zeilen 110A als auch in die Speicherzellen 112 der ersten Zeile des Satzes Zeilen 110B geschrieben wurden, haben die Speicherzellen 112 der bestimmten Zeile des Satzes Zeilen 110A logische Zustände, die mit den logischen Zuständen der entsprechenden Speicherzellen 112 der ersten Zeile des Satzes Zeilen 110B übereinstimmen.
  • In der Lese-Operation wird ein Daten-Bit zu einer bestimmten Lesedatenleitung 114 durch selektives Vorspannen der bestimmten Lesedatenleitung 114 auf den Vorspannungspegel unter Verwendung sowohl einer entsprechenden Speicherzelle 112 der bestimmten Zeile des Satzes Zeilen 110A als auch einer entsprechenden Speicherzelle 112 der ersten Zeile des Satzes Zeilen 110B transferiert.
  • Der Speicherschaltkreis 100 wird dadurch dafür konfiguriert, die Speicherzellen 112 in der ersten Zeile des Satzes Zeilen 110B als Speicherzellen 112 zu betreiben, die zu den Speicherzellen 112 der bestimmten Zeile des Satzes Zeilen 110A in den Schreib- und Lese-Operationen redundant sind.
  • Eine Geschwindigkeit, mit der ein Daten-Bit in der Lese-Operation transferiert wird, ist eine Funktion eines Speicherzellenstroms, der bewirkt, eine bestimmte Lesedatenleitung 114 auf den Vorspannungspegel vorzuspannen. Nicht-einschränkende Beispiele von Speicherzellenströmen werden unten mit Bezug auf die Speicherzellen 210A-D, 300 und 400 und 2, 3 und 4 besprochen.
  • In der Lese-Operation auf der bestimmten Zeile des Satzes Zeilen 110A wird jede selektiv vorgespannte Lesedatenleitung 114 durch eine Summe zweier Speicherzellenströme vorgespannt: ein erster Strom, der durch die entsprechende Speicherzelle 112 in der bestimmten Zeile des Satzes Zeilen 110A bereitgestellt wird, und ein zweiter Strom, der durch die entsprechende redundante Speicherzelle 112 in der ersten Zeile des Satzes Zeilen 110B bereitgestellt wird. Durch Bereitstellen der zweiten Speicherzellenströme bewirken die redundanten Speicherzellen 112, dass die entsprechenden Lesedatenleitungen 114 in der Lese-Operation unter Verwendung von Gesamtstrompegeln über die Pegel der ersten Speicherzellenströme vorgespannt werden. Aufgrund der erhöhten Gesamtströme, die bewirken, die selektiv vorgespannten Datenleitungen 114 vorzuspannen, wird die Geschwindigkeit der Lese-Operation auf der bestimmten Zeile des Satzes Zeilen 110A erhöht.
  • In der Lese-Operation hat ein bestimmter Speicherzellenstrom einen Pegel auf der Basis einer Differenz zwischen dem Vor-Ladungs-Spannungspegel auf der entsprechenden Lesedatenleitung 114 und dem Vorspannungspegel sowie auf der Basis eines Widerstands eines Strompfades in der bestimmten Speicherzelle 112.
  • Die Differenz zwischen dem Vor-Ladungs- und dem Vorspannungspegel ist eine Funktion einer Betriebsspannung des Speicherschaltkreises 100. In einigen Ausführungsformen ist der Vor-Ladungs-Spannungspegel eine Funktion der Betriebsspannung des Speicherschaltkreises 100. In einigen Ausführungsformen ist der Vorspannungspegel eine Funktion der Betriebsspannung des Speicherschaltkreises 100.
  • Ein Wert des Strompfadwiderstandes ist eine Funktion der Konfiguration und der physikalischen Eigenschaften, zum Beispiel der Abmessungen der Strukturelemente eines Transistors und/oder der Dotierungskonzentrationswerte, der bestimmten Speicherzelle 112. In einigen Ausführungsformen ist der Strompfadwiderstandswert auch eine Funktion der Betriebsspannung des Speicherschaltkreises 100. In einigen Ausführungsformen umfasst der Strompfad einen Transistorkanal, der durch eine Gate-Spannung gesteuert wird, und der Strompfadwiderstandswert ist eine Funktion der Betriebsspannung des Speicherschaltkreises 100, auf der die Gate-Spannung basiert.
  • Weil, wie oben besprochen, die Speicherzellenstrompegel eine Funktion sowohl der physikalischen Eigenschaften der Speicherzellen 112 als auch des Betriebsspannungspegel des Speicherschaltkreises 100 sind, sind die Lesebetriebsgeschwindigkeiten eine Funktion sowohl der physikalischen Eigenschaften der Speicherzellen 112 als auch des Betriebsspannungspegel des Speicherschaltkreises 100. Eine Lese-Operationsgeschwindigkeit einer Speicherzelle 112 umfasst darum eine intrinsische Komponente, die den physikalischen Eigenschaften entspricht, und eine extrinsische Komponente, die dem Betriebsspannungspegel entspricht.
  • Aufgrund von Schwankungen im Herstellungsprozess haben die Speicherzellen 112 nicht-einheitliche physikalische Eigenschaften, wodurch bewirkt wird, dass die intrinsischen Lese-Operationsgeschwindigkeitskomponenten nicht-einheitlich sind. In einigen Ausführungsformen ist eine Gesamtgeschwindigkeit des Speicherschaltkreises 100 auf der Basis einer Speicherzelle 112 beschränkt, die die langsamste intrinsische Lese-Operationsgeschwindigkeitskomponente aufweist.
  • In einigen Ausführungsformen werden die Schwankungen der intrinsischen Lese-Operationsgeschwindigkeitskomponenten durch eine statistische Verteilung beschrieben. In einigen Ausführungsformen werden die Schwankungen der intrinsischen Lese-Operationsgeschwindigkeitskomponenten durch eine Gauß‘sche Verteilung. beschrieben
  • 1B und 1C sind Kurvendiagramme von Betriebsparametern des Speicherschaltkreises 100 gemäß einigen Ausführungsformen. 1B zeigt eine Beziehung zwischen einer Betriebsfrequenz FRQ und einer Mindestbetriebsspannung VCCMIN des Speicherschaltkreises 100 in einigen Ausführungsformen. 1C zeigt eine Beziehung zwischen einer intrinsischen Lese-Operationsgeschwindigkeitskomponente SPD des Speicherschaltkreises 100 und der Mindestbetriebsspannung VCCMIN in einigen Ausführungsformen.
  • In 1B ist die Betriebsfrequenz FRQ entlang der x-Achse gezeigt, und die Betriebsspannung VCCMIN ist entlang der y-Achse gezeigt. Eine Kurve S1 repräsentiert die Beziehung zwischen der Betriebsfrequenz FRQ und der Mindestbetriebsspannung VCCMIN für einen niedrigsten intrinsischen Lese-Operationsgeschwindigkeitskomponentenwert SPD1, und eine Kurve S2 repräsentiert die Beziehung zwischen der Betriebsfrequenz FRQ und der Mindestbetriebsspannung VCCMIN für einen intrinsischen Lese-Operationsgeschwindigkeitskomponentenwert SPD2.
  • Die Kurve S1 erstreckt sich von einem Betriebsfrequenzwert FRQ1 und einem Mindestbetriebsspannungswert V2 zu einem Betriebsfrequenzwert FRQ2 und einem Mindestbetriebsspannungswert V4. Die Kurve S2 erstreckt sich von dem Betriebsfrequenzwert FRQ1 und einem Mindestbetriebsspannungswert V1 zu dem Betriebsfrequenzwert FRQ2 und einem Mindestbetriebsspannungswert V3.
  • Ein Zeitraum, in dem eine Lese-Operation in einer Speicherzelle 112 ohne Lesefehler vollendet werden muss, basiert auf der Betriebsfrequenz FRQ. Das heißt, in dem Maße, wie die Betriebsfrequenz FRQ zunimmt, nimmt auch eine Mindestlese-Operationsgeschwindigkeit zu. Wie oben besprochen, nehmen die Lesebetriebsgeschwindigkeiten in dem Maße zu, wie die Betriebsspannungspegel zunehmen. Dementsprechend hat jede der Kurven S1 und S2 eine positive Neigung, was anzeigt, dass, für einen bestimmten intrinsischen Lese-Operationsgeschwindigkeitskomponentenwert, die Mindestbetriebsspannung VCCMIN in dem Maße zunimmt, wie die Betriebsfrequenz FRQ zunimmt.
  • Weil die Kurve S1 dem langsamsten intrinsischen Lese-Operationsgeschwindigkeitskomponentenwert SPD1 entspricht, entspricht die Kurve S2 dem intrinsischen Lese-Operationsgeschwindigkeitskomponentenwert SPD2, dessen Wert höher ist als der langsamste intrinsische Lese-Operationsgeschwindigkeitskomponentenwert SPDi. Darum repräsentiert die Kurve S1 für jeden Wert der Betriebsfrequenz FRQ einen Wert der Mindestbetriebsspannung VCCMIN, der höher ist als ein entsprechender Wert der Mindestbetriebsspannung VCCMIN, der durch die Kurve S2 dargestellt wird.
  • In der in den 1B und 1C gezeigten Ausführungsform ist der Mindestbetriebsspannungswert V3 größer als der Mindestbetriebsspannungswert V2. In einigen Ausführungsformen ist der Mindestbetriebsspannungswert V3 maximal so groß wie der Mindestbetriebsspannungswert V2.
  • In der in den 1B und 1C gezeigten Ausführungsform sind die Beziehungen zwischen der Betriebsfrequenz FRQ, der Mindestbetriebsspannung VCCMIN und der intrinsischen Lese-Operationsgeschwindigkeitskomponente SPD zum Zweck der Veranschaulichung durch gerade Linien dargestellt. In verschiedenen Ausführungsformen sind eine oder mehrere Beziehungen zwischen der Betriebsfrequenz FRQ, der Mindestbetriebsspannung VCCMIN und der intrinsischen Lese-Operationsgeschwindigkeitskomponente SPD durch andere Kurven als gerade Linien dargestellt.
  • In 1C ist die intrinsische Lese-Operationsgeschwindigkeitskomponente SPD entlang der x-Achse gezeigt. Eine Kurve N im unteren Abschnitt von 1C repräsentiert eine statistische Verteilung einer Anzahl von Speicherzellen 112 als eine Funktion der intrinsischen Lese-Operationsgeschwindigkeitskomponente SPD. Die Kurven F1 und F2 im oberen Abschnitt von 1C repräsentieren die Mindestbetriebsspannung VCCMIN als eine Funktion der intrinsischen Lese-Operationsgeschwindigkeitskomponente SPD bei Betriebsfrequenzwerten FRQ1 bzw. FRQ2.
  • Die Kurve N erstreckt sich von dem niedrigsten intrinsischen Lese-Operationsgeschwindigkeitskomponentenwert SPD1 zu einem höchsten intrinsischen Lese-Operationsgeschwindigkeitskomponentenwert SPD3. In der in 1C gezeigten Ausführungsform repräsentiert die Kurve N eine Gauß‘sche Verteilung physikalischer Eigenschaften von Speicherzellen 112 auf der Basis von Schwankungen im Herstellungsprozess. In einigen Ausführungsformen sind die physikalischen Eigenschaften von Speicherzellen 112 auf der Basis von Schwankungen im Herstellungsprozess durch eine Kurve vom niedrigsten intrinsischen Lese-Operationsgeschwindigkeitskomponentenwert SPD1 zum höchsten intrinsischen Lese-Operationsgeschwindigkeitskomponentenwert SPD3 dargestellt, was eine andere statistische Verteilung als eine Gauß‘sche Verteilung darstellt.
  • Der niedrigste intrinsische Lese-Operationsgeschwindigkeitskomponentenwert SPD1 entspricht einem Punkt auf der Kurve F1, der den Mindestbetriebsspannungswert V2 darstellt, und einem Punkt auf der Kurve F2, der den Mindestbetriebsspannungswert V4 darstellt. Der intrinsische Lese-Operationsgeschwindigkeitskomponentenwert SPD2 entspricht einem Punkt auf der Kurve F1, der den Mindestbetriebsspannungswert V1 darstellt, und einem Punkt auf der Kurve F2, der den Mindestbetriebsspannungswert V3 darstellt.
  • Die Kurven F1 und F2 veranschaulichen dadurch, dass, für eine bestimmte Betriebsfrequenz FRQ, eine Erhöhung der intrinsischen Lese-Operationsgeschwindigkeitskomponente SPD vom niedrigsten Wert SPD1 zum Wert SPD2 einer Verringerung der Mindestbetriebsspannung VCCMIN entspricht.
  • In einigen Ausführungsformen basiert ein niedrigst-möglicher Wert der Betriebsspannung VCCMIN für den Speicherschaltkreis 100 auf der niedrigsten intrinsischen Lese-Operationsgeschwindigkeitskomponente SPDi. In solchen Ausführungsformen wird durch Erhöhen des niedrigsten intrinsischen Lese-Operationsgeschwindigkeitskomponentenwertes SPD1 auf einen höheren Wert, zum Beispiel den intrinsischen Lese-Operationsgeschwindigkeitskomponentenwert SPD2, der niedrigst-mögliche Wert der Betriebsspannung VCCMIN für eine bestimmte Betriebsfrequenz FRQ verringert.
  • Durch die oben besprochene redundante Speicherzellenkonfiguration ist der Speicherschaltkreis 100 in der Lage, die Ströme zu erhöhen, die verwendet werden, um Daten von den Speicherzellen 112 der bestimmten Zeile des Satzes Zeilen 110A zu den Lesedatenleitungen 114 in der Lese-Operation zu transferieren, wodurch effektiv der intrinsische Lese-Operationsgeschwindigkeitskomponentenwert der Speicherzellen 112 in der bestimmten Zeile des Satzes Zeilen 110A steigt.
  • Der Speicherschaltkreis 100 kann daher dafür konfiguriert werden, eine Lese-Operationsgeschwindigkeit einer langsamsten Speicherzelle 112 zu erhöhen, indem eine Zeile, die eine langsamste Speicherzelle 112 umfasst, als die bestimmte Zeile des Satzes Zeilen 110A festgestellt wird und die entsprechende Referenzadressinformation in der Speichervorrichtung 140 gespeichert wird, so dass die Speicherzellen 112 der ersten Zeile des Satzes Zeilen 110B in anschließenden Lese-Operationen als Speicherzellen 112 betrieben werden, die für die Speicherzellen 112 der bestimmten Zeile des Satzes Zeilen 110A redundant sind.
  • Um die Referenzadressinformation zu generieren, die in der Speichervorrichtung 140 gespeichert ist und verwendet wird, um die bestimmte Zeile des Satzes Zeilen 110A zu identifizieren, umfasst die Steuerschaltung 130 einen Testschaltkreis 132. Der Testschaltkreis 132 ist ein Schaltkreis, der dafür konfiguriert, eine Bestimmung zu ermöglichen, dass die bestimmte Zeile des Satzes Zeilen 110A ein Geschwindigkeitskriterium während einer Lese-Operation erfüllt. In einigen Ausführungsformen ist der Testschaltkreis 132 so konfiguriert, dass während des Betriebes einige oder alle der Operationen des Verfahrens 700, das unten mit Bezug auf 7 besprochen wird, unter Verwendung des Testschaltkreises 132 ausgeführt werden.
  • In einigen Ausführungsformen umfasst der Testschaltkreis 132 eine eingebauten Selbsttest (Built-in Self-Test, BIST)-Schaltkreis, der dafür konfiguriert ist, eine oder mehrere Schreib- und/oder Lese-Operationen auf jeder Zeile des Satzes Zeilen 110A auszuführen. In einigen Ausführungsformen ist der Testschaltkreis 132 dafür konfiguriert, eine oder mehrere Ausführungsgeschwindigkeiten einer oder mehrerer Schreib- und/oder Lese-Operationen auf jeder Zeile des Satzes Zeilen 110A zu bestimmen.
  • In einigen Ausführungsformen ist der Testschaltkreis 132 dafür konfiguriert, eine oder mehrere Ausführungsgeschwindigkeiten einer oder mehrerer Schreib- und/oder Lese-Operationen auf jeder Zeile des Satzes Zeilen 110A durch Messen der einen oder der mehreren Ausführungsgeschwindigkeiten der einen oder der mehreren Schreib- und/oder Lese-Operationen auf jeder Zeile des Satzes Zeilen 110A zu bestimmen. In einigen Ausführungsformen ist der Testschaltkreis 132 dafür konfiguriert, eine oder mehrere Ausführungsgeschwindigkeiten einer oder mehrerer Schreib- und/oder Lese-Operationen auf jeder Zeile des Satzes Zeilen 110A durch Detektieren einer oder mehrerer Schreib- oder Lesefehler zu bestimmen, die mit der einen oder den mehreren Schreib- und/oder Lese-Operationen auf jeder Zeile des Satzes Zeilen 110A verknüpft sind.
  • In einigen Ausführungsformen ist der Testschaltkreis 132 dafür konfiguriert, eine oder mehrere Ausführungsgeschwindigkeiten einer oder mehrerer Schreib- und/oder Lese-Operationen auf jeder Zeile des Satzes Zeilen 110A zu bestimmen, und ist dadurch in der Lage, eine Zeile zu identifizieren, die eine schwache Zelle umfasst, auch als eine schwache Zeile bezeichnet. Während des Betriebes umfasst das Identifizieren einer schwachen Zelle das Bestimmen der einen oder der mehreren Ausführungsgeschwindigkeiten, während ein oder mehrere Betriebsparameter des Speicherschaltkreises 100 variiert werden.
  • In einigen Ausführungsformen ist der Testschaltkreis 132 dafür konfiguriert, eine Betriebsfrequenz des Speicherschaltkreises 100 zu steuern. In einigen Ausführungsformen ist der Testschaltkreis 132 dafür konfiguriert, einen Betriebsspannungspegel des Speicherschaltkreises 100 zu steuern. In einigen Ausführungsformen ist der Testschaltkreis 132 dafür konfiguriert, eine oder mehrere Ausführungsgeschwindigkeiten einer oder mehrerer Schreib- und/oder Lese-Operationen auf jeder Zeile des Satzes Zeilen 110A durch Steuern einer Betriebsfrequenz des Speicherschaltkreises 100 und/oder eines Betriebsspannungspegels des Speicherschaltkreises 100 zu bestimmen.
  • In einigen Ausführungsformen umfasst der Testschaltkreis 132 eine Schnittstelle, die dafür konfiguriert ist, es einem (nicht gezeigten) externen Schaltkreis und/oder einem Nutzer zu ermöglichen zu bestimmen, dass die bestimmte Zeile des Satzes Zeilen 110A ein Geschwindigkeitskriterium während einer Schreib- und/oder Lese-Operation erfüllt.
  • In einigen Ausführungsformen ist der Testschaltkreis 132 dafür konfiguriert, mehrere Geschwindigkeiten zu messen, die der einen oder den mehreren Schreib- und/oder Lese-Operationen auf jeder Zeile des Satzes Zeilen 110A entsprechen, und auf der Basis einer Geschwindigkeit der einen oder der mehreren Schreib- und/oder Lese-Operationen auf der bestimmten Zeile, die eine Geschwindigkeit einer oder mehrerer langsamster Geschwindigkeiten der mehreren Geschwindigkeiten ist, zu bestimmen, dass die bestimmte Zeile des Satzes Zeilen 110A das Geschwindigkeitskriterium erfüllt.
  • Nachdem bestimmt wurde, dass die bestimmte Zeile des Satzes Zeilen 110A das Geschwindigkeitskriterium während einer Schreib- und/oder Lese-Operation erfüllt, ist die Steuerschaltung 130 dafür konfiguriert, Steuersignale 125S zu generieren, die die Referenzadressinformation enthalten, die der Adresse der bestimmten Zeile entsprechen, und an den Steuersignalbus 125 auszugeben.
  • In einigen Ausführungsformen ist der Testschaltkreis 132 dafür konfiguriert zu bestimmen, dass eine bestimmte Zeile des Satzes Zeilen 110A ein Geschwindigkeitskriterium für eine einzelne Zeile des Satzes Zeilen 110A erfüllt. In einigen Ausführungsformen ist der Testschaltkreis 132 dafür konfiguriert zu bestimmen, dass eine bestimmte Zeile des Satzes Zeilen 110A ein Geschwindigkeitskriterium für mehrere Zeilen des Satzes Zeilen 110A erfüllt.
  • In einigen Ausführungsformen ist die Steuerschaltung 130 dafür konfiguriert, Steuersignale 125S zu generieren und an den Steuersignalbus 125 auszugeben, die Referenzadressinformation enthält, die mehreren Adressen von Zeilen der Zeilen 110A entsprechen, dass das Geschwindigkeitskriterium während der Schreib- und/oder Lese-Operation erfüllen.
  • In einigen Ausführungsformen ist die Speichervorrichtung 140 dafür konfiguriert, die Referenzadressinformation, die mehreren Adressen von mehreren Zeilen des Satzes Zeilen 110A entspricht, zu speichern und an den Referenzadressbus 145 auszugeben.
  • In einigen Ausführungsformen ist der Adressendecodierschaltkreis 120B dafür konfiguriert, relevante Zeilenadressinformation in Steuersignalen 125S, die von dem Steuersignalbus 125 kommend empfangen werden, mit der Referenzadressinformation zu vergleichen, die mehreren Adressen von mehreren Zeilen des Satzes Zeilen 110A entsprechen, die von dem Referenzadressbus 145 kommend empfangen werden, und ein Lese/Schreib-Signal 115S von mehreren Lese/Schreib-Signalen 115S auszugeben, das anzeigt, eine Zeile von mehreren Zeilen des Satzes Zeilen 110B auf einer entsprechenden Schreib- oder Lesesignalleitung des R/W-Signalbusses 115B zu aktivieren.
  • In einigen Ausführungsformen wird der Speicherschaltkreis 100 dadurch dafür konfiguriert, die Speicherzellen 112 in mehreren Zeilen des Satzes Zeilen 110B als Speicherzellen 112 zu betreiben, die zu den Speicherzellen 112 von mehreren Zeilen des Satzes Zeilen 110A in den Schreib- und Lese-Operationen redundant sind. In einigen Ausführungsformen ist der Speicherschaltkreis 100 dafür konfiguriert, die Speicherzellen 112 in einer einzelner Zeile des Satzes Zeilen 110B als Speicherzellen 112 zu betreiben, die zu den Speicherzellen 112 einer einzelner Zeile des Satzes Zeilen 110A in den Schreib- und Lese-Operationen redundant sind. In einigen Ausführungsformen ist der Speicherschaltkreis 100 dafür konfiguriert, die Speicherzellen 112 in mehreren Zeilen des Satzes Zeilen 110B als Speicherzellen 112 zu betreiben, die zu den Speicherzellen 112 einer einzelner Zeile des Satzes Zeilen 110A in den Schreib- und Lese-Operationen redundant sind.
  • Die in 1A gezeigte Ausführungsform ist ein nicht-einschränkendes Beispiel des Speicherschaltkreises 100. In einigen Ausführungsformen hat der Speicherschaltkreis 100 eine Konfiguration, die sich von der in 1A gezeigten unterscheidet, und ist in der Lage, eine oder mehrere Zeilen des Satzes Zeilen 110B als redundante Speicherzellen 112 zu betreiben, um die Geschwindigkeit von Schreib- und/oder Lese-Operationen einer oder mehrerer Zeilen des Satzes Zeilen 110A zu erhöhen.
  • In einigen Ausführungsformen umfasst zum Beispiel die Speicheranordnung 110 den Satz Zeilen 110A und den Satz Zeilen 110B als einen einzelnen Satz Zeilen von Speicherzellen 112. In einigen Ausführungsformen ist zum Beispiel der Adressendecodierschaltkreis 120 ein einzelner Schaltkreis. In einigen Ausführungsformen ist zum Beispiel R/W-Signalbus 115 ein einzelner Bus. In einigen Ausführungsformen ist zum Beispiel der Testschaltkreis 132 separat von der Steuerschaltung 130. In einigen Ausführungsformen ist zum Beispiel die Speichervorrichtung 140 Teil des Adressendecodierschaltkreises 120. In einigen Ausführungsformen ist zum Beispiel die Speichervorrichtung 140 Teil der Steuerschaltung 130.
  • Durch Erhöhen der Geschwindigkeit der bestimmten Zeile des Satzes Zeilen 110A, für die festgestellt wurde, dass sie bei Verwendung der redundanten Zeile des Satzes Zeilen 110B das Geschwindigkeitskriterium erfüllt, kann eine Gesamtbetriebsgeschwindigkeit des Speicherschaltkreises 100 erhöht werden, indem eine langsamste Lese-Operation von mehreren Geschwindigkeitsoperationen entfällt. Der Speicherschaltkreis 100 kann dadurch eine größere Gesamtbetriebsgeschwindigkeit haben als eine Gesamtbetriebsgeschwindigkeit eines Speicherschaltkreises, der keine redundante Zeile von Speicherzellen umfasst, wodurch die Speicherschaltkreisleistung und die Kompatibilität mit anderen Schaltkreisen verbessert werden. Weil sich für eine bestimmte Betriebsfrequenz die Geschwindigkeit des Speicherschaltkreises in der Regel in dem Maße verringert, wie sich die Betriebsspannung verringert, erlaubt es eine erhöhte Geschwindigkeit des Speicherschaltkreises, den Speicherschaltkreis 100 mit einem Spannungswert zu betreiben, der niedriger ist als ein Spannungswert eines Speicherschaltkreises, und zwar ohne eine erhöhte Geschwindigkeit des Speicherschaltkreises auf der Basis einer redundanten Zeile von Speicherzellen, wodurch der Energieverbrauch die leistungsbedingte Wärmeerzeugung reduziert werden.
  • 2 ist ein Schaubild eines Speicherschaltkreises 200 gemäß einigen Ausführungsformen. Der Speicherschaltkreis 200 kann als ein Abschnitt des Speicherschaltkreises 100 verwendet werden, wie oben mit Bezug auf die 1A-1C besprochen wurde. Der Speicherschaltkreis 200 umfasst Zellen 210A, 210B, 210C und 210D, die jeweils als Speicherzellen 112 verwendet werden können, Datenleitungen RBL1 und RBL2, die als Lesedatenleitungen 114 verwendet werden können, Lesesignalleitung RWLi, die als ein Abschnitt des R/W-Signalbusses 115A oder 115B verwendet werden kann, und Lesesignalleitung RWL2, die als ein Abschnitt des R/W-Signalbusses 115A oder 115B verwendet werden kann, wie jeweils oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • Eine Zeile 200R1 umfasst Zellen 210A und 210B und kann als eine Zeile eines des Satzes Zeilen 110A oder des Satzes Zeilen 110B verwendet werden, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde. Die Zeile 200R1 ist dafür konfiguriert, ein Lesesignal RWL1S von der Lesesignalleitung RWL1 zu empfangen. Eine Zeile 200R2 umfasst Zellen 210C und 210D und kann als eine Zeile des anderen des Satzes Zeilen 110A oder des Satz Zeilen 110B verwendet werden, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde. Zeile 200R2 ist dafür konfiguriert, ein Lesesignal RWL2S von der Lesesignalleitung RWL2 zu empfangen. Jedes der Lesesignale RWL1S und RWL2S kann als ein Lese/Schreib-Signal 115S verwendet werden, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • Jede der Datenleitungen RBL1 und RBL2 verläuft senkrecht zu den Lesesignalleitungen RWL1 und RWL2 und schneidet beide Zeilen 200R1 und 200R2. Die Datenleitung RBL1 schneidet die Zeile 200R1 bei Zelle 210A und schneidet die Zeile 200R2 bei Zelle 210C. Die Datenleitung RBL2 schneidet die Zeile 200R1 bei Zelle 210B und schneidet die Zeile 200R2 bei Zelle 210D.
  • In der in 2 gezeigten Ausführungsform ist jede der Zellen 210A, 210B, 210C und 210D elektrisch mit einer einzelnen Datenleitung gekoppelt, zum Beispiel Datenleitung RBL1 oder RBL2, und ist elektrisch mit einer einzelnen Lesesignalleitung gekoppelt, zum Beispiel Lesesignalleitung RWL1 oder RWL2. In einigen Ausführungsformen ist jede der Zellen 210A, 210B, 210C und 210D elektrisch mit einer oder mehreren zusätzlichen Datenleitungen (nicht gezeigt) gekoppelt und/oder ist elektrisch mit einer oder mehreren zusätzlichen Signalleitungen (nicht gezeigt) gekoppelt.
  • In verschiedenen Ausführungsformen gelten zwei oder mehr Schaltkreiselemente als elektrisch gekoppelt, wenn eine direkte elektrische Verbindung besteht, oder wenn eine elektrische Verbindung besteht, die ein weiteres Schaltkreiselement umfasst und dadurch gesteuert werden kann, zum Beispiel durch einen Transistor oder eine andere Schaltvorrichtung resistiv gemacht oder geöffnet werden kann.
  • Jede der Zellen 210A, 210B, 210C und 210D umfasst eine Schaltvorrichtung 212, die elektrisch mit einer Datenleitung gekoppelt ist, zum Beispiel Datenleitung RBL1 oder RBL2, und mit einem Knoten 214 gekoppelt ist, der dafür konfiguriert ist, einen Spannungspegel zu transportieren. Die Schaltvorrichtung 212 ist kommunikativ mit einer Lesesignalleitung gekoppelt, zum Beispiel einer der Lesesignalleitungen RWL1 oder RWL2, so dass die Schaltvorrichtung 212 während des Betriebes in Reaktion auf ein Signal, zum Beispiel eines der Lesesignale RWL1S oder RWL2S, auf der Lesesignalleitung entweder offen oder geschlossen ist. Die Schaltvorrichtung 212 wird dadurch dafür konfiguriert, die Datenleitung in Reaktion auf das auf der Lesesignalleitung empfangene Lesesignal elektrisch mit dem Knoten 214 zu koppeln.
  • In verschiedenen Ausführungsformen umfasst die Schaltvorrichtung 212 einen Transistor, wie zum Beispiel einen oder eine Kombination von einem Feldeffekttransistor (FET), einem Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), einem Finnen-Feldeffekttransistor (FinFET), einem n-Typ-Transistor oder eine p-Typ-Transistor, oder einer weiteren Vorrichtung, die in der Lage ist, sich in Reaktion auf ein Signal zu öffnen und zu schließen.
  • In einigen Ausführungsformen umfasst die Schaltvorrichtung 212 einen Transistor, der einen ersten Anschluss hat, der elektrisch mit der Datenleitung gekoppelt ist, einen zweiten Anschluss hat, der elektrisch mit dem Knoten 214 gekoppelt ist, und einen Gate-Anschluss hat, der elektrisch mit der Signalleitung gekoppelt ist. In einigen Ausführungsformen umfasst die Schaltvorrichtung 212 eine Transistor-8TNM10F-Speicherzelle 300, die unten mit Bezug auf 3 besprochen wird. In einigen Ausführungsformen umfasst die Schaltvorrichtung 212 einen Transistor 9TNM1 der Speicherzelle 400, die unten mit Bezug auf 4 besprochen wird.
  • Jede der Zellen 210A, 210B, 210C und 210D wird dadurch dafür konfiguriert, die Datenleitung in Richtung des Spannungspegels am Knoten 214 in einer Lese-Operation der Speicheranordnung vorzuspannen. In einigen Ausführungsformen umfasst das Vorspannen der Datenleitung in Richtung des Spannungspegels in der Lese-Operation das Veranlassen, dass ein Datenleitungsspannungspegel sich dem Spannungspegel am Knoten 214 nähert, ihn aber nicht erreicht. In einigen Ausführungsformen umfasst das Vorspannen der Datenleitung in Richtung des Spannungspegels in der Lese-Operation das Veranlassen, dass der Datenleitungsspannungspegel den Spannungspegel am Knoten 214 erreicht.
  • In einigen Ausführungsformen ist der Knoten 214 dafür konfiguriert, einen zuvor festgelegten Spannungspegel zu transportieren, und jede der Zellen 210A, 210B, 210C und 210D wird dadurch dafür konfiguriert, die Datenleitung in Richtung des zuvor festgelegten Spannungspegels in der Lese-Operation vorzuspannen.
  • In einigen Ausführungsformen ist der Knoten 214 ein Erdungsknoten, der dafür konfiguriert ist, eine Erdungsbezugsspannung der Speicheranordnung zu transportieren, und jede der Zellen 210A, 210B, 210C und 210D wird dadurch dafür konfiguriert, die Datenleitung in Richtung eines Erdungsbezugsspannungspegels des Erdungsbezugsknotens in der Lese-Operation vorzuspannen. In einigen Ausführungsformen umfasst das Vorspannen der Datenleitung in Richtung des Erdungsbezugsspannungspegels des Erdungsbezugsknotens in der Lese-Operation das Entladen der Datenleitung. In einigen Ausführungsformen umfasst das Vorspannen der Datenleitung in Richtung des Erdungsbezugsspannungspegels des Erdungsbezugsknotens in der Lese-Operation das Entladen der Datenleitung, die zuvor auf einen Vor-Ladungs-Spannungspegel als Teil der Lese-Operation geladen wurde.
  • In einigen Ausführungsformen ist der Knoten 214 ein Stromversorgungsknoten, der dafür konfiguriert ist, eine Betriebsspannung der Speicheranordnung zu transportieren, und jede der Zellen 210A, 210B, 210C und 210D wird dadurch dafür konfiguriert, die Datenleitung in Richtung eines Betriebsspannungspegels des Betriebsspannungsknotens in der Lese-Operation vorzuspannen. In einigen Ausführungsformen umfasst das Vorspannen der Datenleitung in Richtung des Betriebsspannungspegels des Betriebsspannungsknotens in der Lese-Operation das Laden der Datenleitung. In einigen Ausführungsformen umfasst das Vorspannen der Datenleitung in Richtung des Betriebsspannungspegels des Betriebsspannungsknotens in der Lese-Operation das Laden der Datenleitung, die zuvor auf den Erdungsbezugsspannungspegel als Teil der Lese-Operation entladen wurde.
  • In einigen Ausführungsformen ist der Knoten 214 ein Logikknoten, der dafür konfiguriert ist, eine logische Spannung der Speicheranordnung zu transportieren, und jede der Zellen 210A, 210B, 210C und 210D wird dadurch dafür konfiguriert, die Datenleitung in Richtung eines logischen Spannungspegels des Logikknotens in der Lese-Operation vorzuspannen. In einigen Ausführungsformen umfasst das Vorspannen der Datenleitung in Richtung des logischen Spannungspegels des Logikknotens in der Lese-Operation das Vorspannen der Datenleitung in Richtung des logischen Spannungspegels, der infolge einer vorangegangenen Schreib-Operation in der Speicherzelle gespeichert ist.
  • In der in 2 gezeigten Ausführungsform ist die Schaltvorrichtung 212 eine einzelne Schaltvorrichtung, die elektrisch zwischen der Datenleitung und dem Knoten 214 gekoppelt ist. In einigen Ausführungsformen umfasst jede der Zellen 210A, 210B, 210C und 210D eine (nicht gezeigte) zusätzliche Schaltvorrichtung, die elektrisch zwischen der Datenleitung und dem Knoten 214 gekoppelt ist. In einigen Ausführungsformen ist die zusätzliche Schaltvorrichtung dafür konfiguriert, die Datenleitung in Reaktion auf einen logischen Zustand von Zelle 210A, 210B, 210C oder 210D elektrisch mit dem Knoten 214 zu koppeln.
  • Durch das Einbinden der Schaltvorrichtung 212, die kommunikativ mit einer Lesesignalleitung gekoppelt ist, zum Beispiel einer der Lesesignalleitungen RWL1 oder RWL2, ist jede der Zellen 210A, 210B, 210C und 210D dafür konfiguriert, die Datenleitung in Reaktion auf ein Lesesignal, zum Beispiel eines der Lesesignale RWLiS oder RWL2S, in der Lese-Operation in Richtung des Spannungspegels vorzuspannen.
  • In einigen Ausführungsformen, in denen die Schaltvorrichtung 212 einen n-Typ-Transistor umfasst, wird jede der Zellen 210A, 210B, 210C und 210D dadurch dafür konfiguriert, die Datenleitung in Reaktion auf das Lesesignal, das einen hohen logischen Spannungspegel in der Lese-Operation aufweist, in Richtung des Spannungspegels vorzuspannen. In einigen Ausführungsformen, in denen die Schaltvorrichtung 212 einen p-Typ-Transistor umfasst, wird jede der Zellen 210A, 210B, 210C und 210D dadurch dafür konfiguriert, die Datenleitung in Reaktion auf das Lesesignal, das einen niedrigen logischen Spannungspegel in der Lese-Operation aufweist, in Richtung des Spannungspegels vorzuspannen.
  • Der Speicherschaltkreis 200 ist so konfiguriert, dass die Lesesignale RWL1 und RWL2 einen gleichen logischen Spannungspegel in der Lese-Operation haben, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde. In Reaktion auf die Lesesignale RWL1 und RWL2 mit dem gleichen logischen Spannungspegel werden die Zellen 210A und 210C dafür konfiguriert, die Datenleitung RBL1 gleichzeitig in Richtung des Spannungspegels am Knoten 214 in der Lese-Operation vorzuspannen, und die Zellen 210B und 210D werden dafür konfiguriert, gleichzeitig die Datenleitung RBL2 in Richtung des Spannungspegels am Knoten 214 in der Lese-Operation vorzuspannen.
  • Das Vorspannen der Datenleitung in Richtung des Spannungspegels in der Lese-Operation umfasst zu veranlassen, dass ein Strom in der Datenleitung, zum Beispiel ein Strom IB in der Datenleitung RBL1, durch die Schaltvorrichtungen 212 der Zelle oder Zellen fließt, die dafür konfiguriert sind, die Datenleitung in Richtung des Spannungspegels in der Lese-Operation vorzuspannen.
  • Weil die Zellen 210A und 210C dafür konfiguriert sind, gleichzeitig die Datenleitung RBL1 in Richtung des Spannungspegels am Knoten 214 in der Lese-Operation vorzuspannen, ist der Strom IB die Summe eines Stroms I210A, der durch die Schaltvorrichtung 212 von Zelle 210A fließt, und eines Stroms I210C, der durch die Schaltvorrichtung 212 von Zelle 210C fließt.
  • Eine Geschwindigkeit, mit der die Datenleitung RBL1 in Richtung des Spannungspegels am Knoten 214 vorgespannt wird, nimmt in dem Maße zu, wie eine Größenordnung des Stroms IB zunimmt. Weil der Strom IB Komponenten von den zwei Zellenströmen I210A und I210C umfasst, hat der Strom IB eine größere Größenordnung als ein Strom mit einer einzigen Komponente von einer einzelnen Zelle desselben Zellentyps wie die Zellen 210A und 210C. Die Datenleitung RBL1 wird daher in Richtung des Spannungspegels am Knoten 214 mit einer Geschwindigkeit vorgespannt, die größer ist als eine Geschwindigkeit, mit der eine Datenleitung, die durch eine einzelne Zelle desselben Zellentyps vorgespannt wird, in Richtung des Spannungspegels am Knoten 214 in einer Lese-Operation vorgespannt wird.
  • Durch die oben besprochene Konfiguration kann der Speicherschaltkreis 200 die Vorteile ermöglichen, die oben mit Bezug auf den Speicherschaltkreis 100 und 1 besprochen wurden.
  • 3 ist ein Schaubild eines Speicherschaltkreises gemäß einigen Ausführungsformen. 3 zeigt eine Speicherzelle 300, Datenleitungen 8TRBL, 8TWBL und 8TWBLB, eine Lesesignalleitung 8TRWL und eine Schreibsignalleitung 8TWWL. Die Speicherzelle 300 kann als Speicherzellen 112 verwendet werden, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • Die Speicherzelle 300 kann als Zellen 210A, 210B, 210C und 210D verwendet werden, die Datenleitung 8TRBL kann als Datenleitungen RBL1 und RBL2 verwendet werden, und die Lesesignalleitung 8TRWL kann als Lesesignalleitungen RWL1 und RWL2 verwendet werden, wie jeweils oben mit Bezug auf den Speicherschaltkreis 200 und 2 besprochen wurde. Die Schreibsignalleitung 8TWWL kann als ein Abschnitt des R/W-Signalbusses 115 verwendet werden, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde. Die Speicherzelle 300 umfasst den Transistor 8TNM1, der als Teil der Schaltvorrichtung 212 oder als die gesamte Schaltvorrichtung 212 verwendet werden kann, wie oben mit Bezug auf den Speicherschaltkreis 200 und 2 besprochen wurde.
  • Die Speicherzelle 300 ist eine 8T SRAM-Speicherzelle, die einen Stromversorgungsknoten VCC umfasst, der dafür konfiguriert ist, eine Betriebsspannung zu transportieren, und einen Bezugsknoten GND umfasst, der dafür konfiguriert ist, eine Erdungsbezugsspannung zu transportieren. Ein p-Typ-Transistor 8TP1 und ein n-Typ-Transistor 8TN1 sind elektrisch zwischen dem Stromversorgungsknoten VCC und dem Bezugsknoten GND in Reihe geschaltet, und ein p-Typ-Transistor 8TP2 und ein n-Typ-Transistor 8TN2 sind elektrisch zwischen dem Stromversorgungsknoten VCC und dem Bezugsknoten GND in Reihe geschaltet.
  • Die Gates der Transistoren 8TP1 und 8TN1 sind elektrisch miteinander und mit Drains der Transistoren 8TP2 und 8TN2 am Knoten 8T1 gekoppelt, und die Gates der Transistoren 8TP2 und 8TN2 sind elektrisch miteinander und mit Drains der Transistoren 8TP1 und 8TN1 am Knoten 8T2 gekoppelt, wodurch die Speicherzelle 300 dafür konfiguriert wird, einen ersten logischen Spannungspegel am Knoten 8T1 mit einem zweiten, komplementären logischen Spannungspegel am Knoten 8T2 zu verriegeln.
  • Ein n-Typ-Transistor 8TN3 ist elektrisch zwischen dem Knoten 8T2 und der Datenleitung 8TWBL gekoppelt und hat ein Gate, das kommunikativ mit der Schreibsignalleitung 8TWWL gekoppelt ist. Der Transistor 8TN3 wird dadurch dafür konfiguriert, den Knoten 8T2 elektrisch mit der Datenleitung 8TWBL in Reaktion auf einen hohen logischen Spannungspegel eines Schreibsignals (nicht gekennzeichnet) auf der Schreibsignalleitung 8TWWL während einer Schreib-Operation zu koppeln.
  • Ein n-Typ-Transistor 8TN4 ist elektrisch zwischen dem Knoten 8T1 und der Datenleitung 8TWBLB gekoppelt und hat ein Gate, das kommunikativ mit der Schreibsignalleitung 8TWWL gekoppelt ist. Der Transistor 8TN4 wird dadurch dafür konfiguriert, den Knoten 8T1 elektrisch mit der Datenleitung 8TWBLB in Reaktion auf den hohen logischen Spannungspegel des Schreibsignals auf der Schreibsignalleitung 8TWWL während einer Schreib-Operation zu koppeln.
  • Ein n-Typ-Transistor 8TNM1 und ein n-Typ-Transistor 8TNM2 sind elektrisch zwischen der Datenleitung 8TRBL und dem Bezugsknoten GND in Reihe geschaltet. Ein Gate des Transistors 8TNM1 ist kommunikativ mit der Lesesignalleitung 8TRWL gekoppelt, und ein Gate des Transistors 8TNM2 ist kommunikativ mit dem Knoten 8T2 gekoppelt. Die Transistoren 8TNM1 und 8TNM2 werden dadurch dafür konfiguriert, die Datenleitung 8TRBL elektrisch mit dem Bezugsknoten GND in Reaktion auf einen hohen logischen Spannungspegel auf der Lesesignalleitung 8TRWL und einen hohen logischen Spannungspegel am Knoten 8T2 zu koppeln.
  • In einigen Ausführungsformen ist die Speicherzelle 300 Teil eines Speicher-Makros, das einen Leseverstärker umfasst, die Datenleitung 8TRBL ist elektrisch mit dem Leseverstärker gekoppelt, und der Leseverstärker ist dafür konfiguriert, einen logischen Zustand der Speicherzelle 300 auf der Basis eines Spannungspegels auf der Datenleitung 8TRBL in einer Lese-Operation des Speicher-Makro zu bestimmen.
  • In einigen Ausführungsformen wird die Datenleitung 8TRBL in einer Lese-Operation auf einen Vor-Ladungs-Spannungspegel vorgeladen, der ein anderer ist als ein Erdungsbezugsspannungspegel der Erdungsbezugsspannung am Bezugsknoten GND.
  • In einer Lese-Operation, in der die Transistoren 8TNM1 und 8TNM2 beide eingeschaltet sind, fließt ein Strom I300 zwischen der Datenleitung 8TRBL und dem Bezugsknoten GND auf der Basis eines Potenzialunterschiedes zwischen der Datenleitung 8TRBL und dem Bezugsknoten GND Spannungspegeln und Ein-Zustands-Widerstandswerten jeder der Transistoren 8TNM1 und 8TNM2.
  • Die Ein-Zustands-Widerstandswerte der Transistoren 8TNM1 und 8TNM2 variieren mit Bezug auf einen Wert des hohen logischen Spannungspegels, der an die Gates der Transistoren 8TNM1 und 8TNM2 angelegt wird, und mit Bezug auf die physikalischen Eigenschaften, die durch Schwankungen im Herstellungsprozess bedingt werden.
  • Durch die Konfiguration und die Verwendung, wie oben mit Bezug auf die Speicherschaltkreise 100 und 200 und 1A und 2 besprochen wurde, kann die Speicherzelle 300 die Vorteile ermöglichen, die oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurden.
  • 4 ist ein Schaubild eines Speicherschaltkreises gemäß einigen Ausführungsformen. 4 zeigt eine Speicherzelle 400, Datenleitungen 9TRBL und 9TWBL, eine Lesesignalleitung 9TRWL und eine Schreibsignalleitung 9TWWL. Die Speicherzelle 400 kann als Speicherzellen 112 verwendet werden, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • Die Speicherzelle 400 kann als Zellen 210A, 210B, 210C und 210D verwendet werden, die Datenleitung 9TRBL kann als Datenleitungen RBL1 und RBL2 verwendet werden, und die Lesesignalleitung 9TRWL kann als die Lesesignalleitungen RWL1 und RWL2 verwendet werden, wie jeweils oben mit Bezug auf den Speicherschaltkreis 200 und 2 besprochen wurde. Die Schreibsignalleitung 9TWWL kann als ein Abschnitt des R/W-Signalbusses 115 verwendet werden, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde. Die Speicherzelle 400 umfasst den Transistor 9TNM1, der als Teil der Schaltvorrichtung 212 oder als die gesamte Schaltvorrichtung 212 verwendet werden kann, wie oben mit Bezug auf den Speicherschaltkreis 200 und 2 besprochen wurde.
  • Die Speicherzelle 400 ist eine 9T SRAM-Speicherzelle, die einen Stromversorgungsknoten VCC umfasst, der dafür konfiguriert ist, die Betriebsspannung zu transportieren, und den Bezugsknoten GND umfasst, der dafür konfiguriert ist, die Erdungsbezugsspannung zu transportieren. Ein p-Typ-Transistor 9TP1 und ein n-Typ-Transistor 9TN1 sind elektrisch zwischen dem Stromversorgungsknoten VCC und dem Bezugsknoten GND in Reihe geschaltet, und ein p-Typ-Transistor 9TP2 und ein n-Typ-Transistor 9TN2 sind elektrisch zwischen dem Stromversorgungsknoten VCC und dem Bezugsknoten GND in Reihe geschaltet.
  • Die Gates der Transistoren 9TP1 und 9TN1 sind elektrisch miteinander und mit Drains der Transistoren 9TP2 und 9TN2 am Knoten 9T1 gekoppelt, und die Gates der Transistoren 9TP2 und 9TN2 sind elektrisch miteinander und mit den Drains der Transistoren 9TP1 und 9TN1 am Knoten 9T2 gekoppelt, wobei die Speicherzelle 400 dadurch dafür konfiguriert wird, einen ersten logischen Spannungspegel am Knoten 9T1 mit einem zweiten, komplementären logischen Spannungspegel am Knoten 9T2 zu verriegeln.
  • Ein n-Typ-Transistor 9TN4 ist elektrisch zwischen dem Knoten 9T1 und der Datenleitung 9TWBL gekoppelt und hat ein Gate, das kommunikativ mit der Schreibsignalleitung 9TWWL gekoppelt ist. Der Transistor 9TN4 wird dadurch dafür konfiguriert, den Knoten 9T1 elektrisch mit der Datenleitung 9TWBL in Reaktion auf einen hohen logischen Spannungspegel eines Schreibsignals (nicht gekennzeichnet) auf der Schreibsignalleitung 9TWWL während einer Schreib-Operation zu koppeln.
  • Ein n-Typ-Transistor 9TNM3 und ein n-Typ-Transistor 9TNM5 sind elektrisch zwischen dem Knoten 9T2 und dem Bezugsknoten GND in Reihe geschaltet. Ein Gate des Transistors 9TNM3 ist kommunikativ mit der Schreibsignalleitung 9TWWL gekoppelt, und ein Gate des Transistors 9TNM5 ist kommunikativ mit der Datenleitung 9TWBL gekoppelt. Die Transistoren 9TNM3 und 9TNM5 werden dadurch dafür konfiguriert, den Knoten 9T2 elektrisch mit dem Bezugsknoten GND in Reaktion auf einen hohen logischen Spannungspegel auf der Schreibsignalleitung 9TWWL und einen hohen logischen Spannungspegel auf der Datenleitung 9TWBL zu koppeln.
  • Durch die oben besprochene Konfiguration ist die Speicherzelle 400 dafür konfiguriert, komplementäre logische Spannungspegel am Knoten 9T1 und 9T2 in einer Schreib-Operation zu speichern.
  • Ein n-Typ-Transistor 9TNM1 und ein n-Typ-Transistor 9TNM2 sind elektrisch zwischen der Datenleitung 9TRBL und dem Bezugsknoten GND in Reihe geschaltet. Ein Gate des Transistors 9TNM1 ist kommunikativ mit der Lesesignalleitung 9TRWL gekoppelt, und ein Gate des Transistors 9TNM2 ist kommunikativ mit dem Knoten 9T2 gekoppelt. Die Transistoren 9TNM1 und 9TNM2 werden dadurch dafür konfiguriert, die Datenleitung 9TRBL elektrisch mit dem Bezugsknoten GND in Reaktion auf einen hohen logischen Spannungspegel auf der Lesesignalleitung 9TRWL und einen hohen logischen Spannungspegel am Knoten 9T2 zu koppeln.
  • In einigen Ausführungsformen ist die Speicherzelle 400 Teil eines Speicher-Makros, das einen Leseverstärker umfasst, die Datenleitung 9TRBL ist elektrisch mit dem Leseverstärker gekoppelt, und der Leseverstärker ist dafür konfiguriert, einen logischen Zustand der Speicherzelle 400 auf der Basis eines Spannungspegels auf der Datenleitung 9TRBL in einer Lese-Operation des Speicher-Makro zu bestimmen.
  • In einigen Ausführungsformen wird die Datenleitung 9TRBL in einer Lese-Operation auf einen Vor-Ladungs-Spannungspegel vorgeladen, der ein anderer ist als ein Erdungsbezugsspannungspegel der Erdungsbezugsspannung auf Bezugsknoten GND.
  • In einer Lese-Operation, in der die Transistoren 9TNM1 und 9TNM2 beide eingeschaltet sind, fließt ein Strom I400 zwischen der Datenleitung 9TRBL und dem Bezugsknoten GND auf der Basis eines Potenzialunterschiedes zwischen den Spannungspegeln der Datenleitung 9TRBL und des Bezugsknotens GND und der Ein-Zustands-Widerstandswerte jedes der Transistoren 9TNM1 und 9TNM2.
  • Die Ein-Zustands-Widerstandswerte der Transistoren 9TNM1 und 9TNM2 variieren mit Bezug auf einen Wert des hohen logischen Spannungspegels, der an die Gates der Transistoren 9TNM1 und 9TNM2 angelegt wird, und mit Bezug auf die physikalischen Eigenschaften, die durch Schwankungen im Herstellungsprozess bedingt werden.
  • Durch die Konfiguration und die Verwendung, die oben mit Bezug auf die Speicherschaltkreise 100 und 200 und die 1A-1C und 2 besprochen wurden, kann die Speicherzelle 400 die Vorteile ermöglichen, die oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurden.
  • 5A ist ein Schaubild eines Adressendecodierschaltkreises 520A gemäß einigen Ausführungsformen. Der Adressendecodierschaltkreis 520A kann als ein Abschnitt des Adressendecodierschaltkreises 120A oder als der gesamte Adressendecodierschaltkreis 120A verwendet werden, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • Der Adressendecodierschaltkreis 520A umfasst Inverter ASINV(0) und ASINV(1) und AND-Gates AND1, AND2, AND3 und AND4. Die Eingangsanschlüsse der Inverter ASINV(0) und ASINV(1) sind kommunikativ mit dem Steuersignalbus 125 gekoppelt, und die Ausgangsanschlüsse der AND-Gates AND1, AND2, AND3 und AND4 sind kommunikativ mit dem R/W-Signalbus 115A gekoppelt, was oben jeweils mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • Der Inverter ASINV(0) ist dafür konfiguriert, ein erstes Bit AS(o) eines Adresssignals an seinem Eingangsanschluss zu empfangen, und der Inverter ASINV(1) ist dafür konfiguriert, ein zweites Bit AS(1) des Adresssignals AS(o) an seinem Eingangsanschluss zu empfangen. Der Inverter ASINV(0) hat einen Ausgangsanschluss, der mit einem Eingangsanschluss des AND-Gates AND1 und mit einem Eingangsanschluss des AND-Gates AND3 verbunden ist. Der Inverter ASINV(1) hat einen Ausgangsanschluss, der mit einem Eingangsanschluss des AND-Gates AND1 und mit einem Eingangsanschluss des AND-Gates AND2 verbunden ist.
  • Zusätzlich zu den Verbindungen zu den Invertern ASINV(o) und ASINV(i) hat das AND-Gate AND1 einen Ausgangsanschluss, der mit einer Signalleitung 515A1 verbunden ist. Das AND-Gate AND1 wird dadurch dafür konfiguriert, ein invertiertes Adressbit AS(0) und ein invertiertes Adressbit AS(1) zu empfangen und ein Signal 515AS1 auf der Signalleitung 515A1 auszugeben. Das Signal 515AS1 hat darum einen logischen hohen Pegel, wenn jedes der Adressbits AS(0) und AS(1) einen logischen niedrigen Pegel hat, und hat ansonsten einen logischen niedrigen Pegel.
  • Zusätzlich zu der Verbindung zu dem Inverter ASINV(i) hat das AND-Gate AND2 einen Eingangsanschluss, der dafür konfiguriert ist, ein erstes Adressbit AS(o) zu empfangen, und einen Ausgangsanschluss, der mit einer Signalleitung 515A2 verbunden ist. Das AND-Gate AND2 wird dadurch dafür konfiguriert, das Adressbit AS(o) und ein invertiertes Adressbit AS(i) zu empfangen und ein Signal 515AS2 auf der Signalleitung 515A2 auszugeben. Das Signal 515AS2 hat darum einen logischen hohen Pegel, wenn das Adressbit AS(o) einen logischen hohen Pegel hat und das Adressbit AS(i) einen logischen niedrigen Pegel hat, und hat ansonsten einen logischen niedrigen Pegel.
  • Zusätzlich zu der Verbindung zu dem Inverter ASINV(o) hat das AND-Gate AND3 einen Eingangsanschluss, der dafür konfiguriert ist, ein zweites Adressbit AS(i) zu empfangen, und einen Ausgangsanschluss, der mit einer Signalleitung 515A3 verbunden ist. Das AND-Gate AND3 wird dadurch dafür konfiguriert, ein invertiertes Adressbit AS(o) und ein Adressbit AS(i) zu empfangen und ein Signal 515AS3 auf der Signalleitung 515A3 auszugeben. Das Signal 515AS3 hat darum einen logischen hohen Pegel, wenn das Adressbit AS(o) einen logischen niedrigen Pegel hat, und das Adressbit AS(i) hat einen logischen hohen Pegel, und hat ansonsten einen logischen niedrigen Pegel.
  • Das AND-Gate AND4 hat einen Eingangsanschluss, der dafür konfiguriert ist, ein erstes Adressbit AS(o) zu empfangen, einen Eingangsanschluss, der dafür konfiguriert ist, ein zweites Adressbit AS(1) zu empfangen, und einen Ausgangsanschluss, der mit einer Signalleitung 515A4 verbunden ist. Das AND-Gate AND4 wird dadurch dafür konfiguriert, Adressbits AS(0) und AS(1) zu empfangen und ein Signal 515AS4 auf der Signalleitung 515A4 auszugeben. Das Signal 515AS4 hat darum einen logischen hohen Pegel, wenn jedes der Adressbits AS(0) und AS(1) einen logischen hohen Pegel hat, und hat ansonsten einen logischen niedrigen Pegel.
  • In der in 5A gezeigten Ausführungsform umfasst der Adressendecodierschaltkreis 520A zwei Inverter, ASINV(0) und ASINV(1), und vier AND-Gates, AND1 ... AND4, die dafür konfiguriert sind, zwei Bits, AS(0) und AS(1), des Adresssignals zu empfangen, das zwei Bits aufweist. In einigen Ausführungsformen umfasst der Adressendecodierschaltkreis 520A mindestens einen (nicht gezeigten) Inverter zusätzlich zu den Invertern ASINV(o) und ASINV(1) und mindestens ein (nicht gezeigtes) AND-Gate zusätzlich zu den AND-Gates AND1 ... AND4, und der Adressendecodierschaltkreis 520A wird dadurch dafür konfiguriert, das Adresssignal zu empfangen, das eine Anzahl von Bits hat, die größer als zwei ist. In einigen Ausführungsformen ist der Adressendecodierschaltkreis 520A dafür konfiguriert, das Adresssignal zu empfangen, das eine Anzahl n Bits hat, wie unten mit Bezug auf den Decodierschaltkreis 520B und 5C besprochen wird.
  • Durch die oben besprochene Konfiguration ist der Adressendecodierschaltkreis 520A in der Lage, Signale auszugeben, zum Beispiel Ausgangssignale 515AS1 ... 515AS4, die logische Pegel haben, die jeder möglichen Kombination von logischen Pegeln von Adressbits, zum Beispiel Adressbits AS(0) und AS(1), entsprechen. In einigen Ausführungsformen hat der Adressendecodierschaltkreis 520A eine andere Konfiguration als die in 5A gezeigte Konfiguration, so dass der Adressendecodierschaltkreis 520A in der Lage ist, Signale auszugeben, die logischen Pegel haben, die jeder möglichen Kombination von logischen Pegeln von Adressbits entsprechen.
  • Durch die oben besprochene Konfiguration und Verwendung kann der Decodierschaltkreis 520A die Vorteile ermöglichen, die oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurden.
  • 5B ist ein Schaubild eines Adressendecodierschaltkreises 520B gemäß einigen Ausführungsformen. Der Adressendecodierschaltkreis 520B kann als ein Abschnitt des Adressendecodierschaltkreises 120B oder als der gesamte Adressendecodierschaltkreises 120B verwendet werden, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • Zusätzlich zu dem Adressendecodierschaltkreis 520B zeigt 5B eine Speichervorrichtung 540, die als Speichervorrichtung 140 verwendet werden kann, Referenzadressleitungen 545RA1 und 545RA2, die als ein Abschnitt des Referenzadressbusses 145 oder als der gesamte Referenzadressbus 145 verwendet werden können, und einen Steuersignalbus 125, die oben jeweils mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurden.
  • Der Adressendecodierschaltkreis 520B umfasst einen ersten Abschnitt 520B1, der kommunikativ mit der Speichervorrichtung 540 durch Referenzadressleitungen 545RA1 gekoppelt ist, und einen zweiten Abschnitt 520B2, der kommunikativ mit der Speichervorrichtung 540 durch Referenzadressleitungen 545RA2 gekoppelt ist. Ein nichteinschränkendes Beispiel des ersten Abschnitts 520B1 wird unten mit Bezug auf 5C besprochen.
  • Die Referenzadressleitungen 545RA1 sind dafür konfiguriert, erste Referenzadressinformation, die einer ersten Zeile des Satzes Zeilen 110A entspricht, zu dem ersten Abschnitt 520B1 zu übermitteln, und die Referenzadressleitungen 545RA2 sind dafür konfiguriert, zweite Referenzadressinformation, die einer zweiten Zeile des Satzes Zeilen 110A entspricht, zu dem zweiten Abschnitt 520B2 zu übermitteln.
  • Der erste Abschnitt 520B1 ist dafür konfiguriert, während des Betriebes ein Signal 515BS1 auf der Basis eines Vergleichs von Zeilenadressinformation in Steuersignalen 125S, die von dem Steuersignalbus 125 kommend empfangen werden, mit der ersten Referenzadressinformation, die in der Speichervorrichtung 540 gespeichert ist und von Referenzadressleitungen 545RA1 kommend empfangen wird, zu generieren und auf einer Signalleitung 515B1 auszugeben. Der zweite Abschnitt 520B2 ist dafür konfiguriert, während des Betriebes ein Signal 515BS2 auf der Basis eines Vergleichs von Zeilenadressinformation in Steuersignalen 125S, die von dem Steuersignalbus 125 kommend empfangen werden, mit der zweiten Referenzadressinformation, die in der Speichervorrichtung 540 gespeichert ist und von Referenzadressleitungen 545RA2 kommend empfangen wird, zu generieren und auf einer Signalleitung 515B2 auszugeben.
  • Jeder des ersten Abschnitts 520B1 und des zweiten Abschnitts 520B2 umfasst mehrere Logik-Gatter, die dafür konfiguriert sind, Steuersignale 125S und die Referenzadressinformation an mehreren Eingangsanschlüssen zu empfangen. Die mehreren Logik-Gatter sind so konfiguriert, dass während des Betriebes ein entsprechendes Signal 515BS1 oder 515BS2 generiert wird, da einen ersten logischen Pegel hat, wenn die Zeilenadressinformation in Steuersignalen 125S mit der Referenzadressinformation übereinstimmen, und einen zweiten logischen Pegel hat, wenn die Zeilenadressinformation in Steuersignalen 125S nicht mit der Referenzadressinformation übereinstimmen.
  • Der Adressendecodierer 520B wird dadurch dafür konfiguriert, Signale 515BS1 und 515BS2 separat zu generieren und auf jeweiligen Signalleitungen 515B1 und 515B2 auszugeben, wobei die Ausgangssignale 515BS1 und 515BS2 selektiv in Reaktion auf Zeilenadressinformation ergehen, die jeweiligen Zeilen des Satzes Zeilen 110A entspricht.
  • In der in 5B gezeigten Ausführungsform umfasst der Adressendecodierer 520B zwei Abschnitte 520B1 und 520B2. In einigen Ausführungsformen umfasst der Adressendecodierer 520B mindestens einen (nicht gezeigten) Abschnitt zusätzlich zu den Abschnitten 520B1 und 520B2 und wird dadurch dafür konfiguriert, mindestens ein (nicht gezeigtes) Signal zusätzlich zu den Signalen 515BS1 und 515BS2 separat zu generieren und auf mindestens einer (nicht gezeigten) Signalleitung zusätzlich zu den Signalleitungen 515B1 und 515B2 auszugeben.
  • In verschiedenen Ausführungsformen haben die Abschnitte 520B1 und 520B2 die gleichen oder unterschiedliche Konfigurationen, durch die der Adressendecodierer 520B dafür konfiguriert wird, Signale 515BS1 und 515BS2 separat zu generieren und auszugeben. In einigen Ausführungsformen nutzen die Abschnitte 520B1 und 520B2 gemeinsam eine Teilmenge oder alle ihrer jeweiligen Schaltkreiselemente, dergestalt, dass der Adressendecodierer 520B ein einzelner Schaltkreis ist, der dafür konfiguriert ist, Signale 515BS1 und 515BS2 separat zu generieren und auszugeben.
  • 5C ist ein Schaubild eines nicht-einschränkenden Beispiels des Adressendecodierschaltkreises 520B1 gemäß einigen Ausführungsformen. Der Adressendecodierschaltkreis 520B1 umfasst eine Anzahl n von NAND-Paaren NAND(0) ... NAND(n-1), n Inverter-Paaren INV(0) ... INV(n-1) und einen Logikbaum 510. Die Eingangsanschlüsse eines ersten NAND jedes NAND-Paares NAND(0) ... NAND(n-1) sind mit den Eingangsanschlüssen eines entsprechenden Inverter-Paares der Inverter-Paare INV(o) ... INV(n-1) verbunden, und die Ausgangsanschlüsse des Inverters-Paar sind mit den Eingangsanschlüssen des zweiten NAND des NAND-Paares verbunden. Die Ausgangsanschlüsse jedes NAND-Paares NAND(o) ... NAND(n-1) sind mit dem Logikbaum 510 verbunden, und ein Ausgangsanschluss des Logikbaums 510 ist mit der Signalleitung 515B1 verbunden.
  • Ein erster Eingangsanschluss jedes NAND von NAND-Paaren NAND(0) ... NAND(n-1) ist kommunikativ mit dem Steuersignalbus 125 gekoppelt, und ein zweiter Eingangsanschluss jedes NAND von NAND-Paaren NAND(0) ... NAND(n-1) ist kommunikativ mit Referenzadressleitungen 545RA1 gekoppelt. Der Ausgangsanschluss 515B1 ist kommunikativ mit der R/W-Signalleitung 115B gekoppelt, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • Die Anzahl n entspricht einer Anzahl von Bits in einer Zeilenadresse. In einigen Ausführungsformen hat die Zeilenadresse eine Anzahl von Bits n im Bereich von 2 bis 9. In einigen Ausführungsformen hat die Zeilenadresse eine Anzahl von Bits n im Bereich von 7 oder 8. In einigen Ausführungsformen hat die Zeilenadresse eine Gesamtzahl von Bits größer als n, und n repräsentiert einen Teil der Gesamtzahl von Bits in der Zeilenadresse.
  • Das erste NAND jedes NAND-Paares NAND(0) ... NAND(n-1) ist dafür konfiguriert, ein entsprechendes Bit einer Referenzadresse RA(o) ... RA(n-1) an einem ersten Eingangsanschluss und ein entsprechendes Bit eines Adresssignals AS(o) ... AS(n-1) an einem zweiten Eingangsanschluss zu empfangen. Das zweite NAND jedes NAND-Paares NAND(0) ... NAND(n-1) ist dafür konfiguriert, das entsprechende Bit der Referenzadresse RA(o) ... RA(n-1), durch den ersten Inverter des entsprechenden Inverter-Paares INV(o) ... INV(n-1) invertiert, an einem ersten Eingangsanschluss zu empfangen und das entsprechende Bit des Adresssignals AS(o) ... AS(n-1), durch den zweiten Inverter des entsprechenden Inverter-Paares INV(o) ... INV(n-1) invertiert, an einem zweiten Eingangsanschluss zu empfangen.
  • Jedes NAND-Paar NAND(0) ... NAND(n-1) wird dadurch dafür konfiguriert, einen logischen hohen Pegel und einen logischen niedrigen Pegel auszugeben, wenn die entsprechenden Referenzadress- und Adresssignal-Bits übereinstimmen, und zwei logische hohe Pegel auszugeben, wenn die entsprechenden Referenzadress- und Adresssignal-Bits nicht übereinstimmen.
  • Der Logikbaum 510 umfasst mehrerer NAND-Gates 510N, die in Ebenen angeordnet sind, und einen Inverter 510I. Eine erste Ebene von NAND-Gates hat Eingangsanschlüsse, die dafür konfiguriert sind, die durch NAND-Paare NAND(o) ... NAND(n-1) ausgegebenen logischen Pegel zu empfangen, und anschließende Ebenen haben Eingangsanschlüsse, die mit Ausgangsanschlüssen vorheriger Ebenen verbunden sind, wobei ein letztes NAND-Gate einen Ausgangsanschluss aufweist, der mit einem Eingangsanschluss des Inverters 510I verbunden ist. Der Inverter 510I hat einen Ausgangsanschluss, der dafür konfiguriert ist, ein Signal 515B1S auf der Signalleitung 515B1 auszugeben.
  • Jede Ebene von NAND-Gates wird dadurch dafür konfiguriert, logische Pegel auf der Basis eingegebener logischer Pegel auszugeben, dadurch gekennzeichnet, dass das Signal 515B1S einen ersten logischen Pegel hat, der den logischen Pegeln von NAND-Paaren NAND(o) ... NAND(n-1) entspricht, die einer Übereinstimmung aller Referenzadress- und Adresssignal-Bits entsprechen, und einen zweiten logischen Pegel hat, der den logischen Pegeln von NAND-Paaren NAND(o) ... NAND(n-1) entspricht, die einer Nichtübereinstimmung zwischen einem oder mehreren der Referenzadress- und Adresssignal-Bits entsprechen.
  • In einigen Ausführungsformen ist der erste logische Pegel ein hoher logischer Pegel, und der zweite logische Pegel ist ein niedriger logischer Pegel. In einigen Ausführungsformen ist der erste logische Pegel ein niedriger logischer Pegel, und der zweite logische Pegel ist ein hoher logischer Pegel.
  • In der in 5C gezeigten Ausführungsform ist jedes Logik-Gatter des NAND-Baumes 510 ein NAND-Gate 510N. In einigen Ausführungsformen umfasst der Logikbaum 510 mehrere (nicht gezeigte) Logik-Gatter-Typen.
  • Durch die oben besprochene Konfiguration und Verwendung kann der Decodierschaltkreis 520B, der Abschnitte 520B1 und 520B2 umfasst, die Vorteile ermöglichen, die oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurden.
  • 6 ist ein Flussdiagramm eines Verfahrens 600 zum Lesen von Daten aus einer schwachen Zelle gemäß einer oder mehreren Ausführungsformen. Das Verfahren 600 kann mit einem Speicherschaltkreis verwendet werden, zum Beispiel den Speicherschaltkreisen 100, 200, 300 oder 400, wie oben jeweils mit Bezug auf die 1A-1C und 2-4 besprochen wurde.
  • Die Reihenfolge, in der die Operationen des Verfahrens 600 in 6 gezeigt sind, dient nur der Veranschaulichung; die Operationen des Verfahrens 600 können auch in Reihenfolgen ausgeführt werden, die sich von der in 6 gezeigten unterscheiden. In einigen Ausführungsformen werden Operationen zusätzlich zu den in 6 gezeigten vor, zwischen, während und/oder nach den in 6 gezeigten Operationen ausgeführt. In einigen Ausführungsformen sind die Operationen des Verfahrens 600 eine Teilmenge von Operationen eines Verfahrens zum Betreiben eines Speicherschaltkreises.
  • Bei Operation 610 wird in einigen Ausführungsformen Adressinformation, die einer Adresse einer ersten Zeile einer Speicheranordnung entspricht, in einer Speichervorrichtung gespeichert. Die erste Zeile der Speicheranordnung umfasst die schwache Zelle. Das Speichern der Adressinformation umfasst das Speichern von Informationen, die durch einen Adressendecodierschaltkreis zum Identifizieren einer Zeile der Speicheranordnung verwendet werden können. In einigen Ausführungsformen umfasst das Speichern der Adressinformation in der Speichervorrichtung das Speichern von Referenzadressinformation in der Speichervorrichtung 140, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • In einigen Ausführungsformen umfasst das Speichern der Adressinformation das Speichern einer Zeilenadresse. In einigen Ausführungsformen umfasst das Speichern der Adressinformation das Speichern eines Abschnitts einer Zeilenadresse. In einigen Ausführungsformen umfasst das Speichern der Adressinformation das Speichern eines Index oder sonstigen Identifizierers, der einer Zeilenadresse entspricht.
  • Das Speichern der Adressinformation umfasst das Speichern der Adressinformation, die einer Zeile entspricht, für die festgestellt wurde, dass sie eine schwache Zeile ist. In einigen Ausführungsformen umfasst das Speichern der Adressinformation das Speichern der Adressinformation, die einer Zeile entspricht, für die festgestellt wurde, dass sie eine schwache Zeile ist, in der Weise, die für die Operation 710 des Verfahrens 700 beschrieben ist, wie unten mit Bezug auf 7 besprochen wird.
  • In einigen Ausführungsformen umfasst das Speichern der Adressinformation das Speichern der Adressinformation, die der ersten Zeile der Speicheranordnung entspricht, auf der Basis einer Geschwindigkeitsoperation unter Verwendung der schwachen Zelle. In einigen Ausführungsformen ist die erste Zeile der Speicheranordnung eine Zeile eines Satzes Zeilen der Speicheranordnung, der Satz Zeilen entspricht einem Satz Lesebetriebsgeschwindigkeiten, die eine oder mehrere langsamste Geschwindigkeiten enthalten, und das Speichern der Adressinformation umfasst die schwache Zelle, die eine der einen oder mehreren langsamsten Geschwindigkeiten hat.
  • In einigen Ausführungsformen umfasst das Speichern der Adressinformation das Speichern der Adressinformation, die einer schwachen Zeile entspricht, die unter Verwendung der Steuerschaltung 130 des Speicherschaltkreises 100 identifiziert wurde, wie oben mit Bezug auf die 1A-1C besprochen wurde.
  • Bei Operation 620 wird ein Adresssignal durch einen Adressendecodierschaltkreis empfangen. Das Empfangen des Adresssignals umfasst das Empfangen von Adresssignalinformationen, die vom Adressendecodierschaltkreis verwendet werden kann, um die erste Zeile der Speicheranordnung zu identifizieren. In einigen Ausführungsformen Empfangen das Adresssignalinformationen enthalten Empfangen Steuersignale 125S von dem Steuersignalbus 125 durch den der Adressendecodierschaltkreis 120B, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • In einigen Ausführungsformen umfasst das Empfangen der Adresssignalinformationen das Empfangen einer Adresse der ersten Zeile. In einigen Ausführungsformen umfasst das Empfangen der Adresssignalinformationen das Empfangen eines Abschnitts der ersten Zeilenadresse. In einigen Ausführungsformen umfasst das Empfangen der Adresssignalinformationen das Empfangen eines Index oder sonstigen Identifizierers, der der ersten Zeilenadresse entspricht.
  • Bei Operation 630 wird in einigen Ausführungsformen das Adresssignal mit der Adressinformation verglichen, die in der Speichervorrichtung gespeichert ist. Das Vergleichen des Adresssignals mit der Adressinformation, die in der Speichervorrichtung gespeichert ist, umfasst das Vergleichen der Adresssignalinformation, die in dem Adresssignal enthalten ist, mit der gespeicherten Adressinformation.
  • In einigen Ausführungsformen umfasst das Vergleichen der Adresssignalinformation mit der Adressinformation, die in der Speichervorrichtung gespeichert ist, das Vergleichen der Adresssignalinformation mit der gespeicherten Adressinformation unter Verwendung des Adressendecodierschaltkreises 120B, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde. In einigen Ausführungsformen umfasst das Vergleichen der Adresssignalinformation mit der Adressinformation, die in der Speichervorrichtung gespeichert ist, das Vergleichen einer Adresssignaladresse mit einer gespeicherten Adresse unter Verwendung des Adressendecodierschaltkreises 500, wie oben mit Bezug auf 5 besprochen wurde.
  • In einigen Ausführungsformen umfasst das Vergleichen des Adresssignals mit der Adressinformation, die in der Speichervorrichtung gespeichert ist, die Bestimmung, dass die durch die Adresssignalinformationen identifizierte erste Zeilenadresse mit der ersten Zeilenadresse übereinstimmt, die durch die Adressinformation identifiziert wurde, die in der Speichervorrichtung gespeichert ist.
  • Bei Operation 640 wird in einigen Ausführungsformen in Reaktion darauf, dass das Adresssignal Adressinformation umfasst, die der ersten Zeilenadresse entspricht, ein Daten-Bit in die schwache Zelle in der ersten Zeile der Speicheranordnung geschrieben, indem die schwache Zelle zu einem ersten logischen Zustand programmiert wird, und ein übereinstimmendes Daten-Bit wird in eine Zelle in einer zweiten Zeile der Speicheranordnung geschrieben, indem die Zelle in der zweiten Zeile der Speicheranordnung zu dem ersten logischen Zustand programmiert wird.
  • In einigen Ausführungsformen umfasst das Programmieren der schwachen Zelle und der Zelle in der zweiten Zeile der Speicheranordnung zu dem ersten logischen Zustand das Speichern eines ersten logischen Spannungspegels in der schwachen Zelle und eines zweiten logischen Spannungspegels in der Zelle in der zweiten Zeile der Speicheranordnung, wobei der erste logische Spannungspegel der gleiche logische Spannungspegel ist wie der zweite logische Spannungspegel.
  • In einigen Ausführungsformen werden das Programmieren der schwachen Zelle und das Programmieren der Zelle in der zweiten Zeile der Speicheranordnung gleichzeitig ausgeführt. In einigen Ausführungsformen umfasst das Programmieren der schwachen Zelle und das Programmieren der Zelle in der zweiten Zeile der Speicheranordnung das Transferieren von Daten sowohl zu der schwachen Zelle als auch der Zelle in der zweiten Zeile der Speicheranordnung unter Verwendung derselben Datenleitung. In einigen Ausführungsformen werden das Programmieren der schwachen Zelle und das Programmieren der Zelle in der zweiten Zeile der Speicheranordnung als Teil einer einzigen Schreib-Operation der Speicheranordnung ausgeführt.
  • In einigen Ausführungsformen umfasst das Programmieren der schwachen Zelle das Programmieren einer Speicherzelle 112 in einer Zeile 120A, und das Programmieren der Zelle in der zweiten Zeile der Speicheranordnung umfasst das Programmieren einer Speicherzelle 112 in einer Zeile 120B, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde. In einigen Ausführungsformen umfasst sowohl das Programmieren der schwachen Zelle als auch das Programmieren der Zelle in der zweiten Zeile der Speicheranordnung das Programmieren einer der Zellen 210A, 210B, 210C oder 210D, wie oben mit Bezug auf den Speicherschaltkreis 200 und 2 besprochen wurde. In einigen Ausführungsformen umfasst sowohl das Programmieren der schwachen Zelle als auch das Programmieren der Zelle in der zweiten Zeile der Speicheranordnung das Programmieren einer Speicherzelle 300, wie oben mit Bezug auf 3 besprochen wurde. In einigen Ausführungsformen umfasst sowohl das Programmieren der schwachen Zelle als auch das Programmieren der Zelle in der zweiten Zeile der Speicheranordnung das Programmieren einer Speicherzelle 400, wie oben mit Bezug auf 4 besprochen wurde.
  • In einigen Ausführungsformen umfasst das Programmieren der schwachen Zelle das Generieren eines ersten Schreibsignals unter Verwendung eines ersten Adressendecodierschaltkreises und das Empfangen des ersten Schreibsignals durch die erste Zeile der Speicheranordnung, und das Programmieren der Zelle in der zweiten Zeile der Speicheranordnung umfasst das Generieren eines zweiten Schreibsignals unter Verwendung eines zweites Adressendecodierschaltkreises und das Empfangen des zweiten Schreibsignals durch die zweite Zeile der Speicheranordnung.
  • In einigen Ausführungsformen umfasst das Generieren des ersten Schreibsignals das Generieren eines Lese/Schreib-Signals 115S unter Verwendung des ersten Adressendecodierschaltkreises 120A, und das Generieren des zweiten Schreibsignals umfasst das Generieren eines Lese/Schreib-Signals 115S unter Verwendung des zweiten Adressendecodierschaltkreises 120B, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • Bei Operation 650 wird in einigen Ausführungsformen in Reaktion darauf, dass das Adresssignal Adressinformation umfasst, die der ersten Zeilenadresse entspricht, ein erstes Lesesignal durch einen ersten Adressendecodierschaltkreis generiert, und ein zweites Lesesignal wird durch einen zweiten Adressendecodierschaltkreis generiert.
  • In einigen Ausführungsformen umfasst das Generieren des ersten Lesesignals das Generieren eines Lese/Schreib-Signals 115S unter Verwendung des ersten Adressendecodierschaltkreises 120A, und das Generieren des zweiten Lesesignals umfasst das Generieren eines Lese/Schreib-Signals 115S unter Verwendung des zweiten Adressendecodierschaltkreises 120B, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • Bei Operation 660 wird in Reaktion darauf, dass das Adresssignal Adressinformation umfasst, die der ersten Zeilenadresse entspricht, das Daten-Bit aus der schwachen Zelle gelesen, und das übereinstimmende Daten-Bit wird gleichzeitig aus der Zelle in der zweiten Zeile der Speicheranordnung gelesen.
  • In einigen Ausführungsformen umfasst das Lesen des Daten-Bits aus der schwachen Zelle das Verwenden der schwachen Zelle, um die Datenleitung elektrisch mit einem ersten Knoten zu koppeln, der einen Vorspannungspegel transportiert, und das Lesen des übereinstimmenden Daten-Bits aus der Zelle in der zweiten Zeile umfasst das Verwenden der Zelle in der zweiten Zeile, um die Datenleitung elektrisch mit einem zweiten Knoten zu koppeln, der den Vorspannungspegel transportiert. In einigen Ausführungsformen basiert das Reagieren auf das Adresssignal, das Adressinformation umfasst, die der ersten Zeilenadresse entspricht, auf dem Vergleich der Adresssignalinformation mit der Referenzadressinformation, die in der Speichervorrichtung gespeichert sind.
  • Das Verwenden der schwachen Zelle zum Koppeln der Datenleitung mit dem ersten Knoten und das Verwenden der Zelle in der zweiten Zeile zum Koppeln der Datenleitung mit dem zweiten Knoten werden gleichzeitig ausgeführt. In einigen Ausführungsformen werden das Verwenden der schwachen Zelle zum Koppeln der Datenleitung mit dem ersten Knoten und das Verwenden der Zelle in der zweiten Zeile zum Koppeln der Datenleitung mit dem zweiten Knoten als Teil einer einzigen Lese-Operation der Speicheranordnung ausgeführt.
  • In einigen Ausführungsformen umfasst das Verwenden der schwachen Zelle das Verwenden einer Speicherzelle 112 in einer Zeile 120A, und das Verwenden der Zelle in der zweiten Zeile umfasst das Verwenden einer Speicherzelle 112 in einer Zeile 120B, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde. In einigen Ausführungsformen umfasst sowohl das Verwenden der schwachen Zelle als auch das Verwenden der Zelle in der zweiten Zeile das Verwenden einer der Zellen 210A, 210B, 210C oder 210D, wie oben mit Bezug auf den Speicherschaltkreis 200 und 2 besprochen wurde. In einigen Ausführungsformen umfasst sowohl das Verwenden der schwachen Zelle als auch das Verwenden der Zelle in der zweiten Zeile das Verwenden einer Speicherzelle 300, wie oben mit Bezug auf 3 besprochen wurde. In einigen Ausführungsformen umfasst sowohl das Verwenden der schwachen Zelle als auch das Verwenden der Zelle in der zweiten Zeile das Verwenden einer Speicherzelle 400, wie oben mit Bezug auf 4 besprochen wurde.
  • In einigen Ausführungsformen umfasst das elektrische Koppeln der Datenleitung mit dem ersten Knoten und das elektrische Koppeln der Datenleitung mit dem zweiten Knoten das elektrische Koppeln einer Datenleitung 114, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde. In einigen Ausführungsformen umfasst das elektrische Koppeln der Datenleitung mit dem ersten Knoten und das elektrische Koppeln der Datenleitung mit dem zweiten Knoten das elektrische Koppeln einer Datenleitung RBL1 oder RBL2, wie oben mit Bezug auf den Speicherschaltkreis 200 und 2 besprochen wurde. In einigen Ausführungsformen das umfasst elektrische Koppeln der Datenleitung mit dem ersten Knoten und das elektrische Koppeln der Datenleitung mit dem zweiten Knoten das elektrische Koppeln der Datenleitung 8TRBL, wie oben mit Bezug auf 3 besprochen wurde. In einigen Ausführungsformen umfasst das elektrische Koppeln der Datenleitung mit dem ersten Knoten und das elektrische Koppeln der Datenleitung mit dem zweiten Knoten das elektrische Koppeln der Datenleitung 9TRBL, wie oben mit Bezug auf 4 besprochen wurde.
  • In einigen Ausführungsformen ist der Vorspannungspegel ein Erdungsbezugspegel der Speicheranordnung, und sowohl das Verwenden der schwachen Zelle als auch das Verwenden der Zelle in der zweiten Zeile umfasst das Entladen der Datenleitung in Richtung Erdungsbezugspegel. In einigen Ausführungsformen umfasst sowohl das Verwenden der schwachen Zelle als auch das Verwenden der Zelle in der zweiten Zeile das Entladen der Datenleitung, die einen Vor-Ladungs-Spannungspegel auf der Basis des Vor-Ladens der Datenleitung als Teil einer Lese-Operation hat.
  • In einigen Ausführungsformen umfasst das Verwenden der schwachen Zelle, dass die schwache Zelle das erste Lesesignal von dem ersten Adressendecodierschaltkreis empfängt, und das Verwenden der Zelle in der zweiten Zeile umfasst, dass die Zelle in der zweiten Zeile das zweite Lesesignal von dem zweiten Adressendecodierschaltkreis empfängt. In einigen Ausführungsformen umfasst das Empfangen des ersten Lesesignals von dem ersten Adressendecodierschaltkreis das Empfangen eines Lese/Schreib-Signals 115S von dem Adressendecodierschaltkreis 120A, und das Empfangen des zweiten Lesesignals von dem zweiten Adressendecodierschaltkreis umfasst das Empfangen eines Lese/Schreib-Signals 115S von dem Adressendecodierschaltkreises 120B, was oben jeweils mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • In einigen Ausführungsformen umfasst das Empfangen des ersten Lesesignals das Empfangen eines Lese/Schreib-Signals 115S von dem R/W-Signalbus 115A, und das Empfangen des zweiten Lesesignal umfasst das Empfangen eines Lese/Schreib-Signals 115S von dem R/W-Signalbus 115B, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde. In einigen Ausführungsformen umfasst das Empfangen des ersten Lesesignals das Empfangen eines des Lesesignals RWL1S auf der Lesesignalleitung RWLi und des Lesesignals RWL2S auf der Lesesignalleitung RWL2, und das Empfangen des zweiten Lesesignals umfasst das Empfangen des anderen des Lesesignals RWL1S auf der Lesesignalleitung RWL1 und des Lesesignals RWL2S auf der Lesesignalleitung RWL2, wie oben mit Bezug auf den Speicherschaltkreis 200 und 2 besprochen wurde. In einigen Ausführungsformen umfasst sowohl das Empfangen des ersten Lesesignals als auch das Empfangen des zweiten Lesesignals das Empfangen des Lesesignals auf der Lesesignalleitung 8TRWL, wie oben mit Bezug auf 3 besprochen wurde. In einigen Ausführungsformen umfasst sowohl das Empfangen des ersten Lesesignals als auch das Empfangen des zweiten Lesesignals das Empfangen des Lesesignals auf der Lesesignalleitung 9TRWL, wie oben mit Bezug auf 4 besprochen wurde.
  • In einigen Ausführungsformen erfolgt das Verwenden der schwachen Zelle zum elektrischen Koppeln der Datenleitung mit dem ersten Knoten des Weiteren in Reaktion auf den ersten logischen Spannungspegel, der in der schwachen Zelle gespeichert ist, und das Verwenden der Zelle in der zweiten Zeile zum elektrischen Koppeln der Datenleitung mit dem zweiten Knoten erfolgt des Weiteren in Reaktion auf den zweiten logischen Spannungspegel, der in der Zelle in der zweiten Zeile gespeichert ist.
  • Durch Ausführen der Operationen des Verfahrens 600 wird ein Daten-Bit aus einer schwachen Zelle gelesen, und ein übereinstimmendes Daten-Bit wird gleichzeitig aus einer Zelle in einer zweiten Zeile gelesen, um die Geschwindigkeit von Lese-Operationen in einer oder mehreren Zeilen einer Speicheranordnung zu erhöhen, wodurch die Vorteile erhalten werden, die oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurden.
  • 7 ist ein Flussdiagramm eines Verfahrens 700 zum Konfigurieren eines Speicherschaltkreises gemäß einer oder mehreren Ausführungsformen. Das Verfahren 700 kann mit einem Speicherschaltkreis verwendet werden, zum Beispiel der Speicherschaltkreis 100, wie oben mit Bezug auf die 1A-1C besprochen wurde. In einigen Ausführungsformen werden einige oder alle der Operationen des Verfahrens 700 unter Verwendung eines Testschaltkreises ausgeführt, zum Beispiel des Testschaltkreises 132, der oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • Die Reihenfolge, in der die Operationen des Verfahrens 700 in 7 gezeigt sind, dient nur der Veranschaulichung; die Operationen des Verfahrens 700 können auch in Reihenfolgen ausgeführt werden, die sich von der in 7 gezeigten unterscheiden. In einigen Ausführungsformen werden Operationen zusätzlich zu den in 7 gezeigten vor, zwischen, während und/oder nach den in 7 gezeigten Operationen ausgeführt.
  • In einigen Ausführungsformen sind die Operationen des Verfahrens 700 eine Teilmenge von Operationen eines Verfahrens zum Konfigurieren eines Speicherschaltkreises. In einigen Ausführungsformen werden einige oder alle der Operationen des Verfahrens 700 als Teil eines anfänglichen Setups des Speicherschaltkreises vor dem normalen Betrieb des Speicherschaltkreises ausgeführt. In einigen Ausführungsformen werden einige oder alle der Operationen des Verfahrens 700 als Teil eines Wartungsprozesses nach einen Zeitraum des normalen Betriebes des Speicherschaltkreises ausgeführt.
  • Bei Operation 710 wird eine schwache Zeile von Zellen des Speicherschaltkreises identifiziert. Das Identifizieren der schwachen Zeile basiert auf einer Geschwindigkeit einer Testlese-Operation in der schwachen Zeile, die ein erstes Geschwindigkeitskriterium erfüllt.
  • In einigen Ausführungsformen ist die Testlese-Operation eine erste Testlese-Operation aus mehreren Testlese-Operationen, und das Identifizieren der schwachen Zeile umfasst das Ausführen der mehreren Testlese-Operationen in mehreren Zeilen einer Speicheranordnung des Speicherschaltkreises, wobei die mehreren Zeilen die schwache Zeile enthalten. In einigen Ausführungsformen umfasst das Ausführen der mehreren Testlese-Operationen das Ausführen der mehreren Testlese-Operationen in dem Satz Zeilen 110A der Speicheranordnung 110, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • In einigen Ausführungsformen umfasst das Ausführen der mehreren Testlese-Operationen das Messen einer oder mehrerer Ausführungsgeschwindigkeiten der mehreren Testlese-Operationen. In einigen Ausführungsformen umfasst das Ausführen der mehreren Testlese-Operationen das Detektieren einer oder mehrerer Schreib- oder Lesefehler.
  • In einigen Ausführungsformen umfasst das Ausführen der mehreren Testlese-Operationen das Variieren einer Betriebsfrequenz des Speicherschaltkreises. In einigen Ausführungsformen ist die Betriebsfrequenz eine Betriebsfrequenz eines Systems, von dem der Speicherschaltkreis ein Teil ist. In einigen Ausführungsformen umfasst das Ausführen der mehreren Testlese-Operationen das Variieren der Betriebsfrequenz FRQ, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • In einigen Ausführungsformen umfasst das Ausführen der mehreren Testlese-Operationen das Variieren des Wertes einer Betriebsspannung. In einigen Ausführungsformen ist die Betriebsspannung eine Betriebsspannung eines Systems, von dem der Speicherschaltkreis ein Teil ist. In einigen Ausführungsformen umfasst das Ausführen der mehreren Testlese-Operationen das Variieren der Mindestbetriebsspannung VCCMIN, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • In einigen Ausführungsformen wird das Ausführen der mehreren Testlese-Operationen durch einen eingebauten Testschaltkreis des Speicherschaltkreises ausgeführt. In einigen Ausführungsformen wird das Ausführen der mehreren Testlese-Operationen durch den Testschaltkreis 132 ausgeführt, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • In verschiedenen Ausführungsformen wird das Ausführen der mehreren Testlese-Operationen durch einen Schaltkreis außerhalb des Speicherschaltkreises, eine Kombination von Schaltkreisen innerhalb und außerhalb des Speicherschaltkreises oder in Reaktion auf einen Nutzer des Speicherschaltkreises ausgeführt.
  • In verschiedenen Ausführungsformen umfasst das Identifizieren der schwachen Zeile das Identifizieren einer statistischen Verteilung mehrerer Geschwindigkeiten, die den mehreren Testlese-Operationen entsprechen. Zu nicht-einschränkenden Beispielen von statistischen Verteilungen gehören eine Gauß‘sche Verteilung oder eine statistische Verteilung, die durch eine Kurve N dargestellt sind, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • In einigen Ausführungsformen umfasst das Identifizieren der schwachen Zeile das Identifizieren einer oder mehrerer langsamster Geschwindigkeiten aus mehreren Geschwindigkeiten, die den mehreren Testlese-Operationen entsprechen. In einigen Ausführungsformen umfasst das Identifizieren der schwachen Zeile auf der Basis der Geschwindigkeit der entsprechenden ersten Testlese-Operation der mehreren Testlese-Operationen, die das erste Geschwindigkeitskriterium erfüllt, dass die Geschwindigkeit der entsprechenden ersten Testlese-Operation eine der einen oder mehreren langsamsten Geschwindigkeiten ist.
  • Bei Operation 720 wird Adressinformation, die einer Adresse der schwachen Zeile entspricht, in einer Speichervorrichtung des Speicherschaltkreises gespeichert. Das Speichern der Adressinformation wird in der Weise ausgeführt, die für die Operation 610 des Verfahrens 600 beschrieben ist, wie oben mit Bezug auf 6 besprochen wurde.
  • Bei Operation 730 werden, während anschließender Lese-Operationen in der schwachen Zeile, Daten gleichzeitig aus der schwachen Zeile und aus einer zweiten Zeile von Zellen des Speicherschaltkreises auf der Basis der gespeicherten Adressinformation gelesen.
  • In einigen Ausführungsformen umfasst das Lesen von Daten aus der schwachen Zeile das Lesen von Daten aus einer Zeile des Satzes Zeilen 110A, und das Lesen von Daten aus der zweiten Zeile umfasst das Lesen von Daten aus einer Zeile des Satzes Zeilen 110B, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • In einigen Ausführungsformen ist das gleichzeitige Lesen von Daten aus der schwachen Zeile und aus der zweiten Zeile Teil des Konfigurierens der zweiten Zeile des Speicherschaltkreises dergestalt, dass sie während anschließender Lese-Operationen und während anschließender Schreib-Operationen aktiviert wird.
  • Bei Operation 740 wird in einigen Ausführungsformen ein Wert der Betriebsfrequenz des Speicherschaltkreises und/oder ein Wert der Betriebsspannung des Speicherschaltkreises auf der Basis des gleichzeitigen Lesens von Daten aus der schwachen Zeile und aus der zweiten Zeile während der anschließenden Lese-Operationen in der schwachen Zeile bestimmt.
  • In einigen Ausführungsformen umfasst die Bestimmung des Wertes der Betriebsfrequenz die Bestimmung eines Wertes der Betriebsfrequenz FRQ, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde. In einigen Ausführungsformen umfasst die Bestimmung des Wertes der Betriebsspannung die Bestimmung eines Wertes der Mindestbetriebsspannung VCCMIN, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • In einigen Ausführungsformen umfasst die Bestimmung des Wertes die Bestimmung eines ersten Wertes, bevor die zweite Zeile so aktiviert wird, dass sie gleichzeitig mit der schwachen Zeile gelesen werden kann, und die Bestimmung eines zweiten Wertes, nachdem die zweite Zeile so aktiviert wurde, dass sie gleichzeitig mit der schwachen Zeile gelesen werden kann.
  • In einigen Ausführungsformen umfasst die Bestimmung des Wertes das Variieren eines oder beider der Betriebsfrequenz und der Betriebsspannung während des Ausführens mehrerer Testlese-Operationen in den Zeilen von Zellen des Speicherschaltkreises.
  • Bei Operation 750 werden in einigen Ausführungsformen einige oder alle der Operationen 710, 720, 730 oder 740 wiederholt, um eine oder mehrere Zeilen zusätzlich zu der zweiten Zeile während anschließender Lese-Operationen in einer oder mehreren Zeilen von Zellen des Speicherschaltkreises zusätzlich zu der schwachen Zeile zu ermöglichen.
  • Bei Operation 760 werden in einigen Ausführungsformen der Wert der Betriebsfrequenz des Speicherschaltkreises und/oder der Wert der Betriebsspannung des Speicherschaltkreises, die bei Operation 740 bestimmt wurden, in den Speicherschaltkreis eingespeist.
  • In einigen Ausführungsformen umfasst das Einspeisen des Wertes der Betriebsfrequenz das Einspeisen eines Wertes der Betriebsfrequenz FRQ, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde. In einigen Ausführungsformen umfasst das Einspeisen des Wertes der Betriebsspannung das Einspeisen eines Wertes der Mindestbetriebsspannung VCCMIN, wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde.
  • Bei Operation 770 wird in einigen Ausführungsformen der Speicherschaltkreis mit einem oder beiden des Wertes der Betriebsfrequenz des Speicherschaltkreises und des Wertes der Betriebsspannung des Speicherschaltkreises, die bei Operation 740 bestimmt wurden und die in den Speicherschaltkreis eingespeist wurden, betrieben. Das Betreiben des Speicherschaltkreises umfasst das Betreiben des Speicherschaltkreises, während die zweite Zeile so aktiviert ist, dass sie gleichzeitig mit der schwache Zeile während anschließender Lese-Operationen in der schwachen Zeile gelesen werden kann.
  • Das Ausführen der Operationen des Verfahrens 700 zum Konfigurieren eines Speicherschaltkreises ermöglicht eine höhere Betriebsgeschwindigkeit und/oder eine verringerte Betriebsspannung eines Speicherschaltkreises im Vergleich zu einem Speicherschaltkreis, der nicht durch Ausführen der Operationen des Verfahrens 700 konfiguriert wurde. Wie oben mit Bezug auf den Speicherschaltkreis 100 und die 1A-1C besprochen wurde, verbessert eine höhere Betriebsfrequenz die Leistung des Speicherschaltkreises und seine Kompatibilität mit anderen Schaltkreisen, und eine verringerte Betriebsspannung reduziert den Energieverbrauch und die leistungsbedingte Wärmeerzeugung.
  • In einigen Ausführungsformen umfasst ein Schaltkreis eine Datenleitung, eine erste Zelle in einer ersten Zeile einer Speicheranordnung, wobei die erste Zelle elektrisch mit der Datenleitung gekoppelt ist, und eine zweite Zelle in einer zweiten Zeile der Speicheranordnung, wobei die zweite Zelle elektrisch mit der Datenleitung gekoppelt ist. Der Schaltkreis ist dafür konfiguriert, gleichzeitig Daten von der ersten Zelle und der zweiten Zelle zu der Datenleitung in einer Lese-Operation der ersten Zeile zu transferieren. In einigen Ausführungsformen ist der Schaltkreis dafür konfiguriert, die erste Zeile der Speicheranordnung als eine schwache Zeile der Speicheranordnung zu identifizieren. In einigen Ausführungsformen umfasst der Speicher einen Selbsttestschaltkreis, der dafür konfiguriert ist, die erste Zeile der Speicheranordnung als die schwache Zeile auf der Basis einer Geschwindigkeit einer Testlese-Operation unter Verwendung der ersten Zeile zu identifizieren. In einigen Ausführungsformen ist der Selbsttestschaltkreis dafür konfiguriert zu veranlassen, dass Adressinformation, die einer Adresse der ersten Zeile entspricht, in einer Speichervorrichtung gespeichert wird. In einigen Ausführungsformen ist der Schaltkreis dafür konfiguriert, die Daten durch Vorspannen der Datenleitung auf einen ersten Spannungspegel unter Verwendung sowohl der ersten Zelle als auch der zweiten Zelle gleichzeitig zu transferieren. In einigen Ausführungsformen umfasst die erste Zelle einen ersten Transistor, der dafür konfiguriert ist, die Datenleitung in Reaktion auf ein erstes Lesesignal elektrisch mit einem ersten Knoten zu koppeln, die zweite Zelle umfasst einen zweiten Transistor, der dafür konfiguriert ist, die Datenleitung in Reaktion auf ein zweites Lesesignal elektrisch mit einem zweiten Knoten zu koppeln, und sowohl der erste Knoten als auch der zweite Knoten hat den ersten Spannungspegel. In einigen Ausführungsformen ist der erste Spannungspegel ein Erdungsbezugspegel der Speicheranordnung und sowohl der erste Knoten als auch der zweite Knoten ist ein Erdungsknoten, die dafür konfiguriert sind, den Erdungsbezugspegel zu transportieren. In einigen Ausführungsformen ist ein erster Adressendecodierschaltkreis dafür konfiguriert, das erste Lesesignal in Reaktion auf ein Adresssignal zu generieren, das einer Adresse der ersten Zeile entspricht, und ein zweiter Adressendecodierschaltkreis ist dafür konfiguriert, das zweite Lesesignal durch Vergleichen des Adresssignals mit Adressinformation zu generieren, die in einer Speichervorrichtung gespeichert ist, wobei die Adressinformation der Adresse der ersten Zeile entspricht.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Lesen von Daten aus einer schwachen Zelle das Empfangen eines Adresssignals, das Adressinformation umfasst, die einer Adresse einer ersten Zeile einer Speicheranordnung entspricht, wobei die erste Zeile der Speicheranordnung die schwache Zelle umfasst, und in Reaktion auf das Empfangen des Adresssignals, Lesen eines Daten-Bits aus der schwachen Zelle und gleichzeitiges Lesen eines übereinstimmenden Daten-Bits aus einer Zelle in einer zweiten Zeile der Speicheranordnung. In einigen Ausführungsformen umfasst das Lesen des Daten-Bits aus der schwachen Zelle das elektrische Koppeln einer Datenleitung mit einem ersten Knoten, der einen Vorspannungspegel transportiert, und das gleichzeitige Lesen des übereinstimmenden Daten-Bits aus der Zelle in der zweiten Zeile der Speicheranordnung umfasst das elektrische Koppeln der Datenleitung mit einem zweiten Knoten, der den Vorspannungspegel transportiert. In einigen Ausführungsformen ist der Vorspannungspegel ein Erdungsbezugspegel der Speicheranordnung, und sowohl das elektrische Koppeln der Datenleitung mit dem ersten Knoten als auch das elektrische Koppeln der Datenleitung mit dem zweiten Knoten umfasst das Entladen der Datenleitung in Richtung Erdungsbezugspegel. In einigen Ausführungsformen umfasst das Lesen des Daten-Bits aus der schwachen Zelle, dass die schwache Zelle ein erstes Lesesignal von einem ersten Adressendecodierschaltkreis empfängt, und das gleichzeitige Lesen des übereinstimmenden Daten-Bits aus der Zelle in der zweiten Zeile der Speicheranordnung umfasst, dass die Zelle in der zweiten Zeile der Speicheranordnung ein zweites Lesesignal von einem zweiten Adressendecodierschaltkreis empfängt. In einigen Ausführungsformen entspricht das Daten-Bit einem ersten logischen Spannungspegel, der in der schwachen Zelle gespeichert ist, wobei das übereinstimmende Daten-Bit einem zweiten logischen Spannungspegel entspricht, der in der zweiten Zelle gespeichert ist, und das Verfahren des Weiteren das Programmieren der schwachen Zelle und der Zelle in der zweiten Zeile der Speicheranordnung dergestalt umfasst, dass der erste logische Spannungspegel der gleiche logische Spannungspegel ist wie der zweite logische Spannungspegel. In einigen Ausführungsformen umfasst das gleichzeitige Lesen der übereinstimmenden Daten-Bits aus der Zelle in der zweiten Zeile der Speicheranordnung das Vergleichen des Adresssignals mit Adressinformation, die in einer Speichervorrichtung gespeichert ist, wobei die Adressinformation einer Adresse der ersten Zeile der Speicheranordnung entspricht. In einigen Ausführungsformen umfasst das Verfahren das Speichern der Adressinformation in der Speichervorrichtung auf der Basis einer Geschwindigkeit einer Lese-Operation unter Verwendung der ersten Zeile.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Konfigurieren eines Speicherschaltkreises das Identifizieren einer schwachen Zeile von Zellen des Speicherschaltkreises auf der Basis einer Geschwindigkeit einer Testlese-Operation in der schwachen Zeile, die ein erstes Geschwindigkeitskriterium erfüllt, Speichern von Adressinformation, die einer Adresse der schwachen Zeile in einer Speichervorrichtung entspricht, und, während anschließender Lese-Operationen in der schwachen Zeile, gleichzeitiges Lesen von Daten aus der schwachen Zeile und aus einer zweiten Zeile von Zellen des Speicherschaltkreises auf der Basis der gespeicherten Adressinformation. In einigen Ausführungsformen ist die Testlese-Operation eine erste Testlese-Operation aus mehreren Testlese-Operationen, und das Identifizieren der schwachen Zeile umfasst das Ausführen der mehreren Testlese-Operationen in mehreren Zeilen von Zellen des Speicherschaltkreises, wobei die mehreren Zeilen die schwache Zeile enthalten, und Identifizieren der Geschwindigkeit der ersten Testlese-Operation der mehreren Testlese-Operationen als eine von einer oder mehreren langsamsten Geschwindigkeiten der ausgeführten mehreren Testlese-Operationen. In einigen Ausführungsformen umfasst das Identifizieren der schwachen Zeile das Detektieren eines Lesefehlers in der Testlese-Operation in der schwachen Zeile. In einigen Ausführungsformen umfasst das Identifizieren der schwachen Zeile das Variieren einer Betriebsfrequenz des Speicherschaltkreises und/oder einer Betriebsspannung des Speicherschaltkreises. In einigen Ausführungsformen umfasst das Verfahren die Bestimmung eines Wertes einer Betriebsspannung des Speicherschaltkreises auf der Basis des gleichzeitigen Lesens der Daten aus der schwachen Zeile und aus der zweiten Zeile während der anschließenden Lese-Operationen in der schwachen Zeile.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Schaltkreis, der Folgendes umfasst: eine Datenleitung; eine erste Zelle in einer ersten Zeile einer Speicheranordnung, wobei die erste Zelle elektrisch mit der Datenleitung gekoppelt ist; und eine zweite Zelle in einer zweiten Zeile der Speicheranordnung, wobei die zweite Zelle elektrisch mit der Datenleitung gekoppelt ist, wobei der Schaltkreis dafür konfiguriert ist, Daten von der ersten Zelle und der zweiten Zelle zu der Datenleitung in einer ersten Lese-Operation der ersten Zeile gleichzeitig zu transferieren.
  2. Schaltkreis nach Anspruch 1, wobei der Schaltkreis dafür konfiguriert ist, die erste Zeile der Speicheranordnung als eine schwache Zeile der Speicheranordnung zu identifizieren.
  3. Schaltkreis nach Anspruch 2, der des Weiteren einen Selbsttestschaltkreis umfasst, der dafür konfiguriert sind, die erste Zeile der Speicheranordnung als die schwache Zeile der Speicheranordnung auf der Basis einer Geschwindigkeit einer Testlese-Operation unter Verwendung der ersten Zeile zu identifizieren.
  4. Schaltkreis nach Anspruch 3, wobei der Selbsttestschaltkreis dafür konfiguriert ist zu veranlassen, dass Adressinformation, die einer Adresse der ersten Zeile entspricht, in einer Speichervorrichtung gespeichert wird.
  5. Schaltkreis nach einem der vorangehenden Ansprüche, wobei der Schaltkreis dafür konfiguriert ist, die Daten durch Vorspannen der Datenleitung auf einen ersten Spannungspegel unter Verwendung sowohl der ersten Zelle als auch der zweiten Zelle gleichzeitig zu transferieren.
  6. Schaltkreis nach Anspruch 5, wobei die erste Zelle einen ersten Transistor umfasst, der dafür konfiguriert ist, die Datenleitung in Reaktion auf ein erstes Lesesignal mit einem ersten Knoten elektrisch zu koppeln, die zweite Zelle einen zweiten Transistor umfasst, der dafür konfiguriert ist, die Datenleitung in Reaktion auf ein zweites Lesesignal mit einem zweiten Knoten elektrisch zu koppeln, und sowohl der erste Knoten als auch der zweite Knoten den ersten Spannungspegel hat.
  7. Schaltkreis nach Anspruch 6, wobei der erste Spannungspegel ein Erdungsbezugspegel der Speicheranordnung ist, und sowohl der erste Knoten als auch der zweite Knoten ein Erdungsknoten ist, die dafür konfiguriert sind, den Erdungsbezugspegel zu transportieren.
  8. Schaltkreis nach Anspruch 6 oder 7, der des Weiteren Folgendes umfasst: einen ersten Adressendecodierschaltkreis, der dafür konfiguriert ist, das erste Lesesignal in Reaktion auf ein Adresssignal zu generieren, das einer Adresse der ersten Zeile entspricht; und einen zweiten Adressendecodierschaltkreis, der dafür konfiguriert ist, das zweite Lesesignal durch Vergleichen des Adresssignals mit Adressinformation, die in einer Speichervorrichtung gespeichert ist, zu generieren, wobei die Adressinformation der Adresse der ersten Zeile entspricht.
  9. Verfahren zum Lesen von Daten aus einer schwachen Zelle, wobei das Verfahren Folgendes umfasst: Empfangen eines Adresssignals, das Adressinformation umfasst, die einer Adresse einer ersten Zeile einer Speicheranordnung entspricht, wobei die erste Zeile der Speicheranordnung die schwache Zelle umfasst; und in Reaktion auf das Empfangen des Adresssignals, das die Adressinformation umfasst: Lesen eines Daten-Bits aus der schwachen Zelle; und gleichzeitiges Lesen eines übereinstimmenden Daten-Bits aus einer Zelle in einer zweiten Zeile der Speicheranordnung.
  10. Verfahren nach Anspruch 9, wobei das Lesen des Daten-Bits aus der schwachen Zelle das elektrische Koppeln einer Datenleitung mit einem ersten Knoten umfasst, der einen Vorspannungspegel transportiert, und das gleichzeitige Lesen des übereinstimmenden Daten-Bits aus der Zelle in der zweiten Zeile der Speicheranordnung das elektrische Koppeln der Datenleitung mit einem zweiten Knoten umfasst, der den Vorspannungspegel transportiert.
  11. Verfahren nach Anspruch 10, wobei der Vorspannungspegel ein Erdungsbezugspegel der Speicheranordnung ist, und sowohl das elektrische Koppeln der Datenleitung mit dem ersten Knoten als auch das elektrische Koppeln der Datenleitung mit dem zweiten Knoten das Entladen der Datenleitung in Richtung Erdungsbezugspegel umfasst.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei das Lesen des Daten-Bits aus der schwachen Zelle umfasst, dass die schwache Zelle ein erstes Lesesignal von einem ersten Adressendecodierschaltkreis empfängt, und das gleichzeitige Lesen des übereinstimmenden Daten-Bits aus der Zelle in der zweiten Zeile der Speicheranordnung umfasst, dass die Zelle in der zweiten Zeile der Speicheranordnung ein zweites Lesesignal von einem zweiten Adressendecodierschaltkreis empfängt.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei das Daten-Bit einem ersten logischen Spannungspegel entspricht, der in der ersten Zelle gespeichert ist, das übereinstimmende Daten-Bit einem zweiten logischen Spannungspegel entspricht, der in der zweiten Zelle gespeichert ist, und das Verfahren des Weiteren das Programmieren der schwachen Zelle und der Zelle in der zweiten Zeile der Speicheranordnung dergestalt umfasst, dass der erste logische Spannungspegel der gleiche logische Spannungspegel ist wie der zweite logische Spannungspegel.
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei das gleichzeitige Lesen des übereinstimmenden Daten-Bits aus der Zelle in der zweiten Zeile der Speicheranordnung das Vergleichen des Adresssignals mit Adressinformation umfasst, die in einer Speichervorrichtung gespeichert ist, wobei die Adressinformation der Adresse der ersten Zeile entspricht.
  15. Verfahren nach Anspruch 14, das des Weiteren das Speichern der Adressinformation in der Speichervorrichtung auf der Basis einer Geschwindigkeit einer Lese-Operation unter Verwendung der ersten Zeile umfasst.
  16. Verfahren zum Konfigurieren eines Speicherschaltkreises, wobei das Verfahren Folgendes umfasst: Identifizieren einer schwachen Zeile von Zellen des Speicherschaltkreises auf der Basis einer Geschwindigkeit einer Testlese-Operation der schwachen Zeile, die ein erstes Geschwindigkeitskriterium erfüllt; Speichern von Adressinformation, die einer Adresse der schwachen Zeile in einer Speichervorrichtung entspricht; und während anschließender Lese-Operationen der schwachen Zeile, gleichzeitiges Lesen von Daten aus der schwachen Zeile und aus einer zweiten Zeile von Zellen des Speicherschaltkreises auf der Basis der gespeicherten Adressinformation.
  17. Verfahren nach Anspruch 16, wobei die Testlese-Operation eine erste Testlese-Operation aus mehreren Testlese-Operationen ist, und das Identifizieren der schwachen Zeile Folgendes umfasst: Ausführen der mehreren Testlese-Operationen in mehreren Zeilen von Zellen des Speicherschaltkreises, wobei die mehreren Zeilen die schwache Zeile umfassen; und Identifizieren der Geschwindigkeit der ersten Testlese-Operation der mehreren Lese-Operationen als eine von einer oder mehreren langsamsten Geschwindigkeiten der ausgeführten mehreren Testlese-Operationen.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Identifizieren der schwachen Zeile das Detektieren eines Lesefehlers in der Testlese-Operation der schwachen Zeile umfasst.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Identifizieren der schwachen Zeile das Variieren einer Betriebsfrequenz des Speicherschaltkreises und/oder einer Betriebsspannung des Speicherschaltkreises umfasst.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das des Weiteren das Bestimmen eines Wertes einer Betriebsspannung des Speicherschaltkreises auf der Basis des gleichzeitigen Lesens der Daten aus der schwachen Zeile und aus der zweiten Zeile während der anschließenden Lese-Operationen der schwachen Zeile umfasst.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515689B2 (en) * 2018-03-20 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit configuration and method
US20220019407A1 (en) * 2020-07-14 2022-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. In-memory computation circuit and method
US11823758B2 (en) * 2021-02-10 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Conducting built-in self-test of memory macro

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5956279A (en) * 1997-02-06 1999-09-21 Samsune Electronics, Co., Ltd. Static random access memory device with burn-in test circuit
US20050188289A1 (en) * 2004-02-24 2005-08-25 International Business Machines Corporation Method for system performance testing and self correcting action
WO2006124486A1 (en) * 2005-05-12 2006-11-23 International Business Machines Corporation Self-test circuitry to determine minimum operating voltage
US20150155055A1 (en) * 2013-11-29 2015-06-04 Samsung Electronics Co., Ltd. Test method of semiconductor memory device and semiconductor memory system

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4193127A (en) * 1979-01-02 1980-03-11 International Business Machines Corporation Simultaneous read/write cell
US5383193A (en) * 1992-09-25 1995-01-17 Atmel Corporation Method for testing non-volatile memories
JPH09282886A (ja) * 1996-01-19 1997-10-31 Sgs Thomson Microelectron Inc メモリセルへの書込の開始をトラッキングする回路及び方法
US5835429A (en) * 1997-05-09 1998-11-10 Lsi Logic Corporation Data retention weak write circuit and method of using same
US6272935B1 (en) 1998-01-09 2001-08-14 New Holland North America, Inc. Apparatus for mass flow measurement
DE19933539B4 (de) * 1999-07-16 2005-08-04 Infineon Technologies Ag Integrierter Speicher
KR100532442B1 (ko) * 2003-06-17 2005-11-30 삼성전자주식회사 데이터 처리방법 및 데이터 처리장치
US8169808B2 (en) * 2008-01-25 2012-05-01 Micron Technology, Inc. NAND flash content addressable memory
US8213211B2 (en) 2009-02-06 2012-07-03 Sidense Corp. High reliability OTP memory
US8724390B2 (en) * 2011-01-19 2014-05-13 Macronix International Co., Ltd. Architecture for a 3D memory array
KR20140106770A (ko) * 2013-02-25 2014-09-04 삼성전자주식회사 반도체 메모리 장치, 이의 테스트 방법 및 동작 방법
US9257196B2 (en) * 2014-02-06 2016-02-09 SK Hynix Inc. Semiconductor devices including E-fuse arrays
KR102402406B1 (ko) * 2016-03-17 2022-05-27 에스케이하이닉스 주식회사 반도체 장치
KR102471601B1 (ko) * 2016-05-17 2022-11-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 위크 셀 검출 방법
KR102517700B1 (ko) 2016-06-10 2023-04-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US10515689B2 (en) * 2018-03-20 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit configuration and method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5956279A (en) * 1997-02-06 1999-09-21 Samsune Electronics, Co., Ltd. Static random access memory device with burn-in test circuit
US20050188289A1 (en) * 2004-02-24 2005-08-25 International Business Machines Corporation Method for system performance testing and self correcting action
WO2006124486A1 (en) * 2005-05-12 2006-11-23 International Business Machines Corporation Self-test circuitry to determine minimum operating voltage
US20150155055A1 (en) * 2013-11-29 2015-06-04 Samsung Electronics Co., Ltd. Test method of semiconductor memory device and semiconductor memory system

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Publication number Publication date
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