DE3921404A1

DE3921404A1 - Fehlertolerante differenzspeicherzelle und auslesen derselben

Info

Publication number: DE3921404A1
Application number: DE3921404A
Authority: DE
Inventors: Radu Mihail Vancu
Original assignee: Seeq Technology Inc
Current assignee: Atmel Corp
Priority date: 1988-06-29
Filing date: 1989-06-29
Publication date: 1990-02-22
Anticipated expiration: 2009-06-30
Also published as: GB2221809A; GB2221809B; NL8901647A; NL194852B; NL194852C; GB8914528D0; JP2835453B2; JPH0296999A; DE3921404C2; US5029131A

Description

Die vorliegende Erfindung bezieht sich auf anwenderprogrammierbare Speicher, insbesondere auf elektrisch löschbare programmierbare Festwertspeicher (EEPROMS). Im einzelnen bezieht sich die vorliegende Erfindung auf die Kombination einer hochgradig zuverlässigen Zelle und auf ein Differenzauslesen dieser Zelle.

Das Differenzauslesen von Speicherzellen ist bekannt. Es wird bei statischen Speichern mit wahlfreiem Zugriff, bei dynamischen Speichern mit wahlfreiem Zugriff und bei anderen Speichererzeugnissen verwendet.

In der vorliegenden Erfindung werden für jedes zu speichernde Informationsbit zwei Speicherzellen verwendet, von denen jede einen EEPROM-Transistor mit freischwebendem Gate und einen Wahltransistor aufweist. Die erste Speicherzelle ist über ihre Wahleinheit an ihre Bit-Leitung angeschlossen. Die zweite Speicherzelle ist über ihre Wahleinheit an eine komplementäre Bit-Leitung angeschlossen. Die Bit-Leitung und die komplementäre Bit-Leitung sind über Y-Wahleinheiten jeweils an einen Datenbus und an einen komplementären Datenbus angeschlossen. Ein Differenzleseverstärker ist mit dem Datenbus und dem komplementären Datenbus verbunden.

Die bei der vorliegenden Erfindung verwendeten EEPROM-Transistoren werden unter Verwendung eines speziellen Verarmungs-Zellenimplantats hergestellt, welche im Störbetriebsfall den Leitungspegel der Transistoren steuern. Dieses Verarmungsimplantat ist von solcher Art, daß eine defekte Speicherzelle nur ungefähr den halben Strom wie eine intakte Zelle führt, wenn sie sich im leitenden Zustand befindet, d.h. eine logische Null speichert.

Nachfolgend werden die Figuren beschrieben.

Fig. 1 stellt ein schematisches Schaltungsdiagramm einer Ausführungsform der vorliegenden Erfindung dar, mit zwei über ihre Wahleinheiten an einen Differenzleseverstärker angeschlossenen EEPROM-Speicherzellen; und

Fig. 2 ist eine Tabelle, welche die Stromabgabe der Speicherzellen im normalen Betrieb und im Störbetrieb zeigt.

Gemäß Fig. 1 ist die Source des ersten EEPROM-Transistors 12 an eine negative Spannungsquelle Vss und ihr Drain an die Source des Wahltransistors 14 angeschlossen. Der Drain des Wahltransistors 14 ist mit der Bit-Leitung 16 verbunden. Ein zweiter EEPROM-Speichertransistor 18 ist mit seiner Source an die Spannungsquelle Vss und mit seinem Drain an die Source eines zweiten Wahltransistors 20 angeschlossen. Der Drain des zweiten Wahltransistors 20 ist mit der komplementären Bit-Leitung 22 verbunden. Die Gates des ersten EEPROM-Transistors 12 und des zweiten EEPROM-Transistors 18 sind zusammen an eine Leseleitung 24 angeschlossen. Die Gates des ersten Wahltransistors 14 und die des zweiten Wahltransistors 20 sind zusammen an die Wortleitung 26 angeschlossen. Die Bit-Leitungen 16 und 22 sind jeweils über die Ladeeinheiten 28 und 30 an eine positive Spannungsquelle Vdd angeschlossen. Der Drain der N-Kanal-Ladetransistoreinheit 28 ist mit der Spannungsquelle Vdd, und die Source ist mit der Bitleitung 16 verbunden. Der Drain der N-Kanal-Ladetransistoreinheit 30 ist mit der Spannungsquelle Vdd, und ihre Source ist mit der Bit-Leitung 22 verbunden. Die Gates beider N-Kanal-Ladetransistoreinheiten 28 und 30 sind in bekannter Weise an eine Bezugsspannungsquelle Vref angeschlossen.

Zusammen bilden der erste EEPROM-Transistor 12 und die erste Wahl-Transistoreinheit 14 eine erste Speicherzelle 32. Der zweite EEPROM-Transistor 18 und die zweite Wahl-Transistoreinheit 20 bilden zusammen die zweite Speicherzelle 34. Die erste Speicherzelle 32 und die zweite Speicherzelle 34 dienen beide zur Speicherung eines einzelnen Daten-Bits. Die erste Speicherzelle 32 speichert das normale Daten-Bit, während die zweite Speicherzelle 34 das komplementäre Daten-Bit speichert. Soll beispielsweise eine logische Null gespeichert werden , speichert die erste Speicherzelle 32 eine logische Null und die zweite Speicherzelle 34 eine logische Eins. Das gespeicherte Daten-Bit wird aus der ersten bzw. zweiten Speicherzelle 32 bzw. 34 ausgelesen und vom Differenzleseverstärker 36 erfaßt. Die Eingänge zum Differenzleseverstärker 36 werden durch den Datenbus 38 und den komplementären Datenbus 40 gebildet. Die Bit-Leitung 16 ist an den Datenbus 38 durch die Y-Wahleinheit 42, und die komplementäre Bit-Leitung 22 ist an den komplementären Datenbus 40 durch eine komplementäre Y-Wahleinheit 44 angekoppelt. Die Gates der Y-Wahleinheit 42 und der komplementären Y-Wahleinheit 44 sind miteinander verbunden und an die Y-Wahlleitung Y _n angeschlossen, die durch das Bezugszeichen 46 gekennzeichnet ist.

Fachleuten ist klar, daß bei einem erfindungsgemäß hergestellten Erzeugnis zahlreiche Speicherzellen vom Typ der Zellen 32 und 34 an die Bit-Leitung 16 und an die komplementäre Bit-Leitung 22 angeschlossen sind und daß sie ihre eigene Wortleitung besitzen, wie die, welche durch das Bezugszeichen 26 gekennzeichnet ist. Fachleuten ist auch klar, daß durch Y-Wahleinheiten, die der Y-Wahleinheit 42 und der komplementären Y-Wahleinheit 44 gleichen, weitere Bit-Leitungspaare wie die Bit-Leitung 16 und die komplementäre Bit-Leitung 12 an den Datenbus 38 bzw. den komplementären Datenbus 40 angekoppelt werden. Wie Fig. 1 zeigt, ist beispielsweise die Bit-Leitung 48 und die komplementäre Bit-Leitung 50 jeweils an den Datenbus 38 bzw. den komplementären Datenbus 40 über die Y-Wahleinheit 52 und die komplementäre Y-Wahleinheit 54 angeschlossen. Die Gates der Y-Wahleinheit 52 und der komplementären Y-Wahleinheit 54 sind zusammen an die Y-Wahlleitung Y _(n-1) angeschlossen, die durch das Bezugszeichen 56 gekennzeichnet ist.

Wenn das in der ersten Speicherzelle 32 und das in der zweiten Speicherzelle 34 gespeicherte Daten-Bit gelesen werden soll, wird die Y-Wahlleitung Y _n, vgl. Bezugszeichen 46, aktiviert. Falls das durch das Speicherzellenpaar 32 und 34 gespeicherte Daten-Bit eine logische Null ist, führt die Speicherzelle 32 Strom, welcher die Bit-Leitung 16 wegen der vorhandenen Ladetransistoreinheit 28 unter Spannung setzt. Der Drain der Ladeeinheit ist mit einer positiven Spannungsquelle, ihre Source mit der Bit-Leitung 16 und ihr Gate mit der Bezugsspannungsquelle V _ref verbunden. Bei einer nominalen Leistungsversorgungsspannung von 5 V hat sich für V _ref ein Wert von ungefähr 2,5 V als ausreichend herausgestellt.

Die Spannung auf der Bit-Leitung 16 fällt also ab und wird durch den Leseverstärker 36 über den Datenbus 38, die Y-Wahleinheit 42, die Bit-Leitung 16 und die Wahleinheit 14 erfaßt. Die Speicherzelle 34 zieht in diesem Falle keinen Strom aus dem komplementären Datenbus 40. Die Spannung auf der Bit-Leitung 22 fällt nicht ab und wird durch den Leseverstärker 36 über die komplementäre Y-Wahleinheit 44, die Bit-Leitung 22 und die Wahleinheit 22 erfaßt. Die Spannung auf der Bit-Leitung 22 wird durch die Ladetransistoreinheit 44 herbeigeführt, die in der gleichen Weise wie die Ladetransistoreinheit 42 geschaltet ist.

Der Differenzleseverstärker 36 erfaßt die Differenz der Spannungen an seinen Eingängen, d.h. der Spannungen des Datenbus 38 und des komplementären Datenbus 40. Bei dem Differenzleseverstärker 36 kann es sich um einen beliebigen Verstärker handeln, der unter Zugrundelegung einer nominalen Leistungsversorgungsspannung von 5 V einen Gleichtaktbereich von mindestens ca. 3 V besitzt.

Eine andere Eigenschaft der vorliegenden Erfindung erlaubt es, Daten-Bits auch dann einwandfrei auszulesen, wenn eine der beiden Speicherzellen 32 oder 34 ausgefallen ist. Das Auslesen der Daten-Bits aus den Speicherzellen ist selbst dann möglich, wenn eine der Zellen aufgrund der Speicherart der EEPROM-Transistoren 12 und 18 ausgefallen ist.

Jede EEPROM-Speicherzelle der vorliegenden Erfindung wird unter Verwendung eines speziellen Verarmungsimplantats hergestellt, das dafür sorgt, daß die Zelle bei Versagen nur ungefähr die Hälfte des Stromes durchläßt, der bei einer normalen störungsfreien Zelle, die eine logische Null speichert, durchgelassen wird. Für diesen Zweck hat sich ein Arsenimplantat als zufriedenstellend herausgestellt. Bei einer Zellgröße von 168 Mikron² mit einer Gate-Oxid-Dicke von 650 Å hat sich eine Implantatsdosis von ungefähr 8×10¹¹ Atomen/cm³ als befriedigend herausgestellt. Bei einer Zellgröße von 108 Mikron² mit einer Gate-Oxyd-Dicke von 450 Å hat sich eine Implantatsdosis von ungefähr 1,25×10¹² Atomen/cm³ als befriedigend erwiesen. Fachleuten ist klar, daß die Dosis von der Zellgröße, der Gate-Oxyd-Dicke und der adäquaten Programmierung eines Zellenarrays abhängt, so daß sie leicht in der Lage sind, die Implantatsdosis auf jede besondere Zellkonfiguration zu optimieren. Fig. 2 zeigt eine Tabelle, welche die Ausgaben der komplementären Speicherzellen 32 und 34 angibt, wenn eine logische Eins und eine logische Null gespeichert werden sollen; wobei die Tabelle die von der Speicherzelle 32 und der Speicherzelle 34 gezogenen Ströme jeweils bei normalen Bedingungen, bei Versagen der Zelle 32 und bei Versagen der Zelle 34 angibt.

Gemäß Fig. 2 leitet die Speicherzelle 32 keinerlei Strom, wenn eine logische Eins im Zellenpaar gespeichert werden soll, während Speicherzelle 34 einen Strom i führt, wenn beide Zellen arbeiten. Wenn jedoch die Speicherzelle 32 ausgefallen ist, führt sie einen Strom i/2, während die arbeitende Speicherzelle 34 einen Strom i führt. Falls aber die Speicherzelle 34 ausgefallen ist und die Speicherzelle 32 arbeitet, leitet die Speicherzelle 32 keinen Strom, während die Speicherzelle 34 den Strom i/2 führt.

In gleicher Weise führt die Speicherzelle 32 einen Strom i, wenn eine logische Null gespeichert werden soll, während die Speicherzelle 34 keinen Strom führt, falls beide Zellen arbeiten. Wenn jedoch die Speicherzelle 32 ausgefallen ist, führt sie einen Strom i/2, während die arbeitende Speicherzelle 34 keinen Strom führt. Andererseits führt die arbeitende Speicherzelle 32 einen Strom i, falls die Speicherzelle 34 ausgefallen ist, während die Speicherzelle 34 einen Strom i/2 führt.

Der von den Speicherzellen 32 und 34 unter den beschriebenen Bedingungen gezogene Strom ruft auf den Bit-Leitungen 16 und 22 aufgrund der Anwesenheit der jeweiligen Ladeeinheiten 28 und 30 unterschiedliche Spannungen hervor. Fließt kein Strom in den Speicherzellen 32 oder 34, bleiben die mit ihnen verbundenen Bit-Leitungen auf einem Spannungsniveau von etwa 2,5 V. Die Bezugsspannung V _R ist so eingestellt, daß ohne Stromfluß in den Speicherzellen ungefährt 2,5 V an den Bit-Leitungen liegen. Jeder von der Zelle geführte Strom führt zum Abfall der Spannung auf der Bit-Leitung. Da eine defekte Zelle nur die Hälfte des Stromes einer intakten Zelle leitet, verursacht die defekte Zelle einen Spannungsabfall, die etwa die Hälfte des durch eine intakte Zelle erzeugten Spannungsabfalls beträgt. Der Auslösepunkt des Differenzleseverstärkers 36 ist so gelegt, daß eine an seine beiden, mit den Datenbussen 33 und 40 verbundenen, Eingänge angelegte Differenzspannung den Leseverstärker auslöst, wenn sie der durch den Strom i/2 auf einer Bit-Leitung erzeugten Spannung entspricht.

Wenn für diese Erfindung auch spezielle Ausführungsformen und Anwendungen beschrieben und dargestellt worden sind, ist es Fachleuten doch klar, daß es viele Modifikationen gibt, ohne vom Erfindungskonzept abzuweichen. Die Erfindung soll daher nur insoweit eingeschränkt sein, als es dem Sinn der beigefügten Ansprüche entspricht.

Claims

1. Elektrisch löschbarer, programmierbarer Speicher mit freischwebendem Gate, dadurch gekennzeichnet, daß er als Bestandteile aufweist:

- eine erste Speicherzelle mit einer ersten Speichereinheit in Reihe mit einer ersten Wahleinheit, die an eine erste Bit-Linie anschließbar ist; eine zweite Speicherzelle mit einer zweiten Speichereinheit in Reihe mit einer zweiten Wahleinheit, die an eine zweite Bit-Leitung anschließbar ist; wobei die erste und die zweite Wahleinheit gleichzeitig geschaltet werden können, um die erste und die zweite Speichereinheit mit der ersten und der zweiten Speicherleitung zu verbinden;
- einen Differenzleseverstärker mit einem ersten und einem zweiten Eingang;
- Wahlmittel zum selektiven Verbinden der ersten Bit-Leitung und der zweiten Bit-Leitung jeweils mit dem ersten und dem zweiten Eingang des Differenzleseverstärkers;
- wobei die erste und die zweite Speichereinheit drei leitende Zustände besitzen: einen ersten Zustand, in welchem die Speichereinheiten Strom führen; einen zweiten Zustand, in welchem die Speichereinheiten keinen Strom führen; und einen dritten Zustand, in welchem die Speicherelemente versagen; wobei der dritte Zustand ein mittlerer Leitungsmodus ist, bei dem der durch die Speichereinheiten im dritten Zustand fließende Strom einen mittleren Wert annimmt, der kleiner als derjenige des im ersten Zustand durch die Speichereinheiten fließenden Stromes ist.

2. Elektrisch löschbarer, programmierbarer Speicher mit freischwebendem Gate nach Anspruch 1, dadurch gekennzeichnet, daß die Wahlmittel aus zwei Y-Wahleinheiten bestehen, wobei die erste Y-Wahleinheit zwischen die erste Bit-Leitung und den ersten Eingang des Differenzleseverstärkers, und die zweite Y-Wahleinheit zwischen die zweite Bit-Leitung und den zweiten Eingang des Differenzleseverstärkers geschaltet ist.

3. Elektrisch löschbarer, programmierbarer Speicher mit freischwebendem Gate nach Anspruch 1, dadurch gekennzeichnet, daß der dritte Zustand einem Strom entspricht, der nur ungefähr halb so groß ist wie der durch die Speichereinheiten im ersten Zustand fließende Strom.

4. Elektrisch löschbarer, programmierbarer Festwertspeicher mit Speicherzellen, die einen ersten Zustand, in welchem die Zellen Strom führen, einen zweiten Zustand, in welchem die Zellen keinen Strom führen und einen dritten, defekten Zustand aufweisen, in welchem die betroffenen Zellen einen Strom führen, der nur ungefähr halb so groß ist wie derjenige, den sie im ersten Zustand führen, gekennzeichnet durch ein Verfahren zum Auslesen eines Daten-Bits aus einem Paar von Zellen, die jeweils das Daten-Bit und sein Komplement speichern, wobei das Verfahren die folgenden Schritte aufweist:

- elektrisches Verbinden der ersten Zelle des Zellenpaars mit einer ersten Bit-Leitung;
- elektrisches Verbinden der zweiten Zelle des Zellenpaars mit einer zweiten Bit-Leitung;
- elektrisches Verbinden der ersten Bit-Leitung mit dem invertierenden Eingang eines Differenzleseverstärkers; und
- elektrisches Verbinden der zweiten Bit-Leitung mit dem nicht-invertierenden Eingang des Differenzleseverstärkers.