DE2059598A1 - Halbleiterspeicher zur Speicherung einer voreingegebenen,nichtloeschbaren Grundinformation - Google Patents

Halbleiterspeicher zur Speicherung einer voreingegebenen,nichtloeschbaren Grundinformation

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DE2059598A1 DE19702059598 DE2059598A DE2059598A1 DE 2059598 A1 DE2059598 A1 DE 2059598A1 DE 19702059598 DE19702059598 DE 19702059598 DE 2059598 A DE2059598 A DE 2059598A DE 2059598 A1 DE2059598 A1 DE 2059598A1
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Description

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Oogar Corporation Wappingera Falls (New York, USA)
Halbleiterapeicher zur Speicherung einer voreingegebenen, nicht- d löschbaren Grundinformation
Die Erfindung betrifft allgemein Halbleiterspeicher, die auf einen Ausgangszustand programmiert sind, eine nichtlöschbare Grundinformation enthalten und als Festspeicher oder als zum Ablesen und Einschreiben bestimmte Speicher verwendet werden können.
Die bekannten Halbleiterspeicher haben den schwerwiegenden Nachteil, daß die darin gespeicherte Information verlorengeht, wenn aus irgendeinem Grunde die Stromversorgung ausfällt. Bisher wurde dieser Nachteil dadurch gemildert, daß die gewünschte Grundinformation in einem nichtlöschbaren Hilfsfestspeicher" gespeichert wurde. Nach dem Stand der Technik waren somit mindestens zwei Speicher erforderlich. Der zum Speichern "dieser Grundinformation erforderliche Hilfsspeicher mußte imstande sein, die darin gespeicherte Information auch bei einem Ausfall der Stromversorgung zu halten.
Naoh dem Stand der Technik war eine logische Hilfsschaltung erforderlich, die einen nichtlöschbaren Hilfsfestspeicher bildete. Diese Technik erforderte zusätzliche Hardware und Software und führte zu einem ziemlich aufwendigen System.
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Es besteht daher ein Bedürfnis nach einem Halbleiterspeicher, der nach dem Anlegen einer Spannung einen bestimmten Informationszustand einnimmt, ohne daß logische Hilfssysteme oder Hilfsspeicher zum Speichern der Grundinformation erforderlich sind. Es ist ferner erwünscht, eine Speicherzelle zu schaffen, die so ausgebildet ist, daß sie zur Voreingabe einer Grundinformation Je nach der Anwendung des Systems geeignet ist, aber im wesentlichen genormt hergestellt werden kann.
Die Aufgabe der Erfindung besteht daher in der Schaffung eines fe verbesserten Halbleiterspeichers, der nach dem Anlegen einer Spannung oder nach dem Anlegen eines Bücksetzbefehls den einer vorherbestimmten Grundinformation entsprechenden Zustand einnimmt .
Eine weitere Aufgabe der Erfindung besteht in der Schaffung eines Halbleiterspeichers, der nach dem Anlegen einer Spannung in den seiner Grundinformation entsprechenden Zustand zurückkehrt, ohne daß ein Hilfsspeicher erforderlich ist.
Ferner besteht eine Aufgabe der Erfindung in der Schaffung eines verbesserten Halbleiterspeichers mit einer nichtlöschbaren Grundinformation.
Eine weitere Aufgabe der Erfindung besteht in der Schaffung eines verbesserten Halbleiterspeichers mit einer nichtlöschbaren Grundinformation, wobei diese Funktionen vollständig in einem monolitisohen Halbleiterchip verwirklicht sind.
Eine Aufgabe der Erfindung besteht außerdem in der Schaffung eines Halbleiterspeichers, der für die Massenfertigung geeignet ist und in den Endphasen seines Herstellungsvorgangs individualisiert werden kann.
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ORIGINAL INSfECTEO
Ferner "besteht eine Aufgabe der Erfindung in der Schaffung von monolithischen Speicherzellen, die einen Halbleiterspeicher mit einer niohtlöschbaren Grundinformation bilden.
In dem erfindungsgemäßen Halbleiterspeicher sind Daten in einer Speicheranordnung so voreingegeben, daß zum Speichern der voreingegebenen Daten kein Hilfsspeicher, z.B. ein Festspeicher, erforderlich ist. Jede Speicherzelle der Halbleiterspeicheranordnung ist so eingerichtet, daß sie.nach dem Anlegen von Spannung einen bestimmten Informationszustand einnimmt. Nach dieser Voreingabe in die Speicherzellen steht die gewünschte Information sowohl bei der ersten Inbetriebnahme als auch nach einem Stromausfall und | nachfolgendem Wiederanlegen der Spannung und ferner nach einer gewünschten programmierten Rlieksetzung zur Verfügung. Die erfindungsgemäße Halbleiterspeicheranordnung kann somit sowohl als Festspeicher als auch als zum Einschreiben und Ablesen bestimmter Speicher verwendet werden. Beim Einschreiben von Information in die Zellen der Anordnung, unabhängig von dem Grundinformationszustand derselben, kann einem funktionsfähigen Pestapeioher die Funktion eines zum Ablesen und Einschreiben bestimmten Speichers überlagert werden.
Nach einer Ausführungsform der Erfindung umfaßt eine Halbleiterspeicheranordnung bistabile Speicherzellen mit mehreren Emittern. Einer der Emitter für jede Speicherzelle kann mit einer vorgege- f benen Signalleitung zur Voreingabe in die Speicherzelle verbunden werden. Durch die Herstellung der gewünschten Verbindungen wird in die Speicheranordnung ein gewünschtes Datenmuster eingegeben.
In einer weiteren Ausführungsform der Erfindung wird jede bistabile Speicherzelle mit mehreren Emittern so ausgebildet, daß sie sich im Ungleichgewicht befindet und daher nach dem Anlegen von Spannung stets in einen bestimmten Ausgangszustand zurückkehrt. Die Speicheranordnung wird dadurch individualisiert, daß eine der beiden Ableseleitungen jeder Zelle angeschlossen wird.
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In einer weiteren Ausführungsform der Erfindung ist jede bistabile Speicherzelle mit mehreren Emittern mit zwei Kollektor-Widerstands-Kreisen versehen, die Zwischenabgriffe haben. Die Kollektorstromquelle ist an einen der beiden Zwischenabgriffe angelegt, so daß der eine Kollektorwiderstand effektiv größer ist als der andere. Dadurch wird ein Ungleichgewicht hergestellt, das gewährleistet, daß die Speicherzelle beim Anlegen einer Spannung ihren vorgegebenen Zustand einnimmt.
Fig. 1 zeigt in einem Blockschema eine Halbleiterspeicheranordnung nach einer Ausführungsform der Erfindung,
Fig. 2 eine schematische Zeichnung einer Speicherzelle der in Fig. 1 verwendeten Anordnung,
Fig. 3 eine schematische Darstellung einer anderen Speicherzelle nach einer zweiten Ausführungsform der Erfindung,
Fig. 4 eine schematische Zeichnung einer anderen Speicherzelle nach einer dritten Ausführungsform der Erfindung.
Der in Fig. 1 gezeigte Halbleiterspeicher 10 nach einer Ausführungsform der Erfindung besitzt Speicherzellen 12A, 12B und ^ 12C. Zum Betrieb des Speichers 1O wird an die Speicherzellen über eine Worttreibleitung 14 je ein Worttreibsignal angelegt. Zum Ablesen der einzelnen Speicherzellen dienen die Bitableseleitungen 16A, 16B, 16C und 18A, 18B, 18C. Über die Voreingabeleitung 20 wird an die Speicherzellen eine Voreingabesignalspannung angelegt, die bewirkt, daß jede Speicherzelle entweder einen Zustand "Null" (über Leitungen 22A, 22B, 22C) oder einen Zustand "Eins" (über Leitungen 24A, 24B, 24C) einnimmt. Wenn es beispielsweise erwünscht ist, in die Speicherzellen 12A und 12B den Zustand "Null" und in die Speicherzelle 12C den Zustand "Eins" voreinzugeben, wird die Lücke in den Leitungen 22A, 22B und 240 überbrückt, so daß über diese Leitungen eine Verbindung hergestellt wird.
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In Pig. 1 sind zur Erläuterung nur drei Speicherzellen dargestellt. Man kann die Speicheranordnung 10 jedoch aus jeder beliebigen Anzahl von Speicherzellen aufbauen.
Zum Einschreiben legt man Impulse gleichzeitig an die Worttreibleitung 14 und die gewünschte Bit-Ableseleitung an. Zum Ablesen wird ein Impuls an die Worttreibleitung 14 angelegt und über die Ableseleitung abgelesen.
Der Aufbau jeder der Speicherzellen 12 der Halbleiterspeicheranordnung 10 ist in Pig. 2 schematisch dargestellt. Gemäß Fig. besteht die Speicherzelle aus zwei Transistoren T1 und T2 md besteht jeder Transistor vorzugsweise aus einem gemeinsamen Kollektor, einer gemeinsamen Basis und drei Emittern. Der gemeinsame Kollektor 32A des Transistors T1 ist mit der gemeinsamen Basis 34B des Transistors T2 und die gemeinsame Basis 34A des Transistors T1 mit dem gemeinsamen Kollektor 32B des Transistors T2 verbunden. Die Transistoren sind somit als bistabile Speicherzelle geschaltet. Der gemeinsame Kollektor 32A ist über einen Widerstand 36A mit der einen Seite eines Widerstandes 35 und der gemeinsame Kollektor 32B über einen Widerstand 36B mit derselben Seite des Widerstandes 35 verbunden. Die Stromquelle V ist über den Widerstand 35 mit der Speicherzelle verbunden. Die Worttreibleitung 14 ist mit den Emittern 3OA und 30B verbunden. Die Bitableseleitung 16 für die MNulltt-Seite der Speicherzelle ist mit dem Emitter 26A verbunden. Die Bitableseleitung 18 für die "Eins"-Seite der Speicherzelle ist mit dem Emitter 26B verbunden. Zum Ablesen wird ein Worttreibsignal angelegt, das so stark ist, daß die Spannung an den Emittern 30A und 30B höher ist als die Spannung, die in Abwesenheit eines Bitsignals an den Emittern 26A und 26B liegt. Pur einen Einschreibvorgang werden Bitsignale angelegt, die so stark sind, daß die an dem Emitter 26A oder 26B liegende Spannung etwa ebenso hooh ist wie die Spannung, die in Abwesenheit dee Worttreibsignals an den Emittern 30A und 30B liegt. Wenn die Speicherzelle nicht angesteuert let, d.h., kein Worttreib-
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signal an ihr liegt, hat die über die Worttreibleitung 14 angelegte Ruhespannung einen solchen Y/ert, daß an den Emittern 3OA und 3OB eine niedrigere Spannung liegt als an den Emittern 26A, 26B und 28A, 28B.
Die Voreingabeleitung 20 zum Voreingeben der gewünschten Daten wird mit der Speicherzelle über den Emitter 28A oder den Emitter 28B verbunden, je nachdem, ob in die Speicherzelle eine "Eins" oder eine "Null" voreingegeben werden soll. Die Spannung des Yoreingabesignals ist so niedrig, daß die an dem Emitter 28A oder 28B liegende Spannung niedriger ist als die Spannung, die an den Emittern 26A, 26B, 30A, 30B liegt. In Abwesenheit eines Voreingabesignals liegt an dem mit der Voreingabeleitung 20 verbundenen Emitter 28A oder 28B eine höhere Spannung als an den Emittern 26A, 26B, 30A, 30B. Das Voreingabesignal kann beispielsweise von dem Ausgang einer monostabilen Kippschaltung abgenommen werden, die beim Anlegen von Spannung an die Speicheranordnung gekippt wird.
In einem Ausführungsbeispiel einer Speicheranordnung mit drei Speicherzellen betrug die Betriebsspannung V = 4 V, und hatten der Widerstand 35 einen Wert von 1,6 Kiloohm und die Kollektorwiderstände 36A und 36B einen Wert von je 500 0hm. Die über die Worttreibleitung 14 an die Emitter 3OA und 3OB angelegte Spannung beträgt während eines Worttreibsignals 2,4 V und im Ruhezustand 1 V. Die über die leitungen 16 und 18 angelegten Einschreibsignale haben eine Spannung von je 2,4 V. Die Ruhespannung an den Emittern 26A und 26B beträgt 1,4 V. Das Voreingabesignal entspricht dem Erdpotential. Die Ruhespannung an dem mit der Voreingabeleitung 20 verbundenen Emitter 28A oder 28B beträgt 3,2 V. Wenn in der Speicheranordnung eine andere Anzahl von Speicherzellen verwendet wird, liegt die Spannung V an einer anderen Belastung und kann es zweckmäßig sein, diese Belastungsveränderung durch die Wahl eines Widerstandes 35 mit eine* anderen Wert zu kompensieren.
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Im Betrieb wird über die Leitung 20 je nach dem gewünschten Batenmuster ein Voreingabesignal an den Emitter 28A oder 28B angelegt. Wenn in die in Fig. 2 gezeigte Speicherzelle der Zustand "Eins" voreingegeben werden soll, d.h., daß der Emitter 26B leitet und ein Signal an der Bitableseleitung 18 erscheint, wird das Voreingabesignal über die Leitung 20 an den Emitter 28B angelegt und die Verbindung zwischen der Leitung 20 und dem Emitter 28A offengelassen. Nach dem Anlegen der Spannung an den Speicher erscheint das Voreingabesignal -an dem Emitter 28B, so daß ein Stromfluß über den Emitter 28B erzwungen wird. Infolge dieses Stromflusses über den Emitter 28B sinkt die Spannung an dem gemeinsamen Kollektor 32B des Transistors T2, so daß die Stromzufuhr zu der gemeinsamen Basis 34A des Transistors T1 derart sinkt, daß keiner der Emitter des Transistors T1 leitet. Da keiner der Emitter des Transistors T1 leitet, bleibt die Spannung an dem ihnen gemeinsamen Kollektor 32A so hoch, daß die Emitter des Transistors T2 über die ihnen gemeinsame Basis 34B ausgesteuert werden, so daß der Emitter 3OB über die Worttreibleitung 14 leitet, wenn das Voreingabesignal weggenommen ist. Infolge der fortgesetzten Leitung über den Emitter 30B des Transistors T2 wird die niedrige Spannung an dem gemeinsamen Kollektor 32B aufrechterhalten und die Speicherzelle in dem gewünschten Informationszustand gehalten. Durph das Anlegen der Spannung und des Voreingabesignals gelangt daher der Transistor T2 stets in einen leitenden Zustand und der Transistor T1 stets in den nichtleitenden Zustand, wie dies erwünscht ist. Zur Voreingabe des Zustandes "Null" in die Speicherzelle, d.h., daß der Transistor T2 gesperrt ist und der Transistor T1 leitet, verbindet man die Voreingabeleitung 20 mit dem Emitter 28A und bleibt die Verbindung zwischen der Leitung 20.und dem Emitter 28B offen.
Beim Auftreten des Worttreibsignals wird die Leitung über den Emitter 3OB unterbrochen, so daß der mit der Bitableseleitung 18 verbundene Emitter 26B leitet und der Zustand der Speicherzelle konstantbleibt. Beim Anlegen eines Ablesesignals wird dieser Stromfluß erfaßt.
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Zum Einschreiben einer "Null" in die Speicherzelle, so daß diese in den Zustand gelangt, welcher dem voreingegebenen Zustand entgegengesetzt ist, legt man über die Bitableseleitung 18 an den Emitter 26B ein Einschreibsignal an, so daß durch den Emitter 26B ein schwächerer und in die gemeinsame Basis 34A des Transistors T1 ein stärkerer Strom fließt. Infolge dieses Basisstroms leitet der Emitter 26A und fließt ein Strom durch die Bitableseleitung 16. Infolge des Stromflusses durch den Emitter ist die Spannung an der gemeinsamen Basis 34B so niedrig, daß der Transistor T2 vollständig gesperrt ist. Infolgedessen nimmt die Speicherzelle den entgegengesetzten Zustand ein, d.h., daß der Transistor T1 leitend bleibt und der Transistor T2 gesperrt bleibt, wenn nach dem Wegnehmen des Einschreibsignals die Spannung an dem Emitter 26B auf den Ruhewert zurückkehrt. Zum Einschreiben einer "Eins" in die Zelle legt man das Einschreibsignal über die Bitableseleitung 16 an den Emitter 26A an. Da der Emitter 26A bereits gesperrt ist, braucht das Einschreibsignal die Speicherzelle nicht umzuschalten, sondern bleibt sie in dem voreingegebenen Zustand "Eins".
Die Lücke in der Leitung,, die von dem Emitter 28A oder 28B zu der Leitung 20 führt, wird dadurch erzeugt, daß mit Hilfe einer geeigneten Maske für eine Unterbrechung in der Metallisierung oder dem Leitermuster gesorgt wird, oder daß mit dem nicht mit der Leitung 20 zu verbindenden Emitter kein elektrischer Kontakt hergestellt wird, d.h. das Emitterkontaktloch geschlossen bleibt. Die zuletztgenannte Maßnahme wird bevorzugt, weil sie eine grössere Vielseitigkeit in der Metallisierung ermöglicht.
Die in der Ausführungsform nach Fig. 3 gezeigte Speicherzelle besitzt zwei Transistoren T3 und T4 mit je einem gemeinsamen Kollektor, je einer gemeinsamen Basis und je zwei Emittern. Die Transistoren T3 und T4 sind so geschaltet, daß sie eine bistabile Speicherzelle bilden, und sind über die Emitter 4OC und 4OD mit einer Worttreibleitung 14 verbunden. Die Voreingabe erfolgt durch die Verwendung von mit dem Kollektor des Transistors T3 bzw. T4 verbundenen Widerständen 42 und 44 mit verschiedenen
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Werten, so daß gewährleistet iat, daß der gewünschte Transistor nach dem Anlegen einer Spannung den leitenden Zustand einnimmt und beibehält. Wenn beispielsweise der Widerstand 42 einen Wert von 500 Ohm und der Widerstand 44 einen Wert von 600 0hm hat, bewirkt das Anlegen von Spannung, daß der Transistor T4 einen leitenden Zustand einnimmt und beibehält und der Transistor T3 den gesperrten Zustand einnimmt. Dies ist darauf zurückzuführen, daß beim Anlegen von Spannung über den kleineren Widerstand 42 ein stärkerer Strom in die Basis des Transistors T4 fließt, so daß dieser leitfähig und der Transistor T3 gesperrt wird. In der letzten Phase der Herstellung werden die Bitableseleitungen 16 und 18 entsprechend dem für das Bit gewünschten Datenmuster mit dem gewünschten Emitter verbunden. Wenn beispielsweise ein Strom durch die Bitableseleitung 18 fließt, wenn sich die Speicherzelle im Zustand "Eins" befindet, und es erwünscht ist, in die Speicherzelle den Wert "Eins" voreinzugeben, wird die Bitableseleitung 18 mit dem Transistor T4 verbunden, der einen höheren Kollektorwiderstand hat, und wird die Bitableseleitung 16 mit dem Transistor T3 verbunden. Zum Einschreiben einer "Eins" werden gleichzeitig Impulse an die Leitungen 14 und 16 angelegt. Zum Einschreiben einer "Null" werden gleichzeitig Impulse an die leitungen 14 und 18 angelegt. Zum Ablesen wird ein Impuls an die leitung 14 angelegt und an der Leitung 16 oder 18 erfaßt. Zum Voreingeben einer "Eins" in die Zelle nach fig. 3 wird die Leitung zwischen dem Emitter 380" und der Leitung 18 und die Leitung zwisohen dem Emitter 38D und der Leitung 18 elektrisch geschlossen. Zur Voreingabe einer "Hull" werden die beiden anderen Leitungen geschlossen, die von den Emittern 380 und 38D zu den Leitungen 18 bzw. 16 führen.
Die in Fig. 4 gezeigte Ausführungsform ähnelt der in Fig. 3 gezeigten, bis auf die Tatsache, daß mit dem Kollektorwiderstand 5OA ein Abgriff 46 und mit dem Widerstand 5OB ein Abgriff 48 verbunden ist. Zur Voreingabe wird der Abgriff 46 oder 48 mit dem Widerstand 52 der Kollektorstromquelle verbunden, so daß der Kollektorwiderstand 5OA oder 5OB teilweise kurzgeschlossen
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und dadurch sein Widerstandswert herabgesetzt wird. Bei dieser Zelle erfolgen das Ablesen und Einschreiben ähnlich wie bei der Zelle naoh Pig. 3.
In den dargestellten Ausführungsbeispielen werden bipolare Halbleitereinrichtungen verwendet, doch kann man im Rahmen der Erfindung auch Feldeffekttransistoren verwenden. Das Schutzbegehren umfaßt daher sowohl Speicheranordnungen und Speicherzellen mit Feldeffekttransistoren als auch solche mit bipolaren Halbleitereinrichtungen.
Vorstehend wurden in der Zeichnung dargestellte Ausführungsbeispiele der Erfindung beschrieben, die jedoch vom Fachmann im Eahmen des Erfindungsgedankens abgeändert werden können.
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Claims (14)

  1. Pat entanspräche:
    (λ ) Halbleiterspeicheranordnung mit mehreren bistabilen Halbleiterspeicherzellen, gekennzeichnet durch eine Einrichtung zum Überführen der Zellen in einen Ausgangszustand, der eine nur ablesbare G-rundinformation darstellt und den die Zellen der Anordnung nach jeder erneuten Zuführung von elektrischer Energie zu der Halbleiterspeicheranordnung einnehmen, und eine Einsehreibeinrichtung zum Überführen der Zellen in einen anderen als den Ausgangszustand.
  2. 2. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung zum Überführen der Zellen in den Ausgangszustand eine Einrichtung zur Voreingabe des Zustandes "Eins" und "Null" in jede der Speicherzellen aufweist.
  3. 3. Halbleiterspeicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Yoreingabeeinrichtung eine Voreingabesignalleitung besitzt, die zur Bestimmung eines der Zustände "Eins" und "Null" mit einem ausgewählten Teil je einer Speicherzelle elektrisch verbunden ist.
  4. 4. Halbleiterspeicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Voreingabeeinrichtung zwei Bitleitungen aufweist, die zur Bestimmung eines der Zustände "Eins" und "Null" mit zugeordneten Teilen je einer Speicherzelle elektrisch verbunden sind.
  5. 5. Halbleiterspeicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Voreingabeeinrichtung eine Leitung aufweist, die zur Bestimmung eines der Zustände "Eins" und "Null" einen Stromquellenanechluß mit einem ausgewählten Teil je einer Speicherzelle elektrisch verbindet.
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  6. 6. Halbleiterspeicheranordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Einrichtung zum Ablesen von Informationen von den Informationen enthaltenden Speicherzellen des Speichers.
  7. 7. Halbleiterspeicheranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jede der Zellen überkreuz gekoppelte Halbleitereinrichtungen enthält.
  8. 8. Halbleiterspeicheranordnung nach Anspruch 7, dadurch gekennzeichnet, daß jede der Halbleitereinrichtungen eine zweipolige Einrichtung ist.
  9. 9. Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Zellen überkreuz gekoppelte Einrichtungen mit mehreren Emittern besitzt und eine Voreingabesignalleitung mit einer ausgewählten der überkreuz gekoppelten, mehrere Emitter besitzenden Einrichtungen je einer Speicherzelle elektrisch verbunden ist.
  10. 10. Halbleiterspeicheranordnung nach Anspruch 9, dadurch gekennzeichnet, daß jede der überkreuz gekoppelten Einrichtungen mit mehreren Emittern eine Einrichtung nach Art eines Transistors mit drei Emittern besitzt und die Voreingabesignalleitung mit einem Emitter der Einrichtung nach Art eines Transistors mit drei Emittern je einer Speicherzelle elektrisch verbunden ist.
  11. 11. Halbleiterspeicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß jede der Speicherzellen überkreuz gekoppelte Einrichtungen mit mehreren Emittern besitzt, eine der beiden Bitleitungen zur Bestimmung eines der Zustände "Eins" und "Null" mit einer der überkreuz gekoppelten Einrichtungen mit mehreren Emittern elektrisch verbunden ist und die andere der beiden Bitleitungen zur Bestimmung des anderen der Zustände "Eins" und "Null" mit der anderen der beiden überkreuz gekoppelten Einrichtungen mit mehreren Emittern elektrisch verbunden ist.
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  12. 12. Halbleiterspeicheranordnung nach Anspruch 11, dadurch gekennzeichnet, daß jede der überkreuz gekoppelten Halbleiteremittereinrichtungen eine Einrichtung nach Art eines Transistors mit zwei Emittern besitzt und die beiden Bitleitungen mit einem der Emitter je einer der überkreuz gekoppelten Einrichtungen elektrisch verbunden sind.
  13. 13· Halbleiterspeicheranordnung nach Anspruch 5, dadurch gekennzeichnet, daß jede der Zellen überkreuz gekoppelte Einrichtungen mit mehreren Emittern besitzt und die genannte Leitung zur Bestimmung eines der Zustände "Eins" und "Null" den Stromquellenanschluß mit einem Widerstand je einer Speicherzelle elektrisch verbindet.
  14. 14. Halbleiterspeicheranordnung nach Anspruch 13, dadurch gekennzeichnet, daß der Widerstand mit dem gemeinsamen Kollektor einer der überkreuz gekoppelten Einrichtungen mit mehreren Emittern elektrisch verbunden ist.
    15· Halbleiterspeicheranordnung nach Anspruch 14, dadurch gekennzeichnet, daß die von dem Stromquellenanschluß kommende Leitung mit einem Zwischenabgriff des Widerstandes elektrisch verbunden ist und jede der überkreuz gekoppelten Einrichtungen mit mehreren Emittern eine Einrichtung nach Art eines ^ Transistors mit zwei Emittern aufweist.
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