DE1959374B2 - Einspeicherungs- und Ausspeicherungsschaltungsanordnung für eine binäre Halbleiter-Speicherzelle - Google Patents

Einspeicherungs- und Ausspeicherungsschaltungsanordnung für eine binäre Halbleiter-Speicherzelle

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Description

Die Erfindung betrifft eine Einspeicherungs- und Ausspeicheningsschaltungsanordnung für eine binäre, als Flip-Flop aufgebaute Halbleiter-Speicherzelle, bei welcher komplementäre, mit einer ersten und einer zweiten Eingangsleitung versehene Bitireibcisiufen ausaangsseitig an ein Bitleitungspaar angeschlossen sind, die komplementäre Binärsignale beim Anliegen eines binären Datensignals liefern, wobei die Halbleiter-Speicherzelle vorzugsweise aus Metalloxjd-Siliciumhalbleitern (nachfolgend als MOS bezeichnet) aufgebaut und in monolithisch integrierter Bauweise herstellbar ist.
Bekannte Halbleiterspeicher in MOS-Technik umfassen häufig zumindest eine MOS-Speicherzelle, die zwei oder mehrere kreuzweise gekoppelte MOS-Transistoren in einer bistabilen Flip-Flop-Anordnung umfaßt (FR-PS 1 507 409). Die beiden kreuzweise gekoppelten MOS-Transistoren werden wechselweise feitend, wenn die Speicherzelle von dem einen in den anderen Binärzustand umgeschaltet wird. Die Speicherzelle ist wie weitere Speicherzellen an zwei Bitleitungen angeschlossen. Beim Schreibbetrieb sine! die Speicherzellen über Bittreiberstufen mit der Datenleitung verbunden.
Es ist auch bereits bekannt, für MOS-Fltp-Flop-Speicherzcllen aus die charakteristischen elektrischen Eigenschaften der MOS-Transistoren zu benutzen, um die Bitleitungen an die Dateneingangs- bzw. -ausgangsleitungen über hohe Impedanzen anzuschließen und dabei insbesondere den Ausgang der Speicherzelle über ein Lesegatter an die Datenausgangs- bzw. Dateneingangsleitung anzuschließen (»IBM Technical Disclosure«, Januar 1966, S. 1142 und 1143). Auf Grund der _n MOS-Transistoren eigenen charakteristischen h ipedanzwerte ist die Impedanz an den Anschlußklemmen der Speicherzellen verhältnismäßig hoch. Durch die gegebene Anschaltung des Lesegatters am Ausgang der Speicherzelle reicht dieses jedoch nicht aus, um den Ausgang der Speicherzelle ausreichend gegenüber externen Belastungskapazitä·"" und über solche eingestreute Geräusche zu entkoppeln.
Durch solche externe Belastungskapazitäten und die eingestreuten Geräusche kann ein unbeabsichtigtes Umschalten der Speicherzelle sowohl über dessen Eingangsseite als auch dessen Ausgangsseite bewirkt werden. Wegen dieser nicht ausreichenden Entkopplung kann daher das Umladen großer Belastungskapazitäten erforderlich sein.
Der Erfindung liegt die Aufgabe zugrunde, eine weitere Verbesserung der Entkopplung der Speicherzelle und der dieser zugeordneten Bittreiberstufen während des Einschreibens und des Auslesens von
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Informationen zu schaffen, um das unbeabsichtigte Umschalten der Speicherzelle auf Grund kapazitiver Belastung über die Dateneingangs- bzw. Datenausgangsleitung zu verhindern. Diese Aufgabe wird erflndungsgemäß dadurch gelöst, daß ein eingangsseitig mit einem Schreibbefehl beaufschlagbares Schreibgatter mit seinen beiden Ausgängen an je eine Eingangsleitung der Bittreiberstufe angeschlossen ist, daß eine Datenschalteinrichtung mit LJmkehrstufen eingangsseitig Tür den Empfang der zu speichernden Daten an eine Datenleitung angeschlossen und mit einem ersten und zweiten ausgangsseitigen Anschluß mit den entsprechenden Eingangsleitungen der Bittreiberstufe zur Einspeisung des Datensignals sowie des komplementären Datensignals verbunden ist, daß beim Anliegen des Schreibbefehls am Schreibgatter und eines Datensignals an der Datenleitung das Datensignal in die Speicherzelle einspeicherbar ist, daß ein an sich bekanntes Lesegatter mit einer ersten an die Speicherzelle angeschlossenen Leitung mit einer zweiten Leitung versehen ist. über welche ein Lesebefehl anlegbar ist, und daß das Lesegatter ausgangsseitig über eine Pufferstufe derart an die Latenleitung angeschlossen ist, daß beim Anliegen eines Lesebefehls der binäre Signalzustand der Speicherzelle zur Datenleitung übertragbar ist.
Eine nach den Merkmalen der Erfindung aufgebaute Einspeicherungs- und Ausspeicherungsschaltungsanordnung bietet den Vorteil, daß externe Belastungskapazitäten über die Dateneingangsleitung rieht auf das Speicherelement über die Bittreiberstufen einwirken können. Ferner wird auch eine bessere Entkopplung der Datenausgangsleitung im Lesebetrieb gewährleistet.
Gemäß einer Ausgestaltung der Erfindung besteht die Pufferstufe aus einem am Tor ansteuerbaren MOS-Transistor und weist eine hohe Eingangsimpedanz auf. Durch die Zwischenschaltung der Puffer-Stufe läßt sich eine weitere Entkopplung der Ausgangsseite der Speicherzelle beim Lesebetrieb erzielen, wobei gleichzeitig das ausgelesene Datensignal auf Grund der mit dem MOS-Transistor erzielbaren Verstärkerwirkung verstärkt wird.
Die Umkehrstufen der mit den Eingangsleitungen der Bittreiberstufe verbundenen Datenschalteinrichtung bestehen jeweils aus einem Umkehrelement. Die Umkehrelemente sind zur Erzeugung des komplementären Datensignals in Serie geschaltet.
In weiterer Ausgestaltung der Erfindung ist ferner vorgesehen, daß das Scnreibgatter ein erstes, zwischen den Eingang für den Schreibbefehl und die eine Eingangsleitung der Bittreiberstufe geschaltetes Omkehrelement sowie ein zweites zwischen den Eingang für den Schreibbefehl und die zweite Eingangsleitung der Bittreiberstufe geschaltetes Umkehrelement umfaßt, und daß das erste und zweite Umkehrelement gleichzeitig den Schreibbefehl an die Bittreiberstufe anlegt, »im diese während der Dauer des Anliegens des Schreibbcfehls in einen Bereitschaftszustand zum Einspeichern eines Datensignals zu schalten.
Zur Erzielung eines besser entkoppelnden Lesegatters ist nach einer besonderen Ausgestaltung der Erfindung vorgesehen, daß das Lesegatter zwei parallelgeschaltete MOS-Transistoren umfaßt, von denen der eine MOS-Transistor an der Eingangsleitung für den Lesebefehl liegt und der andere MOS-Transistor mit einer Bitleitung verbunden ist, und daß der gemeinsame Verbindungspunkt der parallelgeschalteten MOS-Transistoren der Ausgang des Lesegat ters ist.
Die Erfindung ist in der Zeichnung beispielsweisi dargestellt. Es zeigt
F i g. 1 ein Blockdiagramm einer Speicherschal tungsanordnung, bei dem gemäß der Erfindung ein> Lese-Schreib-Pufferschaltung Verwendung findet,
F i g. 2 ein Impulsdiagramm der binären Eingangs daten für die Schaltungsanordnung gemäß Fig. 1, so
ίο wie der von dieser gelieferten binären Ausgangsdaten F i g. 3 ein Blockdiagramm der Lese-Schreib-Puf ferschaltung gemäß der Erfindung,
F i g. 4 ein Schaltbild der Lese-Schreib-Pufferschal tung gemäß der Erfindung.
Das in F i g. 1 dargestellte Blockdiagramm umfaß eine Adressier-, Umkehr- und Dekodierschaltung K mit vier Bit-Adressenleitungen 12, 14, 16 und IS un< einer Vorbereitungsleitung20. Ii einem gemäß Fig.: aufgebauten System umfaßt die Adressier-, Umkehr
»o und Dekodierschaltung 10 sechzehn Metalloxydhalb !eiler (MOS) als Nor-Gatter 7\m Adressieren unc Dekodieren. Jedes Gatter ist derart geschaltet, dal es vier Bits in einem Speicherfeld 24 mit sechzehi Worten und vierundsechzig Bits ansteuert. Der Ein
»5 fachheit halber ist in Fig. 1 nur eine einzige Leitunj für die sechzehn ausgangsseitigen Wortauswahlleitun gen von diesen sechzehn Nor-Gattern dargestellt.
Das Speicherfeld 24 für sechzehn Worte und vier undsechzig Bits besitzt ausgangsseitig vier Bitleitungs paare 26-28. 30-32. 34-36 und 38-40. die mit der Eingängen von vier identischen Lese-Schreib-Puffer schaltungen 42, 44, 46 und 48 verbunden sind. Dit Lese- und Schreibdaten erscheinen an jeweils eine Ausgangsleitung 50, 52, 54 und 56, wie aus der nach folgenden Beschreibung im einzelnen hervorgeht.
Die aus einem Schreibbefehl, einem Lesebefehl unc einem Vorbereitungssignal bestehenden Daten sind ii F i g. 2 in einem Impulsdiagramm dargestellt. Für di( weitere Betrachtung wird als Voraussetzung ange
4" nommen, daß eine negative Spannung — V eini binäre 0 und die Spannung 0 oder Massepotentia eine binäre 1 darstellen.
Gemäß den F i g. 3 und 4 besteht das maßgebendi Speicherelement, das mit der Lese-Schreib-Puffer
♦5 schaltung 42 verbunden ist, aus einer Speicherzelli 25, die häufig auch als Ein-Bit-Speicher bezeichne wird, da sie nur zur Speicherung einer aus einem Bi bestehenden Information in der Lage ist. Im Be triebszustand befindet sich die Speicherzelle 25 ii einem von zwei fixierten Leitfähigkeitszuständen, si daß die Speicherzelle entweder eine binäre 1 ode eine binäre 0 speichert. In dem in Fig. 1 angedeute tcr. System sind vierundsechzig derartige Speicher zellen für ein Bit in vier Spalten zu sechzehn Bit pn Spalte ausgelichtet. Eine Lese-Schre:b-Puffer?chal iiing der zu beschreibenden Art wird von einer einzi gen Spalte aus sechzehn derartigen Speicherzellen ge speist, wobei jede dieser Zellen ein Bit eines aus vie Bit bestehenden Wortes repräsentiert, Diese nich dargestellten sechzehn Zellen sind an ein gemein sames Bitieitungspaar, z. B. die Leitungen 26 und 2) gemäß Fig. 1, angeschlossen, über welche die Lest Schreib-Puffers^.haltung in der nachfolgend beschrie benen Weise gespeist wird.
Gemäß den Fig. 3 und 4 sind die Bitleitungen 2< und 28 an jeweils entsprechend zugeordnete Ab Schlußeinrichtungen 92 und 94 angeschlossen. Ge maß F i g. 4 bestehen diese Abschlußeinrichtungei
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aus Oberflächen-Feldeffekttransistoren 95 und 99, die rung bewirken und zwischen der Spannungsversor allgemeiner auch unter dem Begriff »Metalloxyd- gung — V0n an der Klemme 150 und Massepotentia Halbleitervorrichtung« unter der Abkürzung MOS liegen. Eine Torvorspannung — V00 wirkt an den bekannt sind, fm folgenden werden derartige Halb- Torbereich 148 des oberen MOS 142, der als Las leitervorrichtungen bzw. die entsprechenden Tran- i für den unteren MOS 144 wirksam ist. Wenn Bitaus· sistoren mit der Abkürzung MOS bezeichnet. Der wahldaten A an dem Torbereich 146 des MOS 144 Aufbau eines MOS, bestehend aus einem Quellbe- wirksam sind, wird dieser leitend, so daß die Ausreich, einem Senkenbereich und einem Torbereich, wahlleitung 140 die dem Einschaltpotential des MOS sowie dessen Anwendung sind allgemein bekannt. 144 entsprechende Spannung Vm annimmt, welche Wenn für die Anwendung an den Torbereich ein ent- io nahe bei dem Massepotential liegt, sprechendes Einschaltpotential angelegt wird, so be- Weitere nicht dargestellte Umkehrstufen, die wie einflußt dieses die Leitfähigkeit in dem Kanal zwi- die Umkehrstufe aus den MOS 142 und 144 aufgesehen dem Quellbereich und dem Senkenbereich. Die baut sein können, sind mit den Torbereichen der in Fig. 4 dargestellten MOS besitzen einen Kanal MOS 126, 130, 134 und 138 als Adressier-Umkehrmit P-Leitung, dessen Majoritätsträger oder Defekt- »5 stufen verbunden. An diese Umkehrstufen müssen elektroden von dem Masseanschluß zur negativen Bitauswahldaten angelegt werden, um an jedem der Spannungsversorgung - VDD fließen. Beim Anlegen MOS 126, 130, 134 und 138 eine Spannung Van eines negativen Potentials mit entsprechender Ampli- wirksam werden zu lassen und letztere abzuschalten, tude an den Torbereich des MOS wird dieser leitend bevor die Wortleitung 90 negativ wird und damit die und führt einen entsprechenden Strom über die Ka- ao Speicherzelle 25 entweder zum Empfang von Daten nalstrecke. oder für die Abfragung vorbereitet.
Zwei aus MOS aufgebaute, im Gegentakt arbei- Die Speicherzelle 25 ist aus vier MOS 154, 156, tende Bit-Treiber 97 und 98 bilden eine Bittreiber- 158 und 160 aufgebaut, die für ein bistabiles Umstufe 96. Sie sind über Leitungen 102 und 104 mit schaltverhalten kreuzweise miteinander gekoppelt Umkehrstufen 112 und 114 verbunden. Das Daten- »5 sind. Die an der Klemme 161 anliegende Versoreingangssignal auf der Datenleitung 116 wird der gungsspannung -VnD liegt an dem Senkenbereich Eingangsseite der Umkehrstufe 114 zugeführt und der MOS 158 und 160, die mit einer an der Klemme nach der Umkehr in der Stufe 114 von dem aus- 159 wirksamen Vorspannung — V00 im Torbereich gangsseitigen Anschluß 204 über die Leitung 102 derart angesteuert werden, daß die beiden MOS 158 zum Treiber 97 übertragen. Das am Anschluß 204 30 und 160 als Belastungsimpedanz für die beiden MOS anliegende Signal wird ferner der Umkehrstufe 112 154 und 156 wirksam sind. Die Ausgangsschaltung zugeführt und erscheint an deren ausgangsseitigem der Speicherzelle wird von zwei MOS 162 und 164 Anschluß 214 als erneut umgekehrtes Datensignal, gebildet, die die Speicherzelle 25 mit dem Bitleitungsdas über die Leitung 104 an den Treiber 98 übertra- paar 26-28 verbinden. Die Wortleitung 90 liegt an gen wird. Die mit der Dateneingangs- und Datenaus- 35 den Torbereichen 166 und 168 der für die Ausgangsgangsleitung 116 verbundenen Umkehrstufen 112 und schaltung vorgesehenen MOS 162 und 164. Wenn 114 werden als DatenschaIteinrichtung201 bezeichnet. alle MOS 126, 130,134,138 und 139 der Adressier-, Der Schreibbefehl auf der Leitung 110 wird an die Umkehr- und Dekodierschaltung 10 abgeschaltet sind. Eingangsseite des als Umkehrstufe arbeitenden befindet sich die Wortleitung 90 auf einem negativen Schreibgatters 108 angelegt, von welcher der eine 4» Potential und schaltet einen der MOS 162 oder 164 Ausgang an der Leitung 102 und der andere Aus- je nach der binären Schaltlage der Speicherzelle 25 gang an der Leitung 104 liegt. Um binäre Daten in in den leitenden Zustand.
die Speicherzeile 25 einzuschreiben, müssen diese an Die Bittreiberstufe 96 der Lese-Schreib-Puffer-
der Datenleitung 116 anliegen, während gleichzeitig schaltung 42 umfaßt die beiden kreuzweise mitein-
ein Schreibbefehl am Eingang des Schreibgatters 108 45 ander verbundenen Gegentakt-Treiber 97 und 98.
wirksam ist. Diese Treiber liegen zwischen einer als Senke wirk-
Ein Lesegatter 118 ist über die Leitung 103 mit samen Versorgungsspannung —VDD und Masse-
der einen Bitleitung 28 verbunden, wogegen die Aus- potential. Der Treiber 97 umfaßt die MOS Γ 70 und
gangsseite des Lesegatters 118 über die Leitung 105 174, während der Treiber 98 die MOS 178 und 182
an einer ausgangsseitigen Pufferstufe 122 liegt. Der 50 enthält.
Ausgang dieser Pufferstufe 122 ist über die Leitung Die Abschlußeinrichtungen 92 und 94 für das Bit-
107 an die Datenleitung 116 angeschlossen. Durch leitungspaar 26-28 enthalten entweder Belastungs-
das Anlegen eines Lesebefehls an die Klemme 120 widerstände oder, wie in der Zeichnung dargestellt,
wird die Speicherzelle 25 abgefragt. MOS 95 und 99. Diese Abschlußeinrichtungen ver-
Gemäß F i g. 4 umfaßt die Adressier-, Umkehr- 55 binden die Gegentakt-Treiber 97 und 98 mit einem
und Dekodierschaltung 10 fünf parallelgeschaltete fixierten Vorspannungspotential —VDD. Die aus-
MOS 126, 130, 134, 138 und 139, die alle zwischen gangsseitigen Anschlüsse der Gegentakt-Treiber 97
äer Wortleitung 90 und einem Bezugspotential bzw. und 98 sind direkt mit den entsprechenden Bitleitun-
Vlasse liegen. Das Potential an den Dateneingangslei- gen 26 bzw. 28 verbunden.
ungen 128, 132, 136 und 140 sowie an der Vorbe- 60 Die Dateneingangs- und Datenausgangsleitung 116
eitungsleitung 20 muß ungefähr das Massepotential liegt am Torbereich 202 des MOS 200 in der ersten
innehmen, bevor die Spannung auf der Wortleitung Umkehrstufe 114. Die Senkenspannung des MOS
>0 einen negativen Wert von — V erreicht und da- 200 tritt am Anschluß 204 auf, der direkt mit dem
lurch die Speicherzelle 25 leitend macht Wenn Gatterbereich 213 des MOS 212 in der zweiten Um-
»inäre Daten in die Speicherzelle 25 eingeschrieben 65 kehrstufe 112 verbunden ist. Die MOS 200 und 212
ider wenn die Speicherzelle abgefragt werden soll, in der ersten und zweiten Umkehrstufe sind jeweils
ήτά dies durch die Verwendung in Serie geschalteter über einen MOS 194 bzw. 206 mit der an den Klem-
*OS 142 und 144 mögUch, die eine Signalumkeh- men 198 und 210 wirksamen Spannung — Vr^ ver-
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bunden, wobei die MOS 194 und 206 als Last wirksam sind. Die Torbereiche 196 und 208 der MOS 194 und 206 sind jeweils mit ihrem eigenen Senkenbereich verbunden, so daß sie als strombegrenzende Last für die MOS 200 bzw. 212 wirksam sind. Das an den Tcrbereich 202 des MOS 200 angelegte Dateneingangssignal wird somit umgekehrt und über die Leitung 102 dem Gegentakt-Treiber 98 zugeführt. Das am Anschluß 204 wirksame Ausgangsvignal wird in dem MOS 212 erneut umgekehrt und über die Leitung 104 an den Gegentakt-Treiber 97 angelegt.
Die ausgangsseitige Pufferstufe 122 umfaßt den MOS 216, dessen Torbereich 218 mit der Leitung 105 vom Lesegatter 118 verbunden ist. Der Senkenbereich des MOS 216 ist an die Leitung 107 angeschlossen, die mit der Dateneingangs- und Datenausgangsleitung 116 in Verbindung steht.
Das Schreibgatter 108 umfaßt MOS 186 und 190, deren Torbereiche 188 und 192 gemeinsam mit der Klemme 110 verbunden sind, über welche der Schreibbefehl zugeführt wird. Die Senkenbereiche und damit die Ausgangsseite der MOS 186 und 190 liegen über die Leitung 104 bzw. 102 an den Gegentakt-Treibern 97 und 98. Das Schreibgatter 108 wird nachfolgend im Zusammenhang mit der Wirkungsweise der Lese- und Schreibschaltung näher erläutert.
Das Lesegatter 118 umfaßt icwei parallelgeschaltete MOS 220 und 224, die zwischen der ausgangsseitigen Leitung 105 und dem Bezugspotential bzw. Masse liegen. Der Torbereich 222 des MOS 220 ist mit der Bitleitung 28 verbunden und spricht auf das an dieser Leitung anliegende Potential an, um die ausgangsseitige Spannung auf der Leitung 105 entsprechend zu steuern. Ein als Last wirkender MOS 228 liegt zwischen dem Senkenbereich des MOS 220 und der Versorgungsspannung - F00, die an der Klemme 232 wirksam ist. Der Torbereich 226 des MOS 224 ist mit der Klemme 120 verbunden, über welche ein Lesebefehl 72 bzw. 74 gemäß F i g. 2 angelegt wird, wenn die Speicherzelle 25 abgefragt werden soll.
Für die Betrachtungsweise der Funktion der Lese-Schreib-Pufferschaltung wird angenommen, daß eine binäre 1 in die Speicherzelle 25 eingeschrieben werden soll, und daß die Speicherzelle 25 eine binäre 1 speichert, wenn der MOS 156 leitend und der MOS 154 nicht leitend ist. Ferner soll in der Speicherzelle 25 eine binäre 0 gespeichert sein, wenn der MOS 156 nicht leitend und der MOS 154 leitend ist. Es wird ferner angenommen, daß alle MOS 126, 130, 134, 138 und 139 in den nichtleitenden Zustand ausgesteuert sind, und daß sich die Wortleitung 90 auf einem negativen Potential befindet. Wenn sich die Wortleitung 90 auf dem negativen Potential — F00 befindet, sind bei MOS 162 und 164 leitend. Deshalb soll die Vorbereitungsspannung 76 gemäß Fig. 2 niemals dem Datensignal, dem Schreibbefehl oder dem Lesebefehl folgen. Für diesen Fall würden nämlich die Bitleitungspaare 26 bis 28 mit der Speicherzelle 25 während der Zeit fälschlich verbunden sein, innerhalb der die Speicherzelle abgeschaltet oder gesperrt sein soll.
Um in die Speicherzelle 25 eine binäre 1 unabhängig von dem zuvor herrschenden binären Zustand einzuschreiben, muß durch ein Differenzsignal an den Ausgängen der Gegentakt-Treiber 97 und 98 die Bitleitung 28 auf etwa Massepotential und die Bitleitung 26 auf ein negatives Potential gebrach werden. Ferner ist zum Einschreiben einer binären '. in die Speicherzelle 25 erforderlich, daß gleichzeitij ein Datensignal 60 für das Schreiben der binären 1 ein Schreibbefehl 66 und ein Vorbereitungssignal 7f an die Adressier-, Umkehr- und Dekodierschaltunj 10 angelegt wird. Für die weitere Beschreibung wire zunächst das Datensignal 60 zum Schreiben einer bi nären 1 und dessen Wirkung auf die Lese-Schreib·
ίο Pufferschaltung 42 betrachtet. Anschließend wird die Wirkungsweise des Schreibbefehls 66 betrachtet, wobei angenommen wird, daß das Vorbereitungssigna] 78 anliegt und sich die Wortleitung 90 auf einem negativen Potential befindet.
iS Wenn das Datensignal 60 für das Schreiben einer binären 1 an den Torbereich 202 des MOS 200 angelegt wird, schaltet der MOS 200 ab, so daß sich am Anschluß 204 ein negatives Potential ausbildet, das den MOS 212 einschaltet. Auf diese Weise l ι scheine nen am Anschluß 204 und 214 der beiden Umkehrstufen 114 und 112 komplementäre Signale, von denen das eine negativ und das andere positiv verläuft. Das negativ verlaufende Signal am Anschluß 204 wird über die Leitung 102 an die Torbereiche
as 172 und 184 der MOS 170 und 182 angelegt. Dieses negative Signal steuert die beiden MOS 170 und 182 in den leitenden Zustand, wodurch die Bitleitung 28 in etwa auf Massepotential und die Bitleitung 26 in etwa auf das Potential der Senkenspannung — F00
3" des MOS 170 gebracht wird. Damit sind die vorausgehend beschriebenen Bedingungen für die Bitleitungspaare 26 bis 28 gegeben, um in die Speicherzelle 25 eine binäre 1 einzuspeichern.
Wenn der MOS 212 leitend ist, werden die MOS 178 und 174 der Gegentakt-Treiber 98 und 97 in den nichtleitenden Zustand vorgespannt, so daß die MOS 182 und 170 einerseits und die MOS 178 und 174 andererseits wechselweise leitend sind.
Da das positiv verlaufende Signal des Schreibbefehls 66 zu diesem Augenblick an dem Torbereich 188 und 192 der beiden MOS 186 und 190 des Schreibgatters 108 anliegt, werden diese MOS abgeschaltet und haben keinen Einfluß auf das auf den Leitungen 104 und 102 wirksame Potential. Zu allen anderen Zeiten, wenn das an den Torbereichen 188 und 192 wirksame Signal einen negativen Spannungswert — V aufweist, befinden sich die beiden MOS 186 und 190 des Schreibgatters 108 im leitenden Zustand. Damit werden alle Torbereiche 172, 176, 180 und 184 der MOS 170, 174, 178 und 182 auf etwa Massepotential vorgespannt, so daß alle diese MOS in der Bittreiberstufe 96 abgeschaltet sind. Wenn somit kein Schreibbefehl an der Klemme 110 wirksam ist, leiten die MOS 188 und 192 des Schreibgatters 108 und verhindern, daß das Bitleitungspaar 26-28 von der Bittreiberstufe 96 beeinflußt wird.
Wenn in die Speicherzelle 25 eine binäre 0 eingeschrieben werden soll, dann wird ein positiv verlaufendes Signal 68 als Schreibbefehl an die Klemme 110 des Schreibgatters 108 angelegt, wogegen die Datenleitung 116 auf einer negativen Spannung festgehalten wird. Unter diesen Bedingungen leitet der MOS 200, während der MOS 212 nicht leitend ist. Das Potential an den Anschlüssen 204 und 214 der Umkehrstufen 114 und 112 steuert daher den MOS 174 in den leitenden und den MOS 182 in den nichtleitenden Zustand, wodurch die zuvor beschriebenen Potentialverhältnisse auf dem Bitleitungspaar 26-28
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umgekehrt werden. Damit wird die Bitleitung 28 über den MOS 178 an die negative Senkenspannung — VI)U angelegt. Das nunmehr auf den Bitleitungen 26 und 28 herrschende Potential veranlaßt eine Änderung des Leitfähigkeitszustandes der Speicherzelle 25 und schaltet den MOS 156 ab, wogegen der MOS 154 eingeschaltet wird, wenn zuvor in der Speicherzelle 25 eine binäre 1 gespeichert war. Der MOS 154 wird durch da« negativ verlaufende Potential, das über den MOS 164 an den Torbereich des MOS 154 angelegt wird, eingeschaltet.
Wenn der binäre Schaltzustand der Speicherzelle 25 abgetastet, d. h. deren Speicherinhalt abgefragt werden soll, ist es erforderlich, daß gleichzeitig das Signal 72 für den Lesebefehl und das Vorbercitungssignal 80 (F i g. 2) angelegt werden. Für die weitere Betrachtung wird angenommen, daß in der Speicherzelle 25 eine binäre 1 gespeichert ist, und daß auf der Datenleitung 116 eine entsprechende Anzeige als Datenausgangssignal erscheinen soll.
Für den Fall, daß eine binäre 1 in der Speicherzelle 25 gespeichert ist, befindet sich einerseits die Bitleitung 28 etwa auf Massepotential und der MOS 220 des Lesegatters 118 im nichtleitenden Zustand. Bevor das den Lesebefehl darstellende Signal 72 an den Torbereich 226 des MOS 224 angelegt wird, befindet sich dieser auf Grund einer am Torbereich wirkenden negativen Spannung im leitenden Zustand. Der Torbereich 218 des MOS 216 der Pufferstufe 122 liegt daher ebenfalls auf ungefähr Massepotential, so daß dieser nicht leitend ist. Wenn jedoch das dem Lesebefehl entsprechende Signal 72 an den Torbereich 226 des MOS 224 angelegt wird, schaltet dieser ab, so daß sich die Spannung am Torbereich 218 des MOS 216 gegen die negative Versorgungsspannung — VP0 verschiebt, die an dem als Last wirksame MOS 228 anliegt. Damit wird der MOS 216 leitend und hebt die Datenleitung 116 auf Massepotential an, d. h. erzeugt den in F i g. 2 dargestellten Impuls 62, der eine ausgelesene binäre 1 auf der Datenausgangsleitung kennzeichnet.
Wenn sich die Speicherzelle 25 im Zustand einer binären 0 befindet und somit an der Bitleitung 26 etwa Massepotential und an der Bitleitung etwa die Spannung — V liegt, dann wird der MOS 220 in den leitenden Zustand geschaltet, während der Befehlsimpuls 74 zum Lesen einer binären 0 an den MOS 224 angelegt wird. Unter diesen Bedingungen bleibt der MOS 216 in der Pufferstufe 122 im abgeschalteten Zustand, so daß das Niveau der Spannung — V auf der Datenleitung 116 unverändert bleibt. Die vorausstehend beschriebene, eine Ausführungsform der Erfindung darstellende Schaltung kann auch die Veränderung erfahren, daß die als Last wirksamen
ίο MOS, wie die MOS 194 und 206, durch Widerstände ersetzt werden.
Zusammenfassend ist hervorzuheben, daß die vorliegende Erfindung auf ein aus Metalloxydhalbleitern (MOS) aufgebautes Speichersystem gerichtet ist, das
is Gegentakt-Treiber umfaßt, die jeweils zwischen Bitleitungspaare und zwischen eine Dateneingangsbzw. Datenausgangsleitung geschaltet sind. Diese Bitleitungspaare sind mit einer Speicherzelle verbunden, die als bistabiler Flip-Flop aus MOS aufgebaut ist.
ao Die Gegentakt-Treiber sind ferner über Lese- und Schreibgatter ansteuerbar, so daß die Gegentakt-Treiber auf entsprechende Befehlssignale ansprechen und den Leitfähigkeitszustand der Speicherzelle steuern. Das Einspeisen einer binären Größe in die
as Speicherzelle wird durch das Anlegen eines Dateneingangssignals über die Umkehrstufen an die Gegentakt-Treiber während des gleichzeitigen Anlegens des Schreibbefehls an das Schreibgatter bewirkt. Das Schreibgatter ist zwischen die eine Eingangsleitung der Bittreiberstufe und die Dateneingangs- sowie Datenausgangsleitung geschaltet. Eine binäre Anzeige des Leitfähigkeitszustands der Speicherzelle erscheint an der Dateneingangs- bzw. Datenausgangsleitung, wenn die Speicherzelle durch das Anlegen eines Lesebefehls an das Lesegatter abgefragt wird, Sowohl das Lesegatter als auch die Gegentakt-Treiber entkoppeln die Bitleitungen und die Speicherzelle von der Dateneingangs- bzw. Datenausgangsleitung. Daher können sowohl von außen wirksame und an der Dateneingangs- bzw. Datenausgangsleitung in Erscheinung tretende große kapazitive Belastungen oder ein einwirkendes Störgeräusch nich auf den Bitleitungen wirksam werden, da diese nui über hohe Impedanzen mit der Dateneingangs- bzw Datenausgangsleitung in Verbindung stehen.
Hierzu 2 Blatt Zeichnungen
■0%

Claims (1)

  1. Patentansprüche:
    I
    374
    1. Einspeicherungs- und Ausspeicherungsschaltungsanordnung für eine binäre, als Flip- S Flop aufgebaute Halbleiter-Speicherzelle, bei welcher komplementäre, mit einer ersten und einer zweiten Eingangsleitung versehene Bittreiberstufen ausgangsseitig an ein Bit'.eitungspaar angeschlossen sind, die komplementäre Binärsignale beim Anliegen eines binären Datensignals liefern, dadurch gekennzeichnet, daß ein eingangsseitig mit einem Schreibbefehl beaufschlagbares Schreibgatter (108) mit seinen beiden Ausgängen an je eine Eingangsleitung (102, 104) der Bittreiberstufe (96) angeschlossen ist, daß eine Datenschalteinrichtung (201) mit Umkehrstufen (114, 112) eingangsseitig für den Empfang der zu speichernden Daten an eine Datenleitung (116) angeschienen und mit einem ersten und so zweiten ausgangs:->eitigcn Anschluß (204, 214) mit den entsprechenden Eingangsleitungen (102, 104) der Biitreiberstufe (96) zur Einspeisung des Datensignals sowie des komplementären Datensignals verbunden ist, daß beim Anliegen des as Schreibbefehls am Schreibgatter und eines Datensignals an der Datenleitung das Datensignal in die Speicherzelle (2S) einspeicherbar ist. daß ein an sich bekanntes Lesegatter (118) mit einer ersten an die Speicherzelle (2S) angeschlossenen Leitung (103) mit einer zweiten Leitung (121) •.jnehcn ibt, über welche ein Lesebefehl anlegbar ist, und daß das Lesegatter ausgar.gsseitig über eine Pufferstufe (122) derart an d ; Datenleitung (116) angeschlossen ist, daß beim Anliegen eines Lesebefehls der binäre Signalzustand der Speicherzelle (25) zur Datenleitung (116) übertragbar ist.
    2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Pufferstufe (122) aus einem am Tor (218) ansteuerbaren MOS-Transistor (216) besteht und eine hohe Eingangsimpedanz aufweist.
    3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Umkehrstufen (112, 114) jeweils aus einem Umkehrelement (200 bzw. 212) bestehen und zur Erzeugung des komplementären Datensignals in Serie geschaltet sind.
    4. Schaltungsanordnung nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Schreibgatter (108) ein erstes, zwischen den Eingang (HO) für den Schreibbefehl und die eine Eingangsleitung (102) der Bittreiberstufe (96) geschaltetes Umkehrelement (190) sowie ein zweites zwischen den Eingang (110) für den Schreibbcfehl und die zweite Eingangsleitung (104) der Bittreiberstufe (96) geschaltetes Umkehrelement (186) umfaßt, und daß das erste und zweite Umkehrelement gleichzeitig den Schreibbefehl an die Bittreibcrstufe (96) anlegt, um diese während der Dauer des Anliegens des Schreibbefehls in einen Bercitschaftszustand zum Einspeichern eines Datensignals zu schalten.
    5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Lesegatter (118) zwei parallelgeschaltete MOS-Transistoren (220,
    224) umfaßt, von denen der eine MOS-Transistor (224) an der Eingangsleitung (121) für den Lesßbefehl liegt und der andere MOS-Transistor (220) mit einer Bitleitung (28) verbunden ist, und daß der gemeinsame Verbindungspunkt der parallelgeschalteten MOS-Transistoren der Ausgang des Lesegatters ist.
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E77 Valid patent as to the heymanns-index 1977