DE1959374A1 - Einspeicherungs- und Ausspeicherungssystem fuer eine binaere Halbleiter-Speicherzelle - Google Patents

Einspeicherungs- und Ausspeicherungssystem fuer eine binaere Halbleiter-Speicherzelle

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Description

DlPL-ING. LEO FLEUCKAUS
8 MÖNCHEN 71, 26. NOV. 1969 Melchiorstraße 42
Mein Zeicherr: M64P-301
Motorola, Inc. 9401 West Grand Avenue Franklin Park, Illinois V.St.A.
Einspeicherungs- und Ausspeicherungssystem für eine "binäre Halbleiter-Speicherzelle
Die Erfindung "betrifft ein Einspeicherungs- und Ausspeicherungssystem für eine binäre Halbleiter-Speicherzelle, das vorzugsweise aus Metalloxydhalbleitern (nachfolgend als MOS bezeichnet) raufgebaut und in monolithisch integrierter Weise herstellbar ist.
Bekannte Halbleiterspeicher aus MOS umfassen häufig zumindest eine KOiJ-opeicherzelle, die zwei oder mehrere kreuzweise gekoppelte MO;j in einer bistabilen Flip-Plop-Anordnung umfasst. Mi b den kreuzweiße gekoppelten MOS sind in der Hegel zur Belfj.ofcun»- we j tore MOS verbunden. Die beiden kreuzweise gekoppelten hu,j werdon wechselweise leitend, wenn die Speicherzelle von dem ei. neu \n dna anderen Binär ζ us band umgeschaltet wird. um) dovii't aufgebauten üpoichorzollen ist es, üblich, die
Pn/wi r-, · ■ -.'..,■:>. ~~.ψ.> BADORfejNAW kreuzweise
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kreuzweise gekoppelten MOS über weitere MOS an zwei Bitleitungen anzuschliessen.
Ein derartiges, aus MOS aufgebautes Speichersystem besitzt den Nachteil, dass die Bitleitungen direkt mit der externen Halbleiteranordnung verbunden sind, in welcher das Speichersystem hergestellt ist. Daher stehen die Bitleitungen derartiger MOS-Speichersysteme direkt mit grossen externen Belastungskapazitäten in Verbindung und nehmen ferner das über die umliegende Schaltung eingestreute Geräusch auf. Dieses direkte Anschliessen der Bitleitungen an externe Lasten kann ™ somit ein unbeabsichtigtes Umschalten der Speicherzelle bewirken und erfordert häufig das Umladen grosser Belastungskapazitäten während des Abfragens der Speicherzelle.
Der Erfindung liegt die Aufgabe zugrunde, ein verbessertes Speichersystem mit MOS zu schaffen, das als monolithische integrierte Schaltung hergestellt werden kann, und welches gegen das Eindringen von Geräusch aus der externen Schaltung entkoppelt ist. ^erner soll die Speicherzelle auch ^egen kapazitive Belastungen durch die zugeordnete externe Schaltung entkoppelt sein.
b Diese Aufgabe der Erfindung wird dadurch gelöst, dass komplementäre, mit einer ersten und einer zweiten Eingangsleitung versehene Schalteinrichtungen ausgangsseitig an ein Bitleitungspaar angeschlossen sind, die komplementäre Binärsignale beim Anliegen eines binären Datensignals liefern, dass ein eingangsseitig mit einem Schreibbefehl beaufschlagbares Schreibgatter mit seinen beiden Ausgängen an je eine Leitung des Bitleitungspaares angeschlossen ist, dass eine Datenschalteinrichtung mit hintereinandergeschalteten Umkehrstufen eingangsseitig für den Empfang der zu speichernden Daten an eine Datenleitung angeschlossen und mit einem ersten und zweiten ausgangsseitigen Anschluss mit den entsprechenden
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Leitungen des Bitleitungspaares zur Einspeisung des Datensignals sowie des komplementären Datensignals verbunden -ist, und dass beim Anliegen des Schreibbefehls am Schreibgatter und eines Datensignals an der Datenleitung das Datensignal in die Speicherzelle einspeicherbar ist.
Bei einem nach den Merkmalen der Erfindung aufgebauten Speichersystem wird durch die kreuzweise Kopplung der zwischen zwei Bitleitungen liegenden Gegentakt-Treiberstufen der komplementären Schalteinrichtungen eine Entkopplung- der an die Speicherzelle angeschlossenen Bitleitungen von der externen Schaltung erreicht.
Nach einem weiteren Merkmal der Erfindung ist zwischen einer Bitleitung und der für die Daten als Eingangs- und Ausgangsleitung dienenden Datenleitung zur Entkopplung ein Lesegatter in Serie zu einer Pufferstufe geschaltet.
Die Bitleitungen sind gemäss der Erfindung mit Abschlussimpedanzen belastet, die aus Widerständen oder MOS Gestehen können.
Ferner ist ein aus MOS aufgebautes Schreibgatter vorgesehen, in welches eingangsseitig ein Schreibbefehl einspeisbar ist, und das zwei Ausgangsanschlüsse aufweist, die mit entsprechenden ersten und zweiten Eingangsahschlüssen der Gegentakt-Treiberstufen verbunden sind. Über dieses Schreibgatter wird in Abhängigkeit vom Schreibbefehl ein bestimmter binärer Zustand aufgebaut, in wßlchem ein Datensignal in die Speicherzelle einspeicherbar ist.
Nach einem weiteren Merkmal der Erfindung sind mit den Gegentakt-Treiberstufen eingangsseitig Umkehrstufen verbunden, die. dafür sorgen, dass beim Anliegen eines Datensignals an den Treiberstufen dieses Datensignal in komplementärer Phasenlage
- 3 - anliegt.
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anliegt. Wenn ein Schreibbefehl über das Schreibgatter an den Gegentakt-Treiberstufen anliegt, werden diese derart beeinflusst, dass ein gleichzeitig anliegendes Datensignal den Leitfähigkeit s zustand der Gegentakt-Treiberstufen einstellt.
Nach einem weiteren Merkmal der Erfindung ist eiiie Vielzahl von Nor-Gattern vorgesehen, die mit einer zur Speicherzelle führenden Wortleitung verbunden sind. Diese Nor-Gatter steuern das Potential auf der Wortleitung und machen somit die Speicherzelle für das Einspeichern oder Abfragen bereit.
Gemäss der Erfindung umfasst das Lesegatter zwei parallel geschaltete MOS, wovon der eine an der Eingangsleitung für den Lesebefehl und der andere mit einer Bitleitung verbunden ist. Das Lesegatter ist ferner über eine einen MOS umfassende Pufferschaltung mit der Datenleitung -derart verbunden, dass ein bestimmtes Potential auf der einen Bitleitung herrschen muss, bevor der Lesebefehl über das Lesegatter die Pufferstufe leitend machen kann. Wenn die Pufferstufe leitend ist, wird die als Eingangs- und Ausgangsleitung benutzte Datenleitung auf die am Ausgang der Pufferstufe wirksame Spannung Yo„ gebracht,
SLIl
wodurch angezeigt wird, dass eine binare 1 in der Speicherzelle gespeichert ist.
Die Erfindung ist in der Zeichnung beispielsweise -dargestellt. Es zeigen:
Fig. 1 ein Blockdiagramm eines Speichersystems, bei dem eine Lese-Schreib-Pufferschaltung gemäss der Erfindung Verwendung findet;
Fig. 2 ein Impuls diagramm der binären Eingangsdaten für das System gemäss Fig. 1 sowie der von diesem System gelieferten binären Ausgangsdaten;
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Fig. 3 ein Blockdiagramm der Lese-Schreib-Pufferschaltung gemäss der Erfindung;
Fig. 4 ein Schaltbild der Lese-Schreib-Pufferschaltung gemäss der Erfindung.
Das in Fig. 1 dargestellte Blockdiagramm umfasst eine Adressier-, Umkehr- und Dekodierschaltung 10 mit vier Bit-Adressenleitungen 12, IA-, 16 und 18 und einer Vorbereitungsleitung In einem gemäss Fig. 1 aufgebauten System umfasst die Adressier-, Umkehr- und Dekodierschaltung 10 sechzehn Metalloxydhalbleiter (MOS) als Nor-Gatter zum Adressieren und Dekodieren. Jedes Gatter ist derart geschaltet, dass es vier Bits in einem Speicherfeld 24 mit sechzehn Worten und vierundsechzig Bits ansteuert. Der Einfachheit halber ist in Fig. 1 nur eine einzige Leitung für die sechzehn ausgangsseitigen Wortauswahlleitungen von diesen sechzehn Nor-Gattern dargestellt.
Das Speicherfeld 24 für sechzehn Worte und vierundsechzig Bits besitzt ausgangsseitig vier Bitleitungspaare 26-28, 30-32, 34-36 und 38-40, die mit den Eingängen von vier identischen Lese-Schreib-Pufferschaltungen 42, 44, 46 und 48 verbunden sind. Die Lese- und Schreibdaten erscheinen an jeweils einer Ausgangsleitung 50, 52, 54 und 56, wie aus der nachfolgenden Beschreibung im einzelnen hervorgeht.
Die aus einem Schreibbefehl, einem Lesebefehl und einem Vorbereitungssignal bestehenden Daten sind in Fig. 2 in' einem Iittpulβdiagramm dargestellt. Für die weitere Betrachtung wird alκ Voraussetzung angenommen, dass eine negative Spannung -V eine binäi'e 0 und die Spannung 0 oder Massepotential eine binäre 1 darstellen.
ij u'Hi K';;> '> und 4 beisteht daß massgobende Speichere lern» ;;it,, dur, mit; dor*. Ι,οηο-ϊJchroib-Pufferachalbung 1Vd verbunden
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ist, aus einer Speicherzelle 25, die häufig auch als Ein-Bit-Speicher bezeichnet wird, da sie nur zur Speicherung einer aus einem Bit bestehenden Information in der Lage ist. Im Betriebszustand befindet sich die Speicherzelle 25 in einem von zwei fixierten Leitfähigkeitszuständen, so dass die Speicherzelle entweder eine binäre 1 oder eine binäre O speichert. In dem in Fig. 1 angedeuteten System sind vierundsechzig derartige Speicherzellen für ein Bit in vier Spalten aus sechzehn Bit pro Spalte ausgerichtet. Eine Lese-Schreib-Pufferschaltung der zu beschreibenden Art wird von einer einzigen Spalte aus sechzehn Wk derartigen Speicherzellen gespeist, wobei jede dieser Zellen ein Bit eines aus vier Bit bestehenden Wortes repräsentiert« Diese nicht dargestellten sechzehn Zellen sind an ein gemeinsames Bitleitungspaar, z.B. die Leitungen 26 und 28 gemäss Fig. 1, angeschlossen, über welche die Lese-Schreib-Pufferschaltung in der nachfolgend beschriebenen Weise gespeist wirdc
Gemäss den Figo 3 und 4- sind die Bitleitungen 26 und 28 as. jeweils entsprechend zugeordnete Äbschlusseinrichtungen 92 und 94- angeschlossen. Gemäss Fig. 4- bestehen diese Abschlusseinrichtungen aus Oberflächen-Feldeffekttransistoren 95 und 99 j die allgemeiner auch unter dem Begriff "Metalloxyd-Halbleitervorrichtung" unter der Abkürzung MOS bekannt sind. Im folgen- W den werden derartige Halbleitervorrichtungen bzw. die. entsprechenden Transistoren mit der Abkürzung MOS bezeichnet„ Der Aufbau eines MOS, bestehend aus einem Quellbereich, einem Senkenbereich und einem Torbereich, sowie dessen Anwendung sind allgemein bekannt. Wenn für die Anwendung an den Torbereich ein entsprechendes Einschaltpotential angelegt wird, so beeinflusst dieses die Leitfähigkeit in dem.Kanal zwischen dem Quellbereich und dem Senkenbereich. Die in Hg. 4- dargestellten MOS besitzen einen Kanal mit P-Leitung, dessen Majoritiätsbräger oder Defektelektroden von des Masseanschluss zur negativen. Spannungsversorgung -ν™ fHessen. Beim Inlegen eines negativen Potentials mit entsprechender Amplitude an den Tor-
", ν h
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■bereich des MOS wird dieser leitend und führt einen entsprechenden Strom über die Kanalstrecke.
Zwei aus MOS aufgebaute Gegentakt-Treib er stuf en 97 und 98 sind über Leitungen 102 und 10A- mit Umkehr stuf en 108, 112
und 114 verbunden. Das Dateneingangssignal auf der Datenleitung 116 wird der Eingangsseite der Umkehrstufe 114 zugeführt und nach der Umkehr in der Stufe 114 von dem ausgangsseitigen Anschluss 204 über die Leitung 102 zur Treiberstufe 97 übertragen. Das am Anschluss 204 anliegende Signal wird ferner der Umkehrstufe 112 zugeführt und erscheint an deren ausgangsseitigem Anschluss 214 als erneut umgekehrtes Datensignal, das über die Leitung 104 an die Treiberstufe 98 übertragen wird. Die Gegentakt-Treiberst&fen 97 und 98 können wechselweise auch als komplementäre Schalteinrichtung 96 bezeichnet werden. In gleicher Weise können auch die mit der Dateneingangs- und Datenausgangsleitung 116 verbundenen Umkehrstufen 112 und wechselweise als Datenschalteinrichtungen 201 bezeichnet wer- ' den.
Der Schreibbefehl auf der Leitung 110 wird an die Eingangsseite der Umkehrstufe 108 angelegt, von welcher der eine Ausgang an der Leitung 102 und der andere Ausgang an der Leitung 104 liegt. Diese Umkehrstufe 108 wird auch wechselweise als Schreibgatter 108 bezeichnet. Um binäre Daten in die Speicherzelle 25 einzuschreiben, müssen diese an der Datenleitung anliegen, während gleichzeitig ein Schreibbefehl am Eingang der Umkehrstufe 108 wirksam ist.
Ein Lesegatter 118 ist über die Leitung 103 mit der einen Bitleitung 28 verbunden, wogegen die Ausgangsseite des Lesegatters 118 über die Leitung 1Ö5 an einer ausgangsseitigen Pufferstufe 122 liegt. Der Ausgang dieser Pufferstufe 122 ist über die Leitung 107 an die Datenleitung 116 angeschlossen. ·
- 7 - . Durch
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Durch das Anlegen eines Lesebefehls an die Klemme 120 wird die Speicherzelle 25 abgefragt.'
Gemäss Fig. 4 umfasst die Adressier-, Umkehr- und Dekodierschaltung 10 fünf parallel, geschaltete MOS 126, 130, 134, 138 und 139» die alle zwischen der Wortleitung 90 und einem. Bezugspotential, bzw. Masse liegen. Das Potential an den Dateneingangsleitungen 128, 132» 136 und 140 sowie an der Vorbereitungsleitung 20 muss ungefähr, das Massepotential annehmen, bevor die Spannung auf der Wortleitung 90 einen negativen Wert von -V erreicht und dadurch die Speicherzelle 25 leitend w macht. Wenn binäre Daten in die Speicherzelle 25 eingeschrieben oder wenn die Speicherzelle abgefragt werden soll, wird dies' durch die Verwendung in Serie geschalteter MOS 142 und 144 möglich, die eine Signalumkehrung bewirken und zwischen der Spannungsversorgung -Vyj-r. an der Klemme I50 und Massepotential liegen. Eine Torvorspannung -Vqq. wirkt an dem Torbereich 148 des oberen MOS 142, der als Last für den unteren MOS 144 wirksam ist. Wenn Bitauswahldaten A an dem Torbereich 146 des "MOS 144 wirksam sind, wird dieser leitend, so dass die Auswahlleitung 14-0 die dem Einschaltpotential des MOS 14-4 entsprechende Spannung V„_ annimmt, welche nahe bei dem,Masse-
aii , . -
potential liegt. -
Weitere nicht dargestellte Umkehrstufen, die wie die Umkehrstufe aus den MOS 142 und 144 aufgebaut sein können, sind mit den Torbereichen der MOS 126, I30, 134 und 138 als Adressier-Umkehrstufen verbunden. An diese Umkehrstufen müssen Bitäuswahldaten angelegt werden, um an jedem der MOS 126, 130, 134 und 138 eine Spannung V„^ wirksam werden zu lassen und letztere abzuschalten, bevor die Wortleitung 90 negativ wird und damit die Speicherzelle 25 entweder zum Empfang von Daten' oder für die Abfragung vorbereitet.
- 8 - ; . Die
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Die Speicherzelle 25 ist aus vier MOS 154, 156, 158 und 160 aufgebaut, die für ein .bistabiles Umsehaltverhalten kreuzweise miteinander gekoppelt sind. Die an der Klemme 161 anliegende Versorgungsspannung -Vj313 liegt an dem Senkenbereich der MOS 158 und 160, die mit einer an der Klemme 159· wirksamen Vorspannung -Vqq im Torbereich derart angesteuert werden, dass die beiden MOS 158 und 160 als Belastungsimpedanz für die beiden MOS 152I- und 156 wirksam sind. Die Ausgangsschaltung der Speicherzelle wird von zwei MOS 162 und 164 gebildet, die die Speicherzelle 25 mit dem Bitleitungspaar 26-28 verbinden. Die Wortleitung 90 liegt an den Torbereichen 166 und 168 der für die Ausgangsschaltung vorgesehenen MOS 162 und 164. Wenn alle MOS 126, 130, 134, 138 und 139 der Adressier-, Umkehr- und Dekodierschaltung 10 abgeschaltet sind, befindet sich die Wortleitung 90 auf einem negativen Potential und schaltet einen der MOS 162 oder 164 je nach der binären Schaltlage der Speicherzelle 25 in den leitenden Zustand.
Die komplementäre Schalteinrichtung 96 der Lese-Schreib-Pufferschaltung 42 umfasst die beiden kreuzweise miteinander verbundenen Gegentakt-Treiberstufen 97 und 98. Diese Treiberstufen liegen zwischen einer als Senke wirksamen Vereorgungsspannung -Vj3-Q und Massepotential. Die Treiberstufe 97 umfasst die MOS 170 und 174, während die Treiberstufe 98 die MOS 178 und 182 enthält.
Die Abschlusseinrichtungen 92 und 94 für das Bitleitungspaar 26-28 enthalten entweder Belastungswiderstände oder,- wie in der Zeichnung dargestellt, MOS 95 und 99· Diese Abschlusseinrichtungen verbinden die Gegentakt-Treiberstufen 97 und 98 mit einem fixierten Vorspannungspotential -Vj3T3. Die ausgangsseitigen Anschlüsse der Gegentakt-Treiberstufen 97 und 98 sind direkt mit den entsprechenden Bitleitungen 26 bzw. 28 verbunden.
- 9 - Die
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Die Dateneingangs- und Datenausgangsleitung 116 liegt am Torbereich 202 des MOS 200 in der ersten Umkehrstufe 114. Die Senkenspannung des MOS 200 tritt am Anschluss 204 auf, der direkt mit dem Gatterbereich 213 des MOS 212 in der zweiten Umkehrstufe 112 verbunden ist. Die MOS 200 und 212 in der ersten und zweiten Umkehrstufe sind jeweils über einen MOS 194 bzw. 206 mit der an den Klemmen 198 und 210 wirksamen Spannung -V™ verbunden, wobei die MOS 194 und 206 als Last wirksam sind. Die Torbereiche 196 und 208 der MOS 194 und sind jeweils mit ihrem eigenen Senkenbereich verbunden, so dass sie als strombegrenzende Last für die MOS 200 bzw. 212 wirksam sind. Das an den Torbereich 202 des MOS 200 angelegte Dateneingangssignal wird somit umgekehrt und über die Leitung 102 der. Gegentakt-Treiberstufe 98 zugeführt. Das am Anschluss 204 wirksame Ausgangssignal wird in dem MOS 212 erneut umgekehrt und über die Leitung 104 an die Gegentakt-Treiberstufe 97 angelegt.
Die. ausgangsseitige Pufferstufe 122 umfasst den MOS 216, dessen Torbereich 218 mit der Leitung IO5 vo* Lesegatter 118 verbunden ist. Der Senkenbereich des MOS 216 ist an die Leitung angeschlossen, die mit der Dateneingangs- und Datenausgangsleitung 116 in Verbindung steht.
Das Schreibgatter 108 umfasst MOS 186 und 190, deren Torbereiche 188 und 192 gemeinsam mit der Klemme 110 verbunden sind, über welche der Schreibbefehl zugeführt wird. Die Senkenbereiche und damit die Ausgangsseite der MOS 186 und 190 liegen über die Leitung 104 bzw. 102 an den Gegentakt-Treiberstufen 97 und 98. Das Schreibgatter 108 wird nachfolgend im Zusammenhang mit der Wirkungsweise der Lese- und Schreibschaltung näher erläutert.
Das Lesegatter 118 umfasst zwei parallel geschaltete MOS 220 und 224, die zwischen der ausgangsseitigen Leitung IO5 und dem
- 10 - BesugBpotential
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Bezugspotential bzw. Masse liegen. Der Torbereich 222 des MOS 220 ist mit der Bitleitung 28 verbunden und spricht auf das an dieser Leitung anliegende Potential ah, um die ausgangsseitige Spannung auf der Leitung 105 entsprechend zu steuern. Ein als Last wirkender MOS 228 liegt zwischen dem Senkenbereich des MOS 220 und der Versorgungsspannung -V-n-n» die an der Klemme 232 wirksam ist. Der Torbereich 226 des MOS 224 ist mit der Klemme 120 verbunden, über welche ein Lesebefehl 72 bzw. 74 gemäss Fig. 2 angelegt wird, wenn die Speicherzelle 25 abgefragt werden soll.
Für die Betrachtungsweise der Funktion der Lese-Schreib-Pufferschaltung wird angenommen, dass eine binäre 1 in die Speicherzelle 25 eingeschrieben werden soll, und dass die Speicherzelle 25 eine binäre 1 speichert, wenn der MOS 156 leitend' und der MOS 154- nicht leitend ist. Ferner soll in der Speicherzelle 25 eine binäre 0 gespeichert sein, wenn der MOS 156 nicht leitend und der MOS 154 leitend ist. Es wird ferner angenommen, dass alle MOS 126, 130, 134, 138 und 139 in den nicht leitenden Zustand ausgesteuert sind, und dass sich die Wortleitung 90 auf einem negativen Potential befindet. Wenn sich die Wortleitung 90 auf dem negativen Potential -VDD befindet, sind beide MOS 162 und 164 leitend. Deshalb soll die Yorbereitungsspannung 76 gemäss Fig. 2 niemals dem Datensignal, dem Schreibbefehl oder dem Lesebefehl folgen.. Für diesen Fall wurden nämlich die Bitleitungspaare 26-28 mit der Speicherzelle 25 während der Zeit fälschlich verbunden sein, innerhalb derer die; Speicherzelle abgeschaltet oder gesperrt sein soll.
Um in die Speicherzelle 25 eine binäre 1 unabhängig von dem zuvor herrschenden binären Zustand einzuschreiben, muss durch ein Differenzsignal an den Ausgängen der Gegentakt-Treiberstufen 97 und 98 die Bitleitung 28 auf etwa Massepotentiäl und die Bitleitung 26 auf ein negatives Potential gebracht werden.
- 11 - Ferner
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Ferner ist zum Einschreiben einer binären 1 in die Speicherzelle 25 erforderlich, dass gleichzeitig ein Datensignal 60 für das Schreiben der binären 1r ein Schreibbefehl 66 -und ein Vorbereitungssignal 78 an die Adressier-, Umkehr- und Dekodierschaltung 10 angelegt wird. Für die weitere Beschreibung wird zunächst das Datensignal 60 zum Schreiben einer binären 1 und dessen Wirkung "auf die Lese-Schreib-Pufferschaltung- 42 betrachtet. Anschliessend wird die Wirkungsweise des Schreibbefehls 66 betrachtet, wobei angenommen wird, dass das Vorbe-· reitungssignal 78 anliegt und sich die Wortleitung 90 auf einem negativen Potential befindet.
Wenn das Datensignal 60 für das Schreiben einer binären 1 an den Torbereich 202 des MOS 200 angelegt wird, schaltet der MOS-200 ab, so dass sich am Anschluss 204 ein negatives Potential ausbildet, das den MOS 212 einschaltet. Auf diese Weise erscheinen am Anschluss 204 und 214 der beiden Umkehrstufen 114 und 112 komplementäre Signale, von denen das eine negativ und das andere positiv verläuft. Das negativ verlaufende Signal am Anschluss 204 wird über die Leitung 102 an die Torbereiche 172 und 184 der MOS I70 und 182 angelegt. Dieses negative Signal steuert die beiden MOS I70 und 182 in den leitenden Zustand, wodurch die Bitleitung 28 in etwa auf Massepotential und die.Bitleitung 26 in etwa auf das Potential der Senkenspannung -"VDI) des MOS 170 gebracht wird. Damit sind "die vorausgehend beschriebenen Bedingungen für die Bitleitungspaare 26-28 gegeben, um in die Speicherzelle 25 eine binäre 1 einzuspeichern.
Wenn der MOS 212 leitend ist, werden die MOS 178 und 174 der Gegentakt-Treiberstufen 98 und 97 in den nicht leitenden Zustand vorgespannt, so dass die MOS 182 und I70 einerseits und die MOS 178 und 174 andererseits wechselweise leitend sind.
- 12 - . Da
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: ■·■·, ■·■'■;. M64P-301
Da das positiv verlaufende Signal des Schreibbefehls 66 zu diesem Augenblick an dem Torbereich 188 und 192,der beiden MOS 186 und 190 des Schreibgatters 108 anliegt, werden diese MOS abgeschaltet und haben keinen Einfluss auf das auf den Leitungen 104- und 102-wirksame. Potential. Zu allen anderen Zeiten, wenn das an den 'Hörbereichen 188 und 190 wirksame Signal einen negativen Spannungswert -V aufweist, befinden sich die beiden MOS 186 und 190 des Schreibgatters 108 im leitenden Zustand. Damit werden alle Torbereiche -.172, 176, 180 und 184-der MOS 170, 174, 178 und 182 auf etwa Massepotential vorgespannt,, so dass alle diese MOS in der komplementären Schalteinrichtung 96 abgeschaltet sind. Wenn somit kein Schreibbefehl an der Klemme 110 wirksam ist, leiten die MOS 188 und 192 des Schreibgatters 108 und verhindern, dass das Bitleitungspaar 26-28 von der komplementären Schalteinrichtung 96 beeinflusst wird.
Wenn in die Speicherzelle 25 eine binäre 0 eingeschrieben werden soll, dann wird ein positiv Vei\Laufendes Signal 68 als Schreibbefehl an die Klemme 110 des Schreibgatters 108 angelegt, wogegen die Datenleitung 116 auf einer negativen Spannung festgehalten wird.· Unter diesen Bedingungen leitet der MOS 200,während der MOS 212 nicht leitend ist. Das Potential an den Anschlüssen 204- und 214- der Umkehr stuf en 114- und 112 steuert daher den MOS 174- in den leitenden und den MOS 182 in den nicht leitenden Zustand, wodurch die zuvor beschriebenen PotentialVerhältnisse auf dem Bitleitungspaar 26-28 umgekehrt werden. Damit wird die Bitleitung 28 über den MOS 178 an die negative Senkenspannung -V^ angelegt. Das nunmehr auf den Bitleitungen 26 und 28 herrschende Potential veranlasst eine Änderung des Leitfähigkeitszustandes der Speicherzelle 25 und schaltet den MO1J 156^ ab, wogegen der MOS 154; eingeschaltet wird", wenn zuvor in der Speieherzelle 25 eine binäre 1 gespeichert war. Der MO/3 154- wird durch das negativ verlaufende Potential, .das über den MOS 164- an den Torbereich/ des MOS 154-angele β·!; 'wird, eingeschaltet.
'■■■ - 13 - Wenn
0098487 177 5
JH M64-P-301
Wenn der binäre Schaltzustand der Speicherzelle 25'abgetastet, d.h. deren Speicherinhalt abgefragt werden soll, ist es erforderlich, dass gleichzeitig das Signal 72 für den Lesebefehl und das Vorbereitungssignal 80 (Fig. 2) angelegt werden. Für die weitere Betrachtung wird angenommen, dass in der Speicherzelle 25 eine binäre 1 gespeichert ist, und dass auf der Datenleitung IL6 eine entsprechende Anzeige als Datenausgangssignal erscheinen soll. ' .
Für den Fall, dass eine binäre 1 in der Speicherzelle.25 gespeicherb ist, befindet sich einerseits die Bitleitung. 28 etwa auf Massepotential und der MOS 220 des Lesegatters 118 im nicht leitenden Zustand.Bevor das den Lesebefehl darstellende Signal 72 an den Torbereich 226 des MOS 224 angelegt wird, befindet sich dieser auf Grund einer am Torbereich wirkenden negativen Spannung im leitenden Zustand. Der Hörbereich 218 des MOS 216 der Pufferstufe 122 liegt daher ebenfalls auf ungefähr Massepotential, so dass dieser nicht leitend ist» Wenn jedoch das dem Lesebefehl entsprechende Signal 72'. an den Torbereich 226.des MOS 224 angelegt wird, schaltet dieser ab, so dass sich die Spannung am Torbereich 218 des MOS 21Θ gegen die negative Versorgungsspannung -V^^ verschiebt, die an dem als Last wirksamen MOS 228 anliegt. Damit wird der MOS 216 leitend und.hebt die Datenleibung 116 auf Massepotential·an, d.h. erzeugt den in Fig. 2 dargestellten Impuls 62, der eine ausgelesene binäre 1 auf der Datenausgangsleitung kennzeichnet.
Wenn sich die Speicherzelle 25 im Zustand einer binären 0 befindet und somit an der Bitleitung 26 etwa Massepotential und an der Bitleitung etwa die Spannung -V liegt, dann wird der MOS 220 in den leitenden Zustand geschaltet, während der Befehlsimpuls 74 zum Lesen einer binären 0 an den MOS 224 angelegt wird. Unter diesen Bedingungen bleibt der MOS 216 in der Pufferstufe 122 im abgeschalteben Zustand, so dass das Niveau der Spannung -V auf der Datenleitung 116 unverändert bleibt.
- 14 - . Die
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M64P-301
Die vor aus stehend beschri ebene, eine beispielsweise Ausführungsform der Erfindung darstellende Schaltung kann im Rahmen der Offenbarung der Erfindung vielfache Veränderungen erfahren, wobei z.B. die als Last wirksamen MOS, wie die MOS 194- und 206, durch Widerstände ersetzt werden können.
Zusammenfassend ist hervorzuheben, dass die vorliegende Erfindung auf ein aus Metalloxydhalbleitern (MOS) aufgebautes Speichersystem gerichtet ist, das Gegentakt-Treiberstufen umfasst, die jeweils zwischen Bitleitungspaare und zwischen eine Dateneingangs- bzw. Datenausgangsleitung geschaltet sind. Diese Bitleitungspaare sind mit einer Speicherzelle verbunden, die als bistabiler Flip-Flop aus MOS aufgebaut ist. Die .Gegentakt-Treiberstufen sind ferner .über Lese- und Schreibgatter •ansteuerbar, so dass die Gegentakt-Treiberstufen auf entsprechende Befehlssignale ansprechen und den Leitfähigkeitszustand der Speicherzelle steuern. Das Einspeisen einer binären Grosse in die Speicherzelle wird durch das Anlegen eines Dateneingangssignals über die Umkehrstufen an die Gegentakt-Treiberstufen während des gleichzeitigen Anlegens des Schreibbefehls an das Schreibgatter bewirkt. Das Schreibgatter ist zwischen die eine Bitleitung und die Dateneingangs- sowie Datenausgangsleitung geschaltet. Eine binäre Anzeige des. Leitfähigkeitszustands der Speicherzelle erscheint an der Dateneingangs- bzw. Datenausgangsleitung, wenn die Speicherzelle durch das Anlegen eines Lesebefehls an das Lesegatter abgefragt wird. Sowohl das Lesegatter als auch die Gegentakt-Treiberstufen entkoppeln die Bitleitungen und die Speicherzelle von der Dateneingangs- bzw..Datenausgangsleitung. Daher können sowohl von aussen wirksame und an der Dateneingangs- bzw. Datenausgangsleitung in Erscheinung tretende grosse kapazitive Belastungen oder ein einwirkendes Störgeräusch nicht auf den Bitleitungen wirksam werden, da diese nur über hohe Impedanzen mit der üateneingangs- bzw. Datenausgangsleitung-in Verbindung stehen.
- 15 - Patentansprüche
00 9848/177 5

Claims (8)

  1. DIPL-ING. LEO FLEUCHAUS
    Jb
    8 MÖNCHEN 71, 26. NOV. 1969
    MelchloretraBe 42
    Mein Zeichen: M64P-301
    Patentansprüche
    Einspeicherungs- und Ausspeicherungssystem für eine binäre Halbleiter-Speicherzelle-, dadurch gekennzeichnet, dass komplementäre, mit einer ersten und einer zweiten Eingangsleitung (102, 104) versehene Schalteinrichtungen (96) ausgangsseitig an ein Bitleitungspaar (26, 28 ....) angeschlossen sind, die komplementäre Binärsignale beim Anliegen eines binären Datensignals liefern, dass ein eingangsseitig mit einem Schreibbefehl beaufschlagbares Schreibgatter (108) mit seinen beiden Ausgängen an je eine Leitung des Bitleitungspaares angeschlossen ist, dass eine Datenschalt einrichtung)(201) mit hintereinandergeschalteten Umkehrstufen (114., 112) eingangsseitig für den Empfang der zu speichernden Daten an eine Datenleitung (116) angeschlossen und mit einem ersten und zweiten ausgangsseitigen Anschluss (204, 214) mit den entsprechenden Leitungen des Bitleitungspaares (102, 104) zur Einspeisung des Datensignals sowie des komplementären Datensignals verbunden ist, und dass, beim Anliegen des Schreibbefehls am Schreibgatter und eines Datensignals an der Datenleitung das Datensignal in die Speicherzelle einspeicherbar ist.
    - lh ü 0 9 8 4 8/1775
    M64P-301
  2. 2. System nach Anspruch 1, dadurch gekennzeichnet, dass ein Lesegatter (118) mit einer ersten an die Speicherzelle (25) angeschlossenen Leitung (103) mit einer zweiten Leitung (121) versehen ist, über welche ein Lesebefehl anlegbar ist, und dass das Lesegatter ausgangsseitig über eine Pufferstufe (122) derart an die Datenleitung (116) angeschlossen ist, dass beim Anliegen eines Lesebefehls der binäre Signalzustand der Speicherzelle zur Datenleitung übertragen wird.
  3. 3· System nach Anspruch 2, dadurch gekennzeichnet, dass die Pufferstufe (122) eine hohe Eingangsimpedanz aufweist und für die Entkopplung des Lesegatters von der Datenleitung wirksam ist.
  4. 4. System nach den Ansprüchen 1, 2 oder 3j dadurch g e kenn ζ e i chne t, dass die Datenschalteinrichtung (201) eine erste, mit der Datenleitung (116) verbundene Umkehrstufe aufweist, deren ausgangsseitiger Anschluss (204) mit dem Eingang einer zweiten Umkehrstufe (112) verbunden ist, dass an dem ausgangsseitigen,Anschluss (204) der ersten Umkehrstufe das Dateneingangssigna-1 in umgekehrter Phasenlage und am ausgangsseitigen Anschluss (214) der zweiten Umkehrstufe (212) das Datensignal in seiner Ursprungsphase anliegt, und dass die an das Bitleitungspaar angeschlossenen Umkehrstufen beim Anliegen des Datensignals und des umgekehrten Datensignals die komplementären Schalteinrichtungen in einen bestimmten; von zwei verschiedenen Leitfähigkeitszuständen schalten und dadurch an die Speicherzelle ein Differenzsignal anlegen.
  5. 5. System nach Anspruch 2, 3 oder 4, dadurch gekennzeichnet, dass das Schreibgatter (108) ein erstes, zwischen den.Kingang (110) für das Schreibsignal und die
    - 17 -009848/1775
    JA M64P-301
    eine Bitleitung (102) -des Bitleitungspaares geschaltetes Umkehrelement (190) sowie ein zweites, zwischen den Eingang (110) für den Schreibbefehl und die zweite Bitleitung (104-) des Bitleitungspaares geschaltetes Umkehr-' element (186) umfasst, und dass das erste und zweite Umkehrelement gleichzeitig den Schreibbefehl an die komplementären Schalteinrichtungen (96) anlegen, um dadurch die Schalteinrichtungen (96) während der Dauer des.Anliegens des Schreibbefehls in einen Bereitschaftszustand zum Einspeichern eines Datensignals zu schalten.
  6. [6..' System nach einem der Ansprüche 1 bis 5j dadurch g e k e η η ζ e i c h η e t, dass die komplementären Schalteinrichtungen (96) zwei erste, in Serie zwischen eine Versorgungsspannung und eine Bezugsspannung geschaltete Metalloxydhalbleiter (170, 174-)» die am Verbindungspunkt der beiden seriengeschalteten Halbleiter einen Ausgangsanschluss besitzen, und ferner zwei zweite Metalloxydhäbleiter (178, 182) aufweisen, die in Serie zwischen die Versorgungsspannung und die Bezugsspannung geschaltet sind, und ebenfalls einen zweiten Ausgangsanschluss am Verbindungspunkt zwischen den beiden Halbleitern besitzen, und dass die einzelnen Paare der Metalloxydhalbleiter wechselweise durch über die erste Bitleitung (102) und die zweite Bitleitung ( 104) angelegte Signale in den leitenden Zustand steuerbar sind, wobei die Paare der Metalloxydhalbleiter kreuzweise derart miteinander gekoppelt sind, dass durch über die erste und zweite Bitleitung angelegte Binärsignale die komplementären Schalteinrichtungen in bistabiler Weise umschaltbar sind.
  7. - 18 0 09848/1775
  8. Leerseite
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C3 Grant after two publication steps (3rd publication)
E77 Valid patent as to the heymanns-index 1977