DE2635028C2 - Auf einem Halbleiterplättchen integriertes Speichersystem - Google Patents

Auf einem Halbleiterplättchen integriertes Speichersystem

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Description

Die Erfindung betrifft ein auf einem Halbleiterpiättchen integriertes Speichersystem nach dem Oberbegriff des Patentanspruchs I.
Hochintegrierte Speichersysteme auf nur einem Halbleiterplättchen sind z. B. aus der DE-PS 21 63 342 bekannt Hier wird eine hierarchische Speichervorrich-. tung aus einem monolithischen Speicher mit großer Speicherkapazität und relativ langer Zugriffszeit und -einem monolithischen Speicher mit sehr schnellem Zugriff und relativ kleiner Speicherkapazität beschrieben, der dadurch charakterisiert ist, daß beide Speicher zusammen mit einer ersten Wahleinrichtung zur Erregung der Worttreiberleitungen und einer zweiten Wahleinrichtung zur Erregung der Bitleitungen auf einem gemeinsamen Halbleiterplättchen angeordnet sind. Der Vorteil einer derartig völligen Integration zweier Speicher mit unterschiedlichen Charakteristika sowie der zugehörigen Treiber-, Decodier- und VerbindungsschaJtungen besteht darin, daß ein Speicherbäusfein^geschäffeh'wird, der bei einer sehr hohen Speicherdichte und sehr hohen Speicherkapazität eine äußerst kurze Zugriffszeit gewährleistet und der sich außerdem durch diese Organisation zur weiteren Zusammenschaltung mehrerer solcher Speicherbausteine zu einem Großspeicher mit bisher nicht erreichbarer kurzer Zugriffszeit bei extrem hoher Speicherkapazität eignet. Der Nachteil eines derartig strukturierten Speichersystems besteht jedoch darin, daß Daten, die immer im Speicher verbleiben müssen, gegen ungewolltes Überschreiben und Löschen geschützt werden müssen. Eine derartige Steuerung bedingt einen relativ hohen Aufwand und ist auf dem Halbleiterplättchen nicht mitintegriert.
Um diesen Nachteil bis zu einem gev/issen Grade zu
ίο beseitigen, ist ein Speicher durch die US-Patentschrift 38 20 036 bekanntgeworden, der entweder als Lese-/ SchreibTpeicher oder als Festwertspeicher arbeiten kann. Dieses Speichersystem ist ebenfalls mit seinen Decodier- und Ansteuerschaltungen auf einem gemeinsamen Halbleiterplättchen integriert
Obwohl es hier nun möglich ist einen Speicherteil oder den gesamten Speicher als Festwertspeicher zu betreiben, tritt der entscheidende Nachteil auf, daß beim Übergang zum Betrieb als Festwertspeicher die vorher i-n Schreib-ZLesebetrieb gespeicherte Information gelöscht wird.
Außerdem ist aus Electronics, 13. September 1973, ein SchreibVLesespeicher bekannt, der zwei Bitleitungssektionen dadurch aufweist daß der auf einem Halbleiterplättchen befindliche Speicher in zwei Speicherhälften unterteilt ist derart daß in der Mitte der Bitieitungen die Differentialverstärker angeordnet sind. Eine weitere Unterteilung der Bitieitungen fehlt diesem Speicher völlig.
Außerdem ist aus Electronics, G. Februar 1967, ein Festwertspeicher auf einem Halbleiterplättchen bekannt der jedoch keine Unterteilung der Bitieitungen aufweist und auch keine direkte Verbindung mit einem Lese-/Schreibspeicher.
J5 Der Erfindung liegt daher die Aufgabe zugrunde, ein Speichersystem, bestehend aus einem Lese-/Schreibspeicher und einem zusätzlichen Festwertspeicher auf einem gemeinsamen Halbleiterplättchen zu schaffen, und zwar so, daß der fallweise Betneb des einen oder anderen Speichers den Betrieb des anderen nicht stört Die erfindungsgemäße Lösung ergibt sich aus dem Kennzeichendes Patentanspruchs 1.
Der Vorteil der vorgeschlagenen Lösung ergibt sich vor allem daraus, daß die Bitdecodierschaltungen und die Abfühl- und Leseschaltungen für beide Speicher auf dem Halbleiterplättchen, die das Speichersystem bilden, benutzt werden können, ohne daß sich die beiden Speicher beim Lesen oder Schreiben gegenseitig stören.
- Dies wird vor allem erreicht durch die Integration der Trennschalter auf dem Halbleiterplättchen.auf dem sich sowohl der Lese-/Schreibspeicher als auch der Festvertspeicher befinden.
Die Erfindung wird nun anhand eines Ausführungsbfcispiels näher beschrieben. Es zeigt
Fig. 1 ein detailliertes Schaltbild einer einzelnen Bitspalte eines hochintegnerten Speichersystems;
F i R. 2 eine Anordnung der Speicher-, Decodier- und Steuerschaltungen sowie der Trennschalter und
F i g. 3 ein Zeitdiagramm.
Gemäß F i g. 1 ist jede Bitleiung eines integrierten • Speichersystems in drei Sektionen unterteilt. Die Sektionen 1 und 2 enthalten dabei mehrere dynamische SpeicherzeHen;rdie in Fi g. 1 durch die Speicherzellen 4 und 5 repräsentiert werden. Eine Speicherzelle dieses Typs besteht aus einer Kapazität, wie z. B. der Kapazität 6 und einem in Reihe liegenden Feldeffekttransistor, z. B. dem Feldeffekttransistor 7, die zusammen zwischen Masse 9 und einem Teil 8 der Bitleitung liegen. Eine
gespeicherte Information wird durch das Vorhandensein oder NichtVorhandensein von Ladung in der Kapazität repräsentiert. Daten werden aus der Kapazität 6 aus- bzw. eingelesen, indem die Speicherzelle durch Anlegen eines Impulses an der Wortleitung 10, der den Feldeffekttransistor 7 leitend macht, adressiert
Die dynamischen Speicherzellen der Sektionen 1 und 2 bilden einen geteilten Speicher mit wahlfreiem Zugriff, dessen zwei Hälften durch selektiv ansteuerbare DifferentialabfChlverstärker 11 getrennt sind, die als Verriegelungsschaltangen ausgebildet sind. Jede Hälfte einer Verriegelungsschaltung enthält ein Paar von entgegengesetzt leitenden Typen von F^'deffekttransistoren, z. B. die Transistoren 12 und 12, die zwischen zwei Anschlußpunkten 14 und 15 in Serie lieg, -nden beiden Anschlußpunkten 14 und 15 Kcge>i die v*-2uerimpulse Φι und Φι. Es soll hier erwähr· ι ><■ daß die Verriegelungsschaltung 11 auf relativ H».;;,; Differenzen im Potential zwischen den Bitlt ■ ..igsteilen 8 und 16 anspricht durch Anheben der ~>ciemiale Φι und Φ2 und die Höhe der Spannunghu.t renz zwischen den Bitleitungsteilen 8 und 16 erhöht
Die Sektion 3 der Bitleitung enthält eine Vielzahl von Feldeffekttransistoren, dargestellt durch den Tmsistor 17 zwischen dem Bitleitungspotential 20 und dem Potential + V, das am Anschiußpunkt 19 anliegt Diese Transistoren werden während des Herstellungsprozesses durch Formieren oder Nichtformieren der Gateelektrode personalisiert. Wenn während des Herstellungsprozesses die Gateelektrode gebildet wurde, dann wird der Transistor 17 durch Anlegen eines Impulses auf der Wortleitung 18 in den leitenden Zustand versetzt Dadurch wird die Ladung auf den Bitleitungsteil 20 auf das Potential + V am Anschiußpunkt 19 gebracht Die Abwesenheit einer Gateelektrode des Transistors 17 bzw. deren Nichtformieren während des Herstellungsprozesses verhindert das Leitendmachen bei Anliegen eines Impulses an der Wortleitung 18. Der Transistor 17 bildet damit eine Einzelzelle eines konventionell personalisierten Festwertspeichers. Der Festwertspeicherteii der Bitleitungssektion 3 ist selektiv von dem geteilten Bitspeicher mit wahlfreiem Zugriff der Bitleitungssektionen 1 und 2 durch einen Trennschalter 21 isoliert. Der Schalter 21 besteht aus einem Feldeffekttransistor, der durch Anlegen eines entsprechenden Gatesignais von der Leitung 22 ent wider in den leitenden oder nichtleitenden Zustand gesetzt wird.
Aus F i g. 2 ist zu ersehen, daß für dt-n Festwertspeicher und für die beiden Hälften des Lese-/Schreibspeichers die Bitleitungen und der Bitdecodierer 25 sowie der Wortdecodierer 23 gemeinsam sind. Außerdem sind die Verriegeiungsschaltungi.fi 11' für alle drei Speicherteile gemeinsam. Der Wortdecodierer 23 nach F i g. 2 selektiert die gewünschten Wortleitungen, wie sie z. B. als Wortleitungen 18, 24 und 10 in Fig. 1 dargestellt sind. Der Bitdecodierer 25 selektiert seinerseits die
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gewunsLTiicii
dargestellten angelegten Adreßwert.
Im folgenden wird nun die Arbeitsweise des Speichers anhand der F i g. 1 und 3 erklärt. Zunächst werden die Leitungen 26, 27 und 28 gleichzeitig durch Φ 1 gepulst, wodurch die entsprechenden Transistoren 29,3O.und 31 leitend wenden, um die entsprechenden Spannungsbedingungen auf den zugeordneten Biileitungsteiien 20,16 und 8 herzustellen. Während dieses Ihitiälisierungsifitervalls sind die Trennschalter 21 nicht leitend. Durch den leitenden Transistor 29 wird das Potential auf der isolierten Bitleitung 20 der Sektion 3 auf Masse
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entladen. Der leitende Transistor 30 bringt das Potential der Bitleitung 16 der Sektion 2 bis auf VR. Das Potential VR ist in etwa die Hälfte der Amplitude des Potentials V an der Anschlußklemme 19. Der leitende Transistor 31 bringt die Bitleitung 8 der Sektion 1 auf Vr. Die Bitleitungen 16 und 8 der Sektion 2 und 1 sind während des Initialisiemngsintervalls durch den nichtleitenden Zustand der Verriegelungsschaltung 11 voneinander isoliert Nachdem das Initialisierungsintervall abgeschlossen ist wird entweder der Festwertspeicherteil oder der Lese-/Schreibspeicherteil adressiert und zwar durch Anlegen eines Impulses an eine der gewählten Wortleitungen 18,24 oder 10, deren Potential durch ihn von V nach Masse absinkt, wodurch die entsprechenden Transistoren 17,40 oder 7 eingeschaltet werden. Wenn die Adressierung im Festwertspeicher erfolgt dann wird ein positiver Impuls auf Leitung 22 den entsprechenden Trennschalter 21 veranlassen, in den leitenden Zustand umzuschalten, wodurch die Festwertspeichersektion 3 auf die Bitleitung 16 der Sektion 2 gekoppelt wird. Es soll nun angenommen werden, daß die adressierte Festwertspeicherzelle während des Herstellungsprozesses so personalisiert wurde, dai/ sie eine »1« speichert In diesem Fall wird die Spannung auf den verbundenen Bitleitungen 20 und 16 durch den leitenden Transistor 17 über V« nach V angehoben. Wenn hingegen eine »0« gespeichert ist, dann wird das Potential auf der Bitleitung 16 durch den leitenden Transistor 21 nach Masse gebracht
Zusammenfassend kann gesagt werden, daß in dem Fall, wenn in der adressierten Festwertspeicherzelle eine »1« gespeichert ist das Potential auf der Bitleitung 16 auf Vangehoben wird, während das Potential auf der Bitleitung 8 (an der rechten Hälfte der Verriegelungsschaltung 11) auf die Spannung Vr zurückgeht Wenn die adressierte Festwertspeicherzelle eine binäre »0« speichert, dann geht die Spannung auf der Bitleitung 16 (an der linken Seite der Verriegelungsschaltung 11) auf Masse, während die Spannung auf der Bit'eitung 8 (an der rechten Seite der Verriegelungsschaltung 11) auf das Potential Vr gebracht wird. Die Differenz zwischen die- ;n Potentialen auf den entgegengesetzten Hälften der Verriegelungsschaltung !1 wird auf das Auftreten von den Impulsen Φ2 und Φ2 hin verstärkt, wobei Φ2 nach V und Φ2 nach Masse geht. Durch eine folgende Aktivierung wird die Spannung auf dt.· Eii'eitung 16 nach V angehoben, während die Spannung auf der Bitleitung 8 nach Masse abfällt (oder umgekehrt), abhängig davon, ob in der adressierten Festwertspeicherzelle eine »1« oder eine »0« qespeichert ist.
Befindet sich die zu adressierende Speicherzelle in der Sektion 1 oder 2 des Lese-ZSchreibspeichers, so wird eine der Wortle'tungen 24 oder 10 aktiviert. In diesem Falle ist dsr Trennschalter im nichtleitenden Zustand. Wenn ζ B. die Wortleitung 24 aktiviert ist, wird der zugehörige Transistor 40 leitend, wodurch das Potential
— ..^.—1 L=J. 1 _;„!_;„.„
wird und zwar abhängig von der Ladung, die vorher in die Kapazität 32 gespeichert wurde. Wenn die Wortleitung 10 ad issiert wird und der Transistor 7 sich im leitenden Zustand befindet, wird das Potential auf der Bitieitung 8 oberhalb oder unterhalb des fnitialisierungspptentials Vr gebracht und zwar abhängig vom Ladungszustand der Kapazität 6. Eine re!a>iv schmale Spannungsdifferenz wird über die Verriegelungsschaltung 11 als Resultaiadressierung einer der Wortleitungen im geteilten Lese· ^Schreibspeicher gebracht Die relativ schmale Spannungsdifferenz wird wie bereits
schon vorher beschrieben, durch die Verriegelungsschaitung 11 verstärkt, so daß das Potential auf der Bitieitung 16 nach Vgeht, während das Potential auf der Bitleitung 8 nach Masse abfällt (oder umgekehrt), abhängig von dem in der Speicherzelle gespeicherten Wert Der in der adressierten Zelle gespeicherte Wert wird kurz nach der Aktivierung der Verriegelungsschaltung U ausgelesen, wie aus F ί g, 3zu ersehen ist.
Der Leseimpuls aktiviert dann ein nicht dargestelltes Torglied, das mit dem Ausgabeteil 33 der Bitleitung verbunden,ist
im nachfolgenden sotS nun das Einschreiben von Informationen in dem in zwei Sektionen 1 und 2 geteilten Lese-ZSchreibspeicher beschrieben werden. Das Potential auf einer adressierten Bitieitung wird zu diesem Zweck auf Voder auf Masse gebracht und zwar
durch nicht dargestellte Torglieder, die mit dem Teil 33 der Bitleitung verbunden sind und zwar abhängig davon, ob eine binäre »1« oder eine binäre »0« eingeschrieben werden soll. Die Verriegelungsschaltung 11 wird durch die Impulse Φ2 und <?2 erregt und eine gewünschte Zelle wird durch Anlegen von Impulsen auf die Wortleitung 24 oder 10 ausgewählt, z. B. es.werden die entsprechenden Transistoren der Zellen 5 und 4 leitend.
Wenn der Transistor 7 der Speicherzelle 4 eingeschaltet ist, wenn der Teil 33 der Bitieitung auf dem Potential
V liegt, dann wird auch die Kapazität 6 auf das Potential
V gesetzt Wenn der Transistor 40 der Zelle 5 eingeschaltet wird, wird die Kapazität auf Massepotential gesetzt und zwar durch die Inversion, die durch die Verriegelungsschaltung 11 erreicht wird.
Hierzu 1 Blatt Zeichnungen

Claims (4)

Patentansprüche:
1. Integriertes Speichersystem auf einem HaJb-Ieiterplättchen mit einem Lese-ZSchreibspeicher, der in eine rechte und in eine linke Hälfte (Sektion) unterteilt ist, die voneinander durch als Differentialverstärker wirkende Verriegelungsschaltungen getrennt sind, dadurch gekennzeichnet, daß die Bitleitungen; eine dritte Sektion aufweisen, die mit an sich bekannten Festwertspeicherzellen verbunden sind, und daß zwischen der zweiten Sektion (2) und der dritten Sektion (3) Trennschalter (21) angeordnet sind, die die dritte Sektion mit den Festwertspeicherzellen von dem Lese-/Schreibspeicher in den beiden ersten Sektionen (1 und 2) gesteuert trennen.
2. Integriertes Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen sowohl des Festwertspeichers als auch des Lese-/ Schreibspeichers, die Trennschalter und die die Verriegelungsschaltungen bildenden Bauteile FeIdeffekttransisto^n sind.
3. Speichersystem nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß jedem Bitleitungsteil (8, 16 und 20) ein Transistor (31. 30 und 29) zugeordnet ist, der zum Aufladen der dynamisch betriebenen Speicherzellen dient.
4. Integriertes Speichersystem nach den Ansprüchen 2 bis 3, dadurch gekennzeichnet, daß die Feldeffekttransistoren (29 bis 31) zum Aufladen, der Feldeffekttransistor (21) des Trennschalters und die zwei unteren Feldeffekttransistoren (13) der als Differentialve.-stärker wirkenden Verriegelungsschaltung (11) von einem Leitungstyp sind, während die Transistoren der SpeL-herze^ in (4, 17) sowohl des Festwertspeichers als uich ler LeseASchreibspeicherhälften und die zwei obejan Transistoren (12) der als Differentialverstärker wirkenden Verriegelungsschaltung (11) vom anderen Leitungstyp sind.
DE2635028A 1975-08-25 1976-08-04 Auf einem Halbleiterplättchen integriertes Speichersystem Expired DE2635028C2 (de)

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