DE2613543C2 - Speicher aus Feldeffekt-Transistoren - Google Patents

Description

Die Erfindung betrifft einen Speicher aus Feldeffekt-Transistoren nach dem Oberbegriff des Patentanspruchs 1.

Monolithische, aus einer Vielzahl symmetrisch aufgebauter bistabiler Speicherzellen bestehende Speicheranordnungen, die sowohl als Lese-ZSchreibspeicher als auch als Festwertspeicher betrieben werden können, wobei für den Betrieb als Festwertspeicher an einer der festgestellten Schaltlage zugeordneten Seite jeder Speicherzelle ein steuerbares, eine Asymmetrie erzeugendes Schaltglied angeordnet ist, und deren Speicherzellen sowie Ansteuerschaltungen aus Feldeffekttransistoren aufgebaut sind, sind z. B. aus dem DBP 21 65 729 bekannt.

Der Nachteil dieser bekannten Feldeffekttransistorspeicher besteht darin, daß bei gewünschter Verringerung des Stromverbrauchs die Ausgangssignale so klein werden, daß eine korrekte Erkennung ohne Fehler nicht möglich ist.

Aus der DE-OS 24 14 917 ist ein Leseverstärker bekannt, der aus einer kreuzgekoppelten Verriegelungsschaltung von vier Feldeffekttransistoren besteht, wobei jeweils ein Paar zum anderen invers beirieben wird. Die Ankopplung dieser Verriegelungsschaltung an die Bitleitungen geschieht jeweils über einen N-Kanal-Feldeffekttransistor, der als Bitschalter dient. Diese Schaltungsanordnung hat den Nachteil, daß die Empfindlichkeit für die Ausgangssignale auf den Bitleitungen zu gering ist, um das Lesesignal mit hoher Sicherheit

wahrnehmen zu können.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen Speicher aus Feldeffekt-Transistoren zu schaffen, bei dem kleine Differenzsignale auf den Bitleitungen, die sehr schnell initialisiert werden können, genau und zuverlässig abgefühlt werden können, wodurch der Stromverbrauch reduziert wird, die Geschwindigkeit erhöht wird, der außerdem Feldeffekt-Transistoren sowohl vom Verarmungstyp als auch vom Anreiche-

rungstyp zur Erzielung einer höheren Geschwindigkeit

und eines geringen Strombedarfs bzw. einer genauen

Erkennung der Ausgangssignale in optimaler Verteilung innerhalb der Peripherieschaltkreise enthält

Durch die Anwendung der N-Kanal-Feldeffekttransistören vom Verarmungstyp zur Initialisierung der Bitleitungen und durch die Schaffung einer Abfrageverriegelungsschaltung aus Feldeffekttransistoren vom Verarmungstyp und vom Anreicherungstyp zum Abfühlen und Verriegeln des kleinen Differenzsignals auf den

Leitungen wird eine Verbesserung der Peripherieschaltungen des Speichers erreicht, die eine wesentliche Erhöhung der Schreibgeschwindigkeit, eine wesentliche Reduzierung des Leistungsverbrauchs und eine störungsfreie Abfrage ermöglichen.

Die gezeigte, als Leseverstärker dienende Verriegelungsschaltung ist wesentlich empfindlicher als die bisherigen Verriegelungsschaltungen, indem sie auch Differenzspannungen von einem Volt und darunter wahrnehmen kann, währenddem die bisher bekannten Verriegelungsschaltungen, die nicht aus Feldeffekttransistoren vom Verarmungstyp und vom Anreicherungstyp aufgebaut waren, nur Differenzspannungen bis ca. 3 Volt auf den Bitleitungen mit Sicherheit wahrnehmen und verstärken konnten. Durch die Verwendung der

zwei Transistoren vom Verarmungstyp innerhalb der Verriegelungsschaltung ist es möglich, die Bitleitungen bis + V vorzuladen, ohne eine plötzliche Schwellenwertabsenkung. Die bisher bekanntgewordenen Abfühlschaltungen entladen die Bitleitungen, wenn die

Abfühlung erfolgt. Die einzige Kopplung zwischen der Verriegelungsschaltung und der Bitleitung ist im Gegensatz bei der vorliegenden Erfindung nur das Gate eines Feldeffekttransistors, wodurch kein Gleichstrom im Gegensatz zu den bisher bekanntgewordenen Lösungen erforderlich ist.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden anschließend näher beschrieben. Es zeigt

F i g. 1 eine Schaltung einer Spalte eines mehrzelligen und mehrspaltigen Randomspeicherchips,

Fig.2 eine Schaltung eines Endverriegelungs- und Ausgabedatentreibers eines mehrspaltigen und mehrzelligen Randomspeicherchips,

F i g. 3 idealisierte Signale zur Erklärung des Lesezyklus des mehrzelligen und mehrspaltigen Randomspeicherchips,

Fi g. 4 idealisierte Signale zur Erklärung des Schreibzyklus des mehrspaltigen und mehrzelligen Randomspeicherchips,
Fig. 5a eine Schaltung einer Speicherzelle,

F i g. 5b eine Schaltung einer weiteren Speicherzelle

und

F i g. 6 eine Schaltung eines mehrspaltigen mehrzelligen Randomspeicherchips.

In Fig. 1 ist die Schaltung einer Spalte eines m Spalten und η Zeilen umfassenden Randomspeichers gezeigt. Ein FET vom N-Kanal-Verarmungstyp 7Ί ist mit seiner Senke an ein positives Potential + V zwischen

5 und 15 V angeschlossen. Ein Ende der linken Bit-Abfrageleitung BSL1 ist mit der Quelle von 71 verbunden. Das andere Ende der Bitabfrageleitung BSL1 ist an die Senke des FET Γ10 vom N-Kanal-Anreicherungstyp angeschlossen. Der FET T2 vom N-Kanal-Verarmungstyp ist mit seiner Senke an das positive Potential + V gelegt Ein Ende der rechten Bitabfrageleitung BSRi ist mit der Quelle von T2 verbunden. Das andere Ende der Bitabfragele'itung BSR1 ist an die Senke des FET Ti 1 vom N-Kanal-Anreicherungstyp angeschlossen. Die Quelle des FET TiO und die Quelle des FET TU sind gemeinsam an die Senke des FET 712 vom N-Kanal-Anreicherungstyp angeschlossen. Die Quelle des 712 ist mit der Senke des FET 713 vom N-Kanal-Anreicherungstyp verbunden. Die Quelle von 713 ist mit einer Potentialquelle (Erde) verbunden. Die Steuerelektroden von 7*1 und 7*2 sind zum Empfang eines Signals L zusammengeschaltet Die Steuerelektrode von 7Ί0 dient zum En;pfang eines Signals D. Die Steuerelektrode von 7*11 dient zum Empfang eines Signals D. Die Signale D und D, nachfolgend als Datensignale bezeichnet sind logische Komplemente. Die Steuerelektrode von Γ12 dient zum Empfang eines Signals Cl. Die Steuerelektrode von T13 empfängt ein Signal W.

Nach Darstellung in F i g. 1 liegen η Speicherzellen zwischen der Bitleitung BSL1 und der Bitleitung BSR 1. Mit jeder Speicherzelle ist eine diskrete Wortleitung verbunden. Die Anzahl η von Speicherzellen, die an ein Paar Bitleitungen angeschlossen sein kann, kann sich je nach der Schaltungskonstruktion ändern. Im Ausfuhrungsbeispiel ist π=32, in Fig. 1 sind jedoch der Klarheit halber nur vier der 32 Speicherzellen gezeigt nämlich die Speicherzellen 1,2... η — 1 und η zusammen mit den entsprechenden Wortleitungen WL1, IVL 2 ... WLn-1, WLn. Jede dieser η Speicherzellen kann von dem in F i g. 5A gezeigten und allgemein bekannten Typ sein, der im einzelnen beschrieben in den US-Patentschriften Nr. 37 95 859 und 37 98 621 ist. Die Speicherzellen können aber auch von dem in Fig.5b gezeigten Typ sein, der ebenso bekannt ist und genauer beschrieben in der US-Patentschrift Nr. 36 85 027 ist.

Aus F i g. 1 ist zu ersehen, daß eine Abfrageverriegelungsschaltung aus den FETs 7"3, 7*4, 7*5, 7*6, 77, 78 und 79 zwischen die Bitleitung BSL 1 und die Bitleitung BSR 1 geschaltet ist. Die Transistoren 73 und 74 sind vom N-Kanal-Verarmungstyp. Die Transistoren 75, 76, 77, 78 und 79 sind vom N-Kanal-Anreicherungstyp. Nach Darstellung in F i g. 1 ist verbunden: die Senke von 73 mit einem positiven Potential + V; die Quelle von 73 zusammen mit der Senke von 75, den Steuerelektroden von 73 und 76 und dem ersten der beiden Verriegelungsausgänge, nämlich SL 1; die Quelle von 75 ist verbunden mit der Senke von 77, die Quelle von 77 mit der Senke von 79; die Quelle von 79 ist mit dem Referenzpotential (Erde) verbunden; die Senke von 74 mit dem positiven Potential + V; die Quelle von 74 ist zusammengeschaltet mit der Senke von 76, den Steuerelektroden von 74 und 75 und dem zweiten der beiden Verriegelungsausgänge, nämlich SR t; die Quelle von 76 ist angeschlossen an die Senke von 78; die Quelle von 78 ist verbunden mit der Senke von 79; die Steuerelektrode von 77 ist an die Bitleitung BSL 1 und die Steuerelektrode von 78 an die Bitleitung BSR 1 angeschlossen. Der erste Abfrageverriegelungsausgang SL1 wird abgenommen vom Knotenpunkt SL, und der zweite Abfrageverriegelungsausgang wird abgenommen vom Knotenpunkt SR.

Anschließend wird die Arbeitsweise des Speichers im Zusammenhang mit den F i g. 1,3 und 4 beschrieben. Die Fig.3 und 4 zeigen die Taktimpulse für Lese- bzw. Schreiboperationen. Die in Fig.3 gezeigten Impulse werden zur Erklärung des Lesens einer binären Eins aus der Speicherzelle 1 in F i g. 1 herangezogen. Mit den in Fig.4 gezeigten Impulsen wird das Schreiben einer binären Eins in die Speicherzelle 2 der F i g. 1 erklärt

Der Impuls R wird an die Steuerelektroden der FETs 71 und 72 vom Verarmungstyp angelegt Der Ä-Impuls ist normalerweise hoch, und somit sind die FETs 71 und 72 eingeschaltet Die Bitleitungen BSLi und BSRi sind somit normalerweise auf + V.

Für eine Lese- oder Schreiboperation fällt der Ä-Impuls jetzt auf OV ab. Dadurch leiten die FETs 71 und 72 nicht mehr, da die Steuerelektroden bezogen auf die Quellen negativer sind als die Schwellenwertspannung der Elemente. Das bleibt gültig, bis die Bitleitungen BSL1 und BSR1 auf ungefähr 2 V abfallen (wobei Schwellenwerte von — 2 V für die FETs vom Verarmungstyp angenommen werden). Für eine Leseoperation bleibt der Impuls W niedrig und somit 713 ausgeschaltet Wenn 713 ausgeschaltet ist, können die FETs 710 bis 713 ignoriert werden. Die Operationsfolge für einen Lesezyklus wird nachfolgend beschrieben. Zuerst fällt der /«!-Impuls auf 0, und entweder gleichzeitig oder mit einer gewissen Verzögerung wird eine Zelle auf jedem Bitleitungspaar durch die Wortleitung eingeschaltet. In diesem Beispiel in F i g. 1 ist die Speicherzelle 1 zwischen die Bitleitungen BSL1 und BSR 1 und die Wortleitung 1 gelegt Dadurch fängt das Potential auf einer Bitleitung an, sich nach 0 V zu entladen. In diesem Beispiel ist es die linke Bitleitung BSL1 gemäß Darstellung in Fig.3, deren Potential nach OV hin abnimmt Dadurch wird die Spannung zwischen Quelle und Steuerelektrode des FET 77 reduziert, die Spannung zwischen Steuerelektrode und Quelle für 78 bleibt jedoch unverändert Der Impuls L bleibt während dieser Zeit niedrig (siehe F i g. 3), und

to somit fließt kein Strom in 77 oder 78. In den Transistoren 75 und 76 fließt zu dieser Zeit auch kein Strom, an jedem liegt jedoch an der Steuerelektrode über die Transistoren 74 bzw. 73 ein Potential + Van.

Die Abfrageverriegelungsschaltung wird verriegelt, indem man das Potential an der Steuerelektrode des Transistors 79 hochbringt (siehe F i g. 1 und 3). Das erfolgt über den L-Impuls. Dadurch fällt die Spannung am Knotenpunkt A (Fig. 1) ab und schaltet die Transistoren 78 und 76 ein. Der Transistor 77 bleibt

so ausgeschaltet oder wenigstens weniger leitend aufgrund seiner im Vergleich zu 78 kleinen Spannung zwischen Steuerelektrode und Quelle. Dadurch entlädt sich der Knotenpunkt SR schneller als der Knotenpunkt SL Die regenerative Art der Verriegelung veranlaßt SR zum weiteren Abfall bis ungefähr 0 V, während der Knotenpunkt SL auf + V zurückkehrt. Nach Darstellung in F i g. 3 gleitet also das Potential am Knotenpunkt SL nur geringfügig.

Eine Differentialspannung von annähernd 0,6 Volt reicht aus, um bei Betrachtung einer typischen Operation die Abfrageverriegelungsschaltung zu verriegeln. Die Abfrageverriegelungsschaltung ist von den Bitieitungen effektiv isoliert, und daher können diese für den nächsten Lesezyklus vorbereitet werden, ohne daß die Verriegelungsdaten zerstört werden.

Mit Hilfe der Transistoren 710 bis 713 werden Daten in eine der Zellen auf dem gewählten Bitleitungspaar geschrieben. Die einschreibende

Speicherzelle wird bestimmt durch die Zeilen- und Spalteneingänge. Zu schreibende Daten werden in echter und in komplementärer Form an die Steuerelektroden der Transistoren 710 und TU gegeben. Siehe hierzu die Impulse D und D, wobei D das Komplement von D in F i g. 4 ist. 712 ist nur für die gewählte Spalte eingeschaltet entsprechend der Bestimmung durch die Adreßeingänge. Im Beispiel der Arbeitsweise der in Fig. 1 gezeigten Struktur wird auf das Signal Cl in Fig.4 Bezug genommen. Wenn W positiv wird fW-Impuls), wird in die gewählte Zelle auf der gewählten Spalte des_ Speichers mit den auf die Datenleitungen D und D gegebenen Daten eingeschrieben. Die impulse sind in Fig.4 zum Schreiben einer logischen Eins in die Speicherzelle 2 der Fig. 1 gezeichnet.

F i g. 2 zeigt den Datenausgangstreiber, die Ausgangsverriegelung und die Spaltenwahlschaltung.

Der Datenausgangstreiber besteht im wesentlichen aus den FETs 771 und T72 des Anreicherungstyps. Die Senke von Γ71 ist mit positivem Potential + V verbunden. Die Quelle von Γ71 ist an die Senke von Γ72 angeschlossen. Die Quelle von Γ72 ist mit Masse (Erde) verbunden. Die Steuerelektrode von 771 ist an den linken Ausgang (Knotenpunkt L 1) der Ausgangs-Verriegelungsschaltung angeschlossen. Die Steuerelektrode von Γ72 ist an den rechten Ausgang (Knotenpunkt R 1) der Ausgangsverriegelungsschaltung angeschlossen. Nach Darstellung in F i g. 6 ist der Datenausgangsanschluß gemeinsam verbunden mit der Quelle von Γ71 und der Senke von Γ72.

Die Ausgangsverriegelungsschaltung besteht im wesentlichen aus den FETs Γ23 und 724 vom Verarmungstyp und den FETs T25, Γ26, 727 und Γ28 vom Anreicherungstyp. Die Senke von 723 ist mit dem positiven Potential + V verbunden. Die Quelle von Γ23 ist gemeinsam (Knotenpunkt L 1) an die Steuerelektrode von Γ23, Γ26, die Senke von 7"25 und die Steuerelektrode von 7"71 des Datenausgangstreibers angeschlossen. Die Quelle von T25 ist mit der Senke ^o von 727 verbunden. Die Quelle von Γ27 ist an Referenzpotential (Erde) gelegt Die Senke von 724 ist mit dem positiven Potential + Vverbunden. Die Quelle von 724 ist gemeinsam (Knotenpunkt R1) an die Steuerelektrode von 724, 725, die Senke von Γ26 und die Steuerelektrode von 772 des Datenausgangstreibers angeschlossen. Die Quelle von 726 ist mit der Senke von 728 verbunden. Die Quelle von Γ28 ist an Referenzpotential (Erde) gelegt Die Steuerelektrode von 727 ist mit dem Knotenpunkt L der Spakenwahlschaltung verbunden. Die Steuerelektrode von 728 ist an den Knotenpunkt der Spaltenwahlschaltung angeschlossen.

Die Spaltenwahlschaltung besteht im wesentlichen aus den FETs 7"91 und 7~92 vom Verarmungstyp und den FETs 730 bis 730+ τη, 740 bis 740 + τη, 750 bis 750 + 777, 760 bis 760 + τη und 798 vom Anreicherungstyp. Die Senke von 791 ist verbunden mit dem positiven Potential + V. Die Quelle von 791 ist an den Knotenpunkt L angeschlossen. Die Steuerelektrode von &o 791 ist mit der Quelle von 791 verbunden. Die Senke von 792 ist an positives Potential + V gelegt Die Quelle von 792 ist mit dem Knotenpunkt R verbunden. Die Steuerelektrode von 792 ist an die Quelle von 792 angeschlossen. Die Senke eines jeden FETs 730 bis &⁵ 730 + 777 ist mit dem Knotenpunkt L verbunden. Die Quellen von 730 bis 730+777 sind entsprechend mit den Senken von 740 bis 740+ /n verbunden. Die Quellen von 740 bis 740 + m sind jeweils mit der Senke von 789 verbunden. Die Quelle von 789 ist an Referenzpotential (Erde) gelegt. Die Senke eines jeden FET 750 bis 750 + 777 ist mit dem Knotenpunkt R verbunden. Die Quellen von 750 bis 750 + m sind entsprechend mit den Senken von 760 bis 760 + 777 verbunden. Die Quellen von 760 bis 760 + n? sind jeweils mit der Senke von 789 verbunden.

Aus F i g. 2 ist zu ersehen, daß mit den FETs 730, 740, 750 und 760 die Spalte 1 eines Speichers mit m Spalten gewählt wird; mit den FETs 731, 741, 751 und 761, die nicht ausdrücklich dargestellt sind, wird die Spalte 2 eines Speichers mit m Spalten gewählt; mit den FETs 730 + /n-1, 740 + τη-L 750 +777-1 und 760 + 777-1, die nicht ausdrücklich dargestellt sind, wird die Spalte m-1 eines Speichers mit m Spalten gewählt und mit den FETs 730 + m, 740+ τη, 750 + τη und 760+ τη wird die Spalte /77 eines Speichers mit τη Spalten gewählt.

Aus den Fig. 1, 2 und 6 ist zu ersehen, daß die Abfühlverriegelungsausgänge SL 1 bis SLm (nämlich die linke Seite einer jeden Abfühlverriegelung eines 777-spaltigen Speichers) entsprechend mit den Steuerelektroden der FETs 740 bis 740 + τη verbunden sind. Entsprechend sind die Abfühlverriegelungsausgänge SR 1 und SRm (nämlich die rechte Seite einer jeden Abfühlverriegelung des /n-spaltigen Speichers) mit den Steuerelektroden der FETs 760 bis 760+ m verbunden. Die FETs 730 bis 730+ mund 750 bis 750+ τη werden entsprechend durch die Spaltenwahlimpulse Cl bis Cm gewählt, die von einer nichtdargestellten Spaltenwahlschaltung geliefert werden. Eine und nur eine die Signale Cl bis Cm führende Leitung führt während eines Lesezyklus ein hohes Signal.

Die Arbeitsweise der in F i g. 2 gezeigten Schaltung, nämlich die Wahl der Spalte 1 eines m- spaltigen Speichers, wird anschließend im Zusammenhang mit Fig. 1 erklärt. Während des Lesezyklus ist der Impuls C1 hoch. Dadurch wird während des Lesezyklus einer der Transistoren 730, 740, 750 oder 760 eingeschaltet oder vorbereitet. Die Steuerelektroden der Transistoren 730 und 740 werden entsprechend vorbereitet, während nur die Steuerelektrode von 740 oder diejenige von 760 vorbereitet wird. Zur Erklärung sei angenommen, daß der Zustand der Abfühlverriegelung der Spalte 1 des Speichers so ist, daß die Steuerelektroden von 730 und 740 vorbereitet wurden. Wenn jetzt der Impuls L an der Elektrode von 789 hoch geht, schalten die Transistoren 789, 730 und 740 ein. Der Knotenpunkt L entlädt sich weiter von seinem Wert + V zu einem Wert in der Nähe von 0 V. Dadurch wird 727 abgeschaltet, und der linke Verriegelungsausgang der Ausgabeverriegelung (Knotenpunkt L1) geht hoch, und der rechte Verriegelungsausgang (Knotenpunkt R 1) sinkt ab. Wenn der Impuls L auf 0 V zurückkehrt, kehrt der Knotenpunkt L auf + V zurück, und die in die letzte Verriegelung geschriebenen Daten bleiben erhalten.

771 und 772 sind die Treibertiansistoren außerhalb des Chips. Die Steuerelektrode von 771 wird durch den linken Verriegelungsausgang der Ausgabeverriegelung (Knotenpunkt Ll) getrieben. Die Steuerelektrode von 772 wird durch den rechten Verriegelungsausgang der Ausgangsverriegelung (Knotenpunkt R1) getrieben. Wenn der linke Verriegelungsausgang (Knotenpunkt L 1) ansteigt, steigt auch der Pegel des Chipdatenausganges an (DatenausgangsanschluB, F i g. 2). Wenn der rechte Verriegelungsausgang (Knotenpunkt Ri) an-

steigt, füllt der Chipdatenausgang ab. Dann wird nämlich T72 eingeschaltet, wenn der Knotenpunkt R 1 ansteigt und ausgeschaltet, wenn die Spannung dort ab IaIlU
Mit einem ni spaltigen Speicher können natürlich

mehrere Ausgangsverriegelungsschaltungen verbunden werden, wodurch ein binäres Wort mit bis zu m binären Informationsbits gleichzeitig aus dem Speicher gelesen und entsprechend auch in den Speicher geschrieben werden kann.

Hierzu 5 Blatt Zeichnungen

Claims (1)

1. Patentanspruch:

   Speicher mit in einer Matrix angeordneten Speicherzellen aus Feldeffekttransistoren, Peripherieschaltkreisen sowie als Abfühlverstärker dienenden Verriegelungsschaltungen, Lese/Schreib-Steuerschaltungen und -Treibern, die alle gemeinsam auf einem Halbleiterplättchen angeordnet sind, wobei die Abfrageverriegelungsschaltung zwischen den Bitleitungen angeordnet ist und aus einem ersten Paar von kreuzgekoppelten N-Kanal-Feldeffekt-Schalitransistoren sowie einem zweiten Paar von Feldeffekt-Schalttransistoren besteht, wobei diese Feldeffekttransistorpaare ein Flip-Flop bilden, dessen Knotenpunkte die Signalausgänge sind und — neben der Leitend/Sperr-Steuerung der Transistoren des ersten Paares von Schalttransistoren — auch zur entsprechenden Steuerung der Transistoren des zweiten Paares von Schalttransistoren herangezogen sind, dadurch gekennzeichnet, daß die Transistoren (TS, 7*6) des ersten Paares vom Anreicherungstyp, die Transistoren (T3, Γ4) des zweiten Paares vom Verarmungstyp sind, wobei letztere zudem N-Kanal-Leitfähigkeit besitzen, daß ferner ein Paar weiterer N-Kanal-Feldeffekttransistoren (Tl, TS) vom Anreicherungstyp vorhanden sind, dessen Transistoren jeweils in Reihe zu den Transistoren (T5, T6) des ersten Paares geschaltet und an deren Gate-Elektroden die Bitleitungen (BSL 1, BSR 1) angeschlossen sind und daß die Steuerelektroden der Transistoren (T3, TA) des zweiten Paares jeweils mit dem dem jeweiligen Transistor (T3 bzw. Γ4) zugehörigen Knotenpunkt (SZ. bzw. SR)verbunden sind.