JPH02252194A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビット線を終端する可変抵抗手段が設けられた
スタティックＲＡＭ等の半導体メモリ装置に関する。

〔発明の概要〕

本発明は、ビット線を終端する可変抵抗手段が設けられ
た半導体メモリ装置において、読み出しの際のワード線
の選択と同時又はその前後に、その可変抵抗手段がその
前の状態よりも高抵抗に制御されることにより、そのア
クセスタイムの短縮化等を実現するものである。

〔従来の技術〕

一般に、スタティックＲＡＭは、一対のインバーター回
路によりメモリセルが構成され、そのメモリセルがマト
リクス状に配列される構造を有する。各メモリセルには
、データの書き込みと読み出しのために一対のビット線
が接続する。そして、一対のビット線に電位差を与えて
データの書き込みが行われ、ビット線対に現れる信号電
位差からデータの読み出、しが行われる。

第３図は、ビット線負荷を有したスタティックＲ，Ａ　
Ｍの例である。メモリセルは、ドライブトランジスタ１
０１，１０２と負荷抵抗１０３，１０４からなるフリッ
プフロップを有し、ゲート電極がワード線１０７である
アクセストランジスタ１０５．１０６を有している。こ
のアクセストランジスタ１０５，１０６は、フリップフ
ロップの各入出力ノードと一対のビット線１０８．１０
９の間のスイッチとして機能する。ビニノド線対１０８
゜１０９を終端するようにビット線負荷１１０，１１１
が設けられる。このようなビット線負荷１１０．１１１
を設けることで、ビット線１０８，１０９の電位を調製
し、所要の書き込みや読み出し動作が行われる。

また、他のスタティックＲＡＭでは、ビット線対を終端
する可変抵抗手段を設ける例も知られている。例えば特
公昭６０−４４７４７号公報には、読み出し時には書き
込み時よりもビット線の負荷を低抵抗とする技術が記載
されており、これによりライトリカハリイ時間を短縮で
きる。

〔発明が解決しようとする課題〕

ところが、第３図に示す例のスタティックＲＡＭや、上
記公報記載の技術では、その読み出し時において、ビッ
ト線負荷素子が低インピーダンスとなっている。通常、
読み出しの場合には、メモリセルのドライブトランジス
タ１０１，１０２の一方によって、ビット線対１０８，
１０９の対応する一方のレベルが高レベルから引き下げ
られる。

しかし、この時にビット線負荷素子が低インピーダンス
ならば、ビット線のレベルを下げ難くなり、ビット線の
振幅が開くのが遅くなる。その結果、読み出しのタイミ
ングが遅くなり、アクセスタイムを短縮できない。

そこで、本発明は上述の技術的な課題に鑑み、アクセス
タイムの短縮等を実現するような半導体メモリ装置の提
供を目的とする。

〔課題を解決するだめの手段〕

上述の目的を達成するため、本発明の半導体メモリ装置
は、ワード線と、ビット線対と、そのビット線対に接続
される複数のメモリセルと、上記ビット線を終端する可
変抵抗手段とを有している。

ここで、メモリセルは例えば７トリクス状とされ、ワー
ド線はそのメモリセルアレイの一行を選択するものであ
り、ビット線はワード線と略直交して各メモリセルとの
間でデータの送受を行う。メモリセルの構成は、例えば
フリップフロップを有する構成とすることができる。上
記可変抵抗手段としては、ｐＭＯ３ｌ−ランジスタ或い
はｎＭＯ３ｌ−ランジスタ等の可変抵抗素子と、その制
御手段によりでき、可変抵抗素子も単一の素子に限定さ
れず、複数の素子の組合せにかかる構成であっても良い
。

そして、本発明の半導体メモリ装置は、上記可変抵抗手
段が、読み出し時の上記ワード線の選択と同時又はその
前後に、その前の状態よりも高抵抗に制御されることを
特徴とする。上記ワード線の選択と同時とは、同じタイ
ミングであり、その前後とは、ビット線のレベル変動を
伴う動作において、許容される上記同じタイミングから
の時間的なずれの範囲を指す。高抵抗にする制御は、例
えばライトイネーブル信号やアドレス信号に基づいて行
うことができる。

なお、成るザイクル内において、ビット線対の間に十分
な振幅が得られ、センシング、ラッチ等の読み出し動作
が完了した時は、可変抵抗手段を再び低抵抗に戻して、
次のサイクルのためのプリチャージ、プルアップ用に用
いても良い。

〔作用〕

読み出し時において、ビット線のレベルは、可変抵抗手
段とメモリセルのアクセストランジスタのインピーダン
スの比によって定まる。そして、その可変抵抗手段を高
抵抗化することで、ビット線のレベルを小さな電流で変
動させることが可能となり、同じ電流ならば高速にビッ
ト線のレベルを変化させることが可能となる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例は、可変負荷手段としてビット線を終端するｐ
ＭＯｓ）ランジスタ１を設けたスタティックＲＡＭの例
である。

その構成は、７トリクス状に複数のメモリセル２０が配
列されており、各メモリセル２０は、通常のメモリセル
の構成を有し、一対のドライブトランジスタ２１２１と
、一対の抵抗負荷２２２２と、一対のアクセストランジ
スタ２３．２３を有している。すなわち、一対のドライ
ブＩ・ランジスタ２１，２１は各ソースに接地電圧ＧＮ
Ｄが供給され、互いのゲート−ドレイン間が接続されて
いる。一対の抵抗負荷２２．２２は電源電圧■ｃｃと各
ドライブトランジスタ２１．２１のドレインの間で接続
され、アクセストランジスタ２３゜２３はそのドレイン
とビット線１１．１２の間に設けられている。

ワード線Ｘ　ｉ　、　’Ｘ　ｉ　＋　１　＋・・・は、
マトリクス状のメモリセル２０の任意の一行を選択する
ように、図中横方向を長手方向として形成される。これ
らワード線Ｘよ、Ｘｉ＋１＋・・・は、各メモリセル２
０でアクセストランジスタ２３，２３のゲート電極とな
り、アクセストランジスタ２３．２３のオン、オフを制
御する。これらワード線Ｘ　ｉ＋　Ｘ　ｉ＋１＋・・・
は、図示を省略するが、アドレス信号に基づきローデコ
ーダが作動して選択動作が行われる。

各ビット線１１．１２は、各ワード線Ｘ、、Ｘ、。

・・・と略直交して形成され、一対のビット線１１゜１
２によって各メモリセル２０を挟み、メモリセル２０と
の間でデータの送受が行われる。これらビット線対１１
．１２は、列選択線Ｙ　；　Ｉ　Ｙ　ｊ　＋　１　＋・
・・をゲートとする列選択トランジスタ１７によって選
択されるようにされており、列選択線Ｙ、、Ｙｊ。

１、・・・には図示しないコラムデコーダより列選択信
号が供給される。

これらビット線対１１．１２はその列選択トランジスタ
１７を介してコモンデータ線対１３，１４に接続される
。そして、このコモンデータ線対１３．１４がセンスア
ンプ１５に接続され、センスアンプ１５の出力側にラッ
チ回路１６が接続される。センスアンプ１５は信号Φ２
により活性化され、読み出し時にコモンデータ線対１３
．１４の電位差を感知して出力信号を出す。その出力信
号は、信号Φ２の立ち下がりのタイミングでラッチ回路
１６によりラッチされ、読み出されるデータが確定する
。

そして、上記ビット線対１１．１２には、それらビット
線対１１．１２を終端するｐＭＯ３１〜ランジスタ１が
形成される。このｐＭＯｓ）ランジスタ１のソースには
電源電圧Ｖｃｃが与えられ、ドレインばビット線１１．
．１２となる。ｐＭＯ３＋−ランジスタ１のゲートには
共通にビット線負荷コントロール回路２からのインピー
ダンス制御信号が供給される。このビット線負荷コント
ロール回路２は、信号Φｌが立ち上がることにより、イ
ンピーダンス制御信号のレベルを高レベルにし、ｐＭＯ
３Ｉ−ランジスク１のインピーダンスを高くする。また
、このビット線負荷コントロール回路２は、信号Φ１が
立ち下がることにより、インピーダンス制御信号のレベ
ルを低レベルにし、ｐＭＯｓ　＋−ランジスタ１のイン
ピーダンスを低くする。

ここで、信号Φ１は、例えば図示しないアドレス遷移検
出回路（ＡＴＤ）等から供給されるものとされ、読み出
し時においては、各サイクルのワード線Ｘ１．・・・の
立ち上がりのタイミングに合わせてパルスが供給される
。

次に、このような構造の本実施例のスタティックＲＡＭ
の読み出し動作について、第２図を参照しながら説明す
る。

まず、図中時刻Ｌ０でアドレス信号（ａ）が変化したも
のとすると、各デコーダが作動し、時刻も。

で選択にかかるワード線Ｘ４．・・・のレベル（ｂ）が
低レベルから高レベルに変化する。また同時に、このワ
ード線Ｘ８．・・・の選択動作と同じタイミングで、信
号Φ１（図中（Ｃ））と信号Φ２（図中＠）が低レベル
から高レベルへと立ち上がる。信号Φ１の立ち上がりに
よって、信号Φｌが供給されている上記ビット線負荷コ
ントロール回路２が活性化され、インピーダンス制御信
号のレベルが高レベルにされる。すると、可変抵抗手段
であるｐＭＯＳトランジスタ１のインピーダンスは高く
なり、高抵抗化する。また、信号Φ２によりセンスアン
プ１５が作動し始める。

ワード線Ｘ　、、・・・のレベルが高レベルになるに従
って、選択にかかるメモリセル２０のドライブトランジ
スタ２１．２１の一方すなわち論理“０°゛側のドライ
ブトランジスタ２１が作動する。

このドライブトランジスタ２１の作動によって、アクセ
ストランジスタ２３を介してビット線１１１２の一方の
レベルが引き下げられる（図中（ｅ））ことになる。こ
の時、ビット線負荷コントロール回路２からのインピー
ダンス制御信号によりｐＭＯ３）ランジスタ１が高抵抗
化されている。このため、ビット線１１．１２の一方の
レベルは、高速に遷移し、ビット線対１１．１２の間の
読み出しに必要な電位差が速く得られることになる。

図中（ｅ）の破線ｉは、比較にために、ｐＭＯ３Ｉ−ラ
ンジスク１をローインピーダンス状態のままとした場合
のレベル変化を示す。従来例のように、ｐＭＯ３）ラン
ジスタ１をローインピーダンスにしている場合では、常
にビット線１１．１２が電源電圧Ｖｃｃ側に引っ張られ
、そのレベルの変化が遅くなるが、本実施例では図中（
ｅ）の実線のレベル変化となって高速なレベル変化が行
われる。

時刻ｔ２でセンシングが完了し、信号Φ２が立ち下がる
。この信号Φ２の立ち下がりでデータがラッチ回路１６
によりラッチされる。その結果、Ｉ１０線のレベルげ）
で示すように、出力データが確定する。

このようなデータの確定後、時刻ｔ３で信号Φｌが高レ
ベルから低レベルに変化する。すると、信号Φ１が供給
されるビット線負荷コントロール回路２からのインピー
ダンス制御信号が低レベルに変化し、ｐＭＯ３）ランジ
スタ１が低抵抗化する。このＰＭＯＳトランジスタ１の
低抵抗化によって、下げられていたビット線１１．１２
のレベル（ｅ）が時刻ｔ４から引き上げられることにな
る。

以下、次のサイクルに備えて、図示を省略するが、所要
のビット線、コモンデーク線のイコライズやプリチャー
ジが行われる。

このように本実施例のスタティックＲＡＭでは、読み出
しの際、ワード線Ｘｉ、・・・の選択と同時に、ｐＭＯ
Ｓトランジスタ１が高インピーダンス状態となり、セン
スアンプ１５．ラッチ回路１６等によるデータの確定後
、ｐＭＯ３）ランジスタ１が低インピーダンス状態にさ
れる。このため、選択にかかるメモリセル２０のドライ
ブトランジスタ２１が作動する時では、ｐＭＯ３＋・ラ
ンジスク１は高インピーダンス状態にあり、その結果、
ビット線のレベルの遷移は高速に行われることになる。

なお、本実施例では、可変抵抗手段をｐＭＯＳトランジ
スタＩとしたが、ｎＭＯ５）ランジスタで可変抵抗手段
を構成することも可能である。また、ｐＭＯＳトランジ
スタ１を高抵抗化するタイミングをワード線の選択と同
時としたが、これに限定されず、メモリセル２０のドラ
イブトランジスタ２１の作動のタイミングに合わせて前
後させることも可能である。また、可変抵抗手段を制御
するインピーダンス制御信号は高低の２値だけでなく、
徐々に変化させるような信号でも良い。

〔発明の効果〕

本発明の半導体メモリ装置は、その読み出し時に可変抵
抗手段の抵抗値がワード線の選択と同時又はその前後に
、その前の状態よりも高抵抗にされる。このためビット
線のレベルの遷移が高速に行われることなり、高速な読
み出し時間によって、アクセスタイムを短縮することが
実現される。

【図面の簡単な説明】

第１図は本発明の半導体メモリ装置の一例を示す回路図
、第２図はその読み出し時のタイミングチャート、第３
図は従来の半導体メモリ装置の一例の要部回路図である
。 １・・・ｐＭＯＳトランジスタ ２・・・ビット線負荷コントロール回路１１．１２・・
・ピント線 １５・・・センスアンプ １６・・・ラッチ回路 １７・・・列選択トランジスタ ２０・・・メモリセル ２１・・・ドライブトランジスタ ２２・・・抵抗負荷 ２３・・・アクセストランジスタ Ｘ　１＋　Ｘ　ｚ＋１＋・・・ワード線Ｖｃｃ・・・電
源電圧

Claims (1)

1. 【特許請求の範囲】 ワード線と、ビット線対と、そのビット線対に接続され
   る複数のメモリセルと、上記ビット線を終端する可変抵
   抗手段とを有する半導体メモリ装置において、 上記可変抵抗手段が、読み出し時の上記ワード線の選択
   と同時又はその前後に、その前の状態よりも高抵抗に制
   御されることを特徴とする半導体メモリ装置。