JPS6150279A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6150279A JPS6150279A JP59171940A JP17194084A JPS6150279A JP S6150279 A JPS6150279 A JP S6150279A JP 59171940 A JP59171940 A JP 59171940A JP 17194084 A JP17194084 A JP 17194084A JP S6150279 A JPS6150279 A JP S6150279A
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- Japan
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- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体メモリ装置に関するものである。
従来例の構成とその問題点
半導体メモリは、最近盤々大容量化の傾向にあり、その
動作時の消費電力は増加する方向にあるが消費電流の増
加は、素子の発熱、特性の劣化等をひき起こすため素子
特性の信頼性の向上のためこれを抑制することが１つの
課題となっている。
動作時の消費電力は増加する方向にあるが消費電流の増
加は、素子の発熱、特性の劣化等をひき起こすため素子
特性の信頼性の向上のためこれを抑制することが１つの
課題となっている。
半導体メモリにおいて、動作時において消費される電力
の主な要因の１つとして、ビット線のプリチャージに要
する動作電流がある。
の主な要因の１つとして、ビット線のプリチャージに要
する動作電流がある。
第１図に、従来の内部同期式の回路例を示す。
第２図には、第１図における各信号線の動作波形を示し
ている。第１図において、Ｘｌは選択されたワード線、
その電位をφＷ、”ＤＤは電源電位、Ｎ、・Ｎ２ハメモ
リセルのトランスファゲート、フリップフロップＦはメ
モリセルを構成するトランジスタ、φＰはプリチャージ
信号、φＳはセンスアンプ回路をコントロールする信号
である。この従来の内部同期式の回路は、プリチャージ
の際の電流低減のため、行アドレスの変化を検出して基
本クロックを生成させ、この信号よりプリチャージ信号
φＰをつくり一定期間のみビット線Ｂ−Ｈのプリチャー
ジを行なう方式をとる。
ている。第１図において、Ｘｌは選択されたワード線、
その電位をφＷ、”ＤＤは電源電位、Ｎ、・Ｎ２ハメモ
リセルのトランスファゲート、フリップフロップＦはメ
モリセルを構成するトランジスタ、φＰはプリチャージ
信号、φＳはセンスアンプ回路をコントロールする信号
である。この従来の内部同期式の回路は、プリチャージ
の際の電流低減のため、行アドレスの変化を検出して基
本クロックを生成させ、この信号よりプリチャージ信号
φＰをつくり一定期間のみビット線Ｂ−Ｈのプリチャー
ジを行なう方式をとる。
第２図かられかるように、行アドレスの変化に対するφ
Ｐ信４〕及びφＷ倍信号関係よりビット線のプリチ・１
・−ジｆ＝号φＰが°°Ｌ′°でプリチャージの期間に
φｗ１・１号が“Ｌ′″であることから、第１図のビッ
トｉのプリチャージ回路のｖＤＤよりメモリセルのトラ
ンスファゲートを通ってグランドに達する電流経路は遮
断される。プリチャージ完了後、φＷは°“Ｈ＋＋
となりワード線Ｘ１が選択された状態となりデータの読
み出し又は書き込み動作を行なう。
Ｐ信４〕及びφＷ倍信号関係よりビット線のプリチ・１
・−ジｆ＝号φＰが°°Ｌ′°でプリチャージの期間に
φｗ１・１号が“Ｌ′″であることから、第１図のビッ
トｉのプリチャージ回路のｖＤＤよりメモリセルのトラ
ンスファゲートを通ってグランドに達する電流経路は遮
断される。プリチャージ完了後、φＷは°“Ｈ＋＋
となりワード線Ｘ１が選択された状態となりデータの読
み出し又は書き込み動作を行なう。
このような回路では、第２図のφＷの信号波形かられか
るようにワード線Ｘ１が次のアドレスサイクルで別ワー
ド線が選択されない限りφＷけ“Ｈ＋＋の状態が継続し
常に選択されたままとなる。
るようにワード線Ｘ１が次のアドレスサイクルで別ワー
ド線が選択されない限りφＷけ“Ｈ＋＋の状態が継続し
常に選択されたままとなる。
この間、ビット線の電位差は時間とともにｖＤＤとＧＮ
Ｄ（接地電位）との差となる。
Ｄ（接地電位）との差となる。
ところで、ビット＠Ｂ：Ｂの電位差が大きいほどプリチ
ャージの際のビット線のチャージ量が太きくなし全体と
しての動作の遅延の要因としてアクセスタイムシて影響
を与える。これは、読み出しサイクル〈おけるセンスア
ンプの動作にかかわら１ ずプリチ・−ジ後
に別のワード線が選択されるまで、φＷが常に“Ｈ１１
状態でトランスファゲートのトランジスタＮＩ ＋ Ｎ
２がオン状態が継続されるためである。また一方、魯き
込みサイクルにおいても同様の動作状態となるため、こ
のような回路方式におい−Ｃは消費電流の増加及びデー
タのアクセスタイムの増大などの問題を持つことになる
。
ャージの際のビット線のチャージ量が太きくなし全体と
しての動作の遅延の要因としてアクセスタイムシて影響
を与える。これは、読み出しサイクル〈おけるセンスア
ンプの動作にかかわら１ ずプリチ・−ジ後
に別のワード線が選択されるまで、φＷが常に“Ｈ１１
状態でトランスファゲートのトランジスタＮＩ ＋ Ｎ
２がオン状態が継続されるためである。また一方、魯き
込みサイクルにおいても同様の動作状態となるため、こ
のような回路方式におい−Ｃは消費電流の増加及びデー
タのアクセスタイムの増大などの問題を持つことになる
。
発ヴ］の目的
不発ワ１は、スタティックＦＩＡＭの低消費電力化及び
アクセスタイムの高速化を実現できる半導体メモリを提
供することを目的とする。
アクセスタイムの高速化を実現できる半導体メモリを提
供することを目的とする。
発明の構成
本発明は、行アドレス入力または列アドレスのどちらか
少なくとも一方の入力信号の変化を検出して生成した信
号を用いて作った信号により、行デコーダの選択したワ
ード線の選択される期間を制御するワード線駆動の回路
を持つ構成にすることにより、半導体メモリの低消費電
力化及びアクセスタイムの高速化を可能とするものでら
る。
少なくとも一方の入力信号の変化を検出して生成した信
号を用いて作った信号により、行デコーダの選択したワ
ード線の選択される期間を制御するワード線駆動の回路
を持つ構成にすることにより、半導体メモリの低消費電
力化及びアクセスタイムの高速化を可能とするものでら
る。
実施例の説明
第３図は、本発明の第１の実施例の回路構成の全体図を
示し、第４図には実施例の具体的な回路の一例を示す。
示し、第４図には実施例の具体的な回路の一例を示す。
以下第３図に示す本発明の実施例の動作について、第Ｓ
図の動作波形を参照しながら説明する。
図の動作波形を参照しながら説明する。
本発明が従来例と異なる点は、行アドレス及び列アドレ
ス入力信号の変化を検出してそれぞれ独立に信号を発生
させ、それらに基づいて作られた信号φ１．φ２により
ワード線の駆動を必要かつ十分な時間だけ行なうことに
より制御することである。
ス入力信号の変化を検出してそれぞれ独立に信号を発生
させ、それらに基づいて作られた信号φ１．φ２により
ワード線の駆動を必要かつ十分な時間だけ行なうことに
より制御することである。
第３図において、Ｘｌ・Ｙｌは行及び列アドレスレコー
ダにより選択されたワード線・コラム線、φ、゛φ２は
、行アドレス及び列アドレスの変化を検出し生成した信
号によりワード線駆動用としてそれぞれ独立してアドレ
ス変化で発生する信号である。これらのφ１．φ２の信
号は、ワード線駆動回路に入力されワード線信号φＷを
制御する。つまり、行アドレスが変化し行デコーダによ
りワード線Ｘ１が選択された場合、従来ではワード線信
号φＷは通常選択された状態でその電位を゛Ｈ″′トシ
てメモリセルのトランスファゲートをオンさせたままで
あるが、この′Ｈ″の期間をφ１．φ２なる信号に基づ
き制御するように第３図に示すようなワード線駆動回路
を形成している。したがって、例えば、行アドレスが変
化せず列アドレスが変化した場合、またその逆の場合で
あってもそのサイクルでワード線信号軸は必要十分な期
間のみＩＩ ＨＩ＋状態となるよう制御される。
ダにより選択されたワード線・コラム線、φ、゛φ２は
、行アドレス及び列アドレスの変化を検出し生成した信
号によりワード線駆動用としてそれぞれ独立してアドレ
ス変化で発生する信号である。これらのφ１．φ２の信
号は、ワード線駆動回路に入力されワード線信号φＷを
制御する。つまり、行アドレスが変化し行デコーダによ
りワード線Ｘ１が選択された場合、従来ではワード線信
号φＷは通常選択された状態でその電位を゛Ｈ″′トシ
てメモリセルのトランスファゲートをオンさせたままで
あるが、この′Ｈ″の期間をφ１．φ２なる信号に基づ
き制御するように第３図に示すようなワード線駆動回路
を形成している。したがって、例えば、行アドレスが変
化せず列アドレスが変化した場合、またその逆の場合で
あってもそのサイクルでワード線信号軸は必要十分な期
間のみＩＩ ＨＩ＋状態となるよう制御される。
ワードｆｌｊ）！−駆動回路の一例を、第４図中の鎖線
の中の回（ＪＩＳに示している。この回路図かられかる
二うに、ワード線Ｘ１が選択され、図中のＨＯＲゲート
の出力が“Ｈ＋＋となっても、φ、また）；φ２の′８
号が“Ｌ ”となる期間でしかワード線信号φｗｖ電位
は“ＩＩ′″とならないことがわかる。
の中の回（ＪＩＳに示している。この回路図かられかる
二うに、ワード線Ｘ１が選択され、図中のＨＯＲゲート
の出力が“Ｈ＋＋となっても、φ、また）；φ２の′８
号が“Ｌ ”となる期間でしかワード線信号φｗｖ電位
は“ＩＩ′″とならないことがわかる。
そこで、第５（２）の各信号波形図を用いて、第３図の
回路動作を説明する。
回路動作を説明する。
説明を容易にするため読み出しサイクルとする。
まず、第６図の第１サイクルにおいて行アドレスＸ１
□列アドレスＹ１ が選択されると、ワード線Ｘ１及
びコラム線Ｙ１ がＨ″となる。これらの行・列アドレ
スの変化に伴なって、プリチャージ信号（ｋＰが発生し
ビット線のプリチャージが行なわれ、同１（１にφ７．
φ２のワードρ衾、駆動の信号が生成される。そして、
第５図）て示しているように、プリチャージ後、φ１．
φ２の信号電位は“Ｌ ＋＋となりワード線が初めて確
定しφＷがＨ１１となる。つまり、第３図で示したよう
：Ｃ、ワード、＜３Ａ Ｘ １ が“Ｈ”″になっても
少なくともφ、及びφ２のどちらか一方がＬ°″になら
なければ、φＷの電位は“Ｈｏ”）でならず“Ｌ ＋＋
のま１でメモリセルのトランスフ１ゲートはオンしない
。次に、このサイクルでφ７．φ２の信号によりφＷの
信号は一定期間“Ｈ″状態その後°“Ｌ ＋＋となる。
□列アドレスＹ１ が選択されると、ワード線Ｘ１及
びコラム線Ｙ１ がＨ″となる。これらの行・列アドレ
スの変化に伴なって、プリチャージ信号（ｋＰが発生し
ビット線のプリチャージが行なわれ、同１（１にφ７．
φ２のワードρ衾、駆動の信号が生成される。そして、
第５図）て示しているように、プリチャージ後、φ１．
φ２の信号電位は“Ｌ ＋＋となりワード線が初めて確
定しφＷがＨ１１となる。つまり、第３図で示したよう
：Ｃ、ワード、＜３Ａ Ｘ １ が“Ｈ”″になっても
少なくともφ、及びφ２のどちらか一方がＬ°″になら
なければ、φＷの電位は“Ｈｏ”）でならず“Ｌ ＋＋
のま１でメモリセルのトランスフ１ゲートはオンしない
。次に、このサイクルでφ７．φ２の信号によりφＷの
信号は一定期間“Ｈ″状態その後°“Ｌ ＋＋となる。
このφ４．φ２の信号に制御された軸のＨ＋＋となる期
間は、メモリセルのデータがビット線の電位差として現
われその後センスアンプによって十分大きな電位差まで
増幅するのに必要かつ十分な時間である。
間は、メモリセルのデータがビット線の電位差として現
われその後センスアンプによって十分大きな電位差まで
増幅するのに必要かつ十分な時間である。
第５図のセンスアンプ出力波形参照。その後φＷばＬ″
のままある一定時間を経て、第２の読み出しサイクルに
なる。
のままある一定時間を経て、第２の読み出しサイクルに
なる。
１ お２ ｆ （ｌ ｉｖＫ ｂｌｔ−、ア、お７
）’Ｌ／２ゆ８７．６化せず、列アドレスばＹｌからＹ
２に変化している。
）’Ｌ／２ゆ８７．６化せず、列アドレスばＹｌからＹ
２に変化している。
したがって、φ、の信号は変化せず°“Ｈ′″の状態の
ままでψ２のイ；；号は列アドレスの変化に伴なって第
５図に示すように、φＰの信号によるヒ諏ト綜のプリチ
ャージ１表再び゛°Ｌ゛状態になり、ワード刊！信月φ
ＷはＨ”となりワード線か再び選択状態で別のメモリセ
ルのデータが読み出され、φ２が”Ｈ″°とな抄φＷが
“Ｌ ＋＋となり、そのメモリセルは非選択状態となる
。このφＷの信号の制御は、φ２ によりこのサイクル
では行なっている。
ままでψ２のイ；；号は列アドレスの変化に伴なって第
５図に示すように、φＰの信号によるヒ諏ト綜のプリチ
ャージ１表再び゛°Ｌ゛状態になり、ワード刊！信月φ
ＷはＨ”となりワード線か再び選択状態で別のメモリセ
ルのデータが読み出され、φ２が”Ｈ″°とな抄φＷが
“Ｌ ＋＋となり、そのメモリセルは非選択状態となる
。このφＷの信号の制御は、φ２ によりこのサイクル
では行なっている。
第３サイクルにおける読み出し動作は、第５図に示すよ
うに行アドレスはＸｌからｘ２に変化し、列アドレスは
Ｙ２のまま変化しない場合となっている。したがって、
このサイクルにおいては、φＷ倍信号制御はφ、の信号
によって行なっている。
うに行アドレスはＸｌからｘ２に変化し、列アドレスは
Ｙ２のまま変化しない場合となっている。したがって、
このサイクルにおいては、φＷ倍信号制御はφ、の信号
によって行なっている。
このように、φ５．φ２の信号によりφＷの信号を制御
しデータの読み出しサイクルにおいて必要かつ十分な一
定期間のみワード線を選択することにより、ビット線Ｂ
−Ｂの電位波形は第５図の実線となり、一方次のサイク
ルでアドレスが変化するまで以前のワード線が選択され
たままの従来の回路でのビット線の電位波形は図中の鎖
線のようになる。したがって、本実施例の回路方式の結
果、従来の内部同期の回路方式に比べ消費電流を大幅に
低減させ、さらにビット線の電位振幅をより小さくする
ことにより、さらに高速のデータのアクセスを可能にす
るものである。
しデータの読み出しサイクルにおいて必要かつ十分な一
定期間のみワード線を選択することにより、ビット線Ｂ
−Ｂの電位波形は第５図の実線となり、一方次のサイク
ルでアドレスが変化するまで以前のワード線が選択され
たままの従来の回路でのビット線の電位波形は図中の鎖
線のようになる。したがって、本実施例の回路方式の結
果、従来の内部同期の回路方式に比べ消費電流を大幅に
低減させ、さらにビット線の電位振幅をより小さくする
ことにより、さらに高速のデータのアクセスを可能にす
るものである。
以上の説明において、読み出しサイクルのみで説明を行
なった。また本実施例において示したワード線、駆動の
信号φ１．φ２ば、第４図で示した回路溝成上そのレベ
ルが“Ｌ″′のときワード線が選択状態になるが、必ず
しも“Ｌ″ルベル選択を限定するものではなく、これと
同様な動作をする他の回路でよいことは言うまでもない
。
なった。また本実施例において示したワード線、駆動の
信号φ１．φ２ば、第４図で示した回路溝成上そのレベ
ルが“Ｌ″′のときワード線が選択状態になるが、必ず
しも“Ｌ″ルベル選択を限定するものではなく、これと
同様な動作をする他の回路でよいことは言うまでもない
。
またプリチャージ方式についても特に限定するものでは
ない。
ない。
発明の効果
以上のように、本発明は行アドレス又は列アドレスの入
力信号の変化を検出して生成された信号の少なくとも一
方の信号を用いてワード線の駆動を制御することにより
、ビット線の論理振幅を稲小し、ピノＦ ４（Ｊの電荷
の充放電ンζよる過渡電流を減少させることができるこ
とにより、半導体メモリを低消費電力でしかも高速のア
クセスを可能なものとする効果を有する。
力信号の変化を検出して生成された信号の少なくとも一
方の信号を用いてワード線の駆動を制御することにより
、ビット線の論理振幅を稲小し、ピノＦ ４（Ｊの電荷
の充放電ンζよる過渡電流を減少させることができるこ
とにより、半導体メモリを低消費電力でしかも高速のア
クセスを可能なものとする効果を有する。
第１図は従来の内部同期式回路の半導体メモリの回路図
、第２図は第１図の信号の動作波形を示す図、第３図は
本発明の半導体メモリの実施例の回路構成図、第４図は
第３図のワード線駆動回路の１例の回路図、第５図は第
３図の主要な電位波形を示す図である。 Ｘｌ・Ｘ２・Ｙｌ・Ｙ２・・・・・・選択されたワード
線及びコラム線、φＷ ・・・ワード線信号電位、ｖＤ
Ｄ ・・・電源電位、ＧＮＤ・・・接地電位、φ、・・
・・・行アドレス入力信号の変化を検出して生成したワ
ード線駆動用信号、φ２・・・・・・列アドレス入力信
号の変化を検出して生成したワード線駆動用信号、Ｐ。 〜Ｐ６・・・・・・ＰｆヤンネルＭＯ８）ランジスタ、
Ｎ、〜Ｎ７・・・・・ＮチャンネルＭＯ３）ランジスタ
、φＰ・・・・ビット線のプリチャージ信号、φＢ・φ
Ｂ・−・・ビット線の電位。 第１図 第２図 第４図
、第２図は第１図の信号の動作波形を示す図、第３図は
本発明の半導体メモリの実施例の回路構成図、第４図は
第３図のワード線駆動回路の１例の回路図、第５図は第
３図の主要な電位波形を示す図である。 Ｘｌ・Ｘ２・Ｙｌ・Ｙ２・・・・・・選択されたワード
線及びコラム線、φＷ ・・・ワード線信号電位、ｖＤ
Ｄ ・・・電源電位、ＧＮＤ・・・接地電位、φ、・・
・・・行アドレス入力信号の変化を検出して生成したワ
ード線駆動用信号、φ２・・・・・・列アドレス入力信
号の変化を検出して生成したワード線駆動用信号、Ｐ。 〜Ｐ６・・・・・・ＰｆヤンネルＭＯ８）ランジスタ、
Ｎ、〜Ｎ７・・・・・ＮチャンネルＭＯ３）ランジスタ
、φＰ・・・・ビット線のプリチャージ信号、φＢ・φ
Ｂ・−・・ビット線の電位。 第１図 第２図 第４図
Claims (1)
- 行アドレス又は列アドレス入力信号の少なくとも１つ
の信号の変化を検出してアドレス変化信号を生成し、前
記アドレス変化信号により作つたワード線駆動用信号を
用い行デコーダにより選択されたワード線の有効となる
期間を制御することを特徴とする半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171940A JPS6150279A (ja) | 1984-08-18 | 1984-08-18 | 半導体メモリ |
| US06/739,875 US4712194A (en) | 1984-06-08 | 1985-05-31 | Static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171940A JPS6150279A (ja) | 1984-08-18 | 1984-08-18 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6150279A true JPS6150279A (ja) | 1986-03-12 |
Family
ID=15932630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171940A Pending JPS6150279A (ja) | 1984-06-08 | 1984-08-18 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150279A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63300494A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | ランダム・アクセス・メモリ |
| JPS6484491A (en) * | 1987-09-25 | 1989-03-29 | Seiko Epson Corp | Semiconductor memory |
| JPH01176393A (ja) * | 1987-12-29 | 1989-07-12 | Sony Corp | メモリ装置 |
| JPH02252194A (ja) * | 1989-03-25 | 1990-10-09 | Sony Corp | 半導体メモリ装置 |
| US7968110B2 (en) | 1992-02-11 | 2011-06-28 | Merz Aesthetics, Inc. | Tissue augmentation material and method |
-
1984
- 1984-08-18 JP JP59171940A patent/JPS6150279A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63300494A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | ランダム・アクセス・メモリ |
| JPS6484491A (en) * | 1987-09-25 | 1989-03-29 | Seiko Epson Corp | Semiconductor memory |
| JPH01176393A (ja) * | 1987-12-29 | 1989-07-12 | Sony Corp | メモリ装置 |
| JPH02252194A (ja) * | 1989-03-25 | 1990-10-09 | Sony Corp | 半導体メモリ装置 |
| US7968110B2 (en) | 1992-02-11 | 2011-06-28 | Merz Aesthetics, Inc. | Tissue augmentation material and method |
| US8067027B2 (en) | 1992-02-11 | 2011-11-29 | Merz Aesthetics, Inc. | Tissue augmentation material and method |
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