JPH01176393A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH01176393A JPH01176393A JP62335307A JP33530787A JPH01176393A JP H01176393 A JPH01176393 A JP H01176393A JP 62335307 A JP62335307 A JP 62335307A JP 33530787 A JP33530787 A JP 33530787A JP H01176393 A JPH01176393 A JP H01176393A
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- 230000007704 transition Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はいわゆるビット線負荷回路を有したＳＲＡＭ等
のメモリ装でに関する。
のメモリ装でに関する。
本発明は、ビット線とそのビット線を終端する負荷素子
が設けられるメモリ装置において、その負荷素子をＭＩ
Ｓトランジスタで形成し、少な（とも読み出しの際のワ
ード線の選択と同時著しくは直前に、パルスの印加によ
って上記ＭＩＳトランジスタを所定期間オフ状態とする
ことにより、ビット線の電位変化の高速化を実現するも
のである。
が設けられるメモリ装置において、その負荷素子をＭＩ
Ｓトランジスタで形成し、少な（とも読み出しの際のワ
ード線の選択と同時著しくは直前に、パルスの印加によ
って上記ＭＩＳトランジスタを所定期間オフ状態とする
ことにより、ビット線の電位変化の高速化を実現するも
のである。
メモリセルの駆動トランジスタの駆動によって、ピント
線（データ線）の電（番が変化するＳＲＡＭ（スタティ
ックＲＡＭ）においては、メモリセルの選択時にビット
線が接続した時のデータ破壊を防止するための負荷回路
が設けられている。
線（データ線）の電（番が変化するＳＲＡＭ（スタティ
ックＲＡＭ）においては、メモリセルの選択時にビット
線が接続した時のデータ破壊を防止するための負荷回路
が設けられている。
第５図は、このような負荷回路を有したＳＲＡＭの要部
を示し、一対のビット線ＢＬ、ＢＬには、それぞれ選択
トランジスタ５２．５３を介してメモリセル５１が接続
している。これら選択トランジスタ５２．５３のゲート
にはワードｖＡＷＬが接続される。そして、各ビット線
ＢＬ、ＢＬの終端部には、ゲートに接地電圧ＧＮＤが供
給される２ＭＯ３トランジスタ５４，５５が設けられて
おり、これら２ＭＯ３トランジスタ５４．５５を用いて
ビット線負荷回路が構成される。
を示し、一対のビット線ＢＬ、ＢＬには、それぞれ選択
トランジスタ５２．５３を介してメモリセル５１が接続
している。これら選択トランジスタ５２．５３のゲート
にはワードｖＡＷＬが接続される。そして、各ビット線
ＢＬ、ＢＬの終端部には、ゲートに接地電圧ＧＮＤが供
給される２ＭＯ３トランジスタ５４，５５が設けられて
おり、これら２ＭＯ３トランジスタ５４．５５を用いて
ビット線負荷回路が構成される。
第６図は、そのＳＲＡＭの読み出し時の波形図であり、
この第６図に示すように、ｔｏで所定のアドレス信号の
データが供給される０次に、ロウデコーダーの動作によ
って、選択されたワード線ＷＬの電位が上昇する。この
間の時間ｔはｔｌである。そのワード″ｇＡＷＬ、の電
位の上昇によって、上記選択トランジスタ５２．５３が
オン状態になり、メモリセル５１の駆動トランジスタに
よって、ｌｅ一対のビット線ＢＬ、ＢＬの一方が低レベ
ル側に引っ張られる。そして、両ビット線の電位差を利
用して読み出し等が行われることになる。
この第６図に示すように、ｔｏで所定のアドレス信号の
データが供給される０次に、ロウデコーダーの動作によ
って、選択されたワード線ＷＬの電位が上昇する。この
間の時間ｔはｔｌである。そのワード″ｇＡＷＬ、の電
位の上昇によって、上記選択トランジスタ５２．５３が
オン状態になり、メモリセル５１の駆動トランジスタに
よって、ｌｅ一対のビット線ＢＬ、ＢＬの一方が低レベ
ル側に引っ張られる。そして、両ビット線の電位差を利
用して読み出し等が行われることになる。
また、ビット線負荷回路の負荷素子のインピーダンスを
書き込み時と読み出し時で変化させ、読み出しにインピ
ーダンスを小さくする技術も知られており、例えば特公
昭６０−４４７４７号公報にその記載がある。
書き込み時と読み出し時で変化させ、読み出しにインピ
ーダンスを小さくする技術も知られており、例えば特公
昭６０−４４７４７号公報にその記載がある。
〔発明が解決しようとする問題点〕
ところが、第５図に示したようなビット線負荷回路を有
するメモリ装置では、その読み出し時に、上記ＰＭＯ３
トランジスタ５４．５５は常にオン状態とされている。
するメモリ装置では、その読み出し時に、上記ＰＭＯ３
トランジスタ５４．５５は常にオン状態とされている。
このため、それら２ＭＯ３トランジスタ５４，５５．ビ
ット線ＢＬ、ＢＬ及びメモリセル５１の間で直流の電流
経路が形成される。すなわち、メモリセル５１の駆動ト
ランジスタの一方でと、ト線の一方の電位を下げようと
しても、次々と２ＭＯ３）ランジスク５４若しくは２Ｍ
Ｏ３トランジスタ５５の一方から電流が供給されてしま
い、高速に一方のビット線の電位を下げることができな
い、従って、第６図に示すように、ビア）線ＢＬ、ＢＬ
Ｏ間に十分な信号電圧差が得られるまでの時間が艮（な
っていた。
ット線ＢＬ、ＢＬ及びメモリセル５１の間で直流の電流
経路が形成される。すなわち、メモリセル５１の駆動ト
ランジスタの一方でと、ト線の一方の電位を下げようと
しても、次々と２ＭＯ３）ランジスク５４若しくは２Ｍ
Ｏ３トランジスタ５５の一方から電流が供給されてしま
い、高速に一方のビット線の電位を下げることができな
い、従って、第６図に示すように、ビア）線ＢＬ、ＢＬ
Ｏ間に十分な信号電圧差が得られるまでの時間が艮（な
っていた。
また、上記公報記載の技術においても同様に、読み出し
時に負荷素子は定常的にローインピーダンス状態にある
。従って、同様に、ビット線の電位が変化するまでの時
間が長くなっていた。
時に負荷素子は定常的にローインピーダンス状態にある
。従って、同様に、ビット線の電位が変化するまでの時
間が長くなっていた。
そこで、本発明は上述の問題点に鑑み、読み出し時にお
いて、ビット線の電位を高速に変化させるようなメモリ
装置の提供を目的とする。
いて、ビット線の電位を高速に変化させるようなメモリ
装置の提供を目的とする。
本発明は、ビット線と、該ビット線を終端する負荷素子
とを含むメモリ装置において、上記負荷素子はＭｉｓ）
ランジスクで形成され、少なくとも読み出しの際、ワー
ド線が選択される直前またはワード線が選択されると同
時に、上記ＭＩＳトランジスタのゲートにパルスを印加
して該ＭＩＳトランジスタを所定期間オフ状態にするこ
とを特徴とするメモリ装置により上述の問題点を解決す
る。
とを含むメモリ装置において、上記負荷素子はＭｉｓ）
ランジスクで形成され、少なくとも読み出しの際、ワー
ド線が選択される直前またはワード線が選択されると同
時に、上記ＭＩＳトランジスタのゲートにパルスを印加
して該ＭＩＳトランジスタを所定期間オフ状態にするこ
とを特徴とするメモリ装置により上述の問題点を解決す
る。
少なくとも読み出しの際、ワード線が選択される直前ま
たはワード線が選択されると同時に、上記ＭＩＳトラン
ジスタのゲートにパルスを印加して該Ｍ Ｉ Ｓ トラ
ンジスタを所定期間オフ状態にすることにより、ワード
線が選択された時には、ビット線は浮遊状態にされる。
たはワード線が選択されると同時に、上記ＭＩＳトラン
ジスタのゲートにパルスを印加して該Ｍ Ｉ Ｓ トラ
ンジスタを所定期間オフ状態にすることにより、ワード
線が選択された時には、ビット線は浮遊状態にされる。
このため、ピッ１〜線の電位を高速に変化させて、信号
電位差を短時間で現すことが可能になる。
電位差を短時間で現すことが可能になる。
本発明の好適な実施例を図面を参照しながら説明する。
第１の実施例
本実施例のメモリ装置は、そのビット線負荷回路を構成
する負荷素子としＣのＭｉｓ）ランジスクが２ＭＯ３ト
ランジスタであるＳＩ？ＡＭの例である。また、本実施
例のメモリ装置は、パルスを印加するために、ＡＴＤ回
路（アドレス遷移検出回路）を用いている。
する負荷素子としＣのＭｉｓ）ランジスクが２ＭＯ３ト
ランジスタであるＳＩ？ＡＭの例である。また、本実施
例のメモリ装置は、パルスを印加するために、ＡＴＤ回
路（アドレス遷移検出回路）を用いている。
まず、その回路構成は、第１図に示すように、一対のビ
ット１ｉｌＢＬ、ＢＬが設けられ、これらの間には、メ
モリセル１０が設けられる。このメモリセル１０には上
記ビット線ＢＬ、ＢＬとの間でゲートがワード線ＷＬに
接続する選択トランジスタ１１．１２が設けられる。そ
して、各ビット線ＢＬ、Ｉ３Ｌの８８端部には、２ＭＯ
３トランジスタ１．２が設けられる。これら２ＭＯ３ｌ
−ランジスタ１．２の各ゲートはＡＴＤ回路３に接続す
る。
ット１ｉｌＢＬ、ＢＬが設けられ、これらの間には、メ
モリセル１０が設けられる。このメモリセル１０には上
記ビット線ＢＬ、ＢＬとの間でゲートがワード線ＷＬに
接続する選択トランジスタ１１．１２が設けられる。そ
して、各ビット線ＢＬ、Ｉ３Ｌの８８端部には、２ＭＯ
３トランジスタ１．２が設けられる。これら２ＭＯ３ｌ
−ランジスタ１．２の各ゲートはＡＴＤ回路３に接続す
る。
また、２ＭＯ３トランジスタ１，２のビット線のソース
側には電源電圧Ｖｃｃが供給される。なお、上記メモリ
セル１０は、上記ビット線ＢＬ、ＢＬの間で複数段けら
れ、ビット線も図示を省略するが、？５Ｈ３Ｆ列設けら
れているものとする。また、メモリセル１０は、完全Ｃ
ＭＯ３型、高抵抗負荷型。
側には電源電圧Ｖｃｃが供給される。なお、上記メモリ
セル１０は、上記ビット線ＢＬ、ＢＬの間で複数段けら
れ、ビット線も図示を省略するが、？５Ｈ３Ｆ列設けら
れているものとする。また、メモリセル１０は、完全Ｃ
ＭＯ３型、高抵抗負荷型。
デプリーション負荷型等を問わない。
ここで、ＡＴＤ回路３は、アドレス入力の遷移を検出し
て、所定のパルス信号ΦＡを発生させる回路であって、
本実施例では、特に各ビット線ＢＬ、ＢＬの負荷素子で
ある２ＭＯ３トランジスタ１．２のゲートへ、ワード線
が選択される直前またはワード線が選択されると同時に
、上記パルス信号４ｓ ｌ、を送ることができる。
て、所定のパルス信号ΦＡを発生させる回路であって、
本実施例では、特に各ビット線ＢＬ、ＢＬの負荷素子で
ある２ＭＯ３トランジスタ１．２のゲートへ、ワード線
が選択される直前またはワード線が選択されると同時に
、上記パルス信号４ｓ ｌ、を送ることができる。
次に、第２図を参照しながら、その回路の動作について
説明する。
説明する。
まず、時刻Ｌ０で、アドレス入力信号が遷移する。この
とき、ワード線ＷＬは未だ選択されておらず、従って、
選択トランジスタ１１．１２は共にオフ状態である。ま
た、へＴＤ＠路３からのパルス１３号ΦＡの電位レベル
は低レベルであり、２ＭＯ３トランジスタ１．２はロー
インピーダンス状態にある。また、ビット線ＢＬ、ＢＬ
の電位は、共に高レベル側のレベルとされている。
とき、ワード線ＷＬは未だ選択されておらず、従って、
選択トランジスタ１１．１２は共にオフ状態である。ま
た、へＴＤ＠路３からのパルス１３号ΦＡの電位レベル
は低レベルであり、２ＭＯ３トランジスタ１．２はロー
インピーダンス状態にある。また、ビット線ＢＬ、ＢＬ
の電位は、共に高レベル側のレベルとされている。
次に、時刻ｔ、でＡＴＤ回路３からのパルス信号（しＡ
が低レベルから高レベルに変化する。すなわち、ＡＴＤ
回路３では、アドレス人力信−号の遷移に基づいて、パ
ルス信号を発生させる。この時刻り、は１次のワード線
ＷＬの選択のタイミング（１−１１）の直前であり、或
いは選択と同時であっても良い、上記パルス（５号Φへ
が高レベルに遷移することにより、上記ＰＭＯ３）ラン
ジスク１．２はオフ状態にされる。このように、ＰＭＯ
Ｓトランジスタ１，２はオフ状態にされることで、上記
ビア）線ＢＬ、ＢＬは、電源電圧Ｖｃｅ側と切り離され
ることになり、浮遊（フローティング）状態にされる。
が低レベルから高レベルに変化する。すなわち、ＡＴＤ
回路３では、アドレス人力信−号の遷移に基づいて、パ
ルス信号を発生させる。この時刻り、は１次のワード線
ＷＬの選択のタイミング（１−１１）の直前であり、或
いは選択と同時であっても良い、上記パルス（５号Φへ
が高レベルに遷移することにより、上記ＰＭＯ３）ラン
ジスク１．２はオフ状態にされる。このように、ＰＭＯ
Ｓトランジスタ１，２はオフ状態にされることで、上記
ビア）線ＢＬ、ＢＬは、電源電圧Ｖｃｅ側と切り離され
ることになり、浮遊（フローティング）状態にされる。
続いて、時刻Ｌ□でワード線ＷＬが選択され、その選択
されたワードｌｎｊ Ｗ Ｌにかかる選択トランジスタ
１１．１２がオン状態に変化する。・すると、メモリセ
ル１０の駆動トランジスタの一方がビン））ＩＬ、ＢＬ
の一方の電位を下げるように駆動するが、そのビット綿
ＢＬ、ＢＬは既に浮遊状態にされており、駆動トランジ
スタからみてその負荷は軽くなることになる。従って、
２ＭＯ３）ランジスク１．２がオン状態とされる場合に
比較して、高速にビット線ＢＬ、ＢＬの一方の電位を下
げることができる。
されたワードｌｎｊ Ｗ Ｌにかかる選択トランジスタ
１１．１２がオン状態に変化する。・すると、メモリセ
ル１０の駆動トランジスタの一方がビン））ＩＬ、ＢＬ
の一方の電位を下げるように駆動するが、そのビット綿
ＢＬ、ＢＬは既に浮遊状態にされており、駆動トランジ
スタからみてその負荷は軽くなることになる。従って、
２ＭＯ３）ランジスク１．２がオン状態とされる場合に
比較して、高速にビット線ＢＬ、ＢＬの一方の電位を下
げることができる。
続いて、時刻ｔ、で上記パルス信号ΦＡが高しヘ）Ｌ／
から低レベルに変化する。すると、上記ＰＭＯＳトラン
ジスタ１．２は、再びローインピーダンス状態に戻り、
次の読み出しサイクルに影舌することもない。
から低レベルに変化する。すると、上記ＰＭＯＳトラン
ジスタ１．２は、再びローインピーダンス状態に戻り、
次の読み出しサイクルに影舌することもない。
このように、本実施例のメモリ装置では、ビット線ＢＬ
、ＢＬを上記パルス信号＋ＤＡによって、ワード線の選
択の直１１；Ｉ若しくは選択と同時に浮遊状態にしてい
るために、両ビット線の電位差を高速に現すことができ
、このため高速なデータの読み出しが可能となる。
、ＢＬを上記パルス信号＋ＤＡによって、ワード線の選
択の直１１；Ｉ若しくは選択と同時に浮遊状態にしてい
るために、両ビット線の電位差を高速に現すことができ
、このため高速なデータの読み出しが可能となる。
第２の実施例
本実施例のメモリ装置は、そのビット線負荷回路を構成
する負荷素子としてのＭ Ｉ Ｓ ｌ−ランジスタがＮ
ＭＯ３トランジスタであるＳＲＡＭの例である。
する負荷素子としてのＭ Ｉ Ｓ ｌ−ランジスタがＮ
ＭＯ３トランジスタであるＳＲＡＭの例である。
まず、その回路構成は、第３図に示すように、一対のビ
ット線ＢＬ、百での終端部に、負荷素子であるＮＭＯＳ
トランジスタ３１．３２が形成される。これらＮＭＯ３
トランジスタ３１，３２のゲートには、アドレス入力信
号の遷移によりパルス信号を発生させるＡＴＤ回路３３
からのパルス信号φＡ″が供給される。なお、他の構成
は第１の実施例と同様であり、筒車のため図中同じ引用
符号を用いて説明を省略する。
ット線ＢＬ、百での終端部に、負荷素子であるＮＭＯＳ
トランジスタ３１．３２が形成される。これらＮＭＯ３
トランジスタ３１，３２のゲートには、アドレス入力信
号の遷移によりパルス信号を発生させるＡＴＤ回路３３
からのパルス信号φＡ″が供給される。なお、他の構成
は第１の実施例と同様であり、筒車のため図中同じ引用
符号を用いて説明を省略する。
次に、本実施例のメモリ装置の動作について、第４図を
参照しながら説明する。
参照しながら説明する。
まず、時刻ｔ０で、アドレス入力信号が遷移する。この
とき、ワード線ＷＬは未だ選択されず、選択トランジス
タ１１．１２は共にオフ状態である。また、ＡＴＤ回路
３３がらのパルス信号ΦＡ′は高レベルである。従って
、ＮＭＯ３トランジスタ３１，３２はローインピーダン
ス状態にある。
とき、ワード線ＷＬは未だ選択されず、選択トランジス
タ１１．１２は共にオフ状態である。また、ＡＴＤ回路
３３がらのパルス信号ΦＡ′は高レベルである。従って
、ＮＭＯ３トランジスタ３１，３２はローインピーダン
ス状態にある。
さらにビット線ＢＬ、ＢＬの電位は、共に高レベル側の
レベルとされている。
レベルとされている。
次に、時刻ｔ１でアドレス入力信号の遷移に基づいて、
ＡＴＤ回路３３からのパルス信号Φへ゛が高レベルから
低レベルに変化する。この時刻（１のタイミングは、次
のワード線ＷＬの選択の直前若しくは選択と同時である
。−上記パルス信号Φへ″が低レベルに遷移して、上記
ＮＭＱｓトランジスタ３１．３２はオフ状態にされる。
ＡＴＤ回路３３からのパルス信号Φへ゛が高レベルから
低レベルに変化する。この時刻（１のタイミングは、次
のワード線ＷＬの選択の直前若しくは選択と同時である
。−上記パルス信号Φへ″が低レベルに遷移して、上記
ＮＭＱｓトランジスタ３１．３２はオフ状態にされる。
その結果、上記ビット線Ｉ３Ｌ、ＢＬは、電源電圧Ｖｃ
ｅ側と切り離され、浮遊状態にされる。
ｅ側と切り離され、浮遊状態にされる。
続いて、時刻ｔ２でワード線Ｗ！、が選択され、選択ト
ランジスタ１１．１２がオン状態に変化する。すると、
既に、ビット線ＢＬ、ＢＬは浮遊状態にされており、高
速にビット線ＢＬ、Ｉ３Ｌの一方の電位を下げることが
できる。
ランジスタ１１．１２がオン状態に変化する。すると、
既に、ビット線ＢＬ、ＢＬは浮遊状態にされており、高
速にビット線ＢＬ、Ｉ３Ｌの一方の電位を下げることが
できる。
続いて、時刻ｔ、で上記パルス信号ΦＡ゛が低レベルか
ら高レベルに変化する。すると、上記ＰＭＯ３トランジ
スタ３１，３２は、再びローインピーダンス状態に戻り
、次の読み出しナイクルに影１！！することもない。
ら高レベルに変化する。すると、上記ＰＭＯ３トランジ
スタ３１，３２は、再びローインピーダンス状態に戻り
、次の読み出しナイクルに影１！！することもない。
このように、本実施例のメモリ装置では、ビット線ＢＬ
、ＢＬを上記パルス信号ΦＡ′によって、ワード線の選
択の直前若しくは選択と同時に浮遊状態にしているため
に、両ビット線の電位差を高速に現すことができ、この
ため高速なデータの読み出しが可能となる。
、ＢＬを上記パルス信号ΦＡ′によって、ワード線の選
択の直前若しくは選択と同時に浮遊状態にしているため
に、両ビット線の電位差を高速に現すことができ、この
ため高速なデータの読み出しが可能となる。
本発明のメモリ装置は、上述のように、ワード線の選択
の直前若しくは同時に、ビット線が浮遊状態になり、こ
のため高速に一対のビット線の電位が変化して行き、高
速な読み出し動作が可能となる。
の直前若しくは同時に、ビット線が浮遊状態になり、こ
のため高速に一対のビット線の電位が変化して行き、高
速な読み出し動作が可能となる。
第１図は本発明のメモリ装置の第１の実施例にかかる要
部回路図、第２図はその動作を説明するだめの波形図、
第３図は本発明のメモリ装置の第２の実施例にかかる要
部回路図、第４図はその第２の実施例のメモリ装置の動
作を説明するための波形図である。また、第５図は従来
のメモリ装置の一例を示す要部回路図、第６図はその従
来のメモリ装置の動作を説明するための波形図である。 １．２・・・ＰＭＯ３トランジスタ １１．１２・・・選択トランジスタ １０・・・メモリセル ＢＬ、ＢＬ・・・ビット線 Φへ、ΦＡ゛・・・パルレス信−号 特許出願人 ソニー株式会社 代理人弁理士 小池 晃（他２名） Ｉａｆｆ Ｇ ３ン ｆ’−１：′、１ １−沼
部回路図、第２図はその動作を説明するだめの波形図、
第３図は本発明のメモリ装置の第２の実施例にかかる要
部回路図、第４図はその第２の実施例のメモリ装置の動
作を説明するための波形図である。また、第５図は従来
のメモリ装置の一例を示す要部回路図、第６図はその従
来のメモリ装置の動作を説明するための波形図である。 １．２・・・ＰＭＯ３トランジスタ １１．１２・・・選択トランジスタ １０・・・メモリセル ＢＬ、ＢＬ・・・ビット線 Φへ、ΦＡ゛・・・パルレス信−号 特許出願人 ソニー株式会社 代理人弁理士 小池 晃（他２名） Ｉａｆｆ Ｇ ３ン ｆ’−１：′、１ １−沼
Claims (1)
- 【特許請求の範囲】 ビット線と、該ビット線を終端する負荷素子とを含む
メモリ装置において、 上記負荷素子はＭＩＳトランジスタで形成され、少なく
とも読み出しの際、ワード線が選択される直前またはワ
ード線が選択されると同時に、上記ＭＩＳトランジスタ
のゲートにパルスを印加して該ＭＩＳトランジスタを所
定期間オフ状態にすることを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62335307A JPH01176393A (ja) | 1987-12-29 | 1987-12-29 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62335307A JPH01176393A (ja) | 1987-12-29 | 1987-12-29 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01176393A true JPH01176393A (ja) | 1989-07-12 |
Family
ID=18287056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62335307A Pending JPH01176393A (ja) | 1987-12-29 | 1987-12-29 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01176393A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124083A (ja) * | 1982-12-29 | 1984-07-18 | Seiko Epson Corp | 集積記憶回路 |
| JPS6150279A (ja) * | 1984-08-18 | 1986-03-12 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
| JPS6214393A (ja) * | 1985-07-12 | 1987-01-22 | Nec Corp | スタテイツク半導体記憶装置 |
-
1987
- 1987-12-29 JP JP62335307A patent/JPH01176393A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124083A (ja) * | 1982-12-29 | 1984-07-18 | Seiko Epson Corp | 集積記憶回路 |
| JPS6150279A (ja) * | 1984-08-18 | 1986-03-12 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
| JPS6214393A (ja) * | 1985-07-12 | 1987-01-22 | Nec Corp | スタテイツク半導体記憶装置 |
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