JPH0850792A - スタティック・ランダム・アクセス・メモリ - Google Patents
スタティック・ランダム・アクセス・メモリInfo
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- JPH0850792A JPH0850792A JP7073654A JP7365495A JPH0850792A JP H0850792 A JPH0850792 A JP H0850792A JP 7073654 A JP7073654 A JP 7073654A JP 7365495 A JP7365495 A JP 7365495A JP H0850792 A JPH0850792 A JP H0850792A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Abstract
(57)【要約】
【目的】 ビット・ラインが電圧スウイングを必要とせ
ず、読み出し時の短縮化と省電力化を可能とするスタテ
ィック・ランダム・アクセス・メモリを提供する。 【構成】 ＳＲＡＭ記憶セル１１１，１１２を行とビッ
ト・ラインと関連する列に接続し、ＳＲＡＭ記憶セル１
１２の読み出し時には、ライン１４５の高レベルと低レ
ベルのＷＲＩＴＥ信号との論理積をアンド・ゲート１２
６で取り、低レベルをノード１１９に印加し、ノード１
１９の電位と電位Ｖddとの間の第１の電位差をアンド・
ゲート１２６で維持し、ＳＲＡＭ記憶セル１１２の書き
込み時には、ライン１４５の高レベルと高レベルのＷＲ
ＩＴＥ信号との論理積をアンド・ゲート１２６で取り、
高レベルの出力をノード１１９に印加し、ノード１１９
との電位と電位Ｖddとの間の第２の電位差をアンド・ゲ
ート１２６で維持する。
ず、読み出し時の短縮化と省電力化を可能とするスタテ
ィック・ランダム・アクセス・メモリを提供する。 【構成】 ＳＲＡＭ記憶セル１１１，１１２を行とビッ
ト・ラインと関連する列に接続し、ＳＲＡＭ記憶セル１
１２の読み出し時には、ライン１４５の高レベルと低レ
ベルのＷＲＩＴＥ信号との論理積をアンド・ゲート１２
６で取り、低レベルをノード１１９に印加し、ノード１
１９の電位と電位Ｖddとの間の第１の電位差をアンド・
ゲート１２６で維持し、ＳＲＡＭ記憶セル１１２の書き
込み時には、ライン１４５の高レベルと高レベルのＷＲ
ＩＴＥ信号との論理積をアンド・ゲート１２６で取り、
高レベルの出力をノード１１９に印加し、ノード１１９
との電位と電位Ｖddとの間の第２の電位差をアンド・ゲ
ート１２６で維持する。
Description
【０００１】
【産業上の利用分野】本発明、はメモリに関し、詳細に
いえば、改善されたスタティック・ランダム・アクセス
・メモリに関する。
いえば、改善されたスタティック・ランダム・アクセス
・メモリに関する。
【０００２】
【従来の技術】ランダム・アクセス・メモリの範疇に属
するスタティック・ランダム・アクセス・メモリ（以
下、ＳＲＡＭという）はアクセス時間が重要な多くの用
途で使用されている。典型的なメモリは特定のセルとの
間のデータの読み書きを行うために使用されるビット・
ラインに接続された複数個のＳＲＡＭセルで構成されて
いる。典型的なＳＲＡＭセルはフリップ・フロップとし
て接続された４個のトランジスタと、フリップ・フロッ
プをビット・ラインに接続するために使用される２個の
トランジスタからなっている。
するスタティック・ランダム・アクセス・メモリ（以
下、ＳＲＡＭという）はアクセス時間が重要な多くの用
途で使用されている。典型的なメモリは特定のセルとの
間のデータの読み書きを行うために使用されるビット・
ラインに接続された複数個のＳＲＡＭセルで構成されて
いる。典型的なＳＲＡＭセルはフリップ・フロップとし
て接続された４個のトランジスタと、フリップ・フロッ
プをビット・ラインに接続するために使用される２個の
トランジスタからなっている。
【０００３】
【発明が解決しようとする課題】ビット・ラインはしば
しばきわめて長くなり、したがって、かなりのキャパシ
タンスを有することとなる。データをＳＲＡＭセルに書
き込むには、ビット・ラインの少なくとも１本の電位
を、通常は電源電圧に等しい量だけ変化させなければな
らない。たとえば、ビット・ラインが何らかの基準電位
までプリチャージされている装置のメモリ・セルに、
「０」を書き込む場合、ビット・ラインを基準電位から
ゼロへスウイングさせて、データを書き込んでから、基
準電位へ戻さなければならない。このスウイングを完了
するのに必要な時間は、ビット・ラインの大キャパシタ
ンスのため、長くなる。したがって、読み出し動作、す
なわち、ビット・ラインをプリチャージすることが必要
な操作を書き込み後に行う場合、ビット・ラインの１本
がプリチャージ電位に復帰するのを装置が待っていなけ
ればならないため、読み出しの完了までにはより長い時
間が必要になる。
しばきわめて長くなり、したがって、かなりのキャパシ
タンスを有することとなる。データをＳＲＡＭセルに書
き込むには、ビット・ラインの少なくとも１本の電位
を、通常は電源電圧に等しい量だけ変化させなければな
らない。たとえば、ビット・ラインが何らかの基準電位
までプリチャージされている装置のメモリ・セルに、
「０」を書き込む場合、ビット・ラインを基準電位から
ゼロへスウイングさせて、データを書き込んでから、基
準電位へ戻さなければならない。このスウイングを完了
するのに必要な時間は、ビット・ラインの大キャパシタ
ンスのため、長くなる。したがって、読み出し動作、す
なわち、ビット・ラインをプリチャージすることが必要
な操作を書き込み後に行う場合、ビット・ラインの１本
がプリチャージ電位に復帰するのを装置が待っていなけ
ればならないため、読み出しの完了までにはより長い時
間が必要になる。
【０００４】書き込み後にデータを読み出すのに必要な
時間が長くなることに加えて、全電圧範囲にわたってビ
ット・ラインをスウイングするためにも、大量の電力が
必要となる。電力消費量はビット・ラインの電圧スウイ
ングに比例する。ワード長が長いメモリでは、同時に書
き込みが行われるビット・ラインの数が多くなる。それ
故、書き込み動作中の電力消費量が、このようなメモリ
では大きな問題となる。
時間が長くなることに加えて、全電圧範囲にわたってビ
ット・ラインをスウイングするためにも、大量の電力が
必要となる。電力消費量はビット・ラインの電圧スウイ
ングに比例する。ワード長が長いメモリでは、同時に書
き込みが行われるビット・ラインの数が多くなる。それ
故、書き込み動作中の電力消費量が、このようなメモリ
では大きな問題となる。
【０００５】大きくいえば、本発明の目的は、改善され
たスタティック・ランダム・アクセス・メモリを提供す
ることである。
たスタティック・ランダム・アクセス・メモリを提供す
ることである。
【０００６】本発明の他の目的は、ビット・ラインが書
き込み動作中に全電圧範囲にわたるスウイングを必要と
しないスタティック・ランダム・アクセス・メモリを提
供することである。
き込み動作中に全電圧範囲にわたるスウイングを必要と
しないスタティック・ランダム・アクセス・メモリを提
供することである。
【０００７】本発明のさらに他の目的は、電力消費量の
低減されたスタティック・ランダム・アクセス・メモリ
を提供することである。
低減されたスタティック・ランダム・アクセス・メモリ
を提供することである。
【０００８】本発明の上記およびその他の目的は、本発
明の以下の詳細な説明および添付図面から、当業者には
明らかとなろう。
明の以下の詳細な説明および添付図面から、当業者には
明らかとなろう。
【０００９】
【課題を解決するための手段】本発明は複数の行および
列に接続された複数のＳＲＡＭ記憶セルからなるスタテ
ィック・ランダム・アクセス・メモリである。各記憶セ
ルは４個の端子を有している。２個の端子は記憶セルに
電力を与え、２個の端子は記憶セルの読み書きに使用さ
れるデータ端子である。データ端子は各種の行と関連づ
けられたワード・ラインによって制御される結合トラン
ジスタを介して記憶セルの列の第１および第２のビット
・ラインに接続されている。このような２本のビット・
ラインは各列に関連づけられている。メモリは電力装置
を含んでおり、この電力装置は記憶セルに読み出しが行
われているときの記憶セルの電力端子間の第１電位差
と、記憶セルに書き込みが行われているときの電力端子
間の第２電位差とを維持する。第２電位差の絶対値は第
１電位差の絶対値よりも小さい。ビット・ラインは書き
込み動作中に通電状態を維持しているトランジスタによ
って基準電位に接続されている。導電トランジスタの抵
抗は各ビット・ラインの電位を書き込み動作中に基準電
位から若干変化させるのに十分なものである。
列に接続された複数のＳＲＡＭ記憶セルからなるスタテ
ィック・ランダム・アクセス・メモリである。各記憶セ
ルは４個の端子を有している。２個の端子は記憶セルに
電力を与え、２個の端子は記憶セルの読み書きに使用さ
れるデータ端子である。データ端子は各種の行と関連づ
けられたワード・ラインによって制御される結合トラン
ジスタを介して記憶セルの列の第１および第２のビット
・ラインに接続されている。このような２本のビット・
ラインは各列に関連づけられている。メモリは電力装置
を含んでおり、この電力装置は記憶セルに読み出しが行
われているときの記憶セルの電力端子間の第１電位差
と、記憶セルに書き込みが行われているときの電力端子
間の第２電位差とを維持する。第２電位差の絶対値は第
１電位差の絶対値よりも小さい。ビット・ラインは書き
込み動作中に通電状態を維持しているトランジスタによ
って基準電位に接続されている。導電トランジスタの抵
抗は各ビット・ラインの電位を書き込み動作中に基準電
位から若干変化させるのに十分なものである。
【００１０】
【実施例】本発明の利点は従来のＳＲＡＭを参照するこ
とによってより容易に理解できよう。一般に、メモリは
ＳＲＡＭ記憶セルの２次元のアレイとして構成されてい
る。アレイは複数個の行と列を有している。このような
列の１つを図４（従来例）に示す。各列は複数個のＳＲ
ＡＭ記憶セルを有しており、そのうちのＳＲＡＭ記憶セ
ル１１および１２が典型的なものである。各列のＳＲＡ
Ｍ記憶セルはビット・ラインに接続されており、列あた
り２本のこのようなビット・ラインがある。図４におい
て、ビット・ラインは１３および１４で示されている。
ＳＲＡＭ記憶セルはＳＲＡＭ記憶セル１２に示されてい
るトランジスタ１５および１６などの結合トランジスタ
の助けを借りてビット・ラインに接続されている。ビッ
ト・ラインとの接続のための特定のセルが、そのワード
・ラインに印加される適切な論理信号によって選択され
る。ＳＲＡＭ記憶セル１１および１２のワード・ライン
はそれぞれ、２１および２２で示されている。所与の行
内のすべてのＳＲＡＭ記憶セルは同一のワード・ライン
に接続されている。
とによってより容易に理解できよう。一般に、メモリは
ＳＲＡＭ記憶セルの２次元のアレイとして構成されてい
る。アレイは複数個の行と列を有している。このような
列の１つを図４（従来例）に示す。各列は複数個のＳＲ
ＡＭ記憶セルを有しており、そのうちのＳＲＡＭ記憶セ
ル１１および１２が典型的なものである。各列のＳＲＡ
Ｍ記憶セルはビット・ラインに接続されており、列あた
り２本のこのようなビット・ラインがある。図４におい
て、ビット・ラインは１３および１４で示されている。
ＳＲＡＭ記憶セルはＳＲＡＭ記憶セル１２に示されてい
るトランジスタ１５および１６などの結合トランジスタ
の助けを借りてビット・ラインに接続されている。ビッ
ト・ラインとの接続のための特定のセルが、そのワード
・ラインに印加される適切な論理信号によって選択され
る。ＳＲＡＭ記憶セル１１および１２のワード・ライン
はそれぞれ、２１および２２で示されている。所与の行
内のすべてのＳＲＡＭ記憶セルは同一のワード・ライン
に接続されている。
【００１１】特定のＳＲＡＭ記憶セルに格納されている
データはＳＲＡＭ記憶セルをビット・ラインを介して回
路２０のセンス増幅器に接続することによって検出され
る。ＳＲＡＭ記憶セルの読み出しに必要な時間を短縮す
るために、ビット・ラインは通常基準電位Ｖref にプリ
チャージされている。
データはＳＲＡＭ記憶セルをビット・ラインを介して回
路２０のセンス増幅器に接続することによって検出され
る。ＳＲＡＭ記憶セルの読み出しに必要な時間を短縮す
るために、ビット・ラインは通常基準電位Ｖref にプリ
チャージされている。
【００１２】書き込み動作中、ビット・ラインは基準電
位からはずされている。ＳＲＡＭ記憶セル１２に格納さ
れているデータを「１」から「０」に変更する場合を考
えてみる。この場合、接合部１７は高電位であり、接合
部１８は低電位となる。状態を切り替えるには、ビット
・ライン１３を基準電位Ｖref から０にするとともに、
ビット・ライン１４を高電位にしなければならない。高
電圧が基準電位Ｖrefに近いため、これはビット・ライ
ン１３の放電を必要とする。書き込みサイクルの終了時
に、ビット・ライン１３を再充電しなければならない。
ビット・ラインが長いため、これらのラインはかなりの
キャパシタンスを有している。したがって、ビット・ラ
インの再充電に必要な時間および電力は大きなものとな
る。
位からはずされている。ＳＲＡＭ記憶セル１２に格納さ
れているデータを「１」から「０」に変更する場合を考
えてみる。この場合、接合部１７は高電位であり、接合
部１８は低電位となる。状態を切り替えるには、ビット
・ライン１３を基準電位Ｖref から０にするとともに、
ビット・ライン１４を高電位にしなければならない。高
電圧が基準電位Ｖrefに近いため、これはビット・ライ
ン１３の放電を必要とする。書き込みサイクルの終了時
に、ビット・ライン１３を再充電しなければならない。
ビット・ラインが長いため、これらのラインはかなりの
キャパシタンスを有している。したがって、ビット・ラ
インの再充電に必要な時間および電力は大きなものとな
る。
【００１３】本発明はＳＲＡＭ記憶セルへの書き込みに
必要な電圧スウイングを低減することによってこの遅延
を回避するものである。これは書き込みサイクル中にＳ
ＲＡＭ記憶セルの共通ノード１９と接合部１７の間の電
位差を変化させることによって達成される。本発明によ
るスタティック・ランダム・アクセス・メモリとしての
ＳＲＡＭ１００の列の略図である図１を、ここで参照す
る。典型的なＳＲＡＭ記憶セルを１１１および１１２で
示す。各ＳＲＡＭ記憶セルはＳＲＡＭ記憶セルを形成す
る４個のトランジスタと、アイソレーテッド・トランジ
スタに接続されているワード・ラインに高論理レベルを
印加することによってＳＲＡＭ記憶セルを読み出しまた
は書き込みのために選択したときに、ＳＲＡＭ記憶セル
をビット・ライン１１３および１１４に接続するための
２個のアイソレーテッド・トランジスタを含んでいる。
ＳＲＡＭ記憶セル１１２のアイソレーテッド・トランジ
スタを１１５および１１６で示す。ＳＲＡＭ記憶セル１
１２の記憶セルとしてのトランジスタを１４１〜１４４
で示す。ＳＲＡＭ記憶セル１１２はライン１４５に高レ
ベルを与えることによって選択される。
必要な電圧スウイングを低減することによってこの遅延
を回避するものである。これは書き込みサイクル中にＳ
ＲＡＭ記憶セルの共通ノード１９と接合部１７の間の電
位差を変化させることによって達成される。本発明によ
るスタティック・ランダム・アクセス・メモリとしての
ＳＲＡＭ１００の列の略図である図１を、ここで参照す
る。典型的なＳＲＡＭ記憶セルを１１１および１１２で
示す。各ＳＲＡＭ記憶セルはＳＲＡＭ記憶セルを形成す
る４個のトランジスタと、アイソレーテッド・トランジ
スタに接続されているワード・ラインに高論理レベルを
印加することによってＳＲＡＭ記憶セルを読み出しまた
は書き込みのために選択したときに、ＳＲＡＭ記憶セル
をビット・ライン１１３および１１４に接続するための
２個のアイソレーテッド・トランジスタを含んでいる。
ＳＲＡＭ記憶セル１１２のアイソレーテッド・トランジ
スタを１１５および１１６で示す。ＳＲＡＭ記憶セル１
１２の記憶セルとしてのトランジスタを１４１〜１４４
で示す。ＳＲＡＭ記憶セル１１２はライン１４５に高レ
ベルを与えることによって選択される。
【００１４】本発明と従来技術のＳＲＡＭとの違いは、
読み出し動作中に設置されるノード１１９がアンド・ゲ
ート１２６によって書き込み中にライン１４５の高基準
電位に接続され、アンド・ゲート１２６が書き込み動作
中にＷ２にＷＲＩＴＥ（書き込み）信号によって示され
る電位をノード１１９に印加することである。本発明と
従来技術のＳＲＡＭメモリとの違いは、回路素子とし
て、プリチャージ・トランジスタ１５５および１５６の
ゲートが電位Ｖddの電力端子である「Ｖｄｄ」端子に接
続されているところにもある。それ故、ビット・ライン
１１３および１１４はプリチャージ・トランジスタを通
して常に基準電位Ｖref に接続されている。プリチャー
ジ・トランジスタにある程度の抵抗があるため、ビット
・ラインの電位を書き込み回路１２０によってＶref に
関して若干上げたり、下げたりすることができる。図１
に示した本発明の実施例はプリチャージ・トランジスタ
を使用しているが、他の抵抗要素をプリチャージ・トラ
ンジスタの代わりに使用できることは、当業者にとって
明らかであろう。これらの要素によって、ビット・ライ
ンの電位を基準電位Ｖref を中心として、ＳＲＡＭ記憶
セルの状態を変更するのに十分な所定の量だけ変化させ
ることができるようになる。
読み出し動作中に設置されるノード１１９がアンド・ゲ
ート１２６によって書き込み中にライン１４５の高基準
電位に接続され、アンド・ゲート１２６が書き込み動作
中にＷ２にＷＲＩＴＥ（書き込み）信号によって示され
る電位をノード１１９に印加することである。本発明と
従来技術のＳＲＡＭメモリとの違いは、回路素子とし
て、プリチャージ・トランジスタ１５５および１５６の
ゲートが電位Ｖddの電力端子である「Ｖｄｄ」端子に接
続されているところにもある。それ故、ビット・ライン
１１３および１１４はプリチャージ・トランジスタを通
して常に基準電位Ｖref に接続されている。プリチャー
ジ・トランジスタにある程度の抵抗があるため、ビット
・ラインの電位を書き込み回路１２０によってＶref に
関して若干上げたり、下げたりすることができる。図１
に示した本発明の実施例はプリチャージ・トランジスタ
を使用しているが、他の抵抗要素をプリチャージ・トラ
ンジスタの代わりに使用できることは、当業者にとって
明らかであろう。これらの要素によって、ビット・ライ
ンの電位を基準電位Ｖref を中心として、ＳＲＡＭ記憶
セルの状態を変更するのに十分な所定の量だけ変化させ
ることができるようになる。
【００１５】ＳＲＡＭ記憶セルの読み出しを行っている
場合、ＷＲＩＴＥ信号は低レベルである。この場合、電
力端子であるノード１１９の電位は低くなり、ＳＲＡＭ
記憶セル１１２は従来のＳＲＡＭ記憶セルと同じ態様で
作動する。
場合、ＷＲＩＴＥ信号は低レベルである。この場合、電
力端子であるノード１１９の電位は低くなり、ＳＲＡＭ
記憶セル１１２は従来のＳＲＡＭ記憶セルと同じ態様で
作動する。
【００１６】本発明はＳＲＡＭ記憶セルに新しいデータ
をラッチするのに必要なビット・ラインの電圧スウイン
グが、ノード１１９と電位Ｖdd（電力端子として）の間
の電位差によって異なってくるという観察に基づいてい
る。ＳＲＡＭ記憶セル１１２を「１」から「０」へ切り
替える場合を考えてみる。この場合、ノード１１７は高
レベルであり、ノード１１８は低レベルである。すなわ
ち、トランジスタ１４１および１４３が導電状態で、ト
ランジスタ１４４および１４２が非導電状態となる。ノ
ード１１９の電位を高くすると、ノード１１８はノード
１１９の電位から、トランジスタ１４１が導電状態のと
きのこのトランジスタ両端間における電圧降下を差し引
いた電位に上昇する。ノード１１７は高レベルのままで
ある。ビット・ライン１１３の電位が若干低下するとと
もに、ビット・ライン１１４の電位が若干上昇すると、
新しいデータがＳＲＡＭ記憶セルにラッチされる。動作
を信頼性の高いものとするためには、ノード１１９にお
ける信号が低レベルになってから、Ｗ２の選択信号が低
くなって、データをＳＲＡＭ記憶セルに適切にラッチす
るようにしなければならない。ＳＲＡＭ記憶セル１１２
に書き込みが行われてから、ＳＲＡＭ記憶セル１１１の
読み出しが行われる場合の各種のセンス・ラインにおけ
る電圧パターンを、図２に示す。
をラッチするのに必要なビット・ラインの電圧スウイン
グが、ノード１１９と電位Ｖdd（電力端子として）の間
の電位差によって異なってくるという観察に基づいてい
る。ＳＲＡＭ記憶セル１１２を「１」から「０」へ切り
替える場合を考えてみる。この場合、ノード１１７は高
レベルであり、ノード１１８は低レベルである。すなわ
ち、トランジスタ１４１および１４３が導電状態で、ト
ランジスタ１４４および１４２が非導電状態となる。ノ
ード１１９の電位を高くすると、ノード１１８はノード
１１９の電位から、トランジスタ１４１が導電状態のと
きのこのトランジスタ両端間における電圧降下を差し引
いた電位に上昇する。ノード１１７は高レベルのままで
ある。ビット・ライン１１３の電位が若干低下するとと
もに、ビット・ライン１１４の電位が若干上昇すると、
新しいデータがＳＲＡＭ記憶セルにラッチされる。動作
を信頼性の高いものとするためには、ノード１１９にお
ける信号が低レベルになってから、Ｗ２の選択信号が低
くなって、データをＳＲＡＭ記憶セルに適切にラッチす
るようにしなければならない。ＳＲＡＭ記憶セル１１２
に書き込みが行われてから、ＳＲＡＭ記憶セル１１１の
読み出しが行われる場合の各種のセンス・ラインにおけ
る電圧パターンを、図２に示す。
【００１７】図２に示した本発明の実施例は２個のアイ
ソレーテッド・トランジスタを備えた４個のトランジス
タ記憶セルを利用している。しかしながら、本発明は２
個のトランジスタと２個の抵抗記憶セルで実現すること
もできる。この場合、図２に示すトランジスタ１４３お
よび１４４は抵抗で置き換えられる。
ソレーテッド・トランジスタを備えた４個のトランジス
タ記憶セルを利用している。しかしながら、本発明は２
個のトランジスタと２個の抵抗記憶セルで実現すること
もできる。この場合、図２に示すトランジスタ１４３お
よび１４４は抵抗で置き換えられる。
【００１８】本発明の上記の実施例は書き込み中にＳＲ
ＡＭ記憶セルの「接地」端子の電位を変化させることに
よって作動するものであるが、「Ｖdd」端子の電位が書
き込み中に変化させられる本発明の実施例も構成するこ
とができる。ビット・ラインでの電圧スウイングを低減
する鍵となるのは、書き込み中にＳＲＡＭ記憶セル両端
の電圧を低減することである。これは接地端子の電位を
上げるか、電力端子の電位を下げることによって達成さ
れる。電力端子の電位を変化させることによって作動す
る本発明の実施例を、図３に示す。図３はＳＲＡＭの列
の１つの略図である。２個の代表的なＳＲＡＭ記憶セル
を２１１および２１２で示す。ここでは、ＳＲＡＭ記憶
セル２１２に注目する。ＳＲＡＭ記憶セル２１２は２個
のアイソレーテッド・トランジスタを介してビット・ラ
イン１１３および１１４に結合された４端子記憶セル２
３５を有するものと見なすことができる。４端子記憶セ
ル２３５をビット・ライン１１３および１１４に結合す
るために使用される２個の端子を、２３６および２３７
で示す。他の２個の端子２３８および２３９は４端子記
憶セル２３５に電力を供給するために使用される。読み
出し動作中に、これらの２個の端子は接地電位および電
位Ｖddに近い電位に保持される。端子２３８を電力端子
と呼ぶ。図３に示した本発明の実施例において、電力端
子の電位は書き込み動作中に、ナンド・ゲート２２６の
作用によって下げられる。これを除けば、図３に示す本
発明の実施例は図１に示したものと同じ態様で作動す
る。
ＡＭ記憶セルの「接地」端子の電位を変化させることに
よって作動するものであるが、「Ｖdd」端子の電位が書
き込み中に変化させられる本発明の実施例も構成するこ
とができる。ビット・ラインでの電圧スウイングを低減
する鍵となるのは、書き込み中にＳＲＡＭ記憶セル両端
の電圧を低減することである。これは接地端子の電位を
上げるか、電力端子の電位を下げることによって達成さ
れる。電力端子の電位を変化させることによって作動す
る本発明の実施例を、図３に示す。図３はＳＲＡＭの列
の１つの略図である。２個の代表的なＳＲＡＭ記憶セル
を２１１および２１２で示す。ここでは、ＳＲＡＭ記憶
セル２１２に注目する。ＳＲＡＭ記憶セル２１２は２個
のアイソレーテッド・トランジスタを介してビット・ラ
イン１１３および１１４に結合された４端子記憶セル２
３５を有するものと見なすことができる。４端子記憶セ
ル２３５をビット・ライン１１３および１１４に結合す
るために使用される２個の端子を、２３６および２３７
で示す。他の２個の端子２３８および２３９は４端子記
憶セル２３５に電力を供給するために使用される。読み
出し動作中に、これらの２個の端子は接地電位および電
位Ｖddに近い電位に保持される。端子２３８を電力端子
と呼ぶ。図３に示した本発明の実施例において、電力端
子の電位は書き込み動作中に、ナンド・ゲート２２６の
作用によって下げられる。これを除けば、図３に示す本
発明の実施例は図１に示したものと同じ態様で作動す
る。
【００１９】上記の説明および添付図面から、本発明の
各種の変形が当業者には明らかとなろう。したがって、
本発明は特許請求の範囲の範囲によってのみ限定される
ものである。
各種の変形が当業者には明らかとなろう。したがって、
本発明は特許請求の範囲の範囲によってのみ限定される
ものである。
【００２０】以上、本発明の各実施例について詳細に述
べたが、ここで、各実施例の理解を容易にするために、
各実施例ごとに、要約して以下に列挙する。
べたが、ここで、各実施例の理解を容易にするために、
各実施例ごとに、要約して以下に列挙する。
【００２１】１． 複数個の行および列に接続された複
数個のスタテイック・ランダム・アクセス・メモリ・セ
ル（１１１、１１２、２１１、２１２）であって、各前
記列が第１および第２のビット・ライン（１１３、１１
４）と関連づけられており、各前記スタテイック・ラン
ダム・アクセス・メモリ・セル（１１１、１１２、２１
１、２１２）がこのスタテイック・ランダム・アクセス
・メモリ・セルに電力を供給するための第１および第２
の電力端子（１１９，２３８、２３９，Ｖｄｄ）および
前記スタテイック・ランダム・アクセス・メモリ・セル
（１１１、１１２、２１１、２１２）を前記スタテイッ
ク・ランダム・アクセス・メモリ・セルの列の前記第１
および第２ビット・ライン（１１３、１１４）に接続す
るための第１および第２データ端子（１１７，１１８，
２３６、２３７）を有しているスタテイック・ランダム
・アクセス・メモリ・セル（１１１、１１２、２１１、
２１２）と、前記スタテイック・ランダム・アクセス・
メモリ・セル（１１１、１１２、２１１、２１２）の１
つの読み出しを行う場合のこのスタテイック・ランダム
・アクセス・メモリ・セルの前記第１および第２電力端
子（１１９，２３８、２３９，Ｖdd）の間の第１電位差
と前記スタテイック・ランダム・アクセス・メモリ・セ
ル（１１１、１１２、２１１、２１２）の書き込みを行
う場合のこのスタテイック・ランダム・アクセス・メモ
リ・セル（１１１、１１２、２１１、２１２）の前記第
１および第２電力端子（１１９，２３８、２３９，Ｖｄ
ｄ）の間の第２電位差を維持するための電力手段（１２
５，１２６，２２５、２２６）とを備えており、前記第
２電位差の絶対値が前記第１電位差の絶対値よりも小さ
いことを特徴とするスタティック・ランダム・アクセス
・メモリ・セルである。
数個のスタテイック・ランダム・アクセス・メモリ・セ
ル（１１１、１１２、２１１、２１２）であって、各前
記列が第１および第２のビット・ライン（１１３、１１
４）と関連づけられており、各前記スタテイック・ラン
ダム・アクセス・メモリ・セル（１１１、１１２、２１
１、２１２）がこのスタテイック・ランダム・アクセス
・メモリ・セルに電力を供給するための第１および第２
の電力端子（１１９，２３８、２３９，Ｖｄｄ）および
前記スタテイック・ランダム・アクセス・メモリ・セル
（１１１、１１２、２１１、２１２）を前記スタテイッ
ク・ランダム・アクセス・メモリ・セルの列の前記第１
および第２ビット・ライン（１１３、１１４）に接続す
るための第１および第２データ端子（１１７，１１８，
２３６、２３７）を有しているスタテイック・ランダム
・アクセス・メモリ・セル（１１１、１１２、２１１、
２１２）と、前記スタテイック・ランダム・アクセス・
メモリ・セル（１１１、１１２、２１１、２１２）の１
つの読み出しを行う場合のこのスタテイック・ランダム
・アクセス・メモリ・セルの前記第１および第２電力端
子（１１９，２３８、２３９，Ｖdd）の間の第１電位差
と前記スタテイック・ランダム・アクセス・メモリ・セ
ル（１１１、１１２、２１１、２１２）の書き込みを行
う場合のこのスタテイック・ランダム・アクセス・メモ
リ・セル（１１１、１１２、２１１、２１２）の前記第
１および第２電力端子（１１９，２３８、２３９，Ｖｄ
ｄ）の間の第２電位差を維持するための電力手段（１２
５，１２６，２２５、２２６）とを備えており、前記第
２電位差の絶対値が前記第１電位差の絶対値よりも小さ
いことを特徴とするスタティック・ランダム・アクセス
・メモリ・セルである。
【００２２】２． 前記第１および第２ビット・ライン
（１１３、１１４）の各々が、選択された非ゼロの抵抗
を有する回路素子（１５５、１５６）によって基準電位
に接続され、このビット・ラインの電位がこの基準電位
から変動するようになっていることを特徴とする上記１
に記載のスタティック・ランダム・アクセス・メモリ・
セルである。
（１１３、１１４）の各々が、選択された非ゼロの抵抗
を有する回路素子（１５５、１５６）によって基準電位
に接続され、このビット・ラインの電位がこの基準電位
から変動するようになっていることを特徴とする上記１
に記載のスタティック・ランダム・アクセス・メモリ・
セルである。
【００２３】３． 前記回路素子がＦＥＴであることを
特徴とする上記２に記載のスタティック・ランダム・ア
クセス・メモリ・セルである。
特徴とする上記２に記載のスタティック・ランダム・ア
クセス・メモリ・セルである。
【００２４】４． 前記スタテイック・ランダム・アク
セス・メモリ・セル（１１１、１１２、２１１、２１
２）が２個の交差結合インバータとして接続されている
４個のトランジスタ（１４１〜１４３）からなっている
ことを特徴とする上記１に記載のスタティック・ランダ
ム・アクセス・メモリ・セルである。
セス・メモリ・セル（１１１、１１２、２１１、２１
２）が２個の交差結合インバータとして接続されている
４個のトランジスタ（１４１〜１４３）からなっている
ことを特徴とする上記１に記載のスタティック・ランダ
ム・アクセス・メモリ・セルである。
【００２５】５． 前記スタテイック・ランダム・アク
セス・メモリ・セル（１１１、１１２、２１１、２１
２）が２個のトランジスタと２個の抵抗からなっている
ことを特徴とする上記１に記載のスタティック・ランダ
ム・アクセス・メモリ・セルである。
セス・メモリ・セル（１１１、１１２、２１１、２１
２）が２個のトランジスタと２個の抵抗からなっている
ことを特徴とする上記１に記載のスタティック・ランダ
ム・アクセス・メモリ・セルである。
【００２６】
【発明の効果】以上のように、本は発明によれば、複数
のＳＲＡＭ記憶セルを行と第１、第２のビット・ライン
と関連づけた列に接続し、各ＳＲＡＭ記憶セルに第１、
第２の電力を供給する端子より電力を供給するととも
に、第１、第２のデータ端子によりＳＲＡＭ記憶セルの
列を第１、第２のビット・ラインに接続し、各ＳＲＡＭ
記憶セルのそれぞれの電力手段によりそのＳＲＡＭ記憶
セルの読み出し時に第１、第２の電力端子間の第１の電
位差を維持し、かつ各ＳＲＡＭ記憶セルの書き込み時に
第１、第２の電力端子間の第１の電位差より絶対値が小
さい第２の電位差を維持するようにしたので、ビット・
ラインが書き込み動作中に全電圧範囲にわたり電圧スウ
イングを必要とせず、読み出し時間の短縮化も可能とな
り、かつ電力消費も少なくなる。
のＳＲＡＭ記憶セルを行と第１、第２のビット・ライン
と関連づけた列に接続し、各ＳＲＡＭ記憶セルに第１、
第２の電力を供給する端子より電力を供給するととも
に、第１、第２のデータ端子によりＳＲＡＭ記憶セルの
列を第１、第２のビット・ラインに接続し、各ＳＲＡＭ
記憶セルのそれぞれの電力手段によりそのＳＲＡＭ記憶
セルの読み出し時に第１、第２の電力端子間の第１の電
位差を維持し、かつ各ＳＲＡＭ記憶セルの書き込み時に
第１、第２の電力端子間の第１の電位差より絶対値が小
さい第２の電位差を維持するようにしたので、ビット・
ラインが書き込み動作中に全電圧範囲にわたり電圧スウ
イングを必要とせず、読み出し時間の短縮化も可能とな
り、かつ電力消費も少なくなる。
【図１】本発明によるスタティック・ランダム・アクセ
ス・メモリの列の概略図である。
ス・メモリの列の概略図である。
【図２】セルの読み出しおよび書き込みを行っていると
きの図１に示したスタティック・ランダム・アクセス・
メモリのさまざまな部分における電位を示す電圧パター
ン図である。
きの図１に示したスタティック・ランダム・アクセス・
メモリのさまざまな部分における電位を示す電圧パター
ン図である。
【図３】本発明によるスタティック・ランダム・アクセ
ス・メモリの第２の実施例の概略図である。
ス・メモリの第２の実施例の概略図である。
【図４】従来のＳＲＡＭの列の１つの概略図である。
１００ ＳＲＡＭ １１１，１１２，２１１，２１２ ＳＲＡＭ記憶セル １１３，１１４ ビット・ライン １１５，１１６ アイソレーテッド・トランジスタ １１７〜１１９、１２７〜１２９ ノード １２０ センス増幅器および書き込み回路 １２６ アンド・ゲート １４１〜１４４ トランジスタ １４５ ライン １５５，１５６ プリ・チャージ・トランジスタ ２２６ ナンド・ゲート ２３５ ４端子記憶セル ２３６〜２３９ 端子
Claims (1)
- 【請求項１】 複数個の行および列に接続された複数個
のスタティック・ランダム・アクセス・メモリ・セル
（１１１、１１２、２１１、２１２）であって、各前記
列が第１および第２のビット・ライン（１１３、１１
４）と関連づけられており、各前記スタティック・ラン
ダム・アクセス・メモリ・セル（１１１、１１２、２１
１、２１２）がこのスタティック・ランダム・アクセス
・メモリ・セルに電力を供給するための第１および第２
の電力端子（１１９，２３８、２３９，Ｖｄｄ）および
前記スタティック・ランダム・アクセス・メモリ・セル
（１１１、１１２、２１１、２１２）を前記スタティッ
ク・ランダム・アクセス・メモリ・セルの列の前記第１
および第２ビット・ライン（１１３、１１４）に接続す
るための第１および第２データ端子（１１７，１１８，
２３６、２３７）を有しているスタティック・ランダム
・アクセス・メモリ・セル（１１１、１１２、２１１、
２１２）と、前記スタティック・ランダム・アクセス・
メモリ・セル（１１１、１１２、２１１、２１２）の１
つの読み出しを行う場合のこのスタティック・ランダム
・アクセス・メモリ・セルの前記第１および第２電力端
子（１１９，２３８、２３９，Ｖｄｄ）の間の第１電位
差と前記スタティック・ランダム・アクセス・メモリ・
セル（１１１、１１２、２１１、２１２）の書き込みを
行う場合のこのスタティック・ランダム・アクセス・メ
モリ・セル（１１１、１１２、２１１、２１２）の前記
第１および第２電力端子（１１９，２３８、２３９，Ｖ
ｄｄ）の間の第２電位差を維持するための電力手段（１
２５，１２６，２２５、２２６）とを備えており、前記
第２電位差の絶対値が前記第１電位差の絶対値よりも小
さいことを特徴とするスタティック・ランダム・アクセ
ス・メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/221,766 US5396469A (en) | 1994-03-31 | 1994-03-31 | SRAM memory requiring reduced voltage swing during write |
| US221-766 | 1994-03-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0850792A true JPH0850792A (ja) | 1996-02-20 |
Family
ID=22829290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7073654A Pending JPH0850792A (ja) | 1994-03-31 | 1995-03-30 | スタティック・ランダム・アクセス・メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5396469A (ja) |
| JP (1) | JPH0850792A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003525512A (ja) * | 2000-03-03 | 2003-08-26 | モサイド・テクノロジーズ・インコーポレイテッド | 改良された高密度メモリセル |
| JP2006221769A (ja) * | 2005-02-14 | 2006-08-24 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
| JP2007234126A (ja) * | 2006-03-01 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008091029A (ja) * | 2007-12-27 | 2008-04-17 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2009543267A (ja) * | 2006-06-29 | 2009-12-03 | フリースケール セミコンダクター インコーポレイテッド | 低電圧で読出／書込動作を行うメモリを有する集積回路 |
| JP2010510615A (ja) * | 2006-11-17 | 2010-04-02 | フリースケール セミコンダクター インコーポレイテッド | 改良形書込み動作を行う２ポートｓｒａｍ |
| CN104321817A (zh) * | 2012-03-30 | 2015-01-28 | 英特尔公司 | 具有改进的写余量的存储器单元 |
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|---|---|---|---|---|
| US7570537B2 (en) * | 2007-07-12 | 2009-08-04 | Sun Microsystems, Inc. | Memory cells with power switch circuit for improved low voltage operation |
| US8259486B2 (en) * | 2009-08-03 | 2012-09-04 | Stmicroelectronics International N.V. | Self-timed write boost for SRAM cell with self mode control |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583186A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | スタティック半導体メモリ |
| US4712194A (en) * | 1984-06-08 | 1987-12-08 | Matsushita Electric Industrial Co., Ltd. | Static random access memory |
| JPH01166399A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JP3110113B2 (ja) * | 1991-11-21 | 2000-11-20 | 株式会社東芝 | スタティック型メモリ |
-
1994
- 1994-03-31 US US08/221,766 patent/US5396469A/en not_active Expired - Lifetime
-
1995
- 1995-03-30 JP JP7073654A patent/JPH0850792A/ja active Pending
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| JP4903338B2 (ja) * | 2000-03-03 | 2012-03-28 | トレイス・ステップ・ホールディングス・リミテッド・ライアビリティ・カンパニー | 改良された高密度メモリセル |
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| JP4485971B2 (ja) * | 2005-02-14 | 2010-06-23 | 日本電信電話株式会社 | メモリ回路 |
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| JP2009543267A (ja) * | 2006-06-29 | 2009-12-03 | フリースケール セミコンダクター インコーポレイテッド | 低電圧で読出／書込動作を行うメモリを有する集積回路 |
| JP2010510615A (ja) * | 2006-11-17 | 2010-04-02 | フリースケール セミコンダクター インコーポレイテッド | 改良形書込み動作を行う２ポートｓｒａｍ |
| JP2008091029A (ja) * | 2007-12-27 | 2008-04-17 | Renesas Technology Corp | 半導体集積回路装置 |
| CN104321817A (zh) * | 2012-03-30 | 2015-01-28 | 英特尔公司 | 具有改进的写余量的存储器单元 |
| JP2015511753A (ja) * | 2012-03-30 | 2015-04-20 | インテル コーポレイション | 書込マージンを改善されたメモリセル |
| US9666268B2 (en) | 2012-03-30 | 2017-05-30 | Intel Corporation | Apparatus for adjusting supply level to improve write margin of a memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| US5396469A (en) | 1995-03-07 |
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