JPH0266798A

JPH0266798A - 不揮発性半導体記憶装置

Info

Publication number: JPH0266798A
Application number: JP63218725A
Authority: JP
Inventors: Masanori Hayashigoshi; 正紀林越; Yoshikazu Miyawaki; 宮脇　好和; Takeshi Nakayama; 武志中山; Kazuo Kobayashi; 和男小林; Yasushi Terada; 寺田　康
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-08-31
Filing date: 1988-08-31
Publication date: 1990-03-06
Anticipated expiration: 2012-06-18
Also published as: JP2621411B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野］本発明は不揮発性半導体記憶装置に関し、特に高速読み
出しが可能なＥＥＰＲＯＭを提案するものである。

〔従来の技術］第５図は例えば１９８４年ｌ５ＳＣＣＤＩＧＥＳＴ　Ｏ
Ｆ　ＴＥＣＩＩＮＩＣＡＬＰＡＰＩＥＲ５，Ｐ１４４〜
１４５に示されている従来の不揮発性半導体記憶装置の
要部回路図である。メモリセル１は各２つのトランジス
タ旧、０２及びメモリトランジスタ旧、　Ｍ２の４素子
から構成されている。

トランジスタＱｌ、　Ｑ２のドレインは夫々反転ピット
線ＢＬ、ビット線ＢＬと各別に接続されζおり、それら
の各ゲートはともにワード線用、と接続されている。ま
たトランジスタＱ１．　Ｑ２の各ソースは、メモリトラ
ンジスタＭＬ　Ｍ２のドレインと各別に接続されている
。メモリトランジスタＭＬ　）’１２の各コントロール
ゲートはともにコントロールゲート線ＣＧＬと接続され
ている。更にメモリトランジスタ胴間の各ソースはトラ
ンジスタＱ３．　Ｑ４のドレインと、各別に接続されて
おり、トランジスタＱ３．　Ｑ４の各ゲートはともにソ
ース線ＳＬと接続されていて、各ソースは接地されてい
る。そして、反転ビット線ＢＬはダイオード接続された
負荷トランジスタ０５を介して電源電圧Ｖｃｃの電源と
、ビ・２ト線Ｂｌ、はダイオード接続された負荷トラン
ジスタ０６を介して電源電圧Ｖｃｃの電源と接続されて
いる。反転ビット線ＢＬ及びビット線［ＩＬ＋よ、それ
らの反転ビット線ＢＬとビット線ＢＬとの間の電位差を
検出するセンスアンプ（差動増幅器）２と接続されてい
る。

次にこの不揮発性半導体記憶装置の動作を説明する。メ
モリセルｌへのデータの書き込みは、２つのメモリトラ
ンジスタ旧、　Ｍ２に互いに相補的なデータを書き込む
ことにより行われる。また、データの書き込みには、デ
ータ消去とプログラムの２つのステンプがある。データ
を書き込む場合、データ消去時にはソース線ＳＬがｒ　
ＨＪになる。また、選択されたワード線ＷＬが高電圧に
立ち上げられる。この状態で反転ヒツト４’ＪＢＬ、　
　ビット線ＢＬはともにＯｖにされ、コントロールゲー
）線ＣＧＬには高電圧が印加される。これによってメモ
リトランジスタ旧、　Ｍ２のフローティングゲートに電
子が注入され、コン１−［Ｉ−ルゲートからみたメモリ
トランジスタ旧、　Ｍ２の闇値が高くなる。これがデー
タ消去状態に対応する。

その後、プログラムサイクルに移ると、ソース線ＳＬは
「Ｌ」になりトランジスタＱ３．　Ｑ４がオフして、メ
モリトランジスタ旧、　Ｍ２のソースはフローティング
になる。この状態でコントロールゲート線ＣＧＩ、はＯ
ｖにされ、書き込みデータがｒ　ＨＪＯ場合は反転ビッ
ト線ＢＬに、ｒ　Ｌ　Ｊの場合はビット線ＢＬに高電圧
が印加される。これによって高電圧が印加された反転ビ
ット線又はビット線のメモリトランジスタ旧又は門２の
）Ｉコーティングゲートから電子が引き抜かれる。それ
により書き込みデータが「Ｈ」の場合には、メモリトラ
ンジスタ旧の闇値が、書き込みデータが「Ｌ」の場合に
は、メモリトランジスタＭ２の闇値が低くなる。これが
プログラム状態に対応する。即ち書き込みデータが川］
」の場合にはメモリトランジスタ旧は電子がフローティ
ングゲ−１・から引き抜かれるプログラム状態となり、
メモリトランジスタＭ２は電子がフローティングゲート
に注入されるデータ消去状態になる。

また、書き込みデータが［Ｉ−Ｊの場合には、メモリト
ランジスタ旧がデータ消去状態になり、メモリトランジ
スタＮ２がプログラム状態になる。

一方、メモリセル１からのデータ読み出しは、先づ反転
ビット線ＢＬ、　ビット線ＢＬが負荷トランジスタＱ５
．０６を介して、電源電圧Ｖｃｃから負荷トランジスタ
Ｑ５．　［１６の閾値ｖｔｈを差し引いた電圧でプリチ
ャージされる。このとき、ソース線ＳＬはｒ　ＨＪであ
り、コントロールゲート線ＣＧＬにはメモリトランジス
タがデータ消去状態にあるときの闇値と、プルダラム状
態にあるときの闇値との中間の電圧、例えばＯｖが印加
される。また選択されたワード線ＷＬが「Ｈ」に立ち上
がる。この状態で、メモリセル１にｒ　Ｈ、のデータが
書き込まれている場合には、メモリＩ・ランジスタ旧の
闇値は、コントロールゲート線ＣＧＬの電位よりも低い
ためにメモリトランジスタ間がオンして、反転ビット線
ＢＬの電位が低下する。また、このときのメモリトラン
ジスタＭ２の閾値はコントロールケート線ＣＧＬの電位
より高いので、メモリトランジスタ間はオフしたままで
ビ・ノド線１ｉＬの電位は変化しない。この反転ピノｌ
−＆％Ｂ１．．　ヒツト線ＢＬの電位差をセンスアンプ
２によって検出することによりデータの読み出しが行わ
れる。

また、メモリセルｌに「Ｌ」のデータが書き込まれてい
る場合も同様にしてデータの読み出しが行われる。

〔発明が解決しようとする課題］前述したように従来の不揮発性半導体記憶装置は、デー
タ書き込み時に反転ビット線又はビット線に高電圧を与
える必要がある。そこで不揮発性半導体記憶装置ではそ
のような高電圧を印加する手段として第６図に示す如く
トランジスタＱ１６のソースを、ゲートとドレインとを
接続しているトランジスタ０１７のドレインと接続し、
トランジスタ０１６のゲートとトランジスタＱ１７のソ
ースとを接続していて、トランジスタＱ１７のドレイン
にコンデンサＣ１を介してクロック制御信号φを与える
高電圧スイッチを用いている。そしてこの高電圧スイッ
チはワード線孔、コントロールゲート線ｃＧＬビット線
ＢＬ、反転ビット線ＢＬの夫々に設けられている。

この高電圧スイッチはノードＮ１が「Ｉ］」であると容
量結合によりノードＮ１の電位をクロック制御信号φに
基づいて高電圧Ｖ１１１）まで立ち上げるが、ノードＮ
１が「Ｌ」であるとノードＮ１の電位は「Ｌ」のままで
ある。

このように従来の不揮発性半導体記憶装置では、例えば
書き込みデータｒＨ，の場合、プログラムザイクルにお
いて反転ビット線ＢＬに高電圧が印加されビット線ＢＬ
はＯｖにされる。したがって、高電圧スイッチを活性化
する前に予め反転ピッｔ［ｅＬを川］」に、ヒツト線Ｂ
Ｌを「Ｌ」にする必要がある。しかし、データの読み出
し時に書き込みデータが川１」であると、メモリトラン
ジスタＭ１がオン、メモリトランジスタ間がオフするの
で、反転ピッ１−線ＢＬの電位は低下して「■、」にな
り、ヒツト線Ｂ１、の電位は「Ｈ」になる。したがって
、従来の不揮発性半導体記憶装置では、データ書き込み
時（プログラムサイクル時）とデータ読み出し時では反
転ビット線肛、ビット線ＢＬの電位の関係が異なるため
、書き込みデータを一時的にラッチずろためのコラムラ
ッチとセンスアンプとを共用することができず、反転ビ
ット線肛、ビット線ＢＬに対してコラムランチとセンス
アンプとを夫々独立して設けなげればならない。それ故
、チップ面積が大きくなり高集積化が困難であるという
問題がある。

本発明は前述した問題に鑑み、データ書き込み時及びデ
ータ読み出し時の反転ビット線肛、ビット線ＢＬの電位
の関係を同じにして、コラムラッチとセンスアンプとを
共用し得る不揮発性半導体記憶装置を提供することを目
的とする。

〔課題を解決するだめの手段］第１発明は、データの書き込み、消去可能なメモリセル
を各２つのトランジスタ及びメモリトランジスタで構成
しており、第１のＩ−ランジスタのドレイン（又はソー
ス）を反転ピッ］・線と、第２のトランジスタのドレイ
ン（又はソース）をビット線と、第１．第２のトランジ
スタのゲートをともにワード線と、第１のトランジスタ
のソース（又はドレイン）を第１のメモリトランジスタ
のドレイン（又はソース）と、第２のトランジスタのソ
ース（又はドレイン）を第２のメモリトランジスタのド
レイン（又はソース）と、第１．第２のメモリトランジ
スタのコントロールゲートをともにコントロールゲート
線と夫々接続して、第１第２のメモリトランジスタのソ
ースに反転ビット線及びビット線電位より高い電圧を印
加すべき電圧印加手段と、反転ピノ１〜線とビット線と
の間に接続していてインバータを交差接続してなるフリ
ップフロップ回路とを設ける。

第２発明は、データの書き込み、消去可能なメモリセル
を各２つのトランジスタ及びメモリトランジスタで構成
しており、第１のトランジスタのドレイン（又はソース
）を反転ビット線と、第２のトランジスタのドレイン（
又はソース）をビット線と、第１．第２のトランジスタ
のゲートをともにワード線と、第１のトランジスタのソ
ース（又はドレイン）を第１のメモリトランジスタのド
レイン（又はソース）及び第２のメモリトランジスタの
コントロールゲートと、第２のトランジスタのソースを
第２のメモリトランジスタのドレイン（又はソース）及
び第１のメモリトランジスタのコントロールゲートと夫
々接続して、第１第２のメモリトランジスタのソースに
反転ビット線及びビット線電位より高い電圧を印加すべ
き電圧印加手段と、反転ビット線とビット線との間に接
続していてインバータを交差接続してなるフリップフロ
ップ回路とを設ける。

〔作用〕

第１発明においては、データ読み出し時にプログラム状
態にあるメモリトランジスタが接続されるビット線（書
き込みデータがｒ　ＨＪの場合は反転ビット線）が読み
出し電圧により充電され、その電位が上昇する。データ
消去状態にあるメモリトランジスタが接続される反転ビ
ット線（書き込みデータがｒＨ，である場合はビット線
）の電位は変化しない。これらの電位差をフリップフロ
ップ回路が検出する。データ書き込み時には書き込みデ
ータが［Ｉ］」の場合は反転ビット線がｒ　Ｉ（。

に、ビット線が「Ｌ」になる。

これによりデータ読みだし時及びデータ書き込み時の（
プログラムサイクル時）の反転ビット線及びビット線の
電位の関係は同じになる。

第２発明においては、データ読め出し時にプログラム状
態にあるメモリトランジスタが接続されるビット線（古
き込みデータがｒ　Ｊ（、の場合は反転ピノＩ〜線）が
読め出し電圧により充電され、ビット線が接続されるメ
モリトランジスタのドレイン及び反転ビット線が接続さ
れるメモリトランジスタのゲートの電位が−１−昇する
。データ消去状態にあるメモリトランジスタが接続され
る反転ピッ１〜線（書き込みデータが「Ｈ」である場合
はビット線）の電位は変化せず、反転ビット線が接続さ
れるメモリＩ・ランシスクのドレイン及びビット線が接
続されろメモリトランジスタのゲートの電位は変化しな
い。ケート電位が高いメモリトランジスタがオンし、ケ
ート電位が変化しないメモリトランジスタはオフする。

これによりデータ読み出し時及びデータ書き込み時（プ
ログラムサイクル時）の反転ビット線及びビット線の電
位の関係は同じになり、またデータ消去及びプログラム
の動作は同時となる。

〔実施例〕

以下本発明をその実施例を示す図面によって詳ｉホする
。

第１図は第１発明に係る不揮発性半導体記憶装置の要部
回路図である。メモリセル１は各２つのトランジスタ旧
、０２及びメモリトランジスタ旧。

Ｍ２で構成されている。Ｉ−ランシスク旧、０２のドレ
インは反転ビット線ＢＬ、ビット線肛と各別に接続され
ており、それらの各ゲートはともにツー１線町、と接続
されている。トランジスタ旧、０２の各ソースはメモリ
トラジスタＭ１．　Ｍ２の１−レインと各別に接続され
ている。メモリトランジスタ旧、　Ｍ２の各二ｌントロ
ールケートはともにコントロールケトスタ旧．　Ｍ２の
ソースは筒型圧印加工段たるトランジスタＱ３，　Ｑ４
のドレインと各別に接続されており、トランジスタ０３
，口４の各ゲートはともにソース線ＳＬと接続されてい
て、各ソースはともに読み出し電圧線■□と接続されて
いる。反転ビット線ＢＬビット線ＢＬは夫々トランジス
タ１１１Ｂ．　［１９を介してフリップフロップ回路た
るセンスアンプ２と接続されている。このトランジスタ
Ｑ８，　０９のゲートはともにビットライントランスフ
ァゲート線１１ＬＴと接続されている。センスアンプ２
は２個のインバータを交差接続して構成されており、反
転ビット線Ｂ１、はトランジスタＱＩＯ，＋１１１の各
ドレインと接続されるとともにトランジスタ０１２．０
１３の各ゲートと接続されている。−・方、ビット線Ｂ
ＬはトランジスタＱ１２．　Ｑ１３の各ドレインと接続
されるとともに、トランジスタＱＩＯ，Ｑｌｌの各ゲー
トと接続されている。トランジスタ旧０．０１２の各ソ
ースはトランジスタ０１４を介して電源電圧Ｖｃｃの電
源と接続され、トランジスタＱｌｌ、　Ｑ１３の各ソー
スは、トランジスタ旧５を介して接地されている。トラ
ンジスタ旧４０１５の各ゲートには、互いに相補的な反
転センスアンプ活性化信号Ｓｏ、センスアンプ活性化信
号Ｓ。

が各別に与えられろ。

このセンスアンプ２は、書き込みデータを一時的にラッ
チするためのコラムランチとしても用いている。

次にこのように構成した不揮発性半導体記憶装置の動作
を第１図により説明する。

いま、書き込みデータがｒ　）ｌ　」の場合には、反転
ビット線ＢＬがｒ　Ｈ，に、ビット線ＢＬｒＬＪになり
、書き込みデータがｒ　ｌ、　、の場合には反転ビット
線ＢＬが「Ｌ」に、ピッＩ・線Ｂしが１Ｆ■」になる。

このとき、ビットライントランスファケート線旧、Ｔは
「Ｈ」、反転センスアンプ活性化信号ＳＯは川、」、セ
ンスアンプ活性化信号Ｓｏはｒ　ＩＩ　Ｊであるので、
センスアンプ２には書き込みデータに対応した反転ビッ
ト線ＢＬ、　　ビット１肛の電位がラッチされる。

そしてこのような動作を他の反転しノド１肛とヒツト線
Ｂ１、との回路部分についても繰り返し、夫々のセンス
アンプ２に、書き込みデータに対応した反転ビット線Ｂ
Ｌ、　ビット線ＢＬの電位が順次ラッチされる。その後
、データの書き込みサイクルに移るが、データの書き込
みは、前述した如くデータ消去とプログラムの２つのス
テップがあり、光りデータ消去サイクルが始まる。デー
タ消去サイクルでは、ソース線ＳＬは「Ｌ」になり、メ
モリトランジスタ旧、　Ｍ２のソースはフローティング
状態になる。そして、選択されたワード線引、が高電圧
に立も上げられる。この状態においては反転しント４４
Ｂ＋７．ヒツト線Ｂ１、はＯｖにされ、コントロールゲ
ート線ＣＧＬには高電圧が印加される。これによってメ
モリトランジスタＭＬ　Ｍ２のフローティングゲートに
電子が注入され一ζ、コントロールゲートからみたメモ
リトランジスタ旧、　Ｍ２の闇値は高くなる。

これが、データ消去状態に対応する。このデータ消去サ
イクルにおいてはビットライントランスファケート線Ｂ
ＬＴは「Ｌ」であるので、センスアンプ２にランチされ
た反転ビット線肛、ビット線ＢＬの電位は保持されてい
る。

次にプｔコクラムサイクルに移る。プログラムサイクル
においてソース線ＳＬは「■、」であり、メモリトラン
ジスタＭＬ　Ｍ２のソースのフローティング状態は変化
せず、また選択されたワード線ＷＬは高電圧に立ちトげ
られ、一方、コントロールゲート線ＣＧＬばＯｖにされ
る。この状態においてはヒツトライントランスファゲー
ト線ＢＬＴは「Ｈ」になり、センスアンプ２にランチさ
れていた反転ビット線ＢＬ、　ビア１・線ＢＬの電位が
メモリセル１に与えられる。即し、店き込めう一一夕が
「）Ｉ」の場合には反転ビット線肛は「トＩ」に、ビッ
ト線ＢＬはｒ　ｉ７Ｊになり、書き込みデータが「Ｉ、
」の場合には反転ビット線ＢＬは「［、」にビット線Ｂ
Ｌはｒ　ＩＩＪになる。

その後、反転ビット線旧７．ヒツト線１３１．に接続さ
れた図示しない高電圧スイッチが活性化し、ｒ　Ｉ−Ｉ
　Ｊであるビット線（反転ビット線ＢＬ又はビット線Ｂ
１．）が高電圧に立ち上げられる。また［ＬＪであるビ
ット線（ビット線ＢＬ又は反転ビット線Ｒ［、）はＯｖ
のままである。これによって高電圧が印加された方のメ
モリトランジスタ　（Ｍｌ又はＭ２）のフローティング
ゲートから電子が引き抜かれ、書き込みブタが１＋（」
の場合には、メモリトランジスタ旧の闇値が低くなり、
書き込みデータがｒｌ、の場合には、メモリトランジス
タＭ２の閾イ直がイ氏くなる。

これがプログラド状態に対応する。即ち、書き込みデー
タがｒＨ，の場合にはメモリトランジスタ旧はプログラ
ム状態になり、メモリトランジスタＭ２はデータ消去状
態になり、−力、書き込みデータが［ＬＪの場合には、
メモリトランジスタ旧はデータ消去状態に、メモリトラ
ンジスタＭ２はプし１ダラム状態になる。

しかして、データの読み出しは、先づ反転ビット線ＢＬ
、　　ビット線Ｂ１、がＯｖになる。次にソース線ＳＬ
が川Ｉ」になり、コン１〜ロールゲート線ＣＧ　Ｌには
メモリ！・ランジスタがデータ消去状態にあるときの闇
値と、プログラム状態にある闇値との中間の電圧、例え
ば０νが印加される。また選択されたワード線−Ｌが「
１１」に立ち上がる。この状態において、メモリセル１
にｒＨ，が書き込まれている場合には、メモリトランジ
スタ間がオンして読み出し電圧線■８の電圧によりメモ
リトランジスタＭ１のソースから電流が供給されて反転
ビット線ＢＬの電位が上昇する。またメモリトランジス
タＭ２はオフしており、ビット線ＢＬの電位は変化しな
い。このときビン（・ライントランスファゲート信号Ｂ
ＬＴはｒ　ＨＪであり、トランジスタ［１８，Ｑ９はオ
ンしている。その後、反転センスアンプ活性化信号Ｓ。

が「Ｌ」、センスアンプ活性化信号Ｓｏがｒ、Ｈ」にな
り、センスアンプ２が活性化する。反転ビット線ＢＬ、
ヒン１〜線ＢＬの電位はセンスアンプ２によって、反転
ビット線ＢＬはｒＨＪ（電源電圧Ｖｃｃ　レヘル）に、
ビット線ＢＬは「Ｌ」（接地レヘル）にされてデータの
読み出しが行われる。

一方、メモリセル１に「Ｌ」のデータが書き込まれてい
る場合も同様にしてデータの読み出しが行われる。

なお、第１図においては、反転ビット線ＢＬとビット線
ＢＬに対して単一のメモリセル１を配置し、トランジス
タＱ３．　ｔ１４を設けているが、メモリセル１を複数
とした場合にはそれらに共通のトランジスタＱ３．　Ｑ
４を前記同様に設けてもよく、あるいは共通の反転ビッ
ト線ＢＬとビット線引、とに複数のメモリセルを設けて
夫々のメモリセルに対してトランジスタ０３９口４を設
けてもよい。しかし、各メモリセルＩに対してトランジ
スタ０３．０４を設けた場合には半導体記憶装置の集積
化が低下することになる。

第２図は第１発明の変形例を示す不揮発性半導体記憶装
置の要部回路図である。メモリトランジスタ旧、　Ｍ２
の各ソースが共通に接続されており、そのソースにトラ
ンジスタ０７のドレインを接続している。またトランジ
スタ０７のソースを読み出し電圧線■８と接続していて
、その他の回路構成は第１図と同様となっている。この
第２図に示す構成とした場合は、トランジスタ０３５口
４がトランジスタＱ７に置き換えられて、半導体記憶装
置の集積化をより高めることができる。

第３図は第２発明に係る不揮発性半導体記憶装置の要部
回路図である。メモリセル１におけるメモリトランジス
タｈ１のコントロールゲートをメモリトランジスタＭ２
の１ζレインと、メモリトランジスタＭ２のコン１−ロ
ールゲートをメモリトランジスタ間のドレインと交差接
続している。そしてその他の回路構成は第１図における
回路と同様となっている。この第３圀に示した不揮発性
半導体記憶装置は第１図に示したものとデータ書き込み
サイクルの動作が異なる。

この不揮発性半導体記憶装置は、データ書き込み時ζこ
データ消去とプログラムの２つのステップを必要とせず
、ｌステップで２つのメモリトランジスタを夫々データ
消去状態、プログラム状態にする。例えば、書き込みデ
ータが「１１」の場合、反転ビット線ＢＬのｒ　ＨＪと
、ビット線引、のｒ　ｌ−。

とがセンスアンプ２にラッチされる。その後、データ書
き込みサイクルではソース線ＳＬは「Ｌ」であり、メモ
リトランジスタＭｌ、　Ｍ２のソースはフローティング
状態になる。そして選択されたワード線引、が高電圧に
立ち上げられる。この状態でビットライントランスファ
ゲート１肛Ｔは［Ｉ］」になり、センスアンプ２にラッ
チされていた反転ビット線ＢＬ、　ビット線ＢＬの電位
がメモリセル１に与えられる。即ち、反転ビット線ＢＬ
はｒＨ」に、ビット線ＢＬは「Ｌ」になる。その後、反
転ビット線ＢＬビット線肛に接続された図示しない高電
圧スイッチが活性化し、反転ビット線ＢＬが高電圧に立
ち上げられる。またビット１肛はｏＶのままである。そ
の結果、メモリトランジスタＭ１のドレインと、メモリ
トランジスタ間のコントロールゲートには高電圧が印加
され、メモリトランジスタ間のコントロールゲートとメ
モリトランジスタ台２のドレインはＯｖになる。これに
よって、メモリトランジスタ旧のフｌ−１−ティングゲ
ートから電子が引き抜がれてメモリトランジスタ旧はプ
ログラム状態になり、メモリトランジスタＭ２のフロー
ティングゲートに電子が注入されて、メモリ１〜ランジ
スタＭ２はデータ消去状態になる。また書き込みデータ
が「Ｌ」の場合も同様に１ステシブでデータの書き込み
が行われる。

一方、データの読み出しは第１図に示したものと同様に
行われるが、データ消去状態にあるメモリトランジスタ
のコントロールゲートには読み出し電圧ＶＲが印加され
ることになるため、データ消去状態にあるメモリＩ・ラ
ンジスタの闇値は、読み出し電圧線Ｖ、の電圧以上であ
ることが望ましい。

なお、このように回路構成においても、トランジスタＱ
３．　Ｑ４を共通の反転ビット線ＢＬ、　ビット線ＢＬ
と接続された複数のメモリセルに対して共通に、あるい
は各メモリセルに対して夫々設けてもよい。

第４図は第２発明の変形例を示す不揮発性半導体記憶装
置の要部回路図である。メモリセル１におけるメモリト
ランジスタＭｌ、　Ｍ２の各ソースを共通に接続してお
り、そのソースにトランジスタ０７のドレインを接続し
、そのソースを読み出し電圧線■８と接続している。そ
して、その他の回路構成は第３図に示す回路と同様とな
っている。この第４図に示す構成とした場合はトランジ
スタ０３゜Ｑ４がトランジスタ０７に置き換えられて半
導体記憶装置の集積化を高め得る。

この回路構成においても、トランジスタ０７を、共通の
反転ビット線ＢＬとビット線ＢＬに対して設けた複数の
メモリセル１の夫々に設けてもよく、あるいは共通に単
一で設けてもよい。

なお、各トランジスタ及び各メモリトランジスタのドレ
イン側をソース側と入れ換えても同様の効果が得られる
のは言うまでもない。

〔発明の効果］以上詳述したように、第１発明によればデータ読み出し
時にメモリトランジスタのソースに読み出し電圧を印加
して、プログラム状態にあるメモす１〜ランシスタが接
続されているビット線を充電して電圧を高める構成にし
たので、データ書き込み時（プログラム時）とデータ読
み出し時の反転ヒツト線及びビット線の電位関係が同じ
になる。

それにより反転ヒツト線とビット線との間に設置−１だ
フリップフロ７１回路がセンスアンプとコラムランチと
を共用し得て、チンプ面積を減少させ゛ζ高集積化が可
能になる。

また、第２発明によればデータの書き込みに、データ消
去とプログラムの２つのステップを必要とせず、■動作
でデータの書き込みが終了してブタの書き込み時間を短
縮することができる。

したがって本発明は高集積化が図れ、またデータ書き込
み時間が短い不揮発性半導体記憶装置を提供できる優れ
た効果を奏する。

【図面の簡単な説明】

第１図は第１発明に係る不揮発性半導体記憶装置の要部
回路図、第２図はその変形例を示す不揮発性半導体記憶
装置の要部回路図、第３図は第２発明に係る不揮発性半
導体記憶装置の要部回路図、第４図はその変形例を示す
不揮発性半導体記憶装置の要部回路図、第５図は従来の
不揮発性半導体記憶装置の要部回路図、第６図は高電圧
スイッチの回路図である。１・・・メモリセル　　２・・・センスアンプ（差動増
幅器）　　　Ｑｌ、［１２〜０１７・・トランジスタＭ
Ｉ　　Ｍ２・・・メモリトランジスタ　　−１．・・・
ワード線ＳＬ・・・ソース線　　■、・・・読み出し電
圧線ＣＧＬ・・・コントロールゲート線　　ＢＬＴ・・
・ビットライントランファゲート線　　ＢＬ・・・反転
ビット線ＢＬ・・・ビット線なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】１、データの書き込み、消去可能なメモリセルを複数個
備えている不揮発性半導体記憶装置において、前記メモリセルは各２つのトランジスタ及びメモリトランジスタを有しており、第１のトランジス
タのドレイン（又はソース）を反転ビット線と、第２の
トランジスタのドレイン（又はソース）をビット線と、
第１、第２のトランジスタのゲートをともにワード線と
、第１のトランジスタのソース（又はドレイン）を第１
のメモリトランジスタのドレイン（又はソース）と、第
２のトランジスタのソース（又はドレイン）を第２のメ
モリトランジスタのドレイン（又はソース）と、第１、
第２のメモリトランジスタのコントロールゲートをとも
にコントロールゲート線と夫々接続して、第１、第２の
メモリトランジスタのソース（又はドレイン）に反転ビ
ット線及びビット線電位より高い電圧を印加すべき電圧
印加手段と、反転ビット線とビット線との間に接続して
いてインバータを交差接続してなるフリップフロップ回
路とを設けていることを特徴とする不揮発性半導体記憶
装置。２、データの書き込み、消去可能なメモリセルを複数個
備えている不揮発性半導体記憶装置において、前記メモリセルは各２つのトランジスタ及びメモリトランジスタを有しており、第１のトランジス
タのドレイン（又はソース）を反転ビット線と、第２の
トランジスタのドレイン（又はソース）をビット線と、
第１、第２のトランジスタのゲートをともにワード線と
、第１のトランジスタのソース（又はドレイン）を第１
のメモリトランジスタのドレイン（又はソース）及び第
２のメモリトランジスタのコントロールゲートと、第２
のトランジスタのソース（又はドレイン）を第２のメモ
リトランジスタのドレイン（又はソース）及び第１のメ
モリトランジスタのコントロールゲートと夫々接続して
、第１、第２のメモリトランジスタのソース（又はドレ
イン）に反転ビット線及びビット線電位より高い電圧を
印加すべき電圧印加手段と、反転ビット線とビット線と
の間に接続していてインバータを交差接続してなるフリ
ップフロップ回路とを設けていることを特徴とする不揮
発性半導体記憶装置。