JP3137993B2 - 不揮発性半導体記憶装置 - Google Patents
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- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims 1
- 210000004027 cell Anatomy 0.000 description 123
- 238000010586 diagram Methods 0.000 description 6
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- 230000002093 peripheral effect Effects 0.000 description 2
- 102200091804 rs104894738 Human genes 0.000 description 2
- 210000003771 C cell Anatomy 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関するものである。近年、パーソナルコンピュータ
が低価格化されて一般普及が進み、これにともなって益
々動作の高速化が図られている。このような状況におい
てＣＰＵの磁気ディスクで構成される補助記憶装置への
アクセス時間が動作高速化の障害となり、これを解決す
るために補助記憶装置として半導体記憶装置を使用する
ようになりつつある。
置に関するものである。近年、パーソナルコンピュータ
が低価格化されて一般普及が進み、これにともなって益
々動作の高速化が図られている。このような状況におい
てＣＰＵの磁気ディスクで構成される補助記憶装置への
アクセス時間が動作高速化の障害となり、これを解決す
るために補助記憶装置として半導体記憶装置を使用する
ようになりつつある。
【０００２】ところが、現在補助記憶装置として使用さ
れている半導体記憶装置は主にＤＲＡＭ（稀にＳＲＡＭ
も使用されることもある。）であって、電源切断時には
格納データが消去されてしまうため、電源バックアップ
用の電池が必要となっている。一方、上記のような補助
記憶装置として電気的に書き換え可能な不揮発性半導体
記憶装置であるＥＥＰＲＯＭ（Electrical Eraseable P
rogrammable Read Only Memory）が注目されはじめてい
るが、このＥＥＰＲＯＭは１セルで２トランジスタを必
要とする構成であるため、１セル当たりの占有面積が大
きくなって製造コストが高いという問題点がある。そこ
で、セル占有面積が紫外線消去型のＥＰＲＯＭ（Erasea
ble Programmable Read Only Memory ）と同程度の一括
消去型（フラッシュ消去型）のＥＥＰＲＯＭの使用検討
がなされている。
れている半導体記憶装置は主にＤＲＡＭ（稀にＳＲＡＭ
も使用されることもある。）であって、電源切断時には
格納データが消去されてしまうため、電源バックアップ
用の電池が必要となっている。一方、上記のような補助
記憶装置として電気的に書き換え可能な不揮発性半導体
記憶装置であるＥＥＰＲＯＭ（Electrical Eraseable P
rogrammable Read Only Memory）が注目されはじめてい
るが、このＥＥＰＲＯＭは１セルで２トランジスタを必
要とする構成であるため、１セル当たりの占有面積が大
きくなって製造コストが高いという問題点がある。そこ
で、セル占有面積が紫外線消去型のＥＰＲＯＭ（Erasea
ble Programmable Read Only Memory ）と同程度の一括
消去型（フラッシュ消去型）のＥＥＰＲＯＭの使用検討
がなされている。
【０００３】
【従来の技術】ＥＥＰＲＯＭを構成するセルトランジス
タは図８に示すようにフローティングゲートを有する二
重ゲート構造のトンネル消去ーアバランシュ書き込み型
のセルトランジスタＣで構成され、このセルトランジス
タにデータ「０」を書き込む場合には図９に示すように
ドレイン及びコントロールゲートに書き込み用高電圧Ｖ
ppを印加するとともにソースをグランドＧＮＤに接続し
てフローティングゲートに電子を注入する。このような
動作によりデータ「０」が書き込まれたセルトランジス
タＣでは図７に示す特性曲線Ｄ0 で動作し、コントロー
ルゲートに１／０判定電圧Ｖ0/1 すなわちセル選択信号
が入力されてもドレインーソース間に電流ＩDSは流れず
オフ状態となる。
タは図８に示すようにフローティングゲートを有する二
重ゲート構造のトンネル消去ーアバランシュ書き込み型
のセルトランジスタＣで構成され、このセルトランジス
タにデータ「０」を書き込む場合には図９に示すように
ドレイン及びコントロールゲートに書き込み用高電圧Ｖ
ppを印加するとともにソースをグランドＧＮＤに接続し
てフローティングゲートに電子を注入する。このような
動作によりデータ「０」が書き込まれたセルトランジス
タＣでは図７に示す特性曲線Ｄ0 で動作し、コントロー
ルゲートに１／０判定電圧Ｖ0/1 すなわちセル選択信号
が入力されてもドレインーソース間に電流ＩDSは流れず
オフ状態となる。
【０００４】一方、書き込まれたデータ「０」を消去す
る場合には図８に示すようにドレインを開放状態として
ゲートをグランドＧＮＤに接続し、ソースには前記高電
圧Ｖppを印加してフローティングゲートの電子を抜く。
このような動作によりデータ「０」が消去されたセルト
ランジスタＣでは図７に示す特性曲線Ｄ1 で動作し、コ
ントロールゲートに１／０判定電圧Ｖ0/1 が入力される
とオン状態となり、データ「１」が格納されたことにな
る。
る場合には図８に示すようにドレインを開放状態として
ゲートをグランドＧＮＤに接続し、ソースには前記高電
圧Ｖppを印加してフローティングゲートの電子を抜く。
このような動作によりデータ「０」が消去されたセルト
ランジスタＣでは図７に示す特性曲線Ｄ1 で動作し、コ
ントロールゲートに１／０判定電圧Ｖ0/1 が入力される
とオン状態となり、データ「１」が格納されたことにな
る。
【０００５】このようなセルトランジスタを使用して構
成されるセルアレイの一例を図６に従って説明すると、
行方向に並設された多数のセルトランジスタＣのコント
ロールゲートには例えばセルトランジスタＣ11〜Ｃ1jに
はワード線ＷＬ1 というように共通のワード線ＷＬm が
接続され、列方向に並設された多数のセルトランジスタ
Ｃのドレインには共通のビット線ＢＬn が接続され、各
セルトランジスタＣのソースはグランドＧＮＤに接続さ
れる。なお、各ビット線ＢＬ1 〜ＢＬj には各セルトラ
ンジスタにデータが書き込まれているか否かにより電位
が確定されるように例えば負荷抵抗Ｒ２1 〜Ｒ２j を介
して電源Ｖccを印加する。
成されるセルアレイの一例を図６に従って説明すると、
行方向に並設された多数のセルトランジスタＣのコント
ロールゲートには例えばセルトランジスタＣ11〜Ｃ1jに
はワード線ＷＬ1 というように共通のワード線ＷＬm が
接続され、列方向に並設された多数のセルトランジスタ
Ｃのドレインには共通のビット線ＢＬn が接続され、各
セルトランジスタＣのソースはグランドＧＮＤに接続さ
れる。なお、各ビット線ＢＬ1 〜ＢＬj には各セルトラ
ンジスタにデータが書き込まれているか否かにより電位
が確定されるように例えば負荷抵抗Ｒ２1 〜Ｒ２j を介
して電源Ｖccを印加する。
【０００６】従って、多数のワード線ＷＬ1 〜ＷＬi 及
びビット線ＢＬ1 〜ＢＬj の中からそれぞれ１本ずつが
選択されると、選択されたワード線ＷＬm 及びビット線
ＢＬn が交差する位置のセルトランジスタＣmnが選択さ
れ、そのセルトランジスタＣmnに前記データ「０」が格
納されていれば同セルトランジスタＣmnがオフされて選
択されたビット線がＨレベルとなる。また、選択された
セルトランジスタＣmnにデータ「１」が格納されていれ
ば、同セルトランジスタＣmnがオンされて選択されたビ
ット線ＢＬn がＬレベルとなり、このようなビット線電
位がセル情報としてセンスアンプで読み出される。
びビット線ＢＬ1 〜ＢＬj の中からそれぞれ１本ずつが
選択されると、選択されたワード線ＷＬm 及びビット線
ＢＬn が交差する位置のセルトランジスタＣmnが選択さ
れ、そのセルトランジスタＣmnに前記データ「０」が格
納されていれば同セルトランジスタＣmnがオフされて選
択されたビット線がＨレベルとなる。また、選択された
セルトランジスタＣmnにデータ「１」が格納されていれ
ば、同セルトランジスタＣmnがオンされて選択されたビ
ット線ＢＬn がＬレベルとなり、このようなビット線電
位がセル情報としてセンスアンプで読み出される。
【０００７】
【発明が解決しようとする課題】上記のようなセルトラ
ンジスタＣではデータ「０」の消去動作時にフローティ
ングゲートから電子を抜き過ぎて過剰消去状態となる
と、同セルトランジスタＣは例えば図７に示す特性曲線
Ｄ1oで動作してしきい値電圧が負になるため、常時オン
状態となる。従って、このようなセルトランジスタＣが
発生すると、そのセルトランジスタに接続されたビット
線ＢＬの電位は常にＬレベルとなって当該ビット線ＢＬ
に接続された他のセルトランジスタを選択してもそのセ
ル情報を読み出すことができなくなって読出し不良が発
生するという問題点がある。
ンジスタＣではデータ「０」の消去動作時にフローティ
ングゲートから電子を抜き過ぎて過剰消去状態となる
と、同セルトランジスタＣは例えば図７に示す特性曲線
Ｄ1oで動作してしきい値電圧が負になるため、常時オン
状態となる。従って、このようなセルトランジスタＣが
発生すると、そのセルトランジスタに接続されたビット
線ＢＬの電位は常にＬレベルとなって当該ビット線ＢＬ
に接続された他のセルトランジスタを選択してもそのセ
ル情報を読み出すことができなくなって読出し不良が発
生するという問題点がある。
【０００８】そこで、このような不具合を解決するため
に電気的消去と読出しを繰り返し行なって、消去された
セルトランジスタのしきい値が負にならないように監視
しながらしきい値が一定の値になるまでこの動作を繰り
返すような消去方法も提案されているが、消去時間にか
なりの時間を必要とするとともにこの動作を制御するＣ
ＰＵがバスを占有するため、システムの動作速度を低下
させるという問題点がある。
に電気的消去と読出しを繰り返し行なって、消去された
セルトランジスタのしきい値が負にならないように監視
しながらしきい値が一定の値になるまでこの動作を繰り
返すような消去方法も提案されているが、消去時間にか
なりの時間を必要とするとともにこの動作を制御するＣ
ＰＵがバスを占有するため、システムの動作速度を低下
させるという問題点がある。
【０００９】この発明の目的は、フローティングゲート
を有する二重ゲート構造のトンネル消去ーアバランシュ
書き込み型のセルトランジスタでセルアレイが構成され
る不揮発性半導体記憶装置でセルトランジスタが過剰消
去されても読出し不良を発生させることのない不揮発性
半導体記憶装置を提供するにある。
を有する二重ゲート構造のトンネル消去ーアバランシュ
書き込み型のセルトランジスタでセルアレイが構成され
る不揮発性半導体記憶装置でセルトランジスタが過剰消
去されても読出し不良を発生させることのない不揮発性
半導体記憶装置を提供するにある。
【００１０】
【課題を解決するための手段】すなわち、図１に示すよ
うに電気的に消去及び書換え可能な不揮発性セルトラン
ジスタＣijを行方向及び列方向に多数並設して構成する
セルアレイ１は、行方向に並設されたセルトランジスタ
Ｃmjには共通のワード線ＷＬm がそれぞれ接続され、列
方向に並設されたセルトランジスタＣinには共通のビッ
ト線ＢＬn が接続され、ワード線ＷＬm 及びビット線Ｂ
Ｌn を選択することによりセルトランジスタＣmnを選択
してセル情報の書き込みあるいは読出しが行われる。そ
して、行方向に並設されたセルトランジスタＣmjの各ソ
ースには選択された該セルトランジスタＣmjを活性化可
能とする共通の第一の選択素子Ｅ１m が接続され、該第
一の選択素子Ｅ１m には当該行を選択するワード線ＷＬ
m の選択と同期した第一の選択信号ＳＧ１m により該第
一の選択素子Ｅ１m をオン動作させ、セルトランジスタ
Ｃmjのドレインを電源Ｖs1と電気的に接続させる構成と
した。
うに電気的に消去及び書換え可能な不揮発性セルトラン
ジスタＣijを行方向及び列方向に多数並設して構成する
セルアレイ１は、行方向に並設されたセルトランジスタ
Ｃmjには共通のワード線ＷＬm がそれぞれ接続され、列
方向に並設されたセルトランジスタＣinには共通のビッ
ト線ＢＬn が接続され、ワード線ＷＬm 及びビット線Ｂ
Ｌn を選択することによりセルトランジスタＣmnを選択
してセル情報の書き込みあるいは読出しが行われる。そ
して、行方向に並設されたセルトランジスタＣmjの各ソ
ースには選択された該セルトランジスタＣmjを活性化可
能とする共通の第一の選択素子Ｅ１m が接続され、該第
一の選択素子Ｅ１m には当該行を選択するワード線ＷＬ
m の選択と同期した第一の選択信号ＳＧ１m により該第
一の選択素子Ｅ１m をオン動作させ、セルトランジスタ
Ｃmjのドレインを電源Ｖs1と電気的に接続させる構成と
した。
【００１１】また、図２に示すように行方向に並設され
たセルトランジスタＣmjの各ソースには前記第一の選択
素子Ｅ１m のオフ動作時に該セルトランジスタＣmjを非
活性化する電源Ｖs2が抵抗Ｒ１m を介して供給される構
成とした。また、図４に示すように行方向に並設された
セルトランジスタＣmjの各ソースには前記第一の選択素
子Ｅ１m のオフ動作時に該セルトランジスタＣmjを非活
性化する電源Ｖs2が第二の選択素子Ｅ２m を介して供給
され、該第二の選択素子Ｅ２m のゲートには前記第一の
選択信号ＳＧ１m と同期する第二の選択信号ＳＧ２mが
入力される構成とした。
たセルトランジスタＣmjの各ソースには前記第一の選択
素子Ｅ１m のオフ動作時に該セルトランジスタＣmjを非
活性化する電源Ｖs2が抵抗Ｒ１m を介して供給される構
成とした。また、図４に示すように行方向に並設された
セルトランジスタＣmjの各ソースには前記第一の選択素
子Ｅ１m のオフ動作時に該セルトランジスタＣmjを非活
性化する電源Ｖs2が第二の選択素子Ｅ２m を介して供給
され、該第二の選択素子Ｅ２m のゲートには前記第一の
選択信号ＳＧ１m と同期する第二の選択信号ＳＧ２mが
入力される構成とした。
【００１２】
【作用】ｍ番目のワード線ＷＬm を選択すると、当該ワ
ード線ＷＬm に対応する第一の選択素子Ｅ１m のオン動
作により選択されたワード線ＷＬm に接続されたセルト
ランジスタＣmjだけが活性化可能となる。従って、この
状態でｎ番目のビット線ＢＬn を選択すると選択された
セルトランジスタＣmnのセル情報だけがビット線ＢＬn
に読み出される。
ード線ＷＬm に対応する第一の選択素子Ｅ１m のオン動
作により選択されたワード線ＷＬm に接続されたセルト
ランジスタＣmjだけが活性化可能となる。従って、この
状態でｎ番目のビット線ＢＬn を選択すると選択された
セルトランジスタＣmnのセル情報だけがビット線ＢＬn
に読み出される。
【００１３】また、ワード線ＷＬm の非選択時には当該
ワード線に対応する第一の選択素子Ｅ１m がオフされ、
その第一の選択素子Ｅ１m のオフ動作時には抵抗Ｒ１m
あるいは第二の選択素子Ｅ２m により当該ワード線ＷＬ
m に接続されたセルトランジスタＣmjの各ソースに電源
Ｖs2が供給されて、該セルトランジスタＣmjが確実に不
活性化される。
ワード線に対応する第一の選択素子Ｅ１m がオフされ、
その第一の選択素子Ｅ１m のオフ動作時には抵抗Ｒ１m
あるいは第二の選択素子Ｅ２m により当該ワード線ＷＬ
m に接続されたセルトランジスタＣmjの各ソースに電源
Ｖs2が供給されて、該セルトランジスタＣmjが確実に不
活性化される。
【００１４】
【実施例】以下、この発明を具体化した第一の実施例を
図２及び図３に従って説明する。図２に示すセルアレイ
１ａは前記従来例と同様に行方向にｉ行、列方向にｊ列
のセルトランジスタＣ11〜Ｃijで構成され、各行のセル
トランジスタのコントロールゲートはワード線ＷＬ1 〜
ＷＬi にそれぞれ接続され、各列のセルトランジスタの
ドレインはビット線ＢＬ1 〜ＢＬj にそれぞれ接続され
ている。
図２及び図３に従って説明する。図２に示すセルアレイ
１ａは前記従来例と同様に行方向にｉ行、列方向にｊ列
のセルトランジスタＣ11〜Ｃijで構成され、各行のセル
トランジスタのコントロールゲートはワード線ＷＬ1 〜
ＷＬi にそれぞれ接続され、各列のセルトランジスタの
ドレインはビット線ＢＬ1 〜ＢＬj にそれぞれ接続され
ている。
【００１５】各行のセルトランジスタのソースは第一の
選択素子としての共通のＮチャネルＭＯＳトランジスタ
Ｅ１1 〜Ｅ１i のドレインに接続されるとともに抵抗Ｒ
１1 〜Ｒ１i を介して電源Ｖs2が供給されている。そし
て、各トランジスタＥ１1 〜Ｅ１i のゲートには対応す
るワード線ＷＬ1 〜ＷＬi の選択と同期した第一の選択
信号ＳＧ１1 〜ＳＧ１i が入力され、ソースは電源Ｖs1
すなわちこの実施例ではグランドに接続されている。
選択素子としての共通のＮチャネルＭＯＳトランジスタ
Ｅ１1 〜Ｅ１i のドレインに接続されるとともに抵抗Ｒ
１1 〜Ｒ１i を介して電源Ｖs2が供給されている。そし
て、各トランジスタＥ１1 〜Ｅ１i のゲートには対応す
るワード線ＷＬ1 〜ＷＬi の選択と同期した第一の選択
信号ＳＧ１1 〜ＳＧ１i が入力され、ソースは電源Ｖs1
すなわちこの実施例ではグランドに接続されている。
【００１６】さて、このようなセルアレイ１ａでは例え
ばワード線ＷＬ1 が選択されるとセルトランジスタＣ11
〜Ｃ1jのコントロールゲートにセル選択信号が入力され
る。この時、トランジスタＥ１1 〜Ｅ１i の中からトラ
ンジスタＥ１1 のゲートだけに選択信号ＳＧ１1 が同期
して入力されれば同トランジスタＥ１1 がオンされ、各
セルトランジスタＣ11〜Ｃ1jのソースがグランドレベル
まで低下する。この状態で例えばビット線ＢＬ1 が選択
されるとセルトランジスタＣ11が選択されてそのセル情
報がビット線ＢＬ1 に読み出され、セルトランジスタＣ
11にデータ「０」が書き込まれていれば同セルトランジ
スタＣ11がオフされてビット線ＢＬ1 はＨレベルとな
り、データ「１」が書き込まれている場合には同セルト
ランジスタＣ11がオンされてビット線ＢＬ1はＬレベル
となる。そして、トランジスタＥ１1 以外はオンされて
いないので、ビット線ＢＬ1 に接続される他のセルトラ
ンジスタＣ21〜Ｃi1のいずれかが過剰消去されて常時オ
ン状態となっていても同セルトランジスタＣ21〜Ｃi1の
ソースはグランドに接続されていないので、セルトラン
ジスタＣ11のセル情報の読出しに影響を及ぼすことはな
い。
ばワード線ＷＬ1 が選択されるとセルトランジスタＣ11
〜Ｃ1jのコントロールゲートにセル選択信号が入力され
る。この時、トランジスタＥ１1 〜Ｅ１i の中からトラ
ンジスタＥ１1 のゲートだけに選択信号ＳＧ１1 が同期
して入力されれば同トランジスタＥ１1 がオンされ、各
セルトランジスタＣ11〜Ｃ1jのソースがグランドレベル
まで低下する。この状態で例えばビット線ＢＬ1 が選択
されるとセルトランジスタＣ11が選択されてそのセル情
報がビット線ＢＬ1 に読み出され、セルトランジスタＣ
11にデータ「０」が書き込まれていれば同セルトランジ
スタＣ11がオフされてビット線ＢＬ1 はＨレベルとな
り、データ「１」が書き込まれている場合には同セルト
ランジスタＣ11がオンされてビット線ＢＬ1はＬレベル
となる。そして、トランジスタＥ１1 以外はオンされて
いないので、ビット線ＢＬ1 に接続される他のセルトラ
ンジスタＣ21〜Ｃi1のいずれかが過剰消去されて常時オ
ン状態となっていても同セルトランジスタＣ21〜Ｃi1の
ソースはグランドに接続されていないので、セルトラン
ジスタＣ11のセル情報の読出しに影響を及ぼすことはな
い。
【００１７】従って、このセルアレイ１ａでは各セルト
ランジスタＣ11〜Ｃijのいずれかが過剰消去状態であっ
ても、選択されたセルトランジスタのセル情報を正確に
読み出すことができる。上記のようなセルアレイ１ａは
例えば図３に示す周辺回路に基づいてデータ書き込み及
び読出し動作と書き込みデータの消去動作とが行われ、
次にその動作を説明する。なお、図３においては説明を
簡略化するためにアドレス信号の入力端子はワード線の
選択信号入力端子Ａ０とビット線の選択信号入力端子Ａ
１の２端子のみを記載し、２ａ〜２ｇはＡＮＤ回路、Ｔ
r1〜Ｔr6はＮチャネルＭＯＳトランジスタ、３ａはイン
バータである。また、セルアレイ１ａの端子Ｖs1はグラ
ンドＧＮＤに接続され、セルアレイ１ａ内で前記トラン
ジスタＥ１１〜Ｅ１ｉのソースに接続されている。ＡＮ
Ｄ回路２ｂ，２ｃはセルトランジスタへのデータ書き込
み時には高電圧Ｖppを出力し、ＡＮＤ回路２ｆ，２ｇは
データ消去時に高電圧Ｖppを出力する。
ランジスタＣ11〜Ｃijのいずれかが過剰消去状態であっ
ても、選択されたセルトランジスタのセル情報を正確に
読み出すことができる。上記のようなセルアレイ１ａは
例えば図３に示す周辺回路に基づいてデータ書き込み及
び読出し動作と書き込みデータの消去動作とが行われ、
次にその動作を説明する。なお、図３においては説明を
簡略化するためにアドレス信号の入力端子はワード線の
選択信号入力端子Ａ０とビット線の選択信号入力端子Ａ
１の２端子のみを記載し、２ａ〜２ｇはＡＮＤ回路、Ｔ
r1〜Ｔr6はＮチャネルＭＯＳトランジスタ、３ａはイン
バータである。また、セルアレイ１ａの端子Ｖs1はグラ
ンドＧＮＤに接続され、セルアレイ１ａ内で前記トラン
ジスタＥ１１〜Ｅ１ｉのソースに接続されている。ＡＮ
Ｄ回路２ｂ，２ｃはセルトランジスタへのデータ書き込
み時には高電圧Ｖppを出力し、ＡＮＤ回路２ｆ，２ｇは
データ消去時に高電圧Ｖppを出力する。
【００１８】さて、読出し動作時には図３においてイレ
ーズ信号バーＥ及びライト信号バーＷはそれぞれＨレベ
ルが入力される。すると、ＡＮＤ回路２ａの出力信号は
ＨレベルとなってトランジスタＴr2はオンされ、インバ
ータ３ａの出力信号はＬレベルとなってトランジスタＴ
r1はオフされてセルアレイ１ａの電源供給端子Ｖs2に前
記０／１判定電圧に等しいバイアス電圧Ｂが供給され
る。ここで例えばアドレス信号Ａ０がＨレベルとなると
ＡＮＤ回路２ｂの出力信号がＨレベルとなるとともにＡ
ＮＤ回路２ｃの出力信号はＬレベルとなり、ワード線Ｗ
Ｌ1 が選択されてＨレベルとなると同時にセルアレイ１
ａ内の前記トランジスタＥ１1 のゲートにＨレベルの選
択信号ＳＧ１1 が入力される。
ーズ信号バーＥ及びライト信号バーＷはそれぞれＨレベ
ルが入力される。すると、ＡＮＤ回路２ａの出力信号は
ＨレベルとなってトランジスタＴr2はオンされ、インバ
ータ３ａの出力信号はＬレベルとなってトランジスタＴ
r1はオフされてセルアレイ１ａの電源供給端子Ｖs2に前
記０／１判定電圧に等しいバイアス電圧Ｂが供給され
る。ここで例えばアドレス信号Ａ０がＨレベルとなると
ＡＮＤ回路２ｂの出力信号がＨレベルとなるとともにＡ
ＮＤ回路２ｃの出力信号はＬレベルとなり、ワード線Ｗ
Ｌ1 が選択されてＨレベルとなると同時にセルアレイ１
ａ内の前記トランジスタＥ１1 のゲートにＨレベルの選
択信号ＳＧ１1 が入力される。
【００１９】一方、アドレス信号Ａ１がＨレベルとなる
とＡＮＤ回路２ｄの出力信号がＨレベルとなるとともに
ＡＮＤ回路２ｅの出力信号はＬレベルとなり、この結果
トランジスタＴr3がオンされることによりビット線ＢＬ
1 が選択されてセンスアンプ４に接続され、選択された
セルトランジスタのセル情報がセンスアンプ４で増幅さ
れて出力信号Ｄout として出力される。従って、アドレ
ス信号Ａ０，Ａ１に基づいて選択されたセルトランジス
タのセル情報が読出し可能となる。
とＡＮＤ回路２ｄの出力信号がＨレベルとなるとともに
ＡＮＤ回路２ｅの出力信号はＬレベルとなり、この結果
トランジスタＴr3がオンされることによりビット線ＢＬ
1 が選択されてセンスアンプ４に接続され、選択された
セルトランジスタのセル情報がセンスアンプ４で増幅さ
れて出力信号Ｄout として出力される。従って、アドレ
ス信号Ａ０，Ａ１に基づいて選択されたセルトランジス
タのセル情報が読出し可能となる。
【００２０】また、書き込み動作時にはイレーズ信号バ
ーＥはＨレベル、ライト信号バーＷはＬレベルが入力さ
れる。すると、ＡＮＤ回路２ａ及びインバータ３ａの出
力信号はともにＬレベルとなってトランジスタＴr1，Ｔ
r2はオフされるため、セルアレイ１ａの電源電圧供給端
子には電源が供給されない。この状態で例えばアドレス
信号Ａ０がＨレベルとなるとＡＮＤ回路２ｂから書き込
み用の高電圧電源Ｖppがワード線ＷＬ1 及びトランジス
タＥ１1 のゲートに出力され、ワード線ＷＬ1 に接続さ
れたセルトランジスタＣ11〜Ｃ1jのコントロールゲート
には電源電圧Ｖppが印加され、ソースはグランドＧＮＤ
に接続された状態となる。
ーＥはＨレベル、ライト信号バーＷはＬレベルが入力さ
れる。すると、ＡＮＤ回路２ａ及びインバータ３ａの出
力信号はともにＬレベルとなってトランジスタＴr1，Ｔ
r2はオフされるため、セルアレイ１ａの電源電圧供給端
子には電源が供給されない。この状態で例えばアドレス
信号Ａ０がＨレベルとなるとＡＮＤ回路２ｂから書き込
み用の高電圧電源Ｖppがワード線ＷＬ1 及びトランジス
タＥ１1 のゲートに出力され、ワード線ＷＬ1 に接続さ
れたセルトランジスタＣ11〜Ｃ1jのコントロールゲート
には電源電圧Ｖppが印加され、ソースはグランドＧＮＤ
に接続された状態となる。
【００２１】ＡＮＤ回路２ｄ，２ｅはＬレベルのライト
信号バーＷによりその出力信号がともにＬレベルとな
る。Ｈレベルの入力データＤinが入力されるとアドレス
信号Ａ１に基づいてＡＮＤ回路２ｆ，２ｇのいずれか一
方がＨレベル、他方がＬレベルとなり、トランジスタＴ
r5，もしくは同Ｔr6を介してビット線ＢＬ１，ＢＬ２の
いずれかに電源電圧Ｖppが供給される。従って、選択さ
れたセルトランジスタはコントロールゲート及びドレイ
ンに電源Ｖppが供給され、ソースはグランドＧＮＤに接
続されることにより書き込み動作が行われる。なお、こ
の時センスアンプ４は入力信号として電源電圧Ｖccが抵
抗Ｒ２を介して入力されるため、出力信号はＨレベルに
固定された状態となる。
信号バーＷによりその出力信号がともにＬレベルとな
る。Ｈレベルの入力データＤinが入力されるとアドレス
信号Ａ１に基づいてＡＮＤ回路２ｆ，２ｇのいずれか一
方がＨレベル、他方がＬレベルとなり、トランジスタＴ
r5，もしくは同Ｔr6を介してビット線ＢＬ１，ＢＬ２の
いずれかに電源電圧Ｖppが供給される。従って、選択さ
れたセルトランジスタはコントロールゲート及びドレイ
ンに電源Ｖppが供給され、ソースはグランドＧＮＤに接
続されることにより書き込み動作が行われる。なお、こ
の時センスアンプ４は入力信号として電源電圧Ｖccが抵
抗Ｒ２を介して入力されるため、出力信号はＨレベルに
固定された状態となる。
【００２２】また、消去動作時にはイレーズ信号バーＥ
がＬレベルとなる。すると、ＡＮＤ回路２ａの出力信号
はＬレベル、インバータ３ａの出力信号はＨレベルとな
るため、セルアレイ１の電源電圧供給端子Ｖs2には高電
圧電源Ｖppが供給される。ＡＮＤ回路２ｂ〜２ｇの出力
信号はアドレス信号Ａ０，Ａ１及び入力データＤinに関
わらずＬレベルとなり、トランジスタＴr3〜Ｔr6はオフ
状態となる。従って、セルアレイ１内の各セルトランジ
スタのドレインはオープン状態となり、コントロールゲ
ートにはＬレベルが入力され、ソースには高電圧電源Ｖ
ppが入力されて各セルトランジスタにおいて同時に消去
動作が行われる。
がＬレベルとなる。すると、ＡＮＤ回路２ａの出力信号
はＬレベル、インバータ３ａの出力信号はＨレベルとな
るため、セルアレイ１の電源電圧供給端子Ｖs2には高電
圧電源Ｖppが供給される。ＡＮＤ回路２ｂ〜２ｇの出力
信号はアドレス信号Ａ０，Ａ１及び入力データＤinに関
わらずＬレベルとなり、トランジスタＴr3〜Ｔr6はオフ
状態となる。従って、セルアレイ１内の各セルトランジ
スタのドレインはオープン状態となり、コントロールゲ
ートにはＬレベルが入力され、ソースには高電圧電源Ｖ
ppが入力されて各セルトランジスタにおいて同時に消去
動作が行われる。
【００２３】次に、この発明を具体化した第二の実施例
を図４及び図５に従って説明する。図４に示すセルアレ
イ１ｂは前記実施例のセルアレイ１ａの抵抗Ｒ１1 〜Ｒ
１i を第二の選択素子としてのＰチャネルＭＯＳトラン
ジスタＥ２1 〜Ｅ２i 置き換えたものであり、同トラン
ジスタＥ２1〜Ｅ２i のゲートには選択信号ＳＧ２1 〜
ＳＧ２2 が入力され、図５に示す周辺回路で各動作が行
われる。なお、図５においてＴr7，Ｔr8はＮチャネルＭ
ＯＳトランジスタ、２ｈ〜２ｉはＡＮＤ回路、５ａ，５
ｂはＯＲ回路、３ｂはインバータ、６ａはＮＡＮＤ回路
であり、セルアレイ１ｂの端子Ｖs2には前記バイアス電
圧Ｂが常時供給され、セルアレイ１ｂ内でトランジスタ
Ｅ２1 〜Ｅ２i のソースに同バイアス電圧Ｂが供給され
ている。
を図４及び図５に従って説明する。図４に示すセルアレ
イ１ｂは前記実施例のセルアレイ１ａの抵抗Ｒ１1 〜Ｒ
１i を第二の選択素子としてのＰチャネルＭＯＳトラン
ジスタＥ２1 〜Ｅ２i 置き換えたものであり、同トラン
ジスタＥ２1〜Ｅ２i のゲートには選択信号ＳＧ２1 〜
ＳＧ２2 が入力され、図５に示す周辺回路で各動作が行
われる。なお、図５においてＴr7，Ｔr8はＮチャネルＭ
ＯＳトランジスタ、２ｈ〜２ｉはＡＮＤ回路、５ａ，５
ｂはＯＲ回路、３ｂはインバータ、６ａはＮＡＮＤ回路
であり、セルアレイ１ｂの端子Ｖs2には前記バイアス電
圧Ｂが常時供給され、セルアレイ１ｂ内でトランジスタ
Ｅ２1 〜Ｅ２i のソースに同バイアス電圧Ｂが供給され
ている。
【００２４】このような構成により、読出し動作時にイ
レーズ信号バーＥ及びライト信号バーＷがＨレベルとな
ると、トランジスタＴr7はオフされるとともにトランジ
スタＴr8はオンされてセルアレイ１ｂの端子Ｖs1にはグ
ランドＧＮＤのレベルが供給され、セルアレイ１ｂ内で
各トランジスタＥ１1 〜Ｅ１i のソースはグランド電位
となる。また、ＮＡＮＤ回路６ａはＬレベルの信号を出
力するためセルアレイ１ｂ内でトランジスタＥ２1 〜Ｅ
２i はオンされ、各セルトランジスタのソースにはバイ
アス電圧Ｂが供給される。
レーズ信号バーＥ及びライト信号バーＷがＨレベルとな
ると、トランジスタＴr7はオフされるとともにトランジ
スタＴr8はオンされてセルアレイ１ｂの端子Ｖs1にはグ
ランドＧＮＤのレベルが供給され、セルアレイ１ｂ内で
各トランジスタＥ１1 〜Ｅ１i のソースはグランド電位
となる。また、ＮＡＮＤ回路６ａはＬレベルの信号を出
力するためセルアレイ１ｂ内でトランジスタＥ２1 〜Ｅ
２i はオンされ、各セルトランジスタのソースにはバイ
アス電圧Ｂが供給される。
【００２５】この状態で例えばアドレス信号Ａ０，Ａ１
がＨレベルとなるとＡＮＤ回路２ｈ及びＯＲ回路５ａの
出力信号はＨレベルとなるとともにＡＮＤ回路２ｉ及び
ＯＲ回路５ｂの出力信号はＬレベルとなるため、ワード
線ＷＬ1 が選択されるとともに、ワード線ＷＬ1 に対応
するトランジスタＥ１1 に選択信号ＳＧ１1 が入力され
てオンされる。この結果セルトランジスタＣ11〜Ｃ1jが
活性化されるとともにトランジスタＥ１1 がオンされて
各セルトランジスタＣ11〜Ｃ1jのソースはグランドレベ
ルとなる。また、ＡＮＤ回路２ｄの出力信号はＨレベ
ル、ＡＮＤ回路２ｅ〜２ｇの出力信号はＬレベルとなっ
てトランジスタＴr3がオンされることによりビット線Ｂ
Ｌ1 が選択されてセルトランジスタＣ11が選択され、同
セルトランジスタＣ11のセル情報がビット線ＢＬ1 を介
して読み出され、センスアンプで増幅されて出力信号Ｄ
out として出力される。
がＨレベルとなるとＡＮＤ回路２ｈ及びＯＲ回路５ａの
出力信号はＨレベルとなるとともにＡＮＤ回路２ｉ及び
ＯＲ回路５ｂの出力信号はＬレベルとなるため、ワード
線ＷＬ1 が選択されるとともに、ワード線ＷＬ1 に対応
するトランジスタＥ１1 に選択信号ＳＧ１1 が入力され
てオンされる。この結果セルトランジスタＣ11〜Ｃ1jが
活性化されるとともにトランジスタＥ１1 がオンされて
各セルトランジスタＣ11〜Ｃ1jのソースはグランドレベ
ルとなる。また、ＡＮＤ回路２ｄの出力信号はＨレベ
ル、ＡＮＤ回路２ｅ〜２ｇの出力信号はＬレベルとなっ
てトランジスタＴr3がオンされることによりビット線Ｂ
Ｌ1 が選択されてセルトランジスタＣ11が選択され、同
セルトランジスタＣ11のセル情報がビット線ＢＬ1 を介
して読み出され、センスアンプで増幅されて出力信号Ｄ
out として出力される。
【００２６】この時、ビット線ＢＬ1 に接続される他の
セルトランジスタＣ21〜Ｃi1のいずれかが過剰消去状態
であってもトランジスタＥ１2 〜Ｅ１i はオフ状態とな
るので、セルトランジスタＣ11のセル情報の読出しに影
響することはなく、同様にしてアドレス信号に基づいて
他のセルトランジスタのセル情報が読み出される。一
方、消去動作時にはイレーズ信号バーＥがＬレベルとな
るため、トランジスタＴr7がオンされてセルアレイ１ｂ
の端子Ｖs1には高電圧電源Ｖppが供給され、各ＯＲ回路
５ａ，５ｂの出力信号がＨレベルとなるとともにＡＮＤ
回路２ｈ，２ｉ，２ｄ，２ｅ，２ｆ，２ｇの出力信号は
全てＬレベルとなる。この結果、セルアレイ１ｂ内で各
セルトランジスタに消去動作が行われる。
セルトランジスタＣ21〜Ｃi1のいずれかが過剰消去状態
であってもトランジスタＥ１2 〜Ｅ１i はオフ状態とな
るので、セルトランジスタＣ11のセル情報の読出しに影
響することはなく、同様にしてアドレス信号に基づいて
他のセルトランジスタのセル情報が読み出される。一
方、消去動作時にはイレーズ信号バーＥがＬレベルとな
るため、トランジスタＴr7がオンされてセルアレイ１ｂ
の端子Ｖs1には高電圧電源Ｖppが供給され、各ＯＲ回路
５ａ，５ｂの出力信号がＨレベルとなるとともにＡＮＤ
回路２ｈ，２ｉ，２ｄ，２ｅ，２ｆ，２ｇの出力信号は
全てＬレベルとなる。この結果、セルアレイ１ｂ内で各
セルトランジスタに消去動作が行われる。
【００２７】また、書き込み動作時にはイレーズ信号バ
ーＥはＨレベル、ライト信号バーＷはＬレベルとなるた
め、セルアレイの端子Ｖs1にはグランド電位が供給さ
れ、アドレス信号Ａ１でいずれかのワード線が選択され
るとともにアドレス信号Ａ０でいずれかのビット線が選
択され、入力データＤinがＨレベルとなると選択された
ビット線に高電圧電源Ｖppが供給される。この結果、セ
ルアレイ１ｂ内では選択されたセルトランジスタのドレ
イン及びゲートに高電圧電源Ｖppが供給され、ソースに
グランド電位が供給されて書き込み動作が行われる。
ーＥはＨレベル、ライト信号バーＷはＬレベルとなるた
め、セルアレイの端子Ｖs1にはグランド電位が供給さ
れ、アドレス信号Ａ１でいずれかのワード線が選択され
るとともにアドレス信号Ａ０でいずれかのビット線が選
択され、入力データＤinがＨレベルとなると選択された
ビット線に高電圧電源Ｖppが供給される。この結果、セ
ルアレイ１ｂ内では選択されたセルトランジスタのドレ
イン及びゲートに高電圧電源Ｖppが供給され、ソースに
グランド電位が供給されて書き込み動作が行われる。
【００２８】
【発明の効果】以上詳述したように、この発明はフロー
ティングゲートを有する二重ゲート構造のトンネル消去
型のセルトランジスタでセルアレイが構成される不揮発
性半導体記憶装置で、セルトランジスタが過剰消去され
ても読出し不良の発生を未然に防止することができる優
れた効果を発揮する。
ティングゲートを有する二重ゲート構造のトンネル消去
型のセルトランジスタでセルアレイが構成される不揮発
性半導体記憶装置で、セルトランジスタが過剰消去され
ても読出し不良の発生を未然に防止することができる優
れた効果を発揮する。
【図１】本発明の請求項１の原理説明図である。
【図２】本発明の請求項２の原理説明図である。
【図３】請求項２のセルアレイを使用した半導体記憶装
置の主要部を示す回路図である。
置の主要部を示す回路図である。
【図４】本発明の請求項３の原理説明図である。
【図５】請求項３のセルアレイを使用した半導体記憶装
置の主要部を示す回路図である。
置の主要部を示す回路図である。
【図６】セルアレイの従来例を示す回路図である。
【図７】トンネル消去型ＥＥＰＲＯＭのセルトランジス
タの特性図である。
タの特性図である。
【図８】データ消去時のセルトランジスタへの電圧印加
状態を示す説明図である。
状態を示す説明図である。
【図９】データ書き込み時のセルトランジスタへの電圧
印加状態を示す説明図である。
印加状態を示す説明図である。
１ セルアレイ Ｃ セルトランジスタ ＷＬ ワード線 ＢＬ ビット線 Ｅ１ 第一の選択素子 Ｅ２ 第一の選択素子 ＳＧ１ 第一の選択信号 ＳＧ２ 第二の選択信号 Ｒ１ 抵抗 電源 Ｖs1
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−60266（ＪＰ，Ａ) 特開 昭57−150192（ＪＰ，Ａ) 特開 昭58−28875（ＪＰ，Ａ) 特開 昭59−29448（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 17/00 - 17/18
Claims (3)
- 【請求項１】 電気的に消去及び書換え可能な不揮発性
セルトランジスタ（Ｃij）を行方向及び列方向に多数並
設してセルアレイ（１）を構成し、行方向に並設された
セルトランジスタ（Ｃmj）には共通のワード線（ＷＬm
）をそれぞれ接続し、列方向に並設されたセルトラン
ジスタ（Ｃin）には共通のビット線（ＢＬn ）を接続
し、ワード線（ＷＬm ）及びビット線（ＢＬn ）を選択
することによりセルトランジスタ（Ｃmn）を選択してセ
ル情報の書き込みあるいは読出しを行う不揮発性半導体
記憶装置であって、 前記した行方向に並設されたセルトランジスタ（Ｃmj）
の各ソースには選択された該セルトランジスタ（Ｃmj）
を活性化可能とする共通の第一の選択素子（Ｅ１m ）を
接続するとともに、前記選択素子（Ｅ１m ）のオフ動作
時に該セルトランジスタ（Ｃmj）を非活性化する電源
（Ｖs2）を素子を介して供給し、前記 選択素子（Ｅ１m ）には当該行を選択するワード線
（ＷＬm ）の選択と同期した第一の選択信号（ＳＧ１m
）て該選択素子（Ｅ１m ）をオン動作させ、セルトラ
ンジスタ（Ｃmj）のドレインを電源（Ｖs1）と電気的に
接続させることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記行方向に並設されたセルトランジス
タ（Ｃmj）の各ソースには前記選択素子（Ｅ１m ）のオ
フ動作時に該セルトランジスタ（Ｃmj）を非活性化する
電源（Ｖs2）を素子としての抵抗（Ｒ１m ）を介して供
給したことを特徴とする請求項１記載の不揮発性半導体
記憶装置。 - 【請求項３】 前記行方向に並設されたセルトランジス
タ（Ｃmj）の各ソースには前記選択素子（Ｅ１m ）のオ
フ動作時に該セルトランジスタ（Ｃmj）を非活性化する
電源（Ｖs2）を素子としての第二の選択素子（Ｅ２m ）
を介して供給し、該第二の選択素子（Ｅ２m ）のゲート
には前記第一の選択信号（ＳＧ１m ）と同期する第二の
選択信号（ＳＧ２m ）を入力したことを特徴とする請求
項１記載の不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP327291A JP3137993B2 (ja) | 1991-01-16 | 1991-01-16 | 不揮発性半導体記憶装置 |
| KR1019920000507A KR960000345B1 (ko) | 1991-01-16 | 1992-01-15 | Eeprom 및 eeprom 독출 방법 |
| EP92100659A EP0495493B1 (en) | 1991-01-16 | 1992-01-16 | Non-volatile electrically erasable semiconductor memory devices |
| US08/292,748 US5467310A (en) | 1991-01-16 | 1994-08-18 | EEPROM and EEPROM reading method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP327291A JP3137993B2 (ja) | 1991-01-16 | 1991-01-16 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04243096A JPH04243096A (ja) | 1992-08-31 |
| JP3137993B2 true JP3137993B2 (ja) | 2001-02-26 |
Family
ID=11552814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP327291A Expired - Fee Related JP3137993B2 (ja) | 1991-01-16 | 1991-01-16 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5467310A (ja) |
| EP (1) | EP0495493B1 (ja) |
| JP (1) | JP3137993B2 (ja) |
| KR (1) | KR960000345B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7190617B1 (en) | 1989-04-13 | 2007-03-13 | Sandisk Corporation | Flash EEprom system |
| US6230233B1 (en) * | 1991-09-13 | 2001-05-08 | Sandisk Corporation | Wear leveling techniques for flash EEPROM systems |
| US6347051B2 (en) | 1991-11-26 | 2002-02-12 | Hitachi, Ltd. | Storage device employing a flash memory |
| TW261687B (ja) * | 1991-11-26 | 1995-11-01 | Hitachi Seisakusyo Kk | |
| US6549974B2 (en) | 1992-06-22 | 2003-04-15 | Hitachi, Ltd. | Semiconductor storage apparatus including a controller for sending first and second write commands to different nonvolatile memories in a parallel or time overlapped manner |
| US5452251A (en) * | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
| KR970008188B1 (ko) * | 1993-04-08 | 1997-05-21 | 가부시끼가이샤 히다찌세이사꾸쇼 | 플래시메모리의 제어방법 및 그것을 사용한 정보처리장치 |
| US6078520A (en) * | 1993-04-08 | 2000-06-20 | Hitachi, Ltd. | Flash memory control method and information processing system therewith |
| US5422846A (en) * | 1994-04-04 | 1995-06-06 | Motorola Inc. | Nonvolatile memory having overerase protection |
| US5812456A (en) * | 1996-10-01 | 1998-09-22 | Microchip Technology Incorporated | Switched ground read for EPROM memory array |
| US6055190A (en) * | 1999-03-15 | 2000-04-25 | Macronix International Co., Ltd. | Device and method for suppressing bit line column leakage during erase verification of a memory cell |
| FR2824413B1 (fr) * | 2001-05-07 | 2003-07-25 | St Microelectronics Sa | Architecture de memoire non volatile et circuit integre comportant une memoire correspondante |
| WO2004040586A1 (en) | 2002-10-28 | 2004-05-13 | Sandisk Corporation | Automated wear leveling in non-volatile storage systems |
| US20090307140A1 (en) | 2008-06-06 | 2009-12-10 | Upendra Mardikar | Mobile device over-the-air (ota) registration and point-of-sale (pos) payment |
| US8862767B2 (en) | 2011-09-02 | 2014-10-14 | Ebay Inc. | Secure elements broker (SEB) for application communication channel selector optimization |
| DE102013217272A1 (de) | 2013-08-29 | 2015-03-05 | Branson Ultraschall Niederlassung Der Emerson Technologies Gmbh & Co. Ohg | Zugmittelspanner, Vibrationsschweißanlage mit Zugmittelspanner sowie Herstellungsverfahren eines Zugmittelspanners |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4366555A (en) * | 1980-08-01 | 1982-12-28 | National Semiconductor Corporation | Electrically erasable programmable read only memory |
| JPS5828875A (ja) * | 1981-08-13 | 1983-02-19 | Nec Corp | 半導体集積回路装置 |
| JPS593795A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60246098A (ja) * | 1984-05-04 | 1985-12-05 | アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド | プログラマブルリードオンリメモリ |
| US4695979A (en) * | 1985-09-09 | 1987-09-22 | Texas Instruments Incorporated | Modified four transistor EEPROM cell |
| US5097444A (en) * | 1989-11-29 | 1992-03-17 | Rohm Corporation | Tunnel EEPROM with overerase protection |
-
1991
- 1991-01-16 JP JP327291A patent/JP3137993B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-15 KR KR1019920000507A patent/KR960000345B1/ko not_active IP Right Cessation
- 1992-01-16 EP EP92100659A patent/EP0495493B1/en not_active Expired - Lifetime
-
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- 1994-08-18 US US08/292,748 patent/US5467310A/en not_active Expired - Lifetime
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| JPH04243096A (ja) | 1992-08-31 |
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| EP0495493B1 (en) | 1997-11-05 |
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