JPS60246098A - プログラマブルリードオンリメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、消去可能なプログラマブルリードオンリメ
モリ集積回路に関し、特に、ワードラインの電圧をボン
ピングして７０−ティングゲート電子なだれ注入金属酸
化物半導体メモリのプログラムを可能にする装置にｒ！
Ｒ′ｒする。

江匡艮１悲凡１ フローティングゲートを電子なだれ注入金属酸化物半導
体（ＦＡＭＯ８）メモリは周知であり、広く用いられて
いるプログラマブルリードオンリメモリの１つのタイプ
である。そのような装置は、不揮発性の態様でメモリセ
ルのプログラミングを可能にする。そのような消去可能
なプログラマブルリードオンリメモリ（ＥＰＲＯＭ＞装
置は、プログラミング期間中にゲート電圧をドレイン電
圧よりもはるかに高くするために比較的高い電圧を一必
要とする。これは、ドレインから７０−ティングゲート
上に電子が引き上げられることを可能にし、ここで電子
は集合的に情報のビットを表わす。

このメモリセルは、この素子が十分な紫外線にさらされ
てフローティングゲート上の電子を励起させかつゲート
から離れて移動するまで、ストアされた情報を保持する
。そのような装置をプログラムすることは高いワードラ
イン電圧を要求するのみならず高いドレイン電圧および
高いトレイン電流をも要求するので、合理的な速度でＦ
ＡＭＯ３ＥＰＲＯＭをプログラムするために外部の高電
圧電源が必要とされる。

そのような電源を必要とすることは望ましくないことで
ある。必要とされるのは、より低い電圧の電源を使用さ
せる一方で速いプログラミング速度を維持する、ＥＰＲ
ＯＭセルをプログラムするための装置である。

１１悲１Ｌ この発明は、光にさらすことによって消去され、さらに
ワードラインのグループと関連するボンピング回路によ
って比較的低いプログラミング電圧で急速な態様でプロ
グラムされるプログラマブルリードオンリメモリを提供
している。一実施例において、ＥＦＲＯＭは、ワードラ
インの第１の組と、ビットラインの第２の組と、１本の
ビットラインと１本のワードラインとにそれぞれ接続さ
れた複数のメモリセルと、ワードラインの各々に選択的
に接続可能なワードラインボンピング回路と、ワードラ
インのそれぞれに接続され単一のワードラインをボンピ
ング回路に選択的に接続するデコーダとを備えている。

好ましい実施例において、ボンピング回路は、前記プロ
グラミング電圧と出力端子との間に直列に接続された第
１および第２のダイオードを含み、クロックされた電気
信号源によって駆動されるコンデンサがこれらのダイオ
ード間のノードに結合されている。

この発明は、ＥＰＲＯＭによって要求されるプログラミ
ング電圧をより低くづる一方で個々のセルに対する短い
プログラミング時間を維持するという態様でワードライ
ンをボンピングする手法を提供しているので、特に有利
である。

好ましい実施例の詳　な− 第１図は、ＥＰＲＯＭセルのアレイの一部を描いた回路
図である。４つの個々のＦＡＭＯ８型ＥＰＲＯＭセル１
０．１１．．１２および１３は、ワードライン１４およ
び１５と、ビットライン１６および１７とに結合される
ものとして示されている。図示されているように、各セ
ルは、ワードラインに結合された制御ゲートと、ビット
ラインと接地（ＶＳＳ）との間に結合された他の２つの
電極とを有している。たとえば、セル１２はワードライ
ン１５およびビットライン１６に結合されている。セル
１０−１３のような個々のメモリセルは周知であり、さ
らに多くの技術文献ならびに特許の主題とされている。

要約すると、もしもドイレン接合が電子なだれ降伏まで
駆動されると、高エネルギ電子は、比較的厚いゲート酸
化物層を貫通しかつフローティングゲート上で捉えられ
るようになる。７０−ティングゲート上の電子の存在ま
たは欠如は、適当な電圧をワードラインおよびビットラ
インに与えることによって検出され、さらにこの態様に
おいて、７０−ティングゲートの内容は情報のビットを
表わす。ワードラインおよびビットラインに対する典型
的な読取り電圧は、それぞれ５および２■である。

個々のセルをプログラムするために、ワードラインおよ
びビットラインは十分に高い電圧まで上昇させられて電
子なだれを引き起こし、これによってビットラインから
電流が引出されてフローティングゲート上に電子を与え
る。従来のＥＰＲＯＭにおいて、プログラミングは、所
望のワードラインを１５Ｖのオーダの比較的高い電圧源
に単に切換え可能な態様で接続し、一方で適当なビット
ラインを約９Ｖに結合することによって実現された。こ
の発明は、ワードラインをそのような高電圧源に結合す
る必要性を取り除き、さらにそれがより低い電圧源に結
合される一方でＥＦＲＯＭの個々のセルを急速な速度で
プログラムする能力を維持することを可能にするもので
ある。これは、ワードラインをより低い電位の電源に切
換え可能な態様で接続し、さらにその後ボンピング回路
によってワードラインをボンピングして、所望のセルを
急速にプログラムするのに十分な高電位までワードライ
ンを上昇させることによって実現される。この態様にお
いて、セルは次の式によって与えられるより低いワード
ライン電圧でプログラムされる。

Ｖ　（ＷＬプログラミング）＝ＶＰＰ’＋ＶＰＬＪＰこ
こでＶＰＰは与えられたプログラミング電圧であり、さ
らにＶＰＵＰＭはボンピング回路によって与えられた付
加的な電位である。

この発明のワードラインボンピング回路の好ましい実施
例が第２図に示されている。そこに示されているように
、この回路は３つのトランジスタＱｌ、Ｑ２およびＱ３
と、コンデンサＣ１とを含んでいる。トランジスタＱ１
は、はぼ−３ｖのしきい値電圧を有するデプレション型
の素子である。

トランジスタＱ２およびＱ３は、約０■のしきい値電圧
を有する真性トランジスタである。トランジスタＱ１お
よびＱ２は、第１のノードＮと、典型的には１２．５Ｖ
のオーダであるプログラミング電位ＶＰＰの電源との間
に直列に結合されたソースおよびトレインを有している
。トランジスタＱ１およびＱ２のゲートはともにそれら
の間のノードに結合されている。このような態様で結合
されているので、トランジスタＱ２はダイオードを有効
に形成し、このダイオードはＶＰＰからノードＮに電流
を流すが、しかし逆の方向には流さない。デプレション
型素子Ｑ１は、負荷抵抗をもたらし、これは選択されて
いないボンピング回路への電流を制限する。

トランジスタＱ３は、出力端子Ｖ　ＯＵ　Ｔ’とノード
Ｎとの間に結合され、そのゲートもまたノードＮに結合
されている。トランジスタＱ３はダイオードを有効に形
成し、このダイオードはノードＮから端子ＶＯＵＴに向
かってのみ電流を流し、さらに逆方向には流さない。ま
た、コンデンサＣ１の一方の端子もノードＮに結合され
ている。コンデンサＣ１の他方の端子は、典型的には切
換えられた５Ｖの電源であるクロックされた電気信号源
に結合されている。

損失を無視すると、第２図に示された回路は以下の態様
で作動する。コンデンサＣ１に与えられたクロック信号
がローのときに、ノードＮは最初にほぼＶＰＰ、すなわ
ち典型的には１２．５Ｖとなる。コンデンサＣ１に与え
られたクロック信号がハイ、たとえば５■に進むときに
、ノードＮはＶＰＰ以上、すなわち理論的には１７．５
Ｖ（１２，５Ｖ＋５Ｖ）まで上昇されるであろう。これ
は、端子ＶＯＵＴにおける出力電圧をＶＰＰ以上、すな
わち理論的には１７．５Ｖまで上昇させる。

コンデンサのクロック信号がＯ■まで戻るときに、ノー
ドＮは１２．５ＶすなわちＶＰＰまで降下するが、ダイ
オードＱ３はカットオフされ、端子ＶＯＵＴをＶＰＰ以
上の電圧に保持するであろう。

実際には、端子ＶＯＵＴにおけるワードライン電圧は以
下の表現によって与えられるであろう。

ｖＯＵＴ＝ｖＰＰ十Ｂ（△■ボンピングクロック）−２
ダイオード降下 ここで、Ｂはボンピングされたノードおよびボンピング
コンデンサ上の寄生容量の合計に対重るボンピングコン
デンサの比率である。

単一のＥＰＲＯＭセルは極端に小さく、かつボンピング
回路は比較的大きいので、ボンピング回路がいくつかの
ワードラインによって共用されることが望ましい。好ま
しい実施例において、第２図のボンピング回路は、第３
図に描かれた態様において８つのワードラインによって
共用されている。第３図に示されるように、第２図のボ
ンピング回路２０はライン２２に結合され、このライン
２２はワードラインＷＬＯ，ＷＬＩ（図示せず）・・・
ＷＬ７のシーケンスの各々に結合される。個々のセルを
読出しかつ書込むための周知のデコーディング回路３０
もまた各ワードラインに接続されている。

各ワードラインはまた、その関連する個々のＥＰＲＯＭ
セルを伴うワードラインＷＬＯとボンピング回路２０と
の間に結合されたデコーディングトランジスタ４０の１
つまたはそれ以上の対を含んでいる。第３図に示された
回路に対して、トランシタ４０および４１の２つの対は
、セルがそこに接続されているワードラインの端部から
ボンピング回路２０を分離するように示されている。メ
モリの物理的配列と、ボンピング回路２０の特定の位置
と、ワードラインにおける損失とに従って、より多くの
またはより少ないワードラインが、より多くのまたはよ
り少ないトランジスタの対を介して個々のボンピング回
路に結合される。

デコーディングトランジスタ４０．４１の対の動作は以
下のとおりである。もしも、たとえばワードラインＷＬ
７に結合された１つまたはそれ以」二のセルをプログラ
ムすることが望まれているならば、トランジスタ３２お
よび３３のゲートに与えられるデコードされた信号ＸＴ
７を発生する周知のデコーダが用いられる。デコーダの
ために、信号ＸＴ７はハイとなり、他のすへての信号×
ＴＯ−ＸＴ６はローとなるであろう。したがって、トラ
ンジスタ３２および３３のみがオンとなり、ＸＴ倍信号
受取る他のすべてのトランジスタ、たとえばトランジス
タ２４および２５はＡフとなるであろう。

相補的な信号ＸＴ７はローとなり、トランジスタ３４お
よび３５をターンオフすることによって、ワードライン
ＷＬ７をアース電位から切り離す。

他の相補的信号ＸＴＯ−ＸＴ６はすべてハイとなるので
、他のすべてのワードラインＷＬＯ−ＷＬ６に関連する
対応するトランジスタはターンオンされてこれらのワー
ドラインをアース電位に接続する。たとえば、トランジ
スタ２７および２８はオンにされてワードラインＷＬＯ
をアース電位に接続する。この態様において、ボンピン
グ回路２０は、上述の例においてアドレスされたワード
ラインＷＬ７をボンピングするだけである。

ボンピング回路２０からの烏電圧がワードラインへ通過
させられることを保証するために、ＸＴ信号自身は、第
２図に関連して説明されたようなボンピングを用いてボ
ンピングされる。信号ＸＴＯ−ＸＴ７はボンピングされ
て、ボンピングされたワードライン電圧以上の少なくと
も１つのＭＯ８素子のしきい値となる。これは、第２図
のワードラインのボンピングにおけるコンデンサに結合
されたクロックよりも広い電圧レンジを有するクロック
でＸＴ信号自体をボンピングすることによって達成され
る。

この発明の上述の回路は、プログラムの速度を犠牲にす
ることなく、ＥＰＲＯＭワードラインに内部的に与えら
れる電圧よりも低い、外部から与えられたプログラム電
圧によって、プログラムされ得るＥＰＲＯＭの製造を可
能にしている。この発明は好ましい実施例を参照して説
明されたが、この発明の範囲は特許請求の範囲によって
規定されるということが理解されるべきである。

【図面の簡単な説明】

第１図は、ＥＰＲＯＭセルのアレイの一部と、関連する
ピッｌ−およびワードラインとを描く概略図である。 第２図は、ポンピング回路の概略図である。 第３図は、ボンピング回路が単一のワードラインに結合
されるＭ様を描＜ＥＰＲＯＭの一部の概略図である。 図において、１０，１１，１２．１３はＦＡＭＯ８型Ｅ
　’Ｐ　ＲＯＭセル、１４．．１５１ｉ’／−ドライン
、１６．１７はビットライン、２０はボンピング回路、
３０はデコーディング回路、４０．４１はデコーディン
グトランジスタの対を示づ。 特許出願人　アドバンスト・マイクロ・デイバ（は　力
１２　る　λ （

Claims (1)

1. 【特許請求の範囲】 （１）　光にさらすことによって消去されるプログラマ
   ブルリードオンリメモリであって、第１の複数のワード
   ラインと、 第２の複数のビットラインと、 １本のビットラインと１本のワードラインとにそれぞれ
   接続された複数のメモリセルと、前記ワードラインのそ
   れてれに選択的に接続可能なワードラインボンピング回
   路と、 前記ワードラインの各々に接続されて単一のワードライ
   ンを前記ボンピング回路に選択的に接続するデコーダと
   を備えた、プログラマブルリードオンリメモリ。 （２）　前記ワードラインボンピング回路は、電気信号
   の第１の信号源と第１のノードとの間に接続された第１
   のダイオード手段と、出力端子と前記第１のノードとの
   間に接続された第２のダイオード手段と、 電気信号のクロックされた信号源と前記第１のノードと
   の間に接続されたコンデンサ手段とをさらに含む、特許
   請求の範囲第１項記載のプログラマブルリードオンリメ
   モリ。 （３）　前記第１および第２のダイオード手段は、前記
   出力端子に向かって電流を流すが前記電気信号の第１の
   信号源に向かっては電流を流さない、特許請求の範囲第
   ２項記載のプログラマブルリードオンリメモリ。 （４）　前記第１のダイオード手段は、前記第１のノー
   ドと前記電気信号源との間に接続された第１の真性電界
   効果トランジスタを含む、特許請求の範囲第３項記載の
   プログラマブルリードオンリメモリ。 （５）　前記第２のダイオード手段は、前記第２のノー
   ドと前記出力端子との間に接続された第２の真性電界効
   果トランジスタを含む、特許請求の範囲第４項記載のプ
   ログラマブルリードオンリメモリ。 （６）　前記ワードラインボンピング回路は、前記第１
   のダイオード手段と前記第１の電気信号源との間に接続
   された電流制限手段をさらに含む、特許請求の範囲第２
   項記載のプログラマブルリードオンリメモリ。 （７）　前記電流制限手段は、デプレションモードのト
   ランジスタを含む、特許請求の範囲第６項記載のプログ
   ラマブルリードオンリメモリ。 （８）　前記デコーダは、トランジスタの対を複数個含
   み、多対は、異なるワードラインに結合されかつアドレ
   ス信号を受取るように接続される、特許請求の範囲第１
   項記載のプログラマブルリードオンリメモリ。 くっ）　多対の第１のトランジスタは前記ボンピング回
   路と前記メモリセルとの間に接続され、多対の第２のト
   ランジスタは前記ワードラインと接地との間に接続され
   る、特許請求の範囲第８項記載のプログラマブルリード
   オンリメモリ。 （１０）　第１のアドレス信号が前記多対の第１のトラ
   ンジスタに与えられかつ相補的アドレス信号が多対の第
   ２のトランジスタに同時に与えられる、特許請求の範囲
   第９項記載のプログラマブルリードオンリメモリ。 （１１）　前記アドレス信号は第２のボンピング回路に
   結合される、特許請求の範囲第１０項記載のプログラマ
   ブルリードオンリメモリ。