JPH02210695A - Ｅｅｐｒｏｍメモリセル用の駆動回路 - Google Patents

Ｅｅｐｒｏｍメモリセル用の駆動回路

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JPH02210695A
JPH02210695A JP1228184A JP22818489A JPH02210695A JP H02210695 A JPH02210695 A JP H02210695A JP 1228184 A JP1228184 A JP 1228184A JP 22818489 A JP22818489 A JP 22818489A JP H02210695 A JPH02210695 A JP H02210695A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はフローティングゲート型の電気的に消去可能で
プログラム可能なメモリ（ＥＥＦＲＯＭ）アレイのワー
ドラインに対して、さらにはこれらワードラインに後続
する個々のメモリセルの制御ゲートに対して、読み出し
電圧又はプログラミング電圧又は消去電圧を印加するた
めの回路に関するものである。更に特定すれば１本発明
は、フローティングゲート上に記憶された情報を読み出
したり、プログラミングしたり、消去したりする目的で
各々のワードラインに４種類の異った電圧値を切り換え
供給する必要のある“フラッシュ”型ｔＥＰＲＯＮアレ
イに一般に用いられる回路に関するものである。注記す
れば、これらの電圧のうちの１種類は消去電圧で、ビッ
トラインあるいはソース／ドレイン領域に対して負極性
でなければならない。
〈従来の技術〉 フローティングゲート型のＥＥＰＲＯＭセルの読み出し
動作期間中には、基準電圧よりも高電圧の、多くの場合
、＋３ボルトの検知電圧ｖ１マが、ワードラインと選択
されているセルの制御ゲートに印加され、その場合、セ
ルのソースは回路接地である基準電圧Ｖｓｓに接続され
ており、セルのドレインは基準電圧Ｖｓｓよりも高電圧
の、多くの場合、÷１．５ボルトの読み出し電圧に接続
されている０選択されていないワードラインは通常は基
準電圧Ｖｓｓに固定されている。
そのようなＥＥＰＲＯＭセルのプログラミング動作期間
中には、基準電圧よりも高電圧の、多くの場合、◆１２
ボルトないし◆１８ボルトのプログラミング電圧ＶＰＰ
が、ワードラインと選択されたセルの制御ゲートに印加
され、その場合１選択されたセルのソースは基準電圧Ｖ
ｓｓに保たれ、選択されたセルのドレインはフローティ
ングのままであるか、あるいは低電圧ないしは基準電圧
Ｖｓｓに固定されているかどちらかである。プログラミ
ング電圧ＶＰＰは、典型的には１０ミリ秒の期間印加さ
れて、約４．５ボルト以上の電圧しきい値のシフトを生
じさせる０選択されていないワードラインは基準電圧Ｖ
ｓｓに接続されているか、あるいは選択されていないセ
ル上の外乱を防禦すべく、選択されていないワードライ
ンは基準電圧Ｖｓｓよりも高電圧の、多くの場合、＋６
ボルトないし＋８ボルトの電圧に接続されている。
このようなＥＥＰＲＯＭセルの消去動作期間中には、基
準電圧以下で、多くの場合、−１０ボルトないし−１２
ボルトの消去電圧Ｖｅｒが、ワードラインと選択されて
いるセルの制御ゲートに印加され、あるいはいわゆる“
フラッシュ消去”型のＥＥＰＲＯＭの場合には、ワード
ラインと制御ゲートの全部に印加され、その場合、消去
されるセルのソースは基準電圧Ｖｓｓよりも高電圧の、
多くの場合、＋４ボルトないし＋６ボルトであり、消去
されるセルのドレインはフローティングのままであるか
、あるいは低電圧ないしは基準電圧Ｖｓｓに固定されて
いる。消去電圧Ｖｅｒは、典型的には、１０ミリ秒の期
間印加され、約１ボルトの電圧しきい値を生成する０通
常、選択されていないワードラインは、消去動作期間中
、基準電圧Ｖｓｓに固定されている。
ＥＥＰＲＯＩＩＩのワードラインの種々の電圧は、メモ
リチップ上に配設されたコンデンサ型の電荷ポンプを用
いて、約◆５ボルトの外部電源電圧源Ｖｄｄから生成す
ることができる。成る電圧と別の電圧を切り換え供給す
るための回路は公知である６例えば、そのような回路は
、プログラミング動作のモードから消去動作のモードへ
の変更時に、成る一つの値から別の値へとビットライン
電圧を変更するのにも用いられる。正極性の読み出し電
圧、正極性のプログラミング電圧、基準電圧の間を切り
換えるための同様回路は、電気的にプログラム可能な読
み出し専用メモリ（ＥＰＲＯＮ）に関しては。
先行技術として公知である。
〈発明が解決しようとする問題点〉 しかしながら、　ＥＥＰＲＯＭの場合には、ワードライ
ンの正極性の読み出し電圧と正極性のプログラミング電
圧を切り換えるだけではなく、負極性の消去電圧をも選
択されたワードラインに切り換え供給するように改良さ
れた回路に対する需要がある。負極性の電圧の切り換え
を行う際には、そのような回路では、集積回路の基板と
拡散領域との間のＰ−Ｎ接合が、負極性の消去電圧の印
加時に順方向にバイアスされることにならないように設
計しなければならないという点１、特有の問題に遭遇す
る。
更に、プログラミング動作期間中に１選択されていない
ワードラインに対して第３の正極性の電圧値を供給する
ことにより、選択されていないメモリセルが外乱に晒さ
れる可能性を減少させるようにした回路に対する需要も
存在する。
く問題点を解決するための手段〉 本発明の回路は、正極性の電圧をワードラインに切り換
え供給するための回路手段と、正極性の電圧の切り換え
手段中にある互いに反対のチャンネル型の２個のトラン
ジスタのソース／ドレイン通路とワードラインとの間に
接続された少なくとも１ｍの第１のチャンネル型を有す
る分離トランジスタと、消去電圧源とワードラインの間
に接続された第２の分離トランジスタとを含むものであ
る８分離トランジスタは、例えば、プログラミング動作
期間中には、プログラミング電圧源に接続され、さらに
読み出し動作期間中と消去動作期間中には、読み出し電
圧源に接続されたタンクを有するＰチャンネルトランジ
スタであってもよい。
正極性の電圧スイッチング手段は、３種類の正極性の電
圧値と基準電圧をワードラインに供給可能である。３種
類の電圧値を持つ正極性の電圧は、プログラミング用、
読み出し用、外乱防禦用に用いられ、３種類の値はすべ
て、電源電圧値とは異なるものとすることができる。正
極性の電圧スイッチング手段は、別個のフィードバック
トランジスタを伴ったトランジスタ２個のインバータを
含み、さらに第３の分離トランジスタを含んでいてもよ
い。
〈実施例〉 第１図を参照すると、正極性の電圧スイッチング回路１
０が４つの電圧入力を有するものとして図示されている
。電圧入力（外部電源電圧）　Ｖｄｄはチップ外部で発
生した電圧であってもよく、その電圧値は、基準電圧Ｖ
ｓｓよりも高い＋４ないし６ボルトの範囲内であり、基
準電圧Ｖｓｓの方は接地電位であってもよい、プログラ
ミング電圧入力ＶＰＰは、基準電圧Ｖｓｓよりも高電圧
の１例えば＋１２ないし＋１６ボルトの範囲内の電圧入
力である。検知電圧入力Ｖｓマは、基準電圧Ｖｓｓより
も高電圧の、例えば約＋３ボルトの読み出し電圧である
。随意採用の外乱防禦電圧入力ｖｃｔｐは、基準電圧Ｖ
ｓｓよりも高電圧の、例えば＋Ｂないし＋８ボルトの範
囲内にある番電圧入力Ｖｐｐ　、　Ｖｓｖ、　Ｖｄｐは
、公知のコンデンサ型電荷ポンプ回路を用いて、外部電
源電圧源Ｖｄｄ由来でチップに導入される。
スイッチｓｗｉを伴った２つの電圧入力ｖｐｐ、Ｖｓマ
は、プログラミング／検知電圧源を構成する。スイッチ
ＳＷ２を伴った２つの電圧入力Ｖｄｄ、Ｖｓｓは、電源
／基準電圧源を構成する。スイッチＳＷ３を伴った２つ
の電圧入力Ｖｄｐ　、　Ｖｓｓは外乱防禦／基準電圧源
を構成する。
正極性の電圧スイッチング回路１０は、正極性のプログ
ラミング電圧ＶＰＰと、同じく正極性の読み出し電圧Ｖ
３マと、それに基準電圧ＶｓｓをワードラインＷＬ端子
に供給し、さらに正極性の外乱防禦電圧ｖｃｔｐをもワ
ードライン１ｌｌＬ端子に供給可能である。ワードライ
ンＷＬ端子は、フローティングゲートメモリアレイのワ
ードラインＷＬに接続されている。
電圧入力端子Ｖｅ　ｒ／Ｈｌは、負極性のパルスを供給
する消去電圧源に接続されている。このパルスは、基準
電圧Ｖｓｓ以下で、例えば−１２ないし−Ｈボルトの範
囲内であり、そのパルス幅は、通常、１０ミリ秒程度で
あろう、消去電圧源Ｖｅｒ／ＨＥは、パルス電圧が供給
されていない期間中には、高インピーダンスであること
を特徴とするものである。
負極性の消去電圧源Ｖｅｒも、コンデンサ型電荷ポンプ
回路を用いて、外部電源電圧Ｖｄｄをもとにしてチップ
上で生成可能である。
第１のチャンネル型を有する第１の分離トランジスタ〒
１に関しては、正極性の電圧スイッチング回路１０の出
力端子Ａとワードライン札端子間にそのソース／ドレイ
ン通路が接続されている。Ｐチャンネル型として例示さ
れている第１の分離トランジスタＴ１のゲートは、スイ
ッチＳＷ４を介して、（１）読み出し動作期間中には、
負極性の信号想理電圧１ｉＶｃｐに接続され、（２）正
極性の電圧パルスが、選択されたワードラインＷＬに印
加されるプログラミング動作期間中には、読み出し電圧
源Ｖｓマに接続され、一方（３）負極性の電圧パルスが
、すべてのワードラインｗＬ又は選択されたワードライ
ン札に印加される消去動作期間中には、外部電源電圧源
Ｖｄｄに接続される。信号処理電圧源Ｖｃｐは、基準電
圧以下で、典型的には一３ボルトないし一５ボルトの範
囲内である。第１の分離トランジスタＴ１のタンクは、
例えば、スイッチＳｗ１を介して、読み出し動作期間中
又は消去動作期間中には、検知電圧源Ｖｓｖに対して接
続され、一方プログラミング動作期間中には、プログラ
ミング電圧源ＶＰＰに対して接続される。よく知られて
いるように、タンク電圧はワードラインＭＬ上の電圧に
等しいか、あるいはそれよりも高くなければならず、こ
れにより、ソース又はドレインとタンク間の接合の順方
向バイアスが防止される。各電圧入力Ｖｃｐ　、　Ｖｓ
ｖ　、　Ｖｄｄは、スイッチ５Ｉｌ１４を伴ッテ、電源
／検知／信号処理電圧源を構成する。
第２の分離トランジスタＴ２に関しては、そのソース／
ドレイン通路が、消去電圧源Ｖｅｒ／Ｈｌとワードライ
ンＭＬ端子間に接続されている。Ｐチャンネルの第２の
分離トランジスタ〒２のゲートは。
トランジスタテ２自体のドレインに接続され、これがさ
らに消去電圧源Ｖｅ　ｒ／Ｈｌに接続されている。
第２の分離トランジスタＴ２のタンクも、同様に例えば
、スイッチ５ｔｉｌｌを介して、読み出し動作期間中又
は消去動作期間中には、検知電圧源Ｖｓｖに対して接続
され、一方プログラミング動作期間中には、プログラミ
ング電圧源ＶＰＰに対して接続されて、接合の順方向バ
イアスが防止される。
正極性の電圧スイッチング回路１０は、Ｐチャンネルト
ランジスタテ４とＮチャンネルトランジスタテ５を有す
るインバータを含んでおり、これらのトランジスタのソ
ース／ドレイン通路は２つのスイッチｓｗｔ　、　ｓｗ
３の間に直列接続されている。そｔ、［、Ｕ）ランジス
タ〒４、〒５の共通接続のゲートが、随意採用の第３の
トチヤンネル分離トランジスタ〒３のソース／ドレイン
端子に接続されている。２つのトランジスタＴ４．〒５
の共通接続のソース／ドレイン端子は、電圧スイッチン
グ回路１０の出力端子Ａに接続されている。インバータ
は、さらにＰチャンネルのフィードバックトランジスタ
Ｔ８を含んでおり、このトランジスタＴ８のソース／ド
レイン通路は、スイッチＳｗ１と第３の分離トランジス
タ丁３のソース／ドレイン端子間に接続され、該トラン
ジスタＴ８のゲートは、電圧スイッチング回路１０の出
力端子Ａに接続されている。Ｐチャンネルトランジスタ
Ｔ４、τＢのタンクは、スイッチＳｗ１に接続されてい
る。随意採用の第３の分離トランジスタ〒３の他方のソ
ース／ドレイン端子は、スイッチＳＷ２を介して、該当
のワードラインＷＬが選択されているか否かに応じて、
外部電源電圧源Ｖｄｄか基準電圧源Ｖｓｓのいずれかに
接続される。第３の分離トランジスタＴ３は、電圧源Ｖ
ＰＰからのプログラミングパルスに起因して予想される
電気的外乱に対して、スイッチＳＷ２に後続する回路を
保護する。インバータ構成のトランジスタＴ５のドレイ
ン端子は、ｍ意設置のスイッチＳＷ３を介して、プログ
ラミング動作期間中には、外乱防禦電圧源ｖｄｐに対し
て接続され、読み出し動作期間中又は消去動作期間中に
は、基準電圧源Ｖｓｓに対して接続される。
選択されたワードラインｗＬに接続されている特定の駆
動回路がプログラミング動作期間中又は。
書き込み動作期間中である場合、スイッチＳＷ２を介し
てインバータに印加される電圧はＬレベルであり、従っ
てトランジスタＴ５は非導通状態で、トランジスタＴ４
は導通状態である。消去電圧源Ｖｅｒ／ＨＩの特性イン
ピーダンスが高いので、トランジスタＴ２は非導通状態
である。スイッチＳＷＩがプログラミング電圧ＶＰＰの
位置にあり、スイッチＳｗ４が検知電圧Ｖｓｅの位置に
あると、ワードラインｌ１ｌＬ端子の電圧はプログラミ
ング電圧ＶＰＩＩに等しくなるであろう１選択されてい
ないワードラインＷＬに接続されている特定の駆動回路
に関しては、スイッチＳＷ４経由で印加される電圧が検
知電圧Ｖｓｖ　（例えば＋３ボルト）であり、スイッチ
５Ｉｌ１２経由で印加される電圧は外部電源電圧Ｖｄｄ
　　（例えば＋５ボルト）である、この場合、トランジ
スタＴ４は非導通状態となり、トランジスタ〒１、Ｔ５
は共に導通状態となり、その結果、ワードラインＭＬ端
子における電圧は、外乱防禦電圧ＶｄＰになる。
特定の駆動回路が消去動作期間中の場合、スイッチＳ曽
礁経由で印加される信号処理電圧ＶｃｐはＨレベル（例
えば＋５ボルト）で、従ってトランジスタＴＩが非導通
状態である。この場合、トランジスタＴ２はダイオード
配列に接続されているので、消去電圧電源Ｖｅｒ／Ｈｌ
から供給される負極性の消去パルスの期間中に導通する
。フラッシュ型以外のＥＥＦＲＯＭを使用する場合、選
択されていないワードライン札群に接続されている駆動
回路群は、トランジスタＴ１、〒５が導通状態になって
、これらのワードラインを基準電圧源Ｖｓｓに接続する
。
選択されたワードラインに接続されている駆動回路が読
み出し動作期間中の場合、スイッチＳＷ２経由でインバ
ータに供給される電圧がＬレベル（例えばＯボルト）で
あり、従ってトランジスタＴ４、Ｔ５の動作状態は、プ
ログラム動作の場合と同じである。スイッチＳｗｌを介
して印加される電圧はプログラミング電圧ＶＰＰよりも
むしろ検知電圧Ｖｓｖに等しいの〒、ワードラインｗＬ
端子における電圧は検知電圧Ｖｓｖに等しくなろう０選
択されていないワードライン札に接続されている駆動回
路に関しては、スイッチＳＷ２を介してインバータに印
加される電圧がＨレベルであり、トランジスタＴ５を導
通させ、そして基準電圧源Ｖｓｓに接続されているスイ
ッチＳＷ３をもって、ワードラインＷＬ端子をその基準
電圧ｓ　ｖｓｓに接続する。
第２図を参照すれば明らかなように、本発明の第２の実
施例が図示されている。この実施例においては、分離ト
ランジスタＴＩが、ワードラインＷＬとトランジスタＴ
５のソース／ドレイン通路との間に接続されており、該
トランジスタＴ５とトランジスタ〒４とでインバータが
構成されている。随意採用の外乱防禦電圧源は図示され
ていない、スイッチＳＷＳは消去電圧源Ｖｅｒと高イン
ピーダンス電源Ｈ１との間を切り換える。トランジスタ
Ｔ１のゲートは、電圧源Ｖｄｄ　、電圧源Ｖｃｐ　、ス
イッチＳＷ４から成る電源／信号処理電圧源に接続され
ている。
本発明は、例示されている実施例に関して記載してきた
が、本記載は限定された意味で解釈されることは意図さ
れていない０本記載を参照して、例示の実施例、並びに
本発明のその他の実施例の種々の変更は当該技術分野に
属する者にとって明白であろう０頭記の特許請求の範囲
は、本発明の技術思想の範囲内での、かかる変更もしく
は実施例のいかなるものをも包含するものと解釈される
。
本発明を要約すると、フローティングゲート型のＥＥＰ
ＲＯＭセルアレイにおいて、ワードラインＷＬに読み出
し電圧、プログラミング電圧、消去電圧を印加する回路
が、正極性の電圧スイッチング回路１０のほかに、少な
くとも一つずつの第１の分離トランジスタ〒１と第２の
分離トランジスタＴ２を含んで成るものである。電圧ス
イッチング回路１０はフィードバックトランジスタτＢ
を伴ったインバータＴ４．　Ｔ５を含んでおり、さらに
第３の分離トランジスタＴ３を含んでいてもよい、一実
施例では、正極性の電圧スイッチング回路１０が、３種
類の正極性の電圧値Ｖｐｐ　、　Ｖｓｖ　、　Ｖｄｐ　
ト基準電圧Ｖｓｓをワードラインし端子に対して切り換
え供給可能である。
くその他の開示事項〉 以上の説明に関連して、更に下記の各項を開示する。
１）（ａ）正の電圧と基準電圧（Ｌｓマ、Ｖｐｐ　、　
Ｖｓｓ）をワードライン（ＷＬ）にスイッチングする回
路手段（１０）と、 （ｂ）該回路手段（１０）において、該ワードライン（
ＷＬ）と相反する型のチャンネル型の各々のトランジス
タのソース／ドレイン通路との間に接続されたソース／
ドレイン通路を有する一方のチャンネル型の少なくとも
１個の第１の分離トランジスタ（Ｔｌ）と。
（Ｃ）負の消去電圧源（Ｖｅｒ／Ｈ１）と該ワードライ
ン（ＷＬ）との間に接続されたソース／ドレイン通路を
有する該一方の型のチャンネルの型の第２の分離トラン
ジスタ（Ｔ２）と。
から成る。フローティングゲート型ＥＥＰＲＯＭセルア
レイにおける読み出し電圧、プログラミング電圧、消去
電圧（Ｖ３マ、Ｖｐｐ　、　Ｖｅｒ）をワードライン（
ＭＬ）に印加するための駆動回路。
２）該第１の分離トランジスタ（丁１）は、供給／検知
／信号処理電圧源（Ｖｄｄ、　Ｖｓｖ　、　Ｖｃｐ　、
　！９１４）ニ接続されている。付記第１項の回路。
３）該第１の分離トランジスタ（丁１）のゲートは。
供給／信号生成電圧源（Ｖｄｄ／’Ｖｃｐ、　５Ｗ４）
に接続されている、付記第１項の回路。
４）該第１の分離トランジスタ（Ｔ１）のタンクは、プ
ログラミング／検知電圧源（Ｖｄｄ、　Ｖｓｖ　、　５
ｉｌｌ）、に接続されている、付記第１項の回路。
５）該第２の分離トランジスタ（Ｔ２）のゲートは、該
消去電圧源（Ｖｅｒ、旧）、に接続されている、付記第
１項の回路。
６）該第２の分離トランジスタ（Ｔ２）のタンクは、プ
ログラミング／検知電圧源（Ｖｄｄ、　Ｖｓｖ、　５Ｗ
ｔ）に接続されている、付記第１項の回路。
７）該第１と第２の分離トランジスタ（Ｔ１、Ｔ２）は
Ｐチャンネルトランジスタである、付記第１項の回路。
８）該消去電圧源（Ｖｅｒ、旧）は、負の消去電圧パル
ス間の間隔時間帯に高インピーダンスを有する、付記第
１項の回路。
９）該回路手段（１０）はインバータ（Ｔ４　、　Ｔ５
）を含み、該インバータ（Ｔ４　、　Ｔ５）は、プログ
ラミング／検知ｆｉＪＥ源（Ｖｐｐ、　Ｖｓｖ　、　Ｔ
Ｉ）　ト基準電圧源（Ｖｓａ）との間に直列に接続され
ているソース／ドレイン通路を有し且つ供給基準電圧源
（Ｖｄｄ、　Ｖｓｓ、５Ｗ２）に接続されているゲート
を有するＰチャンネルトランジスタ（Ｔ４）とＮチャン
ネルトランジスタ（Ｔ５）とから成り、該インバータ（
Ｔ４　、　Ｔ５）は該直列になっているンースードレイ
ン通路間にて該回路手段（１０）の出力（Ａ）に接続さ
れている。付記第１項の回路。
１０）該回路手段（１０）はインバータ（Ｔ４　、　Ｔ
５）を含み、該インバータ（Ｔ４　、　Ｔ５）はプログ
ラミング／検知電圧源（Ｖｐｐ、　Ｖｓｖ、Ｔ１）と外
乱防禦／基準電圧源（Ｖｄｐ、　Ｗｓｓ　、　５Ｗ３）
との間に直列に接続され、また供給／基準電圧源（Ｖｄ
ｄ、　Ｖｓａ　、　５Ｗ２）ニ接続されているゲートを
有するＰチャンネルトランジスタ（Ｔ０とＮチャンネル
トランジスタ（Ｔ５）から成り、該インバータ（Ｔ４　
、　Ｔ５）は該直列になっているソースドレイン通路間
にて該回路手段（１０）の出力（Ａ）に接続されている
。付記第１項の回路。
１１）該回路手段（１０）はインバータ（Ｔ４、Ｔ５）
を含み、該インバータ（Ｔ４　、　Ｔ５）はプログラミ
ング／検知電圧源（Ｖｐｐ、　Ｖｓｖ　、　ＴＩ）と基
準電圧［（Ｖｓｓ）との間に直列に接続されたソース／
ドレイン通路を有し、Ｎチャンネルの第３の分離トラン
ジスタ（丁３）のソース／ドレイン端子に接続されたゲ
ートを有するＰチャンネルのトランジスタ（Ｔ４）とＮ
チャンネルのトランジスタ（Ｔ５）から成り、該インバ
ータ（Ｔ４　、　Ｔ５）は該直列になっているソース／
ドレイン通路間にて該回路手段（１０）の出力（Ａ）に
接続されており。
該第３の分離トランジスタ（Ｔ３）のもう一方のソース
／ドレイン端子は、供給／基準電圧源（Ｖｄｄ、　Ｖ！
Ｉｓ　、　５Ｗ２）ニ接続さレテオリ、該第３の分離ト
ランジスタ（Ｔ３）のゲートは該供給電圧源（Ｖｄｄ）
に接続されている、付記第１項の回路。
１２）該回路手段（１０）はインバータ（７４、Ｔ５）
を含み、該インバータ（Ｔ４　、　Ｔ５）はプログラミ
ング／検知電圧源（Ｖｐｐ、　Ｖｓｖ　、　５ＷＩ）と
基準電圧源（Ｌａｇ）との間に直列に接続されているソ
ース／ドレイン通路を有し、供給／基準電圧源（Ｖｄｄ
、　Ｖｓｇ　、　９１２）に接続されているゲートを有
するＰチャンネルトランジスタ（丁０とＮチャンネルト
ランジスタ（Ｔ５）とから成り、該インバータ（Ｔ４　
、　Ｔ５）は該直列になっているソース／ドレイン通路
間にて該回路手段（１０）の出力（Ａ）に接続され、該
プログラミング／検知電圧源（Ｖｐｐ、　Ｖｓｖ　、　
５ＷＩ）と該供給基準電圧源（Ｖｄｄ、　Ｖｓｓ　、　
５Ｗ２）との間に接続されたソース／ドレイン通路を有
して且つ該回路手段（１０）の該出力（Ａ）に接続され
ているゲートを有するＰチャンネルフィードバックトラ
ンジスタ（Ｔ６）から成る、付記第１項の回路。
【図面の簡単な説明】
第１図は本発明の第１の実施例の回路図である。 第２図は本発明の第２の実施例の回路図である。 図中、参照番号は次のとおりである。 １０・・・電圧スイッチング回路 ＴＩ、Ｔ２、Ｔ３、Ｔ４、Ｔ５、ＴＯ・・・トランジス
タＳ％１１　、ＳＷ２　、　ＳＷ３　、　ＳＷ４・・・
スイッチＶＰＰ Ｖｓマ ｄｄ ｄｐ ｃｐ ｓｓ Ａ・・・ −Ｌ・・・ ・・・プログラミ ・・・検知電圧源 ・・・外部電源電圧源 ・・・外乱防禦電圧源 ・・・信号処理電圧源 ・・・基準電圧源 インバータ出力端子 ワードライン ング電圧源

Claims (1)

  1. 【特許請求の範囲】 （ａ）正極性の電圧Ｖｓｖ、Ｖｐｐと基準電圧Ｖｓｓを
    ワードラインＷＬに切り換え供給する回路手段１０と、
    （ｂ）回路手段１０中にある互いに反対のチャンネル型
    の２個のトランジスタＴ４、Ｔ５のソース／ドレイン通
    路と該ワードラインＷＬとの間にソース／ドレイン通路
    が接続されている少なくとも１個の第１のチャンネル型
    の第１の分離トランジスタＴ１と、（ｃ）負極性の消去
    電圧源（Ｖｅｒ／Ｈｌ）とワードラインＷＬとの間にソ
    ース／ドレイン通路が接続されている第１のチャンネル
    型の第２の分離トランジスタＴ２とから成り、 フローティングゲート型ＥＥＰＲＯＭセルアレイのワー
    ドラインＷＬに対して読み出し電圧Ｖｓｖ、プログラミ
    ング電圧Ｖｐｐ、消去電圧Ｖｅｒを印加するＥＥＰＲＯ
    Ｍセル用の駆動回路。
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