KR0155078B1 - 강전계용의 mos 회로를 갖춘 반도체 회로 - Google Patents

강전계용의 mos 회로를 갖춘 반도체 회로

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KR0155078B1 KR1019950027439A KR19950027439A KR0155078B1 KR 0155078 B1 KR0155078 B1 KR 0155078B1 KR 1019950027439 A KR1019950027439 A KR 1019950027439A KR 19950027439 A KR19950027439 A KR 19950027439A KR 0155078 B1 KR0155078 B1 KR 0155078B1
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히로히코 모치즈키
야스히로 후지이
마코토 야나기사와
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세키자와 다다시
후지쓰 가부시키가이샤
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Abstract

반도체 회로는 제1 트랜지스터(QP1)와, 제2 트랜지스터(QN1)와, 제3 트랜지스터(QN2)와, 제4 트랜지스터(QP3)를 갖추고 있다. 제1 및 제4 트랜지스터(QP1, QP3)는 제1도 전형이고, 제3 및 제3 트랜지스터(QN1, QN2)는 제1도 전형에 상반되는 제2도 전형이다. 반도체 회로는 제1 전압을 공급하기 위한 제1 전원 수단과, 제2 전압을 공급하기 위한 제2 전원 수단(VSS)과, 상기 제1 전압과 제2 전압에 의해 결정된 범위 밖의 제3 전압을 공급하기 위한 제3 전원 수단(SVC)을 채택한다. 제1, 제2, 제3 트랜지스터(QP1, QN1, QN2)는 제2 전원 수단(VSS)과 제3 전원 수단(SVC)사이에 직렬로 접속되고, 제4 트랜지스터(QP3)는 입력 단자(IN)와 제1 트랜지스터(QP1)의 제어 전극 사이에 접속된다.

Description

강전계용의 MOS 회로를 갖춘 반도체 회로

제1도는 반도체 메모리의 전체 구성을 나타낸 블록도.

제2도는 종래 기술에 따른 반도체 메모리의 프리 워드 디코더의 예를 나타낸 회로도.

제3도는 본 발명의 반도체 회로에 대응하는 종래 기술의 반도체 회로의 예를 나타낸 회로도.

제4도는 종래 기술에 따른 반도체 메모리의 문제를 설명하는 도면.

제5도는 본 발명에 따른 반도체 회로의 실시예를 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명

100 : 메모리셀 어레이 101 : 메모리셀

102 : 증폭기 103 : 열 디코더

104 : 워드 디코더 105 : 프리 워드 디코더

본 발명은 반도체 회로에 관한 것으로, 특히 강전계용의 MOS 회로를 갖춘 반도체 회로에 관한 것이다.

최근 고집적이면서도 전력 소비가 적은 반도체 메모리(예를 들어 DRAMs)에 대한 요구가 강하게 대두되어 왔다. 즉, DRAMs에 포함된 각각의 트랜지스터의 사이즈가 최소화되어야 하고 그 구동 전압이 낮아져야하며(예를 들어 3.3 볼트의 전원 전압 VCC), 트랜지스터(MOS 트랜지스터)의 게이트 산화막이 박막으로 형성되어야 한다.

그런데 최근 고전위 전원 전압(통상적인 고전위 전원 전압 : VCC=3.3볼트)과 통상적인 고전위 전원 전압 보다 높은 초 고전위 전원 전압(SVC=VCC+1=4.3볼트)에 의해 구동되는 DRAM용의 프리 워드(pre-word) 디코더가 제공되고 있다. 이러한 반도체 회로(프리 워드 디코더)에서 MOS 트랜지스터의 게이트 산화막은 초 고전위 전원 전압을 사용함으로써 열화된다. 종래의 문제점은 이후 첨부한 도면을 참조하여 상세히 설명한다.

본 발명의 목적은 통상적인 고전위 전원 전압 보다 높은 초 고전위 전원 전압을 채택하는 경우라도 반도체 회로에 내장된 MOS 트랜지스터의 게이트 산화막의 열화를 방지할 수 있는 반도체 회로를 제공하는 것이다.

본 발명에 따르면 제1 전압을 공급하는 제1 전원 수단, 제2 전압을 공급하는 제2 전원 수단, 상기 제1 전압과 제2전압에 의해 결정된 범위 밖의 제3 전압을 공급하는 제3 전원 수단을 채택하는 반도체 회로가 제공되고 있으며, 상기 반도체 회로는 제1도 전형의 제1 트랜지스터와; 상기 제1도 전형과 상반되는 제2도 전형의 제2 트랜지스터와; 제2도 전형의 제3 트랜지스터와, 제2 전원 수단가 제3 전원 수단 사이에 직렬로 접속되는 제1, 제2, 제3 트랜지스터와; 제1도 전형의 제4 트랜지스터를 구비하고, 제1 트랜지스터의 제어 전극과 입력 단자 사이에 접속된다.

반도체 회로는 제3도 전형의 제5 트랜지스터를 추가로 구비할 수 있으며, 제2 트랜지스터의 제어 전극과 입력 단자 사이에 접속된다. 제1 전원 수단이 전압은 제3 및 제5 트랜지스터의 제어 전극에 인가될 수 있다.

반도체 회로는 제1도 전형의 제6 트랜지스터를 추가로 구비할 수 있으며, 제1 트랜지스터와 제3 트랜지스터 사이에 접속되고, 특정 전압이 제4 및 제6 트랜지스터의 제어 전극에 인가된다. 제4 트랜지스터와 제6 트랜지스터의 제어 전극에 인가된 특정 전압은 제4 트랜지스터의 임계 전압보다 2배 이하인 전압인 것으로 결정될 수 있다, 제1도 전형인 각각의 트랜지스터는 P 채널형 MOS 트랜지스터인 것으로 결정될 수도 있고, 제2도 전형의 각각의 트랜지스터는 N-채널형 MOS 트랜지스터인 것으로 결정될 수도 있다.

반도체 회로는 반도체 메모리의 프리 워드 디코더에 적용될 수도 있고, 반도체 메모리의 워드선은 반도체 회로에 의해 제어될 수 있다. 제1 전압은 통상적인 고전위 전원 전압일 수 있고, 제2 전압은 저전위 전원 전압을 수 있으며, 제3 전압은 통상적인 고전위 전원 전압보다 높은 초 고전위 전원 전압일 수도 있다.

추가로 본 발명에 따르면 제1 전원 전압과, 제2 전원 전압과, 상기 제1 전원 전압가 제2 전원 전압에 이해 결정된 범위 밖의 제3 전원 전압을 채택하는 반도체 회로가 제공되고 있으며, 상기 반도체 회로는 제2 전원 전압과 제3 전원 전압에 의해 발생된 강전계가 인가되는 제1도 전형이 제1 트랜지스터와; 제1도 전형이 제2 트랜지스터를 구비하고 있으며, 상기 제2 트랜지스터는 상기 제1 트랜지스터의 제어 전극과 입력 단자 사이에 삽입되고, 상기 제2 트랜지스터의 제어 전극은 제1 전원 전압으로부터 제1 및 제2 트랜지스터의 임계 전압을 2배 감함으로써 결정된 전압으로 세트되거나 또는 결정된 전압 보다 낮은 전압으로 세트된다.

제1도 전형의 제1 및 제2 트랜지스터는 P 채널형 MOS 트랜지스터인 것으로 결정될 수도 있다. 반도체 회로는 제1도 전형과 상반되는 제2도 전형의 제3 트랜지스터를 추가로 구비할 수고 있고, 이 제3 트랜지스터에는 제2 전원 전압 및 제3 전원 전압에 의해 발생된 강전계가 인가되며, 제2도 전형의 제4 트랜지스터를 추가로 구비할 수 있으며, 이 제4 트랜지스터는 제3 트랜지스터의 제어 전극과 입력 단자 사이에 삽입되고, 제4 트랜지스터의 제어 전극은 제1 전원 전압 또는 그 이하의 전압으로 세트된다.

제2도 전형이 제3 및 제4 트랜지스터는 N형 MOS 트랜지스터인 것으로 결정될 수도 있다. 반도체 회로는 반도체 메모리의 프리 워드 디코더에 응용될 수도 있고, 반도체 메모리의 워두선은 반도체 회로에 이해 제어될 수 있다. 제1 전원 전압은 통상적인 고전위 전원 전압일 수 있고, 제2 전원 전압은 낮은 전원 전압일 수 있으며, 제3 전원 전압은 통상적인 고전위 전원 전압 보다 높은 초 고전원 전원 전압일 수 있다.

본 발명에 따르면 복수의 워드선과, 복수의 비트선과, 워드선과 비트선 사이의 교호부(intersection portion)에 각각 위치한 복수의 메모리셀과, 비트선을 선택하는 열디코더와, 워드선을 선택하는 워드 디코더와, 어드레스 신호를 수신해서 워드 디코더를 제어하는 프리 워드 디코더와, 제1 전압을 공급하는 제1 전원 수단을 채택하는 프리 워드 디코더와, 제2 전압을 공급하는 제2 전원 수단과, 제1 전압과 제2 전압에 의해 결정된 범위밖에 있는 제3 전압을 공급하는 제3 전원 수단을 갖춘 반도체 메모리가 제공되고 있으며, 프리 워드 디코더는 제1도 전형의 제1 트랜지스터와, 제1도 전형에 상반되는 제2도 전형의 제2 트랜지스터와; 제2도 전형의 제3 트랜지스터를 구비하고 있는 데, 상기 제1, 제2, 제3 트랜지스터는 제2 전원 수단과 제3 전원 수단 사이에 직렬로 접속되며; 제1도 전형의 제4 트랜지스터를 구비하고, 제1 트랜지스터의 입력 단자와 제어전극 사이에 접속된다.

더욱이 본 발명에 따르면 복수의 워드선과, 복수의 비트선과, 워드선과 비트선 사이의 교호부에 각각 위치하는 복수의 메모리셀과, 비트선을 선택하기 위한 열디코더와, 워드선을 선택하기 위한 워드 디코더와, 어드레스 신호를 수신해서 워드 디코더를 제어하기 위해 제1 전원 전압을 채택한 프리 워드 디코더와, 제2 전원 전압과, 제1 전원 전압가 제2 전원 전압에 의해 결정되는 범위밖에 있는 제3 전원 전압을 갖는 반도체 메모리가 제공되고 있으며, 프리 워드 디코더는 제2 전원 전압과 제3 전원 전압에 의해 발생된 강전계가 인가되는 제1도 전형의 제1 트랜지스터와, 상기 제1 트랜지스터의 제어 전극과 입력 단자 사이에 삽입되는 제1도 전형의 제2 트랜지스터를 구비하고, 제2 트랜지스터의 제어 전극은 제1 전원 전압으로부터 제1 및 제2 트랜지스터의 임계 2배 감함으로써 결정되는 전압으로 세트되거나 또는 결정된 전압 보다 낮은 전압으로 세트된다.

[실시예]

본 발명에 대한 이해를 돕기 위해 종래 기술에 있어서의 문제가 첨부한 도면을 참조하여 설명된다.

제1도는 반도체 메모리(DRAM)의 전체 구성을 나타낸 도면이다. 제1도에서 참조 부호 100은 메모리셀 어레이를 나타내고, 101은 메모리셀 트랜지스터와 캐패시터를 갖춘 메모리셀을 나타내며, 102는 증폭기를 나타내고, 104는 워드 디코더를 나타내며, 105는 프리 워드 디코더를 나타낸다. 추가로 참조 기호 BLX와 BLZ는 비트선(상보 비트선 쌍)을 나타내고, WL은 워드선을, WLS는 워드선 선택신호를 나타낸다. 제1도에서는 단지 하나의 워드선(WL)과, 한 쌍의 비트선(BLX, BLZ)과, 하나의 메모리셀(101)만이 설명되고 있지만 실제로는 워드선(WL)과 한 쌍의 비트선(BLX, BLZ) 사이의 교호부에 각각 위치하는 복수의 워드선과, 복수의 비트선 쌍과, 복수의 메모리셀(101)이 제공되고 있다.

즉, 반도체 메모리는 복수의 워드선(WL)과, 복수의 비트선(BLX, BLZ)과, 워드선(WL)과 비트선(BLX, BLZ) 사이의 교호부에 각각 위치하는 복수의 메모리셀(101)과, 비트선을 선택하는 열디코더(103)와, 워드선을 선택하는 워드 디코더(104)와, 어드레스 신호를 수신해서 워드 디코더(104)를 제어하는 프리 워드를 구비한다.

제1도에 나타낸 바와 같이 워드 디코더(104)는 NAND 게이트(141)와, 인버터(142, 143)와, N 채널형 MOS 트랜지스터(104a, 104b)를 포함한다. 워드 디코더(104)는 어드레스 신호 RAA#Z와 RAB#Z를 수신해서 트랜지스터(104a, 104b)의 스위칭 동작을 제어한다.

열디코더(103)는 한 쌍의 비트선(BLX, BLZ)을 선택하기 위해 사용되고, 워드 디코더(104)는 워드선(WL)을 선택하기 위해 사용되며, 프리 워드 디코더(105)는 어드레스 신호를 수신해서 워드 디코더(104)를 제어하기 위해 사용된다. 즉, 프리 워드 디코더(1-5)는 워드 디코더(104)에 신호 WD#Z를 출력하고, 신호 WD#Z는 워드 디코더(104)의 트랜지스터(104a)를 통해 워드선 선택 신호 WLS로서 워드선에 공급된다. 반도체 메모리의 구성은 다양하게 변형될 수 있고, 본 발명에 따른 반도체 회로는 여러 반도체 메모리 또는 여러 반도체 회로에 응용될 수 있음에 주목하라.

제2도는 종래 기술에 따른 반도체 메모리의 프리 워드 디코더의 예를 나타낸 도면이다. 제2도에서는 기준 전압 VCC는 고전위 전원 전압(통상적인 고전위 전원 전압 : 예를 들어 VCC=3.3볼트)을 나타내고, VSS는 저전위 전원 전압(접지 전압:예를 들어 VSS=0볼트)을 나타내고, SVC는 초 고전위 전원 전압(예를 들어 SVC=4.3볼트)을 나타낸다.

제2도에 나타낸 바와 같이 프리 워드 디코더(105)는 인버트 Ⅱ와, P 채널형 MOS 트랜지스터 QP11 내지 QP13 및 QP1과, N 채널형 MOS 트랜지스터 QP11 내지 QP16 및 QP1과 QP2를 구비한다. 제2도에서 참조 부호 10은 신호 WD#Z를 출력하는 프리 워드 디코더(106)의 출력회로를 나타낸다. 초 고전워 전원 전압 SVC는 트랜지스터(QP11, QP12, QP13, QP1)의 소스 전극에 인가되고, 통상적인 고전위 전원 전압 VCC는 트랜지스터(QN11, QN13, QN15, QN2)의 게이트 전극에 인가된다.

제3도는 본 발명의 반도체 회로에 대응하는 종래의 반도체 회로의 예, 구체적으로 말하면 제2도에 나타낸 프리 워드 디코더(105)의 출력회로(10)를 나타낸다.

제3도에 나타낸 바와 같이 프리 워드 디코더(105)의 출력회로(10)는 P형 MOS 트랜지스터(QP1)와 N형 트랜지스터(QN2, QN1)를 포함하고, 이들 트랜지스터는 초 고전원 수단(초 고전압 공급선) SVC와 저전원 수단(저 전압 공급선) VSS 사이에 직렬로 접속된다. 즉, P 채널형 MOS 트랜지스터 QP1의 소스전극은 초 고전원 공급선 SVC에 접속되고, 트랜지스터 QP1의 드레인 전극은 프리 워드 디코더(출력회로 10)의 출력단자 OUT(QD #Z)에 접속된다.

출력회로(10)의 출력단자 OUT는 N 채널형 MOS 트랜지스터 QN2의 드레인 전극에 접속된다. 더욱이 트랜지스터 QN2의 소스 전극은 N 채널형 MOS 트랜지스터 QN1의 드레인 전극에 접속되고, 트랜지스터 QN1의 소스 전극은 저 전원 공급선 VSS에 접속된다.

제3도에 나타낸 바와 같이 트랜지스터 QP1과 QN1의 양 게이트 전극은 출력회로(10)의 입력 단자 IN에 접속되고, 트랜지스터 QN2의 게이트 전극은 통상적인 고전원 공급선(통상적인 고전원 공급선) VCC에 접속된다.

제4도는 종래 기술에 따른 반도체 메모리의 문제점들을 설명하는 도면이다. 즉, 제4도는 제3도에 나타낸 출력 회로(10)내이 P-채널형 MOS 트랜지스터 OP1을 나타낸다. 제4도에서 참조부호 11은 반도체 기판을 나타내고, 12는 소스 영역(S)을, 13은 드레인 영역(D)을, 14는 게이트 영역(G)을, 15는 게이트 산화막을, 16은 알루미늄 배선을 나타낸다.

제4도에 나타낸 바와 같이 제3도의 출력 회로(10)의 트랜지스 QP1에서는 전압(초 고전위 전원 전압 SVC)은 소스 영역(소스 전극)(12)에 인가되고, 드레인 영역(드레인 전극)(13)은 알루미늄 배선(16)을 통해 출력 회로(10)의 출력 단자 OUT에 접속된다.

트랜지스터 QP1에서는 초 고전위 전원 전압 SVC가 게이트 영역(게이트 전극)(14)에 인가될 수 있고, 이 경우 초 고전위 전원 전압 SVS가 트랜지스터 QP1의 게이트 영역(14)과 소스 영역(12)에 인가되는 점에 주목하라. 즉, 초 고전위 전원 전압 SVC에 의해 야기된 전계 E는 게이트 영역(14)과 드레인 영역(13) 사이에 위치한 게이트 산화막에 바로 인가된다.

이 때문에 트랜지스터의 사이즈를 최소화하고 구동 전압을 감소시킴에 따라 박막으로 형성되는 MOS 트랜지스터(QP1)의 게이트 산화막(15)이 열화된다. 즉, 예를 들어 반도체 메모리용의 프리 워드 디코더에서는 통상적인 고전위 전원 전압 VCC 이상이 초 고전위 전원 전압 SVC가 이용되며, 이에 따라 MOS 트랜지스터의 게이트 산화막은 초 고전위 전원 전압 SVC를 사용함으로써 열화될 수 있다.

다음에 본 발명에 따른 반도체 회로의 바람직한 실시예는 제5도를 참조하여 설명한다.

제5도는 본 발명에 따른 반도체 회로의 실시예를 나타내는 것으로, 보다 구체적으로 제5도는 제1도 내지 제3도에 나타낸 반도체 회로에서 프리 워드 디코더(105)의 출력(10)에 대응하는 출력 회로(1)를 나타낸다.

제5도에서 기준 전압 VCC는 초 고전위 전원 전압(통상적인 고전위 전원 전압 : 예를 들어 VCC=3.3볼트)을 나타내고, VSS는 저 전원 전압(접지 접압 : 예를 들어 VSS=0볼트)을 나타내며, SVC는 초 고전위 전원 전압(예를 들어 SVC=VCC+1=4.3볼트)을 나타낸다.

제5도에 나타낸 바와 같이 반도체 회로(반도체 메모리내의 프리 워드 디코더의 출력 회로 : 제1도 내지 제3도 참조)는 P 채널 MOS 트랜지스터 QP1 내지 QP3과, N 채널 트랜지스터 QN1 내지 QN3을 구비한다. 트랜지스터 QP1, QP2, QN2, QN1은 초 고전위 공급 수단(초 고전위 전원 전압 공급선) SVC와 저전원 공급 수단(저전원 공급선) VSS 사이에 직렬로 접속된다.

즉, P 채널형 MOS 트랜지스터 QP1의 소스 전극은 초 고전원 공급선 SVC에 접속되고, 트랜지스터 QP1의 드레인 전극은 P 채널형 MOS 트랜지스터 QP2의 소스 전극에 접속되며, 트랜지스터 QP2의 드레인 전극은 출력 회로(1)의 출력 단자(프리 워드 디코더 : 제1도 내지 제3도 참조)의 출력 단자 OUT에 접속된다.

출력 회로(1)의 출력 단자 OUT는 N 채널형 MOS 트랜지스터 QN2의 드레인 전극에 접속된다. 더욱이, 트랜지스터 QN2의 소스 전극은 N 채널형 MOS 트랜지스터 QN1의 드레인 전극에 접속되고, 트랜지스터 QN1의 소스 전극은 저전원 공급선 VSS에 접속된다.

제5도에 나타낸 바와 같이 P 채널형 MOS 트랜지스터 QP3은 트랜지스터QP1의 게이트 전극과 입력 회로(1)의 입력 단자 IN 사이에 삽입되고, 트랜지스터 QP2와 QP3의 게이트 전극은 함께 접속되고, 신호(예를 들어, 기준 전압 Vref)는 트랜지스터 QP2와 QP3의 게이트 전극에 인가된다. 트랜지스터 QP2와 QP3에 인가된 신호의 전압은 통상적인 고전위 전원 전압(VCC)으로부터 P 채널 MOS 트랜지스터(QP1, QP2, QP3)의 임계 전압(Vthp)을 2배 감함으로써 결정되거나 또는 이 결정된 전압 이하의 전압 즉, (VCC-2Vthp) 또는 (VCC-2Vthp)으로 세트된다. 더욱이 상기한 바와 같이 트랜지스터 QP2와 QP3의 게이트 전극에 인가된 전압은 예를 들어 반도체 메모리(DRAM)의 내부 기준 전압 Vref(≤VCC-2Vthp)이다.

마찬가지로 N 채널 MOS 트랜지스터 QN3는 트랜지스터 QN1의 게이트 전극과 입력 회로(1)의 입력 단자 IN 사이에 삽입되고, 트랜지스터 QN2와 QN3의 게이트의 전극은 함께 연결되고, 신호(통상적인 고전위 전원 전압 VCC)는 트랜지스터 QN2와 QN3의 게이트 전극에 공급된다. 트랜지스터 QN3의 게이트 전극은 통상적인 고전위 전원 전압(VCC) 또는 그 이하로 세트될 수 있다.

상기한 바와 같이 제5도에 나타낸 본 발명의 반도체 회로이 실시예에서 트랜지스터 QP2는 트랜지스터 QP1의 드레인 전극과 출력 단자 OUT 사이에 설치되고, 트랜지스터 QP3은 트랜지스터 QP1의 게이트 전극과 입력 단자 IN 사이에 설치되며, 트랜지스터 QN3은 트랜지스터 QN1의 게이트 전극과 입력 단자 IN 사이에 설치되며, 트랜지스터 QN3은 트랜지스터 QN1의 게이트 전극과 입력단자 IN 사이에 설치된다. 따라서 제4도에 나타낸 MOS 트랜지스터의 게이트 산화막에 인가된 전계(E)의 강도는 경감될 수 있으므로, 트랜지스터(QP1)의 게이트 산화막의 열화가 방지될 수 있다.

즉, 제5도에 나타낸 반도체 회로에서 트랜지스터 QP2와 QP3의 게이트 전극(노드 N4)의 전압을 VCC-2Vthp로 세팅시키고, 출력 회로(1)의 입력 단자 IN에 초 고전위 전원 전압 SVC를 인가하면 트랜지스터 QP3은 온으로 전환되고, 노드 N4의 레벨은 SVC로 된다. 더욱이 노드 N5의 레벨이 VCC-Vthp로 되면 노드 N3과 출력 단자 OUT는 SVC로 된다. 이 경우에 있어서 노드 N2의 레벨은(Vcc-2Vthp)+Vthp=VCC-Vthp로 된다.

더욱이 저전위 전원 전압 VSS를 출력 회로(1)의 입력 단자 IN에 인가하면 노드 N1의 PQPF은 (VCC-Vthp)+Vthp=VCC-Vthp로 되고, 이에 따라 노드 N2의 레벨은 SVC로 된다. 이 경우에 있어서, 노드 N5의 레빌은 VSS로 되고, 노드 N3의 레벨은 VCC-Vthp로 되고, 출력 회로(1)(프리 워드 디코더)의 출력 단자 OUT의 레벨은 SVC로 된다.

본 발명에 따른 반도체 회로의 실시예에서 출력 단자 OUT가 VSS 레벨이거나 또는 SVC 레벨인 경우 반도체 회로내의 어느 트랜지스터도 강전계를 받지 않는다. 즉, 본 발명에 따른 반도체 회로에서 초 고전위 전원 전압 SVC는 반도체 회로내의 게이트 전극과 드레인 전극 사이에 인가되지 않는다.

이에 따라 통상적인 고전위 전원 전압(VCC) 이상의 초 고전위 전원 전압(SVC)을 채택하는 경우라도 반도체 회로내에 포함된 MOS 트랜지스터의 게이트 산화막의 열하가 발생하지 않는다.

본 발명에 따른 반도체 회로는 제1도에 나타낸 반도체 메모리의 프리워드 디코더의 출력 히로에 적용될 수 있을 뿐만 아니라, 상기 반도체 회로는 통상적인 고전위 전원 전압(VCC) 이상의 초 고전위 전원 전압(SVC)을 채택하거나 또는 통상적인 저전원 전원 전압(VSS) 이하의 초 저전위 전원 전압을 채택하는 여러 회로에도 역시 적용될 수 있다.

설명한 바와 같이 본 발명은 통상적인 고전위 전원 전압 이상의 초 고전위 전원 전압 채택하는 경우라도 반도체 회로내에 포함된 MOS 트랜지스터의 게이트 산화막의 열화를 방지할 수 있는 반도체 회로를 제공한다.

본 발명의 취지와 범위를 벗어나지 않는 한 여러 다양한 실시예가 구성될 수 있으며, 첨부한 청구항에 한정되는 것을 제외하면 본 발명은 본 명세서에 상술된 특정 실시예에 제한되는 것은 아님을 이해해야 한다.

Claims (26)

  1. 제1전압을 공급하는 제1전원 수단(VCC)과, 제2전압을 공급하는데 제2전원 수단(VSS)과, 상기 제1전압과 제2전압에 의해 결정된 범위 밖의 제3전압을 공급하는 제3전원 수단(SVC)을 채택하는 반도체 회로에 있어서, 제1도 전형의 제2트랜지스터(QP1)와; 상기 제1도 전형의 상반되는 제2도 전형의 제2트랜지스터(QN1)와 ; 상기 제2도 전형의 제3트랜지스터(QN2)와 ; 입력 단자(IN)와 상기 제1트랜지스터(QP1)의 제어 전극 사이에 접속되는 제1도 전형이 제4트랜지스터(QP3)를 구비하고, 상기 제1, 제2, 제3 트랜지스터(QP1, QN1, QN2)가 상기 제2 전원 수단(VSS)과 상기 제3 전원 수단(SVC) 사이에 직렬로 접속되는 것을 특징으로 하는 반도체 회로.
  2. 제1항에 있어서, 상기 입력 단자(IN)와 상기 제2 트랜지스터(QN1)의 제어 전극 사이에 접속되는 제2도 전형의 제5트랜지스터(QP3)를 추가로 구비한 것을 특징으로 하는 반도체 회로.
  3. 제2항에 있어서, 상기 제1 전원 수단(VCC)의 전압이 상기 제3 및 제5 트랜지스터(QN2, QN3)의 제어 전극에 인가되는 것을 특징으로 하는 반도체 회로.
  4. 제1항에 있어서, 상기 제1트랜지스터(QP1)와 상기 제3트랜지스터(QN2) 사이에 접속되는 제1도 전형의 제6 트랜지스터(QP2)를 추가로 구비하고, 특정 전압이 상기 제4트랜지스터와 제6 트랜지스터(QP3, QP2)의 제어 전극에 인가되는 것을 특징으로 하는 반도체 회로.
  5. 제4항에 있어서, 상기 제4 및 제6 트랜지스터(QP3, QP2)의 제어 전극에 인가된 상기 특정전압이 상기 제4 트랜지스터(QP3)에 임계 전압의 2배 이하의 전압인 것을 특징으로 하는 반도체 회로.
  6. 제1항에 있어서, 상기 제1도 전형의 각 트랜지스터(QP1, QP2, QP3)는 P채널형 MOS 트랜지스터이고, 상기 제2도 전형의 각 트랜지스터(QN1, QN2, QN3)는 N 채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체 회로.
  7. 제1항에 있어서, 상기 반도체 메모리의 프리 워드 디코더(105)에 적용되고, 상기 반도체 메모리의 워드선(WL)은 상기 반도체 회로에 의해 제어되는 것을 특징으로 하는 반도체 회로.
  8. 제1항에 있어서, 상기 제1전압은 통상적인(normal) 고전위 전원 전압(VCC)이고, 상기 제2전압은 저전위 전원 전압(VSS)이며, 상기 제3전압은 상기 통상적인 고전위 전원 전압(VCC) 이상의 초 고전위 전원 전압(SVC)인 것을 특징으로 하는 반도체 회로.
  9. 제1전원 전압(VCC)과, 제2전원 전압(VSS)과, 상기 제1전원 전압과 제2전원 전압에 의해 결정된 범위 밖의 제3전원 전압을 채택하는 반도체 회로에 있어서, 상기 제2전원 전압(VSS)과 제3전원 전압(SVC)에 의해 야기된 강전계가 인가되는 제1도 전형의 제1 트랜지스터(QP1)와; 입력 단자(IN)와 상기 제1 트랜지스터(QP1)의 제어 전극 사이에 삽입되는 제1도 전형의 제2 트랜지스터(QP3)를 구비하는 데, 상기 제2 트랜지스터(QP3)의 제어 전극은 제1 전원 전압(VCC)으로부터 상기 제1 및 제2 트랜지스터(QP1, QP3)의 임계 전압(Vthp)의 2배를 감함으로 결정된 전압(VCC-2Vthp)으로 세트되거나 또는 상기 결정된 전압 이하의 전압((CVV-2Vthp))으로 세트되는 것을 특징으로 하는 반도체 회로.
  10. 제9항에 있어서, 상기 제1도 전형의 제1 및 제2 트랜지스터(QP1, QP3)는 P 채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체 회로.
  11. 제9항에 있어서, 제2전원 전압(VSS)에 의해 야기된 강전계와 상기 제3전원 전압(SVC)이 인가되는 상기 제1도 전형에 상반되는 제2도 전형의 제3 트랜지스터(QN1)와; 입력 단자(IN)와 상기 제3 트랜지스터(QN1)의 제어 전극 사이에 삽입되는 제2도 전형의 제4 트랜지스터(QN3)를 추가로 구비하는 데, 상기 제4 트랜지스터(QN3)의 제어 전극이 상기 제1전원 전압(VCC) 또는 그 이하로 세트되는 것을 특징으로 하는 반도체 회로.
  12. 제11항에 있어서, 상기 제2도 전형의 제3 및 제4 트랜지스터(QN1, QN3)는 N 채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체 회로.
  13. 제9항에 있어서, 상기 회로는 반도체 메모리의 프리 워드 디코더(105)에 적용되고, 상기 반도체 메모리의 워드선(WL)은 상기 반도체 회로에 의해 제어되는 것을 특징으로 하는 반도체 회뢰.
  14. 제9항에 있어서, 상기 제1전원 전압은 통상적인 고전위 전원 전압(VCC)이고, 상기 제2전원 전압은 저전위 전원 전압(VSS)이며, 상기 제3전원 전압은 상기 통상적인 고전위 전원 전압(VCC) 이상의 초 고전위 전원 전압(SVC)인 것을 특징으로 하는 반도체 회로.
  15. 복수의 워드선(WL)과, 복수의 비트선(BLX, BLZ)과, 워드선(WL)과 비트선(BXL, BLZ) 사이의 교호부에 각각 위치한 복수의 메모리셀(101)과, 비트선을 선택하기 위한 열 디코더(103)와, 워드선을 선택하기 위한 워드 디코더(104)와, 어드레스 신호를 수신해서 상기 워드 디코더(104)를 제어하는 디코더로서 제1 전압을 공급하기 위해 제1 전원 수단(VCC)을 이용하는 프리 워드 디코더(105)와, 제2 전압을 공급하기 위한 제2 전원 수단(VSS)과, 상기 제1 전압과 상기 제2 전압에 의해 결정된 범위 밖의 제3 전압을 공급하기 위한 제3 전원 수단(SVC)에 갖춘 반도체 메모리에 있어서, 상기 프리 워드 디코더(105)는 제1도 전형의 제1 트랜지스터(QP1)와, 상기 제1도 전형에 상반되는 제2도 전형에 상반되는 제2도 전형의 제2 트랜지스터(QN1)와; 상기 제2도 전형의 제3 트랜지스터(QN2)와 ; 입력 단자(IN)와 상기 제1 트랜지스터(QP1)의 제어 전극 사이에 설치된 제1도 전형의 제4 트랜지스터(QP3)를 구비하고, 상기 제1, 제2, 제3 트랜지스터(QP1, QN1, QN2)가 상기 제2 전원수단(VSS)과 상기 제3 전원 수단(SVC) 사이에 직렬로 접속되는 것을 특징으로 하는 반도체 메모리.
  16. 제15항에 있어서, 상기 프리 워드 디코더(105)는 상기 입력(IN)과 상기 제2 트랜지스터(QN1)의 제어 전극 사이에 접속되는 상기 제2도 전형의 제5 트랜지스터(QN3)를 추가로 포함하는 것을 특징으로 하는 반도체 메모리.
  17. 제16항에 있어서, 상기 제1전원 수단(CVV)의 전압이 상기 제3 및 제5 트랜지스터(QN2, QN3)의 제어 전극에 인가되는 것을 특징으로 하는 반도체 메모리.
  18. 제15항에 있어서, 상기 프리 워드 디코더(105)는 상기 제1 트랜지스터(QP1)와 상기 제3 트랜지스터(QN2) 사이에 접속되는 상기 제1도 전형의 제6 트랜지스터(QP2)를 추가로 구비하고, 특정 전압이 상기 제4 및 제6 트랜지스터(QP3, QP2)의 제어 전극에 인가되는 것을 특징으로 하는 반도체 메모리.
  19. 제18항에 있어서, 상기 제4 및 제6 트랜지스터(QP3, QP2)의 제어 전극에 인가되는 특정 전압이 상기 제4 트랜지스터(QP3)의 임계 전압의 2배 이하의 전압인 것을 특징으로 하는 반도체 메모리.
  20. 제15항에 있어서, 상기 제1도 전형의 각 트랜지스터(QP1, QP2, QP3)는 P 채널형 MOS 트랜지스터이고, 상기 제2도 전형의 각 트랜지스터(QN1, QN2, QN3)는 N 채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리.
  21. 제15항에 있어서, 상기 제1 전압은 통상적인 고전위 전압(VCC)이고, 상기 제2 전압은 저전위 전원 전압(VCC)이며, 상기 제3 전압은 통상적인 고전위 전원 전압(VCC) 이상의 초 고전위 전원 전압(SVC)인 것을 특징으로 하는 반도체 메모리.
  22. 복수의 워드선(WL)과, 복수의 비트선(BLX, BLZ)과, 워드선(WL)과 비트선(BLX, BLZ) 사이의 교호부에 각각 위치한 복수의 메모리셀(101)과, 비트선을 선택하기 위한 열 디코더(103)와, 워드선을 선택하기 위한 워드 디코더(104)와, 어드레스 신호를 수신해서 상기 워드 디코더(104)를 제어하는 디코더로서 제1 전원 전압을 채택하는 프리 워드 디코더(105)와, 제2 전원 전아(VSS)과, 상기 제1 전원 전압과 상기 제2 전원 전압에 의해 결정된 범위 밖의 제3 전원 전압(SVC)을 갖춘 반도체 메모리에 있어서, 상기 프리 워드 디코더(105)는 제2 전원 전압(VSS)과 제3 전원 전압(SVC)에 의해 야기된 강전계가 인가되는 제1도 전형의 제1 트랜지스터(QP1)와; 제1도 전형의 제2 트랜지스터(QP3)를 구비하는 데, 상기 제2 트랜지스터(QP3)를 구비하는데, 상기 제2 트랜지스터(QP3)는 입력 단자(IN)와 상기 제1 트랜지스터(QP1)의 제어 전극 사이에 삽입되고, 상기 제2 트랜지스터(QP3)의 제어전극은 상기 제1 전원 전압(VCC)으로부터 상기 제1 및 제2 트랜지스터(QP1, QP3)의 임계 전압(Vthp)의 2배를 감함으로써 결정된 전압(VCC-2Vthp)으로 세트디거나 또는 상기 결정된 전압 이하의 전압((VCC-2Vthp))으로 세트되는 것을 특징으로 하는 반도체 메모리.
  23. 제22항에 있어서, 제1도 전형의 상기 제1 및 제2 트랜지스터(QP1, QP3)는 P 채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리.
  24. 제22항에 있어서, 상기 프리 워드 디코더(105)는 상기 제1도 전형에 상반되는 제2도 전형이며, 상기 제2 전원 전압(VSS)과 상기 제2 전원 전압(SVC)에 의해 야기된 강전계가 인가되는 제3트랜지스터(QN1)와; 제2도 전형의 제4 트랜지스터(QN3)를 추가로 구비하는데, 상기 제4 트랜지스터(QN3)는 입력 단자(IN)와 상기 제3 트랜지스터(QN1)의 제어 전극 사이에 삽입되고, 상기 제4 트랜지스터(QN3)의 제어 전극은 상기 제1 전원 전압(VCC)으로 세트되는 것을 특징으로 하는 반도체 메모리.
  25. 제24항에 있어서, 상기 제2도 전형의 제3 및 제4 트랜지스터(QN1, QN3)는 N 채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리.
  26. 제22항에 있어서, 상기 제1 전원 전압은 통상적인 고전위 전원 전압(VCC)이고, 상기 제2 전원 전압은 저전위 전원 전압(VSS)이며, 상기 제3 전원 전압은 상기 통상적인 고전위 전원 전압(VCC)이상이 초 고전위 전원 전압(SVC)인 것은 특징으로 하는 반도체 메모리.
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