KR960019702A - 강전계용의 mos 회로를 갖춘 반도체 회로 - Google Patents

강전계용의 mos 회로를 갖춘 반도체 회로 Download PDF

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Abstract

반도체 회로는 제1트랜지스터(QP1)와, 제2트랜지스터(QN1)와, 제3트랜지스터(QN2)와, 제4트랜지스터(QP3)를 갖추고 있다. 제1 및 제4트랜지스터(QP1,QP3)는 제1도전형이고, 제2 및 제3트랜지스터(QN1,QN2)는 제1도전형에 상반되는 제2도전형이다. 반도체 회로는 제1전압을 공급하기 위한 제1전원 수단과, 제2전압을 공급하기 위한 제2전원수단(VSS)과, 상기 제1전압과 제2전압에 의해 결정된 범위 밖의 제3전압을 공급하기 위한 제3전원 수단(SVC)을 채택한다. 제1, 제2, 제3트랜지스터(QP1,QN1,QN2)는 제2전원 수단(VSS)과 제3전원 수단(SVC)사이에 직렬로 접속되고, 제4트랜지스터(QP3)는 입력 단자(IN)와 제1트랜지스터(QP1)의 제어 전극 사이에 접속된다.

Description

강전계용의 MOS 회로를 갖춘 반도체 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 반도체 회로의 실시예를 나타낸 회로도.

Claims (26)

  1. 제1전압을 공급하는 제1전원 수단(VCC)과, 제2전압을 공급하는 제2전원 수단(VSS)과, 상기 제1전압과 제2전압에 의해 결정된 범위 밖의 제3전압을 공급하는 제3전원 수단(SVC)을 채택하는 반도체 회로에 있어서, 제1도전형의 제1트랜지스터(QP1)와; 상기 제1도전형에 상반되는 제2도전형의 제2트랜지스터(QN1)와; 상기 제2도전형의 제3트랜지스터(QN2)와; 입력 단자(IN)와 상기 제1트랜지스터(QP2)의 제어 전극 사이에 접속되는 제1도전형의 제4트랜지스(QP3)를 구비하고, 상기 제1, 제2, 제3트랜지스터(QP1,QN1,QN2)가 상기 제2전원 수단(VSS)과 상기 제3전원 수단(SVC) 사이에 직렬로 접속되는 것을 특징으로 하는 반도체 회로.
  2. 제1항에 있어서, 상기 입력 단자(IN)와 상기 제2트랜지스터(QN1)의 제어 전극 사이에 접속되는 제2도전형의 제5트랜지스터(QN3)를 추가로 구비한 것을 특징으로 하는 반도체 회로.
  3. 제2항에 있어서, 상기 제1전원 수단(VCC)의 전압이 상기 제3 및 제5트랜지스터(QN2,QN3)의 제어 전극에 인가되는 것을 특징으로 하는 반도체 회로.
  4. 제1항에 있어서, 상기 제1트랜지스터(QP1)와 상기 제3트랜지스터(QN2) 사이에 접속되는 제1도전형의 제6트랜지스터(QP2)를 추가로 구비하고, 특정 전압이 상기 제4트랜지스터와 제6트랜지스터(QP3,QP2)의 제어 전극에 인가되는 것을 특징으로 하는 반도체 회로.
  5. 제4항에 있어서, 상기 제4 및 제6트랜지스터(QP3,QP2)의 제어 전극에 인가된 상기 특정 전압이 상기 제4트랜지스터(QP3)의 임계 전압의 2배 이하의 전압인 것을 특징으로 하는 반도체 회로.
  6. 제1항에 있어서, 상기 제1도전형의 각 트랜지스터(QP1,QP2,QP3)는 P 채널형 MOS 트랜지스터이고, 상기 제2도전형의 각 트랜지스터(QN1,QN2,QN3)는 N채널형 MOS트랜지스터인 것을 특징으로 하는 반도체 회로.
  7. 제1항에 있어서, 상기 반도체 회로는 반도체 메모리의 프리 워드 디코더(105)에 적용되고, 상기 반도체 메모리의 워드선(WL)은 상기 반도체 회로에 의해 제어되는 것을 특징으로 하는 반도체 회로.
  8. 제1항에 있어서, 상기 제1전압은 통상적인(normal) 고전위 전원 전압(VCC)이고, 상기 제2전압은 저전위 전원 전압(VSS)이며, 상기 제3전압은 상기 통상적인 고전위 전원 전압(VCC) 이상의 초 고전위 전원 전압(SVC)인 것을 특징으로 하는 반도체 회로.
  9. 제1전원 전압(VCC)과, 제2전원 전압(VSS)과, 상기 제1전원 전압과 제2전원 전압에 의해 결정된 범위 밖의 제3전원 전압을 채택하는 반도체 회로에 있어서, 상기 제2전원 전압(VSS)과 제3전원 전압(SVC)에 의해 야기된 강전계가 인가되는 제1도전형의 제1트랜지스터(QP1)와; 입력 단자(ON)와 상기 제1트랜지스터(QP1)의 제어 전극 사이에 삽입되는 제1도전형의 제2트랜지스터(QP3)를 구비하는 데, 상기 제2트랜지스터(QP3)의 제어 전극은 상기 제1전원 전압(VCC)으로부터 상기 제1 및 제2트랜지스터(QP1,QP3)의 임계 전압(Vthp)의 2배를 감함으로써 결정된 전압(VCC-2Vthp)으로 세트되거나 또는 상기 결정된 전압 이하의 전압(<(VCC-2Vthp))으로 세트되는 것을 특징으로 하는 반도체 회로.
  10. 제9항에 있어서, 상기 제1도전형의 제1 및 제2트랜지스터(QP1,QP3)는 P 채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체 회로.
  11. 제9항에 있어서, 제2전원 전압(VSS)에 의해 야기된 강전계와 상기 제3전원 전압(SVC)이 인가되는 상기 제1도전형에 상반되는 제2도전형의 제3트랜지스터(QN1)와; 입력 단자(IN)와 상기 제3트랜지스터(QN1)의 제어 전극 사이에 삽입되는 제2도전형의 제4트랜지스터(QN3)을 추가로 구비하는 데, 상기 제4트랜지스터(QN3)의 제어 전극이 상기 제1전원 전압(VCC) 또는 그 이하로 세트되는 것을 특징으로 하는 반도체 회로.
  12. 제11항에 있어서, 상기 제2도전형의 제3 및 제4트랜지스터(QN1,QN3)는 N 채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체 회로.
  13. 제9항에 있어서, 상기 반도체 회로는 반도체 메모리의 프리 워드 디코더(105)에 적용되고, 상기 반도체 메모리의 워드선(WL)은 상기 반도체 회로에 의해 제어되는 것을 특징으로 하는 반도체 회로.
  14. 제9항에 있어서, 상기 제1전원 전압은 통상적인 고전위 전원 전압(VCC)이고, 상기 제2전원 전압은 저전위 전원 전압(VSS)이며, 상기 제3전원 전압은 상기 통상적인 고전위 전원 전압(VCC) 이상의 초 고전위 전원 전압(SVC)인 것을 특징으로 하는 반도체 회로.
  15. 복수의 워드선(WL)과, 복수의 비트선(BLX,BLZ)과, 워드선(WL)과 비트선(BLX,BLZ) 사이의 교호부에 각각 위치한 복수의 메모리셀(101)과, 비트선을 선택하기 위한 열 디코더(103)와, 워드선을 선택하기 위한 워드 디코더(104)와, 어드레스 신호를 수신해서 상기 리드 디코더(104)를 제어하는 디코더로서 제1전압을 공급하기 위해 제1전원 수단(VCC)을 이용하는 프리 워드 디코더(105)와, 제2전압을 공급하기 위한 제2전원 수단(VSS)과, 상기 제1전압과 상기 제2전압에 의해 결정된 범위 밖의 제3전압을 공급하기 위한 제3전원 수단(SVC)을 갖춘 반도체 메모리에 있어서, 상기 프리 워드 디코더(105)는 제1도전형의 제1트랜지스터(QP1)와, 상기 제1도전형에 상반되는 제2도전형의 제2트랜지스터(QN1)와; 상기 제2도전형의 제3트랜지스터(QN2)와; 입력 단자(IN)와 상기 제1트랜지스터(QP1)의 제어 전극 사이에 설치된 제1도전형의 제4트랜지스터(QP3)를 구비하고, 상기 제1, 제2, 제3트랜지스터(QP1,QN1,QN2)가 상기 제2전원 수단(VSS)과 상기 제3전원 수단(SVC) 사이에 직렬로 접속되는 것을 특징으로 하는 반도체 메모리.
  16. 제15항에 있어서, 상기 프리 워드 디코더(105)는 상기 입력 단자(IN)와 상기 제2트랜지스터(QN1)의 제어 전극 사이에 접속되는 상기 제2도전형의 제5트랜지스터(QN3)를 추가로 포함하는 것을 특징으로 하는 반도체 메모리.
  17. 제16항에 있어서, 상기 제1전원 수단(VCC)의 전압이 상기 제3및 제5트랜지스터(QN2,QN3)의 제어 전극에 인가되는 것을 특징으로 하는 반도체 메모리.
  18. 제15항에 있어서, 상기 프리 워드 디코더(105)는 상기 제1트랜지스터(QP1)와 상기 제3트랜지스터(QN2) 사이에 접속되는 상기 제1도전형의 제6트랜지스터(QP2)를 추가로 구비하고, 특정 전압이 상기 제4 및 제6트랜지스터(QP3,QP2)의 제어 전극에 인가되는 것을 특징으로 하는 반도체 메모리.
  19. 제18항에 있어서, 상기 제4 및 제6트랜지스터(QP3,QP2)의 제어 전극에 인가되는 특정 전압이 상기 제4트랜지스터(QP3)의 임계 전압의 2배 이하의 전압인 것을 특징으로 하는 반도체 메모리.
  20. 제15항에 있어서, 상기 제1도전형의 각 트랜지스터(QP1,QP2,QP3)는 P 채널형 MOS 트랜지스터이고, 상기 제2도전형의 각 트랜지스터(QN1,QN2,QN3)는 N채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리.
  21. 제15항에 있어서, 상기 제1전압은 통상적인 고전위 전원 전압(VCC)이고, 상기 제2전압은 저전위 전원 전압(VSS)이며, 상기 제3전압은 통상적인 고전위 전원 전압(VCC) 이상의 초고전위 전원 전압(SVC)인 것을 특징으로 하는 반도체 메모리.
  22. 복수의 워드선(WL)과, 복수의 비트선(BLX,BLZ)과, 워드선(WL)과 비트선(BLX,BLZ) 사이의 교호부에 각각 위치한 복수의 메모리셀(101)과, 비트선을 선택하기 위한 열 디코더(103)와, 워드선을 선택하기 위한 워드 디코더(104)와, 어드레스 신호를 수신해서 상기 워드 디코더(104)를 제어하는 디코더로서 제1전원 전압을 채택하는 프리 워드 디코더(105)와, 제2전원 전압(VSS)과, 상기 제1전원 전압과 상기 제2전원 전압에 의해 결정된 범위 밖의 제3전원 전압(SVC)을 갖춘 반도체 메모리에 있어서, 상기 프리 워드 디코더(105)는 제2전원 전압(VSS)과 제3전원 전압(SVC)에 의해 야기된 강전계가 인가되는 제1도전형의 제1트랜지스터(QP1)와; 제1도전형의 제2트랜지스터(QP3)를 구비하는 데, 상기 제2트랜지스터(QP3)는 입력 단자(IN)와 상기 제1트랜지스터(QP1)의 제어 전극 사이에 삽입되고, 상기 제2트랜지스터(QP3)의 제어 전극은 상기 제1전원 전압(VCC)으로부터 상기 제1 및 제2트랜지스터(QP1,QP3)의 임계 전압(Vthp)의 2배를 감함으로써 결정된 전압(VCC-2Vthp)으로 세트되거나 또는 상기 결정된 전압 이하의 전압(<(VCC-2Vthp))으로 세트되는 것을 특징으로 하는 반도체 메모리.
  23. 제22항에 있어서, 제1도전형의 상기 제1 및 제2트랜지스터(QP1,QP3)는 P 채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리.
  24. 제22항에 있어서, 상기 프리 워드 디코더(105)는 상기 제1도전형에 상반되는 제2도전형이며, 상기 제2전원 전압(VSS)과 상기 제3전원 전압(SVC)에 의해 야기된 강전계가 인가되는 제3트랜지스터(QNI)와; 제2도전형의 제4트랜지스터(QN3)를 추가로 구비하는 데, 상기 제4트랜지스터(QN3)는 입력 단자(IN)와 상기 제3트랜지스터(QN1)으 제어 전극 사이에 삽입되고, 상기 제4트랜지스터(QN3)의 제어 전극은 상기 제1전원 전압(VCC)으로 세트되는 것을 특징으로 하는 반도체 메모리.
  25. 제24항에 있어서, 상기 제2도전형의 제3 및 제4트랜지스터(QN1, QN3)는 N 채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체 메모리.
  26. 제22항에 있어서, 상기 제1전원 전압은 통상적인 고전위 전원 전압(VCC)이고, 상기 제2전원 전압은 저전위 전원 전압(VSS)이며, 상기 제3전원 전압은 상기 통상적인 고전위 전원 전압(VCC) 이상의 초 고전위 전원 전압(SVC)인 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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