JP5331031B2 - 電流検出回路 - Google Patents
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Description
3,4,5,6,13,14,15,16 NMOSトランジスタ
20 PMOSゲート制御回路
Claims (6)
- 複数のメモリセルを備えたメモリ装置において前記複数のメモリセルのうちから選択された1のメモリセルに流れる電流を検出する電流検出回路であって、
同一チャネル型の第1及び第2のMOSトランジスタと、前記第1及び前記第2のMOSトランジスタとは異なるチャネル型の第3ないし第6のMOSトランジスタとからなり、前記第1及び前記第2のMOSトランジスタ各々の第1の電極は電源電圧の高圧側印加端子に接続され、前記第1のMOSトランジスタの第2の電極は前記第3のMOSトランジスタの第1の電極に接続されて第1の検出出力をなす第1のノードを形成し、前記第2のMOSトランジスタの第2の電極は前記第4のMOSトランジスタの第1の電極に接続されて第2の検出出力をなす第2のノードを形成し、前記第3のMOSトランジスタの第2の電極は前記第5のMOSトランジスタの第1の電極に接続されて基準電流が供給される第3のノードを形成し、前記第4のMOSトランジスタの第2の電極は前記第6のMOSトランジスタの第1の電極に接続されて前記1のメモリセルから電流が供給される第4のノードを形成し、前記第5及び前記第6のMOSトランジスタ各々の第2の電極は前記電源電圧の低圧側印加端子に接続され、前記第1のノードは前記第3ないし前記第5のMOSトランジスタ各々の制御電極に接続され、前記第2のノードは前記第6のMOSトランジスタの制御電極に接続された電流検出手段と、
前記電源電圧が前記第1及び前記第2のMOSトランジスタ各々の閾値電圧の絶対値以上であるとき前記電源電圧から前記閾値電圧の絶対値を差し引いた電圧を前記第1及び前記第2のMOSトランジスタ各々の制御電極に供給するMOSゲート制御手段と、を備えることを特徴とする電流検出回路。 - 前記MOSゲート制御手段は、前記第1及び前記第2のMOSトランジスタと同一チャネル型の第7のMOSトランジスタと抵抗とからなり、前記第7のMOSトランジスタの第1の電極は前記電源電圧の前記高圧側印加端子に接続され、前記第7のMOSトランジスタの第2の電極は前記第7のMOSトランジスタの制御電極に接続されて第5のノードを形成すると共に、前記抵抗を介して前記電源電圧の前記低圧側印加端子に接続され、
前記第5のノードは前記第1及び第2のMOSトランジスタ各々の制御電極に接続されていることを特徴とする請求項1記載の電流検出回路。 - 前記抵抗の抵抗値は前記第7のMOSトランジスタのオン抵抗値に比べて十分に高いことを特徴とする請求項2記載の電流検出回路。
- 前記第1、前記第2及び前記第7のMOSトランジスタはPチャネル型MOS電界効果トランジスタであり、前記第1、前記第2及び前記第7のMOSトランジスタの第1の電極、第2の電極及び制御電極はその順でソース、ドレイン及びゲートであり、前記第3ないし前記第6のMOSトランジスタはNチャネル型MOS電界効果トランジスタであり、前記第3ないし前記第6のMOSトランジスタの第1の電極、第2の電極及び制御電極はその順でドレイン、ソース及びゲートであることを特徴とする請求項2記載の電流検出回路。
- 前記第1のノードの電圧と前記第2のノードの電圧とが供給される差動増幅器を更に備えることを特徴とする請求項1記載の電流検出回路。
- 使用電圧が2.0V〜3.6Vであって内部電圧としての前記電源電圧が1.8V〜2.0Vの低電圧下であるとき動作することを特徴とする請求項1記載の電流検出回路。
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