JP4465283B2

JP4465283B2 - 差動増幅回路

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Description

本発明は、ＳＯＩ(Silicon On Insulator)製品における差動増幅回路に関するものである。

図２は、ＳＯＩ基板上に形成された従来の差動増幅回路の構成図である。
この差動増幅回路は、増幅部１０、出力部２０及びバイアス部３０で構成されている。増幅部１０は、入力信号ＩＮＰ，ＩＮＭが各ゲートに印加されるＮチャネルＭＯＳトランジスタ（以下、ＭＯＳトランジスタを単に「ＭＯＳ」、ＮチャネルＭＯＳを「ＮＭＯＳ」という）１１ａ，１１ｂを有している。ＮＭＯＳ１１ａ，１１ｂのソースはノードＮ１に共通接続され、このノードＮ１はＮＭＯＳ１２を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ１２のゲートには、バイアス部３０からバイアス電位ＢＬが与えられるようになっている。

ＮＭＯＳ１１ａ，１１ｂのドレインはそれぞれノードＮ３，Ｎ２に接続され、これらのノードＮ３，Ｎ２は、それぞれＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）１３ｂ，１３ａを介して電源電位ＶＤＤに接続されている。ＰＭＯＳ１３ａ，１３ｂのゲートは、ノードＮ２に接続されている。ノードＮ３は、更にＰＭＯＳ１４を介して電源電位ＶＤＤに接続され、このＰＭＯＳ１４のゲートには、イネーブル信号ＥＮが与えられるようになっている。

出力部２０はＰＭＯＳ２１と抵抗２２で構成され、このＰＭＯＳ２１のソースは電源電位ＶＤＤに接続され、ドレインは抵抗２２を介して接地電位ＧＮＤに接続されている。また、ＰＭＯＳ２１のゲートは増幅部１０のノードＮ３に接続され、ドレインから出力信号ＯＵＴが出力されるようになっている。

バイアス部３０は、イネーブル信号ＥＮが与えられたときに、増幅部１０のＮＭＯＳ１２に一定の電流を流すためのバイアス電位ＢＬを生成するものである。

なお、増幅部１０のＮＭＯＳ１１ａ，１１ｂ及びＰＭＯＳ１３ａ，１３ｂと、出力部２０のＰＭＯＳ２１は、耐電圧を高めるために、基板電位をソースに接続したソースタイ(source tie)型のトランジスタとなっている。その理由は次のとおりである。

ＳＯＩ基板は、ガラス等の完全な絶縁板の上にシリコン薄膜を形成したものである。従って、ＳＯＩ基板上にトランジスタを形成すると、基板全体がシリコンで形成された通常の半導体基板を用いたものと異なり、ソース領域とドレイン領域で挟まれるボディと呼ばれる基板電位の領域が、外部から絶縁された状態となる。この状態でドレイン・ソース間に大きな電流が流れると、ホットキャリア等によって飛び出した電荷（または、ホール）がボディ内に蓄積され、最終的にラッチアップを引き起こしてしまう。これを防止するため、例えばＮＭＯＳの場合には、Ｎ＋領域であるソース領域とボディとが接する箇所の一部にＰ＋領域を設け、このＰ＋領域とソース領域を接続することによって、ボディ内の電荷（または、ホール）を放電するようにしている。このような構成のトランジスタをソースタイ型のトランジスタと称するものとしている。

次に、この差動増幅回路の動作を説明する。
スタンバイ時には、イネーブル信号ＥＮはレベル“Ｌ”に設定され、バイアス部３０の動作は停止されてバイアス電位ＢＬは接地電位ＧＮＤとなる。このため、増幅部１０に電流は流れず、その動作は停止される。また、ＰＭＯＳ１４はオン状態となり、ノードＮ３の信号ＳＮ３は電源電位ＶＤＤとなる。従って、出力部２０のＰＭＯＳ２１はオフ状態となり、出力信号ＯＵＴは接地電位ＧＮＤとなる。

イネーブル信号ＥＮがレベル“Ｈ”に切り替えられると、バイアス部３０の動作が開始され、所定のバイアス電位ＢＬが出力される。これにより、増幅部１０のＮＭＯＳ１２に所定の動作電流が流れ、その動作が開始される。

入力信号ＩＮＰが、入力信号ＩＮＭよりも高いときには、ノードＮ３の信号ＳＮ３のレベルが低下し、出力信号ＯＵＴは上昇する。また、入力信号ＩＮＰが、入力信号ＩＮＭよりも低くなると、ノードＮ３の信号ＳＮ３のレベルが上昇し、出力信号ＯＵＴは低下する。このように、入力信号ＩＮＰと入力信号ＩＮＭの差の電圧に応じた出力信号ＯＵＴが、出力部２０から出力される。

下記特許文献１〜３には、ＳＯＩ基板上に形成されたトランジスタの基板浮遊効果の防止技術等が記載されている。

特開平８−２１３５６４号公報特開平９−４５８８３号公報特開２００１−２３３７６号公報

図３は、前記差動増幅回路の課題を説明するための、図２の動作開始時の信号波形図である。

まず、イネーブル信号ＥＮが“Ｌ”のスタンバイ時、ノードＮ３の信号ＳＮ３は電源電位ＶＤＤであり、ＮＭＯＳ１２はオフ状態である。ここで、例えば入力信号ＩＮＰ，ＩＮＭが電源電位ＶＤＤになっていると、ＮＭＯＳ１１ａはオン状態となるので、ノードＮ１の信号ＳＮ１のレベルは、ＶＤＤ−Ｖｔｎ（但し、ＶｔｎはＮＭＯＳの閾値電圧）となる。また、ＮＭＯＳ１１ａ，１１ｂのボディ電位ＶＢ１１も、これらのＮＭＯＳ１１ａ，１１ｂのソース電位と同じ、ＶＤＤ−Ｖｔｎになっている。

次に、イネーブル信号ＥＮが“Ｈ”になると、入力信号ＩＮＰ，ＩＮＭは所定のレベルとなり、ノードＮ１の信号ＳＮ１は、例えばＩＮＰ＜ＩＮＭの場合、ＩＮＭ−Ｖｔｎに落ち着く。一方、ＮＭＯＳ１１ａ，１１ｂのボディは、その一部に設けられたＰ＋領域を介してソース領域に接続されているので、直ちにその電荷を放電することができず、ボディ電位ＶＢ１１は徐々にソース、即ちノードＮ１のレベルに近付く。

このように、ＮＭＯＳ１１ａ，１１ｂのソースとボディのレベルに差が生じると、基板効果によって、これらのＮＭＯＳ１１ａ，１１ｂのドレイン電流特性が変化する。一般的に、ボディ電位がソース電位よりも高くなると、閾値電圧が下がってドレイン電流が増加する。このため、入力信号ＩＮＰ，ＩＮＭのレベル差に応じた正しい出力信号ＯＵＴが出力されなくなる。

特に、ＮＭＯＳ１１ａ，１１ｂのディメンジョン等が異なる場合、基板効果の影響も異なるため、差動増幅部のバランスが崩れる。入力信号ＩＮＰ，ＩＮＭのレベル差が小さいときには、ＮＭＯＳ１１ａ，１１ｂのゲート・ソース間電圧ＶＧＳが閾値電圧Ｖｔｎ付近で動作しているため、特性変化によって微小な電流差が逆転し、図３に示すように、全く誤った出力信号ＯＵＴを出力するおそれがあった。

本発明は、ＳＯＩ基板上に形成された差動増幅回路において、ソースタイ型のトランジスタの基板効果による、動作開始時の誤動作を防止することを目的としている。

本発明のうちの第１の発明の差動増幅回路は、ＳＯＩ基板上に形成され、ＳＯＩ基板上に形成され、イネーブル信号が活性化されたときに所定のバイアス電位を出力し、該イネーブル信号が活性化されていないときは第１の電源電位を出力するバイアス部と、前記第１の電源電位と第１のノード間に接続され、ゲートに前記バイアス部の出力信号が与えられる第１の第１導電型ＭＯＳと、前記第１のノードと第２のノード間に接続され、ゲートに差動入力信号の一方が与えられるソースタイ型の第２の第１導電型ＭＯＳと、前記第１のノードと第３のノード間に接続され、ゲートに前記差動入力信号の他方が与えられるソースタイ型の第３の第１導電型ＭＯＳと、前記第２のノードと第４のノード間に接続され、ゲートに前記イネーブル信号が与えられるソースタイ型の第４の第１導電型ＭＯＳと、前記第３のノードと第５のノード間に接続され、ゲートに前記イネーブル信号が与えられるソースタイ型の第５の第１導電型ＭＯＳと、前記第４のノードと第２の電源電位間に接続され、ゲートが該第４のノードに接続されたソースタイ型の第１の第２導電型ＭＯＳと、前記第５のノードと前記第２の電源電位間に接続され、ゲートが前記第４のノードに接続されたソースタイ型の第２の第２導電型ＭＯＳと、前記第２の電源電位と前記第５のノード間に接続され、ゲートに前記イネーブル信号が与えられる第３の第２導電型ＭＯＳと、前記第５のノードの電位に基づいて出力信号を出力する出力部と、を備えたことを特徴としている。
第２の発明の差動増幅回路は、ＳＯＩ基板上に形成され、イネーブル信号が活性化されたときに所定のバイアス電位を出力し、該イネーブル信号が活性化されていないときは第１の電源電位を出力するバイアス部と、前記第１の電源電位と第１のノード間に接続され、ゲートに前記バイアス部の出力信号が与えられる第１の第１導電型ＭＯＳと、前記第１のノードと第２のノード間に接続され、ゲートに差動入力信号の一方が与えられる第２の第１導電型ＭＯＳと、前記第１のノードと第３のノード間に接続され、ゲートに前記差動入力信号の他方が与えられる第３の第１導電型ＭＯＳと、前記第１のノードと前記第２の第１導電型ＭＯＳのボディ間に接続され、ゲートに前記イネーブル信号が与えられる第４の第１導電型ＭＯＳと、前記第１のノードと前記第３の第１導電型ＭＯＳのボディ間に接続され、ゲートに前記イネーブル信号が与えられる第５の第１導電型ＭＯＳと、前記第２のノードと第２の電源電位間に接続され、ゲートが該第２のノードに接続されたソースタイ型の第１の第２導電型ＭＯＳと、前記第３のノードと前記第２の電源電位間に接続され、ゲートが前記第２のノードに接続されたソースタイ型の第２の第２導電型ＭＯＳと、前記第２の電源電位と前記第３のノード間に接続され、ゲートに前記イネーブル信号が与えられる第３の第２導電型ＭＯＳと、前記第３のノードの電位に基づいて出力信号を出力する出力部と、を備えたことを特徴としている。
第３の発明の差動増幅回路は、ＳＯＩ基板上に形成され、イネーブル信号が活性化されたときに所定のバイアス電位を出力し、該イネーブル信号が活性化されていないときは第１の電源電位を出力するバイアス部と、前記第１の電源電位と第１のノード間に接続され、ゲートに前記バイアス部の出力信号が与えられる第１の第１導電型ＭＯＳと、前記第１のノードと第２のノード間に接続され、ゲートに差動入力信号の一方が与えられる第２の第１導電型ＭＯＳと、前記第１のノードと第３のノード間に接続され、ゲートに前記差動入力信号の他方が与えられる第３の第１導電型ＭＯＳと、前記第２のノードと第２の電源電位間に接続され、ゲートが該第２のノードに接続されたソースタイ型の第１の第２導電型ＭＯＳと、前記第３のノードと前記第２の電源電位間に接続され、ゲートが前記第２のノードに接続されたソースタイ型の第２の第２導電型ＭＯＳと、前記第２の電源電位と前記第３のノード間に接続され、ゲートに前記イネーブル信号が与えられる第３の第２導電型ＭＯＳと、前記イネーブル信号が活性化されたときに前記第１のノードに発生する電位と同等の電位を生成して前記第２及び第３の第１導電型ＭＯＳのボディに与えるレギュレータ部と、前記第３のノードの電位に基づいて出力信号を出力する出力部と、を備えたことを特徴としている。

本発明のうちの第１の発明では、第２のノードと第４のノード間、及び第３のノードと第５のノード間に、それぞれイネーブル信号によってオン・オフ制御される第４及び第５の第１導電型ＭＯＳを備えている。これにより、スタンバイ時に、これらの第４及び第５の第１導電型ＭＯＳがオフ状態となり、第２及び第３の第１導電型ＭＯＳは完全にフローティング状態となり、これらのボディの電位はスタンバイ状態になる直前のアクティブ時の状態に維持される。従って、再びアクティブ状態になった時に、ソースとボディの電位差が生じないので、基板効果による影響を防止することができる。
第２の発明では、アクティブ時に第２、第３の第１導電型ＭＯＳのボディをソースに接続してソースタイ型のトランジスタを構成し、スタンバイ時にはボディをソースから切り離すための第４、第５の第１導電型ＭＯＳを有しているので、第１の発明と同様の効果が得られる。
第３の発明では、第２、第３の第１導電型ＭＯＳのボディ電位を供給するレギュレータ部を有しているので、第２、第３の第１導電型ＭＯＳのボディの電位が一定電位となり、基板効果による特性変化が発生せず、誤動作を防止することができる。

第１導電型ＭＯＳとしてＮＭＯＳを用い、第２導電型ＭＯＳとしてＰＭＯＳを使用する。また、スタンバイ時、即ちイネーブル信号が活性化されていないときに、差動入力信号が与えられるＮＭＯＳのボディを第１のノードに接続するためのトランジスタを設けても良い。更に、差動入力信号が与えられるＮＭＯＳのボディに、動作状態に関わらず常時第１のノードと同等の電位を与えるようにしても良い。

図１は、本発明の実施例１を示す差動増幅回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

この差動増幅回路は、図２と同様にＳＯＩ基板上に形成されたもので、増幅部１０Ａ、出力部２０及びバイアス部３０で構成されている。

増幅部１０Ａは、入力信号ＩＮＰ，ＩＮＭが各ゲートに印加されるソースタイ型の第１導電型ＭＯＳトランジスタ（例えば、ＮＭＯＳ１１ａ，１１ｂ）を有している。ＮＭＯＳ１１ａ，１１ｂのソースはノードＮ１に共通接続され、このノードＮ１はＮＭＯＳ１２を介して第１の電源電位（例えば、接地電位ＧＮＤ）に接続されている。ＮＭＯＳ１２のゲートには、バイアス部３０からバイアス電位ＢＬが与えられるようになっている。

ＮＭＯＳ１１ａ，１１ｂのドレインは、それぞれソースタイ型のＮＭＯＳ１５ａ，１５ｂを介してノードＮ３，Ｎ２に接続され、これらのノードＮ３，Ｎ２は、それぞれソースタイ型の第２導電型ＭＯＳトランジスタ（例えば、ＰＭＯＳ１３ｂ，１３ａ）を介して第２の電源電位（例えば、電源電位ＶＤＤ）に接続されている。ＮＭＯＳ１５ａ，１５ｂのゲートには、イネーブル信号ＥＮが与えられ、ＰＭＯＳ１３ａ，１３ｂのゲートは、ノードＮ２に接続されている。ノードＮ３は、更にＰＭＯＳ１４を介して電源電位ＶＤＤに接続され、このＰＭＯＳ１４のゲートには、イネーブル信号ＥＮが与えられるようになっている。

出力部２０は、ソースタイ型のＰＭＯＳ２１と抵抗２２で構成され、このＰＭＯＳ２１のソースは電源電位ＶＤＤに接続され、ドレインは抵抗２２を介して接地電位ＧＮＤに接続されている。また、ＰＭＯＳ２１のゲートは増幅部１０のノードＮ３に接続され、ドレインから出力信号ＯＵＴが出力されるようになっている。

バイアス部３０は、イネーブル信号ＥＮが活性化されて“Ｈ”となったときに、増幅部１０ＡのＮＭＯＳ１２に一定の電流を流すためのバイアス電位ＢＬを生成するものである。このバイアス部３０は、例えば、次のように構成されている。

電源電位ＶＤＤとノードＮ４の間にＰＭＯＳ３１が接続され、このＰＭＯＳ３１にイネーブル信号ＥＮが与えられている。ノードＮ４は直列接続されたＮＭＯＳ３２ａと抵抗３３を介して接地電位ＧＮＤに接続される共に、ＰＭＯＳ３４ａを介して電源電位ＶＤＤに接続されている。ＮＭＯＳ３２ａのゲートはノードＮ５に接続され、このノードＮ５はＮＭＯＳ３２ｂを介して接地電位ＧＮＤに接続される共に、ＰＭＯＳ３４ｂを介して電源電位ＶＤＤに接続されている。ＰＭＯＳ３４ａ，３４ｂのゲートはノードＮ４に接続され、ＮＭＯＳ３２ｂのゲートはノードＮ５に接続されている。ノードＮ５は、更にＮＭＯＳ３５を介して接地電位ＧＮＤに接続され、このＮＭＯＳ３５のゲートには、イネーブル信号ＥＮがインバータ３６で反転されて与えられている。そして、ノードＮ５からバイアス電圧ＢＬが出力されるようになっている。

このバイアス部３０では、イネーブル信号ＥＮが活性化されずに“Ｌ”のとき、ＰＭＯＳ３１とＮＭＯＳ３５がオン状態となり、ノードＮ４が“Ｈ”となってＰＭＯＳ３４ａ，３４ｂがオフ状態となると共に、ノードＮ５が接地電位ＧＮＤとなって、接地電位ＧＮＤのバイアス電圧ＢＬが出力される。イネーブル信号ＥＮが活性化されて“Ｈ”になると、ＰＭＯＳ３１とＮＭＯＳ３５はオフ状態となり、ＰＭＯＳ３４ａ、ＮＭＯＳ３２ａ及び抵抗３３で構成される直列回路の電流に対応する電流が、カレントミラーを構成するＰＭＯＳ３４ａ及びＮＭＯＳ３２ａに流れる。そして、ＮＭＯＳ３２ａに与えられるバイアス電位が、そのまま増幅部１０Ａに対するバイアス電位ＢＬとして出力されるようになっている。

図４は、図１の動作を示す信号波形図である。以下、この図４を参照しつつ、図１の動作を説明する。

スタンバイ時、イネーブル信号ＥＮは活性化されずに“Ｌ”となり、バイアス部３０の動作は停止されてバイアス電位ＢＬは接地電位ＧＮＤとなり、ＮＭＯＳ１２はオフ状態である。一方、ＮＭＯＳ１５ａ，１５ｂのゲートにも“Ｌ”のイネーブル信号ＥＮが与えられるので、これらのＮＭＯＳ１５ａ，１５ｂもオフ状態となる。このため、ノードＮ１はフローティング状態となり、スタンバイ状態になる前のアクティブ時のレベルが維持される。従って、ＮＭＯＳ１１ａ，１１ｂのボディ電位ＶＢ１１は、アクティブ時のレベルに維持される。この時、ＰＭＯＳ１４はオン状態となり、ノードＮ３の信号ＳＮ３は電源電位ＶＤＤとなる。従って、出力部２０のＰＭＯＳ２１はオフ状態となり、出力信号ＯＵＴは接地電位ＧＮＤとなる。

アクティブ時、イネーブル信号ＥＮが活性化されて“Ｈ”になると、バイアス部３０の動作が開始され、所定のバイアス電位ＢＬが出力される。また、ＮＭＯＳ１５ａ，１５ｂはオン状態となる。これにより、増幅部１０のＮＭＯＳ１２に所定の動作電流が流れ、その動作が開始される。この時、ノードＮ１の信号ＳＮ１のレベルと、ＮＭＯＳ１１ａ，１１ｂのボディ電位ＶＢ１１は、前のアクティブ時からほとんど変化せず、ほぼ同じレベルとなっている。従って、ＮＭＯＳ１１ａ，１１ｂの基板効果による特性変化が抑制され、入力信号ＩＮＰ，ＩＮＭが与えられたときに、差動増幅回路の誤動作は発生しない。

ソースタイ型のＮＭＯＳ１５ａ，１５ｂは、イネーブル信号ＥＮが“Ｈ”になったときに、基板効果による特性変化が発生するが、ゲートには閾値電圧に比べて十分高い“Ｈ”の電圧が印加されるので、その特性変化による影響は無視できる。

また、スタンバイ時に、ノードＮ１とＮＭＯＳ１１ａ，１１ｂのボディの電位は、リーク電流等によって徐々に低下するが、たとえ接地電位ＧＮＤまで下がったとしても、アクティブになった時点でのレベル変動は従来の回路に比べて小さいので、基板効果の影響を抑えることができる。

以上のように、この実施例１によれば、スタンバイ時にＮＭＯＳ１１ａ，１１ｂを電源電位ＶＤＤと接地電位ＧＮＤから完全に切り離すためのＮＭＯＳ１５ａ，１５ｂを有している。これにより、ＮＭＯＳ１１ａ，１１ｂのボディ電位ＶＢ１１がスタンバイ状態になる直前のレベルに保持され、次にアクティブ状態となったときに基板効果による特性変化を抑制することができる。従って、動作開始時の誤動作を防止することができるという利点がある。

なお、この実施例１では、第１導電型ＭＯＳトランジスタとしてＮＭＯＳを使用し、第２導電型ＭＯＳトランジスタとしてＰＭＯＳを使用しているが、逆に、第１導電型としてＰＭＯＳ、第２導電型としてＮＭＯＳをそれぞれ用いても良い。その場合、電源の極性等は逆になる。これは、以下の実施例２，３でも同様である。

図５は、本発明の実施例２を示す差動増幅回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

この差動増幅回路は、図１中の増幅部１０Ａに代えて、若干構成の異なる増幅部１０Ｂを備えている。

増幅部１０Ｂは、入力信号ＩＮＰ，ＩＮＭが各ゲートに印加されるＮＭＯＳ１６ａ，１６ｂを有している。ＮＭＯＳ１６ａ，１６ｂのソースはノードＮ１に共通接続され、このノードＮ１はＮＭＯＳ１２を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ１２のゲートには、バイアス部３０からバイアス電位ＢＬが与えられるようになっている。

ＮＭＯＳ１６ａ，１６ｂのドレインは、それぞれノードＮ３，Ｎ２に接続され、これらのノードＮ３，Ｎ２は、それぞれソースタイ型のＰＭＯＳ１３ｂ，１３ａを介して電源電位ＶＤＤに接続されている。更に、ＮＭＯＳ１６ａ，１６ｂのボディは、それぞれＮＭＯＳ１７ａ，１７ｂを介してノードＮ１に接続されている。これらのＮＭＯＳ１７ａ，１７ｂのゲートには、イネーブル信号ＥＮが与えられるようになっている。その他の構成は、図１と同様である。

図６は、図５の動作を示す信号波形図である。以下、この図６を参照しつつ、図５の動作を説明する。

スタンバイ時、バイアス部３０の動作は停止されてバイアス電位ＢＬは接地電位ＧＮＤとなり、ＮＭＯＳ１２はオフ状態である。一方、ＮＭＯＳ１７ａ，１７ｂのゲートにも“Ｌ”のイネーブル信号ＥＮが与えられるので、これらのＮＭＯＳ１７ａ，１７ｂもオフ状態となる。このため、ＮＭＯＳ１６ａ，１６ｂのボディはフローティング状態となり、これらのＮＭＯＳ１６ａ，１６ｂのボディ電位ＶＢ１６は、スタンバイ状態になる前のアクティブ時のレベルに維持される。

この時、ＰＭＯＳ１４はオン状態となり、ノードＮ３の信号ＳＮ３は電源電位ＶＤＤとなる。従って、出力部２０のＰＭＯＳ２１はオフ状態となり、出力信号ＯＵＴは接地電位ＧＮＤとなる。

アクティブ時、バイアス部３０の動作が開始され、所定のバイアス電位ＢＬが出力される。また、ＮＭＯＳ１７ａ，１７ｂはオン状態となり、ＮＭＯＳ１６ａ，１６ｂのソースとボディが接続される。これにより、増幅部１０ＢのＮＭＯＳ１２に所定の動作電流が流れ、その動作が開始される。この時、ノードＮ１の信号ＳＮ１のレベルと、ＮＭＯＳ１６ａ，１６ｂのボディ電位ＶＢ１６は、前のアクティブ時からほとんど変化せず、ほぼ同じレベルとなっている。従って、ＮＭＯＳ１６ａ，１６ｂの基板効果による特性変化が抑制され、入力信号ＩＮＰ，ＩＮＭに所定のレベルが与えられたときに、差動増幅回路の誤動作は発生しない。

以上のように、この実施例２によれば、アクティブ時にＮＭＯＳ１６ａ，１６ｂのボディをソースに接続してソースタイ型のトランジスタを構成し、スタンバイ時にはボディをソースから切り離すためのＮＭＯＳ１７ａ，１７ｂを有している。これにより、実施例１と同様の利点が得られる。

なお、実施例１で追加したＮＭＯＳ１５ａ，１５ｂは、増幅動作に影響を与えないためにオン抵抗の小さなもの、即ち、ある程度の大きな寸法を必要とするが、この実施例２で追加したＮＭＯＳ１７ａ，１７ｂは、ＮＭＯＳ１６ａ，１６ｂのボディ電位を固定するだけであるので、寸法の小さなもので十分である。また、ＮＭＯＳ１６ａ，１６ｂのボディを共通接続し、１つのＮＭＯＳ１７を介してノードＮ１に接続するようにしても良い。

図７は、本発明の実施例３を示す差動増幅回路の構成図であり、図５中の要素と共通の要素には共通の符号が付されている。

この差動増幅回路は、図５中の増幅部１０Ｂに代えて、若干構成の異なる増幅部１０Ｃを備えると共に、新たにレギュレータ部４０を追加したものである。

増幅部１０Ｃは、入力信号ＩＮＰ，ＩＮＭが各ゲートに印加されるＮＭＯＳ１６ａ，１６ｂを有している。ＮＭＯＳ１６ａ，１６ｂのソースはノードＮ１に共通接続され、このノードＮ１はＮＭＯＳ１２を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ１２のゲートには、バイアス部３０からバイアス電位ＢＬが与えられるようになっている。

ＮＭＯＳ１６ａ，１６ｂのドレインは、それぞれノードＮ３，Ｎ２に接続され、これらのノードＮ３，Ｎ２は、それぞれソースタイ型のＰＭＯＳ１３ｂ，１３ａを介して電源電位ＶＤＤに接続されている。更に、ＮＭＯＳ１６ａ，１６ｂのボディは共通接続され、レギュレータ部４０からボディ電位ＶＢＤＹが与えられるようになっている。

レギュレータ部４０は、イネーブル信号ＥＮに拘らず、常にアクティブ時のノードＮ１の信号ＳＮ１とほぼ同じレベルの電圧を、ボディ電位ＶＢＤＹとして出力するもので、図２の差動増幅回路とほぼ同様の構成となっている。

即ち、このレギュレータ部４０は、差動入力段を構成するソースタイ型のＮＭＯＳ４１ａ，４１ｂを有し、これらのＮＭＯＳ４１ａ，４１ｂのソースがＮＭＯＳ４２を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ４１ａのゲートは、増幅部１０ＣのＮＭＯＳ１６ａのゲートに接続され、ＮＭＯＳ４１ａ，４１ｂのドレインは、それぞれソースタイ型のＰＭＯＳ４３ａ，４３ｂを介して電源電位ＶＤＤに接続されている。ＰＭＯＳ４３ａ，４３ｂのゲートは、ＰＭＯＳ４１ｂのドレインに接続されている。ＰＭＯＳ４１ａのドレインは、更にＰＭＯＳ４４を介して電源電位ＶＤＤに接続されている。ＰＭＯＳ４４のゲートには“Ｈ”が与えられ、常にオン状態となっている。

更に、このレギュレータ部４０は、出力段を構成するソースタイ型のＰＭＯＳ４５、ソースタイ型のＮＭＯＳ４６、及びＮＭＯＳ４７を有しており、これらのＰＭＯＳ４５とＮＭＯＳ４６，４７が、電源電位ＶＤＤと接地電位ＧＮＤ間に直列に接続されている。ＰＭＯＳ４５のゲートは、ＰＭＯＳ４１ａのドレインに接続され、このＰＭＯＳ４５のドレインとＮＭＯＳ４６のドレインの接続箇所に、ＮＭＯＳ４１ｂのゲートが接続されている。また、ＮＭＯＳ４２，４７のゲートには、バイアス回路４８からバイアス電位ＢＬが与えられている。バイアス回路４８は、バイアス回路３０と同様の回路構成で、制御信号には常時“Ｈ”が与えられ、イネーブル信号ＥＮに関わりなくバイアス電位ＢＬを出力する物である。これにより、ＮＭＯＳ４６のソースとＮＭＯＳ４７のドレインの接続箇所から、アクティブ時のノードＮ１の信号ＳＮ１とほぼ同レベルのボディ電圧ＶＢＤＹが、常時出力されるようになっている。

その他の構成は、図１と同様である。
この差動増幅回路の動作は、レギュレータ部４０からＮＭＯＳ１６ａ，１６ｂのボディに、スタンバイ時とアクティブ時に関係なく、常時一定のボディ電位ＶＢＤＹが供給されている点が異なるだけで、その他の動作は実施例２と同様である。

以上のように、この実施例３によれば、ＮＭＯＳ１６ａ，１６ｂのボディ電位ＶＢＤＹを常時供給するレギュレータ部４０を設けているので、ＮＭＯＳ１６ａ，１６ｂのボディの電位が一定電位となり、基板効果による特性変化が全く発生せず、誤動作を完全に防止することができるという利点がある。

本発明の実施例１を示す差動増幅回路の構成図である。従来の差動増幅回路の構成図である。図２の動作開始時の信号波形図である。図１の動作を示す信号波形図である。本発明の実施例２を示す差動増幅回路の構成図である。図５の動作を示す信号波形図である。本発明の実施例３を示す差動増幅回路の構成図である。

符号の説明

１０Ａ，１０Ｂ，１０Ｃ増幅部
１１，１２，１５，１６，１７ＮＭＯＳ
１３，１４ＰＭＯＳ
２０出力部
３０バイアス部
４０レギュレータ部

Claims

ＳＯＩ基板上に形成され、
イネーブル信号が活性化されたときに所定のバイアス電位を出力し、該イネーブル信号が活性化されていないときは第１の電源電位を出力するバイアス部と、
前記第１の電源電位と第１のノード間に接続され、ゲートに前記バイアス部の出力信号が与えられる第１の第１導電型ＭＯＳトランジスタと、
前記第１のノードと第２のノード間に接続され、ゲートに差動入力信号の一方が与えられるソースタイ型の第２の第１導電型ＭＯＳトランジスタと、
前記第１のノードと第３のノード間に接続され、ゲートに前記差動入力信号の他方が与えられるソースタイ型の第３の第１導電型ＭＯＳトランジスタと、
前記第２のノードと第４のノード間に接続され、ゲートに前記イネーブル信号が与えられるソースタイ型の第４の第１導電型ＭＯＳトランジスタと、
前記第３のノードと第５のノード間に接続され、ゲートに前記イネーブル信号が与えられるソースタイ型の第５の第１導電型ＭＯＳトランジスタと、
前記第４のノードと第２の電源電位間に接続され、ゲートが該第４のノードに接続されたソースタイ型の第１の第２導電型ＭＯＳトランジスタと、
前記第５のノードと前記第２の電源電位間に接続され、ゲートが前記第４のノードに接続されたソースタイ型の第２の第２導電型ＭＯＳトランジスタと、
前記第２の電源電位と前記第５のノード間に接続され、ゲートに前記イネーブル信号が与えられる第３の第２導電型ＭＯＳトランジスタと、
前記第５のノードの電位に基づいて出力信号を出力する出力部と、
を備えたことを特徴とする差動増幅回路。
ＳＯＩ基板上に形成され、
イネーブル信号が活性化されたときに所定のバイアス電位を出力し、該イネーブル信号が活性化されていないときは第１の電源電位を出力するバイアス部と、
前記第１の電源電位と第１のノード間に接続され、ゲートに前記バイアス部の出力信号が与えられる第１の第１導電型ＭＯＳトランジスタと、
前記第１のノードと第２のノード間に接続され、ゲートに差動入力信号の一方が与えられる第２の第１導電型ＭＯＳトランジスタと、
前記第１のノードと第３のノード間に接続され、ゲートに前記差動入力信号の他方が与えられる第３の第１導電型ＭＯＳトランジスタと、
前記第１のノードと前記第２の第１導電型ＭＯＳトランジスタのボディ間に接続され、ゲートに前記イネーブル信号が与えられる第４の第１導電型ＭＯＳトランジスタと、
前記第１のノードと前記第３の第１導電型ＭＯＳトランジスタのボディ間に接続され、ゲートに前記イネーブル信号が与えられる第５の第１導電型ＭＯＳトランジスタと、
前記第２のノードと第２の電源電位間に接続され、ゲートが該第２のノードに接続されたソースタイ型の第１の第２導電型ＭＯＳトランジスタと、
前記第３のノードと前記第２の電源電位間に接続され、ゲートが前記第２のノードに接続されたソースタイ型の第２の第２導電型ＭＯＳトランジスタと、
前記第２の電源電位と前記第３のノード間に接続され、ゲートに前記イネーブル信号が与えられる第３の第２導電型ＭＯＳトランジスタと、
前記第３のノードの電位に基づいて出力信号を出力する出力部と、
を備えたことを特徴とする差動増幅回路。
ＳＯＩ基板上に形成され、
イネーブル信号が活性化されたときに所定のバイアス電位を出力し、該イネーブル信号が活性化されていないときは第１の電源電位を出力するバイアス部と、
前記第１の電源電位と第１のノード間に接続され、ゲートに前記バイアス部の出力信号が与えられる第１の第１導電型ＭＯＳトランジスタと、
前記第１のノードと第２のノード間に接続され、ゲートに差動入力信号の一方が与えられる第２の第１導電型ＭＯＳトランジスタと、
前記第１のノードと第３のノード間に接続され、ゲートに前記差動入力信号の他方が与えられる第３の第１導電型ＭＯＳトランジスタと、
前記第２のノードと第２の電源電位間に接続され、ゲートが該第２のノードに接続されたソースタイ型の第１の第２導電型ＭＯＳトランジスタと、
前記第３のノードと前記第２の電源電位間に接続され、ゲートが前記第２のノードに接続されたソースタイ型の第２の第２導電型ＭＯＳトランジスタと、
前記第２の電源電位と前記第３のノード間に接続され、ゲートに前記イネーブル信号が与えられる第３の第２導電型ＭＯＳトランジスタと、
前記イネーブル信号が活性化されたときに前記第１のノードに発生する電位と同等の電位を生成して前記第２及び第３の第１導電型ＭＯＳトランジスタのボディに与えるレギュレータ部と、
前記第３のノードの電位に基づいて出力信号を出力する出力部と、
を備えたことを特徴とする差動増幅回路。