JP2009207030A - 電力増幅回路および無線通信回路 - Google Patents

Abstract

【課題】 無線通信回路全体の電源電圧を高めることなく、また電力増幅回路としての性能を劣化させることなく、高出力が可能な電力増幅回路を実現する。
【解決手段】 ゲート電極に信号入力端子が接続されたＦＥＴ１と、ゲート電極にオン・オフ制御信号の入力端子が接続され、ソース電極がＦＥＴ１のドレイン電極にカスコード接続され、ドレイン電極に信号出力端子が接続されたＦＥＴ２とを備え、信号入力端子に入力する信号を増幅して信号出力端子から出力する電力増幅回路において、ＦＥＴ２のドレイン−ソース間耐圧は、ＦＥＴ１のそれより高い構成である。
【選択図】 図１

Description

本発明は、主として高周波信号を増幅する電力増幅回路および電力増幅回路とその他の回路を集積化した無線通信回路に関する。

携帯電話に代表される無線通信機器に内蔵の送信信号の電力増幅部には、２つの電界効果トランジスタ（以下「ＦＥＴ」という）をカスコード接続した高周波電力増幅回路が広く用いられている（非特許文献１）。

図５は、従来の高周波電力増幅回路の構成および動作例を示す。
図５(a) において、高周波電力増幅回路は、ＦＥＴ５１、ＦＥＴ５２および回路の負荷となるコイル５５から構成される。ここでは、ＦＥＴ５１、ＦＥＴ５２はｎ型のトランジスタであり、ＦＥＴ５１のドレイン電極にＦＥＴ５２のソース電極が接続されるカスコード接続になっている。ＦＥＴ５１のソース電極は接地される。ＦＥＴ５２のドレイン電極に接続されるコイル５５は、ＦＥＴと同じ基板上に作られるオンチップコイルやオフチップコイルなどがあり、高周波電力増幅回路の電源電圧ＶＤＤに接続される。電源電圧ＶＤＤは、例えば 1.8Ｖなどの直流電源である。

ＦＥＴ５１のゲート電極Ｇ１には高周波電力増幅回路の入力端子Ｔ１が接続され、例えば 900ＭHzや２ＧHzなどの高周波信号が入力する。ＦＥＴ５２のゲート電極Ｇ２には制御信号の入力端子Ｔ２が接続され、高周波電力増幅回路をオン・オフ制御する制御信号が入力する。この制御信号は、高周波電力増幅回路を動作させるときにＦＥＴ５２がオンする程度の電圧である。また、ＦＥＴ５２のドレイン電極Ｄ２には高周波電力増幅回路の出力端子Ｔ３が接続され、増幅された高周波信号が出力される。

高周波電力増幅回路の動作時の各ノードの代表的な信号波形を図５(b) に示す。縦軸は電圧Ｖ、横軸は時間ｔを示す。ＶG1はＦＥＴ５１のゲート電極Ｇ１の電位（入力信号）、ＶD1はＦＥＴ５１のドレイン電極Ｄ１の電位、ＶG2はＦＥＴ５２のゲート電極Ｇ２の電位（制御信号）、ＶD2はＦＥＴ５２のドレイン電極Ｄ２の電位（出力信号）、Ｖ(D2-D1) はＦＥＴ５２のドレイン−ソース間電圧であり、ＶD2−ＶD1に相当し、そのピーク値Ｖamp がＦＥＴ５２の耐圧電圧以下に設定される。

ＦＥＴ５１のドレイン電極電位ＶD1は、入力信号ＶG1のレベルによるが、基本的に直流（ＤＣ）電位に近く、それほど大きく電位変動しない。ＦＥＴ５２のゲート電極電位ＶG2には制御信号として一定電位が印加されており、ＦＥＴ５２のドレイン電極から入力信号ＶG1を増幅した出力信号ＶD2が出力される。
黒田忠広監訳、「ＲＦマイクロエレクトロニクス」、ISBN4-621-07005-3 、丸善株式会社、pp.325-327

近年では、高周波電力増幅回路およびその他の回路を含めたＲＦチップ、さらにベースバンド回路までも含めた無線チップとして、無線通信回路を１つのシリコン基板上に集積化するワンチップ化が、経済的・技術的な合理性のもとで進められている。

ところで、携帯電話などの無線通信機器が出力する無線信号電力は10ｍＷ〜 100ｍＷと非常に大きく、高周波電力増幅回路の出力端子Ｔ３に接続されるＦＥＴ５２のドレイン電極Ｄ２の信号振幅は数Ｖにも及んでいる。ただし、無線通信規格よっては非常に高い送信信号電力が必要になるが、図５に示す従来の高周波電力増幅回路の場合、無線通信回路の電源電圧以上に信号振幅を大きくすることができない。なお、出力したい信号振幅に合わせて電源電圧を大きくする方法もあるが、高周波電力増幅回路以外の回路の電源電圧も大きくなってしまい、無線通信回路全体の消費電力が大きくなる問題があった。

一方、高周波電力増幅回路以外の回路は大きな電源電圧を必要としない場合が多いので、ワンチップの無線通信回路が作られる近年の先端プロセスでは１Ｖ〜２Ｖ程度しかトランジスタの耐圧がない。このようなトランジスタを用いて高周波電力増幅回路をワンチップの無線通信回路に内蔵する場合は、高周波電力増幅回路を構成する出力段のトランジスタ耐圧に起因して出力可能な送信信号電力に上限が生じる。また、それ以上の送信信号電力が必要な場合には、別途化合物で作られるＦＥＴなどによる高周波電力増幅回路を外付けする必要があった。

本発明は、無線通信回路全体の電源電圧を高めることなく、また高周波電力増幅回路としての性能を劣化させることなく、高出力が可能な電力増幅回路を提供することを目的とする。また、本発明の電力増幅回路とその他の回路を集積化した無線通信回路を提供することを目的とする。

第１の発明は、ゲート電極に信号入力端子が接続されたＦＥＴ１と、ゲート電極にオン・オフ制御信号の入力端子が接続され、ソース電極がＦＥＴ１のドレイン電極にカスコード接続され、ドレイン電極に信号出力端子が接続されたＦＥＴ２とを備え、信号入力端子に入力する信号を増幅して信号出力端子から出力する電力増幅回路において、ＦＥＴ２のドレイン−ソース間耐圧は、ＦＥＴ１のそれより高い構成である。

第２の発明は、第１の発明の電力増幅回路をＳＯＩ基板上に形成し、ＦＥＴ２はボディ電位をソース電位に固定するソースタイタイプのトランジスタとする。

第３の発明は、第１または第２の発明の電力増幅回路と、無線通信回路を構成するその他の回路を集積化した無線通信回路において、電力増幅回路の電源電圧がその他の回路の電源電圧より高い電圧とし、それぞれ対応する電源回路から電源電圧を供給する構成である。

本発明の電力増幅回路は、カスコード接続されたコア用のＦＥＴ１と高耐圧なＩＯ用のＦＥＴ２から構成することにより、電力増幅回路としての性能の劣化を招くことなく、高出力な電力増幅回路を実現することができる。

本発明の電力増幅回路は、ＳＯＩ基板上に形成したＩＯ用のＦＥＴ２を高耐圧かつソースタイタイプにすることにより、電力増幅回路としての性能の劣化を招くことなく、高出力かつ待機時のドレインリーク電流が小さい電力増幅回路を実現することができる。これにより、先端プロセスを利用した半導体集積回路においても、高出力な電力増幅回路を内蔵したワンチップの無線通信回路（ＲＦチップ）を実現することができる。

本発明の無線通信回路は、電力増幅回路と、無線通信回路を構成するその他の回路の電源電圧をそれぞれ最適化し、特に電力増幅回路の電源電圧のみを大きくすることにより高出力かつ低消費電力を実現することができる。これにより、無線通信機器において無線通信回路の外部増幅器が不要となり、コストおよび実装面積の削減を図ることができる。

（電力増幅回路の第１の実施形態）
図１は、本発明の電力増幅回路の第１の実施形態を示す。
図１(a) において、本実施形態の電力増幅回路は、カスコード接続されたコア用のトランジスタ（以下「コア用ＦＥＴ」という）１１と高耐圧なＩＯ用のトランジスタ（以下「ＩＯ用ＦＥＴ」という）１２、回路の負荷となるコイル１５から構成される。ここでは、コア用ＦＥＴ１１およびＩＯ用ＦＥＴ１２はｎ型のトランジスタであり、コア用ＦＥＴ１１のドレイン電極Ｄ１にＩＯ用ＦＥＴ１２のソース電極Ｓ２が接続される。コア用ＦＥＴ１１のソース電極Ｓ１は接地され、ＩＯ用ＦＥＴ１２のドレイン電極Ｄ２はコイル１５を介して電源電圧ＶＤＤに接続される。コア用ＦＥＴ１１のゲート電極Ｇ１には電力増幅回路で増幅する信号の入力端子Ｔ１が接続され、ＩＯ用ＦＥＴ１２のゲート電極Ｇ２には電力増幅回路をオン・オフ制御する制御信号の入力端子Ｔ２が接続され、ＩＯ用ＦＥＴ１２のドレイン電極Ｄ２には増幅された信号の出力端子Ｔ３が接続される。

なお、本実施形態の特徴とするＩＯ用ＦＥＴ１２は、図５に示す従来の高周波電力増幅回路においてコア用のトランジスタを用いたＦＥＴ５２を、高耐圧なＩＯ用のトランジスタに置き換えたものである。すなわち、従来構成において送信電力を制限していたＦＥＴ５２が高耐圧のＩＯ用ＦＥＴ１２に代わっている。

まず、一般的なコア用ＦＥＴおよびＩＯ用ＦＥＴについて説明する。近年の先端プロセスでは、ＭＯＳＦＥＴのゲート長は１μｍを切り、高速、低電圧、低消費電力なトランジスタの利用が可能になった。一方、無線通信回路を製造する場合、このような先端プロセスによって製造される半導体集積回路（ＬＳＩ）以外にも様々なＬＳＩが必要になる。この製造プロセスの異なる集積回路間の接続をサポートするため、トランジスタの耐性が低い先端プロセスによるコア用ＦＥＴとは別に、ＩＯ用ＦＥＴを利用するのが一般的になっている。ＩＯ用ＦＥＴは、酸化膜圧やゲート長などがコア用ＦＥＴより大きいため、動作速度や消費電力はコア用ＦＥＴよりも若干劣るが、その分トランジスタ耐圧をコア用ＦＥＴよりも高くすることができる。例えば、コア用ＦＥＴのドレイン−ソース間耐圧を 1.8Ｖとした場合、ＩＯ用ＦＥＴのドレイン−ソース間耐圧を 3.3Ｖに設定可能である。

次に、本実施形態の電力増幅回路の動作について図１(b) を参照して説明する。縦軸は電圧、横軸は時間を示す。ＶG1はコア用ＦＥＴ１１のゲート電極Ｇ１の電位（入力信号）、ＶD1はコア用ＦＥＴ１１のドレイン電極Ｄ１の電位、ＶG2はＩＯ用ＦＥＴ１２のゲート電極Ｇ２の電位（制御信号）、ＶD2はＩＯ用ＦＥＴ１２のドレイン電極Ｄ２の電位（出力信号）、Ｖ(D2-D1) はＩＯ用ＦＥＴ１２のドレイン−ソース間電圧であり、ＶD2−ＶD1に相当し、そのピーク値Ｖamp がＩＯ用ＦＥＴ１２の耐圧電圧以下に設定される。

本実施形態の電力増幅回路の出力信号ＶD2のレベルを大きくする場合、入力信号ＶG1のレベルを大きくする。このとき、ＩＯ用ＦＥＴ１２のドレイン−ソース間にかかる電圧も図１(b) のＶ(D2-D1) に示すように大きくなるが、ＩＯ用ＦＥＴ１２の耐性は従来のＦＥＴ５２よりも大きいため、ＩＯ用ＦＥＴ１２が破壊されることなく高出力電力に対応することが可能となる。

ここで、正の電源電圧ＶＤＤは、従来のコア用のトランジスタを用いた高周波電力増幅回路の電源電圧よりも大きい電圧とすることができる。例えば、従来の高周波電力増幅回路では、ドレイン・ソース間耐圧が低いために電源電圧ＶＤＤとして 1.8Ｖ程度しか与えることができなかったが、本実施形態の構成ではＩＯ用ＦＥＴ１２のドレイン・ソース間耐圧が高いため、コア用ＦＥＴ１１のドレイン・ソース間耐圧が低くても、一般的なＩＯ用のトランジスタの電源電圧であるＶＤＤ＝ 3.3Ｖとすることができる。これにより、図１(b) に示すように大きな入力信号から大きな出力信号を取り出すことができる。

ところで、高耐圧のＩＯ用のトランジスタは、基本的に動作速度やコンダクタンスなどの性能面においてコア用のトランジスタよりも劣るが、本実施形態の電力増幅回路に適用した場合に、電力増幅回路としての性能の劣化は従来構成に比べてほとんど無視できる。

その理由は次のように説明できる。本実施形態の電力増幅回路において、入力電圧信号を電流信号に変換する入力段にコア用ＦＥＴ１１を用いており、この電流変化が負荷であるコイル１５のインピーダンスによって電圧信号として出力される。カスコード接続されているＩＯ用ＦＥＴ１２では、ソース電極Ｓ２から入力した電流信号がそのまま通過してドレイン電極Ｄ２から出力されるだけなので、その応答速度は電力増幅回路の性能にほとんど影響を与えない。したがって、本実施形態のように、カスコード接続されるＩＯ用ＦＥＴ１２を高耐圧にすることにより、電力増幅回路としての性能の劣化を招くことなく、従来より高出力な電力増幅回路を実現することができる。

（電力増幅回路の第２の実施形態）
図２は、本発明の電力増幅回路の第２の実施形態を示す。
本実施形態の構成は、図１に示す第１の実施形態の構成において、電力増幅回路をＳＯＩ（Silicon-On-Insulator）基板上に形成し、ＩＯ用ＦＥＴ１２に代えてソースタイ（Source Tie）タイプのＩＯ用ＦＥＴ１３を用いたことを特徴とする。すなわち、コア用ＦＥＴ１１にカスコード接続されるＩＯ用ＦＥＴ１３が、高耐圧のソースタイタイプのトランジスタであることが特徴である。ソースタイタイプのトランジスタは，ボディ電位をソース電位に固定することにより寄生バイポーラ動作を抑制し，耐圧が向上する利点がある。

ここで、通常のＦＥＴとソースタイタイプのＦＥＴについて詳しく説明する。トランジスタと基板間の寄生容量が高周波回路の性能劣化に影響することから、この寄生容量を削減したＳＯＩ基板上に半導体回路を作成するＳＯＩ技術がある。このＳＯＩプロセスにおいても、バルクのプロセス同様にコア用のトランジスタとＩＯ用のトランジスタが利用可能である。ところで、ＳＯＩ基板上に形成されるＦＥＴは、通常ボディの電位がフローティングのボディフローティングトランジスタであるのが一般的であるが、ボディ電位をソース電位に固定するソースタイタイプのトランジスタとすることが可能である。

このボディフローティングＦＥＴと、ソースタイタイプのＦＥＴの特性を図３に示す。ドレイン−ソース間には一定電位をかけており、ゲート電圧Ｖgs〔Ｖ〕を制御した際のドレイン電流Ｉds〔Ａ〕の変化を示す。これによると、ボディフローティングＦＥＴとソースタイタイプのＦＥＴのドレイン電流の差は、ゲート電圧Ｖgsを０Ｖにしたときに、図３では10⁴ 程度を確保できることがわかる。

さて、電力増幅回路において送信信号を出力しない待機時は、本実施形態の電力増幅回路を構成するコア用ＦＥＴ１１およびＩＯ用ＦＥＴ１３にバイアス電流を供給する必要はない。むしろ、消費電力を削減するために待機時はバイアス電流を遮断することが望ましい。この場合、２つのＦＥＴのゲート電位を０Ｖにすることでバイアス電流を遮断することができるが、ＳＯＩ基板の場合には基本的にＦＥＴのボディはフローティングであるので、わずかながらドレインリーク電流が発生する。なお、待機時に電源電圧ＶＤＤを０Ｖにする手段もあるが、通常はＶＤＤラインには電位安定用のコンデンサが複数あることから、立ち上がり時のレスポンスが遅くなる場合があり、基本的にはＦＥＴのゲート電位を制御する方が望ましい。

そこで、本実施形態ではカスコード接続されるＩＯ用ＦＥＴ１３に高耐圧のソースタイタイプのトランジスタを用いている。ＩＯ用ＦＥＴ１３は、第１の実施形態と同様にＩＯ用のトランジスタであるとともにソースタイタイプであることから、両者の利点を合わせてさらに高耐圧化が可能になっている。

また、図３に示すように、ソースタイタイプのＩＯ用ＦＥＴ１３を用いることにより、ドレインリーク電流を数桁低下させることが可能となる。また、第１の実施形態で説明したように、出力段のＦＥＴをソースタイタイプのＩＯ用ＦＥＴ１３に変更しても、電力増幅回路としての特性に変化はほとんどない。したがって、本実施形態のように、カスコード接続されるＩＯ用ＦＥＴ１３を高耐圧かつソースタイタイプにすることにより、電力増幅回路としての性能の劣化を招くことなく、従来より高出力で、かつ待機時のドレインリーク電流が小さい電力増幅回路を実現することができる。

（無線通信回路の実施形態）
図４は、本発明の無線通信回路の実施形態を示す。
図４において、本実施形態の無線通信回路は、電力増幅回路の第１の実施形態または第２の実施形態として示したカスコード接続構成の電力増幅回路２１と、無線通信回路を構成するその他の回路２２を集積化するとともに、それぞれの電源電圧を別電位とし、それぞれ対応する電源回路２３，２４から電源電圧を供給する構成である。なお、電力増幅回路２１に電源電圧を供給する電源回路２３の電源電圧は、電源回路２４の電源電圧よりも高い。このような構成では、電圧増幅回路２１の電源電圧を大きくすることにより、出力電圧範囲を大きくすることができる。

また、電圧増幅回路２１の電源電圧は、カスコード接続された高耐圧のＩＯ用ＦＥＴ１２，１３のドレイン・ソース間耐圧を考慮して決める。これにより、高い電源電圧を必要としないその他の回路２２の電源電圧を必要以上に大きくする必要がなくなり、高出力が要求される電力増幅回路についてのみ必要な送信電力が得られるような電源電圧に設定するなど、各構成要素における消費電力（電源電圧）を最適化することができる。

本発明の電力増幅回路の第１の実施形態を示す図。 本発明の電力増幅回路の第２の実施形態を示す図。 ボディフローティングＦＥＴとソースタイタイプＦＥＴの特性を示す図。 本発明の無線通信回路の実施形態を示す図。 従来の高周波電力増幅回路の構成および動作例を示す図。

符号の説明

１１ コア用ＦＥＴ
１２ ＩＯ用ＦＥＴ
１３ ＩＯ用ＦＥＴ（ソースタイタイプ）
１５ コイル
２１ 電力増幅回路
２２ その他の回路
２３，２４ 電源回路
Ｔ１ 増幅する信号の入力端子
Ｔ２ 制御信号の入力端子
Ｔ３ 増幅された信号の出力端子

Claims (3)

1. ゲート電極に信号入力端子が接続された電界効果トランジスタ１と、
   ゲート電極にオン・オフ制御信号の入力端子が接続され、ソース電極が前記電界効果トランジスタ１のドレイン電極にカスコード接続され、ドレイン電極に信号出力端子が接続された電界効果トランジスタ２とを備え、信号入力端子に入力する信号を増幅して信号出力端子から出力する電力増幅回路において、
   前記電界効果トランジスタ２のドレイン−ソース間耐圧は、前記電界効果トランジスタ１のそれより高い構成である
   ことを特徴とする電力増幅回路。
2. 請求項１に記載の電力増幅回路をＳＯＩ（Silicon-On-Insulator）基板上に形成し、
   前記電界効果トランジスタ２はボディ電位をソース電位に固定するソースタイ（Source Tie）タイプのトランジスタである
   ことを特徴とする電力増幅回路。
3. 請求項１または請求項２に記載の電力増幅回路と、無線通信回路を構成するその他の回路を集積化した無線通信回路において、
   前記電力増幅回路の電源電圧が前記その他の回路の電源電圧より高い電圧とし、それぞれ対応する電源回路から電源電圧を供給する構成である
   ことを特徴とする無線通信回路。

Images