JP2007110009A - 半導体回路とその製造方法 - Google Patents

Abstract

【課題】 ｐチャネルＳＯＩトランジスタとｎチャネルＳＯＩトランジスタの両方でリーク電流を低減できるようにした半導体回路とその製造方法を提供する。
【解決手段】 ＳＯＩ基板１０に、ｐチャネルＳＯＩトランジスタ２０とｎチャネルＳＯＩトランジスタ４０とを有し、ｐチャネルＳＯＩトランジスタ２０のソース電極２１とＶｄｄ端子１とが接続され、ｎチャネルＳＯＩトランジスタ４０のソース電極４１とＶｓｓ端子５とが接続されているインバータ回路１００であって、ｐチャネルＳＯＩトランジスタ２０のボディ２３直下の高抵抗基板６に設けられたｎ型バックゲート電極２８と、ｎチャネルＳＯＩトランジスタ４０のボディ４３直下の高抵抗基板６に設けられたｐ型バックゲート電極４８と、を有し、ｎ型バックゲート電極２８はＶｄｄ端子１に接続され、ｐ型バックゲート電極４８はＶｓｓ端子５に接続されている。
【選択図】 図２

Description

本発明は、半導体回路とその製造方法に関し、特に、Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板上に形成された半導体回路のリーク電流を低減する技術に関する。

近年、半導体分野においてＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）デバイスの実用化が進んでいる。特に６５ｎｍ世代以降では、電源電圧のスケーリングとカットオフ電流のトレードオフが顕著になり、ＳＯＩデバイスを用いたサブスレッショルド係数の改善が必須となってきている。このような観点で、完全空乏型ＳＯＩデバイスは、理想的なサブスレッショルド係数６０ｍＶ／ｄｅｃを容易に実現するため、将来のデバイスとして非常に有望である。

図９（ａ）、（ｂ）は、従来例に係るインバータ回路９０の一例を示す回路図である。図９（ａ）に示すように、このインバータ回路９０は、ｐチャネルＳＯＩトランジスタ９２と、ｎチャネルＳＯＩトランジスタ９４とからなり、両トランジスタともボディ電位はフローティング状態となっている。従来のＳＯＩデバイス技術では、大別してボディ電位を固定する方法とボディ電位を浮遊状態（フローティング）とする方法に分けられている。また更に、ボディ電位を固定する方法は、ソース電位に固定する方法（ソースタイ型）やゲート電極に固定する方法（ダイナミック・スレッショルドＭＯＳ型）等がある。しかし、何れもボディを接続する余分な面積を必要とする為、最近のＳＯＩデバイス技術はボディ電位をフローティングにする方法が主流となりつつある。その一方で、ボディ電位固定でもフローティングでもｎチャネルＳＯＩトランジスタ９４と、ｐチャネルＳＯＩトランジスタ９２の絶縁膜を挟んだシリコン基板側、即ちバックゲート側は同一電極として纏められ、その両方ともフローティング（ｆｌｏａｔｉｎｇ）にするか、ＧＮＤ（Ｖｓｓ）に固定されるかであった。より好ましくは、シリコン基板側の電位が閾値の変動に影響を及ぼさないように、通常ＧＮＤに接続される事が多かった（図９（ｂ））。

なお、特許文献１には、ＳＯＩトランジスタに於けるボディ電位の接続に関する技術が開示されている。
特開平８−２２８１４５号公報

図９（ａ）に示したインバータ回路９０では、ｎチャネルＳＯＩトランジスタ９４のバックゲートはＶｓｓに固定され、そのソース電位とバックゲート電位との間の電位差は０となる。従って、ｎチャネルＳＯＩトランジスタ９４の閾値は、バックゲートバイアスが０の本来の閾値を実現する。
しかしながら、ｐチャネルＳＯＩトランジスタ９２に着目してみると、そのバックゲートはＶｓｓに固定され、ソースにはＶｄｄが印加されるので、ソース電位とバックゲート電位との間の電位差は−Ｖｄｄとなる。これは、ｐチャネルＳＯＩトランジスタ９２のボディにバックゲート側から−Ｖｄｄの電圧を印加することと同じであり、図１０の矢印で示すように、ｐチャネルＳＯＩトランジスタ９２の閾値はデプレッション側にシフトしてしまう。このような理由から、図９（ａ）に示したインバータ回路９０では、ｐ型ＳＯＩトランジスタ９２のソース、ドレイン間でリーク電流が増えることになる。特にインバータ回路の入力がＨｉｇｈ、出力がＬｏｗの状態に於いてその効果は大きくなる。

逆に、図９（ａ）において、ｐチャネルＳＯＩトランジスタ９２とｎチャネルＳＯＩトランジスタ９４のバックゲート側をそれぞれＶｄｄ端子に接続すると、図１０に示すように、今度はｎチャネルＳＯＩトランジスタ９４の閾値がデプレッション側にシフトしてしまう。このため、入力がＬｏｗ状態で待機しているインバータ回路９０で、ｎチャネルＳＯＩトランジスタ９４のソース、ドレイン間でのリーク電流が増えることになる。

本発明は、このような問題を解決するものであって、ｐチャネルＳＯＩトランジスタとｎチャネルＳＯＩトランジスタの両方でリーク電流を低減できるようにした半導体回路とその製造方法の提供を目的とする。

〔発明１〕 上記目的を達成するために、発明１の半導体回路は、半導体基板と、絶縁層と、半導体層とが積層された構造の基板に、ｐチャネルトランジスタとｎチャネルトランジスタとを有し、前記ｐチャネルトランジスタのソース電極は高電位電源線に接続され、前記ｎチャネルトランジスタのソース電極は低電位電源線に接続されている半導体回路であって、前記ｐチャネルトランジスタの前記ソース電極とドレイン電極とに挟まれたボディ領域に対して前記絶縁層を介して向かい合う側の前記半導体基板に設けられた第１のバックゲート領域と、前記ｎチャネルトランジスタの前記ソース電極とドレイン電極とに挟まれたボディ領域に対して前記絶縁層を介して向かい合う側の前記半導体基板に設けられた第２のバックゲート領域と、を有し、前記第１のバックゲート領域は前記高電位電源線に接続され、前記第２のバックゲート領域は前記低電位電源線に接続されていることを特徴とするものである。

ここで、「半導体基板」は例えば単結晶のシリコン基板であり、「絶縁層」は例えばシリコン酸化膜であり、「半導体層」は例えば単結晶のシリコン層である。また、「高電位電源線」とは例えばＶｄｄの電位を持つ正極の電源端子のことであり、「低電位電源線」とは例えばＶｓｓの電位を持つ負極の電源端子のことである。
発明１の半導体回路によれば、ｐチャネルトランジスタについては、その待機時に、ソース電極とｎ型バックゲート領域との電位差が０又は０に近い値となるので、ソース電極、ドレイン電極間のリーク電流を低くすることできる。また、ｎチャネルトランジスタについても、その待機時に、ソース電極とｐ型バックゲート領域との電位差が０又は０に近い値となるので、ソース電極、ドレイン電極間のリーク電流を低くすることができる。つまり、ｐチャネルトランジスタとｎチャネルトランジスタとの両方でリーク電流を低減することができる。
〔発明２〕 発明２の半導体回路は、発明１の半導体回路において、前記半導体基板は、抵抗率ρが１００［Ω・ｃｍ］以上の高抵抗基板であり、前記第１のバックゲート領域と前記第２のバックゲート領域は前記半導体基板内で離間して設けられていることを特徴とするものである。

このような構成であれば、第１のバックゲート領域と第２のバックゲート領域との間は高抵抗基板によって仕切られるので、第１のバックゲート領域と第２のバックゲート領域との間の耐圧を高めることができ、両領域間でのリーク電流を低減することができる。
〔発明３〕 発明３の半導体回路は、発明２の半導体回路において、前記半導体基板は略Ｉｎｔｒｉｎｓｉｃであり、前記第１のバックゲート領域はｎ型不純物原子を含有し、前記第２のバックゲート領域はｐ型不純物原子を含有し、前記第１のバックゲート領域と前記第２のバックゲート領域とは、前記第１のバックゲート領域と前記第２のバックゲート領域との間に位置する前記半導体基板と併せてｐ−ｉ−ｎダイオードを成すことを特徴とするものである。

ここで、「略Ｉｎｔｒｉｎｓｉｃ」とは、キャリア濃度が１．４５×１０^１０［ｃｍ^−３］以上１．２×１０^１４［ｃｍ^−３］以下（ボロンドープ時）あるいは抵抗率ρが１００［Ω・ｃｍ］以上ということである。
このような構成であれば、高電位電源線から半導体基板側を経て低電位電源線へ流れるリーク電流は、ｐ−ｉ−ｎダイオードに流れる逆方向電流となるので、リーク電流を非常に低く抑える事が出来る。
〔発明４〕 発明４の半導体回路は、発明１から発明３のいずれか１つの半導体回路において、前記半導体基板と、前記絶縁層と、前記半導体層とが積層された構造の前記基板とは、前記半導体基板上に前記絶縁層として埋め込み酸化シリコン膜が形成され、前記埋め込み酸化シリコン膜上に前記半導体層として単結晶シリコン膜が形成されたＳＯＩ基板であることを特徴とするものである。
〔発明５〕 発明５の半導体回路は、発明１から発明４のいずれか１つの半導体回路において、前記半導体基板と、前記絶縁層と、前記半導体層とが積層された構造の前記基板とは、前記半導体基板上に前記絶縁層として埋め込み酸化シリコン膜が形成され、前記埋め込み酸化シリコン膜上に前記半導体層として単結晶シリコン膜が形成されたＳＯＩ基板であることを特徴とするものである。

このような構成であれば、高電位電源線から第１のｐチャネルトランジスタのソースに供給される電圧は、第２のｐチャネルトランジスタを経由することによって降下する。また、低電位電源線から第１のｎチャネルトランジスタのソースに供給される電圧は、第２のｎチャネルトランジスタを経由することによって降下する。
従って、例えば、高電位電源線の電位をＶｄｄとし、低電位電源線の電位をＶｓｓとし、第１のｐチャネルトランジスタのソース電位をＶｄ１とし、第１のｎチャネルトランジスタのソース電位をＶｓ１としたとき（Ｖｓｓ＜Ｖｓ１＜Ｖｄ１＜Ｖｄｄ）、その電位差は（Ｖｄｄ−Ｖｄ１）＞０、（Ｖｓｓ−Ｖｓ１）＜０となる。これは、第１のｐチャネルトランジスタおよび、第２のｎチャネルトランジスタの両方を、閾値を上昇させる方向（エンハンスメント側）へシフトさせる。よって、電位差０の場合と比べて、リーク電流をより低減することができる。
〔発明６〕 発明６の半導体回路の製造方法は、半導体基板と、絶縁層と、半導体層とが積層された構造の基板に、ｐチャネルトランジスタと、ｎチャネルトランジスタとを有する半導体回路の製造方法であって、前記ｐチャネルトランジスタのソース電極とドレイン電極とに挟まれるボディ領域に対して前記絶縁膜を介して向かい合う側の前記半導体基板に第１のバックゲート領域を形成する工程と、前記ｎチャネルトランジスタのソース電極とドレイン電極とに挟まれるボディ領域に対し前記絶縁膜を介して向かい合う側の前記半導体基板に第２のバックゲート領域を形成する工程と、前記ｐチャネルトランジスタの前記ソース電極を高電位電源線に接続し、前記ｎチャネルトランジスタの前記ソース電極を低電位電源線に接続する工程と、前記第１のバックゲート領域を前記高電位電源線に接続し、前記第２のバックゲート領域を前記低電位電源線に接続する工程と、を含むことを特徴とするものである。

このような構成であれば、ｐチャネルトランジスタとｎチャネルトランジスタの両方でリーク電流を低減できるようにした半導体回路を提供することができる。
本発明は、半導体ｐチャネルトランジスタとｎチャネルトランジスタとを含んだ構成の論理回路に適用して極めて好適である。

以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体回路の構成例を示す回路図である。
図１に示すように、この半導体回路はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成されたインバータ回路１００であり、導電型がｐ型の電界効果トランジスタ（以下、「ｐチャネルＳＯＩトランジスタ」という。）２０と、導電型がｎ型の電界効果トランジスタ（以下、「ｎチャネルＳＯＩトランジスタ」という。）４０と、を組み合わせたものである。このインバータ回路１００では、ｐチャネルＳＯＩトランジスタ２０とｎチャネルＳＯＩトランジスタ４０の両方が、完全空乏型のＳＯＩトランジスタである。

図１に示すように、ｐチャネルＳＯＩトランジスタ２０のソース電極はＶｄｄの電位を持つ正極の電源端子（以下、「Ｖｄｄ端子」という。）１に接続され、ｎチャネルＳＯＩトランジスタ４０のソース電極はＶｓｓの電位を持つ負極の電源端子（以下、「Ｖｓｓ端子」という。）５に接続されている。また、ｐチャネルＳＯＩトランジスタ２０とｎチャネルＳＯＩトランジスタ４０の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。

さらに、このインバータ回路１００では、ｐチャネルＳＯＩトランジスタ２０と、ｎチャネルＳＯＩトランジスタ４０とにバックゲート電極がそれぞれ独立して設けられており、且つ、ｐチャネルＳＯＩトランジスタ２０のバックゲート電極はＶｄｄ端子１に接続され、ｎチャネルＳＯＩトランジスタ４０のバックゲート電極はＶｓｓ端子５に接続されている。

図２は、インバータ回路１００の構成例を示す断面図である。図２に示すように、このインバータ回路１００は、ＳＯＩ基板１０の例えばＬＯＣＯＳ酸化膜１１によって素子分離されたシリコン層にｐチャネルＳＯＩトランジスタ２０とｎチャネルＳＯＩトランジスタ４０とが並べて形成された構造となっている。
図２に示すように、ＳＯＩ基板１０は、高抵抗基板６と、高抵抗基板６上に形成された絶縁層７と、絶縁層７上に形成されたシリコン層とから構成されている。高抵抗基板６は例えば真性（ｉｎｔｒｉｎｓｉｃ）半導体に近い単結晶シリコンからなり、その抵抗率ρは例えば１００Ω・ｃｍ以上（例えば１０００Ω・ｃｍ）である。また、絶縁層７は例えばシリコン酸化膜からなる。

ｐチャネルＳＯＩトランジスタ２０は、シリコン層に形成されたｐ型のソース電極２１及びドレイン電極２２と、ソース電極２１とドレイン電極２２とに挟まれたシリコン層（即ち、ボディ）２３上にゲート絶縁膜を介して形成されたゲート電極２５と、ゲート電極２５直下の高抵抗基板６に形成されたｎ型バックゲート電極２８と、を含んだ構成となっている。図２に示すように、ボディ２３とｎ型バックゲート電極２８は絶縁層（即ち、キャパシタ）７を挟んで向かい合う配置となっている。このｎ型バックゲート電極２８は、ｎ型の導電型不純物（例えば、リンやヒ素）が高抵抗基板６に選択的に注入され、拡散することによって形成された、ｎ型不純物原子（ドナー）を含んだ不純物拡散層である。

ｎチャネルＳＯＩトランジスタ４０は、シリコン層に形成されたｎ型のソース電極４１及びドレイン電極４２と、ソース電極４１とドレイン電極４２とに挟まれたボディ４３上にゲート絶縁膜を介して形成されたゲート電極４５と、ゲート電極４５直下の高抵抗基板６に形成されたｐ型バックゲート電極４８と、を含んだ構成となっている。図２に示すように、このｎチャネルＳＯＩトランジスタ４０においても、そのボディ４３とｐ型バックゲート電極４８は絶縁層７を挟んで向かい合う配置となっている。このｐ型バックゲート電極４８は、ｐ型の導電型不純物（例えば、ボロン）が高抵抗基板６に選択的に注入され、拡散することによって形成された、ｐ型不純物原子（アクセプター）を含んだ不純物拡散層である。

図２に示すように、このインバータ回路１００では、ｎ型バックゲート電極２８とｐ型バックゲート電極４８は所定の距離だけ離されており、この部分だけを見ると、ｐ−ｉ−ｎダイオードを構成している。図２に示すように、ｎ型バックゲート電極２８はＶｄｄ電位に固定され、ｐ型バックゲート電極４８はＶｓｓ電位に固定されているので、ｐ−ｉ−ｎダイオードにとっては逆バイアス状態となっている。それゆえ、ｎ型バックゲート電極４８とｐ型バックゲート電極４８との間で電流はほとんど流れない。また、バックゲート電極間のｉ領域を十分長く（例えば１ｕｍ以上）確保することによって、ｐ−ｉ−ｎダイオードの耐圧の確保と、リーク電流の低減が同時に達成できる。

次に、図１及び図２を参照しながら、インバータ回路１００の動作例について説明する。
図１において、インバータ回路１００の入力端子Ｖｉｎに信号Ｈｉｇｈを入力すると、ｐチャネルＳＯＩトランジスタ２０はオフ（待機）し、ｎチャネルＳＯＩトランジスタ４０はオンする。その結果、インバータ回路１００の出力端子Ｖｏｕｔから信号Ｌｏｗが出力される。このとき、ｐチャネルＳＯＩトランジスタ２０のソース電極２１はＶｄｄ電位に固定され、且つ、ｐチャネルＳＯＩトランジスタ２０のボディ直下のｎ型バックゲート電極２８もＶｄｄ電位に固定されている。従って、ｐチャネルＳＯＩトランジスタ２０のボディ２３と、ｎ型バックゲート電極２８との電位差はほぼ０となるので、図１０に示したような閾値の変動が防止され、ソース電極２１と、ドレイン電極２２との間のリーク電流を低減することができる。

また、図１において、インバータ回路１００の入力端子Ｖｉｎに信号Ｌｏｗを入力すると、ｐチャネルＳＯＩトランジスタ２０はオンし、ｎチャネルＳＯＩトランジスタ４０はオフ（待機）する。その結果、インバータ回路１００の出力端子Ｖｏｕｔから信号Ｈｉｇｈが出力される。このとき、ｎチャネルＳＯＩトランジスタ４０のソース電極４１はＶｓｓ電位に固定され、且つ、ｎチャネルＳＯＩトランジスタ４０のボディ４３直下のｐ型バックゲート電極４８もＶｓｓ電位に固定される。従って、ｐチャネルＳＯＩトランジスタ２０のボディ４３と、ｐ型バックゲート電極４８との電位差はほぼ０となるので、ソース電極２１と、ドレイン電極２２との間のリーク電流を低減することができる。

次に、上述したインバータ回路１００の製造方法について説明する。
図３（ａ）〜図５は、インバータ回路１００の製造方法を示す工程図である。
図３（ａ）に示すように、まず始めに、高抵抗基板６（たとえば抵抗率ρ＝１０００Ω・ｃｍ）上にＳＯＩ構造を形成する。ＳＯＩ構造は、従来技術であるＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔ Ｏｘｉｄａｔｉｏｎ）法や、貼り合せ法であっても良い。高抵抗基板６は抵抗率が高い程良いが、この例では、ｐ型不純物で軽くドープされたρ＝１０００Ω・ｃｍ程度のものを用いる。高抵抗基板６は望ましくは真性半導体（ｉｎｔｒｉｎｓｉｃ）が良い。

次に、図３（ｂ）に示すように、シリコン層８上にレジストパターン５１を形成して、ｎ型バックゲート電極を形成する領域の高抵抗基板６にｎ型不純物（例えば、リン）をイオンプランテーション法により導入する。また、これと前後して、ｐ型バックゲート電極を形成する領域の高抵抗基板６にｐ型不純物（例えば、ボロン）をイオンプランテーション法により導入する。そして、図３（ｃ）に示すように、ＳＯＩ基板１０のシリコン層８表面にパッド酸化膜５２を２００Å程度形成し、その上にシリコン窒化膜を形成する。

次に、フォトリソグラフィ法及びドライエッチ法によりシリコン窒化膜をパターニングし、図３（ｃ）に示すように、ｐチャネルＳＯＩトランジスタ２０とｎチャネルＳＯＩトランジスタ４０とを形成する領域（以下、「素子領域」という。）を覆い、素子分離領域を露出させる窒化膜パターン５３を形成する。
次に、図４（ａ）に示すように、この窒化膜パターン５３をマスクにシリコン層を熱酸化して、ＬＯＣＯＳ酸化膜１１を形成する。このとき、バックゲート電極を形成する領域に注入した不純物は十分拡散し、それぞれｎ型バックゲート電極２８とｐ型バックゲート電極４８とが形成される。

ここで、Ｖｄｄ端子に接続されるバックゲート電極２８をｎ型、Ｖｓｓ端子に接続されるバックゲート電極４８をｐ型としたのは、Ｖｄｄ電圧及びＶｓｓ電圧を印加する際に、ｐ−ｉ−ｎダイオードに対して逆バイアスを印加するような形態とし、これにより、バックゲート電極２８、４８間でのリーク電流を低減させるためである。特に、バックゲート電極間のｉ領域を十分長く確保すれば、ｐ−ｉ−ｎダイオードの耐圧の確保と、リーク電流の低減が同時に達成できる。

次に、窒化膜パターン５３と、パッド酸化膜５２とを除去する。そして、図４（ｂ）に示すように、シリコン層８の表面にゲート絶縁膜９を形成する。次に、ゲート絶縁膜９上にゲート電極となるポリシリコン膜を形成し、フォトリソグラフィ法及びドライエッチ法により、ポリシリコン膜をパターニングしてゲート電極２５、４５を形成する。ポリシリコン膜の代わりにＴｉＮ、ＴａＮなどを使用して、メタル電極を形成しても良い。

次に、図４（ｃ）に示すように、ゲート電極２５、４５の側壁にサイドウォール５４を形成する。そして、ソース電極とドレイン電極とを形成するために、ｐチャネルＳＯＩトランジスタ２０の形成領域にはｐ型不純物を、ｎチャネルＳＯＩトランジスタ４０の形成領域にはｎ型不純物をそれぞれ導入する。この時、バックゲート電極の極性に影響が出ないよう、ｐ型不純物及びｎ型不純物を浅く打ち込む。

また、ソースドレイン端をＬＤＤ構造にする場合は、サイドウォール５４形成前に低濃度の不純物を打ち込んでおく。次に、不純物活性化のアニールを行った後、図５に示すように、層間絶縁膜５５を堆積させ、コンタクト孔をドライエッチ法により開口する。このとき、ｎ型バックゲート電極とｐ型バックゲート電極を層間絶縁膜５５上に引き出すために、層間絶縁膜５５上から各バックゲート電極上に至るコンタクト孔も形成しておく。その後、層間絶縁膜５５上にアルミニウム層を堆積させ、パターニングを施す。これにより、ｐチャネルＳＯＩトランジスタ２０のソース電極２１とｎ型バックゲート電極とをＶｄｄ端子に接続し、ｎチャネルＳＯＩトランジスタ４０のソース電極４１とｐ型バックゲート電極とをＶｓｓ端子に接続する。

このように、本発明の第１実施形態によれば、ｐチャネルＳＯＩトランジスタ２０については、その待機時に、ソース電極２１とｎ型バックゲート電極２８との電位差がほぼ０となるので、ソース電極２１とドレイン電極２２との間のリーク電流を低くすることできる。また、ｎチャネルＳＯＩトランジスタ４０についても、その待機時に、ソース電極４１とｐ型バックゲート電極４８との電位差がほぼ０となるので、ソース電極４１とドレイン電極２２との間のリーク電流を低くすることができる。つまり、相補的なバックゲート電圧制御が可能となり、ｐチャネルＳＯＩトランジスタ２０とｎチャネルＳＯＩトランジスタ４０の両方でリーク電流を低減することができる。これにより、低電圧動作と低スタンバイ電流とを両立した回路を提供することができる。

この第１実施形態では、高抵抗基板６が本発明の「半導体基板」に対応し、シリコン層８が本発明の「半導体層」に対応している。また、ｐチャネルＳＯＩトランジスタ２０が本発明の「ｐチャネルトランジスタ」に対応し、ｎチャネルＳＯＩトランジスタ４０が本発明の「ｎチャネルトランジスタ」に対応している。さらに、ｎ型バックゲート電極２８が本発明の「第１のバックゲート領域」に対応し、ｐ型バックゲート電極４８が本発明の「第２のバックゲート領域」に対応している。また、Ｖｄｄ端子１が本発明の「高電位電源線」に対応し、Ｖｓｓ端子５が本発明の「低電位電源線」に対応している。

なお、この第１実施形態では、本発明をインバータ回路に適用した場合について説明した。しかしながら、本発明の適用はインバータ回路に限られることはなく、それ以外のＣＭＯＳ論理回路でも良い。例えば、図６に示すように、本発明はＮＡＮＤ回路にも適用可能である。
図６に示すように、このＮＡＮＤ回路２００は、ｐチャネルＳＯＩトランジスタ１２１、１２２と、ｎチャネルＳＯＩトランジスタ１４１、１４２とによって構成されている。ｐチャネルＳＯＩトランジスタ１２１、１２２は、図１及び図２に示したｐチャネルＳＯＩトランジスタ２０と同一構造であり、同一特性である。また、ｎチャネルＳＯＩトランジスタ１４１、１４２は、図１及び図２に示したｎチャネルＳＯＩトランジスタ４０と同一構造であり、同一特性である。つまり、ｐチャネルＳＯＩトランジスタ１２１、１２２は、そのボディ直下の高抵抗基板にｎ型のバックゲート電極を有し、このｎ型バックゲート電極は全てＶｄｄ端子１に接続されている。また、ｎチャネルＳＯＩトランジスタ１４１、１４２は、そのボディ直下の高抵抗基板にｐ型のバックゲート電極を有し、このｐ型バックゲート電極は全てＶｓｓ端子５に接続されている。本発明では、ｎ型バックゲート電極とｐ型バックゲート電極は、それぞれ隔離されている必要はあるが、ｎ型バックゲート同士（図６ではｐチャネルトランジスタ１２１、１２２それぞれのバックゲート領域）、ｐ型バックゲート同士（図６ではｎチャネルトランジスタ１４１、１４２それぞれのバックゲート領域）は一つに領域としてまとめても良い（以下の形態についても同様）。

このような構成であれば、ｐチャネルＳＯＩトランジスタ１２１、１２２とｎチャネルＳＯＩトランジスタ１４１、１４２の両方とも、その待機時にボディとバックゲート領域との電位差がほぼ０となる。つまり、相補的なバックゲート電圧制御が可能となり、ｐチャネルＳＯＩトランジスタ１２１、１２２とｎチャネルＳＯＩトランジスタ１４１、１４２の両方でリーク電流を低減することができる。それゆえ、ＮＡＮＤ回路においても、低電圧動作と低スタンバイ電流とを両立することができる。

また、図７に示すように、本発明はＮＯＲ回路に適用しても良い。図１に示すように、このＮＯＲ回路３００は、ｐチャネルＳＯＩトランジスタ２２１、２２２と、ｎチャネルＳＯＩトランジスタ２４１、２４２とによって構成されている。ｐチャネルＳＯＩトランジスタ２２１、２２２は、図１及び図２に示したｐチャネルＳＯＩトランジスタ２０と同一構造であり、同一特性である。また、ｎチャネルＳＯＩトランジスタ２４１、２４２は、図１及び図２に示したｎチャネルＳＯＩトランジスタ４０と同一構造であり、同一特性である。このＮＯＲ回路３００では、ｐチャネルＳＯＩトランジスタの２２１、２２２ボディ直下のｎ型バックゲート電極は全てＶｄｄ端子１に接続されている。また、ｎチャネルＳＯＩトランジスタ２４１、２４２のボディ直下のｐ型バックゲート電極は全てＶｓｓ端子５に接続されている。このような構成であれば、インバータ回路１００や、ＮＡＮＤ回路２００と同様に、ｐチャネルＳＯＩトランジスタとｎチャネルＳＯＩトランジスタの両方でリーク電流を低減することができるので、低電圧動作と低スタンバイ電流との両立が可能である。

尚、本実施例ではＳＯＩ基板上に形成されたＳＯＩトランジスタ回路を引用して述べたが、本発明はこれに限るものではない。絶縁層上の半導体層として、ガラス基板上の多結晶シリコン膜、サファイヤ基板上の単結晶シリコン膜、等の半導体層に形成される全ての半導体回路や、ＳＯＱ基板（Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）、ＳＧＯＩ基板（Ｓｉｌｉｃｏｎｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）、ＧＯＩ基板（Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）に形成される全ての半導体回路に適用できるものである。
（２）第２実施形態
図８は、本発明の第２実施形態に係る半導体回路の構成例を示す回路図である。図８において、図１、図２及び図７と同一の構成を有する部分には同一符号を付し、その詳細説明は省略する。

図８に示すように、この半導体回路は、ＳＯＩ基板に形成されたＣＭＯＳ論理回路４００であり、図１及び図２に示したインバータ回路１００と、図７に示したＮＯＲ回路３００と、配線４０１と、配線４０５と、ｐチャネルＳＯＩトランジスタ４２１と、ｎチャネルＳＯＩトランジスタ４４１と、インバータ４５０と、を含んだ構成となっている。
ｐチャネルＳＯＩトランジスタ４２１は、インバータ回路１００及びＮＯＲ回路３００と、Ｖｄｄ端子１との接続をオン／オフするスイッチ素子である。このｐチャネルＳＯＩトランジスタ４２１は、ｐチャネルＳＯＩトランジスタ２０と同一構造であり、同一特性である。

また、ｎチャネルＳＯＩトランジスタ４４１は、インバータ回路１００及びＮＯＲ回路３００と、Ｖｓｓ端子５との接続をオン／オフするスイッチ素子である。このｎチャネルＳＯＩトランジスタ４４１は、図１及び図２に示したｎチャネルＳＯＩトランジスタ４０と同一構造であり、同一特性である。
このＣＭＯＳ論理回路４００では、入力端子ＶｃｔｌとｐチャネルＳＯＩトランジスタ４２１のゲート電極との間にインバータ４５０が配置されている。これにより、ｐチャネルＳＯＩトランジスタ４２１とｎチャネルＳＯＩトランジスタ４４１とが同じタイミングでオン又はオフ（即ち、同期）するようになっている。例えば、入力端子Ｖｃｔｌに信号Ｈｉｇｈを入力すると、ｐチャネルＳＯＩトランジスタ４２１とｎチャネルＳＯＩトランジスタ４４１の両方が同時にオンし、インバータ回路１００とＮＯＲ回路３００とに電源ＶｄｄとＶｓｓとが供給される（実際には、ｐチャネルＳＯＩトランジスタ４２１、ｎチャネルＳＯＩトランジスタ４４１を経由することにより電圧降下が生じ、配線４０１の電位はＶｄ１、配線４０５の電位はＶｓ１となる。従って、より正確にはＶｄ１、Ｖｓ１が供給される）ようになっている。また、入力端子Ｖｃｔｌに信号Ｌｏｗを入力すると、ｐチャネルＳＯＩトランジスタ４２１とｎチャネルＳＯＩトランジスタ４４１の両方が同じタイミングでオフし、インバータ回路１００とＮＯＲ回路３００とに対する電源Ｖｄｄ及びＶｓｓの供給が遮断されるようになっている。

このＣＭＯＳ論理回路４００では、ｐチャネルＳＯＩトランジスタ４２１のソース電極がＶｄｄ端子１に接続され、そのドレイン電極が配線４０１に接続されている。また、このｐチャネルＳＯＩトランジスタ４２１のボディ直下のｎ型バックゲート電極はＶｄｄ端子１に接続されている。さらに、インバータ回路１００のｐチャネルＳＯＩトランジスタ２０のソース電極と、ＮＯＲ回路３００のｐチャネルＳＯＩトランジスタ２２１、２２２のソース電極は配線４０１に接続されており、ｐチャネルＳＯＩトランジスタ４０のボディ直下のｎ型バックゲート電極と、ｐチャネルＳＯＩトランジスタ２２１、２２２のボディ直下のｎ型バックゲート電極は、配線４０１を跨いでＶｄｄ端子１に接続されている。

一方、Ｖｓｓ側では、ｎチャネルＳＯＩトランジスタ４４１のソース電極はＶｓｓ端子５に接続され、そのドレイン電極は配線４０５に接続されている。また、このｎチャネルＳＯＩトランジスタ４４１のボディ直下のｐ型バックゲート電極はＶｓｓ端子５に接続されている。さらに、インバータ回路１００のｎチャネルＳＯＩトランジスタ４０のソース電極と、ＮＯＲ回路３００のｎチャネルＳＯＩトランジスタ２４１、２４２のソース電極は配線４０５に接続されており、ｎチャネルＳＯＩトランジスタ４０のボディ直下のｐ型バックゲート電極と、ｎチャネルＳＯＩトランジスタ２４１、２４２のボディ直下のｐ型バックゲート電極は、配線４０５を跨いでＶｓｓ端子５に接続されている。

ところで、このＣＭＯＳ論理回路４００では、例えば入力端子Ｖｃｔｌに信号Ｈｉｇｈを入力し、インバータ回路１００の入力端子Ｖｉｎに信号Ｈｉｇｈを入力すると、ｐチャネルＳＯＩトランジスタ２０は待機状態となり、そのソース電極の電位はＶｄｄよりも電位が僅かに低いＶｄ１となる。これは、先に説明したように、Ｖｄｄ端子１とｐチャネルＳＯＩトランジスタ２０との間にスイッチ素子であるｐチャネルＳＯＩトランジスタ４２１が配置されており、このｐチャネルＳＯＩトランジスタ４２１において電圧降下が生じるためである。このため、図２において、ｐチャネルＳＯＩトランジスタ２０のボディ２３と、その直下のｎ型バックゲート電極２８との電位差は、（Ｖｄ１−Ｖｄｄ）＜０となる。これは、絶縁層（キャパシタ）７を挟んでｎ型バックゲート電極２８からボディ２３に電圧（Ｖｄｄ−Ｖｄ１）＞０を印加することと同じである。従って、電位差０の場合と比べて、ｐチャネルＳＯＩトランジスタ２０のソース、ドレイン間のリーク電流をより低減することができる。

また、図８において、例えば入力端子Ｖｃｔｌに信号Ｈｉｇｈを入力し、インバータ回路１００の入力端子Ｖｉｎに信号Ｌｏｗを入力すると、ｎチャネルＳＯＩトランジスタ４０は待機状態となり、ｎチャネルＳＯＩトランジスタ４０のボディと、その直下のｐ型バックゲート電極との電位差は、（Ｖｓ１−Ｖｓｓ）＞０となる。これは、図２において、絶縁層（キャパシタ）７を挟んでｐ型バックゲート電極４８からボディ４３に電圧（Ｖｓｓ−Ｖｓ１）＜０を印加することと同じである。従って、電位差０の場合と比べて、ｎチャネルＳＯＩトランジスタ４０のソース、ドレイン間のリーク電流をより低減することができる。

この第２実施形態では、ｐチャネルＳＯＩトランジスタ２０が本発明の「第１のｐチャネルトランジスタ」に対応し、ｎチャネルＳＯＩトランジスタ４０が本発明の「第１のｎチャネルトランジスタ」に対応している。また、ｎ型バックゲート電極２８が本発明の「第１のｎ型バックゲート領域」に対応し、ｐ型バックゲート電極４８が本発明の「第１のｐ型バックゲート領域」に対応している。さらに、ｐチャネルＳＯＩトランジスタ４２１が本発明の「第２のｐチャネルトランジスタ」に対応し、ｎチャネルＳＯＩトランジスタ４４１が本発明の「第２のｎチャネルトランジスタ」に対応している。

第１実施形態に係るインバータ回路１００の構成例を示す回路図。 インバータ回路１００の構成例を示す断面図。 インバータ回路１００の製造方法を示す工程図（その１）。 インバータ回路１００の製造方法を示す工程図（その２）。 インバータ回路１００の製造方法を示す工程図（その３）。 ＮＡＮＤ回路２００の構成例を示す回路図。 ＮＯＲ回路３００の構成例を示す回路図。 第２実施形態に係るＣＭＯＳ論理回路４００の構成例を示す回路図。 従来例に係るインバータ回路９０の構成例を示す回路図。 ＳＯＩトランジスタのＩ−Ｖ特性を示す概念図。

符号の説明

１ Ｖｄｄ端子、５ Ｖｓｓ端子、６ 高抵抗基板、７ 絶縁層、８ シリコン層、９ ゲート絶縁膜、１０ ＳＯＩ基板、１１ ＬＯＣＯＳ酸化膜、２０，１２１，１２２，２２１，２２２，４２１ ｐチャネルＳＯＩトランジスタ、２１，４１ ソース電極、２２ ドレイン電極、２３，４３ ボディ、２５，４５ ゲート電極、２８ ｎ型バックゲート電極、４０，１４１，１４２，２４１，２４２，４４１ ｎチャネルＳＯＩトランジスタ、４８ ｐ型バックゲート電極、５１ レジストパターン、５２ パッド酸化膜、５３ 窒化膜パターン、５４ サイドウォール、５５ 層間絶縁膜、１００ インバータ回路、２００ ＮＡＮＤ回路、３００ ＮＯＲ回路、４００ ＣＭＯＳ論理回路、４０１ 配線（Ｖｄ１）、４０５ 配線（Ｖｓ１）、４５０ インバータ

Claims (6)

1. 半導体基板と、絶縁層と、半導体層とが積層された構造の基板に、ｐチャネルトランジスタとｎチャネルトランジスタとを有し、前記ｐチャネルトランジスタのソース電極は高電位電源線に接続され、前記ｎチャネルトランジスタのソース電極は低電位電源線に接続されている半導体回路であって、
   前記ｐチャネルトランジスタの前記ソース電極とドレイン電極とに挟まれたボディ領域に対して前記絶縁層を介して向かい合う側の前記半導体基板に設けられた第１のバックゲート領域と、
   前記ｎチャネルトランジスタの前記ソース電極とドレイン電極とに挟まれたボディ領域に対して前記絶縁層を介して向かい合う側の前記半導体基板に設けられた第２のバックゲート領域と、を有し、
   前記第１のバックゲート領域は前記高電位電源線に接続され、前記第２のバックゲート領域は前記低電位電源線に接続されていることを特徴とする半導体回路。
2. 前記半導体基板は、抵抗率ρが１００［Ω・ｃｍ］以上の高抵抗基板であり、
   前記第１のバックゲート領域と前記第２のバックゲート領域は前記半導体基板内で離間して設けられていることを特徴とする請求項１に記載の半導体回路。
3. 前記半導体基板は略Ｉｎｔｒｉｎｓｉｃであり、前記第１のバックゲート領域はｎ型不純物原子を含有し、前記第２のバックゲート領域はｐ型不純物原子を含有し、
   前記第１のバックゲート領域と前記第２のバックゲート領域とは、前記第１のバックゲート領域と前記第２のバックゲート領域との間に位置する前記半導体基板と併せてｐ−ｉ−ｎダイオードを成すことを特徴とする請求項２に記載の半導体回路。
4. 前記半導体基板と、前記絶縁層と、前記半導体層とが積層された構造の前記基板とは、前記半導体基板上に前記絶縁層として埋め込み酸化シリコン膜が形成され、前記埋め込み酸化シリコン膜上に前記半導体層として単結晶シリコン膜が形成されたＳＯＩ基板であることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体回路。
5. 前記ｐチャネルトランジスタを第１のｐチャネルトランジスタとし、前記ｎチャネルトランジスタを第２のチャネルトランジスタとしたとき、
   前記半導体層に設けられ、前記第１のｐチャネルトランジスタの前記ソース電極と前記高電位電源線との間に電気的に挿入接続された第２のｐチャネルトランジスタと、
   前記半導体層に設けられ、前記第１のｎチャネルトランジスタの前記ソース電極と前記低電位電源線との間に挿入接続された第２のｎチャネルトランジスタと、
   前記第２のｐチャネルトランジスタの前記ソース電極とドレイン電極とに挟まれたボディ領域に対して前記絶縁層を介して向かい合う側の前記半導体基板に設けられた第３のバックゲート領域と、
   前記第２のｎチャネルトランジスタの前記ソース電極とドレイン電極とに挟まれたボディ領域に対して前記絶縁層を介して向かい合う側の前記半導体基板に設けられた第４のバックゲート領域と、を有し、
   前記第３のバックゲート領域は前記高電位電源線に接続され、前記第４のバックゲート領域は前記低電位電源線に接続されていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体回路。
6. 半導体基板と、絶縁層と、半導体層とが積層された構造の基板に、ｐチャネルトランジスタと、ｎチャネルトランジスタとを有する半導体回路の製造方法であって、
   前記ｐチャネルトランジスタのソース電極とドレイン電極とに挟まれるボディ領域に対して前記絶縁膜を介して向かい合う側の前記半導体基板に第１のバックゲート領域を形成する工程と、
   前記ｎチャネルトランジスタのソース電極とドレイン電極とに挟まれるボディ領域に対し前記絶縁膜を介して向かい合う側の前記半導体基板に第２のバックゲート領域を形成する工程と、
   前記ｐチャネルトランジスタの前記ソース電極を高電位電源線に接続し、前記ｎチャネルトランジスタの前記ソース電極を低電位電源線に接続する工程と、
   前記第１のバックゲート領域を前記高電位電源線に接続し、前記第２のバックゲート領域を前記低電位電源線に接続する工程と、を含むことを特徴とする半導体回路の製造方法。

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