JP2647020B2 - 相補型薄膜トランジスタ及びその製造方法 - Google Patents
相補型薄膜トランジスタ及びその製造方法Info
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- JP2647020B2 JP2647020B2 JP6231630A JP23163094A JP2647020B2 JP 2647020 B2 JP2647020 B2 JP 2647020B2 JP 6231630 A JP6231630 A JP 6231630A JP 23163094 A JP23163094 A JP 23163094A JP 2647020 B2 JP2647020 B2 JP 2647020B2
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（以
下ＴＦＴと記す。）で構成する、相補型薄膜トランジス
タ回路（以下、薄膜ＭＯＳ回路と記す。）の共通電極部
の構造に関するものである。
下ＴＦＴと記す。）で構成する、相補型薄膜トランジス
タ回路（以下、薄膜ＭＯＳ回路と記す。）の共通電極部
の構造に関するものである。
【０００２】
【従来の技術】従来のシリコンウエハに形成する、Ｎ型
ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタより構
成されるＣＭＯＳ回路では、各々のトランジスタを同一
ウエハに形成する際、Ｎ型ウエハ使用の時はＰ型ウエル
を、Ｐ型ウエハ使用の時はＮ型ウエルを形成した後、ウ
エハ内のウエル部と、ウエル部以外に、別々にＭＯＳト
ランジスタを形成し、共通電極領域を、アルミニウム等
の導電体材料で接続してＣＭＯＳ構造とするものであっ
て、この方法では、必ずウエハとは型の異なるウエハが
必要となり、共通電極領域からの電極の引き出しに２点
のコンタクトを必要とする点、およびトランジスタ間隔
縮小の点で限界が生じ、微細化を進める上で問題があっ
た。
ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタより構
成されるＣＭＯＳ回路では、各々のトランジスタを同一
ウエハに形成する際、Ｎ型ウエハ使用の時はＰ型ウエル
を、Ｐ型ウエハ使用の時はＮ型ウエルを形成した後、ウ
エハ内のウエル部と、ウエル部以外に、別々にＭＯＳト
ランジスタを形成し、共通電極領域を、アルミニウム等
の導電体材料で接続してＣＭＯＳ構造とするものであっ
て、この方法では、必ずウエハとは型の異なるウエハが
必要となり、共通電極領域からの電極の引き出しに２点
のコンタクトを必要とする点、およびトランジスタ間隔
縮小の点で限界が生じ、微細化を進める上で問題があっ
た。
【０００３】
【発明が解決しようとする課題】本発明はこのような問
題点を解決するもので、その目的とするところは、同一
半導体に、Ｎ型ＴＦＴ及びＰ型ＴＦＴを形成して薄膜Ｃ
ＭＯＳ回路を構成することにより、トランジスタ間隔を
減少させ、かつ共通電極を唯一のコンタクトでとりＣＭ
ＯＳ回路の微細化を計ることにある。
題点を解決するもので、その目的とするところは、同一
半導体に、Ｎ型ＴＦＴ及びＰ型ＴＦＴを形成して薄膜Ｃ
ＭＯＳ回路を構成することにより、トランジスタ間隔を
減少させ、かつ共通電極を唯一のコンタクトでとりＣＭ
ＯＳ回路の微細化を計ることにある。
【０００４】
【課題を解決するための手段】本発明は、絶縁基板上に
形成された相補型薄膜トランジスタであって、それぞれ
の薄膜トランジスタはソース・ドレイン領域に離間して
形成されたチャネル領域と該チャネル領域上にゲート絶
縁膜を介して形成されたゲート電極とを有し、一方の薄
膜トランジスタは第１導電型のソース・ドレイン領域か
らなり、他方の薄膜トランジスタは第２導電型のソース
・ドレイン領域からなる相補型薄膜トランジスタにおい
て、 該各ソース・ドレイン領域は非単結晶シリコン薄膜
からなり、該第１導電型のソース・ドレイン領域の一方
と該２導電型のソース・ドレイン領域の一方とが直接接
続されてなり、 該非単結晶シリコン薄膜上には該ゲート
絶縁膜及び層間絶縁膜が形成されてなり、 該相補型薄膜
トランジスタの出力を取り出す共通電極が該ゲート絶縁
膜及び該層間絶縁膜に形成されたコンタクトホールを介
して形成されてなることを特徴とする相補型薄膜トラン
ジスタ。 本発明は、絶縁基板上に形成された相補型薄膜
トランジスタの製造方法であって、それぞれの薄膜トラ
ンジスタはソース・ドレイン領域に離間して形成された
チャネル領域と該チャネル領域上にゲート絶縁膜を介し
て形成されたゲート電極とを有し、一方の薄膜トランジ
スタは第１導電型のソース・ドレイン領域からなり、他
方の薄膜トランジスタは第２導電型のソース・ドレイン
領域からなる相補型薄膜トランジスタの製造方法におい
て、 該絶縁基板上に該各ソース・ドレイン領域となる非
単結晶シリコン薄膜を形成する工程と、 該非単結晶シリ
コン薄膜上に該ゲート絶縁膜を形成する工程と、 該非単
結晶シリコン薄膜に該１導電型のソース・ドレイン領域
の一方と該２導電型のソース・ドレイン領域の一方とが
直接接続されるように該各ソース・ドレイン領域を形成
する工程と、 該各ソース・ドレイン領域及び該ゲート絶
縁膜上に層間絶縁膜を形成する工程 と、該相補型薄膜ト
ランジスタの出力を取り出す共通電極を該ゲート絶縁膜
及び該層間絶縁膜に形成されたコンタクトホールを介し
て形成する工程とからなることを特徴とする。
形成された相補型薄膜トランジスタであって、それぞれ
の薄膜トランジスタはソース・ドレイン領域に離間して
形成されたチャネル領域と該チャネル領域上にゲート絶
縁膜を介して形成されたゲート電極とを有し、一方の薄
膜トランジスタは第１導電型のソース・ドレイン領域か
らなり、他方の薄膜トランジスタは第２導電型のソース
・ドレイン領域からなる相補型薄膜トランジスタにおい
て、 該各ソース・ドレイン領域は非単結晶シリコン薄膜
からなり、該第１導電型のソース・ドレイン領域の一方
と該２導電型のソース・ドレイン領域の一方とが直接接
続されてなり、 該非単結晶シリコン薄膜上には該ゲート
絶縁膜及び層間絶縁膜が形成されてなり、 該相補型薄膜
トランジスタの出力を取り出す共通電極が該ゲート絶縁
膜及び該層間絶縁膜に形成されたコンタクトホールを介
して形成されてなることを特徴とする相補型薄膜トラン
ジスタ。 本発明は、絶縁基板上に形成された相補型薄膜
トランジスタの製造方法であって、それぞれの薄膜トラ
ンジスタはソース・ドレイン領域に離間して形成された
チャネル領域と該チャネル領域上にゲート絶縁膜を介し
て形成されたゲート電極とを有し、一方の薄膜トランジ
スタは第１導電型のソース・ドレイン領域からなり、他
方の薄膜トランジスタは第２導電型のソース・ドレイン
領域からなる相補型薄膜トランジスタの製造方法におい
て、 該絶縁基板上に該各ソース・ドレイン領域となる非
単結晶シリコン薄膜を形成する工程と、 該非単結晶シリ
コン薄膜上に該ゲート絶縁膜を形成する工程と、 該非単
結晶シリコン薄膜に該１導電型のソース・ドレイン領域
の一方と該２導電型のソース・ドレイン領域の一方とが
直接接続されるように該各ソース・ドレイン領域を形成
する工程と、 該各ソース・ドレイン領域及び該ゲート絶
縁膜上に層間絶縁膜を形成する工程 と、該相補型薄膜ト
ランジスタの出力を取り出す共通電極を該ゲート絶縁膜
及び該層間絶縁膜に形成されたコンタクトホールを介し
て形成する工程とからなることを特徴とする。
【０００５】
【実施例】以下、本発明について、実施例に基づき詳細
に説明する。
に説明する。
【０００６】説明にあたり、回路として基本回路である
インバータを使用する。図１が従来のシリコンウエハに
作製したインバータを、図２がＴＦＴで構成したインバ
ータを示す。図１ａおよび図２ａは、インバータの上面
図を、図１ｂ及び図２ｂは、各々ＡＡ’及びＢＢ’で切
断した際の断面図である。
インバータを使用する。図１が従来のシリコンウエハに
作製したインバータを、図２がＴＦＴで構成したインバ
ータを示す。図１ａおよび図２ａは、インバータの上面
図を、図１ｂ及び図２ｂは、各々ＡＡ’及びＢＢ’で切
断した際の断面図である。
【０００７】図１と図２で示すＣＭＯＳ回路の構造上な
らびに作製上の相違点は、薄膜ＣＭＯＳ回路（図２ｂ）
では、ウエル２を形成することなく、同一半導体層１２
に、Ｎ型ＴＦＴ及びＰ型ＴＦＴのソース及びドレイン領
域を形成していること、さらに、Ｎ型トランジスタ及び
Ｐ型トランジスタの電極の中で、共通となる電極、図中
では、ドレイン電極とゲート電極であるが、ドレイン電
極を、両トランジスタのドレイン領域より、唯一のコン
タクトにより取り出していることである。
らびに作製上の相違点は、薄膜ＣＭＯＳ回路（図２ｂ）
では、ウエル２を形成することなく、同一半導体層１２
に、Ｎ型ＴＦＴ及びＰ型ＴＦＴのソース及びドレイン領
域を形成していること、さらに、Ｎ型トランジスタ及び
Ｐ型トランジスタの電極の中で、共通となる電極、図中
では、ドレイン電極とゲート電極であるが、ドレイン電
極を、両トランジスタのドレイン領域より、唯一のコン
タクトにより取り出していることである。
【０００８】続いて薄膜ＣＭＯＳ回路の製造法につい
て、説明する。
て、説明する。
【０００９】絶縁基板１１上に半導体層１２を形成し、
適当な形状にエッチングした後ゲート膜を形成する。次
いで、半導体層形成後の不純物拡散あるいは高導電性材
料によりゲート電極１７を形成し、Ｎ型ＴＦＴおよびＰ
型ＴＦＴのソース及びドレイン領域を不純物イオンビー
ムのイオン打ち込み等で形成する。ソース及びドレイン
領域は、片側のＴＦＴをレジスト等でマスクをして、Ｎ
型ＴＦＴ及びＰ型ＴＦＴで別々に形成する。図２ｂの如
くソース及びドレイン領域は、両トランジスタ共に同一
半導体層に形成し、特にドレイン領域は、両トランジス
タで十分接近させ、１３、１４、１５のような構造とす
る。次いで層間絶縁膜１８を形成した後、導電性材料に
よりコンタクトをとり、インバータを形成する。
適当な形状にエッチングした後ゲート膜を形成する。次
いで、半導体層形成後の不純物拡散あるいは高導電性材
料によりゲート電極１７を形成し、Ｎ型ＴＦＴおよびＰ
型ＴＦＴのソース及びドレイン領域を不純物イオンビー
ムのイオン打ち込み等で形成する。ソース及びドレイン
領域は、片側のＴＦＴをレジスト等でマスクをして、Ｎ
型ＴＦＴ及びＰ型ＴＦＴで別々に形成する。図２ｂの如
くソース及びドレイン領域は、両トランジスタ共に同一
半導体層に形成し、特にドレイン領域は、両トランジス
タで十分接近させ、１３、１４、１５のような構造とす
る。次いで層間絶縁膜１８を形成した後、導電性材料に
よりコンタクトをとり、インバータを形成する。
【００１０】加えて、図３は、作製法は前述の通りであ
るが、共通であるドレイン電極を、イオン打ち込み等で
形成したドレイン領域の、Ｐ型及びＮ型不純物が混在す
る重なり領域１５より取り出したことを示す図である。
るが、共通であるドレイン電極を、イオン打ち込み等で
形成したドレイン領域の、Ｐ型及びＮ型不純物が混在す
る重なり領域１５より取り出したことを示す図である。
【００１１】図４は、ソース領域及びドレイン領域の形
成法を除いて上述と同様に作製する。ソース領域及びド
レイン領域は、不純物注入の際、まずソース領域及びド
レイン領域全面にＮ型不純物またはＰ型不純物を注入
し、Ｎ型不純物注入の際はＮ型ＴＦＴを、Ｐ型不純物注
入の際はＰ型ＴＦＴを、レジスト等でマスクをして、逆
の型の不純物の注入を行い、Ｎ型ＴＦＴ及びＰ型ＴＦＴ
のソース領域及びドレイン領域を形成する。したがっ
て、接触する領域１３、１４のうち後から不純物の注入
により形成された側の領域には、Ｎ型不純物とＰ型不純
物の両方が混在している。
成法を除いて上述と同様に作製する。ソース領域及びド
レイン領域は、不純物注入の際、まずソース領域及びド
レイン領域全面にＮ型不純物またはＰ型不純物を注入
し、Ｎ型不純物注入の際はＮ型ＴＦＴを、Ｐ型不純物注
入の際はＰ型ＴＦＴを、レジスト等でマスクをして、逆
の型の不純物の注入を行い、Ｎ型ＴＦＴ及びＰ型ＴＦＴ
のソース領域及びドレイン領域を形成する。したがっ
て、接触する領域１３、１４のうち後から不純物の注入
により形成された側の領域には、Ｎ型不純物とＰ型不純
物の両方が混在している。
【００１２】以上のように、本発明によれば、薄膜ＣＭ
ＯＳ回路のＮ型ＴＦＴ及びＰ型ＴＦＴにおいて、各々の
ソース領域及びドレイン領域を同一の半導体薄膜に形成
することで、トランジスタ間隔の大幅な縮小が可能とな
り、薄膜ＣＭＯＳ回路自体の微細化及び薄膜ＣＭＯＳ回
路を用いた集積回路の高集積化に多大な効果を有するも
のである。
ＯＳ回路のＮ型ＴＦＴ及びＰ型ＴＦＴにおいて、各々の
ソース領域及びドレイン領域を同一の半導体薄膜に形成
することで、トランジスタ間隔の大幅な縮小が可能とな
り、薄膜ＣＭＯＳ回路自体の微細化及び薄膜ＣＭＯＳ回
路を用いた集積回路の高集積化に多大な効果を有するも
のである。
【００１３】加えて、ソース領域及びドレイン領域を多
結晶あるいは非晶質の非単結晶層に形成するので、Ｐ型
領域とＮ型領域との接触によるキャリアの流れの制限が
単結晶に形成する際と比較して緩和され、共通電極によ
る出力の取り出しが十分にできる。
結晶あるいは非晶質の非単結晶層に形成するので、Ｐ型
領域とＮ型領域との接触によるキャリアの流れの制限が
単結晶に形成する際と比較して緩和され、共通電極によ
る出力の取り出しが十分にできる。
【００１４】図４の構成では、さらにＮ型ＴＦＴとＰ型
ＴＦＴの境界領域の構造が簡略化されるので、図２の場
合に比べて、さらに進んだ微細化ができる。
ＴＦＴの境界領域の構造が簡略化されるので、図２の場
合に比べて、さらに進んだ微細化ができる。
【００１５】
【発明の効果】本発明はこのような構成を採用したこと
により、以下のような顕著な作用効果をそうするもので
ある。
により、以下のような顕著な作用効果をそうするもので
ある。
【００１６】（ａ）非単結晶シリコン薄膜中にＰｃｈト
ランジスタ及びＮｃｈトランジスタのそれぞれのドレイ
ン領域がＰＮ接合する領域を形成しても、非単結晶シリ
コン層中の結晶粒塊に沿って電流がリークしたり、結晶
中の結晶欠陥中を電流がリークする。従って、たとえＰ
Ｎ接合部でダイオードが形成されたとしてもリーク電流
が大きいため、動作上問題となるようなダイオード特性
が示されず、従って第１導電型のトランジスタと第２導
電型のトランジスタをＰＮ接合で直接接続できる。
ランジスタ及びＮｃｈトランジスタのそれぞれのドレイ
ン領域がＰＮ接合する領域を形成しても、非単結晶シリ
コン層中の結晶粒塊に沿って電流がリークしたり、結晶
中の結晶欠陥中を電流がリークする。従って、たとえＰ
Ｎ接合部でダイオードが形成されたとしてもリーク電流
が大きいため、動作上問題となるようなダイオード特性
が示されず、従って第１導電型のトランジスタと第２導
電型のトランジスタをＰＮ接合で直接接続できる。
【００１７】（ｂ）さらにＰＮ接合部で動作上問題とな
るようなダイオード特性が示されないため、Ｐ型領域と
Ｎ型領域との接触によるキャリアの流れの制御が、単結
晶中に形成する場合と比較して緩和されるため、基板か
らの電極の引き出しによるコンタクトが十分に取れる。 （ｃ）また各々のトランジスタのドレインに対して別々
にコンタクトを取る必要がなく、一つのコンタクトで済
むので、工程が簡略化される。また非単結晶薄膜トラン
ジスタでＣＭＯＳ回路を構成した場合に、トランジスタ
間隔の大幅な縮小が可能となり、薄膜ＣＭＯＳ回路自体
の微細化及び薄膜ＣＭＯＳ回路を用いた集積回路の高集
積化に極めて顕著な効果を有する。
るようなダイオード特性が示されないため、Ｐ型領域と
Ｎ型領域との接触によるキャリアの流れの制御が、単結
晶中に形成する場合と比較して緩和されるため、基板か
らの電極の引き出しによるコンタクトが十分に取れる。 （ｃ）また各々のトランジスタのドレインに対して別々
にコンタクトを取る必要がなく、一つのコンタクトで済
むので、工程が簡略化される。また非単結晶薄膜トラン
ジスタでＣＭＯＳ回路を構成した場合に、トランジスタ
間隔の大幅な縮小が可能となり、薄膜ＣＭＯＳ回路自体
の微細化及び薄膜ＣＭＯＳ回路を用いた集積回路の高集
積化に極めて顕著な効果を有する。
【００１８】すなわち、非単結晶半導体薄膜中にＰ型Ｔ
ＦＴ及びＮ型ＴＦＴの各々のドレインが接触する領域を
形成しても、上述の如くこの部分ではリーク電流が大き
いので、十分なコンタクトがとれる。
ＦＴ及びＮ型ＴＦＴの各々のドレインが接触する領域を
形成しても、上述の如くこの部分ではリーク電流が大き
いので、十分なコンタクトがとれる。
【図１】従来のＣＭＯＳインバータの構造を示す上面図
と従来のＣＭＯＳインバータの構造を示す断面図。
と従来のＣＭＯＳインバータの構造を示す断面図。
【図２】薄膜ＣＭＯＳインバータの構造を示す上面図と
薄膜ＣＭＯＳインバータの構造を示す断面図。
薄膜ＣＭＯＳインバータの構造を示す断面図。
【図３】図２において、ドレイン電極のコンタクト位置
を、ドレインの重なり部より取り出した構造を示す図。
を、ドレインの重なり部より取り出した構造を示す図。
【図４】ドレイン及びソース領域の形成方法が異なる薄
膜ＣＭＯＳインバータの構造を示す図。
膜ＣＭＯＳインバータの構造を示す図。
１・・・シリコンウエハ ２・・・ウエル ３・・・ソース（右）及びドレイン（左）領域 ４・・・ソース（右）及びドレイン（左）領域 ５・・・ゲート膜 ６・・・ゲート電極 ７・・・絶縁膜 ８・・・出力ライン（ドレイン電極） ９・・・電源ライン（ソース電極） １０・・・入力ライン（ゲート電極） １１・・・絶縁基板 １２・・・半導体層 １３・・・ソース（右）及びドレイン（左）領域 １４・・・ソース（右）及びドレイン（左）領域 １５・・・ドレインの重なり領域 １６・・・ゲート膜 １７・・・ゲート電極 １８・・・絶縁膜 １９・・・出力ライン（ドレイン電極） ２０・・・電源ライン（ソース電極） ２１・・・入力ライン（ゲート電極）
Claims (2)
- 【請求項１】絶縁基板上に形成された相補型薄膜トラン
ジスタであって、それぞれの薄膜トランジスタはソース
・ドレイン領域に離間して形成されたチャネル領域と該
チャネル領域上にゲート絶縁膜を介して形成されたゲー
ト電極とを有し、一方の薄膜トランジスタは第１導電型
のソース・ドレイン領域からなり、他方の薄膜トランジ
スタは第２導電型のソース・ドレイン領域からなる相補
型薄膜トランジスタにおいて、 該各ソース・ドレイン領域は非単結晶シリコン薄膜から
なり、該第１導電型のソース・ドレイン領域の一方と該
２導電型のソース・ドレイン領域の一方とが直接接続さ
れてなり、 該非単結晶シリコン薄膜上には該ゲート絶縁膜及び層間
絶縁膜が形成されてなり、 該相補型薄膜トランジスタの出力を取り出す共通電極が
該ゲート絶縁膜及び該層間絶縁膜に形成されたコンタク
トホールを介して形成されてなることを特徴とする相補
型薄膜トランジスタ。 - 【請求項２】絶縁基板上に形成された相補型薄膜トラン
ジスタの製造方法であって、それぞれの薄膜トランジス
タはソース・ドレイン領域に離間して形成されたチャネ
ル領域と該チャネル領域上にゲート絶縁膜を介して形成
されたゲート電極とを有し、一方の薄膜トランジスタは
第１導電型のソース・ドレイン領域からなり、他方の薄
膜トランジスタは第２導電型のソース・ドレイン領域か
らなる相補型薄膜トランジスタの製造方法において、 該絶縁基板上に該各ソース・ドレイン領域となる非単結
晶シリコン薄膜を形成する工程と、 該非単結晶シリコン薄膜上に該ゲート絶縁膜を形成する
工程と、 該非単結晶シリコン薄膜に該１導電型のソース・ドレイ
ン領域の一方と該２導電型のソース・ドレイン領域の一
方とが直接接続されるように該各ソース・ドレイン領域
を形成する工程と、 該各ソース・ドレイン領域及び該ゲート絶縁膜上に層間
絶縁膜を形成する工程と、 該相補型薄膜トランジスタの出力を取り出す共通電極を
該ゲート絶縁膜及び該層間絶縁膜に形成されたコンタク
トホールを介して形成する工程とからなることを特徴と
する相補型薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231630A JP2647020B2 (ja) | 1994-09-27 | 1994-09-27 | 相補型薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231630A JP2647020B2 (ja) | 1994-09-27 | 1994-09-27 | 相補型薄膜トランジスタ及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042411A Division JPS60186053A (ja) | 1984-03-06 | 1984-03-06 | 薄膜相補型ｍｏｓ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125028A JPH08125028A (ja) | 1996-05-17 |
| JP2647020B2 true JP2647020B2 (ja) | 1997-08-27 |
Family
ID=16926524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6231630A Expired - Lifetime JP2647020B2 (ja) | 1994-09-27 | 1994-09-27 | 相補型薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647020B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4784955B2 (ja) * | 2001-07-18 | 2011-10-05 | 株式会社 液晶先端技術開発センター | 薄膜半導体装置の製造方法 |
| KR100477102B1 (ko) * | 2001-12-19 | 2005-03-17 | 삼성에스디아이 주식회사 | 금속유도화 측면결정화방법을 이용한 멀티플 게이트씨모스 박막 트랜지스터 및 그의 제조방법 |
| KR100599595B1 (ko) | 2004-05-24 | 2006-07-13 | 삼성에스디아이 주식회사 | 발광표시 장치용 반도체 소자 및 그 제조 방법 |
| JP4931411B2 (ja) * | 2005-12-13 | 2012-05-16 | シャープ株式会社 | 半導体装置 |
| JP2017034060A (ja) | 2015-07-31 | 2017-02-09 | 株式会社ジャパンディスプレイ | 半導体装置及び表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750463A (en) * | 1980-09-11 | 1982-03-24 | Toshiba Corp | Complementary type mos semiconductor device |
-
1994
- 1994-09-27 JP JP6231630A patent/JP2647020B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125028A (ja) | 1996-05-17 |
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